DE10361272B4 - Verfahren zum Ausbilden einer DRAM - Speicherzelle mit einem Buried Strap mit begrenzter Ausdiffusion - Google Patents

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Abstract

Verfahren zum Ausbilden einer DRAM-Speicherzelle (100), umfassend: Ausbilden eines Grabens mit einer Grabenwandung in einem Halbleitersubstrat (10); Ausbilden eines Grabenkondensators (20) in einem unteren Bereich des Grabens mit einer dielektrischen Kondensatorschicht auf einer Innenfläche des Grabens, mit einem isolierenden Grabenkragen (110) in einem oberen Bereich des Grabenkondensators (20) und einer mittleren Kondensatorelektrode (105); Zurücksetzen der mittleren Kondensatorelektrode (105) auf eine Kondensatortiefe, wobei eine Elektrodenoberfläche verbleibt; Zurücksetzen des isolierenden Grabenkragens (110) auf eine Ebene unterhalb der Elektrodenoberfläche, wobei eine Buried-Strap-Öffnung (113) zwischen der mittleren Kondensatorelektrode (105) und der Grabenwandung ausgebildet und die Buried-Strap-Öffnung (113) mit einer ersten provisorischen Isolierschicht (112) aufgefüllt wird; Ausbilden einer Anzahl von Isolationsgräben in dem Halbleitersubstrat (10) mit einer bestimmten Isolationsgrabentiefe und Auffüllen der Isolationsgräben mit einem isolierenden Material (15); Ausbilden eines leitenden Buried-Strap (114), der mit der mittleren Kondensatorelektrode (105) in Kontakt steht und an die Grabenwandung angrenzt, wobei die...

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft die Ausbildung von DRAM-Speicherzellen mit vertikalen Transistoren zum Einsatz in einem Grabenkondensator.
  • Hintergrund der Erfindung
  • Mit zunehmender Verringerung der Mindeststrukturgröße in dicht aufeinander folgenden DRAM-Speicherzellen mit vertikalen MOS-Feldeffekttransistoren muss die zum Vermeiden von Wechselwirkungen zwischen den Speicherzellen erforderliche P-Wannen-Dotierung erhöht werden. Geschieht dies nicht, können sich zwei Speicherzellen, die sich eine Bitleitung teilen, gegenseitig beeinträchtigen.
  • Allerdings führt eine erhöhte P-Wannen-Dotierung im Bereich der Buried-Strap-Diffusion bekanntermaßen zu einem erhöhten elektrischen Feld, zu Sperrschichtleckströmen an den Speicherknoten und zu verringerten Speicherzeiten, so dass für eine bessere Leistung der Speicherzelle eine geringere P-Wannen-Dotierung bevorzugt wird. Somit entsteht ein Konflikt zwischen einer verminderten Wechselwirkung zwischen den Speicherzellen und dem Aufrechterhalten der Speicherzeit innerhalb einer Speicherzelle. Dieser Konflikt bedeutet, dass das Problem nicht durch Veränderung der Dotierkonzentration in der P-Wanne gelöst werden kann. Insbesondere werden durch ein Erhöhen der P-Wannen-Konzentration die Leckströme aus den Speicherzellen erhöht, wodurch die in den Speicherzellen gespeicherte Ladung in höherem Maße austritt. Mehr Leckströme bedeuten wiederum, dass die Auffrischrate beim Auslesen von Daten aus der Speicherzelle und Wiedereinschreiben derselben Daten in die Speicherzelle (mit dem neuen, im Kondensator gespeicherten Standardspannungswert) erhöht werden muss, so dass das System die Daten auslesen kann, bevor es so weit zusammenbricht, dass der Zustand der Daten nicht mehr bestimmt werden kann.
  • Ein Ansatz zur Begrenzung der Wechselwirkung zwischen Speicherzellen besteht in der Verringerung der räumlichen Ausdehnung der Buried-Strap-Diffusion, da die Randbereiche der Diffusion den Beginn der Verarmung kennzeichnet, und/oder in der Verringerung der Steilheit des Dotierprofils. Dieser Ansatz ist nicht besonders erfolgreich, da Hochtemperaturverfahren im Anschluss an die Buried-Strap-Ausbildung die Ausdiffusion weiter ausbreiten.
  • In der Vergangenheit wurde Arsen, das zu einem steilen Konzentrationsprofil führt, als Dotierstoff für den Buried Strap eingesetzt, da es einen kleinen Diffusionsbereich erzeugt. Phosphor wurde trotz des zu erwartenden flacheren Dotierprofils nicht verwendet, weil es sich über einen viel größeren Bereich ausbreitet als Arsen. Ein weiterer Ansatz zum Begrenzen der Wechselwirkung zwischen zwei Speicherzellen ist das Glätten des Randes oder des Endbereichs der Buried-Strap-Diffusion. Die Verwendung von Phosphor würde tatsächlich zu einem flacheren Profil führen, dabei jedoch die geometrische Ausdehnung der Diffusion ausweiten und damit den Einfluss einer Speicherzelle auf eine andere Speicherzelle bewirken.
  • Ein der Ausdehnung des Buried Strap verwandtes Problem ist die Dicke des TTO-Isolators (Grabendeckoxid) zwischen dem oberen Bereich der Kondensatorelektrode und dem Transistor-Gate. Ist die TTO-Schicht zu dünn, kann es zu Leckströmen oder sogar zu einem Kurzschluss kommen. Wenn es zu dick ist, so dass keine angemessene Überlappung zwischen der Buried-Strap-Ausdiffusion und dem leitenden Gate-Material entsteht, kann die Stromsteuerung des Transistors nachlassen.
  • Die US 2004/0094619 A1 offenbart ein Verfahren zum Ausbilden einer DRAM-Speicherzelle, bei dem der Kondensator einen isolierenden Grabenkragen aufweist, um eine Buried-Strap-Öffnung zwischen einer mittleren Kondensatorelektrode und einer Grabenwandung auszubilden. Die Buried-Strap-Öffnung wird dabei mit einer provisorischen Isolierschicht aufgefüllt, die dann wieder teilweise entfernt wird, um einen leitenden Buried-Strap-Kontakt herzustellen.
  • Die US 2001/0138113 A1 offenbart eine DRAN-Speicherzelle mit einem Grabenkondensator mit einer Buried-Strap-Ausdiffusion.
  • Aus der US 6,040,213 A ist eine weitere DRAM-Speicherzelle bekannt, die einen Grabenkondensator mit einem Buried Strap aufweist.
  • Zusammenfassung der Erfindung
  • Die Erfindung betrifft ein Verfahren zum Ausbilden einer DRAM-Speicherzelle mit einem vertikalen Transistor in einem Grabenkondensator, mit verringerter Ausdiffusion des Buried Strap.
  • Ein erfindungsgemäßes Verfahren zum Ausbilden einer DRAM-Speicherzelle weist die Merkmale des Anspruchs 1 auf.
  • Vorteilhafte Weiterbildungen des Verfahrens ergeben sich aus den Unteransprüchen.
  • Kurze Figurenbeschreibung
  • 1 zeigt einen Querschnitt einer DRAM-Speicherzelle, die nach vorbereitenden Schritten gemäß dem erfindungsgemäßen Verfahren aufgebaut wurde.
  • 2 ist eine Querschnittsdarstellung der DRAM-Speicherzelle von 1 nach dem Zurücksetzen der mittleren Elektrode des unteren Kondensators.
  • 3 zeigt den Querschnitt einer DRAM-Speicherzelle nach Ausbildung der die Speicherzellen trennenden Isolationsgräben.
  • 4 zeigt den Querschnitt der DRAM-Speicherzelle nach einer zweiten Zurücksetzen.
  • 5 ist eine Querschnittsdarstellung der DRAM-Speicherzelle nach der Durchführung der Buried-Strap-Ausdiffusion.
  • 6 ist eine Querschnittsdarstellung der DRAM-Speicherzelle nach dem Ausbilden von Polysilizium-Grabenwänden, die in der Speicherzelle verbleiben.
  • 7 zeigt einen Querschnitt der DRAM-Speicherzelle nach dem Entfernen des oberen Bereichs der Grabenwände.
  • 8 zeigt einen Querschnitt der DRAM-Speicherzelle nach dem Implantieren des p-Wannenbereichs und dem oberen Diffusionsbereich des Transistors.
  • 9 ist eine Querschnittsdarstellung der fertig gestellten DRAM-Speicherzelle nach dem Ausbilden der TTO-Schicht und der Fertigstellung des leitfähigen Gate-Materials in der Speicherzelle.
  • Genaue Beschreibung der bevorzugten Ausführungsformen
  • 1 zeigt einen Querschnitt einer nach vorbereitenden Verfahrensschritten in einem Substrat 10 ausgebildeten DRAM-Speicherzelle 100. Zum Ätzen des Grabens und zur Ausbildung eines Kondensators 20 durch Ätzen eines Grabens auf eine relativ große Tiefe mithilfe eines stark gerichteten Ätzverfahrens, sowie das anschließende Ausbilden einer dielektrischen Kondensatorschicht auf der Innenfläche des Grabens werden standardmäßige Bearbeitungsverfahren eingesetzt. Der untere Grabenbereich wird durch Abscheiden eines dotierten Materials (z. B. Polysilizium) fertig gestellt. Die mittlere Polysilizium-Elektrode 105 wird bis zum oberen Rand des in den Graben eingebrachten Oxidkragens (SiO2) 110 eingefüllt und bis auf die Höhe der Nitridkontaktschicht (Si3N4) 32 planarisiert.
  • Im nächsten Verfahrensschritt, dessen Ergebnis in 2 dargestellt ist, wird das Polysilizium 105 (Deep Trench Poly) in dem Graben auf die Kondensatortiefe zurückgesetzt, wo der Kondensator endet, und ein Buried Strap ausgebildet wird, um die Oberfläche der mittleren Kondensatorelektrode mit dem vertikalen Transistor zu verbinden, indem ein Leitungspfad im monokristallinen Substrat und dann nach oben verlaufend ausgebildet wird, um die untere Elektrode des vertikalen Transistors auszubilden. Der freigelegte Bereich des Kragenoxids 110 wurde durch eine Überätzung, die das Oxid 110 geringfügig auf eine Ebene unterhalb der Oberfläche des Polysiliziums 105 zurückgesetzt entfernt, wobei eine Buried-Strap-Öffnung entsteht. Auf dem Polysilizium wurde im Graben eine provisorische Oxid-Isolierschicht 112 ausgebildet, die sich in den zurückgesetzten Bereich des Kragens 110 erstreckt.
  • Es wurde eine thermische Opfer-Seitenwand 122 aus Oxid mit einer Dicke von 3 bis 10 nm aufgewachsen. Dünne (< 10 nm) Nitrid-Spacer (die Linie 122 stellt sowohl das Oxid, als auch das Nitrid dar) wurden auf den Grabenwänden ausgebildet.
  • Die Grabenöffnung wurde mit einer provisorischen Polysiliziumfüllung 124 aufgefüllt und auf die Höhe der Nitridkontaktschicht 32 planarisiert.
  • Wie aus der nachfolgenden Diskussion klar wird, umfasst die Lösung des durch die vorliegende Erfindung behandelten Problems einige Elemente auf der Oberfläche der Halbleiterscheibe, obwohl die Ausdehnung des Buried Strap der Gegenstand der Erfindung ist. Eine dünne Ätzstoppschicht 42 aus Oxid wurde auf der Oberfläche über der Nitridkontaktschicht 32 aufgebracht und anschließend eine zweite Nitridkontaktschicht 34 abgeschieden.
  • 3 zeigt in einem Querschnitt senkrecht zur Querschnittsebene der 1 und 2 den Bereich nach dem Auffüllen und Planarisieren auf die Ebene der zweiten Nitridkontaktschicht. Auf dem Aktivgebiet wurde eine Maske zum Schutz des Bereichs, in dem die obere Elektrode des vertikalen Transistors ausgebildet werden soll (sowie die Gebiete zum Ausbilden des Transistors in der Peripherie und die Logikschaltungen außerhalb des Speicherzellenfelds), aufgebracht und strukturiert. Außerhalb der Maske wurde eine Anzahl von Öffnungen für flache Grabenisolationen geätzt.
  • Die Öffnungen für die flachen Grabenisolationen werden mit Oxid 15 aufgefüllt, das auf die Höhe der zweiten Nitridkontaktschicht 34 planarisiert wird (die auf der Halbleiteroberfläche aufgebracht ist). Die zweite Nitridkontaktschicht 34 hat nun ihren Zweck erfüllt und wird gemeinsam mit der Oxid-Ätzstoppschicht 42 entfernt.
  • 4 zeigt das Ergebnis nach dem Entfernen des provisorischen Polysiliziums 124, wonach Eine Öffnung 125 mit einem Oxid auf der TTO-Schicht verbleibt. Anschließend wird das Oxid 112 entfernt, wodurch die Buried-Strap-Öffnungen 113 mit freiliegenden Siliziumwänden für den Buried Strap freigelegt werden. Das Entfernen der flachen Grabenisolationsfüllung während dieser Oxidentfernung wird durch die spezielle Dicke der zweiten Nitridkontaktschicht 34 ausgeglichen. Vorzugsweise wird der Wafer vor dem Ausbilden des Buried Strap beträchtlichen thermischen Belastungen der Isolationsgräben ausgesetzt, wodurch die Ausdiffusion aus dem Buried Strap begrenzt wird.
  • Der aus Polysilizium bestehende Buried Strap 114 wird in einem herkömmlichen Abscheidungsverfahren ausgebildet, bei dem eine Buried-Strap-Polysilizium-Ätzung (BSPE) zum Entfernen des Polysiliziums von den Seitenwänden, der Oberfläche und von allen Stellen mit Ausnahme der Öffnungen eingesetzt wird. Der in dem Polysilizium-Strap 114 enthaltene Dotierstoff (z. B. Arsen) wird in ein Buried-Strap-Diffusionsgebiet 115 in das Siliziumsubstrat eindiffundiert.
  • Die tatsächliche laterale Ausdehnung der Ausdiffusion 115 (nach allen thermischen Verfahrensschritten) beträgt 30 bis 50 nm, Das Ergebnis ist in 5 gezeigt.
  • Nach dem Ausbilden des Buried Strap 114 werden im Gegensatz zu Verfahren aus dem Stand der Technik erfindungsgemäße Verfahrensschritte vorgenommen, 6 zeigt das Ergebnis einer HDP-Oxid-Abscheidung, wobei eine provisorische Oxidschicht 130 auf dem Buried Strap und auf der Nitridkontaktschicht ausgebildet wird. Seitenwandschichten 122 (zuerst Nitrid, dann die darunter liegende Oxidopferschicht) werden entfernt, wobei ein kleiner, an das provisorische Oxid 130 angrenzender Oxidstumpf 122' zurückbleibt.
  • Auf den Grabenwänden (und auch in anderen Transistoren – sowohl in der Peripherie, als auch im Logikschaltkreis) wird das Gate-Oxid 132 aufgewachsen. Folglich ist das Gate-Oxid in Bezug auf das provisorische Oxid 130 selbstjustierend. Dies ist der letzte Hochtemperaturschritt.
  • Ausgehend von den in 6 dargestellten Verfahrensschritten werden dotierte Polysilizium-Seitenwände 134 (N+) durch eine gleichmäßige Abscheidung ausgebildet und dann zum Entfernen horizontaler Bestandteile mit einer Reaktiven Ionenätzung bearbeitet. Das Ergebnis, das in 6 dargestellt ist, zeigt eine Polysilizium-Seitenwand (die später Teil des Gates wird), die in Bezug auf das Gate-Oxid 132 selbstjustierend ist.
  • Wahlweise wird als Gasdiffusionsbarriere eine dünne Nitridschicht 116 auf den Polysilizium-Seitenwänden 134 aufgebracht, um das Eindringen von LDD-(lightly doped drain)-Dotierstoffen in den Transistorskanalbereich zu verhindern.
  • In 7 wurde das provisorische Oxid 130 durch ein isotropes Ätzen (nass oder trocken) entfernt, wodurch freiliegende Siliziumwände oberhalb des Buried Strap 114 und unterhalb der Polysilizium-Seitenwände 134 verbleiben.
  • In den Siliziumwänden wird durch Gasphasendotierung mit einer leichten Dosis (1 – 5 × 1018/cm3) an der Siliziumoberfläche eine LDD-Ausdehnung 117 mit derselben Polarität wie Ausdiffusion 115 ausgebildet. Anstelle von Arsen kann Phosphor (für einen n-Feldeffekttransistor) verwendet werden, um ein abgestufteres Profil zur Verfügung zu stellen, da die thermische Einwirkung nach diesem Schritt geringfügig ist. In einem nächsten Schritt wird die Nitridkontaktschicht 32 (sowie das optionale Nitrid auf den Polysilizium-Spacern 134) entfernt.
  • In 8 ist ein Implantationsschritt zum Implantieren der P-Wannenkonzentration in den Bereich 135 zwischen den Gräben gezeigt (wodurch auch die Dotierkonzentration in dem Transistorkanalbereich ausgebildet wird). Gleichzeitig wird das obere Source-Drain-Diffusionsgebiet 136 des Transistors an der Oberfläche des Siliziumsubstrats implantiert, wodurch sich zwischen dem Transistorkanalbereich und der Bitleitung ein Pfad bildet.
  • 9 zeigt die fertig gestellte Speicherzelle mit einer aufgefüllten Gate-Elektrode 138, die zwischen die leitenden Seitenwände 134 eingebracht wurde. Eine dünne, gleichmäßige Nitridschicht 129, die ½ bis 5 nm (vorzugsweise 1 nm) umfasst, wird auf der Kondensatorelektrode 105 und dem unteren Bereich der Polysilizium-Spacer 134 aufgebracht. Diese Schicht unterstützt die TTO-Schicht bei der Isolierung der Kondensatorelektrode 105 und der Siliziumseitenwände von der Gate-Elektrode und erhöht die Zuverlässigkeit der Isolation.
  • Die TTO-Schicht 128 wird vorzugsweise unter Verwendung einer Kombination aus gleichmäßigen CVD-Verfahren zum Auffüllen schwieriger Stellen aufgebracht. Anschließend wird ein HDP-Verfahren durchgeführt. Überschüssiges TTO-Oxid wird durch eine isotrope Oxidätzung vom oberen Bereich der Grabenöffnung entfernt. Eine beträchtliche Oxidmenge verbleibt auf der Oberfläche und bildet eine Oxidschicht auf dem Speicherzellenfeld. Die Öffnung wird mit Polysilizium 138 aufgefüllt und auf das Niveau des das Speicherzellenfeld bedeckenden Oxids 128' planarisiert.
  • Auf der verbleibenden integrierten Schaltung werden herkömmliche Bearbeitungsverfahren durchgeführt, um laterale Transistoren in der Peripherie auszubilden (sowie auch, im Fall von eingebetteten DRAM-Speicherzellenfeldern, in Logikgebieten).
  • Die Erfindung ist nicht auf Volumensubstrate aus Silizium beschränkt, sondern kann auch für Halbleiterscheiben aus SiGe oder für SOI-Substrate eingesetzt werden. Das DRAM-Speicherzellenfeld kann sich auf einem bestimmten Speicherchip befinden, oder Teil einer anwendungsspezifischen integrierten Schaltung oder eines anderen Chips mit einem eingebetteten DRAM-Speicherzellenfeld sein.

Claims (7)

  1. Verfahren zum Ausbilden einer DRAM-Speicherzelle (100), umfassend: Ausbilden eines Grabens mit einer Grabenwandung in einem Halbleitersubstrat (10); Ausbilden eines Grabenkondensators (20) in einem unteren Bereich des Grabens mit einer dielektrischen Kondensatorschicht auf einer Innenfläche des Grabens, mit einem isolierenden Grabenkragen (110) in einem oberen Bereich des Grabenkondensators (20) und einer mittleren Kondensatorelektrode (105); Zurücksetzen der mittleren Kondensatorelektrode (105) auf eine Kondensatortiefe, wobei eine Elektrodenoberfläche verbleibt; Zurücksetzen des isolierenden Grabenkragens (110) auf eine Ebene unterhalb der Elektrodenoberfläche, wobei eine Buried-Strap-Öffnung (113) zwischen der mittleren Kondensatorelektrode (105) und der Grabenwandung ausgebildet und die Buried-Strap-Öffnung (113) mit einer ersten provisorischen Isolierschicht (112) aufgefüllt wird; Ausbilden einer Anzahl von Isolationsgräben in dem Halbleitersubstrat (10) mit einer bestimmten Isolationsgrabentiefe und Auffüllen der Isolationsgräben mit einem isolierenden Material (15); Ausbilden eines leitenden Buried-Strap (114), der mit der mittleren Kondensatorelektrode (105) in Kontakt steht und an die Grabenwandung angrenzt, wobei die erste provisorische Isolierschicht (112) vor dem Ausbilden des leitenden Buried-Strap (114) entfernt wird; Ausbilden einer zweiten provisorischen Isolierschicht (130), die sich um einen bestimmten Ausdehnungsabstand senkrecht über den Bured Strap (114) hinaus erstreckt; Ausbilden eines an der Grabenwandung angrenzenden isolierenden Gate-Oxids (132) oberhalb der zweiten provisorischen Isolierschicht (130); Zurücksetzen der zweiten provisorischen Isolierschicht (130), wobei oberhalb des Buried-Strap (114) die Grabenwandung freigelegt wird; Dotieren des Halbleitersubstrats (10) über die freigelegte Grabenwandung zum Ausbilden einer Buried-Strap-Ausdehnung (117); Ausbilden eines vertikalen Transistors mit einer weiteren Isolierschicht (128, 129) in dem Graben oberhalb des Buried Strap (114), einer Transistor-Gate-Elektrode (138) oberhalb der weiteren Isolierschicht (128, 129) und einem oberen Source-Drain-Diffusionsgebiet (136) in dem Halbleitersubstrat (10) angrenzend an den Graben.
  2. Verfahren nach Anspruch 1, weiter umfassend den Verfahrensschritt: Aufbringen leitender Seitenwände (134) angrenzend an das isolierende Gate-Oxid (132) und oberhalb der zweiten provisorischen Isolierschicht (130) nach dem Schritt des Ausbildens des isolierenden Gate-Oxids (132).
  3. Verfahren nach Anspruch 1 oder 2, weiter umfassend die Verfahrensschritte: Aufwachsen einer Oxid-Opferschicht (122) auf der Grabenwandung nach dem Auffüllen der Buried-Strap-Öffnung (113) mit der ersten provisorischen Isolierschicht (112) und vor dem Ausbilden der Anzahl von Isolationsgraben; Aufbringen einer an die Oxid-Opferschicht (122) angrenzenden Isolierschicht (122) auf den Seitenwänden; Auffüllen des Grabens mit einer provisorischen Füllschicht (124) vor dem Ausbilden der Anzahl von Isolationsgräben; und Entfernen der provisorischen Füllschicht (124) vor dem Entfernen der ersten provisorischen Isolierschicht (112).
  4. Verfahren nach einem der Ansprüche 1 bis 3, weiter umfassend die Verfahrensschritte: Aufbringen einer ersten Kontaktschicht (32) vor dem Ausbilden der mittleren Kondensatorelektrode (105); Aufbringen einer zweiten Kontaktschicht (34) auf der ersten Kontaktschicht (32); und Auffüllen und Planarisieren der Isolationsgräben auf die Ebene der zweiten Kontaktschicht (34).
  5. Verfahren nach einem der Ansprüche 2 bis 4, wobei das Aufbringen einer Transistor-Gate-Elektrode das Abscheiden eines leitenden Materials (138) angrenzend an die leitenden Seitenwände (134) umfasst, wobei die leitenden Seitenwände (134) Teil der Transistor-Gate-Elektrode werden.
  6. Verfahren nach einem der Ansprüche 2 bis 5, weiter umfassend das Aufbringen einer Nitridschicht (116) auf den leitenden Seitenwänden (134) und Entfernen der Nitridschicht (116) von den leitenden Seitenwänden (134) nach dem Dotieren der Grabenwände der Buried-Strap-Ausdehnung (117).
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei das Dotieren der Grabenwandung mit einer Buried-Strap-Ausdehnungs-Dotierung unter Verwendung von Phosphor für einen n-Kanal-Feldeffekttransistor durchgeführt wird.
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