CN1249808C - 非易失内存单元及制造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 30
- 238000004519 manufacturing process Methods 0.000 title claims description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 67
- 238000003860 storage Methods 0.000 claims abstract description 21
- 239000000463 material Substances 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims description 42
- 238000009413 insulation Methods 0.000 claims description 22
- 239000004020 conductor Substances 0.000 claims description 11
- 239000011810 insulating material Substances 0.000 claims description 10
- 239000002019 doping agent Substances 0.000 claims description 6
- 230000010415 tropism Effects 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 239000002800 charge carrier Substances 0.000 claims description 4
- 239000000945 filler Substances 0.000 claims description 4
- 239000007943 implant Substances 0.000 claims description 4
- 239000003989 dielectric material Substances 0.000 claims description 3
- 230000014759 maintenance of location Effects 0.000 claims description 2
- 238000002955 isolation Methods 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 50
- 150000004767 nitrides Chemical class 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000004888 barrier function Effects 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000012010 growth Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- 238000002161 passivation Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000004224 protection Effects 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000006396 nitration reaction Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- -1 silicon oxide nitride Chemical class 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
具背面沟道隔离的内存单元晶体管被制造而不需使用SOI基材。藉由以该字符线路堆栈做为屏蔽，该半导体材料在该字符线路两侧被蚀刻，先以不等向性蚀刻及接着为等向性蚀刻以加宽蚀刻孔洞及在栅电极下方及距离形成该栅介电体的该ONO储存层一段距离形成一种底切。该底切被填充，由此一种至少20纳米最大厚度的埋藏氧化物层在沟道区域下方形成，此沟道区域为于至少1017厘米-3的密度下被p-掺杂。
Description
技术领域
本发明系关于电子可写入及可消除非易失闪存领域，其包括较佳为以虚拟接地逻辑或非(NOR)阵列排列的氮化物只读存储器(NitrideRead-Only Memory，NROM)-形式内存单元。
背景技术
非常小的非易失内存单元对在多媒体应用的非常大型的集成密度是必要的。然而，尽管最小特性尺寸，其由微影所决定，持续减少，但其它参数无法据以按比例增减。
NROM-形式内存单元被叙述于B.Eitan等”NROM：新颖局部陷阱，2-位非易失内存单元”，IEEE Electronic Device Letter
21，543-545(2000)，目前，NROM单元系制造为使用三层氧化物-氮化物-氧化物的平面型金属氧化半导体(Metal Oxide Semiconductor，MOS)晶体管，二个氧化层皆做为栅界电体及做为内存或程序层，中间氮化物层被用作储存层以捕获电荷载体，较佳为电子。因所使用材料的特定性质，在程序及消除操作期间，4伏特至5伏特的典型源极/漏漏极电压为必须的。
在这些相当高的电压下，贯穿发生，其会阻碍晶体管沟道长度的进一步尺寸缩小至低于200纳米的值。贯穿被认为是在穿过低于沟道区域的半导体材料的源极/漏极的n+-接合间发生。在半导体装置的物理之近期研究证实当沟道由距栅电极某一距离的埋藏氧化层所限制于下，可得到优异的贯穿行为及短沟道性质的改良。
在绝缘体上硅芯片(Silicon-On-Insulator，SOI)基材的MOSFETs被叙述于Jean-Pierre Colinge的书”绝缘体上晶硅技术：VLSI材料”，第2版，Kluwer Academic Publishers，Dordrecht 1997，第5章：”SOI MOSFET”。SOI MOSFETs沟道区域的垂直延伸受限于SOI基材的绝缘层。该沟道被部份或完全消耗系依据沟道区域的厚度而定，其还决定相邻于栅氧化物及相邻于绝缘层的空间电荷区域是否为分开的或是彼此相邻。该SOI MOSFET对整体基材为完全电绝缘的，除非有提供通过该绝缘层的通孔，以使整体基材可由上方表面被电接触。
在硅的最终整合的第三次欧洲工作站(ULIS 2002)，Munich 2002，Thomas Skotnicki提出一种具16纳米栅长度的NANO互补金属氧化半导体(Complementary Metal-Oxide Semiconductor，CMOS)。此型式的晶体管架构提供一种背面沟道隔离，其基本上限制于该沟道区域及藉由移除约15纳米厚晶体成长的SiGe层及以电绝缘材料取代而形成。未掺杂及完全掺杂的沟道之垂直尺寸可与该SOI MOSFETs技艺相比。该高度掺杂的源极及漏极区域延伸至低于该绝缘层位准且以具LDD(轻掺杂漏极)区域提供做为沟道接点，该沟道架构被称为SON，silicon on nothing。
发明内容
本发明目的为提供一种硅氧化氮氧化硅(silicon-oxide-nitride-oxide-silicon，SONOS)-型式晶体管内存单元，其具活动沟道的最小截面积，同时允许该沟道区域的至少部份消耗，及提供一种制造此种内存单元及内存单元阵列的方法。
本发明进一步目的为揭示一种如何制造NROM内存单元而不需使用SOI基材的方法。
进一步目的为提供一种内存单元的绝缘，其可自行对准于字符线路及合适用于内存单元阵列。
本发明进一步目的为提供一种经绝缘的沟道晶体管内存单元，其可以虚拟接地阵列的方式被放置，及一种制造此种内存单元及内存单元阵列的方法。
根据本发明的NROM单元被置于半导体本体或半导体层的表面，其具有关于此表面垂直延伸直线向下进入位线路间的及在相对应字符线路(被提供用于定地址该内存单元)两侧上的该半导体本体或半导体层的电绝缘区域，该电绝缘区域被放置自行对准于该字符线路及亦可能自行对准于该位线路及至少延伸至该源极区域及漏极区域的较低边界位准。该电绝缘区域较佳为包括一种在该沟道区域(其位于源极区域及漏极区域间)下方的底切区域或埋藏层。该晶体管的贯穿被避免或至少藉由该电绝缘区域而受阻碍。
该架构由在字符线路划定至少至源极/漏极区域的较低接合的位准后在字符线路及位线路间的不等向性蚀刻而产生且较佳为由晶体管的沟道区域的等向性底蚀刻而产生，此蚀刻方法自字符线路的两侧发生且被执行自行对准于字符线路，该蚀刻孔洞及最后该底切以一种电绝缘材料填充。该栅极再氧化步骤可被使用以在该晶体管本体周围成长热氧化物及以保护该半导体表面。此外，硼掺杂剂或另一p-掺杂剂对象可被植入以改良在填充该底切的该电绝缘材料下方的电绝缘。
较佳具体实施例包括化学气相沉积(CVD)的氧化物与具小的相对介电常数值的介电材料进入在相邻字符线路的空间之沉积。
该方法可应用于关于具约90纳米或更少的字符线路半间距的微影产生之其它内存装置。
制造非易失内存单元的本发明方法包括下列步骤，一种储存层被供应于该半导体本体或半导体层的表面，且被提供用做栅电极的层被施用于此储存层。在提供用做该位线路的区域，开孔在该栅电极层被蚀刻及被使用以植入掺杂剂以形成包括源极及漏极的埋藏位线路。位线路堆栈被施用于经埋藏的位线路以减少该位线路间的电阻及以电绝缘材料覆盖。横越该位线路及电连接至该栅电极的字符线路被施用于且与该栅电极一起被结构化以形成字符线路堆栈。平行放置的数个位线路及横越这些位线路的字符线路可以所叙述方式被施用以形成内存装置的整个单元阵列。
该字符线路堆栈被用做屏蔽以蚀刻在该字符线路两侧的半导体材料，先以不等向性蚀刻及，在一种较佳具体实施例，接着为等向性蚀刻以加宽蚀刻孔洞及在栅电极下方及距离该储存层一段距离形成该被底切。该底切以电绝缘材料，特别是氧化物，填充以形成最大厚度的绝缘埋藏层，亦即在与沟道区域下方的该半导体本体或半导体层的表面正交的方向的最大尺寸，此尺寸至少20纳米，在某些具体实施例超过100纳米。
该源极/漏极区域较佳为n-型式导电率，然而该沟道为p-型式导电率。该沟道较佳为于至少1017厘米-3的密度掺杂。在擦掉状态时，该单元晶体管的恕限值可被设定于0.5伏特及2.0伏特间的值，及可藉由装置参数的合适选择被调整至典型为约1.5伏特。
本发明方法的完成系提供一种具绝缘沟道的非易失单元晶体管而不需使用SOI基材。其提供减少该单元装置的有效沟道长度之装置，特别是具进一步缩小装置尺寸的目的。于在该沟道侧边或直接在该沟道下方的源极区域及漏极区域间的电绝缘阻碍在此区域的贯穿。
本发明的这些及其它目的、特征及优点可由下列图式的简略叙述、详细叙述而更明显。
附图说明
第1A及1B图显示本发明方法的两个替代具体实施例的第一加工步骤后经过该位线路的截面区段。
第2图显示如第1A及1B图所示的经过该字符线路的截面区段。
第3A及3B图显示本方法的两个替代具体实施例的底蚀刻形成后经过该位线路的截面区段。
第4A及4B图显示如第3A及3B图所示的穿过该字符线路的截面区段。
第5A及5B图显示本发明方法的两个替代具体实施例的后续步骤后穿过根据第4A及4B图的该字符线路的截面区段。
第6图显示对进一步具体实施例根据第5B图的穿过该字符线路的截面区段。
具体实施方式
下文中，本发明较佳具体实施例的关于制造的较佳方法的步骤之详细叙述被提供，在任何具体实施例中，该制造方法以根据本技艺内存单元的制造方法本身已知的步骤开始。这些步骤可包括沉积成长的垫氧化层及/或垫氮化层在该半导体本体或半导体层(特别是p-掺杂半导体晶圆)的表面。所有形成经氧化物-填充的阴影沟槽隔离的已知步骤可被添加，包括沟槽订定微影的施用，及平面化。标准植入可被进行以形成在提供用做CMOS控制集成电路的周围区域的井。
接着，该储存层，较佳为一种ONO-层(氧化物-氮化物-氧化物层)，在该半导体本体或半导体层的表面成长。接着可进行一种微影步骤以移除在周围的该储存层及以一或更多不同的栅氧化物取代之，在该储存层，一种电传导层被沉积，其被提供用做要被制造的栅电极。
第1A及1B图显示穿过携带由多晶硅所组成的薄储存层2与门电极层3的该半导体本体1的截面区段。一种氮化物层被沉积做为硬屏蔽层，藉由微影步骤，彼此平行及彼此相距一段距离的字符线路开孔在该栅电极层3上形成，间隔物4在栅电极层3的侧壁于开孔内形成。该间隔物4以一般半导体技术本身已知的方式藉由先以等向性沉积一种间隔物材料层及接着不等向性回蚀此层直到仅侧壁间隔物被留下而形成。该间隔物4可由氧化物，较佳为由氮化物，特别是四氮化三硅形成。而后，掺杂剂的植入被执行以形成在所叙述具体实施例的n+-导电率型式的埋藏位线路5。
减少电阻的位线路导体条带6被沉积于埋藏的位线路5的表面上，该位线路导体条带6可由CoSi及/或多晶硅形成。当使用硅化物时，该位线路导体条带6可部份并入该半导体本体1的半导体材料，如第1B图所示。位线路覆盖层7被施用于该位线路导体条带6，这些覆盖层7可藉由沉积TEOS(原硅酸四乙酯)或藉由于该位线路导体条带6的顶部生成二氧化硅而形成，若该位线路导体条带6由多晶硅形成。该覆盖层7被平面化，且氮化物的硬屏蔽层被移除。
一种层序列被沉积，其包括至少一被提供用做字符线路的字符线路层，在第1A及1B图的实例中，分别显示第一字符线路层8，例如多晶硅，第二字符线路层9，例如包括一种金属，及由一种电绝缘材料形成的硬屏蔽层10。在第1A及1B图在两个位线路间的位置所显示的截面区段被示于第2图。
第2图显示在该字符线路堆栈形成后，穿过该字符线路在第1A及1B图所显示的截面区段，该第一字符线路层8、该第二字符线路层9、该硬屏蔽层10、及该栅电极层3已被建构以形成字符线路堆栈的条带。在第1A及1B图所显示的截面区段之位置由断线表示于第2图。该微影步骤可被分为两个步骤以先蚀刻该字符线路，且周边装置仍由该硬屏蔽层保护。
如第3A及3B图的截面区段所示，在栅电极层的开孔被使用以执行一种蚀刻步骤以自行对准于至少字符线路的方式形成孔洞，且在此实例中亦自行对准于位线路。在此步骤，RIE(反应式离子蚀刻)可被使用以不等向性地经由该储存层2蚀刻且直接向下进入该半导体材料，此以向下指的垂直指向箭头示于第3A图。孔洞被至少向下蚀刻至源极/漏极区域及埋藏位线路5的较低边界的位准，亦即至在源极/漏极/埋藏位线路区域及主要半导体本体或层间的较低pn-接合之位准。藉由此，该半导体本体或半导体层在相邻于该晶体管沟道的区域电绝缘且垂直向下延伸至该源极/漏极区域。
在此不等向性蚀刻后，该位线路堆栈及该字符线路堆栈的侧壁可由薄氮化物层覆盖11覆盖，或者覆盖11可为得自字符线路再氧化步骤的薄氧化物层。该覆盖11至少在经蚀刻孔洞的底部自该半导体本体1的表面被移除。在一较佳具体实施例中，该蚀刻方法藉由使用干蚀刻剂例如SF6或是在第3B图的具体实施例中，使用湿蚀刻剂，等向性地持续。在第3B图的具体实施例中，该侧壁由该覆盖11保护，以使该蚀刻孔洞12的经底蚀刻部份被限制于相当较小的垂直延伸。由向同性蚀刻方法所达到的蚀刻孔洞12之底蚀刻可被进一步持续直到自该字符线路两侧向前的该蚀刻孔洞相遇及形成在该单元晶体管的沟道区域下方的一连续开孔。
第4A及4B图显示穿过第3A及3B图所示的该字符线路的截面区段。在第4A图的实例中，该蚀刻方法被持续直到连续开孔已在低于其余半导体沟道区域17处形成。在第4B图所示的实例中，该蚀刻方法在自该字符线路两侧产生的该蚀刻孔洞占据在沟道区域17下方的整个区域前停止。在根据第4B图的具体实施例中，该沟道区域未完全与该半导体本体分开，在该沟道区域17的半导体材料及该半导体本体1(例如硅)间的其余连接可提供在该沟道区域及该半导体本体间的足够分隔，因该半导体材料消耗电荷载体。然而，较佳具体实施例藉由经由横越该字符线路的总宽度的完全蚀刻提供一种在该沟道区域下方的完全分隔，在此较佳具体实施例中，仅在该沟道区域及该源极/漏极区域间及在该源极/漏极/埋藏位线路区域及在这些区域下方的半导体材料间及/或面向该沟道远离的侧边有pn-接合，但没有pn-接合与低于该沟道区域的沟道方向的该源极/漏极区域侧边地相邻。
最大厚度19，亦即，在与该半导体本体或半导体层的表面正交的方向的底切最大尺寸一般出现在该字符线路堆栈的周边平面的延伸，如各图中所示。
在第4B图中该覆盖11的面积上限显示该位线路堆栈的上表面之位置。该覆盖11可被蚀刻以露出表面进行热氧化物成长以提供钝化。
第5A及5B图分别显示根据第4A及4B图在热氧化物覆盖13的生长后穿过该字符线路的截面区段。一种电绝缘材料被沉积做为填充物15以填充该蚀刻孔洞及在该字符线路间的区域至该硬屏蔽层10的位准。填充物15的材料较佳为被选择以具小的相对介电常数值。
在第5A图所示的具体实施例中，在沟道区域17下方的底切的绝缘层以至少100纳米的最大厚度19形成。在第5B图所示的具体实施例中，该覆盖11(第4B图)已使得该蚀刻孔洞12的经底蚀刻部份被限制于具至少20纳米的最大厚度19之相当较小的垂直延伸。
第5B图显示选择的额外特征：井14，藉由植入硼或其它掺杂剂而形成以提供p-导电率区域以改良在沟道区域17下方的分隔；一种氮化物钝化层18，其被施用于所示基材的上方表面；及在此情况下，藉由热氧化(氧化物覆盖13)所形成的介电材料所进行的该沟道区域17与该半导体本体1的完全分隔。
第6图显示根据第5B图的进一步具体实施例的截面区段，在此进一步具体实施例中，其中热氧化物覆盖的生长被限制于该蚀刻孔洞的表面，然而该氮化物层16被施用于该字符线路堆栈的所有表面。此氮化物层16对应于在第5B图的上方氮化物钝化层18，此种氮化物层可被使用以封包该字符线路，如此，该位线路的自行对准接触机制可被施用。
所揭示方法的示例具体实施例因经制造内存装置的特殊要求之偏差位于本发明范围内。
Claims (16)
1.一种制造具一半导体本体或半导体层的非易失内存单元之方法，其中该非易失内存单元具有以下结构：
经埋藏线路，其置于该半导体本体或半导体层表面，
导体条带，其施用于该位线路的该表面，
一源极区域及一漏极区域，各由该位线路之一连接，
施用于至少在该源极区域及该漏极区域间的该表面之栅介电体，
一栅电极被放置于该栅介电体，及
一字符线路电连接至该栅电极，该字符线路横越该位线路及与该位线路电绝缘，
该方法包括下列步骤：
在第一步骤提供一具至少一半导体层的半导体本体或基材，
在第二步骤沉积一包括提供用以捕获电荷载体的储存层之栅介电体，
在第三步骤沉积一提供用做该栅电极的层，
在第四步骤形成在该层的开孔及形成在该开孔内的侧壁的间隔物，
在第五步骤经由该开孔植入掺杂剂以形成该经埋藏位线路，
在第六步骤施用该导体条带于该经埋藏位线路上，及施用电绝缘覆盖层于该导体条带上，
在第七步骤施用至少一电连接至该栅电极的字符线路层，及施用一硬屏蔽层于该至少一字符线路层的顶部，该硬屏蔽层被使用以架构该栅电极及该至少一字符线路层以形成字符线路堆栈，
在第八步骤在该位线路间该字符线路堆栈的两侧不等向性地向下蚀刻进入该半导体本体或半导体层至低于该源极区域及该漏极区域的位准以形成自行对准于该字符线路堆栈的蚀刻孔洞，及
在第九步骤以电绝缘材料填充该蚀刻孔洞。
2.根据权利要求1的方法，另外包括：
在不等向性蚀刻以形成该蚀刻孔洞后，接着为等向性蚀刻进入该蚀刻孔洞以在该栅电极下方延伸及距离该栅电极一段距离形成底切。
3.根据权利要求2的方法，另外包括：
执行等向性蚀刻以使该底切形成横越该字符线路延伸的连续开孔。
4.根据权利要求2或3的方法，另外包括：
在不等向性蚀刻以形成该蚀刻孔洞后，施用一覆盖至该字符线路堆栈的侧边及该蚀刻孔洞，以当等向性蚀刻时保护该侧壁。
5.根据权利要求1至3中任一的方法，其中该储存层以三层氧化物-氮化物-氧化物层被施用。
6.一种制造非易失内存单元之方法，其包括步骤：
提供一半导体本体或半导体层，
施用一介电体材料的储存层于该半导体本体或半导体层的表面，
施用一被提供用做栅电极的层于该储存层上，
形成开孔于该层内及经由该开孔植入掺杂剂以形成被提供用做经埋藏位线路及用做源极及漏极的经掺杂区域，
施用位线路堆栈于该经埋藏位线路，该位线路堆栈，各包括至少一导体条带，
形成一横越该位线路的字符线路，该字符线路电连接至该栅电极及与该位线路电绝缘，且结构化该栅电极，
藉由使用该字符线路为屏蔽，执行一不等向性蚀刻方法进入在该字符线路两侧的该位线路间的该半导体本体或半导体层，由此蚀刻孔洞形成，及
沉积一电绝缘材料做为该蚀刻孔洞的填充物。
7.根据权利要求第6项的方法，另外包括：
在该不等向性蚀刻方法后，执行后续的等向性蚀刻方法进入该蚀刻孔洞，由此一底切以在提供用做沟道区域的半导体区域下方延伸的方式被形成，及
沉积一电绝缘材料做为该底切及该蚀刻孔洞的填充物。
8.根据权利要求6的方法，另外包括：
执行等向性蚀刻以使该底切形成横越该字符线路延伸的连续开孔。
9.根据权利要求6的方法，另外包括：
在不等向性蚀刻以形成该蚀刻孔洞后，施用一覆盖至该字符线路堆栈的侧边及该蚀刻孔洞，以当等向性蚀刻时保护该侧壁。
10.根据权利要求6的方法，其中该储存层以三层氧化物-氮化物-氧化物层被施用。
11.一种非易失内存单元，其包括：
一半导体本体或半导体层，
置于该半导体本体或半导体层表面的经埋藏位线路及在施用于该位线路的该表面的导体条带，
一源极区域及一漏极区域，各由该位线路之一连接，
一至少在该源极区域及该漏极区域间的该表面之栅介电体，该栅电极包括被提供用以捕获电荷载体的储存层，
一栅电极被放置于该栅介电体，及
一字符线路被电连接至该栅电极，该字符线路横越该位线路及与该位线路电绝缘，及
在该位线路间及该字符线路的两侧延伸进入该半导体本体或半导体层的电绝缘区域，该电绝缘区域自行对准于该字符线路及至少延伸至该源极区域及该漏极区域的较低边界位准。
12.一种根据权利要求11的非易失内存单元，另外包括：
该电绝缘区域包括一在距离该栅介电体一段距离在该字符线路下方及在该源极区域及该漏极区域间被提供的该沟道区域下方的底切区域，
该电绝缘底切区域至少将该沟道区域与该沟道区域下方的半导体材料部份分开及至少部份分开该源极区域与该漏极区域。
13.根据权利要求12的非易失内存单元，另外包括：
该电绝缘底切区域横越该字符线路连续延伸。
14.根据权利要求12或13的非易失内存单元，另外包括：
该电绝缘底切区域在与该半导体本体或半导体层表面正交的方向的具至少20纳米的最大厚度。
15.根据权利要求12或13的非易失内存单元，另外包括：
该电绝缘底切区域在与该半导体本体或半导体层的该表面正交的方向具至少100纳米的最大厚度。
16.根据权利要求11至13中任一的非易失内存单元，另外包括：
一沟道区域在该源极区域与该漏极区域间被提供，其具至少1017厘米-3的掺杂密度。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/200,423 US6734063B2 (en) | 2002-07-22 | 2002-07-22 | Non-volatile memory cell and fabrication method |
| US10/200423 | 2002-07-22 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2006100068940A Division CN101197326A (zh) | 2002-07-22 | 2003-07-22 | 非易失内存单元及制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1503352A CN1503352A (zh) | 2004-06-09 |
| CN1249808C true CN1249808C (zh) | 2006-04-05 |
Family
ID=30443519
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2006100068940A Pending CN101197326A (zh) | 2002-07-22 | 2003-07-22 | 非易失内存单元及制造方法 |
| CNB031328423A Expired - Lifetime CN1249808C (zh) | 2002-07-22 | 2003-07-22 | 非易失内存单元及制造方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA2006100068940A Pending CN101197326A (zh) | 2002-07-22 | 2003-07-22 | 非易失内存单元及制造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6734063B2 (zh) |
| CN (2) | CN101197326A (zh) |
| DE (1) | DE10328577B4 (zh) |
| TW (1) | TWI255509B (zh) |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768165B1 (en) * | 1997-08-01 | 2004-07-27 | Saifun Semiconductors Ltd. | Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping |
| US7098107B2 (en) * | 2001-11-19 | 2006-08-29 | Saifun Semiconductor Ltd. | Protective layer in memory device and method therefor |
| US7136304B2 (en) | 2002-10-29 | 2006-11-14 | Saifun Semiconductor Ltd | Method, system and circuit for programming a non-volatile memory array |
| US7178004B2 (en) * | 2003-01-31 | 2007-02-13 | Yan Polansky | Memory array programming circuit and a method for using the circuit |
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| US7123532B2 (en) * | 2003-09-16 | 2006-10-17 | Saifun Semiconductors Ltd. | Operating array cells with matched reference cells |
| US7041545B2 (en) * | 2004-03-08 | 2006-05-09 | Infineon Technologies Ag | Method for producing semiconductor memory devices and integrated memory device |
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| CN102856360B (zh) * | 2011-06-27 | 2015-09-16 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
| CN102856376B (zh) * | 2011-06-30 | 2016-08-03 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
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| CN117693192A (zh) * | 2022-08-30 | 2024-03-12 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
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| DE19519160C1 (de) * | 1995-05-24 | 1996-09-12 | Siemens Ag | DRAM-Zellenanordnung und Verfahren zu deren Herstellung |
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| EP0924766B1 (de) * | 1997-12-17 | 2008-02-20 | Qimonda AG | Speicherzellenanordnung und Verfahren zu deren Herstellung |
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-
2002
- 2002-07-22 US US10/200,423 patent/US6734063B2/en not_active Ceased
-
2003
- 2003-06-25 TW TW092117339A patent/TWI255509B/zh not_active IP Right Cessation
- 2003-06-25 DE DE10328577A patent/DE10328577B4/de not_active Expired - Lifetime
- 2003-07-22 CN CNA2006100068940A patent/CN101197326A/zh active Pending
- 2003-07-22 CN CNB031328423A patent/CN1249808C/zh not_active Expired - Lifetime
-
2005
- 2005-01-11 US US11/034,444 patent/USRE40532E1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TWI255509B (en) | 2006-05-21 |
| CN101197326A (zh) | 2008-06-11 |
| DE10328577A1 (de) | 2004-03-11 |
| TW200403770A (en) | 2004-03-01 |
| USRE40532E1 (en) | 2008-10-07 |
| US6734063B2 (en) | 2004-05-11 |
| CN1503352A (zh) | 2004-06-09 |
| US20040014280A1 (en) | 2004-01-22 |
| DE10328577B4 (de) | 2006-01-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| C56 | Change in the name or address of the patentee | ||
| CP01 | Change in the name or title of a patent holder |
Address after: Munich, Germany Patentee after: INFINEON TECHNOLOGIES AG Patentee after: Cimon Da Flash GmbH & Co.KG Address before: Munich, Germany Patentee before: INFINEON TECHNOLOGIES AG Patentee before: Infineon Technologies Flash GmbH & Co.KG Address after: Munich, Germany Patentee after: INFINEON TECHNOLOGIES AG Patentee after: Dream Limited by Share Ltd. Address before: Munich, Germany Patentee before: INFINEON TECHNOLOGIES AG Patentee before: Cimon Da Flash GmbH & Co.KG |
|
| CP03 | Change of name, title or address |
Address after: German Berg, Laura Ibiza Patentee after: Infineon Technologies AG Address before: Munich, Germany Patentee before: INFINEON TECHNOLOGIES AG |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20160314 Address after: Munich, Germany Patentee after: INFINEON TECHNOLOGIES AG Address before: Munich, Germany Patentee before: INFINEON TECHNOLOGIES AG Patentee before: Dream Limited by Share Ltd. |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20180607 Address after: Gyeonggi Do Korea Suwon Patentee after: SAMSUNG ELECTRONICS Co.,Ltd. Address before: German Berg, Laura Ibiza Patentee before: Infineon Technologies AG |
|
| TR01 | Transfer of patent right | ||
| CX01 | Expiry of patent term |
Granted publication date: 20060405 |
|
| CX01 | Expiry of patent term |