TWI255509B - Non-volatile memory cell and method of production - Google Patents
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Description
1255509 五、發明說明（1) 發明背景 1.發明領域 本發明係關於，工^合λ β π、山 領域，其包括較伴Ϊ 寫 肩除非揮發快閃記憶體 記憶體胞元。 虛擬接侧R陣_列娜GM-形式 2 ·相關技藝敘述 非$〗的非揮發記憶體胞元對在多銲^ Λ Μ # ^ ?的集成密度是必要的。然而，儘管以；=非= 微影所決定，持嬙、、成/丨、 .^ Λ 、 寸 ，、由 減。 、、、/ 乂 ，一’、他芩數無法據以按比例增 穎月記憶體胞元被敘述於B. E“an等” NR0M :新 孝員局4 fe阱，2-位元非揮發記憶體胞元,，，ieee
Electronic Devlce Letter 543-545 (2〇〇〇) ， a 前，nrom胞元係製造A使用_厗_ UUU(i)目 ..,1JMnc ^ 衣k马使用二層乳化物—氮化物-氧化物的 體，υ ϊί ’中間氮化物層被用作儲存層以捕獲電荷載 除操。因所使用材料的特定性質，纟程式及消 的 』間，4伏特至5伏特的典型源極/汲極電屢為必須 通道ΐ ΐ些相當高的電壓下，貫穿發生，纟會阻礙電晶體 長度的進一步尺寸縮小至低於2⑽太丰ώΑ括 認為是為★仏、g、t Μ 不未的值。貫穿被 η+技1在牙過低於通道s域的半導體材料的源極/汲極的 5間發生。在半導體裝置的物理之近期研究證實當通 I由距閉電極某一距離的埋藏氧化層所限制於下，可得
第6頁 1255509 五、發明說明（2) 優異的貝穿行為及短通道性質的改良。 在SOI 基材的MOSFETs 被欽述於Jean-Pierre Col inge 的書絕緣體上晶矽技術：VLSI材料π，第2版，Kluwer
Academic Publishers， Dordrecht 1997 ，第5 章：nSOI MOSFET”。SOI MOSFETs通道區域的垂直延伸受限於s〇i基 t的絕緣層。該通道被部份或完全消耗係依據通道區域的 厚度，定，其還決定相鄰於閘氧化物及相鄰於絕緣層的空 間電荷區域是否為分開的或是彼此相鄰。該M〇SFET對 整體基材為完全電絕緣的，除非有提供通過該絕緣層的通 孔’以使整體基材可由上方表面被電接觸。
在石夕的最終整合的第三次歐洲工作站（uLIS 2 0 0 2) ，Munich 20 0 2 ’Thomas Skotnicki 提出一種具 16 =米閘長度的NANO CMOS。此型式的電晶體結構提供一種 月$通逼隔離，其基本上限制於該通道區域及藉由移除約 1 5奈米厚晶體成長的s丨Ge層及以電絕緣材料取代而形成。 =掺雜及完全掺雜的通道之垂直尺寸可與該s〇I M〇SFETs技 蟄相比。該高度掺雜的源極及汲極區域延伸至低於該絕緣 層位準且以具LDD (輕掺雜汲極）區域提供做為通道接、 …、占為通道結構被稱為SON，silicon on nothing。 發明概要 一 本發明目的為提供一種S0N0S-型式電晶體記憶體胞 兀i ί具活動通道的最小截面積，同時允許該通道區域的 至夕°卩份消耗，及提供一種製造此種記憶體胞元及記憶體
1255509 五、發明說明（3) 胞元陣列的方法。 本發明進一步目的為揭示 元而不需使用S 0 I基材的方法。 進一步目的為提供一種記憶 線路及合適用於記憶 種如何製造NROM記憶體胞 對準於字元 本發明 憶體胞元， 造此種記憶 根據本 的表面，其 路間的及在 胞元）兩側 该電絕緣區 對準於該位 較低邊界位 域（其位於 藏層。該電 雙卩且礙。 該結構 低接合的位 而產生且較 生，此蝕刻 於字元線路 填充。該閑 進一步目的為提供一 其可以虛擬接地陣列 體胞元及記憶體胞元 發明的N R 0 Μ胞元被置 具有關於此表面垂直 相對應子元線路（被 上的該半導體本體或 域被放置自行對準於 元線路及至少延伸至 準。該電絕緣區域較 源極區域及汲極區域 晶體的貫穿被避免或 由在字元線路劃定至 準後在字元線路及位 佳為由電晶體的通道 方法自字元線路的兩 ，該蝕刻電洞及最後 極再氧化步驟可被使 體胞元的 體胞元陣 種經絕緣 的方式被 陣列的方 於半導體 延伸直線 提供用於 半導體層 該字元線 ό亥源極區 佳為包括 間）下方 至少藉由 絕緣，其 列。 的通道電 放置，及 法。 本體或半 向下進入 定位址該 的電絕緣 路及亦可 域及汲極 一種在該 的過切區 该電絕緣 可自行 曰曰體記 一種製 導體層 值元線 記憶體 區域， 能自行 區域的 通道區 域或：to 少至源極/汲極區域的較 兀線路間的不均向性蝕刻 區域的同向性底蝕刻而 側發生且被執行自行對準 該過切以一種電絕緣材判 用以在该電晶體本體周
1255509 五、發明說明（4) 成長熱氧化物及以保護該半導體表面。此外，硼掺雜劑或 ?们Ρ、ί参錶劑物件可被植入以改良在填充該過切的該電 絕緣材料下方的電絕緣。 較佳具體實施例包括CVD氧化物與具小的相對介電常 數值的介電材料進人在相鄰字元線路的空間之沉積。 該方法可應用於關於具約90奈米或更少的字元線路半 間距的微影產生之其他記憶體裝置。 製造非揮發記憶體胞元的本發明方法包括下列步驟， Γ，儲存層被供應於該半導體本體或半導體層的表面，且 被提t、用做閑電極的層被施用於此儲存層。在提供用做該 位元線路的區域，開孔在該閘電極層被蝕刻及被使用以植 入掺雜劑以形成包括源極及汲極的埋藏位元線路。位元線 路堆疊被施用於經埋藏的位元線路以減少該位元線路間的 電阻及以電、、、巴緣材料覆蓋。橫越該位元線路及電連接至該 閘電極的字元線路被施用於且與該閘電極一起被結構化以 形成子元線路堆豐。平行放置的數個位元線路及橫越這些 =元線路的字元線路可以所敘述方式被施用以形成記憶體 I置的整個胞元陣列。 該字元線路堆疊被用做遮罩以蝕刻在該字元線路兩側 的半導體材料，先以不均向性蝕刻及，在一種較佳呈體奋 施例，接著為同向性蝕刻以加寬蝕刻電洞及在閘電極4方 及距離該儲存層一段距離形成該被過切。該過切以電絕 ^料，特別是氧化物，填充以形成具最大厚度的絕緣埋藏 s ’亦即在與通道區域下方的該半導體本體或半導體層的 五、發明說明（5) 五、發明說明（5) 表面 具體 為p _ 雜。 0.5^； 被調 元電 有效 的。 極區 的簡 顯。 較佳 法的 造方: 驟開： 化層> 圓）έ 已知^ 具體實施例詳細敘述 下文中’本發明較佳且奋 步驟之詳細敘述被提卩1 :例的關於製造的較佳方 去以根據本技蓺纪情俨旳在任何具體實施例中，該製 治°這些步驟可包括沉積成長法本身已知的步 良該半導體本體或半導沪 ±墊虱化層及/或墊氮 “面。所有形成經(填特 …被添加，包括溝槽訂定微影的二溝^ 正交的方向的最大尺寸， 實施例超過1 0 0奈米。 該源極/汲極區域較佳為η 型式導電率。該通道較佳 在擦掉狀態時，該胞元電 之特及2· 〇伏特間的值，及 整至典型為約1 · 5伏特。 本發明方法的完成係提供 晶體而不需使用SOI基材c 通道長度之裝置，特別是 於在該通道侧邊或直接在 域間的電絕緣阻礙在此區 本發明的這些及其它目的 略敘述、詳細敘述及所附 此尺寸至少20奈米’在某些 '型式導電率，然而該通道 為於至少1 017公分的密度掺 晶體的恕限值可被設定於 可藉由裝置參數的合適選擇 一種具絕緣通道的非揮發胞 其提供減少該胞元裝置的 具進一步縮小裝置尺寸的目 該通道下方的源極區域及汲 域的貫穿。 、特徵及優點可由下列圖式 申請專利範圍及圖式而更明 曰曰 !255509 五、發明說明（6) 化。標準植入可被進行以形成在提供用做CM〇s控制積體電 路的周圍區域的井。 、丑 接著，該儲存層，較佳為一種0N0—層（氧化物—氮化 物'氧化物層），在該半導體本體或半導體層的表面^ 長。接著可進行一種微影步驟以移除在周圍的該儲存層及 以Γ或更多不同的閘氧化物取代之’在該儲存層，一種電 傳導層被沉積，其被提供用做要被製造的閘電極。 第1A&1B圖顯示穿過攜帶由多晶矽所組成的薄儲存層 及閘電極層3的該半導體本體！的截面區段。一種氮化曰 :目Ϊ : 5做為硬遮罩層’藉由微影步驟，彼此平行及彼此 ρ 一段距離的字凡線路開孔在該閘電極層3上形成，間 ::Λ問電極層3的側壁於開孔内形成。該間隔物4以」 隔物材斜厗乃桩|尤沾人弋猎由先以冋向性沉積一種間 留下"k 句向性回蝕此層直到僅側壁間隔物被 邊下而形成。該間隔物4可Λ^ 丨网物破 成。而*，掺雜劑的植入被執行以开; 成在所敘述具體實施例的〇 攸现仃以形 5。 寺電率型式的埋藏位元線路 減少電阻的位元線路逡 線路5的表面上，該位元體條可6被沉積於埋藏的位元 晶石夕形成。當使用石夕化物t路導f條帶6可由C〇Sl及/或多 份併入該半導體本體丨的半位元線路導體條帶6可部 元線路覆蓋而施用於：：體1料，如第1B圖所示。位 層7可藉由沉積TEOS (原矽广㈣導體條帶6，這些覆蓋 、I四乙酯）或藉由於該位元線
1255509 五、發明說明（7) 路導體條帶6的頂部生成二氧化矽而形成，若該位元線路 導體條帶6由多晶矽形成。該覆蓋層7被平面化，且氣化物 的硬遮罩層被移除。 一種層序列被沉積’其包括至少一個被提供用做字元 線路的字元線路層’在第1 A及1 B圖的實例中，分別顯示第 一字元線路層8，例如多晶矽，第二字元線路層9，例':包 括一種金屬，及由一種電絕緣材料形成的硬遮罩層丨〇。= 第1 A及1 B圖在兩個位元線路間的位置所顯示的截面 示於第2圖。 又 第2圖顯示在該字元線路堆疊形成後，穿過該字元線 路在第1Α及1Β圖所顯示的截面區段，該第一字元線路層 8、該第二字元線路層9、該硬遮罩層丨〇、及該閘電極^ 3 已被建構以形成字元線路堆疊的條帶。在第丨人及“圖戶^顯 示的截面區段之位置由斷線表示於第2圖。該微影步驟可、 被分為兩個步驟以先蝕刻該字元線路，且周邊 硬遮罩層保護。 u ®及 如第3Α及3Β圖的截面區段所示，纟閑電極層的開孔被 使用以執行一種蝕刻步驟以自行對準於至少字元綠路的 式形成電洞’且在此實例中亦自行對準於位I線路。在此 步驟，RIE (反應式離子蝕刻）可被使用以不均向性地經 =儲存層2 I虫刻且直接向下進入該半導體材料，此以向 :才曰的垂直指向箭頭示於第3Α圖。電洞被至少 =/沒極區域及埋藏位元線路5的較低邊界的位準，亦即 至在源極/汲極/埋藏位元線路區域及主要半導體本體或層
第12頁 1255509 藉由此，該半導體本體或半導 道的區域電絕緣且垂 土直向下延伸 ，該位 層覆蓋 的薄氧 導體本 刻方法 例中， 施例中 經底蝕 刻方法 自該字 電晶體 五、發明說明（8) 間的較低pn-接合之位準< 體層在相鄰於該電晶體通 至該源極/汲極區域。 在此不均向性蝕刻後 堆疊的側壁可由薄氮化物 得自字元線路再氧化步驟 故钱刻電洞的底部自該半 較佳具體實施例中，該独 或是在第3B圖的具體實施 持續。在第3 B圖的具體實 護’以使該餘刻電洞1 2的 的垂直延伸。由向同性|虫 名虫刻可被進一步持續直到 電洞相遇及形成在該胞元 續開孔。 =線路堆疊及該字元線路 11覆蓋，或者覆蓋u可為 化物層。該覆蓋11至少在 體1的表面被移除。在一 猎由使用乾餘刻劑例如sf6 使用濕餘刻劑，同向性地 ，該側壁由該覆蓋11保 刻部份被限制於相當較小 所達到的蝕刻電洞12之底 兀線路兩側向前的該蝕刻 的通道區域下方的一個連 第4A及4B圖顯示穿過第3A及3B圖所示的該字元線路的 截面區段。在第4 A圖的實例中，該蝕刻方法被持續直到連 續開孔已在低於其餘半導體通道區域17處形成。在第4β圖 所示的實例中，該飯刻刀…^w训座玍的該 餘刻電洞佔據在通道區域1 7下方的整個區域前停止。在根 據第4 Β圖的具體實施例中，該通道區域未完全與該半導體 本體分開，在該通道區域丨7的半導體材料及該半導體= 1 (例如矽）間的其餘連接可提供在該通 a 體本體間的足夠分隔，因兮主遒辦从把a* A及巧牛¥ 因该+導體材枓消耗電荷載體。铁
1255509 五、發明說明（9) 而，較佳具體實施例藉由經由橫越該字元線路的總寬度的 完全蝕，提供一種在該通道區域下方的完全分隔，在此較 佳具體貫施例中’僅在該通道區域及該源極/汲極區域間 及在該源極/汲極/埋藏位元線路區域及在這些區域下方的 半導體材料間及/或面向該通道遠離的側邊有叩—接合，但 沒^一直接合與低於該通道區域的通道方向的該源極/汲極 區域側邊地相鄰。 :士厚度19 ’亦即’在與該半導體本體或半導體層的 表面正乂的方向的過切畏士 晶Μ 3、A 1 、刀取大尺寸一般出現在該字元線路堆 豐的周邊平面的延伸，如各圖中所示。 在第4B圖中該覆芸, 的上表面之位置。該上限顯示該位元線路堆疊 化物成長以提供鈍化。被㈣以露出表©進行熱氧 a ί 5ϋ5!圖分別顯示根據第4A及仙圖在熱氧化物F罢 的生長後穿過該字元線路的截面區段。一種電二： 被沉積做為填充物〗5以填充該蝕 L娩材料 的區域至該硬遮罩層〗0的 门及在忒子兀線路間 選擇以具小的相對介電常數值。、充物15的材料較佳為被 在第5A圖所示的具體實施例 過切的絕緣層以至少丨〇〇夺 在1 I區域1 7下方的 圖所示的具體實施例中二未ΛΤ Λ厚度19形成。在第5 b 刻電洞12的經底钱刻部份被於具該麵 度1 9之相當較小的垂直延伸。 夕^不未的攻大厚 第5B圖顯示選擇的額外特徵 ^ 1 4 错由植入或其 1255509 五、發明說明（10) 他掺雜劑而形成以提供P-導電率區域以改良在通道區域1 7 下方的分隔；一種氮化物鈍化層1 8，其被施用於所示基材 的上方表面；及在此情況下，藉由熱氧化（氧化物覆蓋 1 3 )所形成的介電材料所進行的該通道區域1 7與該半導體 本體1的完全分隔。
第6圖顯示根據第5B圖的進一步具體實施例的截面區 段，在此進一步具體實施例中，其中熱氧化物覆蓋的生長 被限制於該蝕刻電洞的表面，然而該氮化物層1 6被施用於 該字元線路堆疊的所有表面。此氮化物層1 6對應於在第5 B 圖的上方氮化物鈍化層1 8，此種氮化物層可被使用以封包 該字元線路，如此，該位元線路的自行對準接觸機制可被 施用。 所揭示方法的示例具體實施例因經製造記憶體裝置的 特殊要求之偏差位於本發明範圍内。
第15頁 1255509 圖式簡單說明 弟1A及1B_ g旨+太| 、 個加工步驟後經過：J:::具體實施例的第— 段。 弟1“1B圖所示的經過該字元線路的截面區 η: 3】圖顯示本方法的兩
成後經過該你— 1〜篮只知例的麻a丄I 第“及的截面區段。 底餘刻形 面區段。 所不的牙過該字元線路的# 第5Α及5Β圖& 一丄々 、 !6驟後穿過根：第：:4方Β = : = :體一 線路的截面區段。 Χ據弟5 Β圖的穿過該字元 元件符號說明 1 半導體本體 3 閘電極 5 埋藏的位元 7 位元線路覆 9第二字元線 11覆蓋 13熱氧化物 15填充物 17 通道區域 19 厚度 線路 芸 路層 覆蓋 8 10 12 14 16 18 儲存層 間隔物 位元線路導體條帶 第一字元線路層 硬遮罩層 蝕刻電洞 井 氮化物層 氮化物鈍化層
Claims (1)
1255509 案號 92117339 曰 修來 六、申請專利範圍 U . —種製造具一種半導體本體或半導體層的非揮發記憶 體胞元之方法， 置於該半導體本體或半導體層表面的經埋藏位元線路及在 施用於該位元線路的該表面的導體條帶， 一種源極區域及汲極區域的每一個由該位元線路的其中一 個連接， 施用於至少在該源極區域及該汲極區域間的該表面之閘介 電體， 一種閘電極被放置於該閘介電體，及 一種字元線路電連接至該閘電極，該字元線路橫越該位元 線路及與該位元線路電絕緣， 其包括下列步驟： 在第一步驟提供一種具至少一個半導體層的半導體本體或 基材， 在第二步驟沉積一種包括提供用以捕獲電荷載體的儲存層 之閘介電體， 在第三步驟沉積一種提供用做該閘電極的層， 在第四步驟形成在該層的開孔及形成在該開孔内的側壁的 間隔物^ 在第五步驟經由該開孔植入摻雜劑以形成該經埋藏位元線 路， 在第六步驟施用該導體條帶於該經埋藏位元線路上，及施 用電絕緣覆蓋層於該導體條帶上， 在第七步驟施用至少一個電連接至該閘電極的字元線路
第17頁 1255509 案號 92117339 修正 六、申請專利範圍 層，及施用一種硬遮罩層於 部，該硬遮罩層被使用以結 線路層以形成字元線路堆疊 在第八步驟在該位元線路間 性地向下蝕刻進入該半導體 區域及該汲極區域的位準以 疊的#刻電洞，及 在弟九步驟以電絕緣材料填 2. 根據申請專利範圍第1項 在不均向性蝕刻以形成該蝕 進入該蝕刻電洞以在該閘電 段距離形成過切。 3. 根據申請專利範圍第2項 執行同向性蝕刻以使該過切 續開孔。 4. 根據申請專利範圍第2或 在不均向性餘刻以形成該名虫 字元線路堆疊的側邊及該蝕 護該側壁。 5. 根據申請專利範圍第1至 該至少一個字元線路層的頂 構該閘電極及該至少一個字元 該字元線路堆疊的兩側不均向 本體或半導體層至低於該源極 形成自行對準於該字元線路堆 充該蝕刻電洞。 的方法，另外包括： 刻電洞後，接著為同向性蝕刻 極下方延伸及距離該閘電極一 的方法，另外包括： 形成橫越該字元線路延伸的連 3項的方法，另外包括： 刻電洞後，施用一種覆蓋至該 刻電洞，以當同向性餘刻時保 3項中任一項的方法，其中該 儲存層以三層氧化物-氮化物-氧化物層被施用。 6 . —種製造非揮發記憶體胞元之方法，其包括步驟： 提供一種半導體本體或半導體層， 施用一種介電體材料的儲存層於該半導體本體或半導體層
第18頁 1255509 案號 92117339 年 月 修正 六、申請專利範圍 的表面， 用一種被提供用做閘電極的層於該儲 形成開孔於該層内及經由該開孔植入摻 用做經埋藏位元線路及用做源極及汲極 施用位元線路堆疊於該經埋藏位元線路 的每一個包括至少一個導體條帶， 形成一種橫越該位元線路的字元線路， 至該閘電極及與該位元線路電絕緣，且 藉由使用該字元線路為遮罩，執行一種 進入在該字元線路兩側的該位元線路的 導體層，由此名虫刻電洞形成，及 沉積一種電絕緣材料做為該餘刻電洞的 7. 根據申請專利範圍第6項的方法’另 在該不均向性蝕刻方法後，執行後續的 入該#刻電洞，由此一種過切以在提供 導體區域下方延伸的方式被形成5及 沉積一種電絕緣材料做為該過切及該I虫 8. 根據申請專利範圍第6或7項的方法1 利範圍第3至5項其中一項的特徵。 9. 一種非揮發記憶體胞元，其包括： 一種半導體本體或半導體層， 置於該半導體本體或半導體層表面的經 施用於該位元線路的該表面的導體條帶 一種源極區域及 >及極區域的每*^個由該 存層上， 雜劑以形成被提供 的經摻雜區域， ，該位元線路堆疊 該字元線路電連接 結構化該閘電極’ 不均向性餘刻方法 該半導體本體或半 填充物。 外包括： 同向性餘刻方法進 用做通道區域的半 刻電洞的填充物。 另外包括申請專 埋藏位元線路及在 位元線路的其中
第19頁 1255509 案號 92117339 年月曰 修正 六、申請專利範圍 個連接， 一種至少在該 體’該閘電極 一種閘 一種字 元線路 在該位 體或半 字元線 界位準 1 0·根 包括： 該電絕 兀線路 道區域 該電絕 半導體 區域。 1 1 ·根 包括： 該電絕 12.根 另夕卜包 該電絕 電極被 元線路 及與該 元線路 導體層 路及至 源極區域及 包括被提供 放置於該閘 被電連接至 位元線路電 間及該字元 的電絕緣區 少延伸至該 該汲極區域間的該表面之閘介電 用以捕獲電荷載體的儲存層， 介電體，及 該閘電極’該字元線路橫越該位 絕緣，及 線路的兩側延伸進入該半導體本 域，該電絕緣區域自行對準於該 源極區域及該汲極區域的較低邊 據申請專利範圍第9項的非揮發記憶體胞元，另外 緣區域 下方及 下方的 緣過切 材料部 包括一種在 在该源極區 過切區域， 區域至少將 份分開及至 距離該閘介電體一段距離在該字 域及該汲極區域間被提供的該通 該通道區域與該通道區域下方的 少部份分開該源極區域與該汲極 據申請專利範圍第1 0項的非揮發記憶體胞元，另外 緣過切 據申請 括： 緣過切 區域橫越該 專利範圍第 字元線路連續延伸。 1 0或1 1項的非揮發記憶體胞元 區域在與該半導體本體或半導體層表面正交
第20頁 1255509 _案號 92117339_年月日__ 六、申請專利範圍 、勺方向的具至少2 0奈米的具最大厚度。 .1 3 .根據申請專利範圍第1 0或1 1項的非揮發記憶體胞元， 另外包括： 該電絕緣過切區域在與該半導體本體或半導體層的該表面 正交的方向的具至少1 0 0奈米的具最大厚度。 1 4.根據申請專利範圍第9至1 1項中任一項的非揮發記憶 體胞元，另外包括： 一種通道區域在該源極區域與該汲極區域間被提供，其具 至少1 0 17公分-的摻雜密度。
第21頁
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