CN109003975A - 半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件。所述半导体器件包括：第一鳍型图案及第二鳍型图案，分别沿第一方向在衬底上延伸；第一栅极结构及第二栅极结构，彼此间隔开并在第一鳍型图案及第二鳍型图案上在与第一方向相交的第二方向上延伸；以及共享外延图案，在第一栅极结构与第二栅极结构之间连接第一鳍型图案与第二鳍型图案，其中所述共享外延图案的上表面包括：第一共享斜坡及第二共享斜坡，连接第一栅极结构与第二栅极结构；第三共享斜坡，接触第一栅极结构并连接第一共享斜坡与第二共享斜坡；以及第四共享斜坡，接触第二栅极结构并连接第一共享斜坡与第二共享斜坡。

Description

半导体器件
[相关申请的交叉参考]
本申请主张在2017年6月7日在韩国知识产权局提出申请的韩国专利申请第10-2017-0070815号的优先权，所述韩国专利申请的公开内容全文并入本申请供参考。
技术领域
本发明概念涉及一种半导体器件及一种制作所述半导体器件的方法。具体来说，本发明概念涉及一种包括外延图案的半导体器件及一种制作所述半导体器件的方法。
背景技术
已提出多栅极晶体管作为一种用于提高半导体器件的密度的按比例缩放技术，在多栅极晶体管中，在衬底上形成鳍形状的硅本体，且在硅本体的表面上形成栅极。
由于这种多栅极晶体管利用三维沟道，因此这种多栅极晶体管可按比例缩放。另外，电流控制能力可得到改善而不会增大多栅极晶体管的栅极长度。也可有效地抑制短沟道效应(short channel effect，SCE)，在所述短沟道效应中，沟道区的电势会受漏极电压影响。
发明内容
本发明概念的一方面提供一种其中接触电阻得到提高且短路得到防止的半导体器件。
本发明概念的另一方面提供一种制作半导体器件的方法，在所述半导体器件中接触电阻得到提高、短路得到防止且产品可靠性得到提高。
根据本发明概念的各个方面，提供一种半导体器件，所述半导体器件包括：第一鳍型图案及第二鳍型图案，分别沿第一方向在衬底上延伸；第一栅极结构及第二栅极结构，彼此间隔开并在所述第一鳍型图案及所述第二鳍型图案上在与所述第一方向相交的第二方向上延伸；以及共享外延图案，在所述第一栅极结构与所述第二栅极结构之间连接所述第一鳍型图案与所述第二鳍型图案，其中所述共享外延图案的上表面包括：第一共享斜坡及第二共享斜坡，连接所述第一栅极结构与所述第二栅极结构；第三共享斜坡，接触所述第一栅极结构并连接所述第一共享斜坡与所述第二共享斜坡；以及第四共享斜坡，接触所述第二栅极结构并连接所述第一共享斜坡与所述第二共享斜坡。
根据本发明概念的各方面，提供一种半导体器件，所述半导体器件包括：第一鳍型图案及第二鳍型图案，位于衬底上；以及共享外延图案，连接所述第一鳍型图案与所述第二鳍型图案，其中所述共享外延图案包括：第一外延层，位于所述第一鳍型图案上；第二外延层，位于所述第二鳍型图案上；第一连接外延层，夹置在所述第一外延层与所述第二外延层之间；以及顶盖外延层，位于所述第一外延层、所述第二外延层及所述第一连接外延层上，所述顶盖外延层的最上部分高于所述第一外延层的最上部分、所述第二外延层的最上部分及所述第一连接外延层的最上部分。
根据本发明概念的各方面，提供一种半导体器件，所述半导体器件包括：第一鳍型图案，位于衬底上；第一栅极结构及第二栅极结构，与所述第一鳍型图案相交并在所述第一鳍型图案上彼此相邻；以及共享外延图案，在所述第一鳍型图案上位于所述第一栅极结构与所述第二栅极结构之间，其中所述第一鳍型图案包括形成在所述第一栅极结构与所述第二栅极结构之间的第一沟槽，所述共享外延图案包括填充所述第一沟槽的第一外延层及位于所述第一外延层上的顶盖外延层，所述顶盖外延层的下表面高于所述第一鳍型图案的上表面，且所述顶盖外延层的上表面相对于所述衬底的上表面具有倾斜度。
附图说明
通过参照附图详细阐述本发明概念的示例性实施例，本发明概念的以上及其它方面及特征将变得更显而易见，在附图中：
图1是示出根据本发明概念一些实施例的半导体器件的透视图；
图2是沿图1所示线A-A'截取的剖视图；
图3是沿图1所示线B-B'截取的剖视图；
图4是沿图1所示线C-C'截取的剖视图；
图5是沿图1所示线D-D'截取的剖视图；
图6是示出根据本发明概念一些实施例的半导体器件的透视图；
图7是沿图6所示线E-E'截取的剖视图；
图8是沿图6所示线F-F'截取的剖视图；
图9是沿图6所示线G-G'截取的剖视图；
图10是示出根据本发明概念一些实施例的半导体器件的透视图；
图11是沿图10所示线H-H'截取的剖视图；
图12是沿图10所示线I-I'截取的剖视图；
图13是示出根据本发明概念一些实施例的半导体器件的透视图；
图14是沿图13所示线J-J'截取的剖视图；
图15是沿图13所示线K-K'截取的剖视图；
图16至图27示出根据本发明概念一些实施例的制作半导体器件的方法。
具体实施方式
在下文中，将参照图1至图5阐述根据本发明概念一些实施例的半导体器件。
图1是示出根据本发明概念一些实施例的半导体器件的透视图。图2是沿图1所示线A-A'截取的剖视图。图3是沿图1所示线B-B'截取的剖视图。图4是沿图1所示线C-C'截取的剖视图。
参照图1至图5，根据本发明概念一些实施例的半导体器件包括衬底100、第一鳍型图案F11、第二鳍型图案F12、场绝缘膜110、第一栅极结构120、第二栅极结构130、及共享外延图案200。
衬底100可为例如块状硅(bulksilicon)或绝缘体上硅(silicon-on-insulator，SOI)。衬底100可为硅衬底或可包含其他物质，例如硅锗、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。作为另外一种选择，衬底100可具有形成在基础衬底上的外延层。
第一鳍型图案F11及第二鳍型图案F12可从衬底100的顶部突出。在实施例中，第一鳍型图案F11及第二鳍型图案F12可分别具有短边及长边。第一鳍型图案F11及第二鳍型图案F12在长边方向上延伸且可彼此相邻地形成。图1示出其中第一鳍型图案F11的短边及第二鳍型图案F12的短边沿第一方向X1延伸、且第一鳍型图案F11的长边及第二鳍型图案F12的长边沿第二方向Y1延伸的构造。也就是说，第一鳍型图案F11及第二鳍型图案F12可分别沿第二方向Y1在衬底100上延伸。
第一鳍型图案F11及第二鳍型图案F12可为衬底100的一部分，且可包括从衬底100生长的外延层。第一鳍型图案F11及第二鳍型图案F12可包含例如硅或锗。在实施例中，第一鳍型图案F11及第二鳍型图案F12可包含化合物半导体，例如IV-IV族化合物半导体或III-V族化合物半导体。
具体来说，将给出对其中第一鳍型图案F11及第二鳍型图案F12包含IV-IV族化合物半导体的情形的说明作为实例。第一鳍型图案F11及第二鳍型图案F12可为含有碳(C)、硅(Si)、锗(Ge)及锡(Sn)中的至少两者的二元化合物或三元化合物或者通过向化合物掺杂IV族元素获得的化合物。当第一鳍型图案F11及第二鳍型图案F12包含III-V族化合物半导体时，第一鳍型图案F11及第二鳍型图案F12可包含通过对作为III族元素的铝(Al)、镓(Ga)及铟(In)中的至少一者与作为V族元素的磷(P)、砷(As)及锑(Sb)中的一者进行键结而形成的二元化合物、三元化合物或四元化合物中的一者。在根据一些实施例的半导体器件中，第一鳍型图案F11及第二鳍型图案F12将被作为包含硅的硅鳍型图案进行阐述。
场绝缘膜110可在衬底100上覆盖第一鳍型图案F11的侧表面及第二鳍型图案F12的侧表面。举例来说，场绝缘膜110可填充第一鳍型图案F11与第二鳍型图案F12之间的空间。
在图1及图3中，场绝缘膜110的上表面被示出为具有与第一鳍型图案F11的局部上表面及第二鳍型图案F12的局部上表面相同的高度，但本公开并非仅限于此。举例来说，第一鳍型图案F11及第二鳍型图案F12可从场绝缘膜110向上突出。
场绝缘膜110可包括例如氧化物膜、氮化物膜、氮氧化物膜及其组合中的一者。然而，本公开并非仅限于此。
第一栅极结构120及第二栅极结构130可被形成为在第一鳍型图案F11及第二鳍型图案F12上与第一鳍型图案F11及第二鳍型图案F12相交。也就是说，第一栅极结构120及第二栅极结构130可分别沿第一方向X1在衬底100上延伸。
第一栅极结构120可包括第一栅极绝缘膜122、第一栅极电极124及第一栅极间隔件126。另外，第二栅极结构130可包括第二栅极绝缘膜132、第二栅极电极134及第二栅极间隔件136。
第一栅极电极124可包括金属层。如图中所示，第一栅极电极124可通过将第一金属层MG1与第二金属层MG2叠层来形成。如同第一栅极电极124一样，第二栅极电极134可包括金属层。在实施例中，第二栅极电极134可通过将第三金属层MG3与第四金属层MG4叠层来形成。
第一金属层MG1及第三金属层MG3可调整功函数。第二金属层MG2及第四金属层MG4可分别填充由第一金属层MG1及第三金属层MG3形成的空间。
第一金属层MG1及第三金属层MG3可包含例如TiN、TaN、TiC、TaC、TiAl及TiAlC中的至少一者。另外，第二金属层MG2及第四金属层MG4可包含例如W、Al、TiN及Co中的至少一者。第一栅极电极124及第二栅极电极134可根据实施例而包含硅或硅锗。第一栅极电极124及第二栅极电极134可通过例如置换工艺(replacement process)形成，但本公开并非仅限于此。
第一栅极绝缘膜122可夹置在第一鳍型图案F11与第一栅极电极124之间，且夹置在第二鳍型图案F12与第一栅极电极124之间。也就是说，第一栅极绝缘膜122可形成在由场绝缘膜110暴露出的第一鳍型图案F11及第二鳍型图案F12上。另外，第一栅极绝缘膜122可夹置在第一栅极电极124与场绝缘膜110之间。
第二栅极绝缘膜132可夹置在第一鳍型图案F11与第二栅极电极134之间，且夹置在第二鳍型图案F12与第二栅极电极134之间。也就是说，第二栅极绝缘膜132可形成在由场绝缘膜110暴露出的第一鳍型图案F11及第二鳍型图案F12上。另外，第二栅极绝缘膜132可夹置在第二栅极电极134与场绝缘膜110之间。
第一栅极绝缘膜122及第二栅极绝缘膜132可包含介电常数比氧化硅膜的介电常数高的介电物质。举例来说，第一栅极绝缘膜122及第二栅极绝缘膜132中的每一者可包含以下中的至少一者：氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽、铌酸铅锌及其组合，但本公开并非仅限于此。
第一栅极间隔件126可形成在第一栅极电极124的侧壁上。另外，第二栅极间隔件136可形成在第二栅极电极134的侧壁上。
第一栅极间隔件126及第二栅极间隔件136被示出为单层膜(singlefilm)，但本公开并非仅限于此。举例来说，第一栅极间隔件126及第二栅极间隔件136中的每一者可由多层膜(multi-film)形成。
第一栅极间隔件126及第二栅极间隔件136可包含例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮氧化硅(SiOCN)或其组合。
共享外延图案200形成在第一鳍型图案F11及第二鳍型图案F12上，且可连接第一鳍型图案F11与第二鳍型图案F12。在实施例中，共享外延图案200可在第一栅极结构120的两个侧表面上以及第二栅极结构130的两个侧表面上形成在第一鳍型图案F11及第二鳍型图案F12上。在实施例中，共享外延图案200的一部分可接触第一鳍型图案F11，且共享外延图案200的其他部分可接触第二鳍型图案F12。
在实施例中，共享外延图案200可通过第一栅极间隔件126及第二栅极间隔件136与第一栅极电极124及第二栅极电极134电绝缘。共享外延图案200可用作包括第一栅极电极124的晶体管的源极/漏极或用作包括第二栅极电极134的晶体管的源极/漏极。
在一些实施例中，共享外延图案200可为抬高的源极/漏极。也就是说，共享外延图案200的最上部分可从第一鳍型图案F11的上表面及第二鳍型图案F12的上表面向上突出。另外，在一些实施例中，在第一栅极结构120与第二栅极结构130之间形成的共享外延图案200可为对于第一栅极结构120及第二栅极结构130而言共用的源极/漏极。
共享外延图案200可由多层形成。在实施例中，共享外延图案200可包括第一晶种层205、第一外延层210、第二晶种层215、第二外延层220、连接外延层230及顶盖外延层240。
在实施例中，共享外延图案200的上表面可包括多个斜坡，所述多个斜坡相对于衬底100的上表面具有倾斜度。在实施例中，共享外延图案200的上表面可包括第一共享斜坡201、第二共享斜坡202、第三共享斜坡203及第四共享斜坡204。
第一晶种层205可形成在第一鳍型图案F11上。举例来说，第一晶种层205可通过从第一鳍型图案F11进行的外延生长来形成。
第二晶种层215可形成在第二鳍型图案F12上。举例来说，第二晶种层215可通过从第二鳍型图案F12进行的外延生长来形成。
第一晶种层205及第二晶种层215可作为用于生长共享外延图案200的晶种层。然而，在一些实施例中，也可省略第一晶种层205及第二晶种层215。
第一外延层210可形成在第一鳍型图案F11上。具体来说，可在第一鳍型图案F11中在栅极结构的两个侧表面上形成第一沟槽TR1。举例来说，如图4所示，可在第一栅极结构120与第二栅极结构130之间在第一鳍型图案F11中形成第一沟槽TR1。此时，可形成第一外延层210来填充第一沟槽TR1。在实施例中，第一外延层210也可形成在其中未形成第一沟槽TR1的第一鳍型图案F11上。
第一外延层210的横截面可具有菱形形状(或五边形形状或六边形形状)。举例来说，如图3所示，第一外延层210的上表面可包括第一上部斜坡211及第二上部斜坡214，第一上部斜坡211及第二上部斜坡214相对于衬底100的上表面具有倾斜度。在实施例中，第一外延层210的下表面可包括第一下部斜坡212及第二下部斜坡213，第一下部斜坡212及第二下部斜坡213相对于衬底100的上表面具有倾斜度。第一上部斜坡211可面对第二下部斜坡213，且第二上部斜坡214可面对第一下部斜坡212。
第一上部斜坡211可构成共享外延图案200的上表面的一部分。第一下部斜坡212及第二下部斜坡213可构成共享外延图案200的下表面的一部分。
在一些实施例中，第一上部斜坡211、第二上部斜坡214、第一下部斜坡212及第二下部斜坡213可具有{111}晶体表面。
第二外延层220可形成在第二鳍型图案F12上。在实施例中，可在第二鳍型图案F12内部在栅极结构的两个侧表面上形成第二沟槽TR2。此时，可形成第二外延层220来填充第二沟槽TR2。在实施例中，第二外延层220也可形成在其中未形成第二沟槽TR2的第二鳍型图案F12上。
与第一外延层210一样，第二外延层220的横截面可具有菱形形状(或五边形形状或六边形形状)。举例来说，如图3所示，第二外延层220的上表面可包括第三上部斜坡221及第四上部斜坡224，第三上部斜坡221及第四上部斜坡224相对于衬底100的上表面具有倾斜度。第二外延层220的下表面可包括第三下部斜坡222及第四下部斜坡223，第三下部斜坡222及第四下部斜坡223相对于衬底100的上表面具有倾斜度。第三上部斜坡221可面对第四下部斜坡223，且第四上部斜坡224可面对第三下部斜坡222。
在一些实施例中，第三上部斜坡221、第四上部斜坡224、第三下部斜坡222及第四下部斜坡223可具有{111}晶体表面。
第三上部斜坡221可构成共享外延图案200的上表面的一部分。第三下部斜坡222及第四下部斜坡223可构成共享外延图案200的下表面的一部分。
第一外延层210及第二外延层220中的每一者被示出为单层，但本公开并非仅限于此。举例来说，第一外延层210及第二外延层220中的每一者可由多层形成。
连接外延层230可夹置在第一外延层210与第二外延层220之间以连接第一外延层210与第二外延层220。具体来说，连接外延层230可形成在第一外延层210的第二上部斜坡214上及第二外延层220的第四上部斜坡224上。举例来说，连接外延层230可覆盖第二上部斜坡214的至少一部分以及第四上部斜坡224的至少一部分。
在实施例中，连接外延层230可以不形成在第一上部斜坡211及第三上部斜坡221上。因此，第一上部斜坡211及第三上部斜坡221可以不接触连接外延层230。
在图1及图3中，连接外延层230的上表面被示出为低于第一外延层210的最上部分以及第二外延层220的最上部分。也就是说，连接外延层230被示出为暴露出第二上部斜坡214的一部分及第四上部斜坡224的一部分，但本公开并非仅限于此。举例来说，在一些实施例中，从衬底100到连接外延层230的上表面的高度可实质上相同于从衬底100到第一外延层210的最上部分及第二外延层220的最上部分的高度。也就是说，在一些实施例中，连接外延层230可完全覆盖第二上部斜坡214及第四上部斜坡224。
连接外延层230的下表面可低于第二上部斜坡214及第四上部斜坡224。也就是说，连接外延层230可覆盖第二下部斜坡213的一部分以及第四下部斜坡223的一部分。然而，本公开并非仅限于此，且连接外延层230的下表面可以不在第二上部斜坡214及第四上部斜坡224下方延伸。也就是说，在一些实施例中，连接外延层230可以不覆盖第二下部斜坡213及第四下部斜坡223。
在实施例中，连接外延层230的下表面可与场绝缘膜110间隔开。举例来说，连接外延层230可以不直接接触场绝缘膜110。因此，连接外延层230的下表面可形成共享外延图案200的下表面的一部分。
连接外延层230被示出为单层，但本公开并非仅限于此。举例来说，连接外延层230可由多层形成。
顶盖外延层240可形成在第一外延层210、第二外延层220及连接外延层230上。顶盖外延层240可通过从第一外延层210、第二外延层220及连接外延层230进行外延生长来形成。此时，顶盖外延层240的最上部分可高于第一外延层210的最上部分、第二外延层220的最上部分及连接外延层230的最上部分。
在实施例中，顶盖外延层240的上表面可包括第一顶盖斜坡241、第二顶盖斜坡242、第三顶盖斜坡243及第四顶盖斜坡244。
第一顶盖斜坡241可从第一外延层210的不接触连接外延层230的上表面延伸。具体来说，如图3所示，第一顶盖斜坡241可被形成为从第一上部斜坡211延伸。另外，第二顶盖斜坡242可从第二外延层220的不接触连接外延层230的上表面延伸。如图3所示，第二顶盖斜坡242可被形成为从第三上部斜坡221延伸。
因此，第一顶盖斜坡241及第二顶盖斜坡242可相对于衬底100的上表面具有倾斜度。在一些实施例中，当第一上部斜坡211及第三上部斜坡221具有{111}晶体表面时，第一顶盖斜坡241及第二顶盖斜坡242也可具有{111}晶体表面。
第一上部斜坡211及第一顶盖斜坡241可形成第一共享斜坡201，第一共享斜坡201为共享外延图案200的上表面中的一者。另外，第三上部斜坡221及第二顶盖斜坡242可形成第二共享斜坡202，第二共享斜坡202为共享外延图案200的其他上表面中的一者。
在形成在第一栅极结构120与第二栅极结构130之间的共享外延图案200中，第一共享斜坡201及第二共享斜坡202中的每一者可连接第一栅极结构120与第二栅极结构130。
第三顶盖斜坡243可连接到第一顶盖斜坡241及第二顶盖斜坡242。也就是说，如图1所示，第三顶盖斜坡243可连接第一顶盖斜坡241与第二顶盖斜坡242。
另外，第三顶盖斜坡243设置在连接外延层230的上表面上方且接触一个栅极结构，并且可相对于衬底100的上表面具有倾斜度。举例来说，如图5所示，第三顶盖斜坡243设置在连接外延层230的上表面上方且接触第一栅极结构120，且可相对于衬底100的上表面具有倾斜度。
第四顶盖斜坡244可连接到第一顶盖斜坡241及第二顶盖斜坡242。也就是说，如图1所示，第四顶盖斜坡244可连接第一顶盖斜坡241与第二顶盖斜坡242。
另外，第四顶盖斜坡244设置在连接外延层230的上表面上方且接触另一个栅极结构，并且可相对于衬底100的上表面具有倾斜度。举例来说，如图5所示，第四顶盖斜坡244设置在连接外延层230的上表面上方且接触第二栅极结构130，并且可相对于衬底100的上表面具有倾斜度。
因此，第三顶盖斜坡243可构成第三共享斜坡203，第三共享斜坡203为共享外延图案200的其他上表面中的一者。第四顶盖斜坡244可构成作为共享外延图案200的其他上表面中的一者的第四共享斜坡204。
在一些实施例中，第三顶盖斜坡243及第四顶盖斜坡244可具有{111}晶体表面。
另外，在一些实施例中，第三共享斜坡203及第四共享斜坡204可在各栅极结构之间会合。举例来说，第三共享斜坡203与第四共享斜坡204可在第一栅极结构120与第二栅极结构130之间会合以形成第一相交线LI1。因此，如图1所示，第三共享斜坡203及第四共享斜坡204可具有梯形形状。另外，第三共享斜坡203的最上部分及第四共享斜坡204的最上部分可形成在第一相交线LI1处。
如图1及图3所示，当第三共享斜坡203及第四共享斜坡204会合以形成第一相交线LI1时，第一相交线LI1可沿第一方向X1延伸。也就是说，第三共享斜坡203可连接第一共享斜坡201与第二共享斜坡202。相似地，第四共享斜坡204可连接第一共享斜坡201与第二共享斜坡202。因此，如图1所示，第一共享斜坡201及第二共享斜坡202可具有五边形形状。另外，第一共享斜坡201的最上部分与第二共享斜坡202的最上部分可通过第一相交线LI1连接到彼此。
由于第一共享斜坡201被形成为从第一上部斜坡211向上延伸，因此共享外延图案200的最上部分高于第一外延层210的最上部分。由于第二共享斜坡202被形成为从第三上部斜坡221向上延伸，因此共享外延图案200的最上部分高于第二外延层220的最上部分。由于第三共享斜坡203及第四共享斜坡204被形成为从连接外延层230向上延伸，因此共享外延图案200的最上部分高于连接外延层230的最上部分。因此，共享外延图案200的最上部分可被形成为高于第一外延层210的最上部分、第二外延层220的最上部分及连接外延层230的最上部分。
尽管顶盖外延层240被示出为单层，然而本公开并非仅限于此。举例来说，顶盖外延层240可由多层形成。
当根据一些实施例的半导体器件是PMOS晶体管时，共享外延图案200可包含用于防止p型杂质扩散的杂质或者包含p型杂质。举例来说，共享外延图案200可包含B、C、In、Ga、Al及其组合中的至少一者。
另外，当根据一些实施例的半导体器件是PMOS晶体管时，共享外延图案200可包含压缩应力物质(compressive stress substance)。举例来说，当第一鳍型图案F11及第二鳍型图案F12是Si时，共享外延图案200可包含晶格常数比Si大的物质，且可包含例如SiGe。压缩应力物质可向第一鳍型图案F11及第二鳍型图案F12施加压缩应力，从而提高沟道区中的载流子迁移率。
作为另外一种选择，当根据一些实施例的半导体器件是NMOS晶体管时，共享外延图案200可含有n型杂质或用于防止n型杂质扩散的杂质。举例来说，共享外延图案200可包含P、Sb、As及其组合中的至少一者。
当根据一些实施例的半导体器件是NMOS晶体管时，共享外延图案200可包含张应力物质(tensile stress substance)。举例来说，当第一鳍型图案F11及第二鳍型图案F12是Si时，共享外延图案200可包含晶格常数比Si小的物质，且可包含例如SiC。张应力物质可向第一鳍型图案F11及第二鳍型图案F12施加张应力，从而提高沟道区中的载流子迁移率。然而，在一些实施例中，共享外延图案200可以不包含张应力物质。
在一些实施例中，第一晶种层205、第一外延层210、第二晶种层215、第二外延层220、连接外延层230及顶盖外延层240可分别含有不同浓度的第一物质。举例来说，当根据一些实施例的半导体器件是PMOS晶体管时，第一晶种层205及第二晶种层215可包含处于第一浓度的第一物质，所述第一物质是压缩应力物质。当共享外延图案200含有Si时，第一物质可为例如Ge。
此时，第一外延层210及第二外延层220可包含具有与第一浓度不同的第二浓度的第一物质。举例来说，第一浓度可为10％到30％，且第二浓度可为40％到65％。另外，连接外延层230可含有第三浓度的第一物质，所述第三浓度不同于第二浓度。举例来说，第二浓度可为40％到65％，且第三浓度可为10％到30％。顶盖外延层240可含有第四浓度的第一物质，所述第四浓度不同于第二浓度或第三浓度。举例来说，第二浓度可为40％到65％，且第四浓度可为10％到30％。
随着第一物质的浓度增大，向沟道区施加的压缩应力增大。因此，包含具有比第一浓度或第三浓度高的第二浓度的第一物质的第一外延层210及第二外延层220可用于提高载流子迁移率。另外，随着第一物质的浓度增大，外延层可易于蚀刻。因此，包含具有比第二浓度低的第三浓度的第一物质的连接外延层230或者包含具有比第二浓度低的第四浓度的第一物质的顶盖外延层240可对蚀刻工艺中第一外延层210或第二外延层220的蚀刻量进行调整。
然而，在一些实施例中，第一浓度到第四浓度中的至少一些浓度可相同。在本说明书中，用语“相同”是意指包括可能因工艺裕度等而出现的细微差异以及完全相同的事物。
共享外延图案200可利用电连接到共享外延图案200的接触件来扩大接触面积。原因在于，在共享外延图案200上形成的接触件也可与连接外延层230及顶盖外延层240以及第一外延层210及第二外延层220接触。因此，接触电阻会减小，且半导体器件的操作特性可得到改善。
另外，由于共享外延图案200的最上部分可被形成为高的，因此可防止例如因在形成接触件的工艺中对外延图案的过度蚀刻而出现短路等问题。因此，半导体器件的产品可靠性可得到提高。
图6是示出根据本发明概念一些实施例的半导体器件的透视图。图7是沿图6所示线E-E'截取的剖视图。图8是沿图6所示线F-F'截取的剖视图。
图9是沿图6所示线G-G'截取的剖视图。为解释方便起见，将简要阐述或省略与参照图1至图5所阐述的部分重复的部分。
参照图6至图9，根据一些实施例的半导体器件还包括保护层250、接触件180、第一层间绝缘膜171及第二层间绝缘膜172。为解释方便起见，图6未示出第一层间绝缘膜171及第二层间绝缘膜172。
保护层250可被形成为覆盖共享外延图案200。举例来说，保护层250可共形地覆盖共享外延图案200。
保护层250可以不含有第一物质。举例来说，当根据一些实施例的半导体器件是PMOS晶体管时，保护层250可以不含有为压缩应力物质的Ge。随着第一物质的浓度增大，保护层250可更易于蚀刻。因此，在共享外延图案200上形成接触件180的工艺中，保护层250可保护共享外延图案200或调整共享外延图案200的蚀刻量。
接触件180可包括硅化物膜181、第一导电膜182及第二导电膜184。接触件180可将共享外延图案200电连接到布线。
硅化物膜181形成在接触件180的下表面上且可接触共享外延图案200。硅化物膜181可包含例如Pt、Ni、Co等，但本公开并非仅限于此。
第一导电膜182可沿接触孔CH的侧壁及下表面形成在硅化物膜181上。第二导电膜184可被形成为填充接触孔CH的其余部分。尽管接触孔CH被示出为穿透共享外延图案200的一部分，然而本公开并非仅限于此。举例来说，接触孔CH的下表面可沿共享外延图案200的上表面或保护层250的上表面形成。
第一导电膜182可含有例如Ti或TiN，且第二导电膜184可含有例如W、Al、Cu等，但本发明并非仅限于此。
第一层间绝缘膜171与第二层间绝缘膜172可依序叠层在场绝缘膜110上。举例来说，第一层间绝缘膜171可覆盖保护层250且可覆盖接触件180的侧壁的一部分。举例来说，第二层间绝缘膜172可覆盖接触件180的其余侧壁。
如图7所示，第一层间绝缘膜171可被形成为填充共享外延图案200或保护层250的周围空间。然而，在一些实施例中，第一层间绝缘膜171可以不完全填充共享外延图案200的下表面的下部部分。举例来说，第一层间绝缘膜171可以不完全填充连接外延层230的下表面的空间。因此，在连接外延层230下方可形成气隙AG。
如图8所示，第一层间绝缘膜171的上表面可设置在与第一栅极结构120的上表面及第二栅极结构130的上表面相同的平面上。第二层间绝缘膜172可被形成为覆盖第一栅极结构120及第二栅极结构130。第一层间绝缘膜171及第二层间绝缘膜172可包括例如氧化物膜、氮化物膜及氮氧化物膜中的至少一者，但本公开并非仅限于此。
图10是示出根据本发明概念一些实施例的半导体器件的透视图。图11是沿图10所示线H-H'截取的剖视图。图12是沿图10所示线I-I'截取的剖视图。为解释方便起见，将简要阐述或省略与参照图1至图5所阐述的部分重复的部分。
参照图10至图12，根据一些实施例的半导体器件包括共享外延图案300。
共享外延图案300包括第一晶种层305、第一外延层310、第二晶种层315、第二外延层320、连接外延层330及顶盖外延层340。
另外，共享外延图案300的上表面可包括第一共享斜坡301、第二共享斜坡302、第三共享斜坡303及第四共享斜坡304。
如图11所示，第一上部斜坡311及第一顶盖斜坡341可形成第一共享斜坡301，第一共享斜坡301为共享外延图案300的上表面中的一者。另外，第三上部斜坡321及第二顶盖斜坡342可形成第二共享斜坡302，第二共享斜坡302为共享外延图案300的其他上表面中的一者。
如图12所示，第三顶盖斜坡343可形成第三共享斜坡303，第三共享斜坡303为共享外延图案300的其他上表面中的一者。另外，第四顶盖斜坡344可形成第四共享斜坡304，第四共享斜坡304为共享外延图案300的其他上表面中的一者。
在图10及图12中，第一外延层310与第二外延层320被示出为处于彼此接触的状态。举例来说，当第一鳍型图案F11与第二鳍型图案F12之间的距离接近时，第一外延层310与第二外延层320可彼此接触。然而，本公开并非仅限于此，且第一外延层310与第二外延层320可以不彼此接触。
连接外延层330可形成在第一外延层310及第二外延层320上。当第一外延层310与第二外延层320彼此接触时，连接外延层330可由第二上部斜坡314及第四上部斜坡324隔离。也就是说，连接外延层330的下表面可以不与第二下部斜坡313及第四下部斜坡323接触。
在一些实施例中，第一共享斜坡301及第二共享斜坡302可在各栅极结构之间彼此相交。举例来说，第一共享斜坡301与第二共享斜坡302可在第一栅极结构120与第二栅极结构130之间会合以形成第二相交线LI2。因此，如图10所示，第一共享斜坡301及第二共享斜坡302可具有六边形形状。另外，第一共享斜坡301的最上部分及第二共享斜坡302的最上部分可形成在第二相交线LI2上。
如图10及图11所示，当第一共享斜坡301与第二共享斜坡302形成第二相交线LI2时，第二相交线LI2可沿第二方向Y1延伸。也就是说，第一共享斜坡301可连接第三共享斜坡303与第四共享斜坡304。相似地，第二共享斜坡302可连接第三共享斜坡303与第四共享斜坡304。因此，如图10所示，第三共享斜坡303及第四共享斜坡304可具有三角形形状。另外，第三共享斜坡303的最上部分与第四共享斜坡304的最上部分可通过第二相交线LI2连接到彼此。
图13是示出根据本发明概念一些实施例的半导体器件的透视图。图14是沿图13所示线J-J'截取的剖视图。图15是沿图13所示线K-K'截取的剖视图。为解释方便起见，将简要阐述或省略与参照图1至图5所阐述的部分重复的部分。
另外参照图13至图15，根据一些实施例的半导体器件还包括第三鳍型图案F13且包括共享外延图案400。
第三鳍型图案F13可从衬底100突出以在第一鳍型图案F11与第二鳍型图案F12之间延伸。第三鳍型图案F13可被形成为与第一鳍型图案F11及第二鳍型图案F12相邻。也就是说，第三鳍型图案F13可在衬底100上沿第二方向Y1延伸。
共享外延图案400可连接第一鳍型图案F11、第二鳍型图案F12及第三鳍型图案F13。具体来说，共享外延图案400可包括第一晶种层405、第一外延层410、第二晶种层415、第二外延层420、第三晶种层445、第三外延层450、第一连接外延层430、第二连接外延层460及顶盖外延层440。
第三晶种层445可形成在第三鳍型图案F13上。举例来说，第三晶种层445可通过从第三鳍型图案F13进行的外延生长来形成。
第三晶种层445可作为用于生长共享外延图案400的晶种层。然而，在一些实施例中，也可省略第三晶种层445。
第三外延层450可形成在第三鳍型图案F13上。具体来说，可在第三鳍型图案F13中在栅极结构的两个侧表面上形成第三沟槽TR3。举例来说，如图15所示，可在第一栅极结构120与第二栅极结构130之间在第三鳍型图案F13中形成第三沟槽TR3。此时，可形成第三外延层450来填充第三沟槽TR3。然而，本公开并非仅限于此，且第三外延层450可形成在其中未形成第三沟槽TR3的第三鳍型图案F13上。
第三外延层450的横截面可具有菱形形状(或五边形形状或六边形形状)。举例来说，如图14所示，第三外延层450的上表面可包括第五上部斜坡451及第六上部斜坡454，第五上部斜坡451及第六上部斜坡454相对于衬底100的上表面具有倾斜度。另外，第三外延层450的下表面可包括第五下部斜坡452及第六下部斜坡453，第五下部斜坡452及第六下部斜坡453相对于衬底100的上表面具有倾斜度。第五上部斜坡451可面对第六下部斜坡453，且第六上部斜坡454可面对第五下部斜坡452。
在一些实施例中，第五上部斜坡451、第六上部斜坡454、第五下部斜坡452及第六下部斜坡453可具有{111}晶体表面。
第五下部斜坡452及第六下部斜坡453可形成共享外延图案400的下表面的一部分。
在图13及图14中，第一外延层410、第二外延层420及第三外延层450被示出为处于不彼此接触的状态。然而，本公开并非仅限于此，且第一外延层410、第二外延层420及第三外延层450可以不彼此接触。举例来说，当第一鳍型图案F11与第三鳍型图案F13之间的距离或第二鳍型图案F12与第三鳍型图案F13之间的距离接近时，第一外延层410、第二外延层420及第三外延层450可彼此接触。
第一连接外延层430可夹置在第一外延层410与第三外延层450之间以连接第一外延层410与第三外延层450。具体来说，第一连接外延层430可形成在第一外延层410的第二上部斜坡414上及第三外延层450的第五上部斜坡451上。举例来说，第一连接外延层430可覆盖第二上部斜坡414的至少一部分以及第五上部斜坡451的至少一部分。
第二连接外延层460可夹置在第二外延层420与第三外延层450之间以连接第二外延层420与第三外延层450。具体来说，第二连接外延层460可形成在第二外延层420的第四上部斜坡424上及第三外延层450的第六上部斜坡454上。举例来说，第二连接外延层460可覆盖第四上部斜坡424的至少一部分以及第六上部斜坡454的至少一部分。
顶盖外延层440可形成在第一外延层410、第二外延层420、第三外延层450、第一连接外延层430及第二连接外延层460上。顶盖外延层440可通过从第一外延层410、第二外延层420、第三外延层450、第一连接外延层430及第二连接外延层460进行的外延生长来形成。此时，顶盖外延层440的最上部分可高于第一外延层410的最上部分、第二外延层420的最上部分、第三外延层450的最上部分、第一连接外延层430的最上部分及第二连接外延层460的最上部分。
在一些实施例中，如图15所示，顶盖外延层440的下表面可低于第一鳍型图案F11的上表面或第二鳍型图案F12的上表面。
共享外延图案400的上表面可包括第一共享斜坡401、第二共享斜坡402、第三共享斜坡403及第四共享斜坡404。
如图14所示，第一上部斜坡411及第一顶盖斜坡441可形成第一共享斜坡401，第一共享斜坡401为共享外延图案400的上表面中的一者。另外，第三上部斜坡421及第二顶盖斜坡442可形成第二共享斜坡402，第二共享斜坡402为共享外延图案400的其他上表面中的一者。
如图15所示，第三顶盖斜坡443可形成第三共享斜坡403，第三共享斜坡403为共享外延图案400的其他上表面中的一者。第四顶盖斜坡444可形成第四共享斜坡404，第四共享斜坡404为共享外延图案400的其他上表面中的一者。
在一些实施例中，第三共享斜坡403及第四共享斜坡404可在各栅极结构之间彼此相交。举例来说，第三共享斜坡403与第四共享斜坡404可在第一栅极结构120与第二栅极结构130之间彼此相交以形成第三相交线LI3。第三共享斜坡403的最上部分及第四共享斜坡404的最上部分可形成在第三相交线LI3上。
如图中所示，当第三共享斜坡403与第四共享斜坡404形成第三相交线LI3时，第三相交线LI3可沿第一方向X1延伸。也就是说，第三共享斜坡403可连接第一共享斜坡401与第二共享斜坡402。相似地，第四共享斜坡404可连接第一共享斜坡401与第二共享斜坡402。因此，第一共享斜坡401的最上部分及第二共享斜坡402的最上部分可通过第三相交线LI3连接。
在下文中，将参照图16至图27阐述根据本发明概念一些实施例的制作半导体器件的方法。
图16至图27是示出根据本发明概念一些实施例的制作半导体器件的方法的中间步骤图。为解释方便起见，将简要阐述或省略与参照图1至图5所阐述的部分重复的部分。
参照图16，在衬底100上形成第一鳍型图案F11及第二鳍型图案F12。
具体来说，在通过执行蚀刻工艺在衬底100上形成第一掩模图案2103之后，可形成第一鳍型图案F11及第二鳍型图案F12。第一鳍型图案F11与第二鳍型图案F12可彼此相邻且可沿第二方向Y1延伸。第一掩模图案2103可包括例如氧化硅膜、氮化硅膜、氮氧化硅膜及其组合中的至少一者。
参照图17，在衬底100上形成场绝缘膜110以覆盖第一鳍型图案F11的侧表面及第二鳍型图案F12的侧表面。场绝缘膜110可包括例如氧化物膜、氮化物膜、氮氧化物膜及其组合中的一者。
参照图18，使场绝缘膜110的上部部分凹陷以暴露出第一鳍型图案F11的上部部分及第二鳍型图案F12的上部部分。凹陷工艺可包括可选的蚀刻工艺。可在形成场绝缘膜110之前移除第一掩模图案2103或者可在凹陷工艺之后移除第一掩模图案2103。
同时，也可通过外延工艺来形成从场绝缘膜110向上突出的第一鳍型图案F11的一部分及第二鳍型图案F12的一部分。具体来说，在形成场绝缘膜110之后，可执行使用被场绝缘膜110暴露出的第一鳍型图案F11的上表面及第二鳍型图案F12的上表面作为晶种的外延工艺而不执行凹陷工艺。因此，可形成第一鳍型图案F11的一部分及第二鳍型图案F12的一部分。
另外，可对第一鳍型图案F11及第二鳍型图案F12执行掺杂以对阈值电压进行调整。举例来说，在形成PMOS晶体管时，可使用磷(P)或砷(As)作为杂质执行掺杂。举例来说，在形成NMOS晶体管时，可使用硼(B)作为杂质执行掺杂。
参照图19，使用掩模图案2014执行蚀刻工艺。因此，形成与第一鳍型图案F11及第二鳍型图案F12相交且各自在第一方向X1上延伸的第一虚设栅极绝缘膜141、第一虚设栅极电极143、第二虚设栅极绝缘膜151及第二虚设栅极电极153。
第一虚设栅极绝缘膜141及第二虚设栅极绝缘膜151可为例如氧化硅膜。第一虚设栅极电极143及第二虚设栅极电极153可为例如多晶硅。
参照图20，在第一虚设栅极电极143的侧壁上形成第一栅极间隔件126，在第二虚设栅极电极153的侧壁上形成第二栅极间隔件136，且掩模图案2014的上表面被暴露出。第一栅极间隔件126及第二栅极间隔件136可为例如氮化硅膜或氮氧化硅膜。
接着，移除在第一虚设栅极电极143的两侧上暴露出的第一鳍型图案F11的一部分以形成第一沟槽TR1。另外，移除在第二虚设栅极电极153的两侧上暴露出的第二鳍型图案F12的一部分以形成第二沟槽TR2。
接着，沿第一鳍型图案F11的表面在第一沟槽TR1中形成第一晶种层205。另外，沿第二鳍型图案F12的表面在第二沟槽TR2中形成第二晶种层215。第一晶种层205及第二晶种层215可通过外延工艺形成。
参照图21，在第一鳍型图案F11上形成第一外延层210，在第二鳍型图案F12上形成第二外延层220。具体来说，在第一沟槽TR1中在第一晶种层205上形成第一外延层210，且在第二沟槽TR2中在第二晶种层215上形成第二外延层220。第一外延层210及第二外延层220可通过外延工艺形成。
参照图22，在第一外延层210与第二外延层220之间形成连接外延层230。连接外延层230可通过外延工艺形成。
具体来说，可形成连接外延层230来连接第一外延层210与第二外延层220。连接外延层230与场绝缘膜110之间的空间可为空的，但所述空间可通过将来的工艺进行填充。当第一外延层210与第二外延层220之间的距离短时，可通过在第一外延层210与第二外延层220之间进行累积来容易地形成连接外延层230。在一些实施例中，连接外延层230可由多层膜形成。
参照图23，在第一外延层210、第二外延层220及连接外延层230上形成顶盖外延层240。由此，可形成共享外延图案200。顶盖外延层240可通过外延工艺形成。
具体来说，顶盖外延层240可被形成为使顶盖外延层240的最上部分高于第一外延层210的最上部分、第二外延层220的最上部分及连接外延层230的最上部分。当第一外延层210与第二外延层220之间的距离短时，可通过在连接外延层230上在第一外延层210与第二外延层220之间进行累积来容易地形成顶盖外延层240。在一些实施例中，顶盖外延层240可由多层膜形成。
参照图24，在共享外延图案200上形成保护层250。保护层250可通过外延工艺形成。
具体来说，可形成保护层250来覆盖共享外延图案200的表面。保护层250可以不含有第一物质。举例来说，在形成PMOS晶体管时，保护层250可以不含有为压缩应力物质的Ge。
参照图25，在图24的所得产物上形成第一层间绝缘膜171。第一层间绝缘膜171可包括例如氧化物膜、氮化物膜及氮氧化物膜中的至少一者。
接着，将第一层间绝缘膜171平坦化直至暴露出第一虚设栅极电极143的上表面及第二虚设栅极电极153的上表面。因此，可移除掩模图案2014，且可暴露出第一虚设栅极电极143的上表面及第二虚设栅极电极153的上表面。
接着，将第一虚设栅极绝缘膜141、第二虚设栅极绝缘膜151、第一虚设栅极电极143及第二虚设栅极电极153移除。当第一虚设栅极绝缘膜141、第二虚设栅极绝缘膜151、第一虚设栅极电极143及第二虚设栅极电极153被移除时，可形成第四沟槽TR4及第五沟槽TR5，以通过第四沟槽TR4及第五沟槽TR5暴露出场绝缘膜110。
参照图26，在第四沟槽TR4中形成第一栅极绝缘膜122，且在第一栅极绝缘膜122上形成第一栅极电极124。另外，在第五沟槽TR5中形成第二栅极绝缘膜132，且在第二栅极绝缘膜132上形成第二栅极电极134。因此，可在第四沟槽TR4中形成第一栅极结构120，且可在第五沟槽TR5中形成第二栅极结构130。
具体来说，可沿第四沟槽TR4的侧壁及下表面共形地形成第一栅极绝缘膜122。另外，可沿第五沟槽TR5的侧壁及下表面共形地形成第二栅极绝缘膜132。第一栅极绝缘膜122及第二栅极绝缘膜132可包含例如介电常数比氧化硅膜的介电常数高的高介电物质。
第一栅极电极124可包括金属层。如图中所示，可通过在第一栅极绝缘膜122上将第一金属层MG1与第二金属层MG2依序叠层来形成第一栅极电极124。如同第一栅极电极124一样，第二栅极电极134可包括金属层。如图中所示，可通过在第二栅极绝缘膜上将第三金属层MG3与第四金属层MG4依序叠层来形成第二栅极电极134。
第一金属层MG1及第三金属层MG3可含有例如TiN、TaN、TiC、TaC、TiAl及TiAlC中的至少一者。另外，第二金属层MG2及第四金属层MG4可含有例如W、Al、TiN及Co中的至少一者。
参照图6至图9及图27，在图26的所得产物上形成第二层间绝缘膜172。第二层间绝缘膜172可包含例如氧化物膜、氮化物膜及氮氧化物膜中的至少一者。
接着，形成接触孔CH，接触孔CH穿透过第一层间绝缘膜171及第二层间绝缘膜172且穿透过共享外延图案200的一部分。由于共享外延图案200的顶盖外延层240被形成为高的，因此可防止例如因在形成接触孔CH的工艺中对外延图案的过量蚀刻而出现短路等问题。另外，具有低蚀刻率的保护层250可减小共享外延图案200的蚀刻量。
接着，形成接触件180来填充接触孔CH。接触件180可包括形成在接触孔CH的下表面上的硅化物膜181、第一导电膜182及第二导电膜184。具体来说，可沿接触孔CH的侧壁以及硅化物膜181的上表面共形地形成第一导电膜182。可在第一导电膜182上形成第二导电膜184来填充接触孔CH。
硅化物膜181可含有例如Pt、Ni、Co等，但本公开并非仅限于此。
第一导电膜182可含有例如Ti或TiN，且第二导电膜184可含有例如W、Al、Cu等，但技术理念并非仅限于此。
尽管已参照本发明概念的示例性实施例具体示出并阐述了本发明概念，然而所属领域的普通技术人员应理解，在不背离由以上权利要求书所界定的本发明概念的精神及范围的条件下，在本文中可作出形式及细节上的各种变化。示例性实施例应被视为仅具有说明性意义而非用于限制目的。

Claims (20)

1.一种半导体器件，其特征在于，包括：
第一鳍型图案及第二鳍型图案，分别沿第一方向在衬底上延伸；
第一栅极结构及第二栅极结构，彼此间隔开并在所述第一鳍型图案及所述第二鳍型图案上在与所述第一方向相交的第二方向上延伸；以及
共享外延图案，在所述第一栅极结构与所述第二栅极结构之间连接所述第一鳍型图案与所述第二鳍型图案，
其中所述共享外延图案的上表面包括：
第一共享斜坡及第二共享斜坡，连接所述第一栅极结构与所述第二栅极结构，
第三共享斜坡，接触所述第一栅极结构并连接所述第一共享斜坡与所述第二共享斜坡，以及
第四共享斜坡，接触所述第二栅极结构并连接所述第一共享斜坡与所述第二共享斜坡。
2.根据权利要求1所述的半导体器件，其特征在于，所述第三共享斜坡与所述第四共享斜坡在所述第一栅极结构与所述第二栅极结构之间会合以形成相交线。
3.根据权利要求2所述的半导体器件，其特征在于，所述相交线沿所述第二方向延伸。
4.根据权利要求1所述的半导体器件，其特征在于，所述第三共享斜坡及所述第四共享斜坡具有三角形形状或梯形形状。
5.根据权利要求1所述的半导体器件，其特征在于，所述第一共享斜坡与所述第二共享斜坡在所述第一鳍型图案及所述第二鳍型图案上会合以形成相交线。
6.根据权利要求5所述的半导体器件，其特征在于，所述相交线沿所述第一方向延伸。
7.根据权利要求1所述的半导体器件，其特征在于，所述第一共享斜坡及所述第二共享斜坡具有五边形形状或六边形形状。
8.根据权利要求1所述的半导体器件，其特征在于，所述第一共享斜坡、所述第二共享斜坡、所述第三共享斜坡及所述第四共享斜坡具有{111}晶体表面。
9.根据权利要求1所述的半导体器件，其特征在于，还包括：
第三鳍型图案，在所述衬底上在所述第一鳍型图案与所述第二鳍型图案之间在所述第一方向上延伸，
其中所述共享外延图案连接所述第一鳍型图案、所述第二鳍型图案及所述第三鳍型图案。
10.根据权利要求1所述的半导体器件，其特征在于，还包括：
场绝缘膜，填充所述衬底上所述第一鳍型图案与所述第二鳍型图案之间的空间；以及
气隙，夹置在所述共享外延图案与所述场绝缘膜之间。
11.一种半导体器件，其特征在于，包括：
第一鳍型图案及第二鳍型图案，位于衬底上；以及
共享外延图案，连接所述第一鳍型图案与所述第二鳍型图案，
其中所述共享外延图案包括：
第一外延层，位于所述第一鳍型图案上，
第二外延层，位于所述第二鳍型图案上，
第一连接外延层，夹置在所述第一外延层与所述第二外延层之间，以及
顶盖外延层，位于所述第一外延层、所述第二外延层及所述第一连接外延层上，
所述顶盖外延层的最上部分高于所述第一外延层的最上部分、所述第二外延层的最上部分及所述第一连接外延层的最上部分。
12.根据权利要求11所述的半导体器件，其特征在于，所述第一外延层的上表面包括第一上部斜坡，所述第一上部斜坡相对于所述衬底的上表面具有倾斜度且不接触所述第一连接外延层，
所述第二外延层的上表面包括第二上部斜坡，所述第二上部斜坡相对于所述衬底的上表面具有倾斜度且不接触所述第一连接外延层，且
所述顶盖外延层的上表面包括从所述第一上部斜坡延伸的第一顶盖斜坡及从所述第二上部斜坡延伸的第二顶盖斜坡。
13.根据权利要求11所述的半导体器件，其特征在于，所述第一外延层与所述第二外延层彼此接触。
14.根据权利要求11所述的半导体器件，其特征在于，还包括：
第三鳍型图案，在所述衬底上夹置在所述第一鳍型图案与所述第二鳍型图案之间，
其中所述共享外延图案还包括位于所述第三鳍型图案上的第三外延层及第二连接外延层，
所述第一连接外延层连接所述第一外延层与所述第三外延层，且
所述第二连接外延层连接所述第二外延层与所述第三外延层。
15.根据权利要求11所述的半导体器件，其特征在于，所述第一外延层与所述第二外延层包括第一浓度的第一物质，且
所述第一连接外延层包括第二浓度的所述第一物质，所述第二浓度不同于所述第一浓度。
16.根据权利要求15所述的半导体器件，其特征在于，所述顶盖外延层包括第三浓度的所述第一物质，所述第三浓度不同于所述第二浓度。
17.根据权利要求11所述的半导体器件，其特征在于，所述第一鳍型图案及所述第二鳍型图案中的每一者沿第一方向延伸，
在所述第一鳍型图案及所述第二鳍型图案上还设置有彼此间隔开且在与所述第一方向相交的第二方向上延伸的第一栅极结构与第二栅极结构，且
所述共享外延图案在所述第一栅极结构与所述第二栅极结构之间连接所述第一鳍型图案与所述第二鳍型图案。
18.一种半导体器件，其特征在于，包括：
第一鳍型图案，位于衬底上；
第一栅极结构及第二栅极结构，与所述第一鳍型图案相交并在所述第一鳍型图案上彼此相邻；以及
共享外延图案，在所述第一鳍型图案上位于所述第一栅极结构与所述第二栅极结构之间，
其中所述第一鳍型图案包括形成在所述第一栅极结构与所述第二栅极结构之间的第一沟槽，
所述共享外延图案包括填充所述第一沟槽的第一外延层及位于所述第一外延层上的顶盖外延层，
所述顶盖外延层的下表面高于所述第一鳍型图案的上表面，且
所述顶盖外延层的上表面相对于所述衬底的上表面具有倾斜度。
19.根据权利要求18所述的半导体器件，其特征在于，所述顶盖外延层的上表面具有第一顶盖斜坡及第二顶盖斜坡，所述第一顶盖斜坡相对于所述衬底的上表面具有倾斜度且接触所述第一栅极结构，所述第二顶盖斜坡相对于所述衬底的上表面具有倾斜度且接触所述第二栅极结构。
20.根据权利要求18所述的半导体器件，其特征在于，还包括：
第二鳍型图案，与所述第一栅极结构及所述第二栅极结构相交且在所述衬底上与所述第一鳍型图案相邻，
其中所述共享外延图案连接所述第一鳍型图案与所述第二鳍型图案。
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