KR20180133676A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 기판 상에, 제1 방향을 따라 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴, 제1 핀형 패턴 및 제2 핀형 패턴 상에, 서로 이격되어 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 구조체 및 제2 게이트 구조체, 및 제1 게이트 구조체 및 제2 게이트 구조체 사이에, 제1 핀형 패턴 및 제2 핀형 패턴을 연결하는 공유 에피택셜 패턴을 포함하고, 공유 에피택셜 패턴의 상면은, 제1 게이트 구조체와 제2 게이트 구조체를 연결하는 제1 공유 경사면 및 제2 공유 경사면과, 제1 게이트 구조체와 접촉하고, 제1 공유 경사면 및 제2 공유 경사면을 연결하는 제3 공유 경사면과, 제2 게이트 구조체와 접촉하고, 제1 공유 경사면 및 제2 공유 경사면을 연결하는 제4 공유 경사면을 포함한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 구체적으로, 본 발명은 에피택셜 패턴을 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 컨택 저항을 개선하고 쇼트를 방지하여 제품 신뢰성이 향상된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 컨택 저항을 개선하고 쇼트를 방지하여 제품 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 상에, 제1 방향을 따라 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴, 제1 핀형 패턴 및 제2 핀형 패턴 상에, 서로 이격되어 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 구조체 및 제2 게이트 구조체, 및 제1 게이트 구조체 및 제2 게이트 구조체 사이에, 제1 핀형 패턴 및 제2 핀형 패턴을 연결하는 공유 에피택셜 패턴을 포함하고, 공유 에피택셜 패턴의 상면은, 제1 게이트 구조체와 제2 게이트 구조체를 연결하는 제1 공유 경사면 및 제2 공유 경사면과, 제1 게이트 구조체와 접촉하고, 제1 공유 경사면 및 제2 공유 경사면을 연결하는 제3 공유 경사면과, 제2 게이트 구조체와 접촉하고, 제1 공유 경사면 및 제2 공유 경사면을 연결하는 제4 공유 경사면을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 상의 제1 핀형 패턴 및 제2 핀형 패턴, 및 제1 핀형 패턴 및 제2 핀형 패턴을 연결하는 공유 에피택셜 패턴을 포함하고, 공유 에피택셜 패턴은, 제1 핀형 패턴 상의 제1 에피층과, 제2 핀형 패턴 상의 제2 에피층과, 제1 에피층과 제2 에피층 사이에 개재되는 제1 연결 에피층과, 제1 에피층, 제2 에피층 및 제1 연결 에피층 상의 캡핑 에피층을 포함하고, 캡핑 에피층의 최상부는 제1 에피층의 최상부, 제2 에피층의 최상부 및 제1 연결 에피층의 최상부보다 높다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판 상의 제1 핀형 패턴, 제1 핀형 패턴 상에, 제1 핀형 패턴과 교차하고, 서로 인접하는 제1 게이트 구조체 및 제2 게이트 구조체, 및 제1 게이트 구조체 및 제2 게이트 구조체 사이에, 제1 핀형 패턴 상의 공유 에피택셜 패턴을 포함하고, 제1 핀형 패턴은, 제1 게이트 구조체 및 제2 게이트 구조체 사이에 형성되는 제1 트렌치를 포함하고, 공유 에피택셜 패턴은, 제1 트렌치를 채우는 제1 에피층과, 제1 에피층 상의 캡핑 에피층을 포함하고, 캡핑 에피층의 하면은 제1 핀형 패턴의 상면보다 높고, 캡핑 에피층의 상면은 기판의 상면에 대해 경사를 갖는다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에, 제1 방향을 따라 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴을 형성하고, 제1 핀형 패턴 및 제2 핀형 패턴 상에, 서로 이격되어 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 구조체 및 제2 게이트 구조체를 형성하고, 제1 핀형 패턴 상에 제1 에피층을 형성하고, 제2 핀형 패턴 상에 제2 에피층을 형성하고, 제1 에피층과 제2 에피층 사이에 연결 에피층을 형성하고, 제1 에피층, 제2 에피층 및 연결 에피층 상에, 제1 에피층의 최상부, 제2 에피층의 최상부 및 연결 에피층의 최상부보다 높은 최상부를 갖는 캡핑 에피층을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 A-A'를 따라 절단한 단면도이다.
도 3은 도 1의 B-B'를 따라 절단한 단면도이다.
도 4는 도 1의 C-C'를 따라 절단한 단면도이다.
도 5는 도 1의 D-D'를 따라 절단한 단면도이다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 7은 도 6의 E-E'를 따라 절단한 단면도이다.
도 8은 도 6의 F-F'를 따라 절단한 단면도이다.
도 9는 도 6의 G-G'를 따라 절단한 단면도이다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 11은 도 10의 H-H'를 따라 절단한 단면도이다.
도 12는 도 10의 I-I'를 따라 절단한 단면도이다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 14는 도 13의 J-J'를 따라 절단한 단면도이다.
도 15는 도 13의 K-K'를 따라 절단한 단면도이다.
도 16 내지 도 27은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 5를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 2는 도 1의 A-A'를 따라 절단한 단면도이다. 도 3은 도 1의 B-B'를 따라 절단한 단면도이다. 도 4는 도 1의 C-C'를 따라 절단한 단면도이다. 도 5는 도 1의 D-D'를 따라 절단한 단면도이다.
도 1 내지 도 5를 참조하면, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는 기판(100), 제1 핀형 패턴(F11), 제2 핀형 패턴(F12), 필드 절연막(110), 제1 게이트 구조체(120), 제2 게이트 구조체(130) 및 공유 에피택셜 패턴(200)을 포함한다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)은, 기판(100) 상으로부터 돌출되어 길게 연장될 수 있다. 구체적으로, 제1 핀형 패턴(F11)과 제2 핀형 패턴(F12)은 각각 단변과 장변을 가질 수 있다. 제1 핀형 패턴(F11)과 제2 핀형 패턴(F12)은 장변 방향으로 연장되며, 서로 인접하여 형성될 수 있다. 도 1에서, 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)의 단변은 제1 방향(X1)을 따라 연장되고, 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)의 장변은 제2 방향(Y1)을 따라 연장되는 것으로 도시되었다. 즉, 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)은, 기판(100) 상에서 각각 제2 방향(Y1)을 따라 길게 연장될 수 있다.
제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다. 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)은 화합물 반도체, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)이 IV-IV족 화합물 반도체를 포함하는 경우를 예로 들면, 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물을 포함할 수 있다. 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)이 III-V족 화합물 반도체를 포함하는 경우를 예로 들면, 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나를 포함할 수 있다. 몇몇 실시예에 따른 반도체 장치에서, 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다.
필드 절연막(110)은, 기판(100) 상에서 제1 핀형 패턴(F11)의 측면 및 제2 핀형 패턴(F12)의 측면을 덮을 수 있다. 예를 들어, 필드 절연막(110)은, 제1 핀형 패턴(F11)과 제2 핀형 패턴(F12) 사이를 채울 수 있다.
도 1 및 도 3에서, 필드 절연막(110)의 상면은 제1 핀형 패턴(F11)의 일부의 상면 및 제2 핀형 패턴(F12)의 일부의 상면과 동일한 높이를 갖는 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)은 필드 절연막(110)보다 위로 돌출될 수도 있다.
필드 절연막(110)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 게이트 구조체(120) 및 제2 게이트 구조체(130)는, 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12) 상에서, 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)과 교차하도록 형성될 수 있다. 즉, 제1 게이트 구조체(120) 및 제2 게이트 구조체(130)는, 기판(100) 상에서 각각 제1 방향(X1)을 따라 길게 연장될 수 있다.
제1 게이트 구조체(120)는 제1 게이트 절연막(122), 제1 게이트 전극(124) 및 제1 게이트 스페이서(126)를 포함할 수 있다. 또한, 제2 게이트 구조체(130)는 제2 게이트 절연막(132), 제2 게이트 전극(134) 및 제2 게이트 스페이서(136)를 포함할 수 있다.
제1 게이트 전극(124)은 금속층을 포함할 수 있다. 도시된 것처럼, 제1 게이트 전극(124)은 제1 금속층(MG1) 및 제2 금속층(MG2)이 적층되어 형성될 수 있다. 제1 게이트 전극(124)과 마찬가지로, 제2 게이트 전극(134)은 금속층을 포함할 수 있다. 도시된 것처럼, 제2 게이트 전극(134)은 제3 금속층(MG3) 및 제4 금속층(MG4)이 적층되어 형성될 수 있다.
제1 금속층(MG1) 및 제3 금속층(MG3)은 일함수를 조절할 수 있다. 제2 금속층(MG2) 및 제4 금속층(MG4)은 각각 제1 금속층(MG1) 및 제3 금속층(MG3)에 의해 형성된 공간을 채울 수 있다.
제1 금속층(MG1) 및 제3 금속층(MG3)은 예를 들어, TiN, TaN, TiC, TaC, TiAl, 및 TiAlC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2) 및 제4 금속층(MG4)은 예를 들어, W, Al, TiN, 및 Co 중 적어도 하나를 포함할 수 있다. 제1 게이트 전극(124) 및 제2 게이트 전극(134)은 금속이 아닌, 실리콘 또는 실리콘 게르마늄 등을 포함할 수도 있다. 이러한 제1 게이트 전극(124) 및 제2 게이트 전극(134)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 게이트 절연막(122)은 제1 핀형 패턴(F11)과 제1 게이트 전극(124) 사이, 및 제2 핀형 패턴(F12)과 제1 게이트 전극(124) 사이에 개재될 수 있다. 즉, 제1 게이트 절연막(122)은 필드 절연막(110)에 의해 노출된 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12) 상에 형성될 수 있다. 또한, 제1 게이트 절연막(122)은 제1 게이트 전극(124)과 필드 절연막(110) 사이에 개재될 수 있다.
제2 게이트 절연막(132)은 제1 핀형 패턴(F11)과 제2 게이트 전극(134) 사이, 및 제2 핀형 패턴(F12)과 제2 게이트 전극(134) 사이에 개재될 수 있다. 즉, 제2 게이트 절연막(132)은 필드 절연막(110)에 의해 노출된 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12) 상에 형성될 수 있다. 또한, 제2 게이트 절연막(132)은 제2 게이트 전극(134)과 필드 절연막(110) 사이에 개재될 수 있다.
제1 게이트 절연막(122) 및 제2 게이트 절연막(132)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 각각의 제1 게이트 절연막(122) 및 제2 게이트 절연막(132)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 또는 이들의 조합 중 적어도 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 게이트 스페이서(126)는 제1 게이트 전극(124)의 측벽 상에 형성될 수 있다. 또한, 제2 게이트 스페이서(136)는 제2 게이트 전극(134)의 측벽 상에 형성될 수 있다.
제1 게이트 스페이서(126) 및 제2 게이트 스페이서(136)는 단일막인 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 게이트 스페이서(126) 및 제2 게이트 스페이서(136)는 각각 다중막으로 형성될 수도 있다.
제1 게이트 스페이서(126) 및 제2 게이트 스페이서(136)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
공유 에피택셜 패턴(200)은 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12) 상에 형성되어, 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)을 연결할 수 있다. 구체적으로, 공유 에피택셜 패턴(200)은, 제1 게이트 구조체(120)의 양 측면 및 제2 게이트 구조체(130)의 양 측면의, 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12) 상에 형성될 수 있다. 이 때, 공유 에피택셜 패턴(200)의 일부는 제1 핀형 패턴(F11)과 접촉할 수 있고, 공유 에피택셜 패턴(200)의 다른 일부는 제2 핀형 패턴(F12)과 접촉할 수 있다.
또한, 공유 에피택셜 패턴(200)은 제1 게이트 스페이서(126) 및 제2 게이트 스페이서(136)에 의해, 제1 게이트 전극(124) 및 제2 게이트 전극(134)과 전기적으로 절연될 수 있다. 공유 에피택셜 패턴(200)은, 제1 게이트 전극(124)을 포함하는 트랜지스터 또는 제2 게이트 전극(134)을 포함하는 트랜지스터의 소오스/드레인으로 기능할 수 있다.
몇몇 실시예에서, 공유 에피택셜 패턴(200)은 상승된(elevated) 소오스/드레인일 수 있다. 즉, 공유 에피택셜 패턴(200)의 최상부는 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)의 상면보다 위로 돌출될 수 있다. 또한, 몇몇 실시예에서, 제1 게이트 구조체(120)와 제2 게이트 구조체(130) 사이에 형성되는 공유 에피택셜 패턴(200)은, 제1 게이트 구조체(120) 및 제2 게이트 구조체(130)에 공통되는 공유 소오스/드레인일 수 있다.
공유 에피택셜 패턴(200)은 다중층으로 형성될 수 있다. 구체적으로, 공유 에피택셜 패턴(200)은 제1 시드층(205), 제1 에피층(210), 제2 시드층(215), 제2 에피층(220), 연결 에피층(230) 및 캡핑 에피층(240)을 포함할 수 있다.
또한, 공유 에피택셜 패턴(200)의 상면은 기판(100)의 상면에 대해 경사를 갖는 복수의 경사면을 포함할 수 있다. 구체적으로, 공유 에피택셜 패턴(200)의 상면은 제1 공유 경사면(201), 제2 공유 경사면(202), 제3 공유 경사면(203) 및 제4 공유 경사면(204)을 포함할 수 있다.
제1 시드층(205)은 제1 핀형 패턴(F11) 상에 형성될 수 있다. 예를 들어, 제1 시드층(205)은 제1 핀형 패턴(F11)으로부터 에피택셜 성장(epitaxial growth)에 의해 형성될 수 있다.
제2 시드층(215)은 제2 핀형 패턴(F12) 상에 형성될 수 있다. 예를 들어, 제2 시드층(215)은 제2 핀형 패턴(F12)으로부터 에피택셜 성장에 의해 형성될 수 있다.
제1 시드층(205) 및 제2 시드층(215)은 공유 에피택셜 패턴(200)을 성장시키기 위한 시드층(seed layer)의 역할을 할 수 있다. 그러나, 몇몇 실시예에서, 제1 시드층(205) 및 제2 시드층(215)은 생략될 수도 있다.
제1 에피층(210)은 제1 핀형 패턴(F11) 상에 형성될 수 있다. 구체적으로, 게이트 구조체의 양 측면의, 제1 핀형 패턴(F11) 내에 제1 트렌치(TR1)가 형성될 수 있다. 예를 들어, 도 4에 도시된 것처럼, 제1 게이트 구조체(120)와 제2 게이트 구조체(130) 사이의 제1 핀형 패턴(F11) 내에 제1 트렌치(TR1)가 형성될 수 있다. 이 때, 제1 에피층(210)은 제1 트렌치(TR1)를 채우도록 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 에피층(210)은 제1 트렌치(TR1)가 형성되지 않은 제1 핀형 패턴(F11) 상에 형성될 수도 있다.
제1 에피층(210)의 단면은 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 가질 수 있다. 예를 들어, 도 3에 도시된 것처럼, 제1 에피층(210)의 상면은 기판(100)의 상면에 대해 경사를 갖는 제1 상부 경사면(211) 및 제2 상부 경사면(214)을 포함할 수 있다. 또한, 제1 에피층(210)의 하면은 기판(100)의 상면에 대해 경사를 갖는 제1 하부 경사면(212) 및 제2 하부 경사면(213)을 포함할 수 있다. 제1 상부 경사면(211)은 제2 하부 경사면(213)과 대향될 수 있고, 제2 상부 경사면(214)은 제1 하부 경사면(212)과 대향될 수 있다.
제1 상부 경사면(211)은 공유 에피택셜 패턴(200)의 상면의 일부를 형성할 수 있다. 제1 하부 경사면(212) 및 제2 하부 경사면(213)은 공유 에피택셜 패턴(200)의 하면의 일부를 형성할 수 있다.
몇몇 실시예에서, 제1 상부 경사면(211), 제2 상부 경사면(214), 제1 하부 경사면(212) 및 제2 하부 경사면(213)은 {111} 결정면을 가질 수 있다.
제2 에피층(220)은 제2 핀형 패턴(F12) 상에 형성될 수 있다. 구체적으로, 게이트 구조체의 양 측면의, 제2 핀형 패턴(F12) 내에 제2 트렌치(TR2)가 형성될 수 있다. 이 때, 제2 에피층(220)은 제2 트렌치(TR2)를 채우도록 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제2 에피층(220)은 제2 트렌치(TR2)가 형성되지 않은 제2 핀형 패턴(F12) 상에 형성될 수도 있다.
제1 에피층(210)과 마찬가지로, 제2 에피층(220)의 단면은 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 가질 수 있다. 예를 들어, 도 3에 도시된 것처럼, 제2 에피층(220)의 상면은 기판(100)의 상면에 대해 경사를 갖는 제3 상부 경사면(221) 및 제4 상부 경사면(224)을 포함할 수 있다. 또한, 제2 에피층(220)의 하면은 기판(100)의 상면에 대해 경사를 갖는 제3 하부 경사면(222) 및 제4 하부 경사면(223)을 포함할 수 있다. 제3 상부 경사면(221)은 제4 하부 경사면(223)과 대향될 수 있고, 제4 상부 경사면(224)은 제3 하부 경사면(222)과 대향될 수 있다.
몇몇 실시예에서, 제3 상부 경사면(221), 제4 상부 경사면(224), 제3 하부 경사면(222) 및 제4 하부 경사면(223)은 {111} 결정면을 가질 수 있다.
제3 상부 경사면(221)은 공유 에피택셜 패턴(200)의 상면의 일부를 형성할 수 있다. 제3 하부 경사면(222) 및 제4 하부 경사면(223)은 공유 에피택셜 패턴(200)의 하면의 일부를 형성할 수 있다.
제1 에피층(210) 및 제2 에피층(220)은 각각 단일층인 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 에피층(210) 및 제2 에피층(220)은 각각 다중층으로 형성될 수도 있다.
연결 에피층(230)은 제1 에피층(210)과 제2 에피층(220) 사이에 개재되어, 제1 에피층(210)과 제2 에피층(220)을 연결할 수 있다. 구체적으로, 연결 에피층(230)은 제1 에피층(210)의 제2 상부 경사면(214) 및 제2 에피층(220)의 제4 상부 경사면(224) 상에 형성될 수 있다. 예를 들어, 연결 에피층(230)은 제2 상부 경사면(214)의 적어도 일부 및 제4 상부 경사면(224)의 적어도 일부를 덮을 수 있다.
그러나, 연결 에피층(230)은 제1 상부 경사면(211) 및 제3 상부 경사면(221) 상에는 형성되지 않을 수 있다. 이에 따라, 제1 상부 경사면(211) 및 제3 상부 경사면(221)은 연결 에피층(230)과 비접촉할 수 있다.
도 1 및 도 3에서, 연결 에피층(230)의 상면은 제1 에피층(210)의 최상부 및 제2 에피층(220)의 최상부보다 낮은 것으로 도시되었다. 즉, 연결 에피층(230)은 제2 상부 경사면(214)의 일부 및 제4 상부 경사면(224)의 일부를 노출시키는 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 몇몇 실시예에서, 기판(100)으로부터 연결 에피층(230)의 상면까지의 높이는, 기판(100)으로부터 제1 에피층(210) 및 제2 에피층(220)의 최상부까지의 높이와 실질적으로 동일할 수도 있다. 즉, 몇몇 실시예에서, 연결 에피층(230)은 제2 상부 경사면(214) 및 제4 상부 경사면(224)을 전부 덮을 수도 있다.
연결 에피층(230)의 하면은, 제2 상부 경사면(214) 및 제4 상부 경사면(224)보다 낮을 수 있다. 즉, 연결 에피층(230)은 제2 하부 경사면(213)의 일부 및 제4 하부 경사면(223)의 일부를 덮을 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 연결 에피층(230)의 하면은 제2 상부 경사면(214) 및 제4 상부 경사면(224) 아래로 연장되지 않을 수도 있다. 즉, 몇몇 실시예에서, 연결 에피층(230)은 제2 하부 경사면(213) 및 제4 하부 경사면(223)을 덮지 않을 수도 있다.
또한, 연결 에피층(230)의 하면은 필드 절연막(110)과 이격될 수 있다. 예를 들어, 연결 에피층(230)은 필드 절연막(110)과 직접(directly) 접촉하지 않을 수 있다. 이에 따라, 연결 에피층(230)의 하면은 공유 에피택셜 패턴(200)의 하면의 일부를 형성할 수 있다.
연결 에피층(230)은 단일층인 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 연결 에피층(230)은 다중층으로 형성될 수도 있다.
캡핑 에피층(240)은 제1 에피층(210), 제2 에피층(220) 및 연결 에피층(230) 상에 형성될 수 있다. 캡핑 에피층(240)은 제1 에피층(210), 제2 에피층(220) 및 연결 에피층(230)으로부터 에피택셜 성장에 의해 형성될 수 있다. 이 때, 캡핑 에피층(240)의 최상부는, 제1 에피층(210)의 최상부, 제2 에피층(220)의 최상부 및 연결 에피층(230)의 최상부보다 높을 수 있다.
구체적으로, 캡핑 에피층(240)의 상면은 제1 캡핑 경사면(241), 제2 캡핑 경사면(242), 제3 캡핑 경사면(243) 및 제4 캡핑 경사면(244)을 포함할 수 있다.
제1 캡핑 경사면(241)은 연결 에피층(230)과 접촉되지 않는 제1 에피층(210)의 상면으로부터 연장될 수 있다. 구체적으로, 도 3에 도시된 것처럼, 제1 캡핑 경사면(241)은 제1 상부 경사면(211)으로부터 연장되어 형성될 수 있다. 또한, 제2 캡핑 경사면(242)은 연결 에피층(230)과 비접촉되는 제2 에피층(220)의 상면으로부터 연장될 수 있다. 도 3에 도시된 것처럼, 제2 캡핑 경사면(242)은 제3 상부 경사면(221)으로부터 연장되어 형성될 수 있다.
이에 따라, 제1 캡핑 경사면(241) 및 제2 캡핑 경사면(242)은 기판(100)의 상면에 대해 경사를 가질 수 있다. 몇몇 실시예에서, 제1 상부 경사면(211) 및 제3 상부 경사면(221)이 {111} 결정면을 갖는 경우에, 제1 캡핑 경사면(241) 및 제2 캡핑 경사면(242) 또한 {111} 결정면을 가질 수 있다.
제1 상부 경사면(211) 및 제1 캡핑 경사면(241)은 공유 에피택셜 패턴(200)의 상면 중 하나인 제1 공유 경사면(201)을 형성할 수 있다. 또한, 제3 상부 경사면(221) 및 제2 캡핑 경사면(242)은 공유 에피택셜 패턴(200)의 다른 상면 중 하나인 제2 공유 경사면(202)을 형성할 수 있다.
제1 게이트 구조체(120)와 제2 게이트 구조체(130) 사이에 형성되는 공유 에피택셜 패턴(200)에서, 각각의 제1 공유 경사면(201) 및 제2 공유 경사면(202)은 제1 게이트 구조체(120)와 제2 게이트 구조체(130)를 연결할 수 있다.
제3 캡핑 경사면(243)은, 제1 캡핑 경사면(241) 및 제2 캡핑 경사면(242)과 연결될 수 있다. 즉, 도 1에 도시된 것처럼, 제3 캡핑 경사면(243)은 제1 캡핑 경사면(241)과 제2 캡핑 경사면(242)을 연결할 수 있다.
또한, 제3 캡핑 경사면(243)은 하나의 게이트 구조체와 접촉되는 연결 에피층(230)의 상면으로부터 연장되어, 기판(100)의 상면에 대해 경사를 가질 수 있다. 예를 들어, 도 5에 도시된 것처럼, 제3 캡핑 경사면(243)은 제1 게이트 구조체(120)와 접촉되는 연결 에피층(230)의 상면으로부터 연장되어, 기판(100)의 상면에 대해 경사를 가질 수 있다.
제4 캡핑 경사면(244)은, 제1 캡핑 경사면(241) 및 제2 캡핑 경사면(242)과 연결될 수 있다. 즉, 도 1에 도시된 것처럼, 제4 캡핑 경사면(243)은 제1 캡핑 경사면(241)과 제2 캡핑 경사면(242)을 연결할 수 있다.
또한, 제4 캡핑 경사면(244)은 다른 게이트 구조체와 접촉되는 연결 에피층(230)의 상면으로부터 연장되어, 기판(100)의 상면에 대해 경사를 가질 수 있다. 예를 들어, 도 5에 도시된 것처럼, 제4 캡핑 경사면(244)은 제2 게이트 구조체(130)와 접촉되는 연결 에피층(230)의 상면으로부터 연장되어, 기판(100)의 상면에 대해 경사를 가질 수 있다.
이에 따라, 제3 캡핑 경사면(243)은 공유 에피택셜 패턴(200)의 또 다른 상면 중 하나인 제3 공유 경사면(203)을 형성할 수 있다. 또한, 제4 캡핑 경사면(244)은 공유 에피택셜 패턴(200)의 또 다른 상면 중 하나인 제4 공유 경사면(204)을 형성할 수 있다.
몇몇 실시예에서, 제3 캡핑 경사면(243) 및 제4 캡핑 경사면(244)은 {111} 결정면을 가질 수 있다.
또한, 몇몇 실시예에서, 제3 공유 경사면(203) 및 제4 공유 경사면(204)은 게이트 구조체들 사이에서 만날 수 있다. 예를 들어, 제3 공유 경사면(203) 및 제4 공유 경사면(204)은, 제1 게이트 구조체(120)와 제2 게이트 구조체(130) 사이에서 만나 제1 교선(LI1)을 형성할 수 있다. 이에 따라, 도 1에 도시된 것처럼, 제3 공유 경사면(203) 및 제4 공유 경사면(204)은 사다리꼴의 형상을 가질 수 있다. 또한, 제3 공유 경사면(203)의 최상부 및 제4 공유 경사면(204)의 최상부는 제1 교선(LI1)에서 형성될 수 있다.
도 1 및 도 3에 도시된 것처럼, 제3 공유 경사면(203) 및 제4 공유 경사면(204)이 만나 제1 교선(LI1)을 형성하는 경우에, 제1 교선(LI1)은 제1 방향(X1)을 따라 연장될 수 있다. 즉, 제3 공유 경사면(203)은 제1 공유 경사면(201) 및 제2 공유 경사면(202)을 연결할 수 있다. 마찬가지로, 제4 공유 경사면(204)은 제1 공유 경사면(201) 및 제2 공유 경사면(202)을 연결할 수 있다. 이에 따라, 도 1에 도시된 것처럼, 제1 공유 경사면(201) 및 제2 공유 경사면(202)은 오각형의 형상을 가질 수 있다. 또한, 제1 공유 경사면(201)의 최상부 및 제2 공유 경사면(202)의 최상부는 제1 교선(LI1)에 의해 연결될 수 있다.
제1 공유 경사면(201)은 제1 상부 경사면(211)으로부터 위로 연장되어 형성되므로, 공유 에피택셜 패턴(200)의 최상부는 제1 에피층(210)의 최상부보다 높다. 제2 공유 경사면(202)은 제3 상부 경사면(221)으로부터 위로 연장되어 형성되므로, 공유 에피택셜 패턴(200)의 최상부는 제2 에피층(220)의 최상부보다 높다. 제3 공유 경사면(203) 및 제4 공유 경사면(204)은 연결 에피층(230)으로부터 위로 연장되어 형성되므로, 공유 에피택셜 패턴(200)의 최상부는 연결 에피층(230)의 최상부보다 높다. 결과적으로, 공유 에피택셜 패턴(200)의 최상부는, 제1 에피층(210)의 최상부, 제2 에피층(220)의 최상부 및 연결 에피층(230)의 최상부보다 높게 형성될 수 있다.
캡핑 에피층(240)은 단일층인 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 캡핑 에피층(240)은 다중층으로 형성될 수도 있다.
몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우에, 공유 에피택셜 패턴(200)은 p형 불순물 또는 p형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 공유 에피택셜 패턴(200)은 B, C, In, Ga, 및 Al 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우에, 공유 에피택셜 패턴(200)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)이 Si인 경우에, 공유 에피택셜 패턴(200)은 Si에 비해 격자 상수가 큰 물질을 포함할 수 있고, 예를 들어 SiGe를 포함할 수 있다. 압축 스트레스 물질은 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와 달리, 몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우에, 공유 에피택셜 패턴(200)은 n형 불순물 또는 n형 불순물의 확산을 방지하기 위한 불순물을 포함할 수 있다. 예를 들어, 공유 에피택셜 패턴(200)은 P, Sb, As 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
또한, 몇몇 실시예에 따른 반도체 장치가 NMOS 트랜지스터인 경우에, 공유 에피택셜 패턴(200)은 인장 스트레스 물질을 포함할 수 있다. 예를 들어, 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)이 Si인 경우에, 공유 에피택셜 패턴(200)은 Si에 비해 격자 상수가 작은 물질을 포함할 수 있고, 예를 들어 SiC를 포함할 수 있다. 인장 스트레스 물질은 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)에 인장 스트레스를 가하여 채널 영역의 캐리어의 이동도를 향상시킬 수 있다. 그러나, 몇몇 실시예에서, 공유 에피택셜 패턴(200)은 인장 스트레스 물질을 포함하지 않을 수도 있다.
몇몇 실시예에서, 제1 시드층(205), 제1 에피층(210), 제2 시드층(215), 제2 에피층(220), 연결 에피층(230) 및 캡핑 에피층(240)은 각각 다양한 농도의 제1 물질을 포함할 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우에, 제1 시드층(205) 및 제2 시드층(215)은 압축 스트레스 물질인 제1 물질을 제1 농도로 포함할 수 있다. 공유 에피택셜 패턴(200)이 Si를 포함하는 경우에, 제1 물질은 예를 들어, Ge일 수 있다.
이 때, 제1 에피층(210) 및 제2 에피층(220)은 제1 농도와 다른 제2 농도의 제1 물질을 포함할 수 있다. 예를 들어, 제1 농도는 10% 내지 30%일 수 있고, 제2 농도는 40% 내지 65%일 수 있다. 또한, 연결 에피층(230)은 제2 농도와 다른 제3 농도의 제1 물질을 포함할 수 있다. 예를 들어, 제2 농도는 40% 내지 65%일 수 있고, 제3 농도는 10% 내지 30%일 수 있다. 캡핑 에피층(240)은 제2 농도 또는 제3 농도와 다른 제4 농도의 제1 물질을 포함할 수 있다. 예를 들어, 제2 농도는 40% 내지 65%일 수 있고, 제4 농도는 10% 내지 30%일 수 있다.
제1 물질의 농도가 커질수록 채널 영역에 가해지는 압축 스트레스는 증가한다. 이에 따라, 제1 농도 또는 제3 농도보다 높은 제2 농도의 제1 물질을 포함하는 제1 에피층(210) 및 제2 에피층(220)은, 캐리어의 이동도를 향상시키는 역할을 할 수 있다. 또한, 제1 물질의 농도가 커질수록 에피층은 쉽게 식각될 수 있다. 이에 따라, 제2 농도보다 낮은 제3 농도의 제1 물질을 포함하는 연결 에피층(230), 또는 제2 농도보다 낮은 제4 농도의 제1 물질을 포함하는 캡핑 에피층(240)은, 식각 공정으로부터 제1 에피층(210) 또는 제2 에피층(220)의 식각량을 조절할 수 있다.
그러나, 몇몇 실시예에서, 제1 내지 제4 농도 중 적어도 일부는 서로 동일할 수도 있다. 본 명세서에서, "동일"이란, 완전히 동일한 것뿐만 아니라, 공정 상의 마진 등으로 인해 발생할 수 있는 미세한 차이를 포함하는 의미이다.
공유 에피택셜 패턴(200)은, 공유 에피택셜 패턴(200)과 전기적으로 연결되는 컨택과의 접촉 면적을 넓힐 수 있다. 공유 에피택셜 패턴(200) 상에 형성되는 컨택은, 제1 에피층(210) 및 제2 에피층(220) 뿐만 아니라, 연결 에피층(230) 및 캡핑 에피층(240)과도 접촉할 수 있기 때문이다. 이에 따라, 컨택 저항이 감소되어 반도체 장치의 동작 특성이 향상될 수 있다.
또한, 공유 에피택셜 패턴(200)의 최상부는 높게 형성될 수 있으므로, 컨택을 형성하는 공정에서 에피택셜 패턴이 과도하게 식각되어 쇼트가 발생하는 문제를 방지할 수 있다. 이에 따라, 반도체 장치의 제품 신뢰성이 향상될 수 있다.
도 6은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 7은 도 6의 E-E'를 따라 절단한 단면도이다. 도 8은 도 6의 F-F'를 따라 절단한 단면도이다. 도 9는 도 6의 G-G'를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6 내지 도 9를 참조하면, 몇몇 실시예에 따른 반도체 장치는 보호층(250), 컨택(180), 제1 층간 절연막(171) 및 제2 층간 절연막(172)을 더 포함한다. 설명의 편의를 위해, 도 6에서는 제1 층간 절연막(171) 및 제2 층간 절연막(172)을 도시하지 않는다.
보호층(250)은 공유 에피택셜 패턴(200)을 덮도록 형성될 수 있다. 예를 들어, 보호층(250)은 공유 에피택셜 패턴(200)을 컨포멀하게(conformally) 덮을 수 있다.
보호층(250)은 제1 물질을 포함하지 않을 수 있다. 예를 들어, 몇몇 실시예에 따른 반도체 장치가 PMOS 트랜지스터인 경우에, 보호층(250)은 압축 스트레스 물질인 Ge를 포함하지 않을 수 있다. 제1 물질의 농도가 커질수록 쉽게 식각될 수 있다. 이에 따라, 보호층(250)은 공유 에피택셜 패턴(200) 상에 컨택(180)을 형성하는 공정에서, 공유 에피택셜 패턴(200)을 보호하거나 공유 에피택셜 패턴(200)의 식각량을 조절할 수 있다.
컨택(180)은 실리사이드막(181), 제1 도전막(182) 및 제2 도전막(184)을 포함할 수 있다. 컨택(180)은 공유 에피택셜 패턴(200)을 배선과 전기적으로 연결할 수 있다.
실리사이드막(181)은 컨택(180)의 하면에 형성되어, 공유 에피택셜 패턴(200)과 접촉할 수 있다. 실리사이드막(181)은 예를 들어, Pt, Ni, Co 등을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 도전막(182)은 실리사이드막(181) 상에서, 컨택홀(CH)의 측벽 및 바닥면을 따라 형성될 수 있다. 제2 도전막(184)은 컨택홀(CH)의 나머지 부분을 채우도록 형성될 수 있다. 컨택홀(CH)은 공유 에피택셜 패턴(200)의 일부를 관통하여 형성되는 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 컨택홀(CH)의 하면은 공유 에피택셜층 패턴(200)의 상면 또는 보호층(250)의 상면을 따라 형성될 수도 있다.
제1 도전막(182)은 예를 들어, Ti 또는 TiN을 포함할 수 있고, 제2 도전막(184)은 예를 들어, W, Al 또는 Cu 등을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 층간 절연막(171) 및 제2 층간 절연막(172)은 필드 절연막(110) 상에 순차적으로 적층될 수 있다. 예를 들어, 제1 층간 절연막(171)은 보호층(250)을 덮고, 컨택(180)의 측벽의 일부를 덮을 수 있다. 예를 들어, 제2 층간 절연막(172)은 컨택(180)의 나머지 측벽을 덮을 수 있다.
도 7에 도시된 것처럼, 제1 층간 절연막(171)은 공유 에피택셜 패턴(200) 또는 보호층(250)의 주변 공간을 채우도록 형성될 수 있다. 그러나, 몇몇 실시예에서, 제1 층간 절연막(171)은 공유 에피택셜 패턴(200)의 하면 아래를 완전히 채우지 못할 수도 있다. 예를 들어, 제1 층간 절연막(171)은 연결 에피층(230) 아래의 공간을 완전히 채우지 못할 수 있다. 이에 따라, 연결 에피층(230) 아래에 에어갭(AG; airgap)이 형성될 수 있다.
도 8에 도시된 것처럼, 제1 층간 절연막(171)의 상면은, 제1 게이트 구조체(120)의 상면 및 제2 게이트 구조체(130)의 상면과 동일 평면 상에 배치될 수 있다. 제2 층간 절연막(172)은 제1 게이트 구조체(120) 및 제2 게이트 구조체(130)를 덮도록 형성될 수 있다. 제1 층간 절연막(171) 및 제2 층간 절연막(172)은 예를 들어, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 11은 도 10의 H-H'를 따라 절단한 단면도이다. 도 12는 도 10의 I-I'를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10 내지 도 12를 참조하면, 몇몇 실시예에 따른 반도체 장치는 공유 에피택셜 패턴(300)을 포함한다.
공유 에피택셜 패턴(300)은 제1 시드층(305), 제1 에피층(310), 제2 시드층(315), 제2 에피층(320), 연결 에피층(330) 및 캡핑 에피층(340)을 포함할 수 있다.
또한, 공유 에피택셜 패턴(300)의 상면은 제1 공유 경사면(301), 제2 공유 경사면(302), 제3 공유 경사면(303) 및 제4 공유 경사면(304)을 포함할 수 있다.
도 11에 도시된 것처럼, 제1 상부 경사면(311) 및 제1 캡핑 경사면(341)은 공유 에피택셜 패턴(300)의 상면 중 하나인 제1 공유 경사면(301)을 형성할 수 있다. 또한, 제3 상부 경사면(321) 및 제2 캡핑 경사면(342)은 공유 에피택셜 패턴(300)의 다른 상면 중 하나인 제2 공유 경사면(202)을 형성할 수 있다.
도 12에 도시된 것처럼, 제3 캡핑 경사면(343)은 공유 에피택셜 패턴(300)의 또 다른 상면 중 하나인 제3 공유 경사면(303)을 형성할 수 있다. 또한, 제4 캡핑 경사면(344)은 공유 에피택셜 패턴(300)의 또 다른 상면 중 하나인 제4 공유 경사면(304)을 형성할 수 있다.
도 10 및 도 12에서, 제1 에피층(310) 및 제2 에피층(320)은 서로 접촉되는 것으로 도시되었다. 예를 들어, 제1 핀형 패턴(F11)과 제2 핀형 패턴(F12) 사이의 거리가 가까워지는 경우에, 제1 에피층(310) 및 제2 에피층(320)은 서로 접촉될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 에피층(310) 및 제2 에피층(320)은 서로 접촉하지 않을 수도 있다.
연결 에피층(330)은 제1 에피층(310) 및 제2 에피층(320) 상에 형성될 수 있다. 제1 에피층(310)및 제2 에피층(320)이 서로 접촉하는 경우에, 연결 에피층(330)은 제2 상부 경사면(314) 및 제4 상부 경사면(324)에 의해 고립될 수 있다. 즉, 연결 에피층(330)의 하면은 제2 하부 경사면(313) 및 제4 하부 경사면(323)과 접촉하지 않을 수 있다.
몇몇 실시예에서, 제1 공유 경사면(301) 및 제2 공유 경사면(302)은 게이트 구조체들 사이에서 교차할 수 있다. 예를 들어, 제1 공유 경사면(301) 및 제2 공유 경사면(302)은, 제1 게이트 구조체(120)와 제2 게이트 구조체(130) 사이에서 만나 제2 교선(LI2)을 형성할 수 있다. 이에 따라, 도 10에 도시된 것처럼, 제1 공유 경사면(301) 및 제2 공유 경사면(302)은 육각형의 형상을 가질 수 있다. 또한, 제1 공유 경사면(301)의 최상부 및 제2 공유 경사면(302)의 최상부는 제2 교선(LI2)에서 형성될 수 있다.
도 10 및 도 11에 도시된 것처럼, 제1 공유 경사면(301) 및 제2 공유 경사면(302)이 제2 교선(LI2)을 형성하는 경우에, 제2 교선(LI2)은 제2 방향(Y1)을 따라 연장될 수 있다. 즉, 제1 공유 경사면(301)은 제3 공유 경사면(303) 및 제4 공유 경사면(304)을 연결할 수 있다. 마찬가지로, 제2 공유 경사면(302)은 제3 공유 경사면(303) 및 제4 공유 경사면(304)을 연결할 수 있다. 이에 따라, 도 10에 도시된 것처럼, 제3 공유 경사면(303) 및 제4 공유 경사면(304)은 삼각형의 형상을 가질 수 있다. 또한, 제3 공유 경사면(303)의 최상부 및 제4 공유 경사면(304)의 최상부는 제2 교선(LI2)에 의해 연결될 수 있다.
도 13은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 14는 도 13의 J-J'를 따라 절단한 단면도이다. 도 15는 도 13의 K-K'를 따라 절단한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13 내지 도 15를 참조하면, 몇몇 실시예에 따른 반도체 장치는 제3 핀형 패턴(F13)을 더 포함하고, 공유 에피택셜 패턴(400)을 포함한다.
제3 핀형 패턴(F13)은, 제1 핀형 패턴(F11)과 제2 핀형 패턴(F12) 사이에서, 기판(100) 상으로부터 돌출되어 길게 연장될 수 있다. 제3 핀형 패턴(F13)은 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)과 인접하여 형성될 수 있다. 즉, 제3 핀형 패턴(F13)은 기판(100) 상에서 제2 방향(Y1)을 따라 길게 연장될 수 있다.
공유 에피택셜 패턴(400)은 제1 핀형 패턴(F11), 제2 핀형 패턴(F12) 및 제3 핀형 패턴(F13)을 연결할 수 있다. 구체적으로, 공유 에피택셜 패턴(400)은 제1 시드층(405), 제1 에피층(410), 제2 시드층(415), 제2 에피층(420), 제3 시드층(445), 제3 에피층(450), 제1 연결 에피층(430), 제2 연결 에피층(460) 및 캡핑 에피층(440)을 포함할 수 있다.
제3 시드층(445)은 제3 핀형 패턴(F13) 상에 형성될 수 있다. 예를 들어, 제3 시드층(445)은 제3 핀형 패턴(F13)으로부터 에피택셜 성장에 의해 형성될 수 있다.
제3 시드층(445)은 공유 에피택셜 패턴(400)을 성장시키기 위한 시드층(seed layer)의 역할을 할 수 있다. 그러나, 몇몇 실시예에서, 제3 시드층(445)은 생략될 수도 있다.
제3 에피층(450)은 제3 핀형 패턴(F13) 상에 형성될 수 있다. 구체적으로, 게이트 구조체의 양 측면의, 제3 핀형 패턴(F13) 내에 제3 트렌치(TR3)가 형성될 수 있다. 예를 들어, 도 15에 도시된 것처럼, 제1 게이트 구조체(120)와 제2 게이트 구조체(130) 사이의 제3 핀형 패턴(F13) 내에 제3 트렌치(TR3)가 형성될 수 있다. 이 때, 제3 에피층(310)은 제3 트렌치(TR3)를 채우도록 형성될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제3 에피층(450)은 제3 트렌치(TR3)가 형성되지 않은 제3 핀형 패턴(F13) 상에 형성될 수도 있다.
제3 에피층(450)의 단면은 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 가질 수 있다. 예를 들어, 도 14에 도시된 것처럼, 제3 에피층(450)의 상면은 기판(100)의 상면에 대해 경사를 갖는 제5 상부 경사면(451) 및 제6 상부 경사면(454)을 포함할 수 있다. 또한, 제3 에피층(450)의 하면은 기판(100)의 상면에 대해 경사를 갖는 제5 하부 경사면(452) 및 제6 하부 경사면(453)을 포함할 수 있다. 제5 상부 경사면(451)은 제6 하부 경사면(453)과 대향될 수 있고, 제6 상부 경사면(454)은 제5 하부 경사면(452)과 대향될 수 있다.
몇몇 실시예에서, 제5 상부 경사면(451), 제6 상부 경사면(454), 제5 하부 경사면(452) 및 제6 하부 경사면(453)은 {111} 결정면을 가질 수 있다.
제5 하부 경사면(452) 및 제6 하부 경사면(453)은 공유 에피택셜 패턴(400)의 하면의 일부를 형성할 수 있다.
도 13 및 도 14에서, 제1 에피층(410), 제2 에피층(420) 및 제3 에피층(450)은 서로 비접촉되는 것으로 도시되었다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 에피층(410), 제2 에피층(420) 및 제3 에피층(450)은 서로 접촉할 수도 있다. 예를 들어, 제1 핀형 패턴(F11)과 제3 핀형 패턴(F13) 사이의 거리, 또는 제2 핀형 패턴(F12)과 제3 핀형 패턴(F13) 사이의 거리가 가까워지는 경우에, 제1 에피층(410), 제2 에피층(420) 및 제3 에피층(450)은 서로 접촉할 수도 있다.
제1 연결 에피층(430)은 제1 에피층(410)과 제3 에피층(450) 사이에 개재되어, 제1 에피층(410)과 제3 에피층(450)을 연결할 수 있다. 구체적으로, 제1 연결 에피층(430)은 제1 에피층(410)의 제2 상부 경사면(414) 및 제3 에피층(450)의 제5 상부 경사면(451) 상에 형성될 수 있다. 예를 들어, 제1 연결 에피층(430)은 제2 상부 경사면(414)의 적어도 일부 및 제5 상부 경사면(451)의 적어도 일부를 덮을 수 있다.
제2 연결 에피층(460)은 제2 에피층(420)과 제3 에피층(450) 사이에 개재되어, 제2 에피층(420)과 제3 에피층(450)을 연결할 수 있다. 구체적으로, 제2 연결 에피층(460)은 제2 에피층(420)의 제4 상부 경사면(424) 및 제3 에피층(450)의 제6 상부 경사면(454) 상에 형성될 수 있다. 예를 들어, 제2 연결 에피층(460)은 제4 상부 경사면(424)의 적어도 일부 및 제6 상부 경사면(454)의 적어도 일부를 덮을 수 있다.
캡핑 에피층(440)은 제1 에피층(410), 제2 에피층(420), 제3 에피층(450), 제1 연결 에피층(430) 및 제2 연결 에피층(460) 상에 형성될 수 있다. 캡핑 에피층(440)은 제1 에피층(410), 제2 에피층(420), 제3 에피층(450), 제1 연결 에피층(430) 및 제2 연결 에피층(460)으로부터 에피택셜 성장에 의해 형성될 수 있다. 이 때, 캡핑 에피층(440)의 최상부는, 제1 에피층(410)의 최상부, 제2 에피층(420) 의 최상부, 제3 에피층(450) 의 최상부, 제1 연결 에피층(430) 의 최상부 및 제2 연결 에피층(460) 의 최상부 보다 높을 수 있다.
몇몇 실시예에서, 도 15에 도시된 것처럼, 캡핑 에피층(440)의 하면은 제1 핀형 패턴(F11) 또는 제2 핀형 패턴(F12)의 상면보다 낮을 수 있다.
공유 에피택셜 패턴(400)의 상면은 제1 공유 경사면(401), 제2 공유 경사면(402), 제3 공유 경사면(403) 및 제4 공유 경사면(404)을 포함할 수 있다.
도 14에 도시된 것처럼, 제1 상부 경사면(411) 및 제1 캡핑 경사면(441)은 공유 에피택셜 패턴(400)의 상면 중 하나인 제1 공유 경사면(401)을 형성할 수 있다. 또한, 제3 상부 경사면(421) 및 제2 캡핑 경사면(442)은 공유 에피택셜 패턴(400)의 다른 상면 중 하나인 제2 공유 경사면(402)을 형성할 수 있다.
도 15에 도시된 것처럼, 제3 캡핑 경사면(443)은 공유 에피택셜 패턴(400)의 또 다른 상면 중 하나인 제3 공유 경사면(403)을 형성할 수 있다. 또한, 제4 캡핑 경사면(444)은 공유 에피택셜 패턴(400)의 또 다른 상면 중 하나인 제4 공유 경사면(404)을 형성할 수 있다.
몇몇 실시예에서, 제3 공유 경사면(403) 및 제4 공유 경사면(404)은 게이트 구조체들 사이에서 교차할 수 있다. 예를 들어, 제3 공유 경사면(403) 및 제4 공유 경사면(404)은, 제1 게이트 구조체(120)와 제2 게이트 구조체(130) 사이에서 교차하여 제3 교선(LI3)을 형성할 수 있다. 제3 공유 경사면(403)의 최상부 및 제4 공유 경사면(404)의 최상부는 제3 교선(LI3)에서 형성될 수 있다.
도시된 것처럼, 제3 공유 경사면(403) 및 제4 공유 경사면(404)이 제3 교선(LI3)을 형성하는 경우에, 제3 교선(LI3)은 제1 방향(X1)을 따라 연장될 수 있다. 즉, 제3 공유 경사면(403)은 제1 공유 경사면(401) 및 제2 공유 경사면(402)을 연결할 수 있다. 마찬가지로, 제4 공유 경사면(404)은 제1 공유 경사면(401) 및 제2 공유 경사면(402)을 연결할 수 있다. 이에 따라, 제1 공유 경사면(401)의 최상부 및 제2 공유 경사면(402)의 최상부는 제3 교선(LI3)에 의해 연결될 수 있다.
이하에서, 도 16 내지 도 27을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 16 내지 도 27은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도5를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 16을 참조하면, 기판(100) 상에 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)을 형성한다.
구체적으로, 기판(100) 상에 제1 마스크 패턴(2103)을 형성한 후, 식각 공정을 수행하여 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)을 형성할 수 있다. 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)은 서로 인접하고, 제2 방향(Y1)을 따라 연장될 수 있다. 제1 마스크 패턴(2103)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화 질화막 또는 이들의 조합 중 적어도 하나를 포함할 수 있다.
도 17을 참조하면, 기판(100) 상에, 제1 핀형 패턴(F11)의 측면 및 제2 핀형 패턴(F12)의 측면을 덮도록 필드 절연막(110)을 형성한다. 필드 절연막(110)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있다.
도 18을 참조하면, 필드 절연막(110)의 상부를 리세스하여, 제1 핀형 패턴(F11)의 상부 및 제2 핀형 패턴(F12)의 상부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다. 제1 마스크 패턴(2103)은 필드 절연막(110)의 형성 이전에 제거되거나, 리세스 공정 이후에 제거될 수 있다.
한편, 필드 절연막(110) 위로 돌출된 제1 핀형 패턴(F11)의 일부 및 제2 핀형 패턴(F12)의 일부는, 에피 공정에 의하여 형성될 수도 있다. 구체적으로, 필드 절연막(110)을 형성한 후에, 리세스 공정 없이, 필드 절연막(110)에 의해 노출된 제1 핀형 패턴(F11)의 상면 및 제2 핀형 패턴(F12)의 상면을 시드(seed)로 하는 에피 공정을 수행할 수 있다. 이에 따라, 제1 핀형 패턴(F11)의 일부 및 제2 핀형 패턴(F12)의 일부가 형성될 수 있다.
또한, 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)에 문턱 전압 조절용 도핑을 수행할 수 있다. 예를 들어, PMOS 트랜지스터를 형성하는 경우에, 인(P) 또는 비소(As)를 불순물로 하는 도핑을 수행할 수 있다. 예를 들어, NMOS 트랜지스터를 형성하는 경우에, 붕소(B)를 불순물로 하는 도핑을 수행할 수 있다.
도 19를 참조하면, 마스크 패턴(2014)을 이용하여 식각 공정을 수행한다. 이에 따라, 제1 핀형 패턴(F11) 및 제2 핀형 패턴(F12)과 교차하여 제1 방향(X1)으로 각각 연장되는 제1 더미 게이트 절연막(141), 제1 더미 게이트 전극(143), 제2 더미 게이트 절연막(151) 및 제2 더미 게이트 전극(153)을 형성한다.
제1 더미 게이트 절연막(141) 및 제2 더미 게이트 절연막(151)은 예를 들어, 실리콘 산화막일 수 있다. 제1 더미 게이트 전극(143) 및 제2 더미 게이트 전극(153)은 예를 들어, 폴리 실리콘일 수 있다.
도 20을 참조하면, 제1 게이트 스페이서(126)를 제1 더미 게이트 전극(143)의 측벽에 형성하고, 제2 게이트 스페이서(136)를 제2 더미 게이트 전극(153)의 측벽에 형성하고, 마스크 패턴(2014)의 상면을 노출시킨다. 제1 게이트 스페이서(126) 및 제2 게이트 스페이서(136)는 예를 들어, 실리콘 질화막 또는 실리콘 산질화막일 수 있다.
이어서, 제1 더미 게이트 전극(143)의 양측에 노출된 제1 핀형 패턴(F11)의 일부를 제거하여 제1 트렌치(TR1)를 형성한다. 또한, 제2 더미 게이트 전극(153)의 양측에 노출된 제2 핀형 패턴(F12)의 일부를 제거하여 제2 트렌치(TR2)를 형성한다.
이어서, 제1 트렌치(TR1) 내에, 제1 핀형 패턴(F11)의 표면을 따라 제1 시드층(205)을 형성한다. 또한, 제2 트렌치(TR2) 내에, 제2 핀형 패턴(F12)의 표면을 따라 제2 시드층(215)을 형성한다. 제1 시드층(205) 및 제2 시드층(215)은 에피 공정을 통해 형성될 수 있다.
도 21을 참조하면, 제1 핀형 패턴(F11) 상에 제1 에피층(210)을 형성하고, 제2 핀형 패턴(F12) 상에 제2 에피층(220)을 형성한다. 구체적으로, 제1 트렌치(TR1) 내의 제1 시드층(205) 상에 제1 에피층(210)을 형성하고, 제2 트렌치(TR2) 내의 제2 시드층(215) 상에 제2 에피층(220)을 형성한다. 제1 에피층(210) 및 제2 에피층(220)은 에피 공정에 의해 형성될 수 있다.
도 22를 참조하면, 제1 에피층(210) 및 제2 에피층(220) 사이에 연결 에피층(230)을 형성한다. 연결 에피층(230)은 에피 공정에 의해 형성될 수 있다.
구체적으로, 제1 에피층(210) 및 제2 에피층(220)을 연결하도록 연결 에피층(230)을 형성할 수 있다. 연결 에피층(230)과 필드 절연막(110) 사이는 비어있을 수 있으나, 추후 공정에 의해 채워질 수도 있다. 제1 에피층(210)과 제2 에피층(220) 사이의 거리가 짧은 경우에, 연결 에피층(230)은 제1 에피층(210)과 제2 에피층(220) 사이에 쌓여 용이하게 형성될 수 있다. 몇몇 실시예에서, 연결 에피층(230)은 다중막으로 형성할 수도 있다.
도 23을 참조하면, 제1 에피층(210), 제2 에피층(220) 및 연결 에피층(230) 상에 캡핑 에피층(240)을 형성한다. 이에 따라, 공유 에피택셜 패턴(200)이 형성될 수 있다. 캡핑 에피층(240)은 에피 공정에 의해 형성될 수 있다.
구체적으로, 캡핑 에피층(240)의 최상부가 제1 에피층(210)의 최상부, 제2 에피층(220)의 최상부 및 연결 에피층(230)의 최상부보다 높도록 캡핑 에피층(240)을 형성할 수 있다. 제1 에피층(210)과 제2 에피층(220) 사이의 거리가 짧은 경우에, 캡핑 에피층(240)은, 연결 에피층(230) 상의 제1 에피층(210)과 제2 에피층(220) 사이에 쌓여 용이하게 형성될 수 있다. 몇몇 실시예에서, 캡핑 에피층(240)은 다중막으로 형성할 수도 있다.
도 24를 참조하면, 공유 에피택셜 패턴(200) 상에 보호층(250)을 형성한다. 보호층(250)은 에피 공정에 의해 형성될 수 있다.
구체적으로, 공유 에피택셜 패턴(200)의 표면을 덮도록 보호층(250)을 형성할 수 있다. 보호층(250)은 제1 물질을 포함하지 않을 수 있다. 예를 들어, PMOS 트랜지스터를 형성하는 경우에, 보호층(250)은 압축 스트레스 물질인 Ge를 포함하지 않을 수 있다.
도 25를 참조하면, 도 24의 결과물 상에, 제1 층간 절연막(171)을 형성한다. 제1 층간 절연막(171)은 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
이어서, 제1 더미 게이트 전극(143)의 상면 및 제2 더미 게이트 전극(153)의 상면이 노출될 때까지, 제1 층간 절연막(171)을 평탄화한다. 이에 따라, 마스크 패턴(2014)이 제거될 수 있고, 제1 더미 게이트 전극(143)의 상면 및 제2 더미 게이트 전극(153)의 상면이 노출될 수 있다.
이어서, 제1 더미 게이트 절연막(141), 제2 더미 게이트 절연막(151), 제1 더미 게이트 전극(143) 및 제2 더미 게이트 전극(153)을 제거한다. 제1 더미 게이트 절연막(141), 제2 더미 게이트 절연막(151), 제1 더미 게이트 전극(143) 및 제2 더미 게이트 전극(153)을 제거함에 따라, 필드 절연막(110)을 노출시키는 제4 트렌치(TR4) 및 제5 트렌치(TR5)가 형성될 수 있다.
도 26을 참조하면, 제4 트렌치(TR4) 내에 제1 게이트 절연막(122)을 형성하고, 제1 게이트 절연막(122) 상에 제1 게이트 전극(124)을 형성한다. 또한, 제5 트렌치(TR5) 내에 제2 게이트 절연막(132)을 형성하고, 제2 게이트 절연막(132) 상에 제2 게이트 전극(134)을 형성한다. 이에 따라, 제4 트렌치(TR4) 내에 제1 게이트 구조체(120)가 형성될 수 있고, 제5 트렌치(TR5) 내에 제2 게이트 구조체(130)가 형성될 수 있다.
구체적으로, 제4 트렌치(TR4)의 측벽 및 하면을 따라 컨포멀하게 제1 게이트 절연막(122)을 형성할 수 있다. 또한, 제5 트렌치(TR5)의 측벽 및 하면을 따라 컨포멀하게 제2 게이트 절연막(132)을 형성할 수 있다. 제1 게이트 절연막(122) 및 제2 게이트 절연막(132)은 예를 들어, 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다.
제1 게이트 전극(124)은 금속층을 포함할 수 있다. 도시된 것처럼, 제1 게이트 전극(124)은, 제1 게이트 절연막(122) 상에 제1 금속층(MG1) 및 제2 금속층(MG2)을 차례로 적층하여 형성할 수 있다. 제1 게이트 전극(124)과 마찬가지로, 제2 게이트 전극(134)은 금속층을 포함할 수 있다. 도시된 것처럼, 제2 게이트 전극(134)은, 제2 게이트 절연막(132) 상에 제3 금속층(MG3) 및 제4 금속층(MG4)을 차례로 적층하여 형성할 수 있다.
제1 금속층(MG1) 및 제3 금속층(MG3)은 예를 들어, TiN, TaN, TiC, TaC, TiAl, 및 TiAlC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2) 및 제4 금속층(MG4)은 예를 들어, W, Al, TiN, 및 Co 중 적어도 하나를 포함할 수 있다.
도 6 내지 도 9 및 도 27을 참조하면, 도 26의 결과물 상에, 제2 층간 절연막(172)을 형성한다. 제2 층간 절연막(172)은 예를 들어, 산화막, 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
이어서, 제1 층간 절연막(171)과 제2 층간 절연막(172)을 관통하고, 공유 에피택셜 패턴(200)의 일부를 관통하는 컨택홀(CH)을 형성한다. 공유 에피택셜 패턴(200)의 캡핑 에피층(240)은 높게 형성되므로, 컨택홀(CH)을 형성하는 공정에서 에피택셜 패턴이 과도하게 식각되어 쇼트가 발생하는 문제를 방지할 수 있다. 또한, 식각률이 낮은 보호층(250)은 공유 에피택셜 패턴(200)의 식각량을 감소시킬 수 있다.
이어서, 컨택홀(CH)을 채우도록, 컨택(180)을 형성한다. 컨택(180)은 컨택홀(CH)의 하면에 형성된 실리사이드막(181), 제1 도전막(182) 및 제2 도전막(184)을 포함할 수 있다. 구체적으로, 제1 도전막(182)은 컨택홀(CH)의 측벽과 실리사이드막(181)의 상면을 따라 컨포말하게 형성될 수 있다. 제2 도전막(184)은 제1 도전막(182) 상에서 컨택홀(CH)을 채우도록 형성될 수 있다.
실리사이드막(181)은 예를 들어, Pt, Ni, Co 등을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 도전막(182)은 예를 들어, Ti 또는 TiN을 포함할 수 있고, 제2 도전막(184)은 예를 들어, W, Al 또는 Cu 등을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 필드 절연막
120, 130: 게이트 구조체 200: 공유 에피택셜 패턴
205, 215: 시드층 210, 220: 제1 에피층, 제2 에피층
230: 연결 에피층 240: 캡핑 에피층
F11, F12: 핀형 패턴 TR1, TR2: 트렌치
LI1: 교선 201, 202, 203, 204: 공유 경사면

Claims (10)

  1. 기판 상에, 제1 방향을 따라 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴;
    상기 제1 핀형 패턴 및 제2 핀형 패턴 상에, 서로 이격되어 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 구조체 및 제2 게이트 구조체; 및
    상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 사이에, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴을 연결하는 공유 에피택셜 패턴을 포함하고,
    상기 공유 에피택셜 패턴의 상면은,
    상기 제1 게이트 구조체와 상기 제2 게이트 구조체를 연결하는 제1 공유 경사면 및 제2 공유 경사면과,
    상기 제1 게이트 구조체와 접촉하고, 상기 제1 공유 경사면 및 상기 제2 공유 경사면을 연결하는 제3 공유 경사면과,
    상기 제2 게이트 구조체와 접촉하고, 상기 제1 공유 경사면 및 상기 제2 공유 경사면을 연결하는 제4 공유 경사면을 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제3 공유 경사면 및 상기 제4 공유 경사면은, 상기 제1 게이트 구조체와 상기 제2 게이트 구조체 사이에서 만나 교선을 형성하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 공유 경사면 및 상기 제2 공유 경사면은, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 상에서 만나 교선을 형성하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 기판 상에, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 사이에서 상기 제1 방향으로 연장되는 제3 핀형 패턴을 더 포함하고,
    상기 공유 에피택셜 패턴은 상기 제1 핀형 패턴, 상기 제2 핀형 패턴 및 상기 제3 핀형 패턴을 연결하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 기판 상에, 상기 제1 핀형 패턴 및 상기 제2 핀형 패턴 사이를 채우는 필드 절연막과,
    상기 공유 에피택셜 패턴과 상기 필드 절연막 사이에 개재되는 에어갭을 더 포함하는 반도체 장치.
  6. 기판 상의 제1 핀형 패턴 및 제2 핀형 패턴; 및
    상기 제1 핀형 패턴 및 상기 제2 핀형 패턴을 연결하는 공유 에피택셜 패턴을 포함하고,
    상기 공유 에피택셜 패턴은,
    상기 제1 핀형 패턴 상의 제1 에피층과,
    상기 제2 핀형 패턴 상의 제2 에피층과,
    상기 제1 에피층과 상기 제2 에피층 사이에 개재되는 제1 연결 에피층과,
    상기 제1 에피층, 상기 제2 에피층 및 상기 제1 연결 에피층 상의 캡핑 에피층을 포함하고,
    상기 캡핑 에피층의 최상부는 상기 제1 에피층의 최상부, 상기 제2 에피층의 최상부 및 상기 제1 연결 에피층의 최상부보다 높은 반도체 장치.
  7. 제 6항에 있어서,
    상기 제1 에피층의 상면은, 상기 기판의 상면에 대해 경사를 갖고 상기 제1 연결 에피층과 비접촉되는 제1 상부 경사면을 포함하고,
    상기 제2 에피층의 상면은, 상기 기판의 상면에 대해 경사를 갖고 상기 제1 연결 에피층과 비접촉되는 제2 상부 경사면을 포함하고,
    상기 캡핑 에피층의 상면은, 상기 제1 상부 경사면으로부터 연장되는 제1 캡핑 경사면과, 상기 제2 상부 경사면으로부터 연장되는 제2 캡핑 경사면을 포함하는 반도체 장치.
  8. 기판 상의 제1 핀형 패턴;
    상기 제1 핀형 패턴 상에, 상기 제1 핀형 패턴과 교차하고, 서로 인접하는 제1 게이트 구조체 및 제2 게이트 구조체; 및
    상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 사이에, 상기 제1 핀형 패턴 상의 공유 에피택셜 패턴을 포함하고,
    상기 제1 핀형 패턴은, 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 사이에 형성되는 제1 트렌치를 포함하고,
    상기 공유 에피택셜 패턴은, 상기 제1 트렌치를 채우는 제1 에피층과, 상기 제1 에피층 상의 캡핑 에피층을 포함하고,
    상기 캡핑 에피층의 하면은 상기 제1 핀형 패턴의 상면보다 높고,
    상기 캡핑 에피층의 상면은 상기 기판의 상면에 대해 경사를 갖는 반도체 장치.
  9. 제 8항에 있어서,
    상기 캡핑 에피층의 상면은, 상기 기판의 상면에 대해 경사를 갖고 상기 제1 게이트 구조체와 접촉하는 제1 캡핑 경사면과, 상기 기판의 상면에 대해 경사를 갖고 상기 제2 게이트 구조체와 접촉하는 제2 캡핑 경사면을 포함하는 반도체 장치.
  10. 기판 상에, 제1 방향을 따라 각각 연장되는 제1 핀형 패턴 및 제2 핀형 패턴을 형성하고,
    상기 제1 핀형 패턴 및 제2 핀형 패턴 상에, 서로 이격되어 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제1 게이트 구조체 및 제2 게이트 구조체를 형성하고,
    상기 제1 핀형 패턴 상에 제1 에피층을 형성하고,
    상기 제2 핀형 패턴 상에 제2 에피층을 형성하고,
    상기 제1 에피층과 상기 제2 에피층 사이에 연결 에피층을 형성하고,
    상기 제1 에피층, 상기 제2 에피층 및 상기 연결 에피층 상에, 상기 제1 에피층의 최상부, 상기 제2 에피층의 최상부 및 상기 연결 에피층의 최상부보다 높은 최상부를 갖는 캡핑 에피층을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
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