KR20170040723A - 집적 회로 및 이의 제조 방법 - Google Patents

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KR20170040723A
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쿤무 리
밍후아 유
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  • Thin Film Transistor (AREA)

Abstract

집적 회로는 제 1 반도체 핀, 제 1 에피택시 구조물, 및 적어도 두 개의 제 1 유전체 핀 측벽 구조물들을 포함한다. 제 1 에피택시 구조물은 제 1 반도체 핀 상에 배치된다. 제 1 유전체 핀 측벽 구조물들은 제 1 에피택시 구조물의 대향 측벽 상에 배치된다. 제 1 유전체 핀 측벽 구조물들은 상이한 높이를 갖는다.

Description

집적 회로 및 이의 제조 방법{INTEGRATED CIRCUIT AND MANUFACTURING METHOD THEREOF}
반도체 산업이 높은 디바이스 밀도, 높은 성능, 및 비용 절감을 추구하여 나노미터 기술 공정 노드로 진행함에 따라, 제조 및 설계 문제를 모두의 과제는 핀 전계 효과 트랜지스터(fin field effect transistor; FinFET)와 같은 입체적인 설계의 개발을 야기하였다. FinFET는 기판의 면에 수직인 방향으로 기판 위로 상승된 확장 반도체 핀을 포함한다. FET의 채널은 이 수직 핀에 형성된다. 게이트는 핀 위에 제공된다(예컨대, 랩핑). FinFET는 또한 쇼트 채널 효과를 감소시킬 수 있다.
집적 회로는 제 1 반도체 핀, 제 1 에피택시 구조물, 및 적어도 두 개의 제 1 유전체 핀 측벽 구조물들을 포함한다. 제 1 에피택시 구조물은 제 1 반도체 핀 상에 배치된다. 제 1 유전체 핀 측벽 구조물들은 제 1 에피택시 구조물의 대향 측벽 상에 배치된다. 제 1 유전체 핀 측벽 구조물들은 상이한 높이를 갖는다.
본 발명개시의 양태들은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 산업계에서의 표준적인 실시에 따라, 다양한 피처(feature)들은 실척도로 도시되지 않았음을 유념한다. 사실, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 여섯 개의 트랜지스터(6T) SRAM 셀의 회로도이다.
도 2a 내지 도 6a는 본 발명개시의 일부 실시예들에 따라, 다양한 단계에서의 집적 회로를 제조하기 위한 방법의 평면면도이다.
도 2b 내지 도 6b는 도 2a 내지 도 6a의 영역 B의 배경도이다.
도 4c는 도 4a의 라인 C-C을 따라 취해진 횡단면도이다.
도 6c는 도 6a의 라인 C-C을 따라 취해진 횡단면도이다.
도 7은 에피택시 구조물의 폭 대 유전체 핀 측벽 구조물의 높이의 관계를 나타내는 그래프이다.
다음의 발명개시는 제공된 주제의 상이한 피처들을 구현하는 다수의 상이한 실시예들, 또는 예들을 제공한다. 컴포넌트 및 배치의 특정한 예들은 본 발명개시를 단순화하기 위해 이하에 설명된다. 물론, 이러한 설명은 단지 예일 뿐 제한하기 위한 것이 아니다. 예를 들어, 이어지는 설명에서 제 2 피처 위에 또는 제 2 피처 상에 제 1 피처의 형성은, 제 1 피처 및 제 2 피처가 직접 접촉하여 형성되는 실시예들을 포함할 수 있고, 제 1 피처 및 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처들이 형성되는 실시예들을 또한 포함할 수 있다. 게다가, 본 발명개시는 다양한 예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간략함과 명료함을 위한 것으로, 그 자체가 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하지 않는다.
더욱이, "아래", "밑", "하위", "위", "상위" 등과 같은 공간적 관계 용어들이 도면들에 나타난 바와 같이 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하는데 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적 관계 용어들은 도면에 도시된 방향은 물론 사용 중이거나 동작 중인 디바이스의 상이한 방향들을 포함하기 위한 것이다. 장치는 다른 식으로 배향될 수 있고(90도 회전 또는 다른 방향으로 있음), 그에 맞춰 본 명세서에서 이용되는 공간적 관계 설명이 또한 이해된다.
본 발명개시는 실시예들, 핀 전계 효과 트랜지스터(FinFET)로 형성된 스태틱 랜덤 액세스 메모리(static random-access memory; SRAM)에 대하여 설명될 것이다. 하지만, 본 발명개시의 실시예들은 또한 다양한 집적 회로에도 적용될 수 있다. 다양한 실시예들은 첨부 도면들을 참조하여 상세하게 설명될 것이다.
스태틱 랜덤 액세스 메모리(SRAM)는 각각의 비트를 저장하기 위해 쌍안정 래칭 회로를 이용하는 휘발성 반도체 메모리 타입이다. SRAM에서의 각각의 비트는 두 개의 교차 결합된 인버터들을 형성하는 네 개의 트랜지스터들(PU-1, PU-2, PD-1, 및 PD-2) 상에 저장된다. 이러한 SRAM 셀은 0 및 1을 나타내기 위해 이용되는 두 개의 안정 상태를 갖는다. 두 개의 추가의 액세스 트랜지스터들(PG-1 및 PG-2)이 판독 및 기록 동작 동안 저장 셀에 대한 액세스를 제어하기 위해 제공된다.
도 1은 여섯 개의 트랜지스터(6T) SRAM 셀의 회로도이다. SRAM 셀(100)은 풀업 트랜지스터(PU-1) 및 풀다운 트랜지스터(PD-1)에 의해 형성된 제 1 인버터(102)를 포함한다. SRAM 셀(100)은 풀업 트랜지스터(PU-2) 및 풀다운 트랜지스터(PD-2)에 의해 형성된 제 2 인버터(104)를 더 포함한다. 더욱이, 제 1 인버터(102) 및 제 2 인버터(104) 모두는 전압 버스(Vdd) 및 접지 전위(Vss) 사이에 결합된다. 일부 실시예들에서, 풀업 트랜지스터들(PU-1 및 PU-2)은 p형 금속 산화물 반도체(p-type metal oxide semiconductor; PMOS) 트랜지스터일 수 있고, 풀다운 트랜지스터들(PD-1 및 PD-2)은 n형 금속 산화물 반도체(n-type metal oxide semiconductor; NMOS) 트랜지스터일 수 있으며, 본 발명개시의 특허청구되는 범위는 이것으로 한정되지 않는다.
도 1에서, 제 1 인버터(102) 및 제 2 인버터(104)는 교차 결합된다. 즉, 제 1 인버터(102)는 제 2 인버터(104)의 출력에 연결된 입력을 갖는다. 마찬가지로, 제 2 인버터(104)는 제 1 인버터(102)의 출력에 연결된 입력을 갖는다. 제 1 인버터(102)의 출력은 저장 노드(103)로 언급된다. 마찬가지로, 제 2 인버터(104)의 출력은 저장 노드(105)로 언급된다. 일반 동작 모드에서, 저장 노드(103)는 저장 노드(105)와 반대 논리 상태에 있다. 두 개의 교차 결합된 인버터들을 이용함으로써, SRAM 셀(100)은 래치 구조를 이용하여 데이터를 유지할 수 있어서 전력이 Vdd를 통해 공급되는 한 저장된 데이터는 리프레시 사이클의 적용이 없으면 손실되지 않을 것이다.
6T SRAM 셀을 이용하는 SRAM 디바이스에서, 셀들은 행과 열로 배치된다. SRAM 어레이의 열은 비트 라인 쌍, 즉, 제 1 비트 라인(BL) 및 제 2 비트 라인(BLB)에 의해 형성된다. SRAM 디바이스의 셀들은 개개의 비트 라인 쌍 사이에 배치된다. 도 1에 도시된 바와 같이, SRAM 셀(100)은 비트 라인(BL)과 비트 라인(BLB) 사이에 위치된다.
도 1에 도시된 바와 같이, SRAM 셀(100)은 비트 라인(BL)과 제 1 인버터(102)의 출력(103) 사이에 연결된 제 1 패스 게이트 트랜지스터(PG-1)를 더 포함한다. SRAM 셀(100)은 비트 라인(BLB)과 제 2 인버터(104)의 출력(105) 사이에 연결된 제 2 패스 게이트 트랜지스터(PG-2)를 더 포함한다. 제 1 패스 게이트 트랜지스터(PG-1) 및 제 2 패스 게이트 트랜지스터(PG-2)의 게이트들은 워드 라인(WL)에 연결되고, 워드 라인(WL)은 SRAM 어레이의 한 행에 있는 SRAM 셀들을 연결한다.
동작 시에, 패스 게이트 트랜지스터들(PG-1 및 PG-2)이 비활성이면, 전력이 Vdd를 통해 제공되는 한 SRAM 셀(100)은 저장 노드들(103 및 105)에서 무기한으로 상보성 값들을 유지할 것이다. 교차 결합된 인버터 쌍의 각각의 인버터는 서로의 입력을 구동하기 때문에, 저장 노드에서 전압을 유지한다. 이러한 상황은 전력이 SRAM으로부터 제거될 때까지, 또는 기록 사이클이 수행되어 저장 노드의 저장된 데이터를 변경할 때가지 안정 상태를 유지할 것이다.
도 1의 회로도에서, 풀업 트랜지스터들(PU-1, PU-2)은 p형 트랜지스터이다. 풀다운 트랜지스터들(PD-1, PD-2), 및 패스 게이트 트랜지스터들(PG-1, PG-2)은 n형 트랜지스터이다. 다양한 실시예들에 따라, 풀업 트랜지스터들(PU-1, PU-2), 풀다운 트랜지스터들(PD-1, PD-2), 및 패스 게이트 트랜지스터들(PG-1, PG-2)은 FinFET로 구현될 수 있다.
도 1의 SRAM 셀(100)의 구조물은 6T-SRAM의 맥락으로 설명된다. 그러나, 당업자는 본원에 기술된 다양한 실시예들의 피처들이 8T-SRAM 메모리 디바이스, 또는 SRAM과는 다른 메모리 디바이스와 같은 다른 타입의 디바이스들을 형성하기 위해 이용될 수 있다는 것을 이해해야 한다. 더욱이, 본 발명개시의 실시예들은 독립형 메모리 디바이스, 다른 집적 회로와 통합된 메모리 디바이스 등으로서 이용될 수 있다. 따라서, 본원에 논의된 실시예들은 본 발명개시를 제조하고 이용하는 방법들에 대한 예시이며, 본 발명개시의 범위를 한정하지 않는다.
도 2a 내지 도 6a는 본 발명개시의 일부 실시예들에 따라 다양한 단계들에서의 집적 회로를 제조하기 위한 방법의 평면도이고, 도 2b 내지 도 6b는 도 2a 내지 도 6a의 영역 B의 배경도이다. 도 2a 내지 도 6a에서, 집적 회로는 네 개의 메모리 셀들(200a, 200b, 200c, 및 200d)을 포함하는 SRAM 디바이스이다. 그러나, 일부 다른 실시예들에서, SRAM 디바이스의 메모리 셀들(200a, 200b, 200c, 및 200d)의 수는 이것으로 한정되지 않는다. 도 2a 및 도 2b를 참조한다. 기판(210)이 제공된다. 일부 실시예들에서, 기판(210)은 반도체 물질일 수 있고, 예를 들어, 그레이드 층 또는 매립층을 포함하는 공지된 구조물을 포함할 수 있다. 일부 실시예들에서, 기판(210)은 비도핑되거나 도핑(예컨대, p형, n형, 또는 이들의 조합)될 수 있는 벌크 실리콘을 포함한다. 반도체 디바이스 형성에 적합한 다른 물질들이 이용될 수 있다. 게르마늄, 석영, 사파이어 및 유리와 같은 다른 물질들이 대안적으로 기판(210)을 위해 이용될 수 있다. 대안적으로, 실리콘 기판(210)은 벌크 실리콘층 상에 형성된 실리콘-게르마늄층과 같은 다층 구조물 또는 절연체 상의 실리콘(semiconductor-on-insulator; SOI)의 활성층일 수 있다.
복수의 제 1 웰 영역들(212) 및 복수의 제 2 웰 영역들(216)이 기판(210)에 형성된다. 제 2 웰 영역들(216) 중 하나가 두 개의 제 1 웰 영역들(212) 사이에 형성된다. 일부 실시예들에서, 제 1 웰 영역(212)은 p웰 영역이고, 제 2 웰 영역(216)은 n웰 영역이며, 특허청구되는 범위는 이것으로 한정되지 않는다. 일부 실시예들에서, 제 1 웰 영역(212)은 붕소 이온과 같은 P 도펀트 물질로 주입되고, 제 2 웰 영역(216)은 비소 이온과 같은 N 도펀트 물질로 주입된다. 제 1 웰 영역(212)의 주입 동안, 제 2 웰 영역(216)은 마스크(예컨대, 포토레지스트)로 커버되고, 제 2 웰 영역(216)의 주입 동안, 제 1 웰 영역(212)은 마스크(예컨대, 포토레지스트)로 커버된다.
복수의 반도체 핀들(222a, 222b, 224, 226a, 226b, 및 228)이 기판(210) 상에 형성된다. 더욱 상세하게, 반도체 핀들(222a, 222b, 226a 및 226b)은 제 1 웰 영역(212) 상에 형성되고, 반도체 핀들(224 및 228)은 제 2 웰 영역(216) 상에 형성된다. 일부 실시예들에서, 반도체 핀들(222a, 222b, 224, 226a, 226b, 및 228)은 실리콘을 포함한다. 도 2a의 반도체 핀들(222a, 222b, 224, 226a, 226b, 및 228)의 수는 예시적인 것으로, 본 발명개시의 특허청구되는 범위를 한정하지 않아야 한다는 것을 유념한다. 당업자는 실제 상황에 따라 반도체 핀들(222a, 222b, 224, 226a, 226b, 및 228)에 대한 적합한 수를 선택할 수 있다. 예를 들어, 도 2a에서, 반도체 핀(222)(222a 및 222b)의 수는 두 개이고, 반도체 핀(226)(226a 및 226b)도 그러하다. 그러나, 일부 다른 실시예들에서, 제 1 웰 영역(212)에서의 반도체 핀들의 수는 각각 두 개 이상일 수 있다.
도 2a에서, 반도체 핀들(222a와 222b)(또는, 226a와 226b) 사이의 제 1 거리(D1)는 반도체 핀들(222a와 224)(또는, 226a와 228) 사이의 제 2 거리(D2)보다 짧다. 즉, 제 1 웰 영역(212) 상의 반도체 핀들(222a, 222b, 226a, 226b)은 제 2 웰 영역(216) 상의 반도체 핀들(224 및 228)보다 조밀하다.
반도체 핀들(222a, 222b, 224, 226a, 226b, 및 228)은, 예를 들어, 포토리소그래피 기술을 이용하여 기판(210)을 패턴화 및 에칭함으로써 형성될 수 있다. 일부 실시예들에서, 포토레지스트 물질의 층(도시되지 않음)이 기판(210) 위에 퇴적된다. 포토레지스트 물질의 층은 원하는 패턴(이 경우에, 반도체 핀들(222a, 222b, 224, 226a, 226b, 및 228))에 따라 방사능 처리(노출)되고, 포토레지스트 물질의 일부분을 제거하기 위해 현상된다. 남아 있는 포토레지스트 물질은 에칭과 같은 후속 공정 단계로부터 밑에 있는 물질을 보호한다. 산화물 또는 실리콘 질화물 마스크와 같은 다른 마스크들이 에칭 공정에 또한 이용될 수 있다는 것을 유념해야 한다.
도 3a 및 도 3b를 참조한다. 반도체 핀들(224 및 228)의 일부분이 제거된다. 예를 들어, 반도체 핀들(224 및 228) 양자 모두에 대한 패턴을 포함하는 포토마스크(도시되지 않음)가 유지될 반도체 핀들(224 및 228)의 일부분을 보호하기 위해 이용된다. 그런 다음, 반도체 핀들(224 및 228) 양자 모두의 노출된 부분들은 동시에 에칭된다.
그 뒤에, 복수의 격리 구조물(230)이 기판(210) 상에 형성된다. 격리 구조물(230)은 반도체 핀들(222a, 222b, 224, 226a, 226b, 및 228) 주위에 쉘로우 트렌치 격리(shallow trench isolation; STI) 역할을 하고, 전구체로서 산소 및 테트라에틸오소실리케이트(tetra-ethyl-ortho-silicate; TEOS)를 이용하는 화학적 기상 증착(chemical vapor deposition; CVD) 기술에 의해 형성될 수 있다. 일부 다른 실시예들에서, 격리 구조물(230)은 기판(210) 내에 산소, 질소, 탄소 등과 같은 이온을 주입함으로써 형성될 수 있다. 또 다른 일부 실시예들에서, 격리 구조물(230)은 SOI 웨이퍼의 절연체층이다.
도 4a 및 도 4b를 참조한다. 복수의 게이트 스택들(242, 244, 246, 및 248)이 반도체 핀들(222a, 222b, 224, 226a, 226b, 및 228)의 일부분 상에 형성되고, 반도체 핀들(222a, 222b, 224, 226a, 226b, 및 228)의 다른 부분들은 노출시킨다. 더욱 상세하게, 일부 실시예들에서, 게이트 스택(242)은 반도체 핀들(222a, 222b 및 224)의 일부분 상에 형성되고, 반도체 핀(228)의 일부분 상에 또한 형성되며; 일부 실시예들에서, 게이트 스택(244)은 반도체 핀들(226a, 226b, 및 228)의 일부분 상에 형성되고, 반도체 핀(224)의 일부분 상에 또한 형성되며, 게이트 스택(264)은 반도체 핀들(222a 및 222b)의 일부분 상에 형성되고, 게이트 스택(248)은 반도체 핀들(226a 및 226b)의 일부분 상에 형성된다.
도 4b에 도시된 바와 같이, 게이트 스택들(242, 244, 246, 및 248) 중 적어도 하나는 게이트 절연체층(240a) 및 게이트 전극층(240b)을 포함한다. 게이트 절연체층(240a)은 게이트 전극층(240b)과 기판(210) 사이에 퇴적되고, 반도체 핀들(222a, 222b, 224, 226a, 226b, 및 228) 상에 형성된다. 게이트 절연체층(240a)은 전자 공핍을 방지하고, 예를 들어, 금속 산화물, 금속 질화물, 금속 실리케이트, 전이 금속-산화물, 전이 금속-질화물, 전이 금속-실리케이트, 금속의 산화질화물, 금속 알루민산염, 지르코늄 실리케이트, 지르코늄 알루민산염, 또는 이들의 조합과 같은 하이-k(high-k) 유전체 물질을 포함할 수 있다. 일부 실시예들은 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 산화질화물(HfSiON), 하프늄 탄탈룸 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 란타늄 산화물(LaO), 지르코늄 산화물(ZrO), 티타늄 산화물(TiO), 탄탈룸 산화물(Ta2O5), 이트륨 산화물(Y2O3), 스트론튬 티타늄 산화물(SrTiO3, STO), 바륨 티타늄 산화물(BaTiO3, BTO), 바륨 지르코늄 산화물(BaZrO), 하프늄 란타늄 산화물(HfLaO), 란타늄 실리콘 산화물(LaSiO), 알루미늄 실리콘 산화물(AlSiO), 알루미늄 산화물(Al2O3), 실리콘 질화물(Si3N4), 산화질화물(SiON), 및 이들의 조합을 포함할 수 있다. 게이트 절연체층(240a)은 한 층의 실리콘 산화물(예컨대, 계면층) 및 다른 층의 하이-k 물질과 같은 다층 구조물을 가질 수 있다.
게이트 절연체층(240a)은 화학적 기상 증착(chemical vapor deposition; CVD), 물리적 기상 증착(physical vapor deposition; PVD), 원자층 증착(atomic layer deposition; ALD), 열 산화, 오존 산화, 다른 적합한 공정, 또는 이들의 조합을 이용하여 형성될 수 있다. 게이트 전극층(240b)은 반도체 핀들(222a, 222b, 224, 226a, 226b, 및 228)의 일부분 및 게이트 절연체층(240a)을 커버하기 위해 기판(210) 상에 형성된다. 일부 실시예들에서, 게이트 전극층(240b)은 폴리실리콘, 비결정질 실리콘 등과 같은 반도체 물질을 포함한다. 게이트 전극층(240b)은 도핑 또는 비도핑 상태로 퇴적될 수 있다. 예를 들어, 일부 실시예들에서, 게이트 전극층(240b)은 저압 화학적 기상 증착(low-pressure chemical vapor deposition; LPCVD)에 의해 비도핑 상태로 퇴적된 폴리실리콘을 포함한다. 폴리실리콘은, 예를 들어, 인시츄(in-situ) 도핑된 폴리실리콘의 로 증착(furnace deposition)에 의해 퇴적될 수도 있다. 대안적으로, 게이트 전극층(240b)은 텅스텐(W), 니켈(Ni), 알루미늄(Al), 탄탈룸(Ta), 티타늄(Ti) 또는 이들의 임의의 조합과 같은 금속을 포함하는 금속 게이트 또는 폴리실리콘 금속 합금을 포함할 수 있다.
도 4b에서, 복수의 게이트 스페이서들(250)이 기판(210) 위에 그리고 게이트 스택들(242, 244, 246, 및 248)의 측면을 따라 형성된다. 명확함을 위해, 게이트 스페이서(250)는 도 4b에는 예시되고 도 4a에서는 생략된다. 일부 실시예들에서, 게이트 스페이서(250)는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 다른 적합한 물질을 포함할 수 있다. 게이트 스페이서(250)는 단일 층 또는 다층 구조물을 포함할 수 있다. 게이트 스페이서(250)의 블랭킷 층이 CVD, PVD, ALD, 또는 다른 적합한 기술에 의해 형성될 수 있다. 그런 다음, 블랭킷 층 상에 이방성 에칭이 수행되어 게이트 스택들(242, 244, 246, 및 248)의 양측 상에 한 쌍의 게이트 스페이서(250)를 형성한다. 일부 실시예들에서, 게이트 스페이서(250)는 소스/드레인 영역과 같은 그 뒤에 형성되는 도핑 영역을 오프셋하기 위해 이용된다. 게이트 스페이서(250)는 소스/드레인 영역(접합) 프로파일을 설계 또는 수정하기 위해 더욱 이용될 수 있다.
복수의 유전체 핀 측벽 구조물들(262 및 263)이 반도체 핀들(222a 및 226a)의 대향 측벽 상에 형성되고, 복수의 유전체 핀 측벽 구조물들(264 및 265)이 반도체 핀(222b 및 226b)의 대향 측벽 상에 형성된다. 게다가, 복수의 유전체 핀 측벽 구조물들(266)이 반도체 핀(224 및 228)의 대향 측벽 상에 형성된다. 유전체 핀 측벽 구조물들(262 및 263)은 반도체 핀들(222a 및 226a)을 따라 형성되고, 유전체 핀 측벽 구조물들(264 및 265)은 반도체 핀들(222b 및 226b)을 따라 형성되며, 유전체 핀 측벽 구조물들(266)은 반도체 핀들(224 및 228)을 따라 형성된다. 더욱 상세하게, 단일 SRAM 셀(200a)(또는 200b 또는 200c 또는 200d)에서, 유전체 핀 측벽 구조물들(262 및 264)은 반도체 핀들(222a와 222b)(또는 226a와 226b) 사이에 형성되고, 반도체 핀(222a)(또는 226a)은 유전체 핀 측벽 구조물들(262와 263) 사이에 형성되며, 반도체 핀(222b)(또는 226b)은 유전체 핀 측벽 구조물들(264와 265) 사이에 형성된다. 게다가, 도 4b에서, 유전체 핀 측벽 구조물(263)은 반도체 핀들(222a와 224)(또는 226a와 228) 사이에 배치된다. 그러므로, 유전체 핀 측벽 구조물들(262 및 264)은 내부 유전체 핀 측벽 구조물로서 언급될 수 있고, 유전체 핀 측벽 구조물들(263 및 265)은 외부 유전체 핀 측벽 구조물로서 언급될 수 있다.
유전체 핀 측벽 구조물들(262, 263, 264, 265, 및 266)을 형성하기 위해, 일부 실시예들에서, 퇴적 가스가 반도체 핀들(222a, 222b, 224, 226a, 226b, 및 228) 상에 제공되어 그 위에 유전체층(도시되지 않음)을 형성한다. 일부 실시예들에서, 퇴적은 플라즈마 강화 화학적 기상 증착(CVD) 공정을 이용하여 에칭 챔버에서 인시츄 수행되고, 이는 반도체 핀들(222a, 222b, 224, 226a, 226b, 및 228)을 커버하기 위해 유전체층을 퇴적한다. 퇴적 공정은 이러한 퇴적의 선택성을 허용하기 위해 일부 이온 충격 에너지를 인가할 수 있다. 퇴적 가스가 유동성이고, 반도체 핀들(222a와 222b)(또는 226a와 226b) 사이의 제 1 거리(D1)가 반도체 핀들(222a와 224)(또는 226a와 228) 사이의 제 2 거리(D2)보다 짧기 때문에, 반도체 핀들(222a와 224)(또는 226a와 228) 사이에 퇴적된 유전체 물질의 양은 반도체 핀들(222a와 222b)(또는 226a와 226b) 사이에 퇴적된 유전체 물질의 양보다 많다. 다시 말해서, 제 1 반도체 핀(222a)(222b, 226a, 및/또는 226b)의 측벽들 중 다른 하나보다 반도체 핀(222a)(222b, 226a, 및/또는 226b)의 측벽들 중 하나 상에 더욱 많은 유전체 물질이 퇴적된다. 따라서, 형성된 유전체층은 반도체 핀들(222a와 222b)(또는 226a와 226b) 사이에서보다 반도체 핀들(222a와 224)(또는 226a와 228) 사이에서 더욱 두껍다. 그 뒤에, 유전체층은 유전체 핀 측벽 구조물(262, 263, 264, 265, 및 266)을 형성하기 위해 에치 백 된다. 일부 실시예들에서, 퇴적 가스는 제 1 가스 전구체 및 제 2 가스 전구체의 조합일 수 있지만, 이것으로 한정되지 않는다. 제 1 가스 전구체는 실리콘 원자를 함유하는 화합물(예컨대, SiH4, SiH3, SiCl2H2)을 포함하고, 제 2 가스 전구체는 질소 원자를 함유하는 화합물(예컨대, NH3, N20)을 포함한다. 예를 들어, SiCl2H2 가스는 실리콘 질화물 퇴적층을 형성하기 위해 NH3와 반응한다. 그런 다음, 실리콘 질화물 퇴적층은 HBr, Cl2, CH4, CHF3, CH2F2, CF4, Ar, H2, N2, O2 또는 이들의 조합과 같은 에칭 가스를 이용함으로써 에칭된다.
도 4c는 도 4a의 라인 C-C을 따라 취해진 횡단면도이다. 도 4c에서, 유전체 핀 측벽 구조물(262)은 높이(H1)를 갖고, 유전체 핀 측벽 구조물(263)은 높이(H1)보다 큰 높이(H2)를 갖는다. 더욱이, 격리 구조물(230)로부터 돌출된 반도체 핀(222a)의 일부분은 높이(H1) 및 높이(H2)보다 큰 높이(H3)를 갖는다. 또한, 유전체 핀 측벽 구조물(264)은 높이(H4)를 갖고, 유전체 핀 측벽 구조물(265)은 높이(H4)보다 큰 높이(H5)를 갖는다. 더욱이, 격리 구조물(230)로부터 돌출된 반도체 핀(222b)의 일부분은 높이(H4) 및 높이(H5)보다 큰 높이(H6)를 갖는다. 게다가, 유전체 핀 측벽 구조물(266)은 실질적으로 동일한 높이를 갖거나 상이한 높이를 가질 수 있다. 일부 실시예들에서, 유전체 핀 측벽 구조물(266) 중 하나는 높이(H7)를 갖는다. 격리 구조물(230)로부터 돌출된 반도체 핀(224)의 일부분은 높이(H7)보다 큰 높이(H8)를 갖는다. 일부 실시예들에서, 높이들(H1, H2, H3, 및 H4)은 대략 10 nm 내지 대략 25 nm의 범위에 있을 수 있고, 특허청구되는 범위는 이것으로 한정되지 않는다. 높이들(H1, H2, H3, 및 H4)은, 예를 들어, 에칭에 의해, 조정될 수 있어, 그 위에 형성된 에피택시 구조물(272a, 272b, 및 276)(도 6a 및 도 6b 참조)의 프로파일을 조정할 수 있다.
도 4a에서, 반도체 핀들(222a 및 222b) 및 게이트 스택(242)은 풀다운 트랜지스터(PD-1)를 형성하고, 반도체 핀(224) 및 게이트 스택(242)은 풀업 트랜지스터(PU-1)를 형성한다. 다시 말해서, 풀다운 트랜지스터(PD-1) 및 풀업 트랜지스터(PU-1)는 게이트 스택(242)을 공유한다. 반도체 핀들(226a 및 226b) 및 게이트 스택(224)은 다른 풀다운 트랜지스터(PD-2)를 형성하고, 반도체 핀(228) 및 게이트 스택(244)은 다른 풀업 트랜지스터(PU-2)를 형성한다. 다시 말해서, 풀다운 트랜지스터(PD-2) 및 풀업 트랜지스터(PU-2)는 게이트 스택(244)을 공유한다. 또한, 반도체 핀(222a 및 222b) 및 게이트 스택(246)은 패스 게이트 트랜지스터(PG-1)를 형성한다. 다시 말해서, 풀다운 트랜지스터(PD-1) 및 패스 게이트 트랜지스터(PG-1)는 반도체 핀들(222a 및 222b)을 공유한다. 반도체 핀들(226a 및 226b) 및 게이트 스택(248)은 다른 패스 게이트 트랜지스터(PG-2)를 형성한다. 다시 말해서, 풀다운 트랜지스터(PD-2) 및 패스 게이트 트랜지스터(PG-2)는 반도체 핀들(226a 및 226b)을 공유한다. 그러므로, SRAM 셀(200a)은 6-트랜지스터(6T) SRAM이다. 그러나, 당업자는 본원에 설명된 다양한 실시예들의 피처들은 8T-SRAM 메모리 디바이스 또는 다른 집적 회로들과 같은 다른 타입의 디바이스를 형성하기 위해 이용될 수 있다는 것을 이해해야 한다.
도 4a에서, SRAM 셀(200a 내지 200d)은 어레이(본원에서 SRAM 디바이스)를 형성하기 위해 함께 배치될 경우, 셀 레이아웃은 높은 패킹 밀도를 가능하게 하기 위해 플립되거나 회전될 수 있다. 종종 셀 경계 또는 축에 대해 셀을 플립하고 원래 셀에 인접하게 플립 셀을 놓음으로써, 공통 노드 및 접속부가 결합되어 패킹 밀도를 증가시키기 위해 결합될 수 있다. 예를 들어, SRAM 셀(200a 내지 200d)은 서로 미러 이미지 및 회전 이미지일 수 있다. 구체적으로, SRAM 셀들(200a 및 200b)은 Y 축에 걸쳐 미러 이미지이고, SRAM 셀들(200c 및 200d)도 그러하다. SRAM 셀들(200a 및 200c)은 X 축에 걸쳐 미러 이미지이고, SRAM 셀들(200b 및 200d)도 그러하다. 게다가, 대각선 SRAM 셀들[SRAM 셀들(200a와 200d); SRAM 셀들(200b와 200c)]은 180도로 서로 회전된 이미지이다.
도 5a 및 도 5b를 참조한다. 게이트 스택들(242, 244, 246, 및 248) 및 게이트 스페이서(250) 양자 모두에 의해 노출된 반도체 핀들(222a, 222b, 224, 226a, 226b, 및 228)의 일부분이 부분적으로 제거되어(또는 부분적으로 리세스되어) 반도체 핀들(222a, 222b, 224, 226a, 226b, 및 228)에 리세스(R)를 형성한다. 도 5a 및 도 5b에서, 리세스(R)는 그 상부 부분으로서 유전체 핀 측벽 구조물들(262 및 263)(또는 264 및 265, 또는 266)로 형성된다. 일부 실시예들에서, 리세스(R)의 측벽은 실질적으로 서로 수직 평행하다. 일부 다른 실시예들에서, 리세스(R)는 비수직 평행 프로파일로 형성된다.
도 5b에서, 반도체 핀(222a)은 적어도 하나의 채널 부분(223ac) 및 적어도 하나의 리세스 부분(223ar)을 포함한다. 게이트 스택(242)은 채널 부분(223ac)을 커버하고, 리세스(R)는 리세스 부분(223ar) 상에 형성된다. 반도체 핀(222b)은 적어도 하나의 채널 부분(223bc) 및 적어도 하나의 리세스 부분(223br)을 포함한다. 게이트 스택(242)은 채널 부분(223bc)을 커버하고, 리세스(R)는 리세스 부분(223br) 상에 형성된다. 반도체 핀(224)은 적어도 하나의 채널 부분(225c) 및 적어도 하나의 리세스 부분(225r)을 포함한다. 게이트 스택(242)은 채널 부분(225c)을 커버하고, 리세스(R)는 리세스 부분(225r) 상에 형성된다. 또한, 반도체 핀들(226a, 226b, 228)은 개별적으로 적어도 하나의 채널 부분 및 적어도 하나의 리세스 부분(도시되지 않음)을 포함한다. 반도체 핀들(226a, 226b, 228)의 채널 부분들 및 리세스 부분들이 채널 부분들(223ac, 223bc, 225c) 및 리세스 부분들(223ar, 223br, 225r)과 유사한 구성을 갖기 때문에, 이에 대한 설명은 이하에서 반복되지 않을 것이다.
리세스 공정은 습식 에칭 공정, 건식 에칭 공정, 및/또는 이들의 조합을 포함할 수 있다. 리세스 공정은 또한 선택적 습식 에칭 또는 선택적 건식 에칭을 포함할 수 있다. 습식 에칭 용액은 수산화 테트라메틸 암모늄(tetramethylammonium hydroxide; TMAH), HF/HNO3/CH3COOH 용액, 또는 다른 적합한 용액을 포함한다. 건식 및 습식 에칭 공정은 이용되는 에천트, 에칭 온도, 에칭 용액 농도, 에칭 압력, 소스 전력, RF 바이어스 전력, 에천트 유속, 및 다른 적합한 파라미터들과 같은 조정될 수 있는 에칭 파라미티터를 갖는다. 예를 들어, 습식 에칭 용액은 NH4OH, KOH(수산화 칼륨), HF(불산), TMAH(수산화 테트라메틸 암모늄), 다른 적합한 습식 에칭 용액, 또는 이들의 조합을 포함할 수 있다. 건식 에칭 공정은 염소계 화학적 성질을 이용하는 바이어스된 플라즈마 에칭 공정을 포함한다. 다른 건식 에천트 가스는 CF4, NF3, SF6, 및 He를 포함한다. 건식 에칭은 또한 DRIE(deep reactive-ion etching)와 같은 메커니즘을 이용하여 이방성으로 수행될 수도 있다.
도 6a 및 도 6b를 참조한다. 복수의 에피택시 구조물들(272a)이 반도체 핀들(222a 및 226a)(도 4a 참조)의 리세스(R)에 각각 형성되고, 복수의 에피택시 구조물들(272b)이 반도체 핀들(222b 및 226b)(도 4a 참조)의 리세스(R)에 각각 형성되며, 복수의 에피택시 구조물들(276)이 반도체 핀들(224 및 228)(도 4a 참조)의 리세스(R)에 각각 형성된다. 에피택시 구조물들(272a, 272b, 및 276)은 리세스(R)로부터 돌출된다. Si 피처, SiGe 피처, 및/또는 반도체 핀들(222a, 222b, 224, 226a, 226b, 및 228) 상에 결정질 상태로 형성될 수 있는 다른 적합한 피처와 같은 에피택시 구조물(272a, 272b, 및 276)은 하나 이상의 에피택시 또는 에피택셜(epi) 공정을 이용하여 형성될 수 있다. 일부 실시예들에서, 에피택시 구조물들(272a, 272b, 및 276)의 격자 상수는 반도체 핀들(222a, 222b, 224, 226a, 226b, 및 228)의 격자 상수와 상이하고, 에피택시 구조물들(272a, 272b, 및 276)은 반도체 디바이스의 캐리어 이동도를 인에이블시키고 디바이스 성능을 향상시키기 위해 변형되거나 응력이 가해진다. 에피택시 구조물들(272a, 272b 및 276)은 게르마늄(Ge) 또는 실리콘(Si)과 같은 반도체 물질; 또는 갈륨 비소(GaAs), 알루미늄 갈륨 비소(AlGaAs)와 같은 화합물 반도체 물질; 또는 실리콘 게르마늄(SiGe), 갈륨 비소 인(GaAsP)과 같은 반도체 합금을 포함할 수 있다. 에피택시 구조물들(272a, 272b 및 276)은 적합한 결정학적 방향(예컨대, (100), (110), 또는 (111) 결정학적 방향)을 갖는다.
일부 실시예들에서, 에피택시 구조물(272a 및 272b)은 n형 에피택시 구조물이고, 에피택시 구조물(276)은 p형 에피택시 구조물이다. 에피택시 구조물들(272a, 272b 및 276)은 상이한 에피택시 공정으로 형성될 수 있다. 에피택시 구조물들(272a 및 272b)은 SiP, SiC, SiPC, Si, III-V족 화합물 반도체 물질 또는 이들의 조합을 포함할 수 있고, 에피택시 구조물(276)은 SiGe, SiGeC, Ge, Si, III-V족 반도체 물질, 또는 이들의 조합을 포함할 수 있다. 에피택시 구조물들(272a 및 272b)의 형성 동안에, 인 또는 비소와 같은 n형 불순물이 에피택시의 진행으로 도핑될 수 있다. 예를 들어, 에피택시 구조물들(272a 및 272b)이 SiC 또는 Si를 포함하면, n형 불순물이 도핑된다. 게다가, 에피택시 구조물(276)의 형성 동안, 붕소 또는 BF2와 같은 p형 불순물이 에피택시의 진행으로 도핑될 수 있다. 예를 들어, 에피택시 구조물(276)이 SiGe를 포함하면, p형 불순물이 도핑된다. 에피택시 공정은 CVD 증착 기술(예컨대, 기상 에피택시(vapor-phase epitaxy; VPE) 및/또는 초고진공 CVD(ultra-high vacuum CVD; UHV-CVD)), 분자 빔 에피택시, 및/또는 다른 적합한 공정을 포함한다. 에피택시 공정은 반도체 핀들(222a, 222b, 224, 226a, 226b)의 조성(예컨대, 실리콘)과 상호 작용하는 기체 및/또는 액체 전구체를 이용할 수 있다. 따라서, 변형된 채널이 달성되어 캐리어 이동도를 증가시키고 디바이스 성능을 향상시킬 수 있다. 에피택시 구조물들(272a, 272b, 및 276)은 인시츄 도핑될 수 있다. 에피택시 구조물들(272a, 272b, 및 276)이 인시츄 도핑되지 않으면, 제 2 주입 공정(즉, 접합 주입 공정)이 에피택시 구조물들(272a, 272b, 및 276)을 도핑하기 위해 수행된다. 하나 이상의 어닐링 공정이 수행되어 에피택시 구조물들(272a, 272b, 및 276)을 활성화시킬 수 있다. 어닐링 공정은 급속 써멀 어닐(rapid thermal anneal; RTA) 및/또는 레이저 어닐링 공정을 포함할 수 있다.
도 6c는 도 6a의 라인 C-C을 따라 취해진 횡단면도이다. 에피택시 구조물(276)은 상부 부분(277a), 및 상부 부분(277a)과 기판(210) 사이에 배치된 바디 부분(277b)을 갖는다. 상부 부분(277a)은 폭(W1)을 갖고, 바디 부분(277b)은 폭(W1)보다 짧은 폭(W2)을 갖는다. 더욱이, 반도체 핀들(224 및 228) 중 하나는 폭(W3)을 갖고, 폭(W2) 및 폭(W3)은 실질적으로 동일하며, 특허청구되는 범위는 이것으로 한정되지 않는다. 유전체 핀 측벽 구조물(266)은 에피택시 구조물(276)의 바디 부분(277b)의 대향 측벽 상에 배치되고, 에피택시 구조물(276)의 상부 부분(277a)은 유전체 핀 측벽 구조물(266) 상에 배치된다. 일부 실시예들에서, 에피택시 구조물(276)의 상부 부분(277a)은 유전체 핀 측벽 구조물(266) 위에 나타나는 패싯 표면(facet surface)을 갖는다.
게다가, 에피택시 구조물(272a)은 상부 부분(273a), 및 상부 부분(273a)과 기판(210) 사이에 배치된 바디 부분(273b)을 갖는다. 상부 부분(273a)은 폭(W1')을 갖고, 바디 부분(273b)은 폭(W1')보다 짧은 폭(W2')을 갖는다. 더욱이, 반도체 핀들(222a 및 226a) 중 하나는 폭(W3')을 갖고, 폭(W2') 및 폭(W3')은 실질적으로 동일하며, 특허청구되는 범위는 이것으로 한정되지 않는다. 유전체 핀 측벽 구조물들(262 및 263)은 에피택시 구조물(272a)의 바디 부분(273b)의 대향 측벽 상에 배치되고, 에피택시 구조물(272a)의 상부 부분(273a)은 유전체 핀 측벽 구조물들(262 및 263) 상에 배치된다. 일부 실시예들에서, 에피택시 구조물(272a)의 상부 부분(273a)은 유전체 핀 측벽 구조물들(262 및 263) 위에 나타나는 둥근 표면을 갖는다.
게다가, 에피택시 구조물(272b)은 상부 부분(274a), 및 상부 부분(274a)과 기판(210) 사이에 배치된 바디 부분(274b)을 갖는다. 상부 부분(274a)은 폭(W1")을 갖고, 바디 부분(274b)은 폭(W1")보다 짧은 폭(W2")을 갖는다. 더욱이, 반도체 핀들(222b 및 226b) 중 하나는 폭(W3")을 갖고, 폭(W2") 및 폭(W3")은 실질적으로 동일하며, 특허청구되는 범위는 이것으로 한정되지 않는다. 유전체 핀 측벽 구조물들(264 및 265)은 에피택시 구조물(272b)의 바디 부분(274b)의 대향 측벽 상에 배치되고, 에피택시 구조물(272b)의 상부 부분(274a)은 유전체 핀 측벽 구조물들(264 및 265) 상에 배치된다. 일부 실시예들에서, 에피택시 구조물(272b)의 상부 부분(274a)은 유전체 핀 측벽 구조물들(264 및 265) 위에 나타나는 둥근 표면을 갖는다.
도 6c에서, 에피택시 구조물들(272a 및 272b)은 물리적으로 연결(또는 함께 병합)되고, 에피택시 구조물(276)은 에피택시 구조물들(272a 및 272b)로부터 분리(또는 격리)된다. 더욱 상세하게, 에피택시 구조물(272a)은 에피택시 구조물(276)을 향하는 것보다 에피택시 구조물(272b)을 향해 더욱 연장된다. 다시 말해서, 반도체 핀들(222a 및 222b) 사이에 위치하는 에피택시 구조물(272a)의 일부분은 폭(W4)을 갖고, 반도체 핀들(222a 및 224) 사이에 위치하는 에피택시 구조물(272a)의 다른 부분은 폭(W5)을 가지며, 폭(W4)은 폭(W5)보다 크다. 따라서, 에피택시 구조물(272a)은 중심에서 벗어나 형성되고, 에피택시 구조물들(272a 및 276) 사이의 측방향 공간은 증가된다. 유사하게, 에피택시 구조물(272b)은 인접한 SRAM 셀(200b)(도 6a 참조)을 향한 것보다 에피택시 구조물(272a)을 향해 더욱 연장된다. 다시 말해서, 반도체 핀들(222a 및 222b) 사이에 위치하는 에피택시 구조물(272b)의 일부분은 폭(W6)을 갖고, 격리 구조물(230') 위에 위치하는 에피택시 구조물(272b)의 다른 부분은 폭(W7)을 가지며, 폭(W6)은 폭(W7)보다 크다. 따라서, 에피택시 구조물(272b)은 중심에서 벗어나 형성된다. 그러므로, 에피택시 구조물들(272a 및 272b)은 물리적으로 연결될 수 있다. 일부 실시예들에서, 폭(W4) 및 폭(W6)은 대략 10 nm보다 클 수 있고, 폭(W5) 및 폭(W7)은 대략 5 nm 내지 대략 15 nm의 범위에 있을 수 있으며, 특허청구되는 범위는 이것으로 한정되지 않는다.
도 6a에서, 반도체 핀들(222a, 222b)(도 4a 참조), 그 위에 형성된 에피택시 구조물들(272a 및 272b), 에피택시 구조물들(272a 및 272b)의 대향 측벽 상에 형성된 유전체 핀 측벽 구조물들(262, 263, 264, 및 265)(도 4a 참조), 및 게이트 스택(242)은 풀다운 트랜지스터(PD-1)를 형성한다. 반도체 핀(224)(도 4a 참조), 그 위에 형성된 에피택시 구조물(276), 에피택시 구조물(276)의 대향 측벽 상에 형성된 유전체 핀 측벽 구조물(266)(도 4a 참조), 및 게이트 스택(242)은 풀업 트랜지스터(PU-1)를 형성한다. 반도체 핀들(226a, 226b)(도 4a 참조), 그 위에 형성된 에피택시 구조물들(272a 및 272b), 에피택시 구조물들(272a 및 272b)의 대향 측벽 상에 형성된 유전체 핀 측벽 구조물들(262, 263, 264, 및 265), 및 게이트 스택(244)은 풀다운 트랜지스터(PD-2)를 형성한다. 반도체 핀(228)(도 4a 참조), 그 위에 형성된 에피택시 구조물(276), 에피택시 구조물(276)의 대향 측벽 상에 형성된 유전체 핀 측벽 구조물(266), 및 게이트 스택(244)은 풀업 트랜지스터(PU-2)를 형성한다. 반도체 핀들(222a, 222b), 그 위에 형성된 에피택시 구조물들(272a 및 272b), 에피택시 구조물들(272a 및 272b)의 대향 측벽 상에 형성된 유전체 핀 측벽 구조물들(262, 263, 264, 및 265), 및 게이트 스택(246)은 패스 게이트 트랜지스터(PG-1)를 형성한다. 반도체 핀들(226a, 226b)(도 4a 참조), 그 위에 형성된 에피택시 구조물들(272a 및 272b), 에피택시 구조물들(272a 및 272b)의 대향 측벽 상에 형성된 유전체 핀 측벽 구조물들(262, 263, 264, 및 265), 및 게이트 스택(248)은 패스 게이트 트랜지스터(PG-2)를 형성한다. 그러므로, SRAM 셀(200a)은 6-트랜지스터(6T) SRAM이다. 그러나, 당업자는 본원에 설명된 다양한 실시예들의 피처들이 8T-SRAM 메모리 디바이스와 같은 다른 타입의 디바이스를 형성하기 위해 이용될 수 있다는 것을 이해해야 한다.
도 7은 에피택시 구조물의 (측방향) 폭 대 유전체 핀 측벽 구조물의 높이의 관계를 나타내는 그래프이다. 그래프의 수직축은 유전체 핀 측벽 구조물의 높이를 도시하고, 수평축은 에피택시 구조물의 (측방향) 폭(예컨대, 도 6c의 폭 W1, W1' 또는 W2')을 도시한다. 도 7에서, 반도체 핀의 폭은 대략 6 nm이고, 반도체 핀의 높이는 대략 50 nm이며, 격리 구조물의 높이는 대략 10 nm이다.
전술한 실시예들에 따라, 유전체 핀 측벽 구조물이 반도체 핀의 대향 측벽 상에 배치되기 때문에, 에피택시 구조물의 형성은 유전체 핀 측벽 구조물에 의해 조정될 수 있다. 더욱 상세하게, 에피택시 구조물의 에피택시 성장은 수직적으로 측방향으로 모두 연장된다. 유전체 핀 측벽 구조물은 에피택시 구조물의 수직 및 측방향 에피택시 성장을 조정할 수 있어, 에피택시 구조물은 유전체 핀 측벽 구조물의 구성에 따라 서로 분리되거나 함께 병합될 수 있다. 더욱 상세하게, 동일한 반도체 핀의 대향 측벽 상의 유전체 핀 측벽 구조물의 높이는 상이하여, 그 위에 형성된 에피택시 구조물은 중심을 벗어날 수 있다. 따라서, 인접 에피택시 구조물은 물리적으로 연결되거나 더욱 분리될 수 있다.
일부 실시예들에 따라, 집적 회로는 제 1 반도체 핀, 제 1 에피택시 구조물, 및 적어도 두 개의 제 1 유전체 핀 측벽 구조물들을 포함한다. 제 1 에피택시 구조물은 제 1 반도체 핀 상에 배치된다. 제 1 측벽 구조물들은 제 1 에피택시 구조물의 대향 측벽 상에 배치된다. 제 1 유전체 핀 측벽 구조물들은 상이한 높이를 갖는다.
일부 실시예들에 따라, 집적 회로는 제 1 트랜지스터를 포함한다. 제 1 트랜지스터는 제 1 반도체 핀, 제 2 반도체 핀, 제 1 게이트 스택, 적어도 하나의 제 1 에피택시 구조물, 적어도 하나의 제 2 에피택시 구조물, 적어도 두 개의 제 1 유전체 핀 측벽 구조물들, 및 적어도 두 개의 제 2 유전체 핀 측벽 구조물들을 포함한다. 제 1 반도체 핀은 적어도 하나의 리세스 부분 및 적어도 하나의 채널 부분을 갖는다. 제 2 반도체 핀은 적어도 하나의 리세스 부분 및 적어도 하나의 채널 부분을 갖는다. 제 1 게이트 스택은 제 1 반도체 핀 및 제 2 반도체 핀의 채널 부분들을 커버하고, 제 1 반도체 핀 및 제 2 반도체 핀의 리세스 부분들을 커버되지 않은 상태로 남긴다. 제 1 에피택시 구조물 및 제 2 에피택시 구조물은 각각 제 1 반도체 핀 및 제 2 반도체 핀의 리세스 부분들 상에 배치된다. 제 1 에피택시 구조물 및 제 2 에피택시 구조물은 함께 병합된다. 제 1 유전체 핀 측벽 구조물들은 제 1 에피택시 구조물의 대향 측벽 상에 배치된다. 제 1 에피택시 구조물과 제 2 에피택시 구조물 사이에 배치된 제 1 유전체 핀 측벽 구조물들 중 하나는 제 1 유전체 핀 측벽 구조물들 중 다른 하나보다 낮다. 제 2 유전체 핀 측벽 구조물들은 제 2 에피택시 구조물의 대향 측벽 상에 배치된다.
일부 실시예들에 따라, 집적 회로를 제조하기 위한 방법은 제 1 반도체 핀을 형성하는 단계를 포함한다. 방법은 제 1 반도체 핀의 대향 측벽 상에 적어도 두 개의 제 1 유전체 핀 측벽 구조물들을 형성하는 단계를 포함한다. 제 1 유전체 핀 측벽 구조물들은 상이한 높이를 갖는다. 방법은 제 1 유전체 핀 측벽 구조물들 사이에 제 1 반도체 핀의 적어도 일부분을 리세스하는 단계를 포함한다. 방법은 제 1 반도체 핀의 리세스 부분 상에 제 1 에피택시 구조물을 형성하는 단계를 포함한다.
당업자가 본 발명개시의 양태들을 더욱 잘 이해할 수 있도록 앞서 말한 것은 여러 실시예들의 특징들을 설명하였다. 당업자는 본 명세서에 도입된 실시예들의 동일한 이점들을 달성 및/또는 동일한 목적을 수행하는 구조 및 다른 공정을 설계 또는 수정하기 위한 기본으로서 본 발명개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 또한, 등가 구조물이 본 발명개시의 사상과 범위로부터 벗어나지 않도록 실현해야 하며, 본 발명개시의 사상과 범위로부터 벗어나지 않고 여기에서 다양한 변경, 대체 및 변화를 행할 수 있다.

Claims (10)

  1. 집적 회로에 있어서,
    제 1 반도체 핀;
    상기 제 1 반도체 핀 상에 배치된 제 1 에피택시 구조물; 및
    상기 제 1 에피택시 구조물의 대향 측벽 상에 배치된 적어도 두 개의 제 1 유전체 핀 측벽 구조물들로서, 상기 제 1 유전체 핀 측벽 구조물들은 상이한 높이를 갖는 것인, 적어도 두 개의 제 1 유전체 핀 측벽 구조물들
    을 포함하는 집적 회로.
  2. 제 1 항에 있어서, 상기 제 1 에피택시 구조물은,
    제 1 폭을 갖는 상부 부분; 및
    상기 상부 부분과 상기 제 1 반도체 핀 사이에 배치된 바디 부분을 포함하고, 상기 바디 부분은 상기 제 1 폭보다 짧은 제 2 폭을 갖고, 상기 제 1 유전체 핀 측벽 구조물들은 상기 제 1 에피택시 구조물의 상기 바디 부분의 대향 측벽 상에 배치되며, 상기 상부 부분은 상기 제 1 유전체 핀 측벽 구조물들 상에 배치되는 것인, 집적 회로.
  3. 제 2 항에 있어서, 상기 제 1 반도체 핀은 상기 제 1 에피택시 구조물의 상기 바디 부분의 상기 제 2 폭과 동일한 제 3 폭을 갖는 것인, 집적 회로.
  4. 제 1 항에 있어서,
    제 2 반도체 핀; 및
    상기 제 2 반도체 핀 상에 배치되고 상기 제 1 에피택시 구조물에 물리적으로 연결된 제 2 에피택시 구조물
    을 더 포함하는 집적 회로.
  5. 제 4 항에 있어서,
    상기 제 2 에피택시 구조물의 대향 측벽 상에 배치된 적어도 두 개의 제 2 유전체 핀 측벽 구조물들을 더 포함하고, 상기 제 2 유전체 핀 측벽 구조물들은 상이한 높이를 갖는 것인, 집적 회로.
  6. 제 4 항에 있어서,
    제 3 반도체 핀으로서, 상기 제 1 반도체 핀은 상기 제 2 반도체 핀과 상기 제 3 반도체 핀 사이에 배치되는 것인, 제 3 반도체 핀; 및
    상기 제 3 반도체 핀 상에 배치된 제 3 에피택시 구조물로서, 상기 제 3 에피택시 구조물은 상기 제 1 에피택시 구조물로부터 분리되는 것인, 제 3 에피택시 구조물을 더 포함하는 집적 회로.
  7. 제 6 항에 있어서,
    상기 제 3 에피택시 구조물의 대향 측벽 상에 배치된 적어도 두 개의 제 3 유전체 핀 측벽 구조물들을 더 포함하는 집적 회로.
  8. 제 6 항에 있어서, 상기 제 1 반도체 핀과 상기 제 2 반도체 핀 사이의 제 1 거리는 상기 제 1 반도체 핀과 상기 제 3 반도체 핀 사이의 제 2 거리보다 짧은 것인, 집적 회로.
  9. 집적 회로에 있어서,
    제 1 트랜지스터를 포함하고, 상기 제 1 트랜지스터는,
    적어도 하나의 리세스 부분 및 적어도 하나의 채널 부분을 갖는 제 1 반도체 핀;
    적어도 하나의 리세스 부분 및 적어도 하나의 채널 부분을 갖는 제 2 반도체 핀;
    상기 제 1 반도체 핀 및 상기 제 2 반도체 핀의 채널 부분들을 커버하고, 상기 제 1 반도체 핀 및 상기 제 2 반도체 핀의 리세스 부분들을 커버되지 않은 상태로 남기는 제 1 게이트 스택;
    상기 제 1 반도체 핀 및 상기 제 2 반도체 핀의 리세스 부분들 상에 각각 배치된 적어도 하나의 제 1 에피택시 구조물 및 적어도 하나의 제 2 에피택시 구조물로서, 상기 제 1 에피택시 구조물 및 상기 제 2 에피택시 구조물은 함께 병합되는 것인, 적어도 하나의 제 1 에피택시 구조물 및 적어도 하나의 제 2 에피택시 구조물;
    상기 제 1 에피택시 구조물의 대향 측벽 상에 배치된 적어도 두 개의 제 1 유전체 핀 측벽 구조물들로서, 상기 제 1 에피택시 구조물과 상기 제 2 에피택시 구조물 사이에 배치된 상기 제 1 유전체 핀 측벽 구조물들 중 하나는 상기 제 1 유전체 핀 측벽 구조물들 중 다른 하나보다 낮은 것인, 적어도 두 개의 제 1 유전체 핀 측벽 구조물들; 및
    상기 제 2 에피택시 구조물의 대향 측벽 상에 배치된 적어도 두 개의 제 2 유전체 핀 측벽 구조물들
    을 포함하는 것인, 집적 회로.
  10. 집적 회로를 제조하기 위한 방법에 있어서,
    제 1 반도체 핀을 형성하는 단계;
    상기 제 1 반도체 핀의 대향 측벽 상에 적어도 두 개의 제 1 유전체 핀 측벽 구조물들을 형성하는 단계로서, 상기 제 1 유전체 핀 측벽 구조물들은 상이한 높이를 갖는 것인, 적어도 두 개의 제 1 유전체 핀 측벽 구조물들을 형성하는 단계;
    상기 제 1 유전체 핀 측벽 구조물들 사이에 상기 제 1 반도체 핀의 적어도 일부분을 리세스하는 단계; 및
    상기 제 1 반도체 핀의 상기 리세스 부분 상에 제 1 에피택시 구조물을 형성하는 단계
    를 포함하는 집적 회로를 제조하기 위한 방법.
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