KR20140112374A - 핀펫 내의 반도체 구조체 형성 방법 - Google Patents
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Abstract
전류 향상 구조체를 포함하는 비평면 트랜지스터 제조 방법이 제공된다. 상기 방법은 분리막을 포함하는 기판 위에 가로놓이고 직접적으로 서로 인접하는 제1 및 제2 핀 구조체를 형성하는 것을 포함할 수 있다. 상기 방법은 상기 제1 및 제2 핀 구조체 각각의 상면을 노출시키는 제1 및 제2 리세스를 포함하는 상기 분리막 상에 스페이서를 형성하는 것을 더 포함할 수 있다. 상기 스페이서는 상기 제1 및 제2 리세스 사이의 상기 분리막 상면을 덮을 수 있다. 상기 방법은 또한, 상기 제1 및 제2 리세스 내에 상기 제1 및 제2 핀 구조체 각각과 컨택하도록 제1 및 제2 전류 향상 구조체를 형성하는 것을 포함할 수 있다.
Description
본 발명은 핀펫 내의 반도체 구조체 형성 방법에 관한 것이다.
핀 트랜지스터를 포함하는 비평면(non-planar) 반도체는 집적 회로 장치의 집적도를 증가시키기 위한 스케일링 기술의 하나로써 적용될 수 있다. 추가적으로, 소오스/드레인 영역 상의 스트레스 유발 물질(stressor material)은 고집적 회로 장치에 의해 운반되는 전류를 증가시키기 위해 적용될 수 있다. 스트레서 물질은 머지(merge)되거나 머지되지 않은 구조체를 갖는 에피층(epitaxial layers)일 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 채널 영역의 캐리어 이동도를 개선하고 전류량을 증가시키는 핀펫 내의 반도체 구조체 형성 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
핀펫 내의 반도체 구조체 형성 방법은, 분리막을 포함하는 기판 위에 가로놓이며 직접적으로 서로 인접하는 제1 및 제2 핀 구조체를 포함할 수 있다. 상기 제1 및 제2 핀 구조체는 상기 분리막과 컨택할 수 있다. 상기 방법은 상기 분리막 상의 상기 제1 및 제2 핀 구조체 각각의 상면을 노출시키는 제1 및 제2 리세스를 포함하는 스페이서를 형성하는 것을 더 포함할 수 있고, 상기 스페이서는 상기 제1 및 제2 리세스 사이에서 상기 분리막 상면을 덮을 수 있다. 또한, 상기 방법은 상기 제1 및 제2 리세스 내에서 상기 제1 및 제2 핀 구조체 각각과 컨택하는 제1 및 제2 전류 향상 구조체를 형성하는 것을 포함할 수 있다.
몇몇 실시예에서, 상기 방법은 상기 제1 및 제2 리세스 각각의 폭이 상기 제1 및 제2 핀 구조체 의 폭보다 크도록 증가시키기 위해 상기 스페이서 측벽 일부를 제거하는 것도 포함할 수 있다.
몇몇 실시예에서, 상기 제1 및 제2 핀 구조체를 형성하는 것은 상기 기판 위에 직접적으로 서로 인접하게 가로놓이는 제1 및 제2 프리 핀 구조체를 형성하는 것을 포함할 수 있다. 상기 제1 및 제2 프리 핀 구조체는 상기 분리막과 컨택할 수 있다. 상기 제1 및 제2 핀 구조체를 형성하는 것은 상기 제1 및 제2 프리 핀 구조체 사이를 채우기 위해 상기 분리막과 상기 제1 및 제2 프리 핀 구조체 측벽 상에 스페이서를 형성하고, 상기 제1 및 제2 핀 구조체 각각을 형성하기 위해 그리고 상기 제1 및 제2 리세스 내의 상기 스페이서의 측벽을 노출시키기 위해 상기 제1 및 제2 프리 핀 구조체의 상면을 제거하는 것을 더 포함할 수 있다.
몇몇 실시예에 따르면, 상기 제1 및 제2 리세스를 형성하기 전에 상기 스페이서막을 일부 식각하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 상기 제1 및 제2 핀 구조체를 형성하는 것은 상기 제1 및 제2 핀 구조체를 상기 분리막 내에 적어도 일부 매립하는 것을 포함할 수 있다.
몇몇 실시예에 따르면, 상기 제1 및 제2 핀 구조체를 형성하는 것은 상기 제1 및 제2 핀 구조체가 상기 분리막 상면에 컨택하도록 형성하는 것을 포함할 수 있다. 상기 기판은 SOI(Silicon On Insulator)를 포함할 수 있고, 상기 분리막은 상기 SOI의 매립 절연체를 포함할 수 있다.
몇몇 실시예에서, 상기 제1 및 제2 프리 핀 구조체와 교차하고 컨택하는 게이트 구조체를 형성하고, 상기 분리막 상에 상기 스페이서를 형성하는 것은 상기 게이트 구조체의 측벽에 상기 스페이서를 형성하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 상기 스페이서는 상기 제1 및 제2 리세스 사이의 상기 분리막 상면을 전부 덮을 수 있다.
몇몇 실시예에 따르면, 상기 제1 및 제2 전류 향상 구조체를 형성하는 것은, 상기 제1 및 제2 핀 구조체가 포함하는 물질의 저항보다 낮은 저항을 갖는 물질을 포함하는 상기 제1 및 제2 전류 향상 구조체를 형성하는 것을 포함할 수 있다.
몇몇 실시예에서, 상기 제1 및 제2 전류 향상 구조체를 형성하는 것은, 상기 제1 및 제2 핀 구조체와 컨택하고, 스트레스 유발 물질을 포함하는 상기 제1 및 제2 전류 향상 구조체를 형성하는 것을 포함할 수 있다.
몇몇 실시예에서, 상기 스트레스 유발 물질을 포함하는 상기 제1 및 제2 전류 향상 구조체를 형성하는 것은, 상기 스페이서에 의해 제한되는 상기 제1 및 제2 리세스 내에 상기 스트레스 유발 물질을 에피 성장((epitaxially growth)시키는 것을 포함할 수 있다.
몇몇 실시예에서, 상기 제1 및 제2 전류 향상 구조체를 형성하는 것은 상기 스트레스 유발 물질 상에 하드마스크 물질을 형성하는 것을 더 포함할 수 있다.
몇몇 실시예에 따르면, 상기 하드마스크 물질을 형성하는 것은, 상기 스트레스 유발 물질을 포함하는 구성성분의 농도를 변화시키는 동안 상기 하드마스크 물질을 에피 성장시키는 것을 포함할 수 있다. 상기 하드마스크막은 상기 스트레스 유발 물질의 최상면과 컨택할 수 있다.
몇몇 실시예에 따르면, 상기 스트레스 유발 물질을 포함하는 상기 제1 및 제2 전류 향상 구조체를 형성하는 것은, 상기 제1 및 제2 핀 구조체가 포함하는 물질의 격자 상수보다 큰 격자 상수를 갖는 상기 스트레스 유발 물질을 형성하는 것을 포함할 수 있다.
몇몇 실시예에서, 상기 스페이서와 상기 제1 및 제2 전류 향상 구조체 상에 층간 절연막을 형성하고, 상기 층간 절연막 상에 컨택 패턴을 형성하고, 상기 제1 및 제2 전류 향상 구조체에 도달할 때까지 상기 컨택 패턴을 이용하여 상기 층간 절연막을 식각하는 것을 더 포함할 수 있다.
몇몇 실시예에 따르면, 상기 층간 절연막을 식각하는 것은, 상기 스페이서와 상기 제1 및 제2 전류 향상 구조체를 식각 정지막으로써 이용하여 상기 층간 절연막을 식각하는 것을 포함할 수 있다.
몇몇 실시예에 따르면, 상기 층간 절연막을 형성하기 전에, 상기 제1 및 제2 리세스 사이의 상기 분리막 상면을 덮도록 상기 스페이서 상에 절연막을 형성하는 것을 더 포함하고, 상기 층간 절연막을 식각하는 것은, 상기 절연막과 상기 제1 및 제2 전류 향상 구조체를 식각 정지막으로써 이용하여 상기 층간 절연막을 식각하는 것을 포함할 수 있다.
몇몇 실시예에서, 상기 층간 절연막을 식각한 후에 상기 제1 및 제2 전류 향상 구조체의 측벽을 노출하기 위해 상기 스페이서를 제거하고, 상기 제1 및 제2 전류 향상 구조체의 측벽과 컨택하도록 상기 제1 및 제2 전류 향상 구조체 상에 컨택을 형성하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 상기 층간 절연막을 형성하기 전에, 상기 제1 및 제2 리세스 사이의 상기 분리막 상면을 덮도록 상기 스페이서 상에 절연막을 형성하는 것을 더 포함하고, 상기 층간 절연막을 식각한 후에, 상기 제1 및 제2 전류 향상 구조체의 측벽을 노출하기 위해 상기 절연막을 제거하고, 상기 제1 및 제2 전류 향상 구조체의 측벽과 컨택하도록 상기 제1 및 제2 전류 향상 구조체 상에 컨택을 형성하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 상기 스페이서를 형성하는 것은 질화물을 포함하는 상기 스페이서를 형성하는 것을 포함할 수 있다.
몇몇 실시예에 따르면, 상기 층간 절연막은 상기 스페이서에 대하여 약 10:1의 식각 선택비를 가질 수 있다.
몇몇 실시예에 따르면, 상기 제1 및 제2 전류 향상 구조체를 형성하는 것은, 상기 제1 및 제2 전류 향상 구조체가 일정한 폭을 갖거나 상기 제1 및 제2 전류 향상 구조체의 하면에서 상면까지 점차적으로 감소하는 폭을 가질 수 있다.
핀펫 내의 반도체 구조체 형성 방법은 기판 상에 분리막을 형성하고, 상기 기판 상에 직접적으로 서로 인접하는 제1 및 제2 프리 핀 구조체를 형성하되, 상기 제1 및 제 2 프리 핀 구조체는 적어도 일부가 상기 분리막 내에 매립되어 있고, 상기 제1 및 제2 프리 핀 구조체 사이의 갭(gap)을 채우도록 상기 분리막과 상기 제1 및 제2 프리 핀 구조체의 측벽에 스페이서를 형성하고, 제1 및 제2 핀 구조체를 형성하기 위해 상기 제1 및 제2 프리 핀 구조체 각각의 상부를 제거하는 것을 포함할 수 있다. 상기 제1 및 제2 프리 핀 구조체의 상기 상부를 제거하는 것은, 상기 스페이서의 측벽을 노출하도록 제1 및 제2 리세스를 형성할 수 있다. 또한, 상기 방법은 상기 제1 및 제2 리세스 내에 상기 제1 및 제2 핀 구조체 각각과 컨택하도록 제1 및 제2 전류 향상 구조체를 형성하고, 상기 제1 및 제2 전류 향상 구조체와 상기 스페이서 상에 층간 절연막을 형성하고, 상기 층간 절연막 상에 컨택 패턴을 형성하고, 상기 컨택 패턴을 이용하여 상기 제1 및 제2 전류 향상 구조체에 도달할 때까지 상기 층간 절연막을 식각하고, 상기 제1 및 제2 전류 향상 구조체의 측벽을 노출하고, 상기 제1 및 제2 전류 향상 구조체 상에 상기 제1 및 제2 전류 향상 구조체의 측벽과 컨택하도록 컨택을 형성하는 것을 포함할 수 있다.
핀펫 내의 반도체 구조체 형성 방법은 기판 상에 분리막을 형성하고, 상기 기판 상에 직접적으로 서로 인접하는 제1 및 제2 핀 구조체를 형성하는 것을 포함할 수 있다. 상기 제1 및 제2 핀 구조체는 상기 분리막 내에 적어도 일부 매립될 수 있다. 상기 방법은 상기 제1 및 제2 핀 구조체 각각의 상면과 컨택하도록 제1 및 제2 스트레서를 형성하는 것을 더 포함할 수 있다. 또한 상기 방법은 상기 제1 및 제2 스트레서와 상기 식각 정지막 상에 층간 절연막을 형성하고, 상기 층간 절연막 상에 컨택 패턴을 형성하고, 상기 컨택 패턴을 이용하여 상기 제1 및 제2 스트레서에 도달할 때까지 상기 층간 절연막을 식각하고, 상기 제1 및 제2 스트레서의 측벽을 노출하기 위해 상기 식각 정지막을 제거하고, 상기 제1 및 제2 스트레서의 측벽과 컨택하도록 상기 제1 및 제2 스트레서 상에 컨택을 형성하는 것을 더 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 3은 본 발명의 몇몇 실시예에 따른 핀 트랜지스터의 사시도이다.
도 4 내지 도 11 및 도 14는 본 발명의 몇몇 실시예에 따라, 핀 트랜지스터 제조 방법의 일부로써 제공된 중간 단계 구조체를 도시한 사시도이다.
도 12, 도 13 및 도 15는 본 발명의 몇몇 실시예에 따라, 핀 트랜지스터 제조 방법의 일부로써 제공된 중간 단계 구조체를 도시한 단면도이다.
도 16은 본 발명의 몇몇 실시예에 따른 SRAM(Static Random Access Memory)의 회로도이다.
도 4 내지 도 11 및 도 14는 본 발명의 몇몇 실시예에 따라, 핀 트랜지스터 제조 방법의 일부로써 제공된 중간 단계 구조체를 도시한 사시도이다.
도 12, 도 13 및 도 15는 본 발명의 몇몇 실시예에 따라, 핀 트랜지스터 제조 방법의 일부로써 제공된 중간 단계 구조체를 도시한 단면도이다.
도 16은 본 발명의 몇몇 실시예에 따른 SRAM(Static Random Access Memory)의 회로도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않은 한 이상적으로 또는 과도하게 해석되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below 또는 beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있으며, 이 경우 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
도 1 내지 도 3은 도 1 내지 도 3은 본 발명의 몇몇 실시예에 따른 트랜지스터(101, 102, 103)의 사시도이다. 트랜지스터(101, 102, 103)는 비평면 채널을 갖는 비평면 트랜지스터일 수 있고, 멀티-게이트 트랜지스터, 예를 들어 트라이 게이트(tri-gate) 트랜지스터일 수 있다. 트랜지스터(101, 102, 103)는 SRAM에 포함될 수 있다.
도 1 및 도 2를 참조하면, 분리막(110)은 기판(100) 상에 형성될 수 있다. 서로 직접적으로 인접하는 제1 및 제2 핀 구조체(120)는 기판(100) 상에 형성된다. 제1 및 제2 핀 구조체(120)는 제1 방향으로 연장될 수 있다. 제1 및 제2 핀 구조체(120)는 분리막(110) 위로 돌출된 부분과 함께 분리막(110) 내에 일부 매립될 수 있다. 몇몇 실시예에 따르면, 제1 및 제2 핀 구조체(120)는 분리막(110) 내에 전부 매립될 수 있다. 제1 및 제2 핀 구조체(120)의 상면과 분리막(110)의 상면은 동일한 높이일 수 있다. 몇몇 실시예에서, 제1 및 제2 핀 구조체(120)의 상면과 분리막(110)의 상면은 다른 높이일 수 있다.
게이트 구조체(148) 하부의 제1 및 제2 핀 구조체(120)는 비평면 채널을 제공할 수 있다. 도 1 내지 도 3에 도시된 것과 같이, 게이트 구조체(148)는 예를 들어, 리플레이스먼트 공정(replacement process)을 이용하여 형성된 게이트 라스트 구조체(gate-last formed structure)일 수 있다. 몇몇 실시예에서, 게이트 구조체(148)는 게이트 라스트 구조체로 도시되어 있지만, 게이트 구조체(148)는 게이트 퍼스트 구조체(gate-first structure) 또는 다른 구조체일 수 있다. 게이트 구조체(148)는 제1 방향과 수직인 제2 방향으로 연장될 수 있다.
제1 및 제2 전류 향상 구조체(126)는 제1 및 제2 핀 구조체(120) 각각의 상면과 컨택하도록 제1 및 제2 핀 구조체(120) 상에 형성된다. 제1 및 제2 전류 향상 구조체(126)는 제1 및 제2 핀 구조체(120)와 함께 제1 방향으로 연장될 수 있다. 도 1에 도시된 바와 같이, 제1 및 제2 전류 향상 구조체(126)의 폭은 제1 및 제2 핀 구조체(120)의 폭과 같을 수 있다. 제1 및 제2 전류 향상 구조체(126)의 측벽은 제1 및 제2 핀 구조체(120)의 측벽과 정렬될 수 있다. 몇몇 실시예에서, 제1 및 제2 전류 향상 구조체(126)의 측벽은 제1 및 제2 핀 구조체(120)의 측벽과 자기 정렬(self-align)될 수 있다.
몇몇 실시예에서, 도 2에 도시된 바와 같이, 제1 및 제2 전류 향상 구조체(126)의 폭은 제1 및 제2 핀 구조체(120)의 폭보다 클 수 있다. 제1 및 제2 전류 향상 구조체(126)의 측벽은 제1 및 제2 핀 구조체(120)의 측벽과 정렬되지 않을 수 있다.
제1 및 제2 전류 향상 구조체(126)는 제1 및 제2 핀 구조체(120) 각각과 컨택하는 하부막(122)과, 하부막(122) 상의 상부막(124)을 포함할 수 있다. 2개 막의 스택(stack)으로 도시되어 있으나, 제1 및 제2 전류 향상 구조체(126)는 단일막 또는 3개 이상의 막을 포함하는 복수막일 수 있다.
제1 및 제2 전류 향상 구조체(126)의 폭은 제1 및 제2 전류 향상 구조체(126)의 하면에서 상면까지 점차적으로 감소할 수 있다. 제1 및 제2 전류 향상 구조체(126)의 폭이, 제1 및 제2 전류 향상 구조체(126)의 하면에서부터 상면까지 증가하면, 제1 및 제2 전류 향상 구조체(126) 사이에 형성된 컨택(150) 내에 보이드(void)가 형성될 수 있다. 몇몇 실시예에서, 제1 및 제2 전류 향상 구조체(126)의 폭은 일정할 수 있다.
스페이서(130)는 제1 및 제2 전류 향상 구조체(126) 사이의 분리막(110) 상면을 덮도록 제1 및 제2 전류 향상 구조체(126)의 측벽에 형성된다. 도 1에 도시된 바와 같이, 스페이서(130)는 제1 및 제2 전류 향상 구조체(126) 사이의 갭을 일부 채울 수 있고 절연막(132)은 스페이서(130) 상에 형성될 수 있다. 도 2에 도시된 바와 같이, 몇몇 실시예에서, 스페이서(130)는 제1 및 제2 전류 향상 구조체(126) 사이의 갭을 전부 채울 수 있다. 또한, 스페이서(130)는 게이트 구조체(148)의 측벽 상에 형성될 수 있다.
컨택(150)은 제1 및 제2 전류 향상 구조체(126)의 측벽과 컨택하도록 제1 및 제2 전류 향상 구조체(126) 상에 형성될 수 있다. 컨택(150)은 제1 방향과 수직인 제2 방향으로 연장될 수 있고, 제1 및 제2 전류 향상 구조체(126)와 교차할 수 있다. 컨택(150)의 하면은 분리막(110)의 상면과 컨택할 수 있다. 몇몇 실시예에서, 컨택(150)의 하면은 분리막(110)의 상면보다 높기 때문에, 컨택(150)의 하면은 분리막(110)의 상면과 컨택하지 않을 수 있다.
게이트 구조체(148)는 게이트 절연막(140)과 게이트 절연막(140) 상에 형성된 게이트 전극(146)을 포함할 수 있다. 게이트 전극(146)은 제1 및 제2 게이트 전극(142, 144)을 포함하는 2개 막의 스택을 포함할 수 있다. 제1 게이트 전극(142)은 게이트 절연막(140) 상에 컨포말하게 형성될 수 있고 제2 게이트 전극(144)은 제1 게이트 전극(142)에 의해 정의된 갭을 채울 수 있다. 몇몇 실시예에서, 게이트 전극(146)은 3개 이상의 막을 포함하는 스택을 포함할 수 있다.
도 3을 참조하면, 기판막(100′)과 매립 절연체(112)를 포함하는 SOI(Silicon On Insulator) 기판이, 기판으로써 사용될 수 있다. 제1 및 제2 핀 구조체(120)는 매립 절연체(112)의 상면과 컨택할 수 있다. 매립 절연체(112)는 제1 및 제2 핀 구조체(120) 서로를 전기적으로 고립시킨다. 스페이서(130)는 제1 및 제2 핀 구조체(120) 사이의 매립 절연체(112)의 상면을 덮는다. 스페이서(130)는 제1 및 제2 전류 향상 구조체(126) 사이의 갭을 일부 또는 전부 채울 수 있다.
도 4 내지 도 10 및 도 14는 본 발명의 몇몇 실시예에 따라 핀 트랜지스터 제조 방법의 일부로써 제공된 중간 단계 구조체를 도시한 사시도이다.
도 4를 참조하면, 직접적으로 서로 인접하는 제1 및 제2 프리(preliminary) 핀 구조체(120′)는 기판(100) 상에 형성된다. 분리막(110)은 기판(100) 상에 형성된다. 제1 및 제2 프리 핀 구조체(120′)는 분리막(110) 내에 일부 또는 전부 매립될 수 있다. 제1 및 제2 프리 핀 구조체(120′)는 하드 마스크(128)를 이용하여 기판(100)을 패터닝하는 것에 의해 형성될 수 있다. 몇몇 실시예에 따르면, 제1 및 제2 프리 핀 구조체(120′)는 기판(100) 내의 씨드(seed)막을 에피 성장(epitaxial growth)시켜 형성될 수 있다.
기판(100)은 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 구성된 그룹에서 선택된 하나 이상의 반도체 물질을 포함할 수 있다. 예를 들어, 기판(100)은 벌크 실리콘 기판 또는 SOI 기판일 수 있다. 분리막(110)은 예를 들어, 옥사이드(oxide)와 같은 절연 물질을 포함할 수 있다.
하드 마스크(128)는 기판(100)을 식각하는 동안 제1 및 제2 프리 핀 구조체(120′)를 형성하기 위해 마스크로써 사용될 수 있는 적절한 물질, 예를 들어, 실리콘 나이트라이드, 실리콘 옥사이드 또는 SiGe일 수 있다. 하드 마스크(128)는 2nm 내지 10nm 범위의 두께를 가질 수 있다.
제1 및 제2 프리 핀 구조체(120′)를 형성한 후에, 더미 게이트 절연막(162), 더미 게이트 전극(164) 및 마스크 패턴(166)을 포함하는 더미 게이트 구조체(168)가 형성될 수 있다. 식각 공정은 더미 게이트 구조체(168)를 형성하기 위해 수행될 수 있다. 더미 게이트 구조체(168)는 제1 및 제2 프리 핀 구조체(120′)가 연장되는 방향과 수직인 방향으로 연장될 수 있다. 더미 게이트 절연막(162)은 실리콘 옥사이드를 포함할 수 있고, 더미 게이트 전극(164)은 폴리실리콘을 포함할 수 있으며, 마스크 패턴(166)은 더미 게이트 절연막(162)과 더미 게이트 전극(164)을 식각할 때 마스크로써 사용될 수 있는 적절한 물질을 포함할 수 있다.
도 5를 참조하면, 스페이서(130)은 제1 및 제2 프리 핀 구조체(120′)의 측벽과 더미 게이트 구조체(168)의 측벽 상에 형성된다. 스페이서(130)는 도 4에 도시된 구조체 상에 스페이서막을 형성하고 에치백(etch-back) 공정을 수행하여 형성될 수 있다. 에치백 공정은 스페이서(130)를 형성하기 위해 스페이서막을 일부 제거할 수 있다. 스페이서(130)는 실리콘 나이트라이드, 알루미늄 나이트라이드, 실리콘 옥시나이트라이드 또는 실리콘 카바이드를 포함할 수 있다.
스페이서(130)는 하드 마스크(128)와 마스크 패턴(166)의 상면을 노출시킬 수 있다. 분리막(110)의 상면을 기준으로 스페이서(130)의 상면은 제1 및 제2 프리 핀 구조체(120′)의 상면보다 높으며, 스페이서(130)의 상면은 하드 마스크(128)의 상면과 동일한 높이일 수 있다. 몇몇 실시예에서, 분리막(110)의 상면을 기준으로 스페이서(130)의 상면은 하드 마스크(128)의 상면보다 낮을 수 있다.
제1 및 제2 프리 핀 구조체(120′) 측벽 상에 형성된 스페이서(130)는 제1 및 제2 프리 핀 구조체(120′) 사이의 분리막(110) 상면을 덮는다. 몇몇 실시예에서, 스페이서(130)는 제1 및 제2 프리 핀 구조체(120′) 사이의 갭을 전부 채울 수 있다. 스페이서(130)가 제1 및 제2 프리 핀 구조체(120′) 사이의 분리막(110) 상면을 덮는 한, 스페이서(130)의 두께는 제1 및 제2 프리 핀 구조체(120′) 사이의 거리에 따라 달라질 수 있다.
도 6을 참조하면, 제1 및 제2 핀 구조체(120)를 형성하고 제1 및 제2 리세스(131) 내의 스페이서(130) 측벽을 노출시키기 위해, 제1 및 제2 프리 핀 구조체(120′)의 상부는 선택적으로 제거될 수 있다. 제1 및 제2 프리 핀 구조체(120′)의 상부는 제1 및 제2 프리 핀 구조체(120′)를 스페이서(130)와 비교하여 선택적으로 식각할 수 있는 적절한 식각 공정, 습식 및/또는 건식 식각 공정에 의해 제거될 수 있다. 제1 및 제2 핀 구조체(120)의 상면은 분리막(110)의 상면과 동일한 높이일 수 있다. 몇몇 실시예에서, 제1 및 제2 핀 구조체(120)의 상면은 분리막(110) 상면과 다른 높이를 가질 수 있다. 예를 들어, 제1 및 제2 핀 구조체(120)의 상면은 분리막(110)의 상면보다 높을 수 있다.
제1 및 제2 프리 핀 구조체(120′)의 상부가 제거되는 동안 더미 게이트(168) 하부의 제1 및 제2 프리 핀 구조체(120′) 일부는 식각되지 않고 비평면 채널을 제공할 수 있다.
스페이서(130)의 측벽 일부는, 도 2에 도시된 바와 같이 제1 및 제2 핀 구조체(120)의 폭보다 크도록 제1 및 제2 리세스(131)의 폭을 증가시키기 위해, 제1 및 제2 프리 핀 구조체(120′)를 제거한 후에 제거될 수 있다.
도 7을 참조하면, 제1 및 제2 핀 구조체(120) 각각과 컨택하는 제1 및 제2 전류 향상 구조체(126)는 제1 및 제2 리세스(131) 내에 형성된다. 제1 및 제2 전류 향상 구조체(126)는, 스페이서(130) 측벽에 의해 제한되는 제1 및 제2 리세스(131) 내에 형성될 수 있다. 스페이서(130)가 제1 및 제2 전류 향상 구조체(126)를 제1 및 제2 리세스(131)에 제한시키기 때문에 제1 및 제2 전류 향상 구조체(126)는 서로 머지될 수 없다. 그래서, 제1 및 제2 전류 향상 구조체(126)는 서로를 향하여 밖으로 연장되지 않는다.
제1 및 제2 전류 향상 구조체(126)의 상면은 스페이서(130)의 상면과 동일한 높이일 수 있다. 몇몇 실시예에서, 제1 및 제2 전류 향상 구조체(126)의 상면은 스페이서(130)의 상면과 다른 높이를 가질 수 있다.
제1 및 제2 전류 향상 구조체(126)는 제1 및 제2 핀 구조체(120)와 컨택하는 하부막(122)과 상부막(124)을 포함할 수 있다. 상부막(124)은 추후 식각 공정을 진행하는 동안 식각 마스크로 사용될 수 있는 물질을 포함할 수 있다. 2개 막의 스택으로 도시되어 있지만, 제1 및 제2 전류 향상 구조체(126)는 단일 막 또는 2개 이상의 막을 포함하는 복수개의 막을 포함할 수 있다.
몇몇 실시예에서, 하부막(122)은, 소오스/드레인 기생 저항을 감소하기 위해 제1 및 제2 핀 구조체(120) 내에 포함된 물질의 저항보다 낮은 저항을 갖는 물질을 포함할 수 있다. 감소된 소오스/드레인 기생 저항은 장치에 의해 운반되는 전류를 증가시킬 수 있다. 하부막(122)은 예를 들어, 도핑된 Si, SiGe 또는 SiC를 포함할 수 있다.
몇몇 실시예에 따르면, 하부막(122)은 채널 이동도(mobility)를 증가시키고 전류를 증가시킬 수 있는 스트레스 유발 물질을 포함할 수 있다. 예를 들어, 다른 격장 상수에 의해 적용된 적절한 스트레스는 캐리어의 이동도를 개선하고 전류량을 증가시킬 수 있다. P형 트랜지스터 내의 기판보다 큰 격자 상수를 갖는 스트레스 유발 물질, 예를 들어, SiGe는 P형 트랜지스터의 채널에 압축(compressive) 스트레스를 인가할 수 있고, 이에 의하여 전류를 증가시킬 수 있다. N형 트랜지스터 내의 기판이 갖는 물질보다 작은 격자 상수를 갖는 스트레스 유발 물질, 예를 들어 SiC는 N형 트랜지스터 채널에 인장(tensile) 스트레스를 인가할 수 있고, 이에 의하여 전류를 증가시킬 수 있따.
하부막(122)은 스트레스 유발 물질로써 SiGe 막을 포함할 수 있다. SiGe 막은 제1 및 제2 핀 구조체(120)가 포함하는 물질의 격자 상수보다 큰 격자 상수를 가질 수 있다. SiGe 막은 리세스(131) 내에서 제1 및 제2 핀 구조체(120) 상에 에피 성장시킬 수 있다.
에피 성장시킨 SiGe 막은, 예를 들어, 실란(silane)과 같은 실리콘을 포함하는 가스와, 예를 들어, 저메인(germane)과 같은 저마늄을 포함하는 가스를 공급하여 리세스(131) 내에 형성될 수 있다. 가스의 구성요소들은 SiGe 막을 형성하기 위하여, 예를 들어, 충분한 고온에서 기판(100)을 가열하는 것과 같이 반응을 발생시키기 위한 충분한 열 에너지를 공급받아 에너자이징(energize)될 수 있다.
상부막(124)은 하드 마스크일 수 있다. 상부막(124)은 리세스(131) 내의 하부막(122) 상에 증착되거나 에피 성장될 수 있다. 하부막(122)이 스트레스 유발 물질을 포함하는 경우에, 하부막(122)의 스트레스 유발 물질에 포함된 구성 성분의 농도를 증착 과정에서 적절한 시간 동안 변화시켜 상부막(124)을 하부막(122) 상에 에피 성장시킬 수 있다. 예를 들어, 하부막(122)이 SiGe 막을 포함하는 경우에, 상부막(124)은 하부막(122)인 SiGe 막과 비교하여 낮은 Ge 농도를 갖는 SiGe 막을 포함할 수 있다.
도 8을 참조하면, 제1 층간 절연막(134)은 도 7에 도시된 구조체 상에 형성될 수 있다. 제1 층간 절연막(134)은 절연막을 증착시키고 평탄화시켜 형성될 수 있다. 마스크 패턴(166)은 절연막을 평탄화하는 동안 제거될 수 있다. 몇몇 실시예에서, 마스크 패턴(166)은 평탄화 공정 후 수행하는 식각 공정에 의해 제거될 수 있다. 제1 층간 절연막(134)은 더미 게이트 전극(164)의 상면을 노출시킬수 있다.
도 9를 참조하면, 더미 게이트 절연막(162)과 더미 게이트 전극(164)은 게이트 절연막(140)과 게이트 전극(146)을 포함하는 포함하는 게이트 구조체(148)로 대체될 수 있다. 더미 게이트 절연막(162)과 더미 게이트 전극(164)은 스페이서(130) 측벽에 의해 정의된 트렌치를 형성하기 위해 적절한 식각 공정, 습식 및/또는 건식 에칭 공정에 의해 제거될 수 있다. 이어서 게이트 절연막(140)과 게이트 전극(146)이 트렌치 내에 형성될 수 있다.
게이트 절연막(140)은 예를 들어, 이산화규소(silicon dioxide)와 같은 절연물질을 포함할 수 있다. 몇몇 실시예에서, 게이트 절연막(140)은 실리콘 산화막보다 높은 절연 상수를 갖는 high-k 물질, 예를 들어 HfO2, La2O3, ZrO2 및 Ta2O5를 포함할 수 있다. 게이트 절연막(140)은 예를 들어, ALD(atomic layer deposition) 공정에 의해 트렌치의 측벽과 하면을 따라 컨포말하게 형성될 수 있다.
게이트 전극(146)은 제1 및 제2 게이트 전극(142, 144)을 포함할 수 있다. 제1 게이트 전극(142)은 게이트 절연막(140) 상에 컨포말하게 형성될 수 있고, 제2 게이트 전극(144)은 제1 게이트 전극(142)에 의해 형성된 공간을 채울 수 있다. 제1 게이트 전극(142)은 TiN, TaN, TiC 및 TaC 중 하나를 포함할 수 있다. 제2 게이트 전극(144)은 W 또는 Al을 포함할 수 있다. 이와 달리, 게이트 전극(146)은 예를 들어, Si 및 SiGe와 같은 반도체 물질을 포함할 수 있다.
도 10을 참조하면, 제2 층간 절연막(136)이 제1 층간 절연막(134)과 게이트 구조체(148) 상에 형성될 수 있다. 컨택 패턴(138)은 제2 층간 절연막(136) 상에 형성될 수 있다. 컨택 패턴(138)은 제2 층간 절연막(136) 상면을 노출시키는 트렌치를 포함할 수 있다. 컨택 패턴(138)은 포토레지스트, 하드 물질 또는 이들의 조합을 포함할 수 있다.
도 11을 참조하면, 제1 및 제2 층간 절연막(134, 136)은 컨택 패턴(138)을 이용하여 식각될 수 있다. 스페이서(130)가 제1 및 제2 전류 향상 구조체(126) 사이의 갭을 전부 채우면, 제1 및 제2 층간 절연막(134, 136)은, 식각 정지막으로 사용되는 제1 및 제2 전류 향상 구조체(126)와 스페이서(130)를 노출시킬 때까지 식각될 수 있다. 제1 및 제2 층간 절연막(134, 136)은 스페이서(130)에 대하여 약 10:1의 식각 선택비를 가질 수 있다. 층간 절연막(132)이 도 1에 도시된 바와 같이 제1 및 제2 전류 향상 구조체(126) 사이의 스페이서(130) 상에 형성되는 경우에, 제1 및 제2 층간 절연막(134, 136)은, 식각 정지막으로 사용되는 제1 및 제2 전류 향상 구조체(126)와 절연막(132)을 노출시킬 때까지 식각될 수 있다.
도 12는 도 11의 I-I′를 따라 절단한 단면도이다. 제1 및 제2 층간 절연막(134, 136)은 분리막(110)의 상면을 노출시키기 위해 제거될 수 있다. 몇몇 실시예에 따르면, 제1 및 제2 층간 절연막(134, 136)의 일부는 분리막(110) 상면 상에 남아있을 수 있다. 제1 및 제2 전류 향상 구조체(126) 사이의 분리막(110) 상면은 스페이서(130)에 의해 덮여있기 때문에, 제1 및 제2 층간 절연막(134, 136)이 식각되는 동안 제1 및 제2 전류 향상 구조체(126) 사이의 분리막(110)은 식각되지 않을 수 있다. 몇몇 실시예에서, 반응 이온 식각(reactive ion etch)은 제1 및 제2 층간 절연막(134, 136)을 식각하기 위해 이용될 수 있고, SiN 막은 스페이서(130)로써 이용될 수 있다. 분리막(110)을 덮는 SiN 막은 식각 정지막으로써 사용되기 위해 약 10 내지 15nm의 범위 내의 두께를 가질 수 있다.
도 13은 도 12에 도시된 구조체로부터 스페이서(130)의 일부가 제거된 후의 구조체를 도시하였다. 적절한 식각 공정, 습식 및/또는 건식 식각 공정이 스페이서(130)의 일부를 제거하기 위해 이용될 수 있다. 제1 및 제2 전류 향상 구조체(126)의 측벽은 스페이서(130)의 일부를 제거하여 노출될 수 있다. 제1 및 제2 전류 향상 구조체(126)의 측벽은 도 13에 도시된 바와 같이 전부 노출될 수 있다. 몇몇 실시예에서, 제1 및 제2 전류 향상 구조체(126)의 측벽은 일부 노출될 수 있다.
도 14를 참조하면, 컨택(150)은 스페이서(130)의 일부를 제거한 후에 제1 및 제2 층간 절연막(134, 136) 내에 형성될 수 있다. 도 15는 도 14의 II-II′를 따라 절단한 단면도이다. 컨택(150)은 제1 및 제2 전류 향상 구조체(126)의 측벽과 컨택할 수 있다. 컨택(150)은 텅스텐, 알루미늄 및 구리와 같은 도전 물질을 포함할 수 있다. 컨택(150)은 제1 및 제2 핀 구조체(126)의 실리사이데이션(silicidation)을 감소하기 위해 메탈-절연체-실리콘 구조(metal-insulator-silicon structure)를 포함할 수 있다. 컨택(150)은 2개 이상의 막을 포함할 수 있다.
도 16은 본 발명의 몇몇 실시예에 따른 SRAM의 회로도이다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 모든 구조체 또는 장치들에 적용될 수 있지만, 일 예로써 SRAM을 도시하였다. 몇몇 실시예에 따라 제1 및 제2 전류 향상 구조체(126)는 스페이서(130) 내에 국한될 수 있기 때문에, 몇몇 실시예들을 통해 SRAM 셀 사이즈를 작게 만들 수 있다.
SRAM은 전원 노드(Vcc)와 접지 노드(Vss) 사이에 병렬 연결된 한 쌍의 인버터(inverter)(INV1, INV2)와, 각각의 인버터(INV1, INV2)의 출력 노드에 연결된 제1 패스 트랜지스터(PS1) 및 제2 패스 트랜지스터(PS2)를 포함할 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)는 각각 비트 라인(BL)과 상보 비트 라인(BL/)과 연결될 수 있다. 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS2)의 게이트는 워드 라인(WL)과 연결될 수 있다.
제1 인버터(INV1)는 직렬로 연결된 제1 풀업 트랜지스터(PU1)와 제1 풀다운 트랜지스터(PD1)를 포함하고, 제2 인버터(INV2)는 직렬로 연결된 제2 풀업 트랜지스터(PU2)와 제2 풀다운 트랜지스터(PD2)를 포함한다. 제1 풀업 트랜지스터(PU1)와 제2 풀업 트랜지스터(PU2)은 PMOS 트랜지스터이고, 제1 풀다운 트랜지스터(PD1)와 제2 풀다운 트랜지스터(PD2)는 NMOS 트랜지스터일 수 있다.
또한, 제1 인버터(INV1) 및 제2 인버터(INV2)는 하나의 래치회로(latch circuit)를 구성하기 위하여 제1 인버터(INV1)의 입력 노드가 제2 인버터(INV2)의 출력 노드와 연결되고, 제2 인버터(INV2)의 입력 노드는 제1 인버터(INV1)의 출력 노드와 연결된다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (26)
- 분리막을 포함하는 기판 위에 가로놓이고 직접적으로 서로 인접하는 제1 및 제2 핀 구조체를 형성하고,
상기 분리막 상의 상기 제1 및 제2 핀 구조체 상면을 각각 노출시키는 제1 및 제2 리세스를 포함하는 스페이서를 형성하되, 상기 스페이서는 상기 제1 및 제2 리세스 사이의 상기 분리막의 상면을 덮고,
상기 제1 및 제2 핀 구조체와 컨택하는 제1 및 제2 전류 향상 구조체를 상기 제1 및 제2 리세스 내에 각각 형성하는 것을 포함하는 핀펫 내의 반도체 구조체 형성 방법. - 제 1항에 있어서,
상기 제1 및 제2 핀 구조체의 폭보다 크도록 상기 제1 및 제2 리세스 각각의 폭을 증가시키기 위해 상기 스페이서의 측벽 일부를 제거하는 것을 더 포함하는 핀펫 내의 반도체 구조체 형성 방법. - 제 1항에 있어서,
상기 제1 및 제2 핀 구조체를 형성하는 것은,
상기 기판 위에 가로놓이고 직접적으로 서로 인접하는 제1 및 제2 프리(pre) 핀 구조체를 형성하되, 상기 제1 및 제2 프리 핀 구조체는 상기 분리막과 컨택하고,
상기 분리막 상에, 그리고 상기 제1 및 제2 프리 핀 구조체 사이의 갭을 채우기 위해 상기 제1 및 제2 프리 핀 구조체의 측벽 상에 스페이서막을 형성하고,
상기 제1 및 제2 핀 구조체 각각을 형성하고 상기 제1 및 제2 리세스 내의 상기 스페이서의 측벽을 노출하기 위해 상기 제1 및 제2 프리 핀 구조체의 상부를 제거하는 것을 포함하는 핀펫 내의 반도체 구조체 형성 방법. - 제 3항에 있어서,
상기 제1 및 제2 핀 구조체의 폭보다 크도록 상기 제1 및 제2 리세스 각각의 폭을 증가시키기 위해 상기 스페이서의 상기 측벽 일부를 제거하는 것을 더 포함하는 핀펫 내의 반도체 구조체 형성 방법. - 제 3항에 있어서,
상기 제1 및 제2 리세스를 형성하기 전에 상기 스페이서막을 일부 식각하는 것을 더 포함하는 핀펫 내의 반도체 구조체 형성 방법. - 제 1항에 있어서,
상기 제1 및 제2 핀 구조체를 형성하는 것은 상기 제1 및 제2 핀 구조체를 상기 분리막 내에 적어도 일부 매립하는 것을 포함하는 핀펫 내의 반도체 구조체 형성 방법. - 제 1항에 있어서,
상기 제1 및 제2 핀 구조체를 형성하는 것은 상기 제1 및 제2 핀 구조체가 상기 분리막 상면에 컨택하도록 형성하는 것을 포함하는 핀펫 내의 반도체 구조체 형성 방법. - 제 7항에 있어서,
상기 기판은 SOI(Silicon On Insulator)를 포함하고, 상기 분리막은 상기 SOI의 매립 절연체를 포함하는 핀펫 내의 반도체 구조체 형성 방법. - 제 1항에 있어서,
상기 제1 및 제2 프리 핀 구조체와 교차하고 컨택하는 게이트 구조체를 형성하고,
상기 분리막 상에 상기 스페이서를 형성하는 것은 상기 게이트 구조체의 측벽 상에 상기 스페이서를 형성하는 것을 더 포함하는 핀펫 내의 반도체 구조체 형성 방법. - 제 1항에 있어서,
상기 스페이서는 상기 제1 및 제2 리세스 사이의 상기 분리막 상면을 전부 덮는 핀펫 내의 반도체 구조체 형성 방법. - 제 1항에 있어서,
상기 제1 및 제2 전류 향상 구조체를 형성하는 것은,
상기 제1 및 제2 핀 구조체가 포함하는 물질의 저항보다 낮은 저항을 갖는 물질을 포함하는 상기 제1 및 제2 전류 향상 구조체를 형성하는 것을 포함하는 핀펫 내의 반도체 구조체 형성 방법. - 제 1항에 있어서,
상기 제1 및 제2 전류 향상 구조체를 형성하는 것은,
상기 제1 및 제2 핀 구조체와 컨택하고, 스트레스 유발 물질을 포함하는 상기 제1 및 제2 전류 향상 구조체를 형성하는 것을 포함하는 핀펫 내의 반도체 구조체 형성 방법. - 제 12항에 있어서,
상기 스트레스 유발 물질을 포함하는 상기 제1 및 제2 전류 향상 구조체를 형성하는 것은,
상기 스페이서에 의해 제한되는 상기 제1 및 제2 리세스 내에 상기 스트레스 유발 물질을 에피 성장((epitaxially growth)시키는 것을 포함하는 핀펫 내의 반도체 구조체 형성 방법. - 제 13항에 있어서,
상기 제1 및 제2 전류 향상 구조체를 형성하는 것은 상기 스트레스 유발 물질 상에 하드마스크 물질을 형성하는 것을 더 포함하는 핀펫 내의 반도체 구조체 형성 방법. - 제 14항에 있어서,
상기 하드마스크 물질을 형성하는 것은, 상기 스트레스 유발 물질을 포함하는 구성성분의 농도를 변화시키는 동안 상기 하드마스크 물질을 에피 성장시키는 것을 포함하고,
상기 하드마스크막은 상기 스트레스 유발 물질의 최상면과 컨택하는 핀펫 내의 반도체 구조체 형성 방법. - 제 12항에 있어서,
상기 스트레스 유발 물질을 포함하는 상기 제1 및 제2 전류 향상 구조체를 형성하는 것은, 상기 제1 및 제2 핀 구조체가 포함하는 물질의 격자 상수보다 큰 격자 상수를 갖는 상기 스트레스 유발 물질을 형성하는 것을 포함하는 핀펫 내의 반도체 구조체 형성 방법. - 제 1항에 있어서,
상기 스페이서와 상기 제1 및 제2 전류 향상 구조체 상에 층간 절연막을 형성하고,
상기 층간 절연막 상에 컨택 패턴을 형성하고,
상기 제1 및 제2 전류 향상 구조체에 도달할 때까지 상기 컨택 패턴을 이용하여 상기 층간 절연막을 식각하는 것을 더 포함하는 핀펫 내의 반도체 구조체 형성 방법. - 제 17항에 있어서,
상기 층간 절연막을 식각하는 것은, 상기 스페이서와 상기 제1 및 제2 전류 향상 구조체를 식각 정지막으로써 이용하여 상기 층간 절연막을 식각하는 것을 포함하는 핀펫 내의 반도체 구조체 형성 방법. - 제 17항에 있어서,
상기 층간 절연막을 형성하기 전에, 상기 제1 및 제2 리세스 사이의 상기 분리막 상면을 덮도록 상기 스페이서 상에 절연막을 형성하는 것을 더 포함하고,
상기 층간 절연막을 식각하는 것은, 상기 절연막과 상기 제1 및 제2 전류 향상 구조체를 식각 정지막으로써 이용하여 상기 층간 절연막을 식각하는 것을 포함하는 핀펫 내의 반도체 구조체 형성 방법. - 제 17항에 있어서,
상기 제1 및 제2 전류 향상 구조체의 측벽을 노출하기 위해 상기 스페이서를 제거하고,
상기 제1 및 제2 전류 향상 구조체의 측벽과 컨택하도록 상기 제1 및 제2 전류 향상 구조체 상에 컨택을 형성하는 것을 더 포함하는 핀펫 내의 반도체 구조체 형성 방법. - 제 17항에 있어서,
상기 층간 절연막을 형성하기 전에, 상기 제1 및 제2 리세스 사이의 상기 분리막 상면을 덮도록 상기 스페이서 상에 절연막을 형성하는 것을 더 포함하고,
상기 층간 절연막을 식각한 후에, 상기 제1 및 제2 전류 향상 구조체의 측벽을 노출하기 위해 상기 절연막을 제거하고,
상기 제1 및 제2 전류 향상 구조체의 측벽과 컨택하도록 상기 제1 및 제2 전류 향상 구조체 상에 컨택을 형성하는 것을 더 포함하는 핀펫 내의 반도체 구조체 형성 방법. - 제 1항에 있어서,
상기 스페이서를 형성하는 것은 질화물을 포함하는 상기 스페이서를 형성하는 것을 포함하는 핀펫 내의 반도체 구조체 형성 방법. - 제 1항에 있어서,
상기 층간 절연막은 상기 스페이서에 대하여 10:1의 식각 선택비를 갖는 핀펫 내의 반도체 구조체 형성 방법. - 제 1항에 있어서,
상기 제1 및 제2 전류 향상 구조체를 형성하는 것은, 상기 제1 및 제2 전류 향상 구조체가 일정한 폭을 갖거나 상기 제1 및 제2 전류 향상 구조체의 하면에서 상면까지 점차적으로 감소하는 폭을 갖는 핀펫 내의 반도체 구조체 형성 방법. - 기판 상에 분리막을 형성하고,
상기 기판 상에 직접적으로 서로 인접하는 제1 및 제2 프리 핀 구조체를 형성하되, 상기 제1 및 제 2 프리 핀 구조체는 적어도 일부가 상기 분리막 내에 매립되어 있고,
상기 제1 및 제2 프리 핀 구조체 사이의 갭(gap)을 채우도록 상기 분리막과 상기 제1 및 제2 프리 핀 구조체의 측벽에 스페이서를 형성하고,
제1 및 제2 핀 구조체를 형성하기 위해 상기 제1 및 제2 프리 핀 구조체 각각의 상부를 제거하되, 상기 제1 및 제2 프리 핀 구조체의 상부를 제거하는 것은 상기 스페이서의 측벽을 노출하도록 제1 및 제2 리세스를 형성하는 것을 포함하고,
상기 제1 및 제2 리세스 내에 상기 제1 및 제2 핀 구조체 각각과 컨택하도록 제1 및 제2 전류 향상 구조체를 형성하고,
상기 제1 및 제2 전류 향상 구조체와 상기 스페이서 상에 층간 절연막을 형성하고,
상기 층간 절연막 상에 컨택 패턴을 형성하고,
상기 컨택 패턴을 이용하여 상기 제1 및 제2 전류 향상 구조체에 도달할 때까지 상기 층간 절연막을 식각하고,
상기 제1 및 제2 전류 향상 구조체의 측벽을 노출하고,
상기 제1 및 제2 전류 향상 구조체 상에 상기 제1 및 제2 전류 향상 구조체의 측벽과 컨택하도록 컨택을 형성하는 것을 포함하는 핀펫 내의 반도체 구조체 형성 방법. - 기판 상에 분리막을 형성하고,
상기 기판 상에 직접적으로 서로 인접하는 제1 및 제2 핀 구조체를 형성하되, 상기 제1 및 제2 핀 구조체는 상기 분리막 내에 적어도 일부 매립되고,
상기 제1 및 제2 핀 구조체 각각의 상면과 컨택하도록 제1 및 제2 스트레서를 형성하고,
상기 제1 및 제2 스트레서 사이의 갭을 채우도록 식각 정지막을 형성하되, 상기 식각 정지막은, 상기 제1 및 제2 스트레서의 측벽과 컨택하며 상기 제1 및 제2 스트레서의 상면을 노출하고,
상기 제1 및 제2 스트레서와 상기 식각 정지막 상에 층간 절연막을 형성하고,
상기 층간 절연막 상에 컨택 패턴을 형성하고,
상기 컨택 패턴을 이용하여 상기 제1 및 제2 스트레서에 도달할 때까지 상기 층간 절연막을 식각하고,
상기 제1 및 제2 스트레서의 측벽을 노출하기 위해 상기 식각 정지막을 제거하고,
상기 제1 및 제2 스트레서의 측벽과 컨택하도록 상기 제1 및 제2 스트레서 상에 컨택을 형성하는 것을 포함하는 핀펫 내의 반도체 구조체 형성 방법.
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