TWI588977B - 積體電路及其製造方法 - Google Patents

積體電路及其製造方法 Download PDF

Info

Publication number
TWI588977B
TWI588977B TW105100079A TW105100079A TWI588977B TW I588977 B TWI588977 B TW I588977B TW 105100079 A TW105100079 A TW 105100079A TW 105100079 A TW105100079 A TW 105100079A TW I588977 B TWI588977 B TW I588977B
Authority
TW
Taiwan
Prior art keywords
fin
epitaxial structure
dielectric
semiconductor
semiconductor fin
Prior art date
Application number
TW105100079A
Other languages
English (en)
Other versions
TW201714287A (zh
Inventor
李宜靜
李昆穆
游明華
郭紫微
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201714287A publication Critical patent/TW201714287A/zh
Application granted granted Critical
Publication of TWI588977B publication Critical patent/TWI588977B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Description

積體電路及其製造方法
本揭露係關於一種積體電路。
隨著半導體工業已發展至奈米技術製程節點以追求更高的裝置密度、更高的效能，及更低的成本，製造及設計問題之挑戰進而產生三維設計之發展，如鰭式場效電晶體(fin-like field effect transistor；FinFET)。鰭式場效電晶體包含延伸之半導體鰭狀物，此鰭狀物在垂直於基板所在平面之方向上升高至基板上方。場效電晶體之通道在此垂直鰭狀物中形成。在鰭狀物上方提供閘極(例如以包覆方式提供)。此外，鰭式場效電晶體還可降低短通道效應。
本揭露之一態樣提供一種積體電路，包含第一半導體鰭狀物、第一磊晶結構與至少二第一介電鰭狀物側壁結構。第一磊晶結構置於第一半導體鰭狀物上。第一介電鰭狀物側壁結構置於第一磊晶結構之相對側壁上。第一介電鰭狀物側壁結構具有不同的高度。
本揭露之另一態樣提供一種積體電路包含第一電晶體。第一電晶體包含第一半導體鰭狀物、第二半導體鰭狀物、第一閘極堆疊、至少一第一磊晶結構、至少一個第二磊晶結構與至少二第一介電鰭狀物側壁結構。第一半導體鰭狀物具有至少一凹槽部分及至少一通道部分。第二半導體鰭狀物具有至少一凹槽部分及至少一通道部分。第一閘極堆疊覆蓋第一半導體鰭狀物及第二半導體鰭狀物之通道部分，且不覆蓋第一半導體鰭狀物及第二半導體鰭狀物之凹槽部分。第一磊晶結構及第二磊晶結構分別置於第一半導體鰭狀物及第二半導體鰭狀物之凹槽部分上。第一磊晶結構及第二磊晶結構合併在一起。第一介電鰭狀物側壁結構置於第一磊晶結構之相對側壁上。置於第一磊晶結構與第二磊晶結構之間的第一介電鰭狀物側壁中之一者低於第一介電鰭狀物側壁結構中之另一者。第二介電鰭狀物側壁結構置於第二磊晶結構之相對側壁上。
本揭露之再一態樣提供一種積體電路的製造方法，包含形成第一半導體鰭狀物。形成至少二第一介電鰭狀物側壁結構於第一半導體鰭狀物之相對側壁上。第一介電鰭狀物側壁結構具有不同的高度。降低位於第一介電鰭狀物側壁結構之間的至少一部分第一半導體鰭狀物。形成第一磊晶結構於被降低之部分第一半導體鰭狀物上。
由於介電鰭狀物側壁結構置於半導體鰭狀物之相對側壁上，因此磊晶結構之形成可藉由介電鰭狀物側壁結構而微調。詳細而言，同一半導體鰭狀物之相對側壁上的介 電鰭狀物側壁結構高度是不同的，以便形成於半導體鰭狀物上之磊晶結構可偏離中心。因此，相鄰之磊晶結構可物理性連接或分離。
100‧‧‧SRAM單元
102‧‧‧第一反相器
103、105‧‧‧儲存節點
104‧‧‧第二反相器
200a、200b、200c、200d‧‧‧記憶體單元
210‧‧‧基板
212‧‧‧第一井區域
216‧‧‧第二井區域
222a、222b、224、226a、226b、228‧‧‧半導體鰭狀物
223ac、223bc、225c‧‧‧通道部分
223ar、223br、225r‧‧‧凹槽部分
230、230’‧‧‧絕緣結構
240a‧‧‧閘極絕緣層
240b‧‧‧閘電極層
242、244、246、248‧‧‧閘極堆疊
250‧‧‧閘極間隔物
262、263、264、265、266‧‧‧介電鰭狀物側壁結構
272a、272b、276‧‧‧磊晶結構
273a、274a、277a‧‧‧頂部部分
273b、274b、277b‧‧‧主體部分
BL、BLB‧‧‧位元線
C-C‧‧‧線段
D1‧‧‧第一距離
D2‧‧‧第二距離
H1、H2、H3、H4、H5、H6、H7、H8‧‧‧高度
PU-1、PU-2、PD-1、PD-2、PG-1、PG-2‧‧‧電晶體
R‧‧‧凹槽
Vdd‧‧‧電壓匯流排
Vss‧‧‧接地電位
W1、W1’、W1”、W2、W2’、W2”、W3、W3’、W3”、W4、W5、W6、W7‧‧‧寬度
WL‧‧‧字元線
本揭露之態樣最佳在閱讀附圖時根據下文之詳細說明來進行理解。應注意，依據工業中之標準實務，多個特徵並未按比例繪製。實際上，多個特徵之尺寸可任意增大或縮小，以便使論述明晰。
第1圖為六電晶體(six transistor；6T)靜態隨機存取記憶體(static random access memory；SRAM)單元的電路圖。
第2A圖至第6A圖為依據本揭露之一些實施方式的一種方法於各製造階段的上視圖。
第2B圖至第6B圖為第2A圖至第6A圖中區域B之立體圖。
第4C圖為沿第4A圖之線段C-C之剖面圖。
第6C圖為沿第6A圖之線段C-C之剖面圖。
第7圖為磊晶結構之寬度與介電質鰭狀物側壁結構之高度的關係圖。
以下揭示內容提供眾多不同的實施方式或範例以用於實施本揭露提供標的物之不同特徵。下文中描述組件 及排列之特定範例以簡化本揭露。這些組件及排列當然僅為範例，及不意欲進行限制。例如，在下文之描述中，第一特徵在第二特徵上方或之上的形成可包含其中第一特徵與第二特徵以直接接觸方式形成的實施方式，及亦可包含其中在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵無直接接觸之實施方式。此外，本揭露在多個範例中可重複元件符號及/或字母。此重複用於實現簡化與明晰之目的，及其自身並不規定所論述之多個實施方式及/或配置之間的關係。
此外，本揭露中可使用諸如「下方(beneath)」、「以下(below)」、「下部(lower)」、「上方(above)」、「上部(upper)」等等之空間相對術語在以便於描述，以描述一個元件或特徵與另一或更多個元件或特徵之關係，如圖式中所圖示。空間相對術語意欲包含在使用或操作中之裝置除圖式中繪示之定向以外的不同定向。或者，設備可經定向(旋轉90度或其他定向)，及本揭露中使用之空間相對描述詞同樣可相應地進行解釋。
本揭露將針對實施方式而進行描述，亦即由鰭式場效電晶體(fin field effect transistor；FinFET)形成之靜態隨機存取記憶體(static random access memory；SRAM)。然而，本揭露之實施方式亦可適用於多種積體電路。本揭露將藉由參考附圖而詳細解釋多個實施方式。
靜態隨機存取記憶體(static random access memory；SRAM)是一種揮發性半導體記憶體，此記憶體使 用雙穩閂鎖電路系統以儲存每一位元。靜態隨機存取記憶體中之每一位元儲存在四個電晶體(PU-1、PU-2、PD-1與PD-2)上，此四個電晶體形成兩個交叉耦合反相器。此靜態隨機存取記憶體單元具有兩個穩定的狀態，用以表示0及1。兩個額外的存取電晶體(PG-1與PG-2)用以控制在讀取及寫入操作期間對儲存單元之存取。
第1圖為六電晶體(six transistor；6T)靜態隨機存取記憶體(static random access memory；SRAM)單元的電路圖。SRAM單元100包含由上拉電晶體PU-1及下拉電晶體PD-1形成之第一反相器102。SRAM單元100更包含由上拉電晶體PU-2及下拉電晶體PD-2形成之第二反相器104。此外，第一反相器102及第二反相器104在電壓匯流排Vdd與接地電位Vss之間耦合。在一些實施方式中，上拉電晶體PU-1與PU-2可為P型金屬氧化物半導體(p-type metal oxide semiconductor；PMOS)電晶體，而下拉電晶體PD-1與PD-2可為N型金屬氧化物半導體(n-type metal oxide semiconductor；NMOS)電晶體，然而本揭露之主張範疇不限定於此方面。
在第1圖中，第一反相器102及第二反相器104經交叉耦合。亦即，第一反相器102具有一輸入，輸入連接至第二反相器104之輸出。同樣的，第二反相器104具有一輸入，輸入連接至第一反相器102之輸出。第一反相器102之輸出被稱作儲存節點103。同樣的，第二反相器104之輸出被稱作儲存節點105。在正常作業模式中，儲存節點103 處於儲存節點105之相對邏輯狀態。藉由使用兩個交叉耦合反相器，SRAM單元100可使用閂鎖結構保存資料以使得儲存資料不會丟失，只要經由電壓匯流排Vdd供應功率便無需應用刷新循環。
在使用6T-SRAM單元之SRAM裝置中，單元以列及行排列。靜態隨機存取記憶體陣列之行由位元線對形成，亦即第一位元線BL及第二位元線BLB。靜態隨機存取記憶體裝置之單元置於各個位元線對之間。如第1圖所示，SRAM單元100置於位元線BL與位元線BLB之間。
在第1圖中，SRAM單元100更包含在位元線BL與第一反相器102之輸出之間連接的第一通閘電晶體PG-1。SRAM單元100更包含在位元線BLB與第二反相器104之輸出之間連接的第二通閘電晶體PG-2。第一通閘電晶體PG-1與第二通閘電晶體PG-2之閘極連接至字元線WL，此字元線WL連接SRAM陣列之一列中之SRAM單元。
在操作中，如若通閘電晶體PG-1與PG-2無效，則只要經由電壓匯流排Vdd提供功率，SRAM單元100將無限地維持儲存節點103與105處之互補值。此情況之原因在於交叉耦合反相器對中之每一反相器驅動另一反相器之輸入，由此維持儲存節點103與105之電壓。此情況將保持穩定，直至從靜態隨機存取記憶體移除功率，或執行寫入循環從而變更儲存節點103與105之儲存資料為止。
在第1圖之電路圖中，上拉電晶體PU-1、PU-2是P型電晶體。下拉電晶體PD-1、PD-2及通閘電晶體 PG-1、PG-2是N型電晶體。根據多個實施方式，上拉電晶體PU-1、PU-2、下拉電晶體PD-1、PD-2，及通閘電晶體PG-1、PG-2可由鰭式場效電晶體實施。
第1圖中之SRAM單元100之結構以6T靜態隨機存取記憶體之上下文中進行描述。然而，此項技術之一般技術者應理解，本文所述之多個實施方式之特徵可用於形成其他類型之裝置，如8T靜態隨機存取記憶體裝置，或除靜態隨機存取記憶體以外的記憶體裝置。此外，本揭露之實施方式可用作獨立記憶體裝置、與其他積體電路系統整合之記憶體裝置，或類似物。因此，本揭露中論述之實施方式可說明進行及使用本揭露之方式，及並非限制本揭露之範疇。
第2A圖至第6A圖為依據本揭露之一些實施方式的一種方法於各製造階段的上視圖，而第2B圖至第6B圖為第2A圖至第6A圖中區域B之立體圖。在第2A圖至第6A圖中，積體電路是包含四個記憶體單元200a、200b、200c，及200d之SRAM裝置。然而，在一些其他實施方式中，SRAM裝置中之記憶體單元200a、200b、200c與200d之數目並不限定於此。請參看第2A圖及第2B圖。提供基板210。在一些實施方式中，基板210可為半導體材料及可包含已知結構，包含例如分級層(graded layer)或內埋式氧化物(buried oxide)。在一些實施方式中，基板210包含塊體矽，矽可未經摻雜或已經摻雜(例如P型、N型，或此兩者之組合)。可使用適合於半導體裝置之形成的其他材料。諸如鍺、石英、藍寶石，及玻璃之其他材料可替代地用於基板 210。或者，矽基板210可為絕緣體上半導體(semiconductor on insulator；SOI)基板中之有效層或諸如形成於塊體矽層上之矽鍺層之多層結構。
形成複數個第一井區域212及複數個第二井區域216在基板210中。一之第二井區域216形成於兩個第一井區域212之間。在一些實施方式中，第一井區域212是P井區域，而第二井區域216是N井區域，然而本揭露所主張之範疇並非限定於此。在一些實施方式中，第一井區域212佈植有P型摻雜材料，如硼離子，而第二井區域216佈植有N型摻雜材料，如砷離子。在第一井區域212之佈植期間，用遮罩(如光阻劑)覆蓋第二井區域216，及在第二井區域216之佈植期間，用遮罩(如光阻劑)覆蓋第一井區域212。
形成複數個半導體鰭狀物222a、222b、224、226a、226b與228於基板210上。詳細而言，半導體鰭狀物222a、222b、226a及226b形成於第一井區域212上，而半導體鰭狀物224及228形成於第二井區域216上。在一些實施方式中，半導體鰭狀物222a、222b、224、226a、226b與228包含矽。請注意，第2A圖中之半導體鰭狀物222a、222b、224、226a、226b與228之數目是以說明為目的，並不會限制本揭露所主張之範疇。本領域之通常知識者可根據實際情況為半導體鰭狀物222a、222b、224、226a、226b與228選擇適合數目。例如，在第2A圖中，半導體鰭狀物222a及222b之總數目為二，半導體鰭狀物226a及226b亦 如此。然而，在一些其他實施方式中，第一井區域212中之半導體鰭狀物之數目可能分別大於二。
在第2A圖中，半導體鰭狀物222a與222b(或226a與226b)之間的第一距離D1短於半導體鰭狀物222a與224(或226a與228)之間的第二距離D2。亦即，第一井區域212上之半導體鰭狀物222a、222b、226a、226b比第二井區域216上之半導體鰭狀物224及228更緊密。
半導體鰭狀物222a、222b、224、226a、226b與228可例如藉由利用光微影技術來圖案化及蝕刻基板210而形成。在一些實施方式中，光阻劑材料層(未圖示)沉積在基板210的上方。光阻劑材料層依據所需圖案(在此情況中為半導體鰭狀物222a、222b、224、226a、226b與228)而經照射(曝露)及顯影，以移除光阻劑材料之一部分。殘餘光阻劑材料保護下層材料免於接觸諸如蝕刻之後續處理步驟。應注意，諸如氧化物或氮化矽遮罩之其他遮罩亦可用於蝕刻製程。
請參看第3A圖及第3B圖。部分移除半導體鰭狀物224及228。例如，包含半導體鰭狀物224及228的圖案之光遮罩(未圖示)用以保護半導體鰭狀物224及228中將保留之部分。然後，同時蝕刻半導體鰭狀物224及228之曝露部分。
隨後，形成複數個絕緣結構230於基板210上。圍繞半導體鰭狀物222a、222b、224、226a、226b及228而充當淺溝槽絕緣(shallow trench isolation；STI)之絕 緣結構230可利用四乙氧基正矽烷(TEOS)及氧作為前驅物，藉由化學氣相沉積(chemical vapor deposition；CVD)技術而形成。在一些其他實施方式中，絕緣結構230可藉由將離子植入基板210內而形成，離子如氧、氮、碳，等等。在又一些其他實施方式中，絕緣結構230是SOI晶圓之絕緣體層。
請參看第4A圖及第4B圖。形成複數個閘極堆疊242、244、246與248於部分之半導體鰭狀物222a、222b、224、226a、226b與228上，並曝露半導體鰭狀物222a、222b、224、226a、226b與228之另一部分。詳細而言，在一些實施方式中，閘極堆疊242形成於部分之半導體鰭狀物222a、222b及224上，且更形成於部分之半導體鰭狀物228上；在一些實施方式中，閘極堆疊244形成於部分之半導體鰭狀物226a、226b及228上，且更形成於部分之半導體鰭狀物224上；閘極堆疊246形成於部分之半導體鰭狀物222a及222b上，且閘極堆疊248形成於部分之半導體鰭狀物226a及226b上。
如第4B圖所示，至少一之閘極堆疊242、244、246與248包含閘極絕緣層240a及閘電極層240b。閘極絕緣層240a置於閘電極層240b與基板210之間，且形成於半導體鰭狀物222a、222b、224、226a、226b與228之上。閘極絕緣層240a，其可阻止電子耗盡，可包含例如高介電常數介電材料，如金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬氮 氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯，或上述各者之組合。一些實施方式可包含二氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、氧化鋯鉿(HfZrO)、氧化鑭(LaO)、氧化鋯(ZrO)、氧化鈦(TiO)、氧化鉭(Ta2O5)、氧化釔(Y2O3)、氧化鈦鍶(SrTiO3、STO)、氧化鈦鋇(BaTiO3、BTO)、氧化鋯鋇(BaZrO)、氧化鑭鉿(HfLaO)、氧化矽鑭(LaSiO)、氧化矽鋁(AlSiO)、氧化鋁(Al2O3)、氮化矽(Si3N4)、氮氧化物(SiON)或上述之組合。閘極絕緣層240a可具有多層結構，如一層氧化矽(例如介面層)及另一層高介電常數材料。
閘極絕緣層240a可藉由使用化學氣相沉積(chemical vapor deposition；CVD)、物理氣相沉積(physical vapor deposition；PVD)、原子層沉積(atomic layer deposition；ALD)、熱氧化、臭氧氧化、其他適合製程，或上述之組合而形成。閘電極層240b置於基板210之上以覆蓋閘極絕緣層240a及部分之半導體鰭狀物222a、222b、224、226a、226b與228。在一些實施方式中，閘電極層240b包含半導體材料，如多晶矽、非晶矽等等。閘電極層240b可以摻雜或未摻雜狀態沉積。例如，在一些實施方式中，閘電極層240b包含藉由低壓化學氣相沉積(low pressure chemical vapor deposition；LPCVD)而以未摻雜狀態沉積之多晶矽。多晶矽亦可例如藉由原位摻雜多晶矽之爐法沉積而沉積。或者，閘電極層240b可包含多晶矽金 屬合金或金屬閘極，此金屬閘極包含諸如鎢(W)、鎳(Ni)、鋁(Al)、鉭(Ta)、鈦(Ti)，或上述各者之任何組合。
在第4B圖中，複數個閘極間隔物250形成於基板210上方且沿閘極堆疊242、244、246及248之側面而形成。為明晰起見，第4B圖中圖示閘極間隔物250，而第4A圖中則省略閘極間隔物250。在一些實施方式中，閘極間隔物250可包含氧化矽、氮化矽、氮氧化矽，或其他適合材料。閘極間隔物250可包含單層或多層結構。閘極間隔物250之披覆層可由CVD、PVD、ALD，或其他適合之技術形成。然後，在披覆層上執行各向非等向性刻蝕以在閘極堆疊222a、222b、224、226a、226b與228之兩側形成一對閘極間隔物250。在一些實施方式中，閘極間隔物250用以偏移隨後形成之摻雜區域，如源極/汲極區域。閘極間隔物250可更用於設計或修正源極/汲極區域(接合點)輪廓。
形成複數個介電鰭狀物側壁結構262及263於半導體鰭狀物222a及226a之相對側，及複數個介電鰭狀物側壁結構264及265形成於半導體鰭狀物222b及226b之相對側。此外，複數個介電鰭狀物側壁結構266形成於半導體鰭狀物224及228之相對側上。介電鰭狀物側壁結構262及263沿半導體鰭狀物222a及226a而形成，介電鰭狀物側壁結構264及265沿半導體鰭狀物222b及226b而形成，及介電鰭狀物側壁結構266沿半導體鰭狀物224及228形成。詳細而言，在單個記憶體單元200a(或200b或200c或200d)中，介電鰭狀物側壁結構262及264在半導體鰭狀物222a與 222b(或226a與226b)之間形成，半導體鰭狀物222a(或226a)在介電鰭狀物側壁結構262與263之間形成，及半導體鰭狀物222b(或226b)在介電鰭狀物側壁結構264與265之間形成。此外，在第4B圖中，介電鰭狀物側壁結構263置於半導體鰭狀物222a與224(或226a與228)之間。因此，介電鰭狀物側壁結構262及264可被稱作內部介電鰭狀物側壁結構，及介電鰭狀物側壁結構263及265可被稱作外部介電鰭狀物側壁結構。
在一些實施方式中，為形成介電鰭狀物側壁結構262、263、264、265與266，在半導體鰭狀物222a、222b、224、226a、226b與228上提供沉積氣體以在這些半導體鰭狀物上形成介電層(未圖示)。在一些實施方式中，沉積是在蝕刻腔室中藉由使用電漿增強化學氣相沉積(chemical vapor deposition；CVD)製程原位完成的，此製程沉積介電層以覆蓋半導體鰭狀物222a、222b、224、226a、226b與228。沉積製程可應用一些離子轟擊能以允許此種沉積之選擇性。由於沉積氣體是可流動的，及半導體鰭狀物222a與222b(或226a與226b)之間的第一距離D1比半導體鰭狀物222a與224(或226a與228)之間的第二距離D2短，因此在半導體鰭狀物222a與224(或226a與228)之間沉積的介電材料量大於在半導體鰭狀物222a與22b(或226a與226b)之間沉積的介電材料量。換言之，沉積在半導體鰭狀物222a(222b、226a，及/或226b)之側壁中之一者上的介電材料多於在第一半導體鰭狀物222a(222b、 226a，及/或226b)之另一側壁上沉積的介電材料。因此，在半導體鰭狀物222a與224(或226a與228)之間形成的介電層比在半導體鰭狀物222a與222b(或226a與226b)之間形成的介電層厚。隨後，介電層經回蝕以形成介電鰭狀物側壁結構262、263、264、265與266。在一些實施方式中，沉積氣體可為但並非限定於第一氣體前驅物與第二氣體前驅物之組合。第一氣體前驅物包含一化合物，化合物包含矽原子(例如甲矽烷(SiH4)、甲矽烷基(SiH3)、二氯矽烷(SiCl2H2))，而第二氣體前驅物包含一化合物，化合物包含氮原子(例如氨(NH3)、一氧化二氮(N2O))。例如，SiCl2H2氣體與NH3反應以形成氮化矽沉積層。然後藉由使用蝕刻氣體來蝕刻氮化矽沉積層，蝕刻氣體如溴化氫(HBr)、氯氣(Cl2)、甲烷(CH4)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、四氟化碳(CF4)、氬氣(Ar)、氫氣(H2)、氮氣(N2)、氧氣(O2)，或上述各者之組合。
第4C圖為沿第4A圖之線段C-C之剖面圖。在第4C圖中，介電鰭狀物側壁結構262具有高度H1，而介電鰭狀物側壁結構263具有大於高度H1之高度H2。此外，半導體鰭狀物222a中從絕緣結構230突出之部分具有大於高度H1及H2的高度H3。而且，介電鰭狀物側壁結構264具有高度H4，而介電鰭狀物側壁結構265具有大於高度H4之高度H5。此外，半導體鰭狀物222b中從絕緣結構230突出之部分具有大於高度H4及H5的高度H6。此外，介電鰭狀物側壁結構266可具有實質上相同或不同的高度。在一些實施方式 中，一之介電鰭狀物側壁結構266具有高度H7。半導體鰭狀物224中從絕緣結構230突出之部分具有大於高度H7的高度H8。在一些實施方式中，高度H1、H2、H3與H4之範圍可自約10奈米至約25奈米，然而本揭露主張之範疇並非限定於此。高度H1、H2、H3與H4可藉由例如蝕刻而經微調，以調整形成於這些半導體鰭狀物上之磊晶結構272a、272b與276(請參看第6A圖及第6B圖)之輪廓。
在第4A圖中，半導體鰭狀物222a及222b及閘極堆疊242形成下拉電晶體PD-1，且半導體鰭狀物224及閘極堆疊242形成上拉電晶體PU-1。換言之，下拉電晶體PD-1及上拉電晶體PU-1共用閘極堆疊242。半導體鰭狀物226a及226b及閘極堆疊244形成另一下拉電晶體PD-2，及半導體鰭狀物228及閘極堆疊244形成另一上拉電晶體PU-2。換言之，下拉電晶體PD-2及上拉電晶體PU-2共用閘極堆疊244。此外，半導體鰭狀物222a及222b及閘極堆疊246形成通閘電晶體PG-1。換言之，下拉電晶體PD-1及通閘電晶體PG-1共用半導體鰭狀物222a及222b。半導體鰭狀物226a及226b及閘極堆疊248形成另一通閘電晶體PG-2。換言之，下拉電晶體PD-2及通閘電晶體PG-2共用半導體鰭狀物226a及226b。因此，記憶體單元200a是六電晶體(6T)SRAM。然而，此項技術之一般技術者應理解，本揭露描述之多個實施方式之特徵可用於形成其他類型之裝置，如8T-SRAM記憶體裝置或其他積體電路。
在第4A圖中，記憶體單元200a至200d排列在一起以形成陣列(本揭露中之SRAM裝置)，此單元佈局可翻轉或旋轉以賦能更高的封裝密度。往往藉由在單元邊界或軸上翻轉單元及將翻轉單元置於原始單元之鄰近處，共同節點及連接可組合以增大封裝密度。例如，記憶體單元200a至200d是彼此之鏡像及旋轉圖像。特定而言，記憶體單元200a及200b彼此係Y軸鏡像，記憶體單元200c及200d亦如此。記憶體單元200a及200c彼此係X軸鏡像，記憶體單元200b及200d亦如此。此外，對角之記憶體單元(記憶體單元200a及200d；記憶體單元200b及200c)彼此係180度旋轉圖像。
請參看第5A圖及第5B圖。部分被閘極堆疊242、244、246與248以及閘極間隔物250暴露之部分半導體鰭狀物222a、222b、224、226a、226b與228被部分移除(或部分地形成凹槽)以在半導體鰭狀物222a、222b、224、226a、226b與228中分別形成凹槽R。在第5A圖及第5B圖中，所形成之凹槽R利用介電鰭狀物側壁結構262及263(或264及265，或266)作為凹槽上部。在一些實施方式中，凹槽R之側壁實質上為彼此垂直平行。在一些其他實施方式中，凹槽R形成具有不垂直的平行輪廓。
在第5B圖中，半導體鰭狀物222a包含至少一個通道部分223ac及至少一個凹槽部分223ar。閘極堆疊242覆蓋通道部分223ac，而凹槽R形成於凹槽部分223ar上。半導體鰭狀物222b包含至少一個通道部分223bc及至少一個凹槽部分223br。閘極堆疊242覆蓋通道部分223bc，而 凹槽R形成於凹槽部分223br上。半導體鰭狀物224包含至少一個通道部分225c及至少一個凹槽部分225r。閘極堆疊242覆蓋通道部分225c，而凹槽R形成於凹槽部分225r上。此外，半導體鰭狀物226a、226b、228分別包含至少一個通道部分及至少一個凹槽部分(未圖示)。由於半導體鰭狀物226a、226b、228之通道部分及凹槽部分具有的配置類似於通道部分223ac、223bc、225c及凹槽部分223ar、223br、225r，因此在下文中將不重複對此之描述。
形成凹槽之製程可包含乾式蝕刻製程、濕式蝕刻製程，及/或上述各者之組合。凹槽製程亦可包含選擇性濕式蝕刻或選擇性乾式蝕刻。濕式蝕刻溶液包含氫氧化四甲銨(TMAH)、氫氟酸/硝酸/醋酸(HF/HNO3/CH3COOH)溶液，或其他適合溶液。乾式及濕式蝕刻製程具有可經微調之蝕刻參數，如所使用之蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、電源功率、射頻偏壓、射頻偏壓功率、蝕刻劑流速及其他適合之參數。例如，濕式蝕刻溶液可包含氨水(NH4OH)、氫氧化鉀(KOH)、氫氟酸(HF)、氫氧化四甲銨(TMAH)，其他適合之濕式蝕刻溶液，或上述各者之組合。乾式蝕刻製程包含偏壓電漿蝕刻製程，此製程使用氯基化學品。其他乾式蝕刻劑氣體包含四氟化碳(CF4)、三氟化氮(NF3)、六氟化硫(SF6)及氦氣(He)。亦可使用諸如深度反應離子蝕刻(deep reactive ion etching；DRIE)之機制來執行各向異性乾式蝕刻。
請參看第6A圖及第6B圖。分別形成複數個磊晶結構272a在半導體鰭狀物222a及226a(請參看第4A圖)之凹槽R中，分別形成複數個磊晶結構272b在半導體鰭狀物222b及226b(請參看第4A圖)之凹槽R中，且分別形成複數個磊晶結構276在半導體鰭狀物224及228(請參看第4A圖)之凹槽R中。磊晶結構272a、272b與276突出於凹槽R。磊晶結構272a、272b，276可藉由使用一或更多個磊晶或磊晶製程而形成，如矽特徵、SiGe特徵，及/或其他適合特徵可以晶態形成於半導體鰭狀物222a、222b、224、226a、226b與228上。在一些實施方式中，磊晶結構272a，272b與276之晶格常數不同於半導體鰭狀物222a、222b、224、226a、226b及228之晶格常數，而磊晶結構272a、272b及276經應變或在應力下以賦能半導體裝置之載子移動率及增強裝置效能。磊晶結構272a、272b與276可包含諸如鍺(Ge)或矽(Si)之半導體材料；或諸如砷化鎵(GaAs)、鋁砷化鎵(AlGaAs)之化合物半導體材料；或諸如矽鍺(SiGe)、磷化鎵(GaAsP)之半導體合金。磊晶結構272a、272b與276具有適合結晶定向(例如(100)、(110)或(111)結晶定向)。
在一些實施方式中，磊晶結構272a及272b是N型磊晶結構，而磊晶結構276是P型磊晶結構。磊晶結構272a、272b及276可在不同磊晶製程中形成。磊晶結構272a及272b可包含磷化矽(SiP)、碳化矽(SiC)、碳磷化矽(SiPC)、矽(Si)、第III-V族化合物半導體材料或上述各者之組合，而磊晶結構276可包含鍺化矽(SiGe)、碳鍺化矽 (SiGeC)、鍺(Ge)、矽(Si)、第III-V族化合物半導體材料或上述各者之組合。在磊晶結構272a及272b之形成期間，可隨著磊晶之進行而摻雜諸如磷或砷之N型雜質。例如，當磊晶結構272a及272b包含碳化矽(SiC)或矽(Si)時，摻雜N型雜質。此外，在磊晶結構276之形成期間，可隨著磊晶之進行而摻雜諸如硼或二氟化硼(BF2)之P型雜質。例如，當磊晶結構276包含鍺化矽(SiGe)時，摻雜P型雜質。磊晶製程包含化學氣相沉積技術(例如氣相磊晶(vapor-phase epitaxy；VPE)與/或超高真空化學氣相沉積(ultra-high vacuum CVD；UHV-CVD))、分子束磊晶，與/或其他適合製程。磊晶製程可使用氣體前驅物及/或液體前驅物，這些前驅物與半導體鰭狀物222a、222b、224、226a、226b及228之組成成分(例如矽)相互作用。由此，可達成應變通道以增大載子移動率及增強裝置效能。磊晶結構272a，272b與276可經原位摻雜。如若磊晶結構272a、272b與276並非經原位摻雜，則執行第二佈植製程(亦即接合點佈植製程)以摻雜磊晶結構272a、272b與276。可執行一或更多個退火製程以活化磊晶結構272a、272b與276。退火製程包含快速熱退火(rapid thermal annealing；RTA)與/或雷射退火製程。
第6C圖為沿第6A圖之線段C-C之剖面圖。磊晶結構276具有頂部部分277a及置於頂部部分277a與基板210之間的主體部分277b。頂部部分277a具有寬度W1，而主體部分277b具有比寬度W1小之寬度W2。此外，一之半 導體鰭狀物224及228具有寬度W3，而寬度W2及W3實質上相同，然而本揭露所主張之範疇並非限定於此。介電鰭狀物側壁結構266置於磊晶結構276之主體部分277b之相對側壁上，而磊晶結構276之頂部部分277a置於介電鰭狀物側壁結構266上。在一些實施方式中，磊晶結構276之頂部部分277a具有存在於介電鰭狀物側壁結構266上方之刻面(facet)表面。
此外，磊晶結構272a具有頂部部分273a及置於頂部部分273a與基板210之間的主體部分273b。頂部部分273a具有寬度W1'，及主體部分273b具有比寬度W1'小之寬度W2'。此外，一之半導體鰭狀物222a及226a具有寬度W3'，而寬度W2'及W3'實質上相同，然而本揭露所主張之範疇並非限定於此。介電鰭狀物側壁結構262及263置於磊晶結構272a之主體部分273b之相對側壁上，而磊晶結構272a之頂部部分273a置於介電鰭狀物側壁結構262及263上。在一些實施方式中，磊晶結構272a之頂部部分273a具有在介電鰭狀物側壁結構262及263上方存在之圓形表面。
此外，磊晶結構272b具有頂部部分274a及置於頂部部分274a與基板210之間的主體部分274b。頂部部分274a具有寬度W1"，且主體部分274b具有比寬度W1"短之寬度W2"。此外，一之半導體鰭狀物222b及226b具有寬度W3"，而寬度W2"及W3"實質上相同，然而本揭露所主張之範疇並非限定於此。介電鰭狀物側壁結構264及265置於磊晶結構272b之主體部分274b之相對側壁上，而磊晶結構 272b之頂部部分274a置於介電鰭狀物側壁結構264及265上。在一些實施方式中，磊晶結構272b之頂部部分274a具有在介電鰭狀物側壁結構264及265上方存在之圓形表面。
在第6C圖中，磊晶結構272a及272b物理性連接(或合併在一起)，而磊晶結構276與磊晶結構272a及272b分離(或絕緣)。詳細而言，磊晶結構272a向磊晶結構272b延伸的程度遠於向磊晶結構276延伸的程度。換言之，位於半導體鰭狀物222a與222b之間的磊晶結構272a中之一部分具有寬度W4，位於半導體鰭狀物222a與224之間的磊晶結構272a中之另一部分具有寬度W5，且寬度W4大於寬度W5。因此，磊晶結構272a係偏心形成，磊晶結構272a與276之間的側向間距增大。同樣，磊晶結構272b向磊晶結構272a延伸的程度遠於向相鄰之記憶體單元200b(請參看第6A圖)延伸的程度。換言之，位於半導體鰭狀物222a與222b之間的磊晶結構272b中之一部分具有寬度W6，位於絕緣結構230'上方之磊晶結構272b中之另一部分具有寬度W7，且寬度W6大於寬度W7。因此，磊晶結構272b係偏心形成。因此，磊晶結構272a與272b可物理性連接。在一些實施方式中，寬度W4與W6可大於約10奈米，而寬度W5與W7之範圍可自約5奈米至約15奈米，然而本揭露主張之範疇並非限定於此。
在第6A圖中，半導體鰭狀物222a、222b(請參看第4A圖)、形成於其上之磊晶結構272a及272b、形成於磊晶結構272a及272b之相對側壁上之介電鰭狀物側壁結構 262、263、264及265(請參看第4A圖)與閘極堆疊242形成下拉電晶體PD-1。半導體鰭狀物224(請參看第4A圖)、形成於其上之磊晶結構276、形成於磊晶結構276之相對側壁上之介電鰭狀物側壁結構266(請參看第4A圖)與閘極堆疊242形成上拉電晶體PU-1。半導體鰭狀物226a、226b(請參看第4A圖)、形成於其上之磊晶結構272a及272b、形成於磊晶結構272a及272b之相對側壁上之介電鰭狀物側壁結構262、263、264及265與閘極堆疊244形成下拉電晶體PD-2。半導體鰭狀物228(請參看第4A圖)、形成於其上之磊晶結構276、形成於磊晶結構276之相對側壁上之介電鰭狀物側壁結構266與閘極堆疊244形成上拉電晶體PU-2。半導體鰭狀物222a、222b、形成於其上之磊晶結構272a及272b、形成於磊晶結構272a及272b之相對側壁上之介電鰭狀物側壁結構262、263、264及265與閘極堆疊246形成通閘電晶體PG-1。半導體鰭狀物226a、226b(請參看第4A圖)、形成於其上之磊晶結構272a及272b、形成於磊晶結構272a及272b之相對側壁上之介電鰭狀物側壁結構262、263、264及265與閘極堆疊248形成通閘電晶體PG-2。因此，記憶體單元200a是六電晶體(6T)SRAM。然而，此項技術之一般技術者應理解，本揭露描述之多個實施方式之特徵可用於形成其他類型之裝置，如8T-SRAM記憶體裝置。
第7圖為磊晶結構之寬度與介電質鰭狀物側壁結構之高度的關係圖。圖表之垂直軸圖示介電鰭狀物側壁結構之高度，而水平軸圖示磊晶結構之(側向)寬度(例如第6C 圖之寬度W1、W1'，或W2')。在第7圖中，半導體鰭狀物的寬度為約6奈米，半導體鰭狀物之高度為約50奈米，而絕緣結構的高度為約10奈米。
根據前述實施方式，由於介電鰭狀物側壁結構置於半導體鰭狀物之相對側壁上，因此磊晶結構之形成可藉由介電鰭狀物側壁結構而微調。詳細而言，磊晶結構之磊晶生長同時垂直及橫向延伸。介電鰭狀物側壁結構可調整磊晶結構之垂直及側向磊晶生長，以便磊晶結構可依據介電鰭狀物側壁結構之配置而彼此分離或合併。詳細而言，同一半導體鰭狀物之相對側壁上的介電鰭狀物側壁結構高度是不同的，以便形成於半導體鰭狀物上之磊晶結構可偏離中心。因此，相鄰之磊晶結構可物理性連接或分離。
根據一些實施方式，積體電路包含第一半導體鰭狀物、第一磊晶結構與至少二第一介電鰭狀物側壁結構。第一磊晶結構置於第一半導體鰭狀物上。第一介電鰭狀物側壁結構置於第一磊晶結構之相對側壁上。第一介電鰭狀物側壁結構具有不同的高度。
根據一些實施方式，積體電路包含第一電晶體。第一電晶體包含第一半導體鰭狀物、第二半導體鰭狀物、第一閘極堆疊、至少一第一磊晶結構、至少一個第二磊晶結構與至少二第一介電鰭狀物側壁結構。第一半導體鰭狀物具有至少一凹槽部分及至少一通道部分。第二半導體鰭狀物具有至少一凹槽部分及至少一通道部分。第一閘極堆疊覆蓋第一半導體鰭狀物及第二半導體鰭狀物之通道部分，且不 覆蓋第一半導體鰭狀物及第二半導體鰭狀物之凹槽部分。第一磊晶結構及第二磊晶結構分別置於第一半導體鰭狀物及第二半導體鰭狀物之凹槽部分上。第一磊晶結構及第二磊晶結構合併在一起。第一介電鰭狀物側壁結構置於第一磊晶結構之相對側壁上。置於第一磊晶結構與第二磊晶結構之間的第一介電鰭狀物側壁中之一者低於第一介電鰭狀物側壁結構中之另一者。第二介電鰭狀物側壁結構置於第二磊晶結構之相對側壁上。
根據一些實施方式，積體電路的製造方法包含形成第一半導體鰭狀物。形成至少二第一介電鰭狀物側壁結構於第一半導體鰭狀物之相對側壁上。第一介電鰭狀物側壁結構具有不同的高度。降低位於第一介電鰭狀物側壁結構之間的至少一部分第一半導體鰭狀物。形成第一磊晶結構於被降低之部分第一半導體鰭狀物上。
前述事項概括數個實施方式之特徵，以便彼等熟習此項技術者可更佳地理解本揭露之態樣。彼等熟習此項技術者應瞭解，本揭露可易於用作設計或修正其他製程及結構之基礎，以實現與本揭露介紹之實施方式相同的目的及/或達到與其相同的優勢。彼等熟習此項技術者亦應瞭解，此種同等構造不脫離本揭露之精神及範疇，及可在不脫離本揭露精神及範疇之情況下在本揭露中進行多種變更、取代及更動。
210‧‧‧基板
212‧‧‧第一井區域
216‧‧‧第二井區域
222a、222b、224‧‧‧半導體鰭狀物
230‧‧‧絕緣結構
240a‧‧‧閘極絕緣層
240b‧‧‧閘電極層
242‧‧‧閘極堆疊
250‧‧‧閘極間隔物
262、263、264、265、266‧‧‧介電鰭狀物側壁結構
272a、272b、276‧‧‧磊晶結構
273a、274a、277a‧‧‧頂部部分
273b、274b、277b‧‧‧主體部分

Claims (10)

  1. 一種積體電路，包含：一第一半導體鰭狀物；一第一磊晶結構，置於該第一半導體鰭狀物上；以及至少二第一介電鰭狀物側壁結構，置於該第一磊晶結構之相對側壁上，該些第一介電鰭狀物側壁結構具有不同的高度。
  2. 如請求項1所述之積體電路，其中該第一磊晶結構包含：一頂部部分，具有一第一寬度；及一主體部分，置於該頂部部分與該第一半導體鰭狀物之間，該主體部分具有一第二寬度，該第二寬度比該第一寬度短，其中該些第一介電鰭狀物側壁結構置於該第一磊晶結構之該主體部分之相對側壁上，且該頂部部分置於該些第一介電鰭狀物側壁結構上。
  3. 如請求項2所述之積體電路，其中該第一半導體鰭狀物具有一第三寬度，該第三寬度實質上與該第一磊晶結構之該主體部分之該第二寬度相同。
  4. 一種積體電路，包含：一第一電晶體，包含：一第一半導體鰭狀物，具有至少一凹槽部分及至少一通道部分； 一第二半導體鰭狀物，具有至少一凹槽部分及至少一通道部分；一第一閘極堆疊，覆蓋該第一半導體鰭狀物及該第二半導體鰭狀物之該些通道部分，且不覆蓋該第一半導體鰭狀物及該第二半導體鰭狀物之該些凹槽部分；至少一第一磊晶結構及至少一第二磊晶結構，分別置於該第一半導體鰭狀物及該第二半導體鰭狀物之該些凹槽部分上，其中該第一磊晶結構及該第二磊晶結構合併在一起；至少二第一介電鰭狀物側壁結構，置於該第一磊晶結構之相對側壁上，其中置於該第一磊晶結構與該第二磊晶結構之間的該些第一介電鰭狀物側壁中之一者低於該些第一介電鰭狀物側壁結構中之另一者；以及至少二第二介電鰭狀物側壁結構，置於該第二磊晶結構之相對側壁上。
  5. 如請求項4所述之積體電路，其中置於該第一磊晶結構與該第二磊晶結構之間的該些第二介電鰭狀物側壁結構中之一者低於該些第二介電鰭狀物側壁結構中之另一者。
  6. 如請求項4所述之積體電路，更包含： 一第二電晶體，毗鄰該第一電晶體設置，該第二電晶體包含：一第三半導體鰭狀物，具有至少一凹槽部分及至少一通道部分；一第二閘極堆疊，覆蓋該第三半導體鰭狀物之該通道部分，且未覆蓋該第三半導體鰭狀物之該凹槽部分；以及至少一第三磊晶結構，置於該第三半導體鰭狀物之該凹槽部分上，且與該第一磊晶結構絕緣。
  7. 如請求項6所述之積體電路，其中該第二電晶體更包含：至少二第三介電鰭狀物側壁結構，置於該第三磊晶結構之相對側壁上。
  8. 一種積體電路的製造方法，包含：形成一第一半導體鰭狀物；形成至少二第一介電鰭狀物側壁結構於該第一半導體鰭狀物之相對側壁上，其中該些第一介電鰭狀物側壁結構具有不同的高度；降低位於該些第一介電鰭狀物側壁結構之間的至少一部分該第一半導體鰭狀物；以及形成一第一磊晶結構於被降低之部分該第一半導體鰭狀物上。
  9. 如請求項8所述之方法，其中形成該些第一介電鰭狀物側壁結構包含：提供一沉積氣體以圍繞該第一半導體鰭狀物形成該些第一介電鰭狀物側壁結構。
  10. 如請求項8所述之方法，其中形成該些第一介電鰭狀物側壁結構包含：在該第一半導體鰭狀物之該些側壁之一者上沉積介電材料，該介電材料比在該第一半導體鰭狀物之該些側壁之另一者上之介電材料多。
TW105100079A 2015-10-05 2016-01-04 積體電路及其製造方法 TWI588977B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/875,504 US9922975B2 (en) 2015-10-05 2015-10-05 Integrated circuit having field-effect trasistors with dielectric fin sidewall structures and manufacturing method thereof

Publications (2)

Publication Number Publication Date
TW201714287A TW201714287A (zh) 2017-04-16
TWI588977B true TWI588977B (zh) 2017-06-21

Family

ID=58355537

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105100079A TWI588977B (zh) 2015-10-05 2016-01-04 積體電路及其製造方法

Country Status (5)

Country Link
US (4) US9922975B2 (zh)
KR (1) KR101866007B1 (zh)
CN (1) CN106560925B (zh)
DE (1) DE102015117218B4 (zh)
TW (1) TWI588977B (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102374108B1 (ko) * 2015-06-02 2022-03-14 삼성전자주식회사 스트레서를 갖는 반도체 장치 및 그 제조 방법
US9922975B2 (en) * 2015-10-05 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit having field-effect trasistors with dielectric fin sidewall structures and manufacturing method thereof
US10483266B2 (en) 2017-04-20 2019-11-19 Taiwan Semiconductor Manufacturing Company, Ltd. Flexible merge scheme for source/drain epitaxy regions
US10147787B1 (en) 2017-05-31 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
KR102257419B1 (ko) * 2017-06-07 2021-05-31 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10516037B2 (en) 2017-06-30 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming shaped source/drain epitaxial layers of a semiconductor device
KR102432467B1 (ko) 2017-08-30 2022-08-12 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10680084B2 (en) * 2017-11-10 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial structures for fin-like field effect transistors
US10658242B2 (en) * 2017-11-21 2020-05-19 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with Fin structures
US10510894B2 (en) * 2017-11-30 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structure having different distances to adjacent FinFET devices
US10269932B1 (en) * 2018-01-18 2019-04-23 Globalfoundries Inc. Asymmetric formation of epi semiconductor material in source/drain regions of FinFET devices
KR102476142B1 (ko) 2018-03-14 2022-12-09 삼성전자주식회사 반도체 장치
KR102612196B1 (ko) 2018-06-20 2023-12-12 삼성전자주식회사 반도체 장치
US11069692B2 (en) 2018-07-31 2021-07-20 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET SRAM cells with dielectric fins
US11043424B2 (en) 2018-07-31 2021-06-22 Taiwan Semiconductor Manufacturing Company, Ltd. Increase the volume of epitaxy regions
US11616144B2 (en) * 2018-09-05 2023-03-28 Samsung Electronics Co., Ltd. Semiconductor device
US11916055B2 (en) * 2019-02-22 2024-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure having logic cells with multiple cell heights
US11094695B2 (en) * 2019-05-17 2021-08-17 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit device and method of forming the same
US11037818B2 (en) * 2019-05-30 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure having epitaxial structure and method for forming the same
US11728344B2 (en) * 2019-06-28 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid SRAM design with nano-structures
US11581226B2 (en) * 2019-09-27 2023-02-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with tunable epitaxy structures and method of forming the same
US11171143B2 (en) * 2019-10-01 2021-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with dielectric fin in memory cell and method for forming the same
US11183591B2 (en) * 2019-10-30 2021-11-23 Avago Technologies International Sales Pte. Ltd. Lateral double-diffused metal-oxide-semiconductor (LDMOS) fin field effect transistor with enhanced capabilities
US11264502B2 (en) * 2020-02-27 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11257817B2 (en) * 2020-03-04 2022-02-22 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated chip with improved latch-up immunity
KR20210153385A (ko) * 2020-06-10 2021-12-17 삼성전자주식회사 집적회로 장치
US11600728B2 (en) * 2020-06-15 2023-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a facet-free source/drain epitaxial structure having an amorphous or polycrystalline layer
US11515215B2 (en) * 2020-08-13 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Asymmetric epitaxy regions for landing contact plug
US20220051945A1 (en) * 2020-08-13 2022-02-17 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded Stressors in Epitaxy Source/Drain Regions
US11664424B2 (en) * 2020-09-30 2023-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Device with epitaxial source/drain region
US11705371B2 (en) * 2021-05-05 2023-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices having merged source/drain features and methods of fabrication thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140220753A1 (en) * 2012-03-01 2014-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and Method for FinFETs
US20140220751A1 (en) * 2013-02-01 2014-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for Forming Semiconductor Regions in Trenches
TWI456760B (zh) * 2009-10-01 2014-10-11 Taiwan Semiconductor Mfg 鰭式場效電晶體及其形成方法
TWI463655B (zh) * 2007-07-16 2014-12-01 Ibm 具有合併式源汲極的鰭式場效電晶體結構及形成該結構的方法
US20150076558A1 (en) * 2013-09-13 2015-03-19 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and the manufacturing method thereof
TW201513359A (zh) * 2013-07-30 2015-04-01 Samsung Electronics Co Ltd 包括具有最佳化深度的凹入式源／汲極區域之鰭式場效電晶體裝置及形成該裝置之方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4069867B2 (ja) 2004-01-05 2008-04-02 セイコーエプソン株式会社 部材の接合方法
US7247912B2 (en) * 2004-01-05 2007-07-24 International Business Machines Corporation Structures and methods for making strained MOSFETs
US20070018239A1 (en) 2005-07-20 2007-01-25 International Business Machines Corporation Sea-of-fins structure on a semiconductor substrate and method of fabrication
KR20140049075A (ko) * 2011-09-30 2014-04-24 인텔 코오퍼레이션 트랜지스터 게이트용 캡핑 유전체 구조
US9368388B2 (en) 2012-04-13 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus for FinFETs
CN104246361B (zh) 2012-04-20 2017-08-18 飞利浦照明控股有限公司 用于可控照明的时分多路复用可切换光学元件的设备和方法
US8703556B2 (en) 2012-08-30 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8723225B2 (en) * 2012-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Guard rings on fin structures
US8896067B2 (en) 2013-01-08 2014-11-25 International Business Machines Corporation Method of forming finFET of variable channel width
US8927373B2 (en) 2013-03-13 2015-01-06 Samsung Electronics Co, Ltd. Methods of fabricating non-planar transistors including current enhancing structures
US9105724B2 (en) * 2013-09-18 2015-08-11 Broadcom Corporation Field effect transistor structure having one or more fins
US9570586B2 (en) * 2013-11-20 2017-02-14 Globalfoundries Inc. Fabrication methods facilitating integration of different device architectures
US9536877B2 (en) * 2014-03-03 2017-01-03 Globalfoundries Inc. Methods of forming different spacer structures on integrated circuit products having differing gate pitch dimensions and the resulting products
US20150372139A1 (en) * 2014-06-18 2015-12-24 GLOBALFOUNDERS Inc. Constraining epitaxial growth on fins of a finfet device
CN105355658B (zh) * 2014-08-18 2019-10-18 联华电子股份有限公司 鳍状场效晶体管元件及其制造方法
KR102310076B1 (ko) * 2015-04-23 2021-10-08 삼성전자주식회사 비대칭 소스/드레인 포함하는 반도체 소자
US10032910B2 (en) * 2015-04-24 2018-07-24 GlobalFoundries, Inc. FinFET devices having asymmetrical epitaxially-grown source and drain regions and methods of forming the same
US9922975B2 (en) * 2015-10-05 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit having field-effect trasistors with dielectric fin sidewall structures and manufacturing method thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI463655B (zh) * 2007-07-16 2014-12-01 Ibm 具有合併式源汲極的鰭式場效電晶體結構及形成該結構的方法
TWI456760B (zh) * 2009-10-01 2014-10-11 Taiwan Semiconductor Mfg 鰭式場效電晶體及其形成方法
US20140220753A1 (en) * 2012-03-01 2014-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and Method for FinFETs
US20140220751A1 (en) * 2013-02-01 2014-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for Forming Semiconductor Regions in Trenches
TW201513359A (zh) * 2013-07-30 2015-04-01 Samsung Electronics Co Ltd 包括具有最佳化深度的凹入式源／汲極區域之鰭式場效電晶體裝置及形成該裝置之方法
US20150076558A1 (en) * 2013-09-13 2015-03-19 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and the manufacturing method thereof

Also Published As

Publication number Publication date
US10510753B2 (en) 2019-12-17
DE102015117218B4 (de) 2020-08-06
US20180175031A1 (en) 2018-06-21
US11276692B2 (en) 2022-03-15
KR20170040723A (ko) 2017-04-13
US9922975B2 (en) 2018-03-20
US11916071B2 (en) 2024-02-27
KR101866007B1 (ko) 2018-06-08
CN106560925B (zh) 2020-01-10
US20170098648A1 (en) 2017-04-06
DE102015117218A1 (de) 2017-04-06
CN106560925A (zh) 2017-04-12
US20220181320A1 (en) 2022-06-09
US20200119006A1 (en) 2020-04-16
TW201714287A (zh) 2017-04-16

Similar Documents

Publication Publication Date Title
TWI588977B (zh) 積體電路及其製造方法
US11355500B2 (en) Static random access memory cell and manufacturing method thereof
US11004960B2 (en) Semiconductor device and manufacturing method thereof
US11930628B2 (en) Semiconductor device and manufacturing method thereof
US11956938B2 (en) Semiconductor device and manufacturing method thereof