CN106560925B - 集成电路及其制造方法 - Google Patents

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Abstract

本发明涉及一种集成电路，包括第一半导体鳍、第一外延结构，以及至少两个第一介电质的鳍部侧壁结构。在第一半导体鳍上设置第一外延结构。第一介电质的鳍部侧壁结构设置在第一外延结构的相对两侧上。第一介电质的鳍部侧壁结构具有不同的高度。本发明还提供了一种用于制造集成电路的方法。

Description

集成电路及其制造方法
技术领域
本发明总体涉及半导体领域，更具体地，涉及鳍状场效应晶体管(FinFET) 及其制造方法。
背景技术
随着半导体行业已经发展到纳米级技术工艺节点以追求更高的器件密度，更好的性能和更低的成本，来自制造和设计问题的挑战已经导致诸如鳍状场效应晶体管(FinFET)的三维设计的发展。FinFET包括在垂直于衬底平面的方向上高于衬底的延伸的半导体鳍部。FET的沟道被形成在这个垂直的鳍部中。栅极提供在鳍的上方(例如，包裹)。FinFET可以进一步减小短沟道效应。
发明内容
根据本发明的一个方面，提供了一种集成电路，包括：第一半导体鳍；第一外延结构，设置在所述第一半导体鳍上；以及至少两个第一介电质的鳍侧部壁结构，设置在所述第一外延结构的相对两侧上，所述至少两个第一介电质的鳍部侧壁结构具有不同的高度。
优选地，所述第一外延结构包括：顶部部分，具有第一宽度：以及主体部分，设置在所述顶部部分和所述第一半导体鳍之间，所述主体部分具有小于所述第一宽度的第二宽度，其中，所述至少两个第一介电质的鳍部侧壁结构设置在所述第一外延结构的所述主体部分的相对两侧上，并且所述顶部部分被设置在所述至少两个第一介电质的鳍部侧壁结构上。
优选地，所述第一半导体鳍具有与所述第一外延结构的所述主体部分的所述第二宽度基本相等的第三宽度。
优选地，该集成电路还包括：第二半导体鳍；以及第二外延结构，设置在所述第二半导体鳍上并且物理连接至所述第一外延结构。
优选地，该集成电路还包括：至少两个第二介电质的鳍部侧壁结构，设置在所述第二外延结构的相对两侧上，所述至少两个第二介电质的鳍部侧壁结构具有不同高度。
优选地，该集成电路还包括：第三半导体鳍，其中，所述第一半导体鳍设置在所述第二半导体鳍和所述第三半导体鳍之间；以及第三外延结构，设置在所述第三半导体鳍上，所述第三外延结构与所述第一外延结构分离。
优选地，该集成电路还包括：至少两个第三介电质的鳍部侧壁结构，设置在所述第三外延结构的相对两侧上。
优选地，所述第一半导体鳍和所述第二半导体鳍之间的第一距离小于所述第一半导体鳍和所述第三半导体鳍之间的第二距离。
优选地，该集成电路还包括：至少一个隔离结构，邻近于所述第一半导体鳍设置。
优选地，所述至少两个第一介电质的鳍部侧壁结构中的至少一个的高度小于所述第一半导体鳍的从所述隔离结构凸出的部分的高度。
根据本发明的另一方面，提供了一种集成电路包括：第一晶体管，包括：第一半导体鳍，具有至少一个凹部和至少一个沟道部分；第二半导体鳍，具有至少一个凹部和至少一个沟道部分；第一栅极堆叠件，覆盖所述第一半导体鳍和所述第二半导体鳍的所述沟道部分并且使所述第一半导体鳍和所述第二半导体鳍的所述凹部未被覆盖；至少一个第一外延结构和至少一个第二外延结构，分别设置在所述第一半导体鳍和所述第二半导体鳍的凹部上，其中，所述第一外延结构和所述第二外延结构被合并在一起；以及至少两个第一介电质的鳍部侧壁，设置在所述第一外延结构的相对两侧上，其中，所述至少两个第一介电质的鳍部侧壁结构中设置在所述第一外延结构和所述第二外延结构之间的一个低于所述至少两个第一介电质的鳍部侧壁结构中的另一个；以及至少两个第二介电质的鳍部结构，设置在所述第二外延结构相对两侧上。
优选地，所述至少两个第二介电质的鳍部侧壁结构中位于所述第一外延结构与所述第二外延结构之间的一个低于所述至少两个第二介电质的鳍部侧壁结构中的另一个。
优选地，该集成电路还包括：第二晶体管，与所述第一晶体管相邻设置，所述第二晶体管包括：第三半导体鳍，具有至少一个凹部和至少一个沟道部分；第二栅极堆叠件，覆盖所述第三半导体鳍的所述沟道部分并且使所述第三半导体鳍的所述凹部未被覆盖；至少一个第三外延结构，设置在所述第三半导体鳍的所述凹部上并且与所述第一外延结构隔离。
优选地，所述第二晶体管还包括：至少两个第三介电质的鳍部侧壁结构，设置在所述第三外延结构的相对两侧上。
优选地，所述第一晶体管的所述第一外延结构朝着所述第一晶体管的所述第二外延结构比朝着所述第二晶体管的所述第三外延结构横向延伸地更远。
根据本发明的又一方面，提供了一种用于制造集成电路的方法，所述方法包括：形成第一半导体鳍；在所述第一半导体鳍相对两侧上形成至少两个第一介电质的鳍部侧壁结构，其中，所述至少两个第一介电质的鳍部侧壁结构具有不同的高度；使所述第一半导体鳍在所述至少两个第一介电质的鳍部侧壁结构之间的至少一部分凹进；以及在所述第一半导体鳍的所述凹进部分上形成第一外延结构。
优选地，形成所述至少两个第一介电质的鳍部侧壁结构包括：在所述第一半导体鳍周围提供沉积气体以形成所述至少两个第一介电质的鳍部侧壁结构。
优选地，所述沉积气体包括含硅气体和含氮气体。
优选地，形成所述至少两个第一介电质的鳍部侧壁结构包括：在所述第一半导体鳍的一个侧壁上沉积的介电材料比在所述第一半导体鳍的另一侧壁上沉积的介电材料多。
优选地，该方法还包括：形成与所述第一半导体鳍相邻的第二半导体鳍；在所述第二半导体鳍的相对两侧上形成至少两个第二介电质的鳍部侧壁结构，其中，所述至少两个第二介电质的鳍部侧壁结构有不同的高度；使所述第二半导体鳍在所述至少两个第二介电质的鳍部侧壁结构之间的至少一部分凹进；以及在所述第二半导体鳍的所述凹进部分上形成第二外延结构并且所述第二外延结构物理连接至所述第一外延结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是六晶体管(6T)SRAM单元的电路图。
图2A至图6A是根据本公开的一些实施例的用于制造集成电路的方法在不同阶段的顶视图。
图2B至图6B是图2A至图6A的区域B的立体图。
图4C是沿图4A的线C-C截取的截面图。
图6C是沿图6A的线C-C截取的截面图。
图7是表示外延结构的宽度与介电质的鳍部侧壁结构的高度之间关系的曲线图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下”、“在…之上”、“上”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向 (旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
将根据由鳍场效应晶体管(FinFET)形成的静态随机存取存储器(SRAM) 的实施例来描述本公开。然而，本公开的实施例也可应用于各种集成电路。将参考附图来详细解释各个实施例。
静态随机存取存储器(SRAM)是一种使用双稳态锁存电路以存储每个比特的易失性半导体存储器。SRAM中的每比特被存储在构成两个交叉连接的反相器的四个晶体管(PU-1，PU-2，PD-1和PD-2)上。该SRAM单元有用来表示0和1的两种稳定的状态。两个附加的存取晶体管(PG-1和PG-2)用于在读写操作期间控制对存储单元的访问。
图1是六晶体管(6T)SRAM单元的电路图。SRAM单元100包括由上拉晶体管PU-1和下拉晶体管PD-1形成的第一反相器102。SRAM单元100 还包括由上拉晶体管PU-2和下拉晶体管PD-2形成的第二反相器104。此外，第一反相器102和第二反相器104均连接在电压总线VDD和地电位VSS之间。在一些实施例中，上拉晶体管PU-1和PU-2可以是p型金属氧化物半导体 (PMOS)晶体管，而下拉晶体管PD-1和PD-2可以是N型金属氧化物半导体晶体管(NMOS)，并且本公开的保护范围不限制在这方面中。
在图1中，第一反相器102和第二反相器104是交叉连接的。即，第一反相器102具有连接至第二反相器104的输出端的输入端。同样，第二反相器 104具有连接至第一反相器102的输出端的输入端。第一反相器102的输出端被称为存储节点103。同样，第二反相器104的输出端被称为存储节点105。在正常的运行模式中，存储节点103与存储节点105的逻辑状态相反。通过采用两个交叉连接的反相器，SRAM单元100可以使用锁存结构来保持数据，使得只要通过VDD供电，在不施加一个刷新周期的情况下，存储的数据也是不会丢失的。
在使用6T SRAM单元的SRAM器件中，各单元被设置成行和列。该SRAM 阵列的列由位线对组成，即，第一位线BL和第二位线BLB。SRAM器件的各单元被设置在对应的位线对之间。如图1所示，SRAM单元100被设置在位线 BL和位线BLB之间。
在图1中，SRAM单元100还包括连接在位线BL和第一反相器102的输出端103之间的第一传输门晶体管PG-1。SRAM单元100还包含连接在位线 BLB和第二反相器104的输出端105之间的第二传输门晶体管PG-2。第一传输门晶体管PG-1和第二传输门晶体管PG-2的栅极连接至字线WL，而字线 WL连接SRAM阵列中一行的SRAM单元。
在操作中，如果传输门晶体管PG-1和PG-2是无效的，只要通过Vdd供电，SRAM单元100将无限期地在存储节点103和105处保持互补的值。这是因为这对交叉连接的反相器对中的每个反相器均驱动另一个的输入端，从而在存储节点处保持电压。这种情况将保持稳定直到电源从SRAM中删除，或者，执行写周期从而改变了在存储节点处存储的数据。
在图1的电路图中，上拉晶体管PU-1，PU-2是p型晶体管。下拉晶体管 PD-1、PD-2以及传输门晶体管PG-1，PG-2是N型晶体管。根据不同的实施例，上拉晶体管PU-1，PU-2，下拉晶体管PD-1、PD-2，以及传输门晶体管 PG-1，PG-2可通过FinFET来实现。
图1中的SRAM单元100的结构是以6T-SRAM为背景来进行描述。然而，本领域的普通技术人员应该理解这里所描述的各种实施例的特征可用于形成其他类型的器件，诸如8T-SRAM存储器器件，或除SRAM以外的存储器件。此外，本公开的实施例可用作独立的存储器件、与其他集成电路集成的存储器件等。因此，本文讨论的实施例对于制造和使用本公开的方法是说明性的，并不限制本公开的范围。
图2A至图6A是根据本公开的一些实施例的用于制造集成电路的方法在不同阶段的顶视图，而图2B至图6B是图2A至图6A的区域B的立体图。在图2A至图6A中，集成电路是包括四个存储单元200a、200b、200c和200d 的SRAM器件。然而，在另一些实施例中，SRAM器件中的存储单元200a、 200b、200c和200d的数量不限于此。参考图2A至图2B。提供衬底210。例如，在一些实施例中，衬底210可以是半导体材料，并且可以包括包含梯度层或埋氧层的已知结构。在一些实施例中，衬底210包括可以是未掺杂或掺杂(例如，P型、N型或它们的组合)的块状硅。可以使用适用于半导体器件形成的其他材料。诸如锗、石英、蓝宝石、玻璃的其他材料可以可选地用于衬底210。另外，硅衬底210可以是绝缘体上半导体(SOI)衬底中或多层结构(诸如在块状硅上形成的硅锗层)中的有源层。
在衬底210中形成多个第一阱区212和多个第二阱区216。在两个第一阱区212之间形成一个第二阱区域216。在一些实施例中，第一阱区212是P阱区，而第二阱区216是N阱区，但本发明的保护范围不限于此。在一些实施例中，用P型掺杂材料(诸如硼离子)注入第一阱区212，并且用N型掺杂材料(诸如砷离子)注入第二阱区216。在第一阱区212的注入期间，第二阱区 216用掩膜(诸如光刻胶)覆盖，并且在第二阱区216的注入期间，用掩膜(诸如光刻胶)覆盖第一阱区212。
在衬底210上形成多个半导体鳍222a、222b、224、226a、226b和228。更详细地，半导体鳍222a、222b、226a、226b形成在第一阱区212上，并且半导体鳍224和228形成在第二阱区216上。在一些实施例中，半导体鳍222a、 222b、224、226a、226b和228包括硅。应该注意图2A中的半导体鳍222a、 222b、224、226a、226b和228的数量是说明性的，并且不应该限制本公开的保护范围。本领域的普通技术人员可以根据实际的情况来选择合适的数量的半导体鳍222a、222b、224、226a、226b和228。例如，在图2A中，半导体鳍 222(222a和222b)的数量是两个，正如半导体鳍226(226a和226b)。然而，在其他的实施例中，在第一阱区212中的半导体鳍的数量可以相应大于两个。
在图2A中，半导体鳍222a和222b(或226a和226b)之间的第一距离 D1小于半导体鳍222a和224(或226a和228)之间的距离D2。即，第一阱区212上的半导体鳍222a、222b、226a、226b比第二阱区216上的半导体鳍 224和228更加密集。
例如，可以通过使用光刻技术来图案化和蚀刻衬底210，从而形成半导体鳍222a，222b，224，226a、226b和228。在一些实施例中，在衬底210上方沉积光刻胶材料层(未示出)。光刻胶材料层按照期望的图案(在这种情况下为半导体鳍222a，222b，224，226a、226b，228)被照射(曝光)并且被显影，以去除光刻胶材料的一部分。剩余的光刻胶材料保护下方的材料不受随后的处理步骤(诸如蚀刻)影响。应该注意的是，在蚀刻工艺中也可使用其他的掩模，诸如氧化物或氮化硅掩模。
参考图3A至图3B。去除半导体鳍224和228的部分。例如，包含用于半导体鳍224和228的图案的光掩模(未示出)用于保护半导体鳍224和228 的要被保留的部分。然后，同时蚀刻半导体鳍228和224的暴露部分。
接着，在衬底210上形成多个隔离结构230。作为围绕半导体鳍222a，222b， 224，226a，226b和228的浅沟槽隔离(STI)的隔离结构230可以通过使用正硅酸乙酯(TEOS)和作为前体的氧的化学汽相沉积(CVD)技术形成。在其他一些实施例中，隔离结构230可通过将离子(如氧，氮，碳等)注入进入衬底210而形成。在又一些其他实施例中，隔离结构230是SOI晶圆的绝缘层。
参考图4A至图4B。多个栅极堆叠件242、244、246、248被形成在半导体鳍222a、222b、224、226a、226b和228的部分上而暴露半导体鳍222a、222b、 224、226a、226b和228的另一部分。更详细地，在一些实施例中，栅极堆叠件242形成在半导体鳍222a，222b和224的部分上，并且被进一步形成在半导体鳍228上；在一些实施例中，栅极堆叠件244被形成在半导体鳍226a、 226b和228的部分上，并且被进一步形成在半导体鳍224的部分上；栅极堆叠件246被形成在半导体鳍222a和222b的部分上，并且栅极堆叠件248被形成在半导体鳍226a和226b的部分上。
如图4B所示，栅叠堆叠件242、244、246和248中的至少一个包括栅极绝缘层240a和栅极电极层240b。栅极绝缘层240a被设置在栅极电极层240b 和衬底210之间，并且被形成在半导体鳍222a，222b，224，226a、226b和 228上。防止电子耗尽的栅极绝缘层240a可以例如包括高k介电材料，如金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氮氧化物、金属铝酸盐类、硅酸锆、铝酸锆或它们的组合。一些实施例可以包括氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化硅铪 (HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆钛(HfZrO)、氧化镧(LaO)、氧化锆(ZrO)、二氧化钛(TiO)、五氧化二钽(Ta2O5)、氧化钇(Y2O3)、钛酸锶(SrTiO3，STO)、钛酸钡(BaTiO3，BTO)、氧化钡锆 (BaZrO)、氧化镧铪(HfLaO)、硅氧化镧(LaSiO)、硅氧化铝(AlSiO)、氧化铝(Al2O3)、氮化硅(Si3N4)、氮氧化物(SiON)，以及它们的组合。栅极绝缘层240a可以有多层结构，诸如一层氧化硅(例如，界面层)和另一层高 k材料。
可以使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、热氧化、臭氧氧化、其他合适的工艺或它们的组合来形成栅极绝缘层240a。栅电极层240b可以被形成在衬底210上方，以覆盖栅极绝缘层240a和半导体鳍222a，222b，224，226a、226b和228的部分。在一些实施例中，栅极电极层240b包括半导体材料，诸如多晶硅，非晶硅等。栅极电极层240b可以沉积为掺杂的或未掺杂的。例如，在一些实施例中，栅极电极层240b包括通过低压化学汽相沉积(LPCVD)沉积的非掺杂的多晶硅。例如，通过炉沉积(furnace deposition)原位掺杂的多晶硅，也可以沉积多晶硅。另外，栅极电极层240b 可以包括多晶硅金属合金或金属栅极(金属包含诸如钨(W)、镍(Ni)、铝(Al)、钽(Ta)、钛(Ti)或它们的任意组合)。
在图4B中，多个栅极间隔件250形成在衬底210上方并且沿着栅极堆叠件242、244、246和248的侧面形成。为清楚起见，栅极间隔件250在图4B 中示出但在图4A中省略。在一些实施例中，栅极间隔件250可以包括氧化硅、氮化硅、氧氮化硅或其他合适的材料。栅极间隔件250可以包括单层或多层结构。可以通过CVD、PVD、ALD或其他合适的技术来作为形成栅极间隔件250 的毯式层。然后，对毯式层执行各向异性蚀刻以在栅极堆叠件222a、222b、 224、226a、226b和228的两侧形成一对栅极间隔件250。在一些实施例中，栅极间隔件250用于偏移随后形成的掺杂区，诸如源极/漏极区域。栅极间隔件250还可用于设计或修改源极/漏极区域(结)轮廓。
在半导体鳍222a和226a的相对两侧上形成多个介电质的鳍部侧壁结构 262和263，并且在半导体鳍222b和226b的相对两侧上形成多个介电质的鳍部侧壁结构264和265。此外，在半导体鳍224和228的相对两侧上形成多个介电质的鳍部侧壁结构266。沿着半导体鳍部222a和226a形成介电质的鳍部侧壁结构262和263，沿着半导体鳍部222b和226b形成介电质的鳍部侧壁结构264和265，并且沿着半导体鳍部224和228形成介电质的鳍部侧壁结构266。更详细地，在单个的SRAM单元200A(或200B或200C或200D)中，介电质的鳍部侧壁结构262和264被形成在半导体鳍222a和222b(或226a和226b) 之间，半导体鳍222a(或226a)被形成在介电质的鳍部侧壁结构262和263 之间，并且半导体鳍222b(或226b)被形成在介电质的鳍部侧壁结构264和 265之间。此外，在图4B中，介电质的鳍部侧壁结构263被设置在半导体鳍222a和224(或226a和228)之间。因此，介电质的鳍部侧壁结构262和264 可以称为介电质的内鳍部侧壁结构，并且介电质的鳍部侧壁结构263和265 可以被称为介电质的外鳍部侧壁结构。
为形成介电质的鳍部侧壁结构262、263、264、265和266，在一些实施例中，在半导体鳍222a，222b，224，226a、226b和228上提供沉积气体，以在其上形成介电层(未示出)。在一些实施例中，利用等离子体增强化学汽相沉积(CVD)工艺在蚀刻室中进行原位沉积，该沉积工艺沉积介电层以覆盖半导体鳍222a、222b、224、226a、226b和228。沉积工艺可以施加一些离子轰击能量，以允许这样的沉积具有选择性。由于沉积的气体是可流动的，半导体鳍222a和222b(或226a与226b)之间的第一距离D1小于半导体鳍222a 和224(或226a与228)之间的第二距离D2，沉积在半导体鳍222a和224(或 226a和228)之间的介电材料的量大于沉积在半导体鳍222a和222b(或226a 和226b)之间的介电材料的量。换句话说，在半导体鳍222a(222b，226a和 /或226b)的一个侧壁上沉积的介电材料要比在半导体鳍222a(222b，226a和 /或226b)的另一个侧壁上沉积的介电材料多。因此，在半导体鳍222a和224 (或226a和228)之间所形成的介电层比半导体鳍222a和222b(或226a和 226b)之间的介电层厚。随后，回蚀介电层，以形成介电质的鳍部侧壁结构 262、263、264、265和266。在一些实施例中，沉积气体可以是，但不限于，第一气体前体和第二气体前体的组合。第一气体前体包括包含硅原子(如SiH4， SiH3、SiCl2H2)的化合物，并且第二气体前体包括包含氮原子的化合物(如 NH3、N2O)。例如，SiCl2H2气体和NH3反应以形成氮化硅沉积层。然后，利用蚀刻气体(诸如，HBr，氯气，CH4，CHF3，CH2F2，CF4，Ar，H2，N2， O2或它们的组合)来蚀刻氮化硅沉积层。
图4C是沿图4A的线C-C截取的截面图。在图4C中，介电质的鳍部侧壁结构262具有高度H1，并且介电质的鳍部侧壁结构263具有大于高度H1 的高度H2。此外，半导体鳍222a的从隔离结构230凸出的部分具有大于高度 H1和H2的高度H3。另外，介电质的鳍部侧壁结构264具有高度H4，并且介电质的鳍部侧壁结构265具有大于高度H4的高度H5。此外，半导体鳍的从隔离结构230凸出的部分具有大于高度H4和H5的高度H6。此外，介电质的鳍部侧壁结构266可以有基本上相同或不同的高度。在一些实施例中，介电质的鳍部侧壁结构266的一个具有高度H7。半导体鳍224的从隔离结构230 凸出的部分具有大于高度H7的高度H8。在一些实施例中，高度H1、H2、 H3、H4可以在约10nm至约25nm的范围内，但保护范围不限于此。可以例如通过蚀刻来调整高度H1，H2，H3，H4，以调整形成在其上的外延结构272a， 272b和276的轮廓(见图6A至图6B)。
在图4A中，半导体鳍222a和222b和栅极堆叠件242形成下拉晶体管PD-1，而半导体鳍224和栅极堆叠件242形成上拉晶体管PU-1。换句话说，下拉晶体管PD-1和上拉晶体管PU-1共用栅极堆叠件242。半导体鳍226a和226b以及栅极堆叠件244形成另一个下拉晶体管PD-2，并且半导体鳍228和栅极堆叠见244形成另一个上拉晶体管PU-2。换句话说，下拉晶体管PD-2和上拉晶体管PU-2共用栅极堆叠件244。此外，半导体鳍222a和222b和栅极堆叠件 246形成传输门晶体管PG-1。换句话说，下拉晶体管PD-1和传输门晶体管PG-1 共用半导体鳍222a和222b。半导体鳍226a、226b和栅堆堆叠件248形成另一个传输门晶体管PG-2。换句话说，下拉晶体管PD-2和传输门晶体管PG-2 共用半导体鳍226a和226b。因此，SRAM单元200a是六晶体管(6T)SRAM。然而本领域的普通技术人员应该明白这里所讨论的各种实施例的特征可用于形成其他类型的器件，诸如8T-SRAM存储器件或其他集成电路。
在图4A中，当SRAM单元200a至200d被排列在一起以形成阵列(在此是SRAM器件)，单元的布局可以被翻转或旋转以实现更高的封装密度。通常通过将单元翻转过单元边界或轴并且将该翻转单元放置在初始单元邻近处，共同节点和连接可以被结合以增加封装密度。例如，SRAM单元的200a至200d 彼此为镜像图像和旋转图像。具体地，SRAM单元的200a和200b关于Y轴镜像，正如SRAM单元200c和200d一样。SRAM单元的200a和200c关于X 轴镜像，正如SRAM单元200b和200d一样。此外，对角线上的SRAM单元 (SRAM单元200a和200d；SRAM单元200b和200c)彼此互为旋转180度的旋转图像。
参考图5A至图5B。半导体鳍222a、222b、224、226a、226b和228中被栅极堆叠件242、244、246和248以及栅极间隔件250均暴露的部分被部分地去除(或部分地凹进)以在半导体鳍222a、222b、224、226a、226b和228中形成凹槽R，以在半导体片222a，222b，224，226a、226b和228形成凹槽R。在图5A至图5B中，凹槽R形成有介电质的鳍部侧壁结构262和263(或264和265，或266)作为它的上部。在一些实施例中，凹槽的侧壁基本上且垂直平行于彼此。在一些实施例中，凹槽R形成有不垂直平行的轮廓。
在图5B中，半导体鳍222a包括至少一个沟道部分223ac和至少一个凹部 223ar。栅极堆叠件242覆盖沟道部分223ac，并且凹槽R形成在凹部223ar上。半导体鳍222b包括至少一个沟道部分223bc和至少一个凹部223br。栅极堆叠件242覆盖沟道部分223bc，并且凹槽R被形成在凹部223br上。半导体鳍224 包括至少一个沟道部分225c和至少一个凹部225r。栅极堆叠件242覆盖沟道部分225c，并且凹槽R被形成在凹部225r上。另外，半导体鳍226a、226b、 228各自包括至少一个沟道部分和至少一个凹部(未示出)。由于半导体鳍226a、226b、228的沟道部分和凹陷部分具有与沟道部分223ac、223bc、225c和凹部 223ar、223br、225r类似的配置，因此，关于这方面的描述将在下文中不会重复。
开槽工艺可以包括干蚀刻工艺、湿蚀刻工艺和/或它们的组合。开槽工艺还可以包括选择性湿蚀刻或选择性干蚀刻。湿蚀刻溶液包括四甲基氢氧化铵 (TMAH)，HF/HNO3/CH3COOH溶液或其他合适的溶液。干蚀刻以及湿蚀刻工艺具有可调节的蚀刻参数，诸如使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、电压源、RF偏置电压、RF偏置电源、蚀刻液的流速和其他合适的参数。例如，湿蚀刻溶液可以包括NH4OH、KOH(氢氧化钾)、HF(氢氟酸)、TMAH(四甲基氢氧化铵)、其他合适的湿蚀刻溶液或它们的组合。干蚀刻工艺包括使用氯基化学物的偏置等离子体蚀刻工艺。其他干蚀刻剂气体包括CF4、 NF3、SF6和He。各向异性干蚀刻也可以使用如DRIE(深反应离子蚀刻)的机制来进行。
参考图6A至图6B。多个外延结构272A被分别形成在半导体鳍222a和 226a的凹槽R中(见图4A)，多个外延结构272b被分别形成在半导体鳍222b 和226b的凹槽R中(见图4A)，多个外延结构276被分别形成在半导体鳍224 和228的凹部R中(见图4A)。外延结构272a、272b、276从凹槽R处凸出。外延结构272a、272b和276可以使用一种或多种外延或外延工艺(epi)形成，使得SI部件、SiGe部件和/或其他合适的部件可以以结晶状态形成在半导体鳍222a、222b、224、226a、226b和228上。在一些实施例中，外延结构272a、 272b和276的晶格常数与半导体鳍222a、222b、224、226a、226b和228的晶格常数不同，并且外延结构272a、272b和276受到应变或应力以确保半导体器件的载流子迁移率并且提高器件性能。外延结构272a、272b和276可以包括半导体材料，诸如锗(Ge)或硅(Si)；或化合物半导体材料，诸如砷化镓(GaAs)、砷化铝镓(AlGaAs)；或半导体合金，诸如硅锗(SiGe)、磷砷化镓(GaAsP)。外延结构272a、272b和276有合适的晶向(例如，a(100)、(110) 或(111)晶向)。
在一些实施例中，外延结构272a和272b是n型外延结构，并且外延结构 276是p型外延结构。可以在不同的外延工艺中形成外延结构272a，272b和 276。外延结构272A和272b可以包括SiP、SiC、SiPC、Si、III-V族化合物半导体材料或它们的组合，并且外延结构276可以包括SiGe，SiGeC，Ge，Si， III-V族化合物半导体材料或它们的组合。在外延结构272a和272b的形成期间，可以在外延的过程中掺杂诸如磷或砷的n型杂质。例如，当外延结构272a和272b包括SiC、Si，掺杂n型杂质。此外，在外延结构276的形成期间，可以在外延的过程中掺杂诸如硼或BF2的p型杂质。例如，当外延结构276包括 SiGe时，掺杂p型杂质。外延工艺包括化学汽相沉积技术(诸如汽相外延(VPE) 和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺。外延工艺可以使用气态和/或液态前体，前体与半导体鳍222a，222b，224，226a、 226b和228的组成物(例如，硅)反应。因此，可以得到受到应变的沟道，以增大载流子迁移率和提高器件性能。可原位掺杂外延结构272a、272b和276。如果外延结构272a，272b和276没用被原位掺杂，则执行第二注入工艺(即，结注入工艺)来掺杂外延结构272a，272b和276。执行一次或多次退火工艺以激活外延结构272a、272b和276。退火工艺包括快速热退火(RTA)和/或激光退火工艺。
图6C是沿图6A中的线C-C截取的横截面图。外延结构276具有顶部部分277a和设置在顶部部分277a和衬底210之间的主体部分277b。顶部部分277a有宽度W1，并且主体部分277b有小于宽度W1的宽度W2。此外，半导体鳍224和228的一个具有宽度W3，并且W2和W3的宽度基本上相同，但保护范围不限于此。介电质的鳍部侧壁结构266被设置在外延结构276的主体部分277b的相对两侧上，并且外延结构276的顶部277a被设置在介电质的鳍部侧壁结构266上。在一些实施例中，外延结构276的顶部277a具有呈现在介电质的鳍部侧壁结构266之上的小晶面(facet surface)。
此外，外延结构272a具有顶部部分273a和设置在顶部273a和衬底210 之间的主体部分273b。顶部273a有宽度W1’，并且主体部分273b具有小于宽度W1’的宽度W2’。此外，半导体鳍222a和226a的一个具有宽度W3’，并且宽度W2’和W3’是基本相同的，但保护范围不限于此。介电质的鳍部侧壁结构262和263设置在该外延结构272a的主体部分273b的相对两侧上，并且外延结构272a的顶部部分273a被设置在介电质的鳍部侧壁结构262和263上。在一些实施例中，外延结构272a的顶部部分273a具有出现在介电质的鳍部侧壁结构262和263之上的圆形表面。
此外，外延结构272b具有顶部部分274a和设置在顶部部分274a和衬底 210之间的主体部分274b。顶部274a具有宽度W1”，并且主体部分274b有小于宽度W1”的宽度W2”。此外，半导体鳍222b和226b的一个具有宽度W3”，并且宽度W2”和W3”基本上是相同的，但保护范围不限于此。介电质的鳍部侧壁结构264和265被设置在外延结构272b的主体部分274b的相对两侧上，并且外延结构272b的顶部部分274a被设置在介电质的鳍部侧壁结构264和 265上。在一些实施例中，外延结构272b的顶部部分274a具有呈现在介电质的鳍部侧壁结构264和265上方的圆形表面。
在图6C中，外延结构272a和272b物理连接(或合并在一起)，而外延结构276与外延结构272a和272b分离(或隔离)。更详细地，外延结构272a 朝着外延结构272b比朝着外延结构276延伸地更远。换句话说，外延结构272a 的位于半导体鳍222a和222b之间的部分具有宽度W4，外延结构272a的位于半导体鳍222a和224之间的另一部分具有宽度W5，并且宽度W4大于宽度 W5。因此，外延结构272a被形成为偏离中心，并且外延结构272a和276之间的横向距离被增大。类似地，外延结构272b朝着外延结构272a比朝着邻近的SRAM单元200b延伸地更远(见图6A)。换句话说，外延结构272b的位于半导体鳍222a和222b之间的部分具有宽度W6，而外延结构272b的位于隔离结构230’上方的另一部分具有宽度W7，并且宽度W6大于宽度W7。因此，外延结构272b被形成为偏离中心。因此，外延结构272a和272b可以物理连接。在一些实施例中，宽度W4和W6可以大于约10nm，并且宽度W5 和W7可以在约5nm到约15nm的范围内，但保护范围不限于此。
在图6A中，半导体鳍222a、222b(见图4A)、形成在其上的外延结构272a和272b，形成在外延结构272a和272b的相对两侧上的介电质的鳍部侧壁结构262、263、264和265(见图4A)以及栅极堆叠件242形成下拉晶体管PD-1。半导体鳍224(见图4A)、形成在其上的外延结构276、形成在外延结构276的相对两侧上的介电质的鳍部侧壁结构266(见图4A)以及栅极堆叠件242形成上拉晶体管PU-1。半导体鳍226a，226b(见图4A)、形成在其上的外延结构272a和272b、形成在外延结构272a和272b的相对两侧上的介电质的鳍部侧壁结构262、263、264和265以及栅极堆叠件244形成下拉晶体管PD-2。半导体鳍228(见图4A)、形成在其上的外延结构276、形成在外延结构276的相对两侧上的介电质的鳍部侧壁结构266，以及栅极堆叠件244形成上拉晶体管PU-2。半导体鳍222a、222b、形成在其上的外延结构272a和 272b、形成在外延结构272a和272b的相对两侧上的介电质的鳍部侧壁结构 262、263、264和265，以及栅极堆叠件246形成传输门晶体管PG-1。半导体鳍226a和226b(见图4A)、形成在其上的外延结构272a和272b、形成在外延结构272a和272b的相对两侧上的介电质的鳍部侧壁结构262、263、264和 265，以及栅极堆叠件248形成传输门晶体管PG-2。因此，SRAM单元200a 是六晶体管(6T)SRAM。然而，本领域的普通技术人员将理解这里所描述的各个实施例的特征可以用于形成其他类型的器件，诸如8T-SRAM存储器件。
图7是表示外延结构的宽度与介电质的鳍部侧壁结构的高度之间关系的曲线图。此图的垂直轴表示介电质的鳍部侧壁结构的高度，而水平轴表示外延结构的(横向的)宽度(例如，图6C的宽度W1、W1’或W2’)。在图7中，半导体鳍的宽度为大约6nm，半导体鳍的高度为大约50nm，并且隔离结构的高度为大约10nm。
根据上述实施例，由于介电质的鳍部侧壁结构被设置在半导体鳍的相对两侧上，可以通过介电质的鳍部侧壁结构来调整外延结构的形成。更详细地，外延结构的外延生长垂直和水平地延伸。介电质的鳍部侧壁结构可以调整外延结构的垂直和横向的外延生长，使得根据介电质的鳍部侧壁结构的配置，各外延结构可以被彼此分开或合并在一起。更详细地，同一半导体鳍的相对两侧上的介电质的鳍部侧壁结构高度不同，使得形成在其上的外延结构可以偏离中心。因此，相邻的外延结构可以是物理地连接或分开的更远。
根据一些实施例，集成电路包括第一半导体鳍、第一外延结构，以及至少两个第一介电质的鳍部侧壁结构。在第一半导体鳍上设置第一外延结构。第一侧壁结构设置在第一外延结构相对两侧上。第一介电质的鳍部侧壁结构具有不同的高度。
根据一些实施例，集成电路包括第一晶体管。第一晶体管包括第一半导体鳍、第二半导体鳍、第一栅极堆叠件、至少一个第一外延结构、至少一个第二外延结构、至少两个第一介电质的鳍部侧壁结构，以及至少两个第二介电质的鳍部侧壁结构。第一半导体鳍具有至少一个凹部和至少一个沟道部分。第二半导体鳍具有至少一个凹部和至少一个沟道部分。第一栅极堆叠件覆盖第一半导体鳍的和第二半导体鳍的沟道部分而使第一半导体鳍的和第二半导体鳍的凹部未被覆盖。第一外延结构和第二外延结构被分别设置在第一半导体鳍和第二半导体鳍的凹部上。第一外延结构和第二外延结构被合并在一起。第一介电质的鳍部侧壁结构被设置在第一外延结构的相对两侧上。至少两个第一介电质的鳍部侧壁结构中设置在第一外延结构和第二外延结构之间的一个低于至少两个第一介电质的鳍部侧壁结构中的另一个。第二介电质的鳍部侧壁结构被设置在第二外延结构的相对两侧上。
根据一些实施例，一种用于制造集成电路的方法包括形成第一半导体鳍。在第一半导体鳍的相对两侧上形成至少两个第一介电质的鳍部侧壁结构。至少两个第一介电质的鳍部侧壁结构具有不同的高度。使第一半导体鳍的在至少两个第一介电质的鳍部侧壁结构之间的至少一部分凹进。在第一半导体鳍的凹进部分上形成第一外延结构。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (19)

1.一种集成电路，包括：
第一半导体鳍和第二半导体鳍；
第一外延结构，设置在所述第一半导体鳍上，所述第一外延结构包括：
主体部分，具有相对的第一侧壁和第二侧壁；以及
顶部部分，设置在所述主体部分上，其中，所述顶部部分包括突出到所述第一侧壁之外的第一部分和突出到所述第二侧壁之外的第二部分；
第二外延结构，设置在所述第二半导体鳍上，其中，所述第二部分和所述第二外延结构物理连接；
第一介电质的鳍部侧壁结构和第二介电质的鳍部侧壁结构，分别位于所述第一部分和所述第二部分下方，所述第一介电质的鳍部侧壁结构高于所述第二介电质的鳍部侧壁结构。
2.根据权利要求1所述的集成电路，其中，
所述顶部部分，具有第一宽度：以及
所述主体部分具有小于所述第一宽度的第二宽度，并且所述顶部部分被设置在所述第一介电质的鳍部侧壁结构和所述第二介电质的鳍部侧壁结构上。
3.根据权利要求2所述的集成电路，其中，所述第一半导体鳍具有与所述第一外延结构的所述主体部分的所述第二宽度相等的第三宽度。
4.根据权利要求1所述的集成电路，还包括：
第三介电质的鳍部侧壁结构和第四介电质的鳍部侧壁结构，设置在所述第二外延结构的相对两侧上，所述第三介电质的鳍部侧壁结构和所述第四介电质的鳍部侧壁结构具有不同高度。
5.根据权利要求1所述的集成电路，还包括：
第三半导体鳍，其中，所述第一半导体鳍被设置在所述第二半导体鳍和所述第三半导体鳍之间；以及
第三外延结构，设置在所述第三半导体鳍上，所述第三外延结构与所述第一外延结构分离。
6.根据权利要求5所述的集成电路，还包括：
第五介电质的鳍部侧壁结构和第六介电质的鳍部侧壁结构，设置在所述第三外延结构的相对两侧上。
7.根据权利要求5所述的集成电路，其中，所述第一半导体鳍和所述第二半导体鳍之间的第一距离小于所述第一半导体鳍和所述第三半导体鳍之间的第二距离。
8.根据权利要求1所述的集成电路，还包括：
至少一个隔离结构，邻近于所述第一半导体鳍设置。
9.根据权利要求8所述的集成电路，其中，所述第一介电质的鳍部侧壁结构的高度小于所述第一半导体鳍的从所述隔离结构凸出的部分的高度。
10.一种集成电路，包括：
第一晶体管，包括：
第一半导体鳍，具有至少一个凹部和至少一个沟道部分；
第二半导体鳍，具有至少一个凹部和至少一个沟道部分；
第一栅极堆叠件，覆盖所述第一半导体鳍和所述第二半导体鳍的沟道部分并且使所述第一半导体鳍和所述第二半导体鳍的凹部未被覆盖；
至少一个第一外延结构和至少一个第二外延结构，分别设置在所述第一半导体鳍和所述第二半导体鳍的凹部上，其中，所述第一外延结构和所述第二外延结构被合并在一起，合并的所述第一外延结构和所述第二外延结构具有介于所述第一半导体鳍和所述第二半导体鳍之间的部分；以及
至少两个第一介电质的鳍部侧壁结构，设置在所述第一外延结构的相对两侧上，其中，所述至少两个第一介电质的鳍部侧壁结构中设置在所述第一外延结构和所述第二外延结构之间的一个低于所述至少两个第一介电质的鳍部侧壁结构中的另一个；以及
至少两个第二介电质的鳍部侧壁结构，设置在所述第二外延结构相对两侧上。
11.根据权利要求10所述的集成电路，其中，所述至少两个第二介电质的鳍部侧壁结构中位于所述第一外延结构与所述第二外延结构之间的一个低于所述至少两个第二介电质的鳍部侧壁结构中的另一个。
12.根据权利要求10所述的集成电路，还包括：
第二晶体管，与所述第一晶体管相邻设置，所述第二晶体管包括：
第三半导体鳍，具有至少一个凹部和至少一个沟道部分；
第二栅极堆叠件，覆盖所述第三半导体鳍的沟道部分并且使所述第三半导体鳍的凹部未被覆盖；
至少一个第三外延结构，设置在所述第三半导体鳍的凹部上并且与所述第一外延结构隔离。
13.根据权利要求12所述的集成电路，其中，所述第二晶体管还包括：
至少两个第三介电质的鳍部侧壁结构，设置在所述第三外延结构的相对两侧上。
14.根据权利要求12所述的集成电路，其中，所述第一晶体管的所述第一外延结构朝着所述第一晶体管的所述第二外延结构比朝着所述第二晶体管的所述第三外延结构横向延伸地更远。
15.一种用于制造集成电路的方法，所述方法包括：
形成第一半导体鳍和第二半导体鳍；
在所述第一半导体鳍相对两侧上形成第一介电质的鳍部侧壁结构和第二介电质的鳍部侧壁结构，其中，所述第一介电质的鳍部侧壁结构高于所述第二介电质的鳍部侧壁结构，并且第二介电质的鳍部侧壁结构位于所述第一半导体鳍和所述第二半导体鳍之间；
使所述第一半导体鳍在所述第一介电质的鳍部侧壁结构和所述第二介电质的鳍部侧壁结构之间的至少一部分凹进并使所述第二半导体鳍的至少一部分凹进；以及
在所述第一半导体鳍的凹进部分上形成第一外延结构并在所述第二半导体鳍的凹进部分上形成第二外延结构，使得所述第一外延结构物理连接至所述第二外延结构。
16.根据权利要求15所述的方法，其中，形成所述第一介电质的鳍部侧壁结构和所述第二介电质的鳍部侧壁结构包括：
在所述第一半导体鳍周围提供沉积气体以形成所述第一介电质的鳍部侧壁结构和所述第二介电质的鳍部侧壁结构。
17.根据权利要求16所述的方法，其中，所述沉积气体包括含硅气体和含氮气体。
18.根据权利要求15所述的方法，其中，形成所述第一介电质的鳍部侧壁结构和所述第二介电质的鳍部侧壁结构包括：
在所述第一半导体鳍的一个侧壁上沉积的介电材料比在所述第一半导体鳍的另一侧壁上沉积的介电材料多。
19.根据权利要求15所述的方法，还包括：
在所述第二半导体鳍的相对两侧上形成第三介电质的鳍部侧壁结构和第四介电质的鳍部侧壁结构，其中，所述第三介电质的鳍部侧壁结构和所述第四介电质的鳍部侧壁结构有不同的高度。
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