KR20190003297A - 반도체 디바이스의 소정 형상의 소스/드레인 에피택셜 층을 형성하는 방법 - Google Patents

반도체 디바이스의 소정 형상의 소스/드레인 에피택셜 층을 형성하는 방법 Download PDF

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Abstract

반도체 디바이스를 제조하기 위한 방법에서는, 분리 절연 층이 핀 구조 위에 형성된다. 상기 핀 구조의 제1 부분이 상기 분리 절연 층으로부터 노출되어 있고, 상기 핀 구조의 제2 부분이 상기 분리 절연 층에 매립되어 있다. 유전체 층이 상기 핀 구조의 제1 부분의 측벽 위에 형성된다. 소스/드레인 구역에서 상기 핀 구조의 제2 부분의 일부분과 상기 핀 구조의 제1 부분을 제거하여, 트렌치를 형성한다. 제1 프로세스 또는 제2 프로세스 중 하나를 이용하여 상기 트렌치에 소스/드레인 에피택셜 구조가 형성된다. 상기 제1 프로세스는 선호하는 결정학적 면에 대해 향상된 성장률을 갖는 향상된 에피택셜 성장 프로세스를 포함하고, 상기 제2 프로세스는 상기 소스/드레인 에피택셜 구조의 폭을 감소시키기 위해 수정 에칭 프로세스를 이용하는 것을 포함한다.

Description

반도체 디바이스의 소정 형상의 소스/드레인 에피택셜 층을 형성하는 방법{METHOD OF FORMING SHAPED SOURCE/DRAIN EPITAXIAL LAYERS OF A SEMICONDUCTOR DEVICE}
본 출원은, 본원에 그 전체 내용이 참조로 인용되어 있는, 2017년 6월 30일자로 출원된 미국 가출원 62/527,827호에 대해 우선권을 주장한다.
본원은 반도체 집적 회로 제조에 관한 것이고, 보다 구체적으로는 향상된 디바이스 성능을 위한 소정 형상의 소스/드레인 에피택셜 층을 형성하는 방법에 관한 것이다.
반도체 산업이 보다 높은 장치 밀도, 보다 높은 성능, 및 보다 낮은 비용을 추구하여 나노미터 기술 공정 노드로 진보함에 따라, 제조 이슈 및 디자인 이슈 모두에서의 도전 과제는 핀 전계-효과 트랜지스터(Fin FET)와 같은 3차원 디자인의 발전을 야기하였다. Fin FET에서, 게이트 유전체 층이 개재되어 있는 채널 구역의 두 측면에 게이트 전극이 인접해 있다.
첨단 기술 노드에서, 에피택셜 소스 또는 드레인 구조는 핀의 피치 스케일링에 대한 이슈를 야기한다. 소스 및/또는 드레인 시트 저항 및 접촉 비저항은, 디바이스 영역이 스케일링될 때 중요한 역할을 할 수 있다. 디바이스의 성능을 위해서는 에피택셜 소스/드레인의 체적이 큰 것이 유용하지만, 이는, 예를 들어 정적 랜덤 액세스 메모리(SRAM) 칩 등에서, 디바이스의 밀도를 높이는 데에는 불리할 수 있다. 수율에 악영향을 미치지 않으면서, 상보형 금속 산화물 반도체(CMOS) 플로우와 호환되는 SRM 칩의 디바이스들에 대한 에피택셜 소스/드레인 형상의 확대가 가능한 해결책들이 요구된다.
본원은 첨부 도면들과 함께 아래의 상세한 설명을 읽음으로써 가장 잘 이해된다. 본 업계에서 일반적인 관례에 따라, 여러 피처(feature)는 축척에 맞춰 도시되어 있지 않고 단지 예시를 목적으로 이용되고 있다는 점을 강조한다. 실제로, 여러 피처의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본원의 하나 이상의 실시형태에 따른 반도체 디바이스를 제조하는 방법을 도시하는 예시적인 프로세스 흐름도이다.
도 2a는 Fin FET의 3차원도를 도시한다.
도 2b는 본원의 하나 이상의 실시형태에 따른 반도체 디바이스를 제조하는 방법에서의 한 단계를 도시한다.
도 3은 본원의 하나 이상의 실시형태에 따른 반도체 디바이스를 제조하는 방법에서의 한 단계를 도시한다.
도 4는 본원의 하나 이상의 실시형태에 따른 반도체 디바이스를 제조하는 방법에서의 한 단계를 도시한다.
도 5는 반도체 디바이스의 소스/드레인(SD) 에피택셜 층의 예를 도시하는 다이어그램이다.
도 6은 본원의 하나 이상의 실시형태에 따른 제1 프로세스를 이용한 반도체 디바이스의 향상된 SD 에피택셜 층을 도시하는 다이어그램이다.
도 7은 본원의 하나 이상의 실시형태에 따른 제2 프로세스를 이용한 반도체 디바이스의 향상된 SD 에피택셜 층을 도시하는 다이어그램이다.
도 8은 본원의 하나 이상의 실시형태에 따른 반도체 디바이스의 여러 향상된 SD 에피택셜 구조를 도시하는 다이어그램이다.
도 9는 본원의 제조 기술이 사용된 경우에 방지 가능한 반도체 디바이스의 SD 에피택셜 구조의 형상을 도시하는 다이어그램이다.
도 10은 본원의 제조 기술을 사용하여 제조된 반도체 디바이스의 SD 에피택셜 구조의 형상을 도시하는 다이어그램이다.
이하의 개시내용은 본 발명의 여러 피처를 구현하기 위한 다수의 서로 다른 실시형태 또는 실시예를 제공하는 것으로 이해될 것이다. 본원을 간략화하기 위해 구성요소 및 배치 구성의 특정 실시형태 또는 실시예가 이하에 기술되어 있다. 물론, 이들 특정 실시형태 또는 실시예는 단지 예에 불과하고, 제한을 의도로 한 것은 아니다. 예를 들어, 요소의 치수는 개시된 범위 또는 값에 제한되는 것이 아니라, 디바이스의 공정 조건 및/또는 요망되는 특성에 따라 좌우될 수 있다. 또한, 이어지는 설명에서 제2 피처 위에 또는 상에 제1 피처를 형성하는 것은, 제1 피처 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 제1 피처 및 제2 피처가 직접 접촉해 있지 않을 수 있도록 제1 피처와 제2 피처 사이에 부가적인 피처들이 형성될 수 있는 실시형태들도 또한 포함할 수 있다. 여러 피처들은 단순 명료함을 위해 상이한 스케일로 임의적으로 도시될 수 있다.
또한, "아래", "밑", "하부", "위", "상부" 등의 공간 관련 용어는, 도면에 예시된 바와 같이, 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 묘사하는 설명의 편의를 기하기 위해 본원에 사용될 수 있다. 이러한 공간 관련 용어는 도면에 도시된 방위뿐만 아니라 사용 또는 작동시의 디바이스의 다양한 방위를 망라하는 것을 의도하고 있다. 디바이스는 다르게 배향(90도 또는 다른 방위로 회전)될 수 있고, 이에 따라 본원에 사용된 공간 관련 서술 어구도 마찬가지로 해석될 수 있다. 또한, 용어 "~로 만들어진"은 "~를 포함하는" 또는 "~로 구성되는"을 의미할 수 있다.
도 1은 본원의 하나 이상의 실시형태에 따른 반도체 디바이스를 제조하는 예시적인 프로세스의 흐름도이다. 흐름도(10)는 전체 제조 프로세스의 관련 부분만을 보여준다. 부가적인 작업들은 도 1에 의해 도시된 작업들의 이전에, 도중에, 그리고 이후에 제공될 수 있고, 후술하는 작업들 중의 일부는 상기 방법의 추가적인 실시형태에서 대체되거나 삭제될 수 있는 것으로 이해된다. 작업/프로세스의 순서는 교환 가능하다.
도 2a는 Fin FET의 3차원도를 도시하는데, 이 3차원도와 관련하여 단면도 도 2b, 도 3 및 도 4를 설명한다.
도 1의 S11에서는, 도 2a의 선 C-C'를 따라 취한 X-컷 뷰(20)에 도시된 바와 같은 제1 구조(25)가, 도 2b에 도시된 바와 같이 형성된다. 제1 구조(25)는 반도체 디바이스의 핀 구조(26), 예를 들어 NMOS 또는 PMOS 디바이스일 수 있는 핀 전계 효과 트랜지스터(Fin FET) 디바이스를 포함한다. 일부 실시형태들에서, NMOS 및 PMOS 디바이스는, 정적 랜덤 액세스 메모리(SRAM) 디바이스, 링 오실레이터 등과 같은 오실레이터, 또는 높은 디바이스 밀도로 생산될 수 있는 집적 회로의 다른 회로의 일부를 이룰 수 있다.
핀 구조(26)는 기판(22) 상에 형성될 수 있다. 제1 구조(25)는, 기판(22)을 덮고 핀 구조(26)의 높이의 일부분을 덮는 제1 절연 층(24)을 더 포함하여, 핀 구조(26)의 제1 부분(28)이 노출된다. 일부 실시형태에서, 기판(22)은 약 1×1015/㎤ 내지 약 3×1015/㎤ 범위의 불순물 농도를 갖는 p-형 실리콘 기판일 수 있다. 다른 실시형태에서, 베이스 기판은 약 1×1015/㎤ 내지 약 3×1015/㎤ 범위의 불순물 농도를 갖는 n-형 실리콘 기판일 수 있다. 일부 실시형태에서, 실리콘 기판의 결정 방위는 (100)이다.
별법으로서, 기판은 게르마늄 등과 같은 다른 기본 반도체, 실리콘 카바이드(SiC) 및 실리콘 게르마늄(SiGe) 등과 같은 Ⅳ-Ⅳ족 화합물 반도체와, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAsP 등과 같은 Ⅲ-Ⅴ족 화합물 반도체를 포함하는 화합물 반도체, 또는 이들의 조합을 포함할 수 있다. 하나 이상의 실시형태에서, 기판은 SOI(silicon-on insulator) 기판의 실리콘 층이다. 또한, 비정질 실리콘 또는 비정질 실리콘 카바이드(SiC) 등과 같은 비정질 기판이나, 혹은 산화규소 등과 같은 절연 물질이, 베이스 기판으로서 사용될 수 있다.
기판은, 불순물이 적절히 도핑되어 있는 여러 (예컨대, p-형 또는 n-형 도전성의) 구역을 포함할 수 있다. 일부 실시형태에서, 핀 구조(26)는 기판(22)과 동일한 재료로 제조된다. 예를 들어, 일부 실시형태에서 핀 구조(26)는 p-형 실리콘 또는 n-형 실리콘으로 제조될 수 있다. 일부 실시형태에서, 제1 절연 층(24)은 STI(shallow trench isolation) 물질로 이루어질 수 있는데, 그 형성 방법은 알려져 있다.
일부 실시형태에서, 제1 절연 층(24)의 형성 후에, 핀 구조(26)에 있어서 X 방향으로 연장되는 부분의 위에 더미 게이트 구조가 형성된다. X-컷 뷰는 더미 게이트 구조의 위치와 다른 X 위치에 있는 것이므로, 더미 게이트 구조는 X-컷 뷰(20, 30)에서 보이지 않는다. 더미 게이트 구조는 채널 층 위에, 예를 들어 핀 구조(26)의 일부분 위에 형성된다. 일부 실시형태에서, 더미 게이트 구조는 게이트 길이 Lg1을 갖는 쇼트-채널 FET 또는 게이트 길이 Lg2를 갖는 롱 채널 FET에 대응할 수 있다(여기서 Lg1 < Lg2 < ~30 ㎚). 일부 실시형태에서, 더미 게이트 구조는 폴리 실리콘으로 제조된 더미 게이트 전극 층과 더미 게이트 유전체 층을 포함한다. 또한, 하나 이상의 절연 재료의 층을 포함하는 측벽 스페이서가 더미 게이트 전극 층의 측벽 상에 형성된다. 측벽 스페이서는 SiN, SiON, SiCN 및 SiOCN을 비롯한 질화규소계 물질 등과 같은 절연 재료의 하나 이상의 층을 포함한다. 일부 실시형태에서는 측벽 스페이서의 하부에서 측벽 스페이서의 막 두께가 약 3 ㎚ 내지 약 15 ㎚의 범위이고, 다른 실시형태에서는 약 4 ㎚ 내지 약 8 ㎚의 범위이다.
더미 게이트 구조는, 폴리 실리콘 층을 더미 게이트 전극 층에 패터닝하는 데 사용되는 마스크 절연 층을 더 포함한다. 일부 실시형태에서 마스크 절연 층의 두께는 약 10 ㎚ 내지 약 30 ㎚의 범위일 수 있고, 다른 실시형태에서 약 15 ㎚ 내지 약 20 ㎚의 범위이다.
도 1의 S12에서는, 도 2a의 선 C-C'를 따라 취한, 도 3에 도시된 X-컷 뷰(30)에 도시된 바와 같은, 제2 유전체 층이 형성된다. 제2 유전체 층(32)은 핀 구조(26)의 제1 부분(28)(도 2b에 도시)의 측벽 위에 형성된다. 일부 실시형태에서, 제2 유전체 층(32)은 질화규소(Si3N4), 산화규소(SiO2), 또는 산질화규소(SiOxNy)로 이루어질 수 있다. 제2 유전체 층(32)은 일부 실시형태에서는 플라즈마 강화 화학적 기상 증착(PECVD) 또는 물리적 기상 증착(PVD) 프로세스를 이용하여, 또는 다른 성막 방법을 이용하여 형성될 수 있고, 습식 에칭, 플라즈마 에칭, 또는 다른 에칭 프로세스 등과 같은 알려진 에칭 프로세스를 통해 패터닝되고 에칭될 수 있다.
도 1의 S13에서는, 도 2a의 선 C-C'를 따라 취한 X-컷 뷰(40)에 도시된 바와 같은 트렌치(42)가, 도 4에 도시된 바와 같이 형성된다. 트렌치(42)는 핀 구조(26)의 제2 부분을 제거하는 것에 의해 형성된다. 핀 구조(26)의 제2 부분은 제1 부분(28)을 포함하고, 일부 실시형태에서 트렌치(42)는 핀 구조(26) 내로 더 연장될 수 있다. 일부 실시형태에서, 핀 구조의 제2 부분의 제거는 적절한 에칭 프로세스, 예를 들어 플라즈마 에칭 등과 같은 건식 에칭 프로세스에 의해 수행될 수 있다. 하지만, 다른 실시형태에서는 다른 에칭 프로세스가 사용될 수 있다. 트렌치(42)는 소스/드레인(SD) 에피택셜 구조의 형성을 위한 개구이다. 따라서, 트렌치(42)는 SD 에피택셜 구조에 대응하는 핀 구조(26)에서의 위치에 (X 방향을 따라) 형성된다.
도 1의 S14에서는, 도 6에 도시된 X-컷 뷰(60)에 도시된 바와 같은, SD 에피택셜 구조가 형성된다. X-컷 뷰(60)에서는, 핀 구조(26)의 일부분과, 상단 부분(62)을 포함하는 도 4의 트렌치(42)에 형성된 SD 에피택셜 구조, 그리고 제2 유전체 층(32)만이 도시되어 있고, 기판(22)은 생략되어 있다. 본 대상 기술에 의해 달성되는 개선을 보다 잘 이해하기 위해, 도 5에 도시된 X-컷 뷰(50)에는 SD 에피택셜 구조의 예가 도시되어 있다. 이러한 SD 에피택셜 구조는 다이아몬드 형상의 상단부(52)를 갖고, 에피택셜 성장 프로세스를 이용하여 형성된다. 다이아몬드 형상의 상단부(52)의 체적이 큰 것이, SD 에피택셜 구조의 저항을 낮추는 데에는 좋지만, 특히 SRAM 및 오실레이터 등과 같이 디바이스 밀도가 높은 집적 회로의 경우에는, 문제가 많을 수 있고 용납될 수 없는 손상을 야기할 수 있다. (100) 및 (111) 방위의 성장에 비해 대규모인 (110) 방위의 측방 성장은, 에피택셜 형성되는 다이아몬드 상단부(52)의 문제의 근원이다.
도 6에 도시된 X-컷 뷰(60)에 도시된 바와 같은, 본 대상 기술의 SD 에피택셜 구조에서, 상단 부분(62)은, (100) 방위의 성장을 위해 [예를 들어, (110) 방위의] 측방 성장이 저하된다는 점에서, 도 5의 SD 에피택셜 구조의 다이아몬드 형상 상단부(52)와 다르다. 다시 말하자면, 본 대상 기술의 SD 에피택셜 구조를 위한 에피택셜 성막은, 선호하는 결정학적 면에 대한, 예를 들어 (100) 방위에 대한, 성장률이 높다. 에피택셜 성막은 (예를 들어, 약 3-5 범위의) 향상된 (100)/(111) 및 (100)/(110) 성장비로 수행된다. (100)/(111) 또는 (100)/(110) 성장비는, <111> 또는 <110> 방향의 에피택셜 층의 성장률에 대한 <100> 방향의 에피택셜 층의 성장률의 비를 의미한다.
본 대상 기술은, 소기의 형상의 상단 부분(62)을 갖는 SD 에피택셜 구조를 형성하기 위해 제1 또는 제2 프로세스 중 하나를 사용함으로써, 선호하는 결정학적 면[예를 들어, (100)]에 대한 성장률을 높일 수 있다. 일부 실시형태에서, 소기의 형상을 갖는 상단 부분(62)은 평탄한 측면(64, 66)을 구비한다. 일부 실시형태에서, 평탄한 측면(64, 76)의 표면적은 서로 동일하거나 서로 다를 수 있다. 제1 프로세스는, 본원에 보다 상세히 기술된 바와 같이 선호하는 결정학적 면[예를 들어, (100)]에 대해 향상된 성장률을 보장하는 고온 에피택셜 성장 프로세스일 수 있다. 제2 프로세스는, 이후에 더 기술되는 바와 같이, 도 4의 트렌치(42)에서, (예를 들어, 도 5에 도시된 바와 같은) 공칭 조건에서의 에피택셜 성장 후에 수행될 수 있는 수정 에칭 프로세스이다.
도 1의 S15에서는, 반도체 디바이스(예를 들어, NMOS 또는 PMOS)를 구현하는 추가적인 단계로서, 도 3의 핀 구조(26) 위에 게이트 구조를 형성할 수 있다. 게이트 구조는, 앞서 거론된 더미 게이트 구조를 이용하는 프로세스를 이용함으로써 형성된다. 이 프로세스는, 더미 게이트 구조 및 SD 에피택셜 구조 위에 형성되는 제1 에칭 정지 층(ESL) 및 제1 층간 절연(ILD) 층을 포함한다. 제1 ESL은 SiN, SiCN 및 SiOCN을 비롯한 질화규소계 물질 등과 같은 절연 재료의 하나 이상의 층을 포함한다. 일부 실시형태에서 제1 ESL의 두께는 약 3 ㎚ 내지 약 10 ㎚의 범위이다. 제1 ILD 층은 산화규소(SiO2), SiON 등의 산화규소계 물질 등과 같은 절연 재료의 하나 이상의 층을 포함한다.
제1 ILD 층과 ESL에 대한 평탄화 작업 후에, 더미 게이트 구조의 일부분을 제거하여, 게이트 공간에 게이트 측벽 스페이서를 남긴다. 이어서, 게이트 유전체 층을 형성한다. 게이트 유전체 층은, 하이-k 유전체 재료 등과 같은 유전체 재료의 하나 이상의 층을 포함한다. 하이-k 유전체 재료는 금속 산화물을 포함할 수 있다. 하이-k 유전체 재료에 이용되는 금속 산화물의 예로는, Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu, 및/또는 이들의 혼합물의 산화물 등이 있다. 일부 실시형태에서, 예를 들어 산화규소로 만들어진 계면층이, 게이트 유전체 층을 형성하기 전에, 핀 구조(채널 구역)의 위에 형성된다. 또한, 일 함수 조정(WFA) 층이 게이트 공간에 형성되고, 적절한 전도성 재료의 블랭킷 층이 게이트 공간 및 제1 ILD 층 위에 형성된다. 끝으로, 게이트 전측 층을 블랭킷 층 위에 형성한다. 일부 실시형태에서, 게이트 전극 층은 폴리 실리콘이다. 일부 실시형태에서, 폴리 실리콘 층의 패터닝은 질화규소 층과 산화물 층을 포함하는 하드 마스크를 이용함으로써 행해진다. 다른 실시형태에서, 게이트 전극 층은 단층 구조 또는 다층 구조를 포함한다. 또한, 게이트 전극 층에는 폴리 실리콘이 균일 도핑 또는 불균일 도핑으로 도핑될 수 있다. 몇몇 대안적인 실시형태에서, 게이트 전극 층은 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, NiSi, CoSi 등과 같은 금속, 기판 재료와 양립 가능한 일 함수를 갖는 다른 전도성 재료, 또는 이들의 조합을 포함한다. 게이트 전극 층용 전극 층은 원자층 증착(ALD), CVD, PVD, 도금, 또는 이들의 조합 등과 같은 적절한 프로세스를 이용하여 형성될 수 있다. 일부 실시형태에서, 게이트 전극 층의 (X 방향의) 폭은 약 30 ㎚ 내지 약 60 ㎚의 범위이다.
이제 도 6을 다시 살펴보면, 앞서 설명한 바와 같이, 측방 치수가 줄어든 SD 에피택셜 구조의 형성은, 고온 성막 기술 또는 수정 에칭 방법을 이용하여 추구될 수 있다. 고온 성막 프로세스의 목적 중의 하나는, 결정학적 면 (100)의 성장을 촉진시키고 결정학적 면 (110) 및 (111)의 성장을 가능한 방해하는 것이다. 고온 성막 프로세스는 NMOS 및 PMOS 디바이스에 따라 다를 수 있다.
일부 실시형태에서는, NMOS 디바이스의 경우, (예를 들어, 도 6의 60에서와 같이) SD 에피택셜 구조는, 화학적 기상 증착(CVD) 프로세스 등과 같은 고온 고압의 성막 프로세스를 이용하여 형성된 반도체 재료를 에피택셜 형성하여 이루어지는 것이지만, 다른 실시형태에서 다른 성막 방법들이 사용될 수 있다. 상기 CVD 프로세스는 약 650-700℃ 범위의 고온 조건 및 약 250-350 Torr 범위의 고압 조건에서 수행될 수 있다.
다른 실시형태에서는, PMOS 디바이스가 형성되는 경우, (예를 들어, 도 6의 60에서와 같이) SD 에피택셜 구조는, CVD 프로세스 등과 같은 고온 성막 프로세스를 이용하여 형성된 반도체 재료를 에피택셜 형성하여 이루어지거나, 다른 실시형태에서 다른 성막 방법들이 사용될 수 있다. 상기 CVD 프로세스는 약 600-650℃ 범위의 고온 조건 및 약 5-50 Torr 범위의 압력 조건에서 수행될 수 있다.
하나 이상의 구현예에서, SD 에피택셜 구조에 사용될 수 있는 예시적인 반도체 재료로는, Si, SiP, SiC, SiCP, SiGe, Ge, 또는 Ⅲ-Ⅴ족 재료, 또는 임의의 다른 적절한 반도체 재료 등이 있다. 일부 구현예에서, SD 에피택셜 층은, 예를 들어 ALD, PVD, 분자 빔 에피택시(MBE), 또는 다른 적절한 에피택셜 성막 기술을 이용하여 성막될 수 있다. 일부 실시형태에서는, 예를 들어 약 250-350℃ 범위의 온도 조건에서, 선택적인 어닐링 프로세스를 수행하여, 금속 대 소스/드레인 접촉 저항을 향상시킬 수 있다.
수정 에칭 프로세스는, 도 4의 트렌치(42)에서, (예를 들어, 도 5에 도시된 바와 같은 SD 에피택셜 구조를 형성하는) 공칭 조건에서의 에피택셜 성막 후에 수행될 수 있다. 예를 들어, PMOS 디바이스 형성의 경우, 공칭 조건은, 약 600-620℃ 범위의 프로세스 온도 및 약 5-50 Torr 범위의 압력에서, 디클로로실란(SiH2Cl2) 및 저메인(GeH4)의 혼합물을 프로세스 가스로서 사용하는 것일 수 있다. 일부 실시형태에서, NMOS 디바이스 형성의 경우, 공칭 조건은, 약 650-670℃ 범위의 프로세스 온도 및 약 200-250 Torr 범위의 압력에서, 디클로로실란(SiH2Cl2) 및 포스핀(PH3)의 혼합물을 도펀트로서 사용하는 것일 수 있다.
수정 에칭 프로세스에서는, 도 7에 도시된 바와 같이, 다이아몬드 형상의 상단부(56)의 측방 부분(72, 73)을 제거하여, 평탄한 측면(74, 76)을 갖는 상단 부분(76)을 형성한다. 이에 의하면, 다이아몬드 형상의 상단부(56)를 측방향으로 더 좁게 만듦으로써, 원치 않는 접촉이 일어날 확률이 줄어들고, 이에 따라 이웃하는 두 SD 에피택셜 구조 사이에서의 누출이 억제되므로, 디바이스 성능이 향상될 수 있다. 일부 실시형태에서, 수정 에칭 프로세스는 CVD 에칭 프로세스일 수 있지만, 다른 실시형태에서는 다른 에칭 프로세스가 적용될 수 있다.
일부 실시형태에서, NMOS 디바이스 형성의 경우, 수정 에칭 프로세스는 사수소화 게르마늄(GeH4) 대 염산(HCl)의 혼합비가 약 0.5-1.2인 GeH4과 HCl의 혼합물을 이용하여 수행되는 이방성 에칭 작업일 수 있다. 상기 CVD 에칭 작업은 약 650-750℃ 범위의 고온 조건 및 약 5-100 Torr 범위의 압력 조건에서 수행될 수 있다. 다른 실시형태에서, 다른 프로세스 조건을 이용하는 다른 에칭 프로세스가 사용될 수 있다. CVD 에칭 프로세스에서, 성막 프로세스와 에칭 프로세스는 동시에 일어나고, 프로세스 조건을 조정함으로써, 형성되는 구조의 형태(치수, 형상 등)를 제어할 수 있다.
다른 실시형태에서, NMOS 디바이스 형성의 경우, 수정 에칭 프로세스는 사수소화 실리콘(실레인 SiH4) 대 HCl의 혼합비가 약 0.2-0.25인 SiH4과 HCl의 혼합물을 이용하여 수행되는 에칭 작업일 수 있다. 이러한 CVD 에칭 작업은, 약 650-750℃ 범위의 고온 조건 및 약 5-100 Torr 범위의 압력 조건에서 수행될 수 있다. 다른 실시형태에서, 다른 프로세스 조건을 이용하는 다른 에칭 프로세스가 사용될 수 있다.
일부 실시형태에서, PMOS 디바이스가 형성되는 경우, 상기 수정 에칭 프로세스는, 약 50-120 sccm 범위의 유량의 HCl을 이용하는 CVD 에칭 작업일 수 있다. 상기 CVD 에칭 작업은 약 600-650℃ 범위의 온도 조건 및 약 5-50 Torr 범위의 압력 조건에서 수행될 수 있다. 다른 실시형태에서, 다른 프로세스 조건을 이용하는 다른 에칭 프로세스가 사용될 수 있다.
도 8은 본원의 하나 이상의 실시형태에 따른 반도체 디바이스의 여러 향상된 SD 에피택셜 구조(80)(82, 84, 86, 88)를 도시하는 다이어그램이다. 향상된 SD 에피택셜 구조(82, 84, 86, 88)는 도 6 및 도 7과 관련하여 전술한 고온 성막 프로세스 또는 수정 에칭 프로세스 중의 어느 하나를 이용하여 구현될 수 있다. 전술한 바와 같이, 고온 성막 프로세스의 목적 중의 하나는, 결정학적 면 (100)의 성장을 촉진시키고 결정학적 면 (110) 및 (111)의 성장을 가능한 방해하는 것이다. 본원의 수정 에칭 프로세스는, 공칭 조건에서 SD 에피택셜 구조를 형성한 후, 예를 들어 CVD 에칭 프로세스를 이용하여, SD 에피택셜 구조의 상단 부분을 측방향으로 축소시킨다. 상기한 두 프로세스(예를 들어, 고온 성막 프로세스와 수정 에칭 프로세스)의 결과로 형성되는 SD 에피택셜 구조는, 도 8에 도시된 "a" 및 "b" 등과 같은 서로 다른 치수를 갖는 평탄한 측면을 구비하는 SD 에피택셜 구조(82, 84, 86, 88)와 유사하다. 치수 "a"는 SD 에피택셜 구조의 평탄한 측면의 높이를 도시하고, 치수 "b"는 SD 에피택셜 구조의 상측 삼각형 형상의 높이의 측정치이다. 일부 실시형태에서, SD 에피택셜 구조(예를 들어, 82, 84, 86, 88)는 서로 다른 "a", "b", "w" 치수를 가질 수 있는데, 여기서 "w"는 게이트가 연장되는 방향을 따라서의 SD 에피택셜 구조의 폭이다. 예를 들어, 일부 실시형태에서, "a"의 값은 약 5 내지 60 ㎚의 범위일 수 있고, "b"의 값은 약 5 내지 10 ㎚의 범위일 수 있으며, "w"의 값은 약 5 내지 30 ㎚의 범위일 수 있다. 일부 실시형태에서, 핀 측벽(FSW)이라고도 알려진 제2 유전체 층(32)의 높이 "c"에 대한 SD 에피택셜 구조의 높이 "d"의 비가 약 5.6 내지 6.2의 범위일 수 있다. 일부 실시형태에서, FSW(32)는 각 SD 에피택셜 구조(예를 들어, 86)의 서로 다른 측면에 대한 높이가 서로 다를 수 있다. 다른 실시형태에서는, FSW가 없다(예를 들어, 도면부호 88에서와 같이 제거된다). 일부 실시형태에서, 비 d/w의 값은 약 6 내지 10의 범위일 수 있고, 비 a/w의 값은 약 4 내지 7의 범위일 수 있다.
도 9는 본원의 제조 기술을 사용하여 형성된 반도체 디바이스의 SD 에피택셜 구조의 여러 형상(90)을 도시하는 다이어그램이다. SD 에피택셜 구조(91, 93, 95, 97 및/또는 99)의 상단 부분이 측방으로 크게 연장되어 있으므로, 디바이스 구조에서 형상들(92, 94, 96)은 불규칙성을 보인다. 도면에서 확인되는 바와 같이, 형상(92)에서는 이웃하는 두 N형 구조 사이에 단락이 나타난다. 형상(94)에서는 불규칙한 N형 구조가 존재하고, 형상(96)에서는 이웃하는 두 N형 구조와 P형 구조 사이에 단락이 나타난다. 전술한 바와 같이, 본 대상 기술의 고온 프로세스 또는 수정 에칭 프로세스 중의 하나를 이용하여 SD 에피택셜 구조를 형성함으로써, 각 디바이스에서 누출을 그리고 아마도 기능 장애를 초래하는 상기한 그리고 유사한 불규칙성이 방지될 수 있다.
본원의 일부 실시형태에서는, 향상된 에피택셜 성장 프로세스 이후에, SD 에피택셜 층의 보다 바람직한 형상을 얻기 위해, 전술한 에칭 프로세스를 수행한다.
도 10은 본원의 제조 기술을 사용하여 제조된 반도체 디바이스의 손상되지 않은 SD 에피택셜 구조의 형상(100)을 도시하는 다이어그램이다. 형상들(102, 104, 106, 108)은, SD 에피택셜 구조(101, 103, 105 및/또는 107)의 상단 부분이 측방으로 크게 연장되어 있는 것에 기인하는 손상의 징후가 보이지 않는 N형 및 P형 디바이스 구조를 나타낸다. 도면에서 확인되는 바와 같이, 형상(102, 108)은, 본원의 고온 프로세스 또는 수정 에칭 프로세스 중의 하나를 사용한 결과로 측방 성장이 제한된 N형 구조를 보여준다. 통상의 측방 성장을 갖는 이웃하는 두 P형 구조가 형성되어 있다. N형 구조에서의 제한된 측방 성장은, 두 N형 디바이스 구조마다 약간 다른 것으로 보인다. 두 구조에 대한 측벽 스페이서(예를 들어, 도 3의 32)가 상당히 동일한 경우, 측방 성장에서 약간의 차이가 예상될 수 있다. 측벽 스페이서의 비대칭성이 일측 에피택셜 성장의 방지를 초래할 수 있는 것으로 이해된다. 본원에 모든 이점이 거론되어야만 하는 것은 아니고, 모든 실시형태 또는 실시예에 대해 특정 이점이 필요한 것은 아니며, 다른 실시형태 또는 실시예가 상이한 이점을 제공할 수 있는 것으로 이해될 것이다.
전술한 프로세스 개념은 현재의 MOSFET 제조 프로세스에 통합될 수 있고, 다수의 서로 다른 기술 노드로 구현될 수 있다.
본원의 일 양태에 따르면, 반도체 디바이스를 제조하기 위한 방법에서, 분리 절연 층이 핀 구조 위에 형성된다. 상기 핀 구조의 제1 부분이 상기 분리 절연 층으로부터 노출되어 있고, 상기 핀 구조의 제2 부분이 상기 분리 절연 층에 매립되어 있다. 유전체 층이 상기 핀 구조의 제1 부분의 측벽 위에 형성된다. 소스/드레인 구역에서 상기 핀 구조의 제2 부분의 일부분과 상기 핀 구조의 제1 부분을 제거하여, 트렌치를 형성한다. 제1 프로세스 또는 제2 프로세스 중 하나를 이용하여 상기 트렌치에 소스/드레인 에피택셜 구조가 형성된다. 상기 제1 프로세스는 선호하는 결정학적 면에 대해 향상된 성장률을 갖는 향상된 에피택셜 성장 프로세스를 포함하고, 상기 제2 프로세스는 상기 소스/드레인 에피택셜 구조의 폭을 감소시키기 위해 수정 에칭 프로세스를 이용하는 것을 포함한다. 일부 실시형태에서, 비대칭 측벽 스페이서를 사용하는 것은, 일측 에피택셜 성장의 방지를 초래할 수 있고, 에피택셜 성장의 대칭성에 영향을 주는 기술로서 사용될 수 있다. 일부 실시형태에서, 에피택셜 성막은 (예를 들어, 약 3-5 범위의) 향상된 (100)/(111) 및 (100)/(110) 성장비로 수행된다. 반도체 디바이스는 NMOS 디바이스일 수 있고, 이 경우 제1 프로세스는 제1 온도 및 압력 조건의 성막 프로세스를 이용하여 수행된다. 일부 실시형태에서, 제1 온도 및 압력 조건의 성막 프로세스는 화학적 기상 증착(CVD) 프로세스를 포함하고, 온도는 약 650-700℃ 범위의 고온이며, 압력은 약 200-350 Torr 범위의 고압이다. 일부 실시형태에서, 반도체 디바이스는 PMOS 디바이스이고, 이 경우 제1 프로세스는 약 600-650℃ 범위의 고온 조건 및 약 5-50 Torr 범위의 압력 조건에서 CVD 프로세스를 이용하여 수행된다. 일부 실시형태에서, 반도체 디바이스가 NMOS 디바이스인 경우, 제2 프로세스는, 약 650-750℃ 범위의 고온 조건 및 약 5-100 Torr 범위의 압력 조건에서, GeH4 대 염산(HCl)의 혼합비가 약 0.5-1.2인 사수소화 게르마늄(저메인, GeH4)과 염산(HCl)의 혼합물을 이용하여 수행될 수 있는 CVD 에칭 작업일 수 있다. 다른 실시형태에서, 상기 CVD 에칭 작업은, 약 650-750℃ 범위의 고온 조건 및 약 5-100 Torr 범위의 압력 조건에서, SiH4 대 HCl의 혼합비가 약 0.2-0.25인 사수소화 실리콘(SiH4)과 HCl의 혼합물을 이용하여 수행된다. 상기 반도체 디바이스가 PMOS 디바이스인 경우, 제2 프로세스는, 약 600-650℃ 범위의 온도 조건 및 약 5-50 Torr 범위의 압력 조건에서, 약 50-120 sccm 범위의 유량의 HCl을 이용하는 CVD 에칭 작업이다. 일부 실시형태에서, 제1 유전체 층은 STI(shallow trench isolation) 물질이고, 상기 유전체 층은 질화규소(Si3N4), 산화규소(SiO2), 또는 산질화규소(SiOxNy)로 이루어진다. 상기 핀 구조의 제1 부분의 두 측벽 상의 유전체 층은 비대칭일 수 있다. 그 결과, 상기 향상된 에피택셜 성장 프로세스에 의해 형성되는 S/D 에피택셜 구조가 비대칭으로 된다.
본원의 다른 양태에 따르면, 반도체 디바이스를 제조하기 위한 방법은, 제1 재료로 제조되는 핀을 포함하고, 노출된 제1 부분과 매립된 제2 부분을 구비하는, 제1 방향으로 연장되는 제1 구조를 형성하는 단계를 포함한다. 유전체 층이 상기 핀의 제1 부분의 측벽 위에 형성된다. 소스/드레인 구역에서 상기 핀의 제2 부분의 일부분과 제1 부분으로부터 제1 재료를 제거하여, 트렌치를 형성한다. 소스/드레인(SD) 에피택셜 구조가 상기 트렌치의 안과 위에 형성된다. 상기 제1 방향에 수직한 제2 방향으로 성장된 상기 에피택셜 구조의 상단부의 일부분을 부분적으로 제거하여, 상기 에피택셜 구조의 상단부 상의 측면을 평탄하게 만들도록, 수정 에칭 프로세스가 수행된다. 상기 제1 구조는 상기 핀의 제2 부분 상에 성막된 분리 절연 층을 포함하고, 상기 제1 재료는 기판 재료이다. 일부 실시형태에서, 상기 반도체 디바이스는 NMOS 디바이스이고, 상기 수정 에칭 프로세스는 CVD 에칭 작업이다. 일부 실시형태에서, 상기 CVD 에칭 작업은, GeH4 대 HCl의 혼합비가 약 0.5-1.2인 GeH4과 HCl의 혼합물을 이용하여 수행된다. 일부 실시형태에서, 상기 CVD 에칭 작업은, 약 650-750℃ 범위의 온도 조건 및 약 5-100 Torr 범위의 압력 조건에서 수행된다. 일부 실시형태에서, 상기 CVD 에칭 작업은, SiH4 대 HCl의 혼합비가 약 0.2-0.25인 사수소화 실리콘(SiH4)과 HCl의 혼합물을 이용하여 수행된다. 일부 실시형태에서, 상기 CVD 에칭 작업은, 약 650-750℃ 범위의 온도 조건 및 약 5-100 Torr 범위의 압력 조건에서 수행된다. 일부 실시형태에서, 상기 반도체 디바이스는 PMOS 디바이스이고, 상기 수정 에칭 프로세스는, 약 50-120 sccm 범위의 유량의 HCl을 이용하는 CVD 에칭 작업이다. 일부 실시형태에서, 상기 CVD 에칭 작업은, 약 600-650℃ 범위의 온도 조건 및 약 5-50 Torr 범위의 압력 조건에서 수행된다.
본원의 또 다른 양태에 따르면, 반도체 디바이스가 Fin FET 디바이스를 포함한다. 상기 Fin FET 디바이스는, 기판 층으로부터 제1 방향으로 돌출되고 상기 제1 방향에 수직한 제2 방향으로 연장되는 핀 구조를 포함한다. 소스/드레인(SD) 에피택셜 구조가 상기 핀 구조 상에 배치된다. 게이트 전극 층과 게이트 유전체 층을 구비하는 게이트 스택이, 상기 핀 구조의 일부분을 덮으며, 상기 제1 방향으로 연장된다. 상기 SD 에피택셜 구조는, 제2 방향으로의 측방 성장이 제한되어 있고 제1 방향에 평행한 평탄한 측면을 포함하는 삼각형 형상의 상단부를 구비한다.
당업자가 본원의 양태를 더욱 잘 이해할 수 있도록, 전술한 내용은 여러 실시형태 또는 실시예의 특징의 개요를 서술한다. 당업자는 본원에 소개된 실시형태 또는 실시예의 동일한 이점을 달성하거나 및/또는 동일한 목적을 수행하기 위해 다른 프로세스 및 구조를 설계 또는 수정하는 근거로서 본원에 개시된 내용을 용이하게 이용할 수 있다는 점을 이해해야 한다. 당업자는 또한, 등가의 구성이 본원의 사상 및 범위로부터 벗어나지 않는다는 것과, 본원의 사상 및 범위에서부터 벗어나지 않고서 본원에 다양한 변경, 대체 및 교체가 실시될 수 있다는 것을 인지하여야 한다.

Claims (10)

  1. 반도체 디바이스를 제조하기 위한 방법으로서,
    핀 구조 위에 분리 절연 층을 형성하는 단계로서, 상기 핀 구조의 제1 부분이 상기 분리 절연 층으로부터 노출되고 상기 핀 구조의 제2 부분이 상기 분리 절연 층에 매립되어 있는 것인, 분리 절연 층 형성 단계;
    상기 핀 구조의 제1 부분의 측벽 위에 유전체 층을 형성하는 단계;
    소스/드레인 구역에서 상기 핀 구조의 제2 부분의 일부분과 상기 핀 구조의 제1 부분을 제거하여, 트렌치를 형성하는 단계; 및
    제1 프로세스 또는 제2 프로세스 중 하나를 이용하여 상기 트렌치에 소스/드레인(SD) 에피택셜 구조를 형성하는 단계
    를 포함하고, 상기 제1 프로세스는 선호하는 결정학적 면(preferred crystallographic facet)에 대해 향상된 성장률을 갖는 향상된 에피택셜 성장 프로세스를 포함하고,
    상기 제2 프로세스는 상기 SD 에피택셜 구조의 폭을 감소시키기 위해 수정 에칭 프로세스를 이용하는 것을 포함하는 것인 반도체 디바이스 제조 방법.
  2. 제1항에 있어서, 상기 선호하는 결정학적 면은 (100) 면을 포함하고, 에피택셜 성막은 3-5 범위의 향상된 (100)/(111) 및 (100)/(110) 성장비로 수행되는 것인 반도체 디바이스 제조 방법.
  3. 제1항에 있어서, 상기 반도체 디바이스는 NMOS 디바이스를 포함하고, 상기 제1 프로세스는 화학적 기상 증착(CVD) 프로세스를 이용하여 수행되는 것인 반도체 디바이스 제조 방법.
  4. 제1항에 있어서, 상기 반도체 디바이스는 PMOS 디바이스를 포함하고, 상기 제1 프로세스는 600-650℃ 범위의 고온 조건 및 5-50 Torr 범위의 압력 조건에서 CVD 프로세스를 이용하여 수행되는 것인 반도체 디바이스 제조 방법.
  5. 제1항에 있어서, 상기 반도체 디바이스는 NMOS 디바이스를 포함하고, 상기 수정 에칭 프로세스는 CVD 에칭 작업을 포함하는 것인 반도체 디바이스 제조 방법.
  6. 제5항에 있어서, 상기 CVD 에칭 작업은, 650-750℃ 범위의 고온 조건 및 5-100 Torr 범위의 압력 조건에서, GeH4 대 HCl의 혼합비가 0.5-1.2인 사수소화 게르마늄(GeH4)과 염산(HCl)의 혼합물을 이용하여, 수행되는 것인 반도체 디바이스 제조 방법.
  7. 제5항에 있어서, 상기 CVD 에칭 작업은, 650-750℃ 범위의 고온 조건 및 5-100 Torr 범위의 압력 조건에서, SiH4 대 HCl의 혼합비가 0.2-0.25인 사수소화 실리콘(SiH4)과 HCl의 혼합물을 이용하여, 수행되는 것인 반도체 디바이스 제조 방법.
  8. 제1항에 있어서, 상기 분리 절연 층은 STI(shallow trench isolation) 물질을 포함하고, 상기 유전체 층은 질화규소(Si3N4), 산화규소(SiO2), 또는 산질화규소(SiOxNy)를 포함하며, 상기 핀 구조의 제1 부분의 두 측벽 상의 유전체 층은 비대칭이고, 그 결과 상기 향상된 에피택셜 성장 프로세스에 의해 형성되는 상기 S/D 에피택셜 구조가 비대칭으로 되는 것인 반도체 디바이스 제조 방법.
  9. 반도체 디바이스를 제조하기 위한 방법으로서,
    제1 재료로 제조되는 핀을 포함하고, 노출된 제1 부분과 매립된 제2 부분을 구비하는, 제1 방향으로 연장되는 제1 구조를 형성하는 단계;
    상기 핀의 제1 부분의 측벽 위에 유전체 층을 형성하는 단계;
    소스/드레인 구역에서 상기 핀의 제2 부분의 일부분과 제1 부분으로부터 제1 재료를 제거하여, 트렌치를 형성하는 단계;
    상기 트렌치의 안과 위에 소스/드레인(SD) 에피택셜 구조를 형성하는 단계; 및
    상기 제1 방향에 수직한 제2 방향으로 성장된 상기 에피택셜 구조의 상단부의 일부분을 부분적으로 제거하여, 상기 에피택셜 구조의 상단부 상의 측면을 평탄하게 만들도록, 수정 에칭 프로세스를 수행하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  10. 핀 전계 효과 트랜지스터(Fin FET) 디바이스를 포함하는 반도체 디바이스로서:
    상기 핀 전계 효과 트랜지스터(Fin FET) 디바이스는,
    기판 층으로부터 제1 방향으로 돌출되고 상기 제1 방향에 수직한 제2 방향으로 연장되는 핀 구조;
    상기 핀 구조 상에 배치된 소스/드레인(SD) 에피택셜 구조; 및
    게이트 전극 층과 게이트 유전체 층을 구비하고, 상기 핀 구조의 일부분을 덮으며, 상기 제2 방향으로 연장되는 게이트 스택
    을 포함하는 것이고,
    상기 SD 에피택셜 구조는, 제2 방향으로의 측방 성장이 제한되어 있고 제1 방향에 평행한 평탄한 측면을 포함하는 다이아몬드 형상의 상단부를 구비하는 것인 반도체 디바이스.
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