CN109216280A - 半导体装置的形成方法 - Google Patents

半导体装置的形成方法 Download PDF

Info

Publication number
CN109216280A
CN109216280A CN201711294721.8A CN201711294721A CN109216280A CN 109216280 A CN109216280 A CN 109216280A CN 201711294721 A CN201711294721 A CN 201711294721A CN 109216280 A CN109216280 A CN 109216280A
Authority
CN
China
Prior art keywords
technique
fin structure
epitaxial
fin
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201711294721.8A
Other languages
English (en)
Inventor
李宜静
游明华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN109216280A publication Critical patent/CN109216280A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02576—N-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02609—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Materials Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

根据一些实施例，提供半导体装置的形成方法。上述方法包含形成隔离绝缘层于鳍结构上，其中鳍结构的第一部分由隔离绝缘层露出，鳍结构的第二部分镶嵌于隔离绝缘层内。上述方法亦包含形成介电层于鳍结构的第一部分的侧壁上。上述方法更包含移除位于源/漏极区内的鳍结构的第一部分和一部分的鳍结构的第二部分，藉此形成沟槽。此外，上述方法包含使用第一工艺或第二工艺的其中一者，以形成源/漏极外延结构于沟槽内，其中第一工艺包含增强外延成长工艺，其对于一优先选择的晶面具有一提升成长速率，且第二工艺包含使用调整蚀刻工艺，以减少源/漏极外延结构的宽度。

Description

半导体装置的形成方法
技术领域
本公开一些实施例涉及半导体装置的形成方法，特别涉及利用高温沉积工艺或蚀刻改良工艺来形成具有平坦侧表面的外延源/漏极结构的半导体装置。
背景技术
随着半导体工业进步至纳米科技世代的工艺以追求更高的装置密度、效能、低成本，伴随的工艺及设计议题所面临的挑战造就了三维设计的发展，例如鳍式场效晶体管。在鳍式场效晶体管内，栅极电极位于邻近的沟道区的相对两侧的表面上，而栅极介电层则设置在上述元件之间。
在较先进的技术世代，外延源极或漏极的形成面临了鳍的间距规模的问题。源极或漏极的薄膜电阻或接触电阻在装置面积缩小的议题中扮演了重要的角色。虽然较大的外延源极/漏极体积有助于装置效能的提升，但也不利降低装置(例如静态随机存取存储器芯片)的密度。因此，需要提供能与现存制作CMOS的工艺相容，且不降低产率的较大外延源极/漏极的形状。
发明内容
根据一些实施例，提供半导体装置结构的形成方法。上述方法包含形成隔离绝缘层于鳍结构上，其中鳍结构的第一部分由隔离绝缘层露出，鳍结构的第二部分镶嵌于隔离绝缘层内。上述方法亦包含形成介电层于鳍结构的第一部分的侧壁上。上述方法更包含移除位于源/漏极区内的鳍结构的第一部分和鳍结构的第二部分的一部分，藉此形成沟槽。此外，上述方法包含使用第一工艺或第二工艺的其中一者，以形成源/漏极外延结构于沟槽内，其中第一工艺包含增强外延成长工艺，其对于一优先选择的晶面具有一提升成长速率，且第二工艺包含使用调整蚀刻工艺，以减少源/漏极外延结构的宽度。
附图说明
本公开的各种实施方式最好的理解方式为阅读以下说明书的详说明并配合所附附图。应该注意的是，本公开的各种不同特征部件并未依据工业标准作业的尺寸而绘制。事实上，为使说明书能清楚叙述，各种不同特征部件的尺寸可以任意放大或缩小。
图1是根据一些实施例，形成半导体装置的工艺流程的范例。
图2A是根据一些实施例，鳍式场效晶体管的立体图。
图2B是根据一些实施例，形成半导体装置的中间其中一阶段的示意图。
图3是根据一些实施例，形成半导体装置的中间其中一阶段的示意图。
图4是根据一些实施例，形成半导体装置的中间其中一阶段的示意图。
图5是根据一些实施例，形成半导体装置的源/漏极外延结构的范例示意图。
图6是根据一些实施例，利用第一工艺以形成半导体装置的源/漏极外延结构改善后的范例示意图。
图7是根据一些实施例，利用第二工艺以形成半导体装置的源/漏极外延结构改善后的范例示意图。
图8是根据一些实施例，半导体装置的源/漏极外延结构改善后的各种范例示意图。
图9绘示如果使用本公开一些实施例所公开的制造技术，可以避免的半导体装置的源/漏极外延结构的形状。
图10绘示使用本公开一些实施例所公开的制造技术，半导体装置的源/漏极外延结构的形状。
附图标记说明：
10～流程图
20～X切面
22～基底
24～第一绝缘层
25～第一结构
26～鳍结构
28～第一部分
30～X切面
32～第二介电层
40～X切面
42～沟槽
50～X切面
52～钻石状顶部
56～钻石状顶部
60～X切面
62～顶部
64～平坦侧表面
66～平坦侧表面
72～侧部
73～侧部
74～顶部
76～平坦侧表面
80～源/漏极外延结构
82～源/漏极外延结构
84～源/漏极外延结构
86～源/漏极外延结构
88～源/漏极外延结构
90～源/漏极外延结构
91～源/漏极外延结构
92～形状
93～源/漏极外延结构
94～形状
95～源/漏极外延结构
96～形状
97～源/漏极外延结构
99～源/漏极外延结构
100～源/漏极外延结构
101～源/漏极外延结构
102～形状
103～源/漏极外延结构
104～形状
105～源/漏极外延结构
106～形状
107～源/漏极外延结构
108～形状
具体实施方式
要了解的是本说明书以下的公开内容提供许多不同的实施例或范例，以实施本公开的不同特征部件。而本说明书以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化发明的说明。当然，这些特定的范例并非用以限定本公开。例如，若是本说明书以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件是直接接触的实施例，亦包含了将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。另外，本公开的说明中不同范例可能使用重复的参考符号及/或用字。这些重复符号或用字是为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。
再者，为了方便描述附图中一元件或特征部件与另一(复数)元件或(复数)特征部件的关系，可使用空间相关用语，例如”在…之下”、”下方”、”下部”、”上方”、”上部”及类似的用语。除了附图所绘示的方位之外，空间相关用语涵盖使用或操作中的装置的不同方位。例如，若翻转附图中的装置，描述为位于其他元件或特征部件”下方”或”在…之下”的元件，将定位为位于其他元件或特征部件”上方”。因此，范例的用语”下方”可涵盖上方及下方的方位。所述装置也可被另外定位(例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。
本公开提供许多实施例。可提供额外的操作在这些实施例所述的阶段之前、之中及/或之后。在不同的实施例，这些阶段可被省略或取代。可在半导体装置结构内增加额外的部件(feature)。在不同的实施例，下述的部件可被省略或取代。在一些实施例所述的操作是以特定的顺序施加，然而这些操作可以其他合理的顺序施加。
图1是根据一些实施例，形成半导体装置的工艺流程的范例。流程图10仅绘示整体制造工艺的相关部分。可以了解的是，在额外的方法的实施例中，可以在图1之前提供额外的操作，并且如下所述的一些操作可以被取代或省略。此外，操作/工艺的顺序可以互换。
图2A是根据一些实施例，鳍式场效晶体管(Fin fielDeffect transistor，FinFET)的立体图，并且是图2B、图3和图4所绘示的剖面图的参考图。
在图1的S11，如图2B的X切面20所示，沿着图2A的线条C-C形成第一结构25。第一结构25包含半导体装置的鳍结构26，半导体装置例如是鳍式场效晶体管装置，其可为NMOS或PMOS装置。在一些实施例，NMOS和PMOS装置可为静态随机存取存储器(static randomaccess memory，SRAM)装置、振荡器(oscillator)，例如环式振荡器、或其他的集成电路的电路的一部分，其可以高装置密度的型态制造。
鳍结构26形成在基底22上。第一结构25更包含第一绝缘层24，其覆盖基底22和鳍结构26纵向的一部分，使得鳍结构26的第一部分28露出。在一些实施例，基底22可以是p型硅基底，其具有介于约1×1015cm-3至约3×1015cm-3的范围间的掺杂浓度。在其他实施例，基底可为n型硅基底，其具有介于约1×1015cm-3至约3×1015cm-3的范围间的掺杂浓度。在一些实施例，硅基底的晶向是(100)。
或者，基底可包含其他的元素半导体，例如锗；化合物半导体，其包含IV-IV族化合物半导体，例如碳化硅(SiC)和硅锗(SiGe)，以及III-V族化合物半导体，例如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP，或上述组合。在一些实施例，基底为绝缘上覆半导体(semiconductor-on-insulation，SOI)基底的硅层；非晶基底，例如非晶硅、非晶碳化硅或绝缘材料，例如氧化硅亦可作为基底。
基底可包含不同的区域，上述区域被掺杂适合的掺杂质(例如，p型或n型的导电型态)。在一些实施例，鳍结构26和基底22由相同材料形成。例如，鳍结构26可由p型硅或n型硅形成，在一些实施例。在一些实施例，第一绝缘层24为浅沟槽隔离材料，其由已知的方法形成。
在一些实施例，形成第一绝缘层24后，形成虚置栅极结构于沿着X方向延伸的鳍结构26的一部分的上方。在X切面20和30看不到虚置栅极结构，因为X切面20和30在X方向的位置不同与虚置栅极结构的位置不同。虚置栅极结构形成在沟道层(例如鳍结构26的一部分)的上方。在一些实施例，虚置栅极结构与短沟道场效晶体管对应，其具有栅极长度Lg1，或者，与长沟道场效晶体管对应，其具有栅极长度Lg2，其中Lg1<Lg2<约30nm。在一些实施例，虚置栅极结构包含由多晶硅形成的虚置栅极电极层，并包含虚置栅极介电层。侧壁间隙物包含一或多层绝缘材料，其形成于虚置栅极电极层的侧壁上。侧壁间隙物包含一或多层的绝缘材料，例如以氮化硅为基础的材料，其包含SiN、SiON、SiCN或SiOCN。在一些实施例，侧壁间隙物底部的膜厚介于约3nm至约15nm的范围间。在其他实施例，侧壁间隙物底部的膜厚介于约4nm至约8nm的范围间。
虚置栅极结构更包含掩模绝缘层，其用来将多晶硅层图案化成虚置栅极电极层。在一些实施例，掩模绝缘层的厚度介于约10nm至约30nm的范围间。在其他实施例，掩模绝缘层的厚度介于约15nm至约20nm的范围间。
在图1的S12，如图3所示的X切面30，沿着图2A的线条C-C形成第二介电层。第二介电层32形成在鳍结构26的第一部分28(如图2B所示)的侧壁上。在一些实施例，第二介电层32由氮化硅(Si3N4)、氧化硅(SiO2)或氮氧化硅(SiOxNy)形成。在一些实施例，第二介电层32可使用等离子体辅助化学气相沉积(plasma enhanced chemical vapor deposition，PECVD)、物理气相沉积(physical vapor deposition，PVD)工艺或其他的沉积方法形成，并且可使用公知的蚀刻工艺图案化，例如使用湿蚀刻、等离子体蚀刻或其他的蚀刻工艺。
在图1的S13，如图4所示的X切面40，沿着图2A的线条C-C形成沟槽42。沟槽42通过移除鳍结构26的第二部分而形成。在一些实施例，鳍结构26的第二部分包含第一部分28，并且沟槽42更延伸至鳍结构26。在一些实施例，鳍结构26的第二部分通过执行适合的蚀刻工艺移除，例如，干蚀刻工艺，干蚀刻工艺例如微等离子体蚀刻。然而在其他实施例，能使用其他的蚀刻工艺。沟槽42是用来形成源/漏极(source/drain，SD)外延结构的开口。因此，沟槽42在鳍结构26(沿着X方向)的形成位置与SD外延结构对应。
在图1的S14，如图6所示的X切面60，形成SD外延结构。在X切面60，只有一部分的鳍结构26、SD外延结构(包含顶部62)形成于图4所示的沟槽42内，且绘示第二介电层32及省略基底22。此外，为了能更理解本公开的实施例，SD外延结构其中一个示例绘示于如图5所示的切面50。此SD外延结构具有钻石状顶部52，并且通过使用外延成长工艺形成。钻石状顶部52具有较大的体积而有助于提供较低的SD外延结构电阻，但会容易产生问题和发生不能接受的损伤，特别而言，以高装置密度集成电路(例如SRAM和振荡器)的情况来看。与(100)和(111)晶向的成长相比，(110)晶向具有较大的横向成长，此为外延形成钻石状顶部52的问题产生源。
本公开的实施例的SD外延结构，如图6所示的X切面60所示，顶部62与图5的SD外延结构的钻石状顶部52不同，其横向成长(例如，在(110)晶向)由于受到(100)晶向较易成长的关系而受到抑制。换句话说，本公开的实施例的SD外延结构对于优先选择的晶面(preferred crystallographic facet)的外延沉积具有较大的成长速率，例如(100)晶向具有较大的成长速率。外延沉积以提升(100)/(111)和(100)/(110)的成长速率比的方式执行，成长比例如介于约3至约5的范围间。(100)/(111)或(100)/(110)的成长比的意思是外延层在<100>方向的成长速率相对于<111>或<110>方向的成长速率的比例。
本公开的实施例通过使用第一或第二工艺的其中一者，来达成在优先选择的晶面(例如，(100))具有较大的成长速率，而形成具有所需顶部62的形状的SD外延结构。在一些实施例，顶部62所需的形状具有平坦侧表面64和66。在一些实施例，平坦侧表面64和66的表面积可相同或不同。第一工艺为高温外延成长工艺，其保证优先选择的晶面(例如，(100))具有在此所述的提升成长速率。第二工艺为调整蚀刻工艺，可在以通常情况下，在沟槽42(图4)内外延成长(例如，如图5所示)后执行，在之后将详细描述。
在图1的S15，在如图3所示的鳍结构26上方形成栅极结构，以在更之后的阶段能做出半导体装置(例如，NMOS或PMOS)。栅极结构使用如上所述用来形成虚置栅极结构的工艺而形成。工艺包含形成第一蚀刻停止层(etching stop layer，ESL)及第一层间绝缘(interlayer insulating，ILD)层于虚置栅极结构和SD外延结构的上方。第一蚀刻停止层包含一或多层绝缘材料，例如以氮化硅为基础的材料，包含SiN、SiCN和SiOCN。在一些实施例，第一蚀刻停止层的厚度介于约3nm至约10nm的范围间。第一ILD层包含一或多层绝缘材料，例如以氧化硅为基础的材料，例如二氧化硅(SiO2)和氮氧化物。
对第一ILD层和蚀刻停止层执行平坦化操作后，移除部分的虚置栅极结构，在栅极区留下栅极侧壁间隙物。然后，形成栅极介电层。栅极介电层包含一或多层介电材料，例如高介电常数(high-k)介电材料。高介电常数介电材料包含金属氧化物。用来作为high-k的金属氧化物的介电材料包含Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu及/或上述的混合物的氧化物。在一些实施例，在形成栅极介电层前，形成界面层(例如由氧化硅形成)于鳍结构(沟道区)上。此外，功函数调整(work functionadjustment，WFA)层形成在栅极区内，且由适合的导电材料形成的毯覆层形成于栅极间隙物和第一ILD层上。最后，栅极电极层形成在毯覆层的上。在一些实施例，栅极电极层为多晶硅。在一些实施例，多晶硅层通过使用硬掩模(包含氮化硅层和氧化物层)而执行图案化。在其他实施例，栅极电极层包含单层或多层结构。此外，栅极电极层可为经均匀或非均匀掺杂的多晶硅。在一些实施例，栅极电极层包含金属，例如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi及其他的导电材料或上述组合，上述导电材料具有与基底材料匹配的功函数。栅极电极层的电极层可使用适合的工艺形成，例如原子层沉积(atomic layerdeposition，ALD)、CVD、PVD、电镀或上述组合。在一些实施例，栅极电极层的宽度(沿X方向)介于约30nm至约60nm的范围间。
回到图6，如上所述，形成具有减少横向尺寸的SD外延结构可使用高温沉积技术或改良的蚀刻方法。高温沉积工艺的其中一个目的是促进晶向(100)的成长及尽可能地阻碍晶向(110)和(111)的成长。在NMOS和PMOS装置，高温沉积工艺可以是不同的。
在一些实施例，在NMOS装置，SD外延结构(例如，图6的60所示)为半导体材料利用高温及高压沉积工艺，例如化学气相沉积(CVD)工艺而外延形成。然而在其他实施例，可使用其他的沉积方法。CVD工艺可在高温及高压下执行，其中温度介于约650℃至约700℃的范围间，压力介于约200Torr至约350Torr的范围间。
在其他实施例，在形成PMOS装置时，SD外延结构(例如，图6的60所示)为半导体材料利用高温沉积工艺，例如化学气相沉积(CVD)工艺而外延形成。然而在其他实施例，可使用其他的沉积方法。CVD工艺可在高温下执行，其中温度介于约600℃至约650℃的范围间，压力介于约5Torr至约50Torr的范围间。
在一些实施例，SD外延结构的半导体材料例如包含Si、SiP、SiC、SiCP、SiGe、Ge或III-V族材料，或其他适合的半导体材料。在一些实施例，SD外延层通过ALD、PVD、分子束外延(molecular beam epitaxy，MBE)或其他的适合的外延沉积技术形成。在一些实施例，可选择性地执行退火工艺，例如，在范围介于约250℃至约350℃的温度间执行，以改善金属对源/漏极的接触电阻。
调整蚀刻工艺可以在一般情况下，于图4的沟槽42内外延沉积(例如，形成如图5所示的SD外延结构)之后执行。例如，形成PMOS装置时，一般情况会使用二氯甲烷(SiH2Cl2)和锗化氢(GeH4)的混合物作为工艺气体，在工艺期间，温度介于约600℃至约620℃的范围间，且压力介于约5Torr至约10Torr的范围间。在一些实施例，形成NMOS装置时，一般情况会使用二氯甲烷(SiH2Cl2)和磷(PH3)的混合物作为工艺气体，在工艺期间，温度介于约650℃至约670℃的范围间，且压力介于约200Torr至约250Torr的范围间。
如图7所示，在调整蚀刻工艺，移除钻石状顶部56的侧部72和73，以形成具有平坦侧表面76的顶部74。制造具有较窄的横边的钻石状顶部56有助于装置效能的改善，并且减少不想要的接触，藉此减少相邻的两个SD外延结构之间漏电的机率。在一些实施例，调整蚀刻工艺为CVD蚀刻工艺。然而在其他实施例，可使用其他的蚀刻工艺。
在一些实施例，形成NMOS装置时，调整蚀刻工艺为各向异性蚀刻操作，其通过使用四氢化锗(GeH4)和盐酸(HCl)的混合物，并以范围介于约0.5至约1.2的GeH4相对于HCl的混合比执行。CVD蚀刻操作的温度范围介于约650℃至约750℃的范围间，且压力介于约5Torr至约100Torr的范围间。在其他实施例，其他的蚀刻工艺使用不同的工艺条件。在CVD蚀刻工艺，薄膜沉积工艺和蚀刻工艺是同时发生的，藉此调整工艺情况，而能控制所形成结构的外形(尺寸、形状等)。
在其他实施例，形成NMOS装置时，调整蚀刻工艺为蚀刻操作，其通过使用四氢化硅(SiH4)和盐酸(HCl)的混合物，并以介于约0.2至约0.25范围间的SiH4相对于HCl的混合比执行。CVD蚀刻操作的温度范围介于约650℃至约750℃的范围间，且压力介于约5Torr至约100Torr的范围间。在其他实施例，其他的蚀刻工艺使用不同的工艺条件。
在一些实施例，形成PMOS装置时，调整蚀刻工艺为CVD蚀刻操作，其通过HCl执行，其流速介于约50sccm至约120sccm范围间。CVD蚀刻操作的温度范围介于约600℃至约650℃的范围间，且压力介于约5Torr至约50Torr的范围间。在其他实施例，其他的蚀刻工艺使用不同的工艺条件。
图8是根据一些实施例，通过使用如图6和图7所述的高温沉积工艺或调整蚀刻工艺而形成的半导体装置的源/漏极外延结构80(82、84、86及88)改善后的各种范例示意图。如上所述，高温沉积工艺的其中一个目的是促进晶向(100)的成长及尽可能地阻碍晶向(110)和(111)的成长。本公开实施例的调整蚀刻工艺制造具有较小横边的顶部的SD外延结构，调整蚀刻工艺例如为在一般情况下形成SD外延结构后，执行CVD蚀刻工艺。如图8所示，上述两个工艺最后的SD外延结构(例如，高温沉积及改良的蚀刻工艺)与SD外延结构82、84、86及88相似，其具有不同尺寸的平坦侧表面，尺寸例如为“a”和“b”。尺寸“a”表示SD外延结构的平坦侧面的高度，尺寸“b”为SD外延结构的顶部三角形形状的高度。在一些实施例，SD外延结构(例如82、84、86及88)可具有不同的“a”、“b”和“w”的尺寸，其中“w”为SD外延结构沿着栅极延伸方向的宽度。在一些实施例，例如，“a”的数值可介于约5nm至约60nm的范围间，“b”的数值可介于约5nm至约10nm的范围间，且“w”的数值可介于约5nm至约30nm的范围间。在一些实施例，SD外延结构的高度“d”相对于第二介电层32(也称为鳍片间隙物(fin-side-wall，FSW))的高度“c”，介于约5.6至约6.2的范围间。在一些实施例，FSW 32可具有不同的高度，以用于不同的个别SD外延结构(例如，SD外延结构86)。在其他实施例，FSW并未存在(例如，FSW被移除，如SD外延结构88)。在一些实施例，d/w比例的值可介于约6至约10的范围间，且a/w比例的值可介于约4至约7的范围间。
图9绘示如果使用本公开一些实施例所公开的制造技术，半导体装置的源/漏极外延结构90的形状。形状92、94、及96显示了装置结构内的不规则性，此不规则性起因于SD外延结构91、93、95、97及/或99的顶部具有较大的横向延伸。如图所示，形状92绘示相邻两个N型结构之间的短路。在形状94，具有不规则形状的N型结构，且形状96绘示相邻两个N型和P型结构之间的短路。这些和与这些相似的不规则性导致了漏电，并可能使个别装置故障。如上所述，使用本公开的实施例的高温工艺或调整蚀刻工艺两者中的一者形成SD外延结构可以避免上述状况。
在本公开实施例，在增强外延成长工艺后，执行如前所述的蚀刻工艺可以得到更好形状的SD外延层。图10绘示如果使用本公开一些实施例所公开的制造技术，半导体装置的源/漏极外延结构100的形状。形状102、104、106及108描述没有因为SD外延结构101、103、105及107的顶部具有较大的横向延伸，而受到损伤迹象的N及P型装置结构。如图所示，形状102和108显示的N型结构，因为使用本公开实施例的高温工艺或调整蚀刻工艺的其中一者，而使得横向成长受到限制。相邻的两个P型结构以一般的情况横向成长形成。横向成长受到限制的两个N型结构看起来有些微不同。如果两个侧壁间隙物(例如，图3的32)的结构大致相同，可以预期横向成长有一些差异。可以了解的是，侧壁间隙物的不对称可造成妨碍某一侧的外延成长。可以了解的是，本公开实施例所有的优点并未在此全部描述，所有的实施例或示例都不需要特别的优点，并且其他的实施例或示例可以提供不同的优点。
上述的工艺概念可以整合至现有的MOS场效晶体管的制造工艺，并且可在不同的世代实施。
根据一些实施例，提供半导体装置的形成方法。上述方法包含形成隔离绝缘层于鳍结构上，其中鳍结构的第一部分由隔离绝缘层露出，鳍结构的第二部分镶嵌于隔离绝缘层内。上述方法亦包含形成介电层于鳍结构的第一部分的侧壁上。上述方法更包含移除位于源/漏极区内的鳍结构的第一部分和鳍结构的第二部分的一部分，藉此形成沟槽。此外，上述方法包含使用第一工艺或第二工艺的其中一者，以形成源/漏极外延结构于沟槽内，其中第一工艺包含增强外延成长工艺，其对于一优先选择的晶面具有一提升成长速率，且第二工艺包含使用调整蚀刻工艺，以减少源/漏极外延结构的宽度。
在一些实施例，使用非对称侧壁间隙物可抑制某一侧的外延成长，并且可作为影响外延成长对称性的技术。
在一些实施例，外延沉积以提升(100)/(111)和(100)/(110)成长速率比的方式执行(例如，成长速率比介于约3至约5的范围间)。
在一些实施例，半导体装置为NMOS装置，第一工艺使用第一温度及压力执行沉积工艺。
在一些实施例，第一温度及压力沉积工艺包含化学气相沉积(CVD)工艺，且温度介于约650℃至约700℃的范围间，压力介于约200Torr至约350Torr的范围间。
在一些实施例，半导体装置为PMOS装置，第一工艺使用CVD工艺执行，且温度介于约600℃至约650℃的范围间，压力介于约5Torr至约50Torr的范围间。
在一些实施例，当半导体装置为NMOS装置，第二工艺为CVD蚀刻操作。
在一些实施例，上述CVD蚀刻操作使用四氢化锗(germane，GeH4)与盐酸(HCl)的混合物执行，GeH4相对于HCl的混合比例介于约0.5至约1.2的范围间。
在一些实施例，上述CVD蚀刻操作的温度介于约650℃至约750℃的范围间，压力介于约5Torr至约100Torr的范围间。
在其他实施例，上述CVD蚀刻操作使用四氢化硅(SiH4)与盐酸(HCl)的混合物执行，SiH4相对于HCl的混合比例介于约0.2至约0.25的范围间。
在一些实施例，当半导体装置为PMOS装置，第二工艺为CVD蚀刻操作。
在一些实施例，上述CVD蚀刻操作的HCl的流速介于约50sccm至约120sccm的范围间。
在一些实施例，上述CVD蚀刻操作的温度介于约600℃至约650℃的范围间，压力介于约5Torr至约50Torr的范围间。
在一些实施例，第一介电层为浅沟槽隔离(STI)材料，且介电层为氮化硅(Si3N4)、氧化硅(SiO2)或氮氧化硅(SiOxNy)。
在一些实施例，位于鳍结构的第一部分的两个侧壁上的介电层为非对称，使增强外延成长工艺形成非对称的S/D外延结构。
根据一些实施例，提供半导体装置的形成方法。上述方法包含形成沿第一方向延伸的第一结构，第一结构包含鳍片，上述鳍片由第一材料制成，第一结构具有露出的第一部分，并具有埋置的第二部分。上述方法亦包含形成介电层于鳍片的第一部分的上方侧壁上。上述方法更包含从源/漏极区内的鳍片的第一部分及一部分的第二部分移除第一材料，藉此形成沟槽。此外，上述方法包含形成源/漏极(SD)外延结构于沟槽内和沟槽上。上述方法亦包含执行调整蚀刻工艺，以部分地移除以第二方向成长的外延结构的顶部，第二方向与第一方向垂直，藉此制造具有平坦侧表面的外延结构的顶部。
在一些实施例，第一结构包含沉积于鳍片的第二部分上方的隔离绝缘层，且第一材料为基底材料。
在一些实施例，半导体装置为NMOS装置，且调整蚀刻工艺为CVD蚀刻操作。
在一些实施例，在一些实施例，上述CVD蚀刻操作使用四氢化锗(germane，GeH4)与盐酸(HCl)的混合物执行，GeH4相对于HCl的混合比例介于约0.5至约1.2的范围间。
在一些实施例，上述CVD蚀刻操作的温度介于约650℃至约750℃的范围间，压力介于约5Torr至约100Torr的范围间。
在其他实施例，上述CVD蚀刻操作使用四氢化硅(SiH4)与盐酸(HCl)的混合物执行，SiH4相对于HCl的混合比例介于约0.2至约0.25的范围间。
在一些实施例，上述CVD蚀刻操作的温度介于约650℃至约750℃的范围间，压力介于约5Torr至约100Torr的范围间。
在一些实施例，当半导体装置为PMOS装置，第二工艺为CVD蚀刻操作。
在一些实施例，上述CVD蚀刻操作的HCl的流速介于约50sccm至约120sccm的范围间。
在一些实施例，上述CVD蚀刻操作的温度介于约600℃至约650℃的范围间，压力介于约5Torr至约50Torr的范围间。
根据一些实施例，提供半导体装置。上述半导体装置包含鳍式场效晶体管装置。鳍式场效晶体管装置包含鳍结构，其以第一方向凸出于基底层，且沿第二方向延伸，第一方向与第二方向垂直。鳍式场效晶体管装置亦包含源/漏极(SD)外延结构，其设置于鳍结构上。鳍式场效晶体管装置更包含栅极堆叠。栅极堆叠包含栅极电极层及栅极介电层，且栅极堆叠覆盖一部分的鳍结构，并沿第一方向延伸。SD外延结构具有三角形形状，且第二方向的横向成长受到抑制的顶部，并且包含与第一方向平行的平坦侧表面。
以上叙述许多实施例的特征，使本领域普通技术人员能够清楚理解本公开的概念。本领域普通技术人员能够理解，其可利用本公开公开内容作为基础，以设计或更动其他工艺及结构而完成相同于上述实施例的目的及/或达到相同于上述实施例的优点。本领域普通技术人员亦能够理解，不脱离本公开的构思和范围的等效构造可在不脱离本公开的构思和范围内作各种的更动、替代与润饰。

Claims (1)

1.一种半导体装置的形成方法，包括：
形成一隔离绝缘层于一鳍结构上，其中该鳍结构的一第一部分由该隔离绝缘层露出，该鳍结构的一第二部分镶嵌于该隔离绝缘层内；
形成一介电层于该鳍结构的该第一部分的侧壁上；
移除位于一源/漏极区内的该鳍结构的该第一部分和一部分的该鳍结构的该第二部分，藉此形成一沟槽；以及
使用一第一工艺或一第二工艺的其中一者，以形成一源/漏极外延结构于该沟槽内，
其中该第一工艺包括一增强外延成长工艺，其对于一优先选择的晶面具有一提升成长速率，且该第二工艺包括使用一调整蚀刻工艺，以减少该源/漏极外延结构的一宽度。
CN201711294721.8A 2017-06-30 2017-12-08 半导体装置的形成方法 Pending CN109216280A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762527827P 2017-06-30 2017-06-30
US62/527,827 2017-06-30
US15/801,097 US10516037B2 (en) 2017-06-30 2017-11-01 Method of forming shaped source/drain epitaxial layers of a semiconductor device
US15/801,097 2017-11-01

Publications (1)

Publication Number Publication Date
CN109216280A true CN109216280A (zh) 2019-01-15

Family

ID=64739231

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711294721.8A Pending CN109216280A (zh) 2017-06-30 2017-12-08 半导体装置的形成方法

Country Status (4)

Country Link
US (3) US10516037B2 (zh)
KR (1) KR102069257B1 (zh)
CN (1) CN109216280A (zh)
TW (1) TW201905983A (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102476142B1 (ko) * 2018-03-14 2022-12-09 삼성전자주식회사 반도체 장치
KR102183131B1 (ko) 2019-06-24 2020-11-26 포항공과대학교 산학협력단 에피텍셜 구조를 갖는 소스/드레인 영역이 축소된 전계효과 트랜지스터 및 이의 제조방법
US11189728B2 (en) 2019-09-05 2021-11-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11164787B2 (en) 2019-12-19 2021-11-02 International Business Machines Corporation Two-stage top source drain epitaxy formation for vertical field effect transistors enabling gate last formation
US11315834B2 (en) * 2020-08-13 2022-04-26 Taiwan Semiconductor Manufacturing Co., Ltd. FinFETs with epitaxy regions having mixed wavy and non-wavy portions
KR20220049088A (ko) 2020-10-13 2022-04-21 삼성전자주식회사 반도체 장치
CN113394269A (zh) * 2021-06-10 2021-09-14 上海集成电路制造创新中心有限公司 源漏接触金属的工艺方法、器件及其制备方法
CN113990758B (zh) * 2021-11-26 2024-04-16 上海集成电路装备材料产业创新中心有限公司 鳍形态改善方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245805B2 (en) * 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8313999B2 (en) * 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain
US8263451B2 (en) 2010-02-26 2012-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxy profile engineering for FinFETs
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
KR101876793B1 (ko) * 2012-02-27 2018-07-11 삼성전자주식회사 전계효과 트랜지스터 및 그 제조 방법
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US9812556B2 (en) * 2012-12-28 2017-11-07 Renesas Electronics Corporation Semiconductor device and method of manufacturing the semiconductor device
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) * 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9165767B2 (en) 2013-11-04 2015-10-20 Globalfoundries Inc. Semiconductor structure with increased space and volume between shaped epitaxial structures
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9530661B2 (en) 2014-08-06 2016-12-27 Applied Materials, Inc. Method of modifying epitaxial growth shape on source drain area of transistor
US10164108B2 (en) 2014-10-17 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (FinFET) device and method for forming the same
KR20160045528A (ko) 2014-10-17 2016-04-27 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 핀 전계 효과 트랜지스터 (ＦｉｎＦＥＴ) 디바이스 및 이의 형성 방법
US10032910B2 (en) * 2015-04-24 2018-07-24 GlobalFoundries, Inc. FinFET devices having asymmetrical epitaxially-grown source and drain regions and methods of forming the same
US9922975B2 (en) 2015-10-05 2018-03-20 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit having field-effect trasistors with dielectric fin sidewall structures and manufacturing method thereof
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10490552B2 (en) * 2015-12-29 2019-11-26 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET device having flat-top epitaxial features and method of making the same
KR102526580B1 (ko) * 2016-01-11 2023-04-27 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9905692B2 (en) * 2016-05-20 2018-02-27 Globalfoundries Inc. SOI FinFET fins with recessed fins and epitaxy in source drain region
US10164098B2 (en) * 2016-06-30 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device
US10515951B2 (en) * 2016-11-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Also Published As

Publication number Publication date
US11695063B2 (en) 2023-07-04
KR102069257B1 (ko) 2020-01-22
US11056578B2 (en) 2021-07-06
KR20190003297A (ko) 2019-01-09
US10516037B2 (en) 2019-12-24
US20210328047A1 (en) 2021-10-21
US20190006491A1 (en) 2019-01-03
TW201905983A (zh) 2019-02-01
US20200135903A1 (en) 2020-04-30

Similar Documents

Publication Publication Date Title
US11721762B2 (en) Fin field effect transistor (FinFET) device and method for forming the same
US10879352B2 (en) Vertically stacked nFETs and pFETs with gate-all-around structure
US11532735B2 (en) Self-aligned epitaxy layer
US11393727B2 (en) Structure and formation method of fin-like field effect transistor
US10559654B2 (en) Nanosheet isolation for bulk CMOS non-planar devices
CN109216280A (zh) 半导体装置的形成方法
KR20170078524A (ko) 최상면이 평면인 에피택셜 피처를 갖는 finfet 디바이스 및 그 제조 방법
US20090039442A1 (en) Semiconductor Devices and Methods of Manufacture Thereof
US10998441B2 (en) Strained silicon complementary metal oxide semiconductor including a silicon containing tensile n-type fin field effect transistor and silicon containing compressive p-type fin field effect transistor formed using a dual relaxed substrate
CN109786446A (zh) 半导体装置及其形成方法
US20150236124A1 (en) Epitaxy in semiconductor structure and manufacturing method thereof
US10395996B2 (en) Method for forming a semiconductor structure containing high mobility semiconductor channel materials
US11810977B2 (en) Semiconductor device with embedded sigma-shaped structure
US9548319B2 (en) Structure for integration of an III-V compound semiconductor on SOI
US20230307544A1 (en) Semiconductor device with embedded sigma-shaped structure
US20230290866A1 (en) Method of forming shaped source/drain epitaxial layers of a semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20190115

WD01 Invention patent application deemed withdrawn after publication