KR20180079179A - 반도체 디바이스 및 그 제조 방법 - Google Patents

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    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
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Abstract

반도체 디바이스는, 상기 반도체 디바이스의 채널 영역 위에 형성된 게이트 구조물, 상기 채널 영역에 인접한 소스/드레인 영역, 및 상기 소스/드레인 영역 위의 전기 도전성 콘택트 층을 포함한다. 상기 소스/드레인 영역은, 제1 재료 조성을 갖는 제1 에피택셜 층과, 상기 제1 에피택셜 층 위에 형성되는 제2 에피택셜 층을 포함한다. 제2 에피택셜 층은 상기 제1 재료 조성과 상이한 제2 재료 조성을 가진다. 상기 전기 도전성 콘택트 층은 상기 제1 및 제2 에피택셜 층과 접촉한다. 상기 전기 도전성 콘택트 층의 하부는, 상기 제1 에피택셜 층의 최상부 아래에 위치된다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
관련 출원의 교차 참조
본 명세서는 2016년 12월 30일자로 출원된 미국 가출원 제62/441,028호의 우선권을 주장하며, 이것의 전체 개시는 본원에서 참조에 의해 통합된다.
기술 분야
본 개시는 반도체 집적 회로에 관한 것으로, 보다 자세하게는 보이드를 갖는 에피택셜 소스/드레인(S/D) 구조물을 가지는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
반도체 산업이 더 높은 디바이스 밀도, 더 높은 성능, 및 더 낮은 비용을 추구하면서 나노미터 기술 프로세스 노드로 진행함에 따라, 제조 문제 및 설계 문제 양자로부터의 과제로 인하여 FinFET(Fin field effect transistor)을 포함하는 다중 게이트 전계 효과 트랜지스터(FET)와 같은 3차원 설계를 개발하여 왔다. FinFET에서, 게이트 전극은 게이트 유전체 층을 사이에 두고 채널 영역의 3개의 측면에 인접한다. FinFET의 크기가 축소됨에 따라, S/D 상의 전극 콘택트 면적이 줄어들어, 콘택트 저항이 증가한다. 트랜지스터 치수가 지속적으로 축소되면, FinFET의 추가적인 개선이 요청된다.
본 개시의 양태들은 첨부된 도면들과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들이 일정한 비율로 그려지지 않는 점이 강조된다. 실제로, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수도 있다.
도 1은 본 개시의 실시형태에 따른 반도체 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나를 나타낸다.
도 2는 본 개시의 실시형태에 따른 반도체 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나를 나타낸다.
도 3는 본 개시의 실시형태에 따른 반도체 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나를 나타낸다.
도 4는 본 개시의 실시형태에 따른 반도체 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나를 나타낸다.
도 5a 내지 도 5c는 본 개시의 실시형태에 따른 반도체 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나를 나타낸다. 도 5a는 사시도이고, 도 5b는 도 5a의 라인 a-a에 따른 단면도이며, 도 5a 및 도 5c는 도 5a의 라인 b-b에 따른 단면도이다.
도 6은 본 개시의 실시형태에 따른 반도체 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나를 나타낸다.
도 7a, 도 7b 및 도 7c는 본 개시의 실시형태에 따른 반도체 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나를 나타낸다.
도 8은 본 개시의 실시형태에 따른 반도체 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나를 나타낸다.
도 9는 본 개시의 실시형태에 따른 반도체 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나를 나타낸다.
도 10은 본 개시의 실시형태에 따른 반도체 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나를 나타낸다.
도 11은 본 개시의 실시형태에 따른 반도체 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나를 나타낸다.
도 12은 본 개시의 실시형태에 따른 반도체 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나를 나타낸다.
도 13은 본 개시의 실시형태에 따른 반도체 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나를 나타낸다.
도 14은 본 개시의 실시형태에 따른 반도체 FinFET 디바이스를 제조하기 위한 다양한 단계들 중 하나를 나타낸다.
도 15a 및 도 15b는 소스/드레인 구조물을 도시하는 단면도를 나타낸다.
도 16은 소스/드레인 콘택트 저항의 실험 결과를 나타낸다.
다음의 개시는 제공된 청구 대상물의 상이한 피처(feature)를 구현하기 위한 많은 다른 실시형태들 또는 예들을 제공한다는 것을 이해하여야 한다. 본 개시를 간소화하기 위해 구성요소 및 배열의 특정 실시형태 또는 예가 이하에서 설명된다. 물론, 이들은 단지 예일 뿐이며, 제한적인 것으로 의도되지는 않는다. 예를 들어, 요소의 치수는 개시된 범위 또는 값으로 제한되지 않지만, 디바이스의 프로세스 조건 및/또는 원하는 특성에 의존할 수도 있다. 또한, 후속하는 설명에서 제2 피처 상에 또는 그 위에 제1 피처를 형성하는 것은, 제1 피처와 제2 피처가 직접 접촉하여 형성되는 실시형태들을 포함할 수도 있으며, 제1 피처와 제2 피처가 직접 접촉하지 않도록 제1 피처와 제2 피처 사이에 추가의 피처가 형성될 수도 있는 실시형태들을 또한 포함할 수도 있다. 다양한 피처는 단순성 및 명료성을 위하여 다른 스케일로 임의로 그려질 수도 있다. 첨부된 도면들에서, 일부 층들/피처들은 단순화를 위해 생략될 수도 있다.
또한,“아래(beneath)”,“아래쪽(below)”,“하부(lower)”,“위(above)”,“상부(upper)”등과 같은 공간적으로 상대적인 용어는, 도면에 도시된 하나의 요소 또는 피처에 대한 또 다른 요소(들) 또는 피처(들)의 관계를 논의하기 위해 설명의 편의상 본 명세서에 사용될 수도 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에도 사용 중이거나 동작 중인 디바이스의 상이한 배향들을 포괄하도록 의도된다. 디바이스는 다른 방식으로 배향될 수도 있고(90도 회전되거나 기타의 배향을 가짐), 본 명세서에서 사용된 공간적으로 상대적인 기술어(descrtiptor)는 그에 따라 유사하게 해석될 수도 있다. 또한, "~ 이루어지는" 이라는 용어는 “~ 포함하는” 또는 “~ 구성된” 중 어느 하나를 의미할 수도 있다. 또한, 후속 제조 프로세스에서, 설명된 작업들 내에서의/사이에서의 하나 이상의 추가적인 작업이 존재할 수도 있고, 작업들의 순서가 변경될 수도 있다.
도 1 내지 도 14는 본 개시의 실시형태에 따른 반도체 FinFET 디바이스를 제조하기 위한 다양한 단계들의 도면을 나타낸다. 추가적인 작업이 도 1 내지 도 14에 도시된 프로세스 이전, 프로세스 동안, 및 프로세스 이후에 제공될 수 있고, 이하에서 설명되는 작업들 중 일부가, 방법의 추가적인 실시형태에 대하여 대체되거나 제거될 수 있다. 작업/ 프로세스의 순서는 서로 교체될 수도 있다.
도 1 내지 도 3에 있어서, 하나 이상의 핀 구조물이 형성된다. 마스크 층(15)은 기판(10) 위에 형성된다. 마스크 층(15)은, 예를 들어, 열 산화 프로세스 및/또는 화학적 기상 증착(CVD) 프로세스에 의해 형성된다. 기판(10)은, 예를 들어, 불순물 농도가 약 1 × 1015㎝-3 내지 약 1 × 1016㎝-3의 범위에 있는 p-형 실리콘 또는 게르마늄 기판이다. 다른 실시형태에서, 기판은 약 1 × 1015㎝-3 내지 약 1 × 1016㎝-3의 범위의 불순물 농도를 갖는 n-형 실리콘 또는 게르마늄 기판이다.
대안적으로, 기판(10)은, 게르마늄과 같은 또 다른 기본 반도체; SiC 및 SiGe와 같은 Ⅳ-Ⅳ 족 화합물 반도체와, GaAs, GaP, GaN, InP, InAs, InSb, GaAsP, AlGaN, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP와 같은 Ⅲ-Ⅴ 족 화합물 반도체를 포함하는 화합물 반도체; 또는 이들의 조합물을 포함할 수도 있다. 일 실시형태에서, 기판(10)은 SOI(silicon-on insulator) 기판의 실리콘 층이다. 비정질 Si 또는 비정질 SiC와 같은 비정질 기판, 또는 실리콘 산화물과 같은 절연 재료가 또한 기판(10)으로서 사용될 수도 있다. 기판(10)은 적절하게 불순물로 도핑된 다양한 영역(예를 들어, p-형 또는 n-형 도전성)을 포함할 수도 있다.
마스크 층(15)은 일부 실시형태에 있어서 예를 들어, 패드 산화물(예를 들어, 실리콘 산화물) 층(15A) 및 실리콘 질화물 마스크 층(15B)을 포함한다.
패드 산화물 층(15A)은 열 산화 또는 CVD 프로세스를 이용하여 형성될 수도 있다. 실리콘 질화물 마스크 층(15B)은 스퍼터링 방법과 같은 물리적 기상 증착(physical vapor deposition; PVD), CVD, 플라즈마 강화 화학적 기상 증착(PECVD), 대기압 화학적 기상 증착(atmospheric pressure chemical vapor deposition; APCVD), 저압(low-pressure) CVD(LPCVD), 고밀도 플라즈마 CVD(HDPCVD), 원자 층 증착(atomic layer deposition; ALD), 및/또는 다른 프로세스에 의해 형성될 수도 있다.
일부 실시형태에 있어서, 패드 산화물 층(15A)의 두께는 약 2 nm 내지 약 15 nm의 범위를 가지며, 실리콘 질화물 마스크 층(15b)의 두께는 약 2 nm 내지 약 50 nm의 범위 내에 있다. 마스크 패턴은 마스크 층 위에 추가로 형성된다. 마스크 패턴은, 예를 들어, 리소그래피 작업에 의해 형성된 레지스트 패턴이다.
마스크 패턴을 에칭 마스크로서 사용함으로써, 패드 산화물 층 및 실리콘 질화물 마스크 층의 하드 마스크 패턴(15)이, 도 1에 도시된 바와 같이, 형성된다.
그 후, 도 2에 도시된 바와 같이, 하드 마스크 패턴(15)을 에칭 마스크로서 사용하여, 건식 에칭 방법 및/또는 습식 에칭 방법을 이용한 트렌치 에칭에 의해 기판(10)을 핀 구조물(20)로 패터닝한다.
다른 실시형태에서, 핀 구조물은 이중 패터닝 또는 다중 패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수도 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피 및 자기 정렬 프로세스를 결합하여, 예를 들어 단일의 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴을 생성하게 한다. 예를 들어, 일 실시형태에서, 희생 층이 기판 위에 형성되고, 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생 층과 함께 형성된다. 그 후, 희생 층이 제거되고, 잔여 스페이서, 또는 맨드렐(mandrel)이 이어서 핀 구조물을 패터닝하는데 사용될 수도 있다.
도 2에 있어서, 3개의 핀 구조물(20)이 기판(10) 위에 배치된다. 그러나, 핀 구조물의 개수는 3개로 제한되지는 않는다. 숫자는 1과 같이 작거나 3보다 더 클 수도 있다. 또한, 하나 이상의 더미 핀 구조물이 핀 구조물(20)의 양 측부에 인접하게 배치되어 패터닝 프로세스에서 패턴 충실도를 향상시킬 수도 있다.
핀 구조물(20)은 기판(10)과 동일한 재료로 제조될 수도 있으며, 기판(10)으로부터 연속적으로 연장될 수도 있다. 이 실시형태에서, 핀 구조물은 Si로 제조된다. 핀 구조물(20)의 실리콘 층은 진성(intrinsic)이거나, n-형 불순물 또는 p-형 불순물로 적절하게 도핑될 수도 있다.
핀 구조물(20)의 폭(W1)은 일부 실시형태에서는 약 5 nm 내지 약 40 nm의 범위를 가지며, 다른 실시형태에서는 약 7 nm 내지 약 12 nm의 범위 내에 있다. 2개의 핀 구조물 사이의 공간(S1)은 일부 실시형태에 있어서 약 10 nm 내지 약 50 nm의 범위 내에 있다. 핀 구조물(20)의 높이(Z 방향을 따름)는 일부 실시형태에서는 약 100 nm 내지 약 300 nm의 범위를 가지며, 다른 실시형태에서는 약 50 nm 내지 100 nm의 범위 내에 있다.
게이트 구조물(40) 아래의 핀 구조물(20)의 하부 부분(도 5a 참조)는 웰 영역으로 지칭될 수도 있고, 핀 구조물(20)의 상부 부분은 채널 영역으로 지칭될 수 있다. 게이트 구조물(40) 아래에서, 웰 영역은 격리 절연 층(30)(도 5a 참조) 내에 매립되고, 채널 영역은 격리 절연 층(30)으로부터 돌출한다. 채널 영역의 하부 부분은 또한 약 1 nm 내지 약 5 nm의 깊이로 격리 절연 층(30) 내에 매립될 수도 있다.
일부 실시형태에 있어서, 웰 영역의 높이는 약 60 nm 내지 100 nm의 범위를 가지며, 채널 영역의 높이는 약 40 nm 내지 60 nm의 범위를 가지며, 다른 실시형태에서는 약 38 nm 내지 약 55 nm의 범위 내에 있다.
핀 구조물(20)이 형성된 후에, 도 3에 도시된 바와 같이, 기판(10)은 일부 실시형태에서 메사 형상(10M)을 형성하도록 추가로 에칭된다. 다른 실시형태에서, 메사 형상(10M)이 먼저 형성되고, 그 후, 핀 구조물(20)이 형성된다. 어떤 실시형태에서, 메사 형상은 형성되지 않고 핀 구조물(20)은 기판(10)으로부터 직접 돌출한다.
핀 구조물(20) 및 메사 형상(10M)을 형성한 후, 핀 구조물들 사이의 공간들 및/또는 하나의 핀 구조물과 기판(10) 위에 형성된 다른 소자 사이의 공간에 격리 절연 층(30)을 형성한다. 격리 절연 층(30)은 또한 “얕은-트렌치-아이솔레이션(STI)” 층으로 불릴 수도 있다. 격리 절연 층(30)을 위한 절연 재료는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물(SiON), SiOCN, 불소-도핑된 실리케이트 유리(fluorine-doped silicate glass; FSG), 또는 로우-k 유전체 재료의 하나 이상의 층을 포함할 수도 있다. 격리 절연 층은 LPCVD(저압 화학적 기상 증착), 플라즈마 CVD 또는 유동성 CVD에 의해 형성된다. 유동성 CVD에서, 실리콘 산화물 대신에 유동성 유전체 재료가 증착될 수도 있다. 유동성 유전체 재료는 그 이름에서 알 수 있듯이 높은 종횡비의 갭이나 공간을 채우기 위해 증착 동안에 “유동”할 수 있다. 일반적으로, 증착된 막이 유동하도록 다양한 화학 물질이 실리콘 함유 전구체에 첨가된다. 일부 실시형태에서, 질소 하이드라이드 결합이 첨가된다. 유동성 유전체 전구체, 특히 유동성 실리콘 산화물 전구체의 예는, 실리케이트, 실록산, 메틸 실세스퀴옥산(methyl silsesquioxane; MSQ), 수소 실세스퀴옥산(hydrogen silsesquioxane; HSQ), MSQ/HSQ, 퍼히드로실라잔(perhydrosilazane; TCPS), 퍼히드로-폴리실라잔(perhydro-polysilazane; PSZ), 테트라에틸 오르소실리케이트(tetraethyl orthosilicate; TEOS) 또는 트리실릴아민(trisilylamine; TSA)과 같은 실릴-아민을 포함한다. 이러한 유동성 실리콘 산화물 재료는 다중-작업 프로세스로 형성된다. 유동성 막이 증착된 후, 경화되고 어닐링되어 원하지 않는 요소(들)를 제거하여 실리콘 산화물을 형성한다. 원하지 않는 요소(들)가 제거되면, 유동성 막이 치밀해지고 수축된다. 일부 실시형태에서, 다중 어닐링 프로세스가 수행된다. 유동성 막은 1회 보다 많이 경화되고 어닐링된다. 유동성 막은 붕소 및/또는 인으로 도핑될 수도 있다.
절연 층(30)은 우선 두꺼운 층으로 형성되어 핀 구조물이 두꺼운 층에 매립되고, 두꺼운 층은, 도 4에 도시된 바와 같이, 일부 실시형태에 있어서 핀 구조물(20)의 상부 부분을 노출시키도록 리세싱된다. 격리 절연 층(30)의 상부 표면으로부터의 핀 구조물의 높이(H1)는 일부 실시형태에서는 약 20 nm 내지 약 100 nm의 범위를 가지며, 다른 실시형태에서는 약 30 nm 내지 약 50 nm의 범위 내에 있다. 격리 절연 층(30)의 리세싱 이전 또는 이후에, 가열 프로세스 예를 들어, 어닐 프로세스는 격리 절연 층(30)의 품질을 향상시키도록 수행될 수도 있다. 어떤 실시형태에서, 가열 프로세스는 N2, Ar 또는 He 분위기(ambient)와 같은 불활성 가스 분위기에서 약 1.5 초 내지 약 10 초 동안 약 900 ℃ 내지 약 1050 ℃의 범위의 온도에서 급속 열 어닐링(rapid thermal annealing; RTA)을 사용하여 수행된다.
절연 층(30)이 형성된 후에, 도 5a 내지 도 5c에 도시된 바와 같이, 게이트 구조물(40)이 핀 구조물(20) 위에 형성된다. 도 5a는 예시적인 사시도이고, 도 5b는 도 5a의 라인 a-a를 따른 예시적인 단면도이고, 도 5c는 도 5a의 라인 b-b를 따른 예시적인 단면도이다. 또한, 도 6 내지 도 14는 도 5a의 라인 b-b를 따른 예시적인 단면도이다.
도 5a에 도시된 바와 같이, 게이트 구조물(40)은 X 방향으로 연장되는 반면에, 핀 구조물(20)은 Y 방향으로 연장된다.
게이트 구조물(40)을 제조하기 위하여, 격리 절연 층(30) 및 노출된 핀 구조물(20) 위에 유전체 층 및 폴리 실리콘 층을 형성한 후, 패터닝 작업을 수행하여 폴리 실리콘으로 제조된 게이트 패턴(44) 및 유전체 층(42)을 포함하는 게이트 구조물을 획득한다. 일부 실시형태에서, 폴리실리콘 층은 하드 마스크를 사용하여 패터닝되고, 하드 마스크는 캡 절연 층(46)으로서 게이트 패턴(44) 상에 남겨진다. 하드 마스크(캡 절연 층(46))는 절연 재료의 하나 이상의 층을 포함한다. 일부 실시형태에 있어서, 캡 절연 층(46)은 실리콘 산화물 층 위에 형성된 실리콘 질화물 층을 포함한다. 다른 실시형태에서, 캡 절연 층(46)은 실리콘 질화물 층 위에 형성된 실리콘 산화물 층을 포함한다. 캡 절연 층(46)을 위한 절연 재료는 CVD, PVD, ALD, 전자빔 증발, 또는 다른 적절한 프로세스에 의해 형성될 수도 있다. 일부 실시형태에서, 유전체 층(42)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 하이-k 유전체의 하나 이상의 층을 포함할 수도 있다. 일부 실시형태에서, 유전체 층(42)의 두께는 약 2 nm 내지 약 20 nm의 범위를 가지며, 다른 실시 예에서는, 약 2 nm 내지 약 10 nm의 범위 내에 있다. 게이트 구조물의 높이(H2)는 일부 실시형태에서는 약 50 nm 내지 약 400 nm의 범위를 가지며, 다른 실시형태에서는 약 100 nm 내지 200 nm의 범위 내에 있다.
일부 실시형태에서, 게이트 대체 기술이 이용된다. 이러한 경우에, 게이트 패턴(44) 및 유전체 층(42)은 각각 더미 게이트 전극 및 더미 게이트 유전체 층이며, 이들은 후속적으로 제거된다. 게이트-퍼스트 기술이 이용되면, 게이트 패턴(44) 및 유전체 층(42)은 게이트 전극 및 게이트 유전체 층으로서 사용된다.
또한, 게이트 패턴(44)의 양 측벽에는 게이트 측벽 스페이서(48)가 형성된다. 상기 측벽 스페이서(48)는 CVD, PVD, ALD, 전자빔 증발, 또는 다른 적절한 프로세스에 의해 형성된 SiO2, SiN, SiON, SiOCN 또는 SiCN과 같은 절연 재료의 하나 이상의 층을 포함한다. 로우-k 유전체 재료가 측벽 스페이서로서 사용될 수 있다. 측벽 스페이서(48)는 절연 재료의 블랭킷 층을 형성하고 이방성 에칭을 수행함으로써 형성된다. 일 실시형태에서, 측벽 스페이서 층은 SiN, SiON, SiOCN 또는 SiCN과 같은 실리콘 질화물계 재료로 제조된다.
그 후, 도 6에 도시된 바와 같이, 스페이서 재료 층(50)이 핀 구조물(20) 위에 형성된다. 스페이서 재료 층(50)은 SiN, SiON, SiOCN 또는 SiOC와 같은 실리콘 질화물계 재료를 포함하는 유전체 재료로 제조된다. 일 실시형태에서, SiN이 스페이서 재료 층(50)으로서 사용된다. 스페이서 재료 층(50)은 CVD, PVD, ALD, 전자빔 증발, 또는 다른 적절한 프로세스에 의해 형성된다. 일부 실시형태에 있어서, 스페이서 재료 층(50)의 두께는 약 30 nm 내지 약 70 nm의 범위 내에 있다.
일부 실시형태에 있어서, 스페이서 재료 층(50) 및 게이트 구조물용 측벽 스페이서(48)는 개별적으로 형성된다. 다른 실시형태에서, 동일한 블랭킷 층이 스페이서 재료 층(50) 및 측벽 스페이서(48)에 사용된다.
스페이서 재료 층(50)을 형성한 후, 핀 구조물(20)의 상부 부분이 리세싱되고, 격리 절연 층으로부터 돌출한 핀 구조물의 측부 표면 및 상부 표면 상에 배치된 스페이서 재료 층(50)의 일부가 건식 에칭 및/또는 습식 에칭 작업에 의해 제거된다. 핀 구조물(20)의 상부 부분은, 도 7a에 도시된 바와 같이, 상부 표면 절연 층(30) 상의 스페이서 재료 층(50)의 상부 표면과 동등하거나 그 보다 낮은 레벨로 리세싱(에칭)된다. 에칭 조건, 예를 들어, 오버 에칭 시간을 조정함으로써, 스페이서 재료 층(50)은 격리 절연 층(30)의 상부 표면 상에 남겨진다. 일부 실시형태에 있어서, 잔여 스페이서 재료 층(50)의 두께는 약 2nm 내지 약 10 nm의 범위 내에 있다.
일부 실시형태에서, 핀 구조물(20)의 측벽 상에 배치된 스페이서 재료 층(50)의 하부 부분은 에칭되지 않고 남겨지고, 이에 따라 도 7a에 도시된 바와 같이 슬리브형 형상(55)을 갖는 핀 스페이서가 형성된다. 핀 스페이서(55)의 높이(H3)는 일부 실시형태에서는 약 1 nm 내지 약 10 nm의 범위를 가지며, 일부 실시형태에서는 약 5 nm 내지 약 40 nm의 범위 내에 있다.
일부 실시형태에서, 격리 절연 층(30)의 상부 표면 위에 배치된 스페이서 재료 층(50)은 완전히 제거되지만, 도 7b에 도시된 바와 같이, 핀 스페이서(55)가 남겨진다. 다른 실시 형태에서, 도 7c에 도시된 바와 같이, 스페이서 재료 층(50)은 완전히 제거된다. 어떤 실시형태에서, 스페이서 재료 층(50)은 격리 절연 층(30)의 상부 표면에만 남겨지고 슬리브형 부분은 존재하지 않는다.
다음의 실시형태에서, 후속 제조 작업이 도 7a에 도시된 구조물에 대해 수행된다. 그러나, 도 7b 및 도 7c에 도시된 구조물에 대해 동일하거나 실질적으로 유사한 작업이 수행될 수 있다.
도 8에 도시된 바와 같이, 제1 에피택셜 소스/드레인 층(60)은 리세싱된 핀 구조물(20) 위에 각각 형성된다. 제1 에피택셜 소스/드레인 층(60)은 핀 구조물(20)(채널 영역)과 상이한 격자 상수를 갖는 반도체 재료의 하나 이상의 층으로 제조된다. 핀 구조물이 Si로 제조될 때, 제1 에피택셜 소스/드레인 층(60)은 n-채널 FinFET를 위한 SiP, SiC 또는 SiCP 및 p-채널 FinFET을 위한 SiGe 또는 Ge를 포함한다. 제1 에피택셜 소스/드레인 층(60)은 리세스싱된 핀 구조물의 상부 부분 위에 에피택셜 방식으로 형성된다.
도 8에 도시된 바와 같이, 제1 에피택셜 소스/드레인 층(60)은 X 방향의 단면에서 바(bar) 형상을 가지며, 서로 분리되어 있다. 제1 소스/드레인 에피택셜 층의 종횡비(H4/W2)는 일부 실시형태에서 약 2 내지 약 15의 범위를 가지며, 여기서 H4는 격리 절연 층(30)의 상부 표면으로부터 제1 에피택셜 소스/드레인 층(60)의 높이이며, W2는 X 방향을 따른 제1 에피택셜 층의 최대 폭이다.
바 형상의 에피택셜층(60)은 고온 증착 기술을 사용하여 형성될 수 있다. 고온 증착 프로세스는 결정학적 패싯(100)의 성장을 촉진시킬 수 있고 결정학적 패싯[(110) 및 (111)]의 성장을 방해할 수 있다. 고온 증착 프로세스는 NMOS 및 PMOS 디바이스에 대하여 상이할 수 있다. 일부 실시형태에서, NMOS 디바이스의 경우, 다른 증착 방법이 다른 실시형태에서 사용될 수 있지만, 화학적 기상 증착(CVD) 프로세스와 같은 고온 및 고압 증착 프로세스를 사용함으로써 에피택셜 소스/드레인 층(60)이 형성된다. CVD 프로세스는 약 650 ℃ 내지 700 ℃의 범위 내의 고온 및 약 200 Torr 내지 350 Torr의 범위 내의 고압에서 수행될 수 있다. PMOS 디바이스의 경우, CVD 프로세스는 약 600 ℃ 내지 650 ℃의 범위 내의 고온 및 약 5 Torr 내지 50 Torr의 범위 내의 압력에서 수행될 수 있다.
제1 에피택셜 소스/드레인 층(60)이 형성된 후에, 제2 에피택셜 소스/드레인 층(62)은, 도 9에 도시된 바와 같이, 제1 소스/드레인 에피택셜 층(60) 위에 형성된다. 제2 에피택셜 소스/드레인 층(62)은, 핀 구조물(20) 내에 형성된 기판의 결정 배향으로 인하여 그리고 에피택셜 성장 조건을 조정함으로써, 측방향으로 성장하고 다이아몬드형 형상을 갖는다.
핀 구조물들 사이의 비교적 작은 공간으로 인하여, 제1 에피택셜 층(60)의 각각 위에 형성된 인접한 에피택셜 소스/드레인 구조물은 합쳐져서, 하나의 제2 소스/드레인 에피택셜 층(62)을 형성한다. 또한, 도 9에 도시된 바와 같이, 제2 에피택셜 소스/드레인 층(62)과 격리 절연 층(30)(또는 스페이서 재료 층(50))의 상부 표면에 보이드 또는 갭(에어 갭)(65)이 형성된다.
특히, 격리 절연 층(30)의 상부 표면 상의 스페이서 재료 층(50)으로 인하여, 보이드(65)의 높이(H5)는 격리 절연 층(30)의 상부 표면에 스페이서 재료 층(50)이 남아있지 않은 경우보다 더 커진다. 일부 실시형태에서, 보이드의 높이(H5)는 스페이서 재료 층(50)의 상부 표면으로부터 측정된 약 5 nm 내지 약 40 nm의 범위를 가지며, 다른 실시형태에서는 약 15 nm 내지 약 25 nm의 범위 내에 있다. 또한, 남겨진 스페이서 재료 층(50)으로 인하여, 핀 에칭 동안에 격리 절연 층(30)이 보호된다.
또한, 일부 실시형태에서, 캡핑(capping) 층(64)은, 도 10에 도시된 바와 같이, 제2 소스/드레인 에피택셜 층(62) 상에 형성된다. 어떤 실시형태에서, 캡핑 층(64)은 또한 반도체 에피택셜 층(즉, 제3 소스/드레인 에피택셜 층)이다. 일부 실시형태에서, 캡핑 층의 두께는 약 3 nm 내지 약 20 nm의 범위 내에 있다.
일부 실시형태에서, FinFET은 p-형 FET이다. 제1 소스/드레인 에피택셜 층(60)은 Si1 - xGex를 포함하고, 제2 소스/드레인 에피택셜 층(62)은 Si1 - yGey를 포함하며, 여기서 x < y이다. 즉, 제1 소스/드레인 에피택셜 층(60)의 Ge 농도는 제2 소스/드레인 에피택셜 층(62)의 Ge 농도보다 작다. 어떤 실시형태에서, 제1 소스/드레인 에피택셜 층(60)은 Si1 - xGex로 제조되며, 여기서 약 0.01 < x < 약 0.4이다. 일부 실시형태에서, 제1 소스/드레인 에피택셜 층(60)은 B 및 Ga 중 적어도 하나를 약 5.0 × 1019㎝-3 내지 약 1.0 × 1021㎝-3의 양으로 더 포함한다.
어떤 실시형태에서, 제2 소스/드레인 에피택셜 층(62)은 Si1 - yGey를 포함하며, 여기서 약 0.2 < y <약 0.8이다. 일부 실시형태에서, 제2 소스/드레인 에피택셜 층(62)은 B 및 Ga 중 적어도 하나를 약 1.0 × 1020㎝-3 내지 약 3.0 × 1021㎝-3의 양으로 더 포함한다. 제1 소스/드레인 에피택셜 층(60)의 B 및/또는 Ga의 양은 제2 소스/드레인 에피택셜 층(62)의 B 및/또는 Ga의 양보다 적다.
어떤 실시형태에서, 캡핑　층(64)은 Si1 - zGez로 제조된 에피택셜 층이며, 여기서, 0 ≤ z ≤ 0.4, 여기서 z < y 이다. 즉, 캡핑 층(64)의 Ge 농도는 제2 소스/드레인 에피택셜 층(62)의 Ge 농도보다 작다. 일부 실시형태에서, 캡핑 층(64)은 B 및 Ga 중 적어도 하나를 약 5.0 × 1019㎝-3 내지 약 1.0 × 1021㎝-3의 양으로 더 포함한다.
일부 실시형태에서, FinFET은 n-형 FET이다. 어떤 실시형태에서, 제1 소스/드레인 에피택셜 층(60)은 Si1 - xCx를 포함하고, 제2 에피택셜 층은 Si1 - yCy를 포함하며, 여기서 0 < x < y < 약 0.5이다. 일부 실시형태에서, 제1 소스/드레인 에피택셜 층(60) 및 제2 소스/드레인 에피택셜 층(62)은 P 및 As 중 적어도 하나를 더 포함한다. 제1 소스/드레인 에피택셜 층(60)의 P 및/또는 As의 양은 제2 소스/드레인 에피택셜 층(62)의 P 및/또는 As의 양보다 적다.
어떤 실시형태에서, 제1 소스/드레인 에피택셜 층(60)은 약 5.0 × 1019㎝-3 내지 약 2.0 × 1021㎝-3의 양으로 P 및/또는 As를 포함하고, 제2 소스/드레인 에피택셜 층(62)은 약 1.0 × 1020cm-3 내지 약 8.0 × 1021cm-3의 양으로 P 및/또는 As를 포함한다.
어떤 실시형태에서, 캡핑 층(64)은 Si1 - zCz를 포함하는 에피택셜 층이고, 여기서 0 ≤ z ≤ 약 0.5이다. 일부 실시형태에서, 캡핑 층(64)은 약 0 내지 약 1.0 × 1021cm-3의 양으로 P 및/또는 As를 더 포함한다.
제1 내지 제3 소스/드레인 에피택셜 층은 약 300 ℃ 내지 900 ℃의 온도에서 약 1 mTorr 내지 760 Torr 또는 약 1 × 10-7 Torr 내지 약 1 × 10-11 Torr의 압력 하에서 SiH4, Si2H6, Si3H8 또는 SiCl2H2와 같은 Si 함유 가스; GeH4, Ge2H6 또는 GeCl2H2와 같은 Ge 함유 기체; CH4 또는 C2H6와 같은 C 함유 가스; B2H6, PH3 또는 AsH3와 같은 도펀트 가스; 또는 트리메틸갈륨과 같은 유기 금속 재료를 사용하여 성장될 수도 있다. n-채널 FET에 대한 소스/드레인 구조물 및 p-채널 FET에 대한 소스/드레인 구조물은 별개의 에피택셜 프로세스에 의해 형성될 수도 있다.
제1 소스/드레인 에피택셜 층(60)에 대해, 에피택셜 증착은 수직 증착을 강화시킴으로써 수행된다. 일부 실시형태에서, 제1 소스/드레인 에피택셜 층(60)의 에피택셜 증착은 고온 및 고압 증착 프로세스를 사용하여 수행된다. 에피택셜 프로세스는 일부 실시형태에서 약 1 mTorr 내지 약 350 Torr의 범위 내인 높은 압력에서 그리고 약 500 ℃ 내지 800 ℃의 범위 내인 높은 온도에서 수행된다.
다른 실시형태에서, 제1 소스/드레인 에피택셜 층(60)은 에피택셜 성장과 에칭의 조합에 의해 형성될 수 있다. 이 작업에서, 베이스 에피택셜 층이 먼저 리세싱된 핀 구조물 위에 형성된다. 베이스 에피택셜 층은 수직으로 또는 측방으로 성장하여 다이아몬드 또는 육각형 형상을 형성하고, 측부는 제거되어, 바 형상을 형성한다.
일부 실시형태에서, 형성 프로세스는 에피-앤-에칭 프로세스(epi-and-etch process)을 포함한다. 에피-앤-에칭 프로세스(epi-and-etch process)는 공칭 조건(예를 들어, 측 방향으로 연장 된 부분을 갖는 소스/드레인 에피택셜 층을 형성하기 위한 조건)에서 에피택셜 증착을 수행한다. 에피택셜 프로세스 후에, 측부가 제거되어, 평탄한 측면을 갖는 상부를 갖는 바 형상을 형성한다. 일부 실시형태에서, NMOS 디바이스 형성을 위해, 에칭 프로세스는 약 0.5-1.2의 범위 내의 GeH4 대 HCl 혼합물 비율을 갖는 게르마늄 테트라하이드라이드(GeH4) 및 염산(HCl)의 혼합물을 사용하여 수행되는 이방성 에칭 작업일 수 있다. 상기 에칭 작업은 약 650-750 ℃의 범위 내의 고온 및 약 5-100Torr의 범위 내의 압력에서 수행될 수 있다. 다른 실시형태에서, 상이한 프로세스 조건을 사용하는 다른 에칭 프로세스가 사용될 수 있다.
다른 실시형태에서, PMOS 디바이스 형성을 위해, 에칭 프로세스는 약 50-120 sccm의 범위 내의 유속으로 HCl을 사용하는 에칭 작업일 수 있다. 상기 에칭 프로세스는 약 600-650 ℃의 범위 내의 온도 및 약 5-50Torr의 범위 내의 압력에서 수행될 수 있다. 다른 실시형태에서, 상이한 프로세스 조건을 사용하는 다른 에칭 프로세스가 사용될 수 있다.
캡핑 층(64)이 형성된 후에, 도 11에 도시된 바와 같이, 소스/드레인 에피택셜 층 위에 콘택트 에칭 정지 층(contact etch stop layer; CESL)으로서 기능하는 절연 층(80)이 형성된다. 일부 실시형태에서, CESL(80)은 예를 들어 SiN, SiON, SiOCN 또는 SiCN으로 제조된다.
또한, 도 12에 도시된 바와 같이, 층간 유전체 층(85)이 하부 구조물 위에 형성된다. ILD 층(85)은 실리콘 산화물, SiOC, SiOCN 또는 SiCN 또는 다른 로우-k 재료, 또는 다공성 재료, 또는 임의의 다른 적합한 유전체 재료의 하나 이상의 층을 포함한다.
그 후, 리소그래피와 에칭을 포함하는 패터닝 작업을 사용하여, 도 13에 도시된 바와 같이, 층간 유전체 층(85)에 소스/드레인 콘택트 개구부(90)가 형성된다. ILD 층 및 소스/드레인 에피택셜 층의 에칭 작업은 HCl, HBr, CF4, CH3F, CHF3, CH4, SO2, O2, He, NF3 및 Cl2를 포함하는 하나 이상의 소스 가스를 사용하여 수행된다.
이 패터닝 작업에서, ILD 층(85), CESL(80), 캡핑 층(64) 및 제1 및 제2 소스/드레인 에피택셜 층(60 및 62)이 부분적으로 에칭된다. 그러나, 제1 소스/드레인 에피택셜 층(60)은 낮은 Ge(또는 P 또는 C) 농도를 갖기 때문에, 제1 소스/드레인 에피택셜 층(60)의 에칭 레이트는 제2 소스/드레인 에피택셜 층(62)의 에칭 레이트보다 작다. 따라서, 제1 소스/드레인 에피택셜 층(60)은, 도 13에 도시된 바와 같이 소스/드레인 콘택트 개구부(90)의 하부로부터 돌출한다. 일부 실시형태에서, 제1 소스/드레인 에피택셜 층(60)의 돌출량(H6)은 약 2 nm 내지 약 20 nm의 범위 내에 있고, 다른 실시형태에서는 약 5 nm 내지 약 10 nm의 범위 내에 있다.
이어서, 소스/드레인 콘택트 개구부(90) 내에, 도 14에 나타낸 바와 같이, 전기 도전성 재료로 제조되는 소스/드레인 콘택트 층(100)이 형성된다. 도 14는 또한 원 부분의 확대도를 나타낸다. 소스/드레인 콘택트 층(100)은 Co, W, Ti, Ta, Cu, Al 및/또는 Ni 및/또는 이들의 질화물과 같은 임의의 적합한 금속의 단일 층 또는 다중(multiple) 층을 포함한다.
일부 실시형태에서, 콘택트 층(100)이 형성되기 전에, 에피택셜 소스/드레인 층 위에 실리사이드 층(102)이 형성된다. 소스/드레인 에피택셜 층(60 및 62) 위에 Ni, Ti, Ta 및/또는 W와 같은 금속 재료를 형성하고, 어닐링 작업을 수행하여 실리사이드 층(102)을 형성한다. 다른 실시형태에서, 에피택셜 소스/드레인 층 위에 NiSi, TiSi, TaSi 및/또는 WSi와 같은 실리사이드 재료가 형성되고, 어닐링 작업이 수행될 수도 있다. 어닐링 작업은 약 250 ℃ 내지 약 850 ℃의 온도에서 수행된다. 금속 재료 또는 실리사이드 재료는 CVD 또는 ALD에 의해 형성된다. 일부 실시형태에서, 실리사이드 층(102)의 두께는 약 4 nm 내지 약 10 nm 범위 내에 있다. 다른 실시형태에서, Ni, Ti, Ta 및/또는 W를 포함하는 콘택트 층(100)이 소스/드레인 층 상에 형성 될 때, 실리사이드 층(102)이 동시에 형성된다.
일부 실시형태에서, 도전성 소스/드레인 콘택트 층(100)은 접착제(글루(glue)) 층(104) 및 바디 금속 층(106)의 블랭킷 층을 포함한다. 접착제 층(104)은 하나 이상의 도전성 재료 층을 포함한다. 일부 실시형태에서, 접착제 층(104)은 Ti 층 상에 형성된 TiN 층을 포함한다. 임의의 다른 적합한 도전성 재료가 사용될 수 있다. 일부 실시형태에서, TiN 층 및 Ti 층 각각의 두께는 약 1 nm 내지 약 5 nm의 범위 내에 있다. 접착제 층(104)은 CVD, PVD, ALD, 전기 도금, 이들의 조합, 또는 다른 적합한 막 형성 방법에 의해 형성될 수 있다. 접착제 층(104)은 바디 금속 층(106)이 박리되는 것을 방지하기 위해 사용된다. 일부 실시형태에서, 어떠한 접착제 층도 사용되지 않고 바디 금속 층은 콘택트 개구부 내에 직접 형성된다. 일부 실시형태에서, 접착제 층의 Ti 층은 실리사이드 층(102)을 형성하기위한 금속 층으로서 사용될 수 있다.
바디 금속 층(106)은 일부 실시형태에서 Co, W, Mo 및 Cu, 또는 임의의 다른 적합한 도전성 재료 중 하나이다. 일 실시형태에서, Co는 바디 금속 층으로서 사용된다. 바디 금속 층은 CVD, PVD, ALD, 전기 도금, 이들의 조합 또는 다른 적합한 막 형성 방법에 의해 형성될 수 있다. 도 14에 도시된 바와 같이, 상기 도전성 재료 층(들)을 형성한 후, CMP(Chemical Mechanical Polishing) 또는 에치-백(etch back) 작업과 같은 평탄화 작업을 수행하여 잉여 재료를 제거함으로써, 소스/드레인 콘택트 층(100)을 형성한다.
제1 소스/드레인 에피택셜 층들의 종횡비(H7/W3)는 일부 실시형태에서 약 4 내지 약 15의 범위 내에 있으며, 여기서 H7은 격리 절연 층(30)의 상부 표면으로부터 제1 소스/드레인 에피택셜 층(60)의 높이이며, W3은 X 방향을 따른 제1 에피택셜 층의 최대 폭이다.
도 14에 도시된 바와 같이, 제1 소스/드레인 에피택셜 층(60)은 콘택트 개구부(90)의 하부로부터 돌출되어 콘택트 층(100)을 관통하고, 전기 도전성 콘택트 층(100)이 제1 소스/드레인 에피택셜 층(60)의 상부 부분(돌출부)의 상부 표면 및 측 표면과 접촉한다. 또한, 전기 도전성 콘택트 층(100)의 하부은 제1 소스/드레인 에피택셜 층(60)의 최상부보다 기판에 더 가깝게 위치된다. 이러한 구조물에 의해, 콘택트 층(100)과 소스/드레인 에피택셜 층(또는 실리사이드 층) 사이의 계면 영역이 증가하여, 콘택트 층(100)과 소스/드레인 에피택셜 층(또는 실리사이드 층) 사이의 콘택트 저항이 감소된다.
일부 실시형태에서, 콘택트 개구부(90)가 형성되기 전에, 금속 게이트 구조물(도시되지 않음)가 형성된다. ILD 층(85)을 형성한 후에, 더미 게이트 구조물(더미 게이트 전극(44) 및 더미 게이트 유전체 층(42))이 제거되고 금속 게이트 구조물(금속 게이트 전극 및 게이트 유전체 층)로 대체된다. 어떤 실시형태에서, ILD 층(85)이 형성된 후에, 더미 게이트 전극(44) 및 더미 게이트 유전체 층(42)은 적절한 에칭 프로세스에 의해 각각 제거되어 게이트 개구부를 형성한다. 게이트 유전체 층 및 금속 게이트 전극을 포함하는 금속 게이트 구조물이 게이트 개구부 내에 형성된다. 게이트 유전체 층은 핀 구조물(20)의 채널 층 위에 배치된 인터페이스 층(도시되지 않음) 위에 형성될 수도 있다. 인터페이스 층은 일부 실시형태에서 0.2 nm 내지 1.5 nm의 두께를 갖는 실리콘 산화물 또는 게르마늄 산화물을 포함할 수도 있다. 다른 실시형태에서, 인터페이스 층의 두께는 약 0.5 nm 내지 약 1.0 nm의 범위 내에 있다. 게이트 유전체 층은 실리콘 산화물, 실리콘 질화물, 또는 하이-k 유전체 재료, 다른 적합한 유전체 재료, 및/또는 이들의 조합과 같은 유전체 재료의 하나 이상의 층을 포함한다. 하이-k 유전체 재료의 예는, HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, 지르코늄 산화물, 알루미늄 산화물, 티탄늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적합한 하이-k 유전체 재료, 및/또는 이들의 조합을 포함한다. 게이트 유전체 층은 예를 들어, 화학 기상 증착(CVD), 물리적 기상 증착(PVD), 원자 층 증착(ALD), 고밀도 플라즈마 CVD(HDPCVD), 또는 다른 적절한 방법, 및/또는 이들의 조합에 의해 형성된다. 게이트 유전체 층의 두께는 일부 실시형태에서는 약 1 nm 내지 약 10 nm의 범위 내에 있고, 다른 실시형태에서는 약 2 nm 내지 약 7 nm의 범위 내에 있다. 금속 게이트 전극은 게이트 유전체 층 위에 형성된다. 금속 게이트 전극은 알루미늄, 구리, 티타늄, 탄탈륨, 코발트, 몰리브덴, 탄탈륨 질화물, 니켈 실리사이드, 코발트 실리사이드, TiN, WN, TiAl, TiAlN, TaCN, TaC, TaSiN, 금속 합금, 다른 적합한 재료 및/또는 이들의 조합과 같은 임의의 적합한 금속 재료의 하나 이상의 층을 포함한다. 본 개시의 어떤 실시형태에서, 게이트 유전체 층과 금속 게이트 전극 사이에 하나 이상의 일함수(work function) 조정 층(도시되지 않음)이 개재될 수도 있다. 일함수 조정 층은 TiN, TaN, TaAlC, TiC, TaC, Co, Al, TiAl, HfTi, TiSi, TaSi 또는 TiAlC의 단일 층, 또는 이들 재료 중 둘 이상의 다층과 같은 도전성 재료로 제조된다. n-채널 FinFET에 대하여, TaN, TaAlC, TiN, TiC, Co, TiAl, HfTi, TiSi 및 TaSi 중 하나 이상이 일함수 조정 층으로서 사용되며, p-채널 FinFET에 대하여, TiAlC, Al, TiAl, TaN, TaAlC, TiN, TiC 및 Co 중 하나 이상이 일함수 조정 층으로서 사용된다. 금속 게이트 구조물에 적절한 재료를 증착한 후에, CMP와 같은 평탄화 작업이 수행된다.
콘택트 층(100)을 형성한 후에, 부가적인 층간 유전체 층, 콘택트/비아, 상호 접속 금속층 및 패시베이션 층 등과 같은 다양한 피처를 형성하기 위해 추가의 CMOS 프로세스가 수행된다.
대안적인 실시형태에서, 콘택트 개구부(90)가 형성되기 전에 실리사이드 층이 형성된다. 이러한 경우, 실리사이드 층을 형성한 후, ILD 층(85)이 형성된다.
도 15a 및 도 15b는 소스/드레인 영역의 Y 방향을 따른 단면도를 도시한다. 도 15a는 도 13의 구조물에 대응하며, 도 15b는 제1 소스/드레인 에피택셜 층(60)을 형성하지 않고 형성된 구조물에 대응한다.
도 15b의 구조물에 있어서, 에피택셜 층(62)이 비교적 많은 양의 Ge를 함유하기 때문에, 콘택트 층(100)의 금속 원소(들)가 에피택셜 층(62) 내로 확산하여, 더 높은 콘택트 저항을 야기할 수도 있다. 이와 반대로, 도 15a의 구조물에서, 에피택셜 층(60)은 비교적 적은 양의 Ge를 함유하기 때문에, 콘택트 층(100)의 금속 원소(들)가 소스/드레인 에피택셜 층으로 확산되는 것을 차단하여, 콘택트 저항을 감소시킬 수 있다.
도 16은 도 15a 및 도 15b의 구조물 사이의 소스/드레인 콘택트 저항의 실험 결과를 나타낸다. 도 15에 도시된 바와 같이, 도 15a의 구조물의 콘택트 저항 값은 도 15b의 구조물보다 낮고, 그 구조물보다 더 작은 변동을 갖는다.
전술한 실시형태에서, 콘택트 층(100) 당 핀 구조물의 개수(제1 에피택셜 층(60)의 개수)는 3이다. 그러나, 콘택트 층(100) 당 핀의 개수는 1, 2, 4, 5 또는 그 이상일 수 있다. 다중 핀 구조물에서, 제2 소스/드레인 에피택셜 층(62)은 보이드(들)이 있거나 없는 병합된 구조물이다.
본 개시에서는, Ge 농도가 낮은 제1 바 형상의 소스/드레인 에피택셜 층을 형성하기 때문에, 소스/드레인 콘택트와 소스/드레인 에피택셜 층(또는 실리사이드 층) 사이의 계면 영역을 증가시킬 수 있어, 콘택트 저항이 감소된다.
모든 이점이 본 명세서에서 반드시 논의되지는 않았으며, 모든 실시형태 또는 예에 특별한 이점이 요구되지 않으며, 다른 실시형태 또는 예는 상이한 이점을 제공할 수도 있음을 이해하여야 한다.
본 발명의 일 양태에 따르면, FinFET를 포함하는 반도체 디바이스의 제조 방법에서, FinFET에 대한 핀 구조물의 소스/드레인 영역에 제1 에피택셜 층이 형성된다. 제2 에피택셜 층이 제1 에피택셜 층 위에 형성된다. 제2 에피택셜 층은 제1 에피택셜 층과는 상이한 재료 조성을 갖는다. 층간 유전체(ILD) 층은 제1 및 제2 에피택셜 층 위에 형성된다. 콘택트 개구부는 ILD 층의 일부 및 제2 에피택셜 층의 일부를 에칭함으로써 형성된다. 제1 에피택셜 층은 접촉 개구부의 하부으로부터 돌출한다. 전술한 실시형태 또는 후속하는 실시 형태 중 하나 이상에서, 전기 도전성 콘택트 층은 또한, 콘택트 개구부 내의 제1 및 제2 에피택셜 층과 접촉한다. 전기 도전성 콘택트 층의 하부는 제1 에피택셜 층의 최상부 아래에 위치된다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, FinFET은 p-형이고, 제1 에피택셜 층은 Si1 - xGex를 포함하고, 제2 에피택셜 층은 Si1 - yGey를 포함하며, 여기서, x < y이다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 제1 에피택셜 층은 Si1 - xGex를 포함하며, 여기서 0.01 < x < 0.4이다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 제1 에피택셜 층은 B 및 Ga 중 적어도 하나를 5.0 × 1019㎝-3 내지 1.0 × 1021㎝-3의 양으로 더 포함한다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 제2 에피택셜 층은 Si1 - yGey를 포함하며, 여기서 0.2 < y < 0.8이다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 상기 제2 에피택셜 층은 B 및 Ga 중 적어도 하나를 1.0 × 1020㎝-3 내지 3.0 × 1021㎝-3의 양으로 더 포함한다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 상기 제1 에피택셜 층 및 상기 제2 에피택셜 층은 B 및 Ga 중 적어도 하나를 더 포함하고, 상기 제1 에피택셜 층의 B 및 Ga 중 적어도 하나의 양은 제2 에피택셜 층의 B 및 Ga 중 적어도 하나의 양보다 적다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 반도체 재료로 제조된 캡핑 층은 제2 에피택셜 층 상에 추가로 형성된다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 캡핑 층은 Si1 - zGez를 포함하는 에피택셜 층이며, 여기서 0 ≤ z ≤ 0.4, z < y이다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 상기 캡핑 층은 B 및 Ga 중 적어도 하나를 5.0 × 1019㎝-3 내지 1.0 × 1021㎝-3의 양으로 더 포함한다.
본 개시의 다른 양태에 따르면, FinFET를 포함하는 반도체 디바이스의 제조 방법에 있어서, 제1 및 제2 핀 구조물의 상부 부분이 격리 절연 층으로부터 돌출하도록 제1 핀 구조물 및 제2 핀 구조물이 기판 위에 형성된다. 게이트 구조물은 제1 및 제2 핀 구조물의 일부 위에 형성된다. 스페이서 재료 층은 격리 절연 층으로부터 돌출하고 게이트 구조물에 의해 덮이지 않는 제1 및 제2 핀 구조물의 측벽 상에, 그리고 격리 절연 층의 상부 표면 상에 형성된다. 제1 및 제2 핀 구조물의 상부 부분은 리세싱되어, 리세싱된 제1 핀 구조물 및 리세싱된 제2 핀 구조물을 형성한다. 제1 에피택셜 층은 리세싱된 제1 및 제2 핀 구조물 위에 각각 형성되고, 제1 에피택셜 층은 서로 분리된다. 제2 에피택셜 층은 제1 에피택셜 층 위에 형성된다. 제2 에피택셜 층은 제1 에피택셜 층과는 상이한 재료 조성을 갖는다. 층간 유전체(ILD) 층은 제1 및 제2 에피택셜 층 위에 형성된다. 콘택트 개구부는 ILD 층의 일부 및 제2 에피택셜 층의 일부를 에칭함으로써 형성된다. 제1 에피택셜 층은 콘택트 개구부의 하부로부터 돌출한다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 보이드가 제2 에피택셜 층과 격리 절연 층의 상부 표면 사이에 형성된다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 격리 절연 층의 상부 표면 상에 배치된 스페이서 재료 층 및 제1 및 제2 핀 구조물의 측벽 상에 배치된 스페이서 재료 층의 하부 부분이 남겨진다. 보이드가 제2 에피택셜 층과 격리 절연 층의 상부 표면 상의 남겨진 스페이서 재료 층 사이에 형성된다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 전기 도전성 콘택트 층은 콘택트 개구부 내에 제1 및 제2 에피택셜 층과 접촉하여 추가로 형성된다. 전기 도전성 콘택트 층의 하부는 제1 에피택셜 층의 최상부 아래에 위치된다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, FinFET는 p-형이고, 제1 에피택셜 층은 Si1 - xGex를 포함하고, 제2 에피택셜 층은 Si1 - yGey를 포함하며, 여기서, x < y이다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 제1 에피택셜 층은 Si1 - xGex를 포함하고, 여기서 0.01 < x < 0.4이며, 제2 에피택셜 층은 Si1 - yGey를 포함하고, 여기서, 0.2 < Y < 0.8이다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 제1 에피택셜 층은 B 및 Ga 중 적어도 하나를 5.0 × 1019㎝-3 내지 1.0 × 1021㎝-3의 양으로 더 포함한다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 상기 제2 에피택셜 층은 B 및 Ga 중 적어도 하나를 1.0 × 1020㎝-3 내지 3.0 × 1021㎝-3의 양으로 더 포함한다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 제1 에피택셜 층의 B 및 Ga 중 적어도 하나의 양은, 제2 에피택셜 층의 B 및 Ga 중 적어도 하나의 양보다 적다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 상기 제1 에피택셜 층들의 종횡비(H/W)는 4 내지 20의 범위 내에 있고, 여기서 H는 상기 격리 절연 층의 상부 표면으로부터의 상기 제1 에피택셜 층의 높이이며, W는 게이트 구조물가 연장되는 방향을 따른 제1 에피택셜 층의 최대 폭이다.
본 개시의 다른 양태에 따르면, FinFET를 포함하는 반도체 디바이스의 제조 방법에 있어서, 핀 구조물의 상부 부분이 격리 절연 층으로부터 돌출되도록 기판 상에 3개 이상의 핀 구조물이 형성된다. 게이트 구조물은 핀 구조물의 일부 위에 형성된다. 핀 구조물의 상부 부분은 리세싱되어, 리세싱된 핀 구조물을 형성한다. 제1 에피택셜 층은 리세싱된 핀 구조물 위에 각각 형성된다. 제1 에피택셜 층들은 서로 분리된다. 제2 에피택셜 층은 제1 에피택셜 층 위에 형성된다. 제2 에피택셜 층은 제1 에피택셜 층과는 상이한 재료 조성을 갖는다. 제3 에피택셜 층은 제2 에피택셜 층 위에 형성된다. 제3 에피택셜 층은 제2 에피택셜 층과는 상이한 재료 조성을 갖는다. 제1, 제2 및 제3 에피택셜 층 위에 층간 유전체(ILD) 층이 있다. 콘택트 개구부는 ILD 층의 일부 및 제3 및 제2 에피택셜 층의 일부를 에칭함으로써 형성된다. 제1 에피택셜 층의 종횡비(H/W)는 4 내지 20의 범위 내에 있으며, 여기서 H는 격리 절연 층의 상부 표면으로부터의 제1 에피택셜 층의 높이이며, W는 게이트 구조물이 연장되는 방향을 따른 제1 에피택셜 층의 최대 폭이다.
본 개시의 일 양태에 따르면, 반도체 디바이스는 반도체 디바이스의 채널 영역 위에 형성된 게이트 구조물, 채널 영역에 인접한 소스/드레인 영역, 및 소스/드레인 영역 위의 전기 도전성 콘택트 층을 포함한다. 상기 소스/드레인 영역은, 제1 재료 조성을 갖는 제1 에피택셜 층, 및 상기 제1 에피택셜 층 위에 형성되고 상기 제1 재료 조성과는 상이한 제2 재료 조성을 갖는 제2 에피택셜 층을 포함한다. 전기 도저성 콘택트 층은 제1 및 제2 에피택셜 층과 접촉하고, 전기 도전성 콘택트 층의 하부는 제1 에피택셜 층의 최상부 아래에 위치된다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 상기 반도체 디바이스는 p-형 전계 효과 트랜지스터(FET)이고, 상기 제1 에피택셜 층은 Si1 - xGex를 포함하고 상기 제2 에피택셜 층은 Si1 - yGey를 포함하며, 여기서 x < y이다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 제1 에피택셜 층은 Si1 - xGex를 포함하며, 여기서 0.01 < x < 0.4이다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 제1 에피택셜 층은 B 및 Ga 중 적어도 하나를 5.0 × 1019㎝-3 내지 1.0 × 1021㎝-3의 양으로 더 포함한다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 제2 에피택셜 층은 Si1 - yGey를 포함하며, 여기서 0.2 < y < 0.8이다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 상기 제2 에피택셜 층은 B 및 Ga 중 하나를 1.0 × 1020㎝-3 내지 3.0 × 1021㎝-3의 양으로 더 포함한다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 상기 제1 에피택셜 층 및 상기 제2 에피택셜 층은 B 및 Ga 중 적어도 하나를 더 포함하고, 상기 제1 에피택셜 층의 B 및 Ga 중 적어도 하나의 양은, 제2 에피택셜 층의 B 및 Ga 중 적어도 하나의 양보다 적다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 반도체 재료로 제조된 캡핑 층은 제2 에피택셜 층 상에 추가로 배치된다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 캡핑 층은 Si1 - zGez를 포함하는 에피택셜 층이며, 여기서 0 ≤ z ≤ 0.4, z < y이다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 상기 캡핑 층은 B 및 Ga 중 적어도 하나를 5.0 × 1019㎝-3 내지 1.0 × 1021㎝-3의 양으로 더 포함한다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 상기 반도체 디바이스는 n-형 전계 효과 트랜지스터(FET)이고, 상기 제1 에피택셜 층은 Si1 - xCx를 포함하고, 상기 제2 에피택셜 층은 Si1 - yCy를 포함한다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 상기 제1 에피택셜 층 및 상기 제2 에피택셜 층은 P 및 As 중 적어도 하나를 더 포함하고, 상기 제1 에피택셜 층의 P 및 As 중 적어도 하나의 양은, 제2 에피택셜 층의 P 및 As 중 적어도 하나의 양보다 적다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 상기 제1 에피택셜 층은 5.0 × 1019㎝-3 내지 2.0 × 1021㎝-3의 양으로 P 및 As 중 적어도 하나를 포함한다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 상기 제2 에피택셜 층은 1.0 × 1020㎝-3 내지 8.0 × 1021㎝-3의 양으로 P 및 As 중 적어도 하나를 포함한다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 반도체 재료로 제조된 캡핑 층은 제2 에피택셜 층 상에 추가로 배치된다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 캡핑 층은 Si1 - zCz를 포함하는 에피택셜 층이다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 상기 캡핑 층은 1.0 × 1020㎝-3 내지 8.0 × 1021㎝-3의 양으로 P 및 As 중 적어도 하나를 더 포함한다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 상기 제1 에피택셜 층의 종횡비(H/W)는 4 내지 20의 범위 내에 있으며, 여기서, H는 상기 격리 절연 층의 상부 표면으로부터의 상기 제1 에피택셜 층의 높이이며, W는 게이트 구조물이 연장되는 방향을 따른 제1 에피택셜 층의 최대 폭이다.
본 개시의 다른 양태에 따르면, FinFET를 포함하는 반도체 디바이스가 제공된다. 상기 FinFET는, 기판 위에 배치된 제1 핀 구조물 및 제2 핀 구조물 - 상기 제1 및 제2 핀 구조물의 상부 부분은 격리 절연 층으로부터 돌출함 -; 상기 제1 및 제2 핀 구조물의 일부 위의 게이트 구조물; 상기 제1 및 제2 핀 구조물의 소스/드레인 영역 위에 각각 배치되며, 서로 분리된 제1 에피택셜 층; 상기 제1 에피택셜 층 위에 배치되고, 상기 제1 에피택셜 층과는 상이한 재료 조성을 갖는 제2 에피택셜 층; 상기 제1 및 제2 에피택셜 층 위에 배치된 층간 유전체(ILD) 층; 및 상기 제1 및 제2 에피택셜 층과 접촉하는 전기 도전성 콘택트 층을 포함한다. 전기 도전성 콘택트 층의 하부는 제1 에피택셜 층의 최상부보다 기판에 더 가깝게 위치된다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 보이드가 제2 에피택셜 층과 격리 절연 층의 상부 표면 사이에 형성된다. 전술한 실시형태 또는 후속하는 실시형태 중 하나 이상에서, 상기 제1 에피택셜 층은 Si1 - xGex를 포함하고, 여기서 0.01 < x < 0.4이며, 제2 에피택셜 층은 Si1 - yGey를 포함하고, 여기서 0.2 < Y < 0.8이다.
본 개시의 다른 양태에 따르면, FinFET를 포함하는 반도체 디바이스가 제공된다. FinFET는, 핀 구조물의 상부 부분이 격리 절연 층으로부터 돌출하도록 기판 위에 배치되는 3개 이상의 핀 구조물; 상기 핀 구조물의 일부 위에 배치된 게이트 구조물; 상기 핀 구조물의 소스/드레인 영역 위에 각각 배치되고, 서로 분리되는 제1 에피택셜 층; 상기 제1 에피택셜 층들 위에 배치되고, 상기 제1 에피택셜 층과는 상이한 재료 조성을 갖는 제2 에피택셜 층; 상기 제2 에피택셜 층 위에 배치되고, 상기 제2 에피택셜 층과는 상이한 재료 조성을 갖는 제3 에피택셜 층; 및 상기 제1, 제2 및 제 3 에피택셜 층과 접촉하여 배치된 콘택트 개구부를 포함한다. 전기 도전성 콘택트 층은 제1 에피택셜 층의 상부 부분의 상면 및 측면과 접촉한다.
<부기>
1. FinFET를 포함하는 반도체 디바이스의 제조 방법으로서,
상기 FinFET를 위한 핀 구조물의 소스/드레인 영역에 제1 에피택셜 층을 형성하는 단계;
상기 제1 에피택셜 층 위에 제2 에피택셜 층을 형성하는 단계 - 상기 제2 에피택셜 층은 상기 제1 에피택셜 층과는 상이한 재료 조성을 가짐 -;
상기 제1 및 제2 에피택셜 층 위에 층간 유전체(interlayer dielectric; ILD) 층을 형성하는 단계;
상기 ILD 층의 일부 및 상기 제2 에피택셜 층의 일부를 에칭함으로써 콘택트 개구부를 형성하는 단계
를 포함하며,
상기 제1 에피택셜 층은 상기 콘택트 개구부의 하부(bottom)로부터 돌출하는 것인 반도체 디바이스의 제조 방법.
2. 부기 1에 있어서, 상기 콘택트 개구부 내에 상기 제1 및 제2 에피택셜 층과 접촉하는 전기 도전성 콘택트 층을 형성하는 단계를 더 포함하며,
상기 전기 도전성 콘택트 층의 하부는 상기 제1 에피택셜 층의 최상부 아래에 위치되는 것인 반도체 디바이스의 제조 방법.
3. 부기 1에 있어서, 상기 FinFET는 p-형이고,
상기 제1 에피택셜 층은 Si1 - xGex를 포함하고, 상기 제2 에피택셜 층은 Si1 -yGey9를 포함하며, 여기서, x < y인 것인 반도체 디바이스의 제조 방법.
4. 부기 3에 있어서, 상기 제1 에피택셜 층은 Si1 - xGex를 포함하며, 여기서, 0.01 < x < 0.4인 것인 반도체 디바이스의 제조 방법.
5. 부기 4에 있어서, 상기 제1 에피택셜 층은 5.0 × 1019㎝-3 내지 1.0 × 1021㎝-3의 양으로 B 및 Ga 중 적어도 하나를 더 포함하는 반도체 디바이스의 제조 방법.
6. 부기 3에 있어서, 상기 제2 에피택셜 층은 Si1 - yGey를 포함하며, 여기서, 0.2 < y <0.8인 것인 반도체 디바이스의 제조 방법.
7. 부기 4에 있어서, 상기 제2 에피택셜 층은, B 및 Ga 중 적어도 하나를 1.0 × 1020㎝-3 내지 3.0 × 1021㎝-3의 양으로 더 포함하는 것인 반도체 디바이스의 제조 방법.
8. 부기 3에 있어서, 상기 제1 에피택셜 층 및 상기 제2 에피택셜 층은 B 및 Ga 중 적어도 하나를 더 포함하고,
상기 제1 에피택셜 층의 B 및 Ga 중 적어도 하나의 양은, 상기 제2 에피택셜 층의 B 및 Ga 중 적어도 하나의 양보다 적은 것인 반도체 디바이스의 제조 방법.
9. 부기 3에 있어서, 상기 제2 에피택셜 층 상에 반도체 재료로 제조된 캡핑 층을 형성하는 단계를 더 포함하는 반도체 디바이스의 제조 방법.
10. 부기 9에 있어서, 상기 캡핑 층은 Si1 - zGez를 포함하는 에피택셜 층이고, 여기서 0 ≤ z ≤ 0.4, z < y 인 것인 반도체 디바이스의 제조 방법.
11. 부기 10에 있어서, 상기 캡핑 층은 B 및 Ga 중 적어도 하나를 5.0 × 1019㎝-3 내지 1.0 × 1021㎝-3의 양으로 더 포함하는 것인 반도체 디바이스의 제조 방법.
12. FinFET를 포함하는 반도체 디바이스의 제조 방법으로서,
제1 핀 구조물 및 제2 핀 구조물의 상부 부분이 격리 절연 층으로부터 돌출하도록 기판 위에 상기 제1 핀 구조물 및 제2 핀 구조물을 형성하는 단계;
상기 제1 및 제2 핀 구조물의 일부 위에 게이트 구조물을 형성하는 단계;
상기 격리 절연 층으로부터 돌출하고 상기 게이트 구조물에 의해 덮이지 않는 상기 제1 및 제2 핀 구조물의 측벽 상에, 그리고 상기 격리 절연 층의 상부 표면 상에 스페이서 재료 층을 형성하는 단계;
상기 제1 및 제2 핀 구조물의 상부 부분을 리세싱함으로써, 리세싱된 제1 핀 구조물 및 리세싱된 제2 핀 구조물을 형성하는 단계;
상기 리세싱된 제1 및 제2 핀 구조물 위에, 서로 분리된 제1 에피택셜 층을 각각 형성하는 단계;
상기 제1 에피택셜 층 위에, 상기 제1 에피택셜 층과는 상이한 재료 조성을 갖는 제2 에피택셜 층을 형성하는 단계;
상기 제1 및 제2 에피택셜 층 위에 층간 유전체(ILD) 층을 형성하는 단계; 및
상기 ILD 층의 일부 및 상기 제2 에피택셜 층의 일부를 에칭함으로써 콘택트 개구부를 형성하는 단계
를 포함하며,
상기 제1 에피택셜 층은 상기 콘택트 개구부의 하부로부터 돌출하는 것인 반도체 디바이스의 제조 방법.
13. 부기 12에 있어서, 상기 제2 에피택셜 층과 상기 격리 절연 층의 상부 표면 사이에 보이드가 형성되는 반도체 디바이스의 제조 방법.
14. 부기 12에 있어서, 상기 제1 및 제2 핀 구조물의 상부 부분을 리세싱하는 단계에서, 상기 격리 절연 층의 상부 표면 상에 배치된 스페이서 재료 층 및 상기 제1 및 제2 핀 구조물의 측벽 상에 배치된 스페이서 재료 층의 하부 부분이 남겨지고,
상기 제2 에피택셜 층과 상기 격리 절연 층의 상부 표면 상의 남겨진 스페이서 재료 층 사이에 보이드가 형성되는 반도체 디바이스의 제조 방법.
15. 부기 12에 있어서, 상기 콘택트 개구부 내에 상기 제1 및 제2 에피택셜 층과 접촉하는 전기 도전성 콘택트 층을 형성하는 단계를 더 포함하며,
상기 전기 도전성 콘택트 층의 하부는 상기 제1 에피택셜 층의 최상부 아래에 위치되는 것인 반도체 디바이스의 제조 방법.
16. 부기 15에 있어서, 상기 FinFET은 p-형이고,
상기 제1 에피택셜 층은 Si1-xGex를 포함하고, 상기 제2 에피택셜 층은 Si1-yGey를 포함하며, 여기서 x < y인 것인 반도체 디바이스의 제조 방법.
17. 부기 15에 있어서, 상기 제1 에피택셜 층은 Si1 - xGex를 포함하며, 여기서 0.01 < x < 0.4이고,
상기 제2 에피택셜 층은 Si1 - yGey를 포함하며, 여기서 0.2 < y < 0.8인 것인 반도체 디바이스의 제조 방법.
18. 부기 17에 있어서, 상기 제1 에피택셜 층은 5.0 × 1019㎝-3 내지 1.0 × 1021㎝-3의 양으로 B 및 Ga 중 적어도 하나를 더 포함하고,
상기 제2 에피택셜 층은 1.0 × 1020㎝-3 내지 3.0 × 1021㎝-3의 양으로 B 및 Ga 중 적어도 하나를 더 포함하고,
상기 제1 에피택셜 층의 B 및 Ga 중 적어도 하나의 양은, 상기 제2 에피택셜 층의 B 및 Ga 중 적어도 하나의 양보다 적은 것인 반도체 디바이스의 제조 방법.
19. 부기 12에 있어서, 상기 제1 에피택셜 층의 종횡비(H/W)는 4 내지 20의 범위 내에 있고, 여기서 H는 상기 격리 절연 층의 상부 표면으로부터의 상기 제1 에피택셜 층의 높이이며, W는 상기 게이트 구조물이 연장되는 방향을 따른 상기 제1 에피택셜 층의 최대 폭인 것인 반도체 디바이스의 제조 방법.
20. 반도체 디바이스에 있어서,
상기 반도체 디바이스의 채널 영역 위에 형성된 게이트 구조물;
상기 채널 영역에 인접한 소스/드레인 영역;
상기 소스/드레인 영역 위의 전기 도전성 콘택트 층
을 포함하며,
상기 소스/드레인 영역은,
제1 재료 조성을 갖는 제1 에피택셜 층과,
상기 제1 에피택셜 층 위에 형성되고, 상기 제1 재료 조성과 상이한 제2 재료 조성을 갖는 제2 에피택셜 층을 포함하며,
상기 전기 도전성 콘택트 층은 상기 제1 및 제2 에피택셜 층과 접촉하고,
상기 전기 도전성 콘택트 층의 하부는, 상기 제1 에피택셜 층의 최상부 아래에 위치되는 것인 반도체 디바이스.
앞에서는 당업자들이 본 개시의 양태를 더 잘 이해할 수 있도록 몇몇 실시형태 또는 예의 피처를 개략 설명하였다. 당업자들은 이들이 본 명세서에 소개된 실시형태 또는 예의 동일한 목적을 수행하고 및/또는 동일한 이점을 성취하기 위해 다른 프로세스 및 구조물을 설계하거나 수정하기 위한 기초로서 본 개시내용을 용이하게 사용할 수도 있다는 것을 알 수 있다. 당업자들은 또한 이러한 등가의 구성들이 본 개시의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 개시의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 치환, 및 교체를 행할 수도 있다는 것을 인식해야 한다.

Claims (10)

  1. FinFET를 포함하는 반도체 디바이스의 제조 방법으로서,
    상기 FinFET를 위한 핀 구조물의 소스/드레인 영역에 제1 에피택셜 층을 형성하는 단계;
    상기 제1 에피택셜 층 위에 제2 에피택셜 층을 형성하는 단계 - 상기 제2 에피택셜 층은 상기 제1 에피택셜 층과는 상이한 재료 조성을 가짐 -;
    상기 제1 및 제2 에피택셜 층 위에 층간 유전체(interlayer dielectric; ILD) 층을 형성하는 단계;
    상기 ILD 층의 일부 및 상기 제2 에피택셜 층의 일부를 에칭함으로써 콘택트 개구부를 형성하는 단계
    를 포함하며,
    상기 제1 에피택셜 층은 상기 콘택트 개구부의 하부(bottom)로부터 돌출하는 것인 반도체 디바이스의 제조 방법.
  2. 제1항에 있어서, 상기 콘택트 개구부 내에 상기 제1 및 제2 에피택셜 층과 접촉하는 전기 도전성 콘택트 층을 형성하는 단계를 더 포함하며,
    상기 전기 도전성 콘택트 층의 하부는 상기 제1 에피택셜 층의 최상부 아래에 위치되는 것인 반도체 디바이스의 제조 방법.
  3. 제1항에 있어서, 상기 FinFET는 p-형이고,
    상기 제1 에피택셜 층은 Si1 - xGex를 포함하고, 상기 제2 에피택셜 층은 Si1 -yGey9를 포함하며, 여기서, x < y인 것인 반도체 디바이스의 제조 방법.
  4. 제3항에 있어서, 상기 제1 에피택셜 층 및 상기 제2 에피택셜 층은 B 및 Ga 중 적어도 하나를 더 포함하고,
    상기 제1 에피택셜 층의 B 및 Ga 중 적어도 하나의 양은, 상기 제2 에피택셜 층의 B 및 Ga 중 적어도 하나의 양보다 적은 것인 반도체 디바이스의 제조 방법.
  5. 제3항에 있어서, 상기 제2 에피택셜 층 상에 반도체 재료로 제조된 캡핑 층을 형성하는 단계를 더 포함하는 반도체 디바이스의 제조 방법.
  6. FinFET를 포함하는 반도체 디바이스의 제조 방법으로서,
    제1 핀 구조물 및 제2 핀 구조물의 상부 부분이 격리 절연 층으로부터 돌출하도록 기판 위에 상기 제1 핀 구조물 및 제2 핀 구조물을 형성하는 단계;
    상기 제1 및 제2 핀 구조물의 일부 위에 게이트 구조물을 형성하는 단계;
    상기 격리 절연 층으로부터 돌출하고 상기 게이트 구조물에 의해 덮이지 않는 상기 제1 및 제2 핀 구조물의 측벽 상에, 그리고 상기 격리 절연 층의 상부 표면 상에 스페이서 재료 층을 형성하는 단계;
    상기 제1 및 제2 핀 구조물의 상부 부분을 리세싱함으로써, 리세싱된 제1 핀 구조물 및 리세싱된 제2 핀 구조물을 형성하는 단계;
    상기 리세싱된 제1 및 제2 핀 구조물 위에, 서로 분리된 제1 에피택셜 층을 각각 형성하는 단계;
    상기 제1 에피택셜 층 위에, 상기 제1 에피택셜 층과는 상이한 재료 조성을 갖는 제2 에피택셜 층을 형성하는 단계;
    상기 제1 및 제2 에피택셜 층 위에 층간 유전체(ILD) 층을 형성하는 단계; 및
    상기 ILD 층의 일부 및 상기 제2 에피택셜 층의 일부를 에칭함으로써 콘택트 개구부를 형성하는 단계
    를 포함하며,
    상기 제1 에피택셜 층은 상기 콘택트 개구부의 하부로부터 돌출하는 것인 반도체 디바이스의 제조 방법.
  7. 제6항에 있어서, 상기 제2 에피택셜 층과 상기 격리 절연 층의 상부 표면 사이에 보이드가 형성되는 반도체 디바이스의 제조 방법.
  8. 제6항에 있어서, 상기 제1 및 제2 핀 구조물의 상부 부분을 리세싱하는 단계에서, 상기 격리 절연 층의 상부 표면 상에 배치된 스페이서 재료 층 및 상기 제1 및 제2 핀 구조물의 측벽 상에 배치된 스페이서 재료 층의 하부 부분이 남겨지고,
    상기 제2 에피택셜 층과 상기 격리 절연 층의 상부 표면 상의 남겨진 스페이서 재료 층 사이에 보이드가 형성되는 반도체 디바이스의 제조 방법.
  9. 제6항에 있어서, 상기 콘택트 개구부 내에 상기 제1 및 제2 에피택셜 층과 접촉하는 전기 도전성 콘택트 층을 형성하는 단계를 더 포함하며,
    상기 전기 도전성 콘택트 층의 하부는 상기 제1 에피택셜 층의 최상부 아래에 위치되는 것인 반도체 디바이스의 제조 방법.
  10. 반도체 디바이스에 있어서,
    상기 반도체 디바이스의 채널 영역 위에 형성된 게이트 구조물;
    상기 채널 영역에 인접한 소스/드레인 영역;
    상기 소스/드레인 영역 위의 전기 도전성 콘택트 층
    을 포함하며,
    상기 소스/드레인 영역은,
    제1 재료 조성을 갖는 제1 에피택셜 층과,
    상기 제1 에피택셜 층 위에 형성되고, 상기 제1 재료 조성과 상이한 제2 재료 조성을 갖는 제2 에피택셜 층을 포함하며,
    상기 전기 도전성 콘택트 층은 상기 제1 및 제2 에피택셜 층과 접촉하고,
    상기 전기 도전성 콘택트 층의 하부는, 상기 제1 에피택셜 층의 최상부 아래에 위치되는 것인 반도체 디바이스.
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