CN106558618A - 半导体装置 - Google Patents

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Abstract

提供一种半导体装置。所述半导体装置包括：基底，包括第一区和第二区；第一鳍型图案和第二鳍型图案，形成在第一区中，远离基底突出，并在第一方向上延伸；第一源极/漏极，位于第一鳍型图案上，第一源极/漏极在与第一方向相交的第二方向上的剖面呈第一凸起多边形的形状；第二源极/漏极，位于第二鳍型图案上，第二源极/漏极在第二方向上的剖面呈与第一凸起多边形的形状相同的第二凸起多边形的形状；第三鳍型图案和第四鳍型图案，形成在第二区中，远离基底突出；第三源极/漏极，位于第三鳍型图案上；以及第四源极/漏极，位于第四鳍型图案上，第四源极/漏极在第四方向上的剖面是与第三凸起多边形的形状不同的第四凸起多边形的形状。

Description

半导体装置
本申请要求于2015年9月24日提交的第62/232,188号美国专利申请、2015年11月9日在韩国知识产权局提交的第10-2015-0156857号韩国专利申请、2016年2月2日在韩国知识产权局提交的第10-2015-0012955号韩国专利申请、2016年1月22日在韩国知识产权局提交的第10-2016-0008273号韩国专利申请、2016年3月9日在韩国知识产权局提交的第10-2016-0028318号韩国专利申请、2016年1月22日在韩国知识产权局提交的第10-2016-0008279号韩国专利申请以及2016年3月9日在韩国知识产权局提交的第10-2016-0028204号韩国专利申请的优先权和通过上述专利申请产生的所有权益，所述申请的内容通过引用全部包含于此。
技术领域
本公开涉及一种半导体装置及其制造方法。
背景技术
作为增大半导体装置的密度的缩放技术(scaling technology)中的一种，多栅晶体管已经被提出，其中，硅主体以鳍或纳米线形状形成在基底上，随后栅极形成在硅主体的表面上。
由于多栅晶体管使用三维沟道，因此其允许容易的缩放。另外，在不需要增大多栅晶体管的栅极长度的情况下，可以增强电流控制能力。此外，可有效地抑制短沟道效应(SCE)，短沟道效应是沟道区的电势受到漏极电压影响的现象。
发明内容
本公开的目的是将提供一种具有改善的操作特性的半导体装置。
本公开的另一个目的是将提供一种用于制造具有改善的操作特性的半导体装置的方法。
意图由本公开论述的目的不限于上面提及的那些，本领域技术人员可以基于以下提供的描述清楚地理解以上没有提到的其它目的。
根据本发明构思的方面，提供一种半导体装置，所述半导体装置包括：基底，包括第一区和第二区；第一鳍型图案和第二鳍型图案，形成在第一区中，远离基底突出，并在第一方向上延伸；第一源极/漏极，位于第一鳍型图案上，第一源极/漏极在与第一方向相交的第二方向上的剖面呈第一凸起多边形的形状；第二源极/漏极，位于第二鳍型图案上，第二源极/漏极在第二方向上的剖面呈与第一凸起多边形的形状相同的第二凸起多边形的形状；第三鳍型图案和第四鳍型图案，形成在第二区中，远离基底突出，并在第三方向上延伸；第三源极/漏极，位于第三鳍型图案上，第三源极/漏极在与第三方向相交的第四方向上的剖面是第三凸起多边形的形状；以及第四源极/漏极，位于第四鳍型图案上，第四源极/漏极在第四方向上的剖面是与第三凸起多边形的形状不同的第四凸起多边形的形状。
根据本发明构思的另一方面，提供一种半导体装置，所述半导体装置包括：基底，包括第一区和第二区；第一鳍型图案和第二鳍型图案，在第一区中从基底突出，并在第一方向上延伸；第三鳍型图案和第四鳍型图案，在第二区中从基底突出，并在第二方向上延伸；第一栅电极，在第一和第二鳍型图案上，在与第一方向相交的第三方向上延伸；第二栅电极，在第三和第四鳍型图案上，在与第二方向相交的第四方向上延伸；第三栅电极，位于第一和第二鳍型图案上，在第三方向上延伸，并在第一方向上与第一栅电极分隔开；第四栅电极，位于第三和第四鳍型图案上，在第四方向上延伸，并与第二栅电极在第三方向上分隔开；第一源极/漏极，形成在第一栅电极的两侧上，并彼此分隔开第一距离；第二源极/漏极，形成在第二栅电极的两侧上，并彼此分隔开与第一距离不同的第二距离；第三源极/漏极，形成在第三栅电极的两侧上，并彼此分隔开与第一距离；以及第四源极/漏极，形成在第四栅电极的两侧上，并彼此分隔开第二距离，其中，第一源极/漏极和第三源极/漏极在第一方向上的剖面具有规则的形状，第二和第四源极/漏极在第二方向上的剖面具有不规则的形状。
根据本发明构思的又一个方面，提供一种半导体装置，所述半导体装置包括：第一鳍型图案，远离基底突出，并包括在相对的方向上的第一短边和第二短边；第一栅电极，位于第一鳍型图案上，与第一鳍型图案相交，并包括彼此相对的第一侧表面和第二侧表面；第一凹部，形成在第一栅电极的第一侧表面，并邻近第一短边形成；第二凹部，形成在第一栅电极的第二侧表面，邻近第二短边形成，并具有与第一凹部的形状不同的形状；第一源极/漏极，填充第一凹部；以及第二源极/漏极，填充第二凹部，其中，第一鳍型图案以及第一源极/漏极和第二源极/漏极的上表面都具有彼此相同的高度或者彼此不同的高度。
附图说明
通过参照附图对本公开的示例性实施例进行详细地描述，对本领域普通技术人员而言，本公开的以上和其它的目的、特征和优点将变得更加明显，在附图中：
图1是根据一些示例性实施例的为了解释半导体装置而提供的布局图；
图2是沿图1的线A-A'截取的剖视图；
图3是沿图1的线B-B'截取的剖视图；
图4是沿图1的线C-C'截取的剖视图；
图5是图4中的第二鳍型图案和第二外延图案的放大图；
图6是图4中的第六鳍型图案和第六外延图案的放大图；
图7是根据一些示例性实施例的为了解释半导体装置而提供的剖视图；
图8是根据一些示例性实施例的为了解释半导体装置而提供的剖视图；
图9是根据一些示例性实施例的为了解释半导体装置而提供的剖视图；
图10是根据一些示例性实施例的为了解释半导体装置而提供的剖视图；
图11是根据一些示例性实施例的为了解释半导体装置而提供的剖视图；
图12是根据一些示例性实施例的为了解释半导体装置而提供的剖视图；
图13是根据一些示例性实施例的为了解释半导体装置而提供的布局图；
图14示出沿图13的线C-C'和D-D'截取的剖视图；
图15是为了详细解释图14的包围的区域J1而提供的放大的剖视图；
图16是为了详细解释图14的包围的区域J2而提供的放大的剖视图；
图17是根据一些示例性实施例的为了解释半导体装置而提供的剖视图；
图18是根据一些示例性实施例的为了解释半导体装置而提供的剖视图；
图19是根据一些示例性实施例的为了解释半导体装置而提供的剖视图；
图20是为了详细解释图19的包围的区域J3而提供的放大的剖视图；
图21是为了详细解释图19的包围的区域J4而提供的放大的剖视图；
图22是根据一些示例性实施例的为了解释半导体装置而提供的剖视图；
图23是图22的包围的区域J5的放大的剖视图；
图24是图22的包围的区域J6的放大的剖视图；
图25是根据一些示例性实施例的为了解释半导体装置而提供的放大的剖视图；
图26是根据一些示例性实施例的为了解释半导体装置而提供的剖视图；
图27是为了解释图26的第二区中的硅化物部分而提供的放大的剖视图；
图28是根据一些示例性实施例的为了解释半导体装置而提供的剖视图；
图29是为了解释图28的第二区中的硅化物部分而提供的放大的剖视图；
图30是根据一些示例性实施例的为了解释半导体装置而提供的剖视图；
图31是为了详细解释图30的包围的区域J11而提供的放大的剖视图；
图32是根据一些示例性实施例的为了解释半导体装置而提供的剖视图；
图33是为了详细解释图32的包围的区域J12而提供的放大的剖视图；
图34是用于比较图30至图32的剖视图；
图35是根据一些示例性实施例的为了解释半导体装置而提供的剖视图；
图36是根据一些示例性实施例的为了解释半导体装置而提供的剖视图；
图37是根据一些示例性实施例的为了解释半导体装置而提供的剖视图；
图38至图44是示出制造的步骤的视图，该视图是根据一些示例性实施例的为了解释半导体装置的制造方法而提供的；
图45是根据一些示例性实施例的为了解释半导体装置而提供的透视图；
图46是为了解释图45的基底和鳍型图案而提供的局部透视图；
图47是沿图45的线E-E'截取的剖视图；
图48是沿图45的线F-F'截取的剖视图；
图49是沿图45的线G-G'截取的剖视图；
图50是根据一些示例性实施例的为了解释半导体装置而提供的剖视图；
图51是根据一些示例性实施例的为了解释半导体装置而提供的透视图；
图52示出沿图51的线E-E'和线H-H'截取的剖视图；
图53是根据一些示例性实施例的为了解释半导体装置而提供的透视图；
图54是根据一些示例性实施例的为了解释半导体装置而提供的透视图；
图55是根据一些示例性实施例的为了解释半导体装置而提供的透射图；
图56是为了解释图55的鳍型图案和场绝缘膜而提供的局部透射图；
图57是沿图55的线I-I'截取的剖视图；
图58是沿图55的线J-J'截取的剖视图；
图59是沿图55的线K-K'截取的剖视图；
图60是根据一些示例性实施例的为了解释半导体装置而提供的透视图；
图61是根据一些示例性实施例的为了解释半导体装置而提供的透视图；
图62是根据一些示例性实施例的为了解释半导体装置而提供的透视图；
图63是根据一些示例性实施例的包括半导体装置的电子系统的框图。
具体实施方式
在下文中，将参照图1至图6解释根据示例性实施例的半导体装置。
图1是根据一些示例性实施例的为了解释半导体装置而提供的布局图，图2是沿图1的线A-A'截取的剖视图。图3是沿图1的线B-B'截取的剖视图，图4是沿图1的线C-C'截取的剖视图。图5是图4中的第二鳍型图案和第二外延图案的放大图，图6是图4中的第六鳍型图案和第六外延图案的放大图。为了便于说明，图5和图6省略了第一层间绝缘膜20和第二层间绝缘膜30的示出。
参照图1至图6，根据一些示例性实施例的半导体装置可以包括基底10、第一鳍型图案F1至第八鳍型图案F8、第一浅沟槽ST1至第六浅沟槽ST6、第一层间绝缘膜20、第二层间绝缘膜30、第一栅电极200、第二栅电极201、栅极绝缘膜130、140、栅极间隔件160以及第一外延图案E1至第八外延图案E8等。
例如，基底10可以是体硅(bulk silicon)或绝缘体上硅(SOI)。可选择地，基底10可以是硅基底，或者可以包括诸如硅锗、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓的其它物质。可选择地，基底10可以是其上形成有外延层的基体基底。
基底10可以包括第一区I和第二区II。第一区I和第二区II可以是彼此相邻的区域，或者是彼此分隔开的区域。因此，位于第一区I中的第一至第四鳍型图案F1-F4和位于第二区II中的第五至第八鳍型图案F5-F8可以沿彼此不同的方向延伸。然而，为了便于说明，在这里将解释，位于第一区I中的第一至第四鳍型图案F1-F4和位于第二区II中的第五至第八鳍型图案F5-F8沿彼此相同的方向延伸。
不同导电类型的晶体管可以形成在第一区I和第二区II中。例如，第一区I可以是形成有PMOS的区域，第二区II可以是形成有NMOS的区域，尽管示例性实施例不限于此。
第一区I和第二区II可以被第一沟槽T1、第二沟槽T2和第三沟槽T3限定。第一沟槽T1可以具有彼此相对的第一侧表面和第二侧表面。第一沟槽T1可以与第一区I在第一侧表面处接触，并可以与第二区II在第二侧表面处接触。
第一区I可以包括第一有源区ACT1，第二区II可以包括第二有源区ACT2。第一有源区ACT1和第二有源区ACT2可以彼此相邻，或者彼此分隔开。
第二沟槽T2可以与第一区I接触。即，第一区I可以定位在第一沟槽T1和第二沟槽T2之间。第三沟槽T3可以与第二区II接触。即，第二区II可以定位在第一沟槽T1和第三沟槽T3之间。
参照图1，第一至第八鳍型图案F1-F8可以在第一方向X上纵向地延伸。如图1中示出的，第一至第八鳍型图案F1-F8可以具有矩形形状，尽管示例性实施例不限于此。如果第一至第八鳍型图案F1-F8呈矩形的形状，第一至第八鳍型图案F1-F8可以包括在第一方向X上延伸的长边和在第二方向Y上延伸的短边。在这种情况下，第二方向Y可以是不与第一方向X平行的方向，而与第一方向X相交。
第一至第八鳍型图案F1-F8可以在第二方向Y上彼此分隔开。在这种情况下，第一至第八鳍型图案F1-F8可以在第二方向Y上彼此分隔开。
第一至第四鳍型图案F1-F4可以被第一至第三浅沟槽ST1-ST3限定。另外，第五至第八鳍型图案F5-F8可以被第四至第六浅沟槽ST4-ST6限定。即，在第一区I中，第一至第四鳍型图案F1-F4被第一沟槽T1、第二沟槽T2和第一至第三浅沟槽ST1-ST3限定，在第二区II中，第五至第八鳍型图案F5-F8被第一沟槽T1、第三沟槽T3和第四至第六浅沟槽ST4-ST6限定。
第一至第六浅沟槽ST1-ST6的深度可以等于或小于第一至第三沟槽T1-T3的深度。然而，第一至第六浅沟槽ST1-ST6的宽度可以小于第一至第三沟槽T1-T3的宽度。因此，形成在第一至第三沟槽T1-T3中的第一层间绝缘膜20的体积可以比形成在第一至第六浅沟槽ST1-ST6中的第一层间绝缘膜20的体积大。
具体地，第一鳍型图案F1和第二鳍型图案F2可以通过第一浅沟槽ST1彼此分隔开。第二鳍型图案F2和第三鳍型图案F3可以通过第二浅沟槽ST2彼此分隔开。第三鳍型图案F3和第四鳍型图案F4可以通过第三浅沟槽ST3彼此分隔开。
第一浅沟槽ST1可以形成在第一鳍型图案F1的面对第二鳍型图案F2的侧表面上。第二沟槽T2可以形成在相对于第一鳍型图案F1的不面对第一浅沟槽ST1的侧表面上。第三浅沟槽ST3可以形成在第三鳍型图案F3的面对第四鳍型图案F4的侧表面上。第一沟槽T1可以形成在第四鳍型图案F4的不与第三浅沟槽ST3接触的侧表面上。
第五鳍型图案F5和第六鳍型图案F6可以通过第四浅沟槽ST4彼此分隔开。第六鳍型图案F6和第七鳍型图案F7可以通过第五浅沟槽ST5彼此分隔开。第七鳍型图案F7和第八鳍型图案F8可以通过第六浅沟槽ST6彼此分隔开。
第四浅沟槽ST4可以形成在第五鳍型图案F5的面对第六鳍型图案F6的侧表面上。第一沟槽T1可以形成在相对于第五鳍型图案F5的不面对第四浅沟槽ST4的侧表面上。第六浅沟槽ST6可以形成在第七鳍型图案F7的面对第八鳍型图案F8的侧表面上。第三沟槽T3可以形成在第八鳍型图案F8的不与第六浅沟槽ST6接触的侧表面上。
第一至第八鳍型图案F1-F8可以通过部分地蚀刻基底10来形成，并可以包括从基底10生长的外延层。例如，第一至第八鳍型图案F1-F8可以包括诸如硅或锗的元素半导体材料。另外，例如，第一至第八鳍型图案F1-F8可以包括诸如IV-IV族化合物半导体或III-V族化合物半导体的化合物半导体。
例如，以IV-IV族化合物半导体为例，第一至第八鳍型图案F1-F8可以是包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种或更多种的二元化合物或三元化合物，或者是掺杂有IV族元素的这些化合物。
以III-V族化合物半导体为例，第一至第八鳍型图案F1-F8可以是通过将III族元素(可以是铝(Al)、镓(Ga)和铟(In)中的至少一种)与V族元素(可以是磷(P)、砷(As)和锑(Sb)中的一种)组合形成的二元化合物、三元化合物或四元化合物。
在根据示例性实施例的半导体装置中，假设第一至第八鳍型图案F1-F8包括硅。
第一层间绝缘膜20可以部分地填充第一至第六浅沟槽ST1-ST6和第一至第三沟槽T1-T3。第一层间绝缘膜20可以部分地围绕第一至第八鳍型图案F1-F8的侧表面。
例如，第一层间绝缘膜20可以包括氧化硅、氮化硅、氮氧化硅和介电常数比氧化硅的介电常数小的低k介电材料中的至少一种。例如，低k介电材料可以包括可流动的氧化物(FOX)、Tonen silazen(TOSZ)、未掺杂的硅玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强的正硅酸四乙酯(PETEOS)、氟硅酸盐玻璃(FSG)、碳掺杂的氧化硅(CDO)、干凝胶、气凝胶、非晶氟化碳、有机硅酸盐玻璃(OSG)、聚对二甲苯、双-苯并环丁烯(BCB)、SiLK、聚酰亚胺、多孔聚合材料或它们的组合，但不限于此。
第一层间绝缘膜20可以具有比应力(specific stress)特性。即，当第一层间绝缘膜20的体积通过沉积之后的加热工艺而收缩时，第一层间绝缘膜20具有张应力特性。根据第一层间绝缘膜20的体积，第一至第八鳍型图案F1-F8的斜率可以通过第一层间绝缘膜20的张应力特性来确定。即，当位于两个侧表面上的第一层间绝缘膜20的体积彼此不同时，鳍型图案的斜率可以随着体积差异的增大而增大。这是因为较大体积的第一层间绝缘膜20的收缩率比较小体积的第一层间绝缘膜20的收缩率小。
具体地，诸如第一鳍型图案F1、第四鳍型图案F4、第五鳍型图案F5和第八鳍型图案F8的外部鳍型图案可以分别倾斜于第一沟槽T1、第二沟槽T2和第三沟槽T3的方向。
即，第一鳍型图案F1可以在第二沟槽T2方向上倾斜，第四鳍型图案F5和第五鳍型图案F5可以在第一沟槽T1方向上倾斜，第八鳍型图案F8可以在第三沟槽T3方向上倾斜。
即，第一鳍型图案F1在第二沟槽T2方向上的升角(rising angle)是第一角度θ1，第四鳍型图案F4和第五鳍型图案F5在第一沟槽T1方向上的升角分别是第二角度θ2和第三角度θ3，第八鳍型图案F8在第三沟槽T3方向上的升角是第四角度θ4。第一至第四角度θ1-θ4可以是锐角。即，第一鳍型图案F1、第四鳍型图案F4、第五鳍型图案F5和第八鳍型图案F8可以是倾斜的。
第一栅电极200和第二栅电极201可以在第二方向上延伸。第一栅电极200可以分别与第一至第四鳍型图案F1-F4相交。即，栅电极200可以包括与彼此分隔开的第一至第四鳍型图案F1-F4中的每个叠置的部分。第一至第四鳍型图案F1-F4可以分别包括与第一栅电极200叠置的部分和不叠置的部分。
第二栅电极201可以分别与第五至第八鳍型图案F5-F8相交。即，第二栅电极201可以包括与彼此分隔开的第五至第八鳍型图案F5-F8中的每个叠置的部分。第五至第八鳍型图案F5-F8可以分别包括与第二栅电极201叠置的部分和不叠置的部分。
具体地，第一鳍型图案F1可以包括与第一栅电极200叠置的第一部分F1-1和与第一栅电极200不叠置的第二部分F1-2。第一鳍型图案F1的第二部分F1-2可以设置在第一方向X上的相对于作为中心的第一鳍型图案F1的第一部分F1-1的两侧上。如同第一鳍型图案F1，第二至第四鳍型图案F2-F4可以与第一栅电极200叠置。如同第一鳍型图案F1与第一栅电极200之间的关系，第五至第八鳍型图案F5-F8也可以与第二栅电极201叠置。
参照图2和图3，第一栅电极200可以包括第一逸出功金属210和第一填充金属220。第一逸出功金属210起调整逸出功的作用，第一填充金属220起填充由第一逸出功金属210形成的空间的作用。第一逸出功金属210可以是例如N型逸出功金属、P型逸出功金属或它们的组合。
在一些示例性实施例中，第一区I可以是PMOS区，因此第一逸出功金属210可以是N型逸出功金属和P型逸出功金属的组合。例如，第一逸出功金属210可以包括例如TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN和它们的组合中的至少一种，但不限于此。另外，第一填充金属220可以包括例如W、Al、Cu、Co、Ti、Ta、多晶Si、SiGe和金属合金中的至少一种，但不限于此。
第二栅电极201可以包括第二逸出功金属211和第二填充金属221。第二逸出功金属211起调整逸出功的作用，第二填充金属221起填充由第二逸出功金属211形成的空间的作用。第二逸出功金属211可以是例如N型逸出功金属、P型逸出功金属或它们的组合。
在一些示例性实施例中，第二区II可以是NMOS区，因此第二逸出功金属211可以是N型逸出功金属。例如，第二逸出功金属211可以包括例如TiN、WN、TiAl、TiAlN、TaN、TiC、TaC、TaCN、TaSiN和它们的组合中的至少一种，但不限于此。另外，第二填充金属221可以包括例如W、Al、Cu、Co、Ti、Ta、多晶Si、SiGe和金属合金中的至少一种，但不限于此。
例如，第一栅电极200和第二栅电极201可以通过替换工艺(或后栅极(gate last)工艺)来形成，但不限于此。
栅极绝缘膜130、140可以形成在第一至第八鳍型图案F1-F8与第一栅电极200和第二栅电极201之间，以及第一层间绝缘膜20与第一栅电极200和第二栅电极201之间。栅极绝缘膜130、140可以包括界面膜130和高k介电膜140。
界面膜130可以通过部分地氧化第一至第八鳍型图案F1-F8来形成。界面膜130可以沿比第一层间绝缘膜20的上表面更进一步向上突出的第一至第八鳍型图案F1-F8的轮廓来形成。当第一至第八鳍型图案F1-F8是包括硅的硅鳍型图案时，界面膜130可以包括氧化硅膜。
如图3中示出的，界面膜130可以不沿第一层间绝缘膜20的上表面形成，但是示例性实施例不限于此。根据形成界面膜130的方法，界面膜130可以沿第一层间绝缘膜20的上表面形成。
可选择地，即使第一层间绝缘膜20包括氧化硅，当包括在第一层间绝缘膜20中的氧化硅与包括在界面膜130中的氧化硅膜具有不同的性质时，界面膜130可以沿第一层间绝缘膜20的上表面形成。
高k介电膜140可以形成在界面膜130与第一栅电极200和第二栅电极201之间。高k介电膜140可以沿比第一层间绝缘膜20的上表面更进一步向上突出的第一至第八鳍型图案F1-F8的轮廓形成。另外，高k介电膜140可以形成在第一栅电极200和第二栅电极201与第一层间绝缘膜20之间。
高k介电膜140可以包括具有比氧化硅膜的介电常数高的介电常数的高k介电材料。例如，高k介电膜140可以包括氮氧化硅、氮化硅、氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化铅钪钽和铌酸铅锌中的一种或更多种，但不限于此。
栅极间隔件160可以设置在沿第二方向Y延伸的第一栅电极200和第二栅电极201的侧壁上。栅极间隔件160可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、氮碳氧化硅(SiOCN)和它们的组合中的至少一种。
如附图中示出的，栅极间隔件160可以是作为示例的单层膜，但是栅极间隔件160可以是其中堆叠有多个膜的多重间隔件。栅极间隔件160的形状和形成栅极间隔件160的多重间隔件的各自的形状根据制造工艺和使用可以是I或L形状，或者它们的组合。
参照图2至图4，第一至第四外延图案E1-E4可以形成在第一栅电极200在第一方向X上的两侧上，并分别在第一至第四鳍型图案F1-F4上。第一至第四外延图案E1-E4可以是位于第一至第四鳍型图案F1-F4上的各个晶体管的源极区/漏极区。
第五至第八外延图案E5-E8可以形成在第二栅电极201在第一方向X上的两侧上，并分别在第五至第八鳍型图案F5-F8上。第五至第八外延图案E5-E8可以是位于第五至第八鳍型图案F5-F8上的各个晶体管的源极区/漏极区。
例如，第一外延图案E1可以形成在第一鳍型图案F1的第二部分F1-2上。同样地，第二至第八外延图案E2-E8可以分别形成在第二至第八鳍型图案F2-F8的第二部分上。
第一至第八外延图案E1-E8可以包括通过外延工艺形成的外延层。另外，第一至第八外延图案E1-E8可以是升高的(raised)源极/漏极。第一区I可以是PMOS区，第二区II可以是NMOS区，因此第一至第四外延图案E1-E4可以是例如SiGe外延层。第五至第八外延图案E5-E8可以是例如Si外延层。即，第一区I中的第一至第四外延图案E1-E4可以是SiGe外延层，第二区II中的第五至第八外延图案E5-E8可以是Si外延层。然而，示例性实施例不限于上面给出的示例。
第一外延图案E1可以填充形成在第一鳍型图案F1的第二部分F1-2中的凹部F1r。同样地，第二至第八外延图案E2-E8可以分别填充第二至第八鳍型图案F2-F8的凹部。
第一至第八外延图案E1-E8的外周可以具有各种形状。例如，第一至第八外延图案E1-E8的外周可以是菱形、圆形和矩形形状中的至少一种。例如，图4示出钻石形状(或者五边形或六边形形状)。
当根据示例性实施例的半导体装置在第一区I中是PMOS晶体管时，第一至第四外延图案E1-E4可以包括压应力材料。例如，压应力材料可以是与Si相比具有更大的晶格常数的诸如SiGe的材料。例如，压应力材料可通过对第一至第四鳍型图案F1-F4施加压应力来增强沟道区中的载流子迁移率。
当根据示例性实施例的半导体装置在第二区II中是NMOS晶体管时，第五至第八外延图案E5-E8可以包括张应力材料。例如，当第五至第八鳍型图案F5-F8是硅时，第五至第八外延图案E5-E8可以包括晶格常数比硅的晶格常数小的诸如SiC的材料。例如，张应力材料可通过对第五至第八鳍型图案F5-F8施加张应力来增强沟道区中的载流子迁移率。
参照图4和图5，位于第一区I中的第一至第四鳍型外延图案E1-E4可以呈凸多边形的形状。如图4和图5中示出的，凸多边形的形状可以是五边形的。
第一至第四外延图案E1-E4可以分别包括第一至第四凸多边形的形状。在这种情况下，第一至第四凸多边形的形状可以具有彼此相同的形状。在此处使用的表述“相同的”不仅指彼此完全相同的形状，还可以指包括凸多边形的形状的内角彼此相同的概念。
另外，第一至第四外延图案E1-E4可以分别呈彼此两侧对称。另外，第一至第四外延图案E1-E4可以包括下区和形成在下区上的上区，下区可以具有随着高度增大而增大的宽度，上区可以具有随着高度增大而减小的宽度。
上区可以包括彼此对称的第一外表面和第二外表面，第一外表面和第二外表面的法线方向可以在第一至第四外延图案E1-E4中相同。
参照图5，第一至第四外延图案E1-E4可以包括五个第一内角a1-a5。在这种情况下，为了便于说明，在下面作为示例将解释第二外延图案E2。
第一至第四外延图案E1-E4可以具有彼此相同的第一内角a1-a5。在一些示例性实施例中，第一内角a1-a5可以仅指示不与第二鳍型图案F2接触的三个第一内角a1-a3。即，当根据晶体取向第二外延图案E2的三个第一内角a1-a3应该具有恒定值时，其它两个第一内角a4、a5可以根据第二鳍型图案F2的凹陷的表面在角度方面上变化。
当第一区I是PMOS区时，第一至第四外延图案E1-E4可以包括SiGe，它的外延生长可以在晶体取向上竖直地执行。因此，第一至第四外延图案E1-E4可以具有彼此相同的形状。
参照图4和图6，在第二区II中的第五至第八外延图案E5-E8可以呈凸多边形的形状。如图4和图6中示出的，凸多边形的形状可以是五边形的。如在此处使用的，“凸多边形的形状”不仅指除了内角总是具有平坦的表面的图形，因为它包括不仅具有多个明显特征的内角，而且还包括其中多个内角通过弯曲表面连接的其它内角的形状。即，如图6中示出的，当此处使用的“凸多边形的形状”可以以具有大范围的第二内角b1-b5为特征，它还可以包括其它内角，连接第二内角b1-b5中的每个的表面可以不是平面。
第五至第八外延图案E5-E8可以是彼此不同的形状。具体地，第五至第八外延图案E5-E8的第二内角b1-b5可以彼此不同。
因为第二区II是NMOS区，所以第五至第八外延图案E5-E8可以包括重掺杂有P的Si:P，与第一区I不同，它的外延生长可以不在晶体取向上竖直地执行。因此，第五至第八外延图案E5-E8可以具有彼此不同的形状。
第六外延图案E6的最下部的高度可以比第六鳍型图案F6的上表面的高度小。即，第六外延图案E6的最下部的高度可以比第二水平L2小。
第六外延图案E6的下表面可以包括具有随着距第六鳍型图案F6的上表面的距离增大而减小的高度的降低部(lowered portion)k1和与降低部k1连接并且具有随着距第六鳍型图案F6的上表面的距离增大而增大的高度的升高部k2。降低部k1和升高部k2可以在第一突出点k3-1和第二突出点k3-2处彼此接触。从第一突出点k3-1到第六鳍型图案F6的距离D1与从第二突出点k3-2到第六鳍型图案F6的距离D2可以彼此不同。
第五至第八外延图案E5-E8可以包括下区和形成在下区上的上区，下区可以具有随着高度增大而增大的宽度，上区可以具有随着高度增大而减小的宽度。
在第五至第八外延图案E5-E8中，上区可以包括彼此对称的第三外表面和第四外表面，第三外表面和第四外表面的法线方向可以在第三和第四外延图案中不同。
参照图4至图6，在第一区I中的第一至第四外延图案E1-E4与第一至第四鳍型图案F1-F4接触的界面的第一水平L1可以比在第二区II中的第五至第八外延图案E5-E8与第五至第八鳍型图案F5至F8接触的界面的第二水平L2低。即，第一至第四外延图案E1-E4的下表面可以比第五至第八外延图案E5-E8的下表面低。
这是因为在第一区I中的第一至第四鳍型图案F1-F4的凹陷深度更大。因为第一至第四外延图案E1-E4的形状规则地形成在第一区I中，所以第一至第四外延图案E1-E4的总体积可以根据第一至第四鳍型图案F1-F4的凹部(图2中的F1r)的程度来确定。即，它可以随着距鳍型图案的基底10的距离增大而变窄。因此，凹陷的鳍型图案的上表面的宽度可以随着凹部(图2中的F1r)的深度增大而变大。由于总体积沿晶格取向形成，所以第一至第四外延图案E1-E4的总体积可以根据暴露的鳍型图案的上表面的宽度来确定。
相反地，因为在第二区II中的第五至第八外延图案E5-E8的形状是不规则的，所以暴露的鳍型图案的上表面的宽度不会影响第五至第八外延图案E5-E8的体积。简单地，第五至第八外延图案E5-E8已经生长的长度可以确定第五至第八外延图案E5-E8的体积。因此，与第一区I中不同，不需要在第二区II中深深地形成鳍型图案的凹部。因此，在第一区I中的鳍型图案与外延图案的界面的高度(即，第一水平L1)可以比在第二区II中的鳍型图案与外延图案的界面的高度(即，第二水平L2)低。
由于第二区II中的第五至第八鳍型图案F5-F8的上表面形成在第二水平L2处，所以其可以比在第一区I中的形成在第一水平L1处的第一至第四鳍型图案F1-F4的上表面高。同样地，第二区II中的第五至第八鳍型图案F5-F8的上表面的宽度W2可以比第一区I中的第一至第四鳍型图案F1-F4的上表面的宽度小。
另外，在第二区II中的第五至第八鳍型图案F5-F8可以包括位于侧表面上的台阶部S。参照图6，为了便于说明，作为示例将描述第六鳍型图案F6以解释第五至第八鳍型图案F5-F8的台阶部S。第六鳍型图案F6、以及第五鳍型图案F5、第七鳍型图案F7和第八鳍型图案F8可以包括相同的台阶部S。
第六鳍型图案F6可以包括下部、上部和台阶部S。具体地，第六鳍型图案F6可以通过台阶部S被划分为下部和上部。即，第六鳍型图案F6的下部可以被限定为从基底10突出到第六鳍型图案F6的台阶部S的部分。同样地，第六鳍型图案F6的上部可以被限定为为从台阶部S跨度到第六鳍型图案F6的最上部的部分。第六鳍型图案F6的下部的宽度W1可以比第六鳍型图案F6的上部的宽度W2大。
如在这里使用的表述“台阶部”指表面的减小的斜率变成增大的斜率的点或区域，或者表面的增大的斜率变成减小的斜率的点或区域。即，如在这里使用的“台阶部”可以指表面的轮廓的拐点。换句话说，如在这里使用的“台阶部”可以指表面的轮廓从凹面向上变成凹面向下的点或区域，或者表面的轮廓从凹面向下变成凹面向上的点或区域。即，“台阶部”指轮廓的斜率变化的符号(sign)改变的点或区域。
因此，台阶部S可以是第六鳍型图案F6的侧表面轮廓的斜率变化的符号改变的点或区域。即，台阶部S可以是第六鳍型图案F6的侧表面轮廓从凹面向上变成凹面向下或从凹面向下变成凹面向上的点或区域。
当第一区I中的第一至第四鳍型图案F1-F4也包括如图3中示出的台阶部时，从示出其中形成有第一至第四外延图案E1-E4的剖面的图4中的视图隐藏台阶部。因为在第一区I中更深地形成第一至第四鳍型图案F1-F4的凹部(图2中的F1r)，所以可以从视图隐藏台阶部。
再参照图4，第二区II中的第六外延图案E6和第七外延图案E7可以彼此接触。即，第六外延图案E6和第七外延图案E7可以彼此合并。
第一区I中的第一至第四外延图案E1-E4可以分别彼此不接触，而是彼此分隔开。相反，第五至第八外延图案E5-E8中的至少一个可以彼此接触。这是因为第二区II中的外延图案的宽度比第一区I中的外延图案的宽度生长得大。
如上所述，第五鳍型图案F5和第八鳍型图案F8可以分别倾斜于第一沟槽T1和第三沟槽T3的方向。因此，第五鳍型图案F5与第六鳍型图案F6之间的距离和第七鳍型图案F7与第八鳍型图案F8之间的距离可以比第六鳍型图案F6与第七鳍型图案F7之间的距离远。同样地，第六外延图案E6和第七外延图案E7彼此接触的概率可以比第五外延图案E5和第六外延图案E6彼此接触的概率以及第七外延图案E7和第八外延图案E8彼此接触的概率高。然而，示例性实施例不限于上面给出的示例。在根据一些示例性实施例的半导体装置中，第五外延图案E5和第六外延图案E6或者第七外延图案E7和第八外延图案E8也可以彼此接触。
在根据一些示例性实施例的半导体装置中，由于第六外延图案E6与第七外延图案E7在第二区II中彼此接触，所以可以形成气隙G。
气隙G可以形成在第六鳍型图案F6与第七鳍型图案F7之间。气隙G可以形成在第一层间绝缘膜20上。气隙G可以被第六外延图案E6与第七外延图案E7覆盖。
根据一些示例性实施例的半导体装置可以具有生长在非常小规模的元件上的外延图案，因此可以具有增大的集成度。此外，根据一些示例性实施例的半导体装置可以选择性地引起源极/漏极仅在除了PMOS区的NMOS区中合并以减小NMOS区的接触电阻并且保持PMOS区的高集成度。另外，这样形成的两个区域可以同时完成，因此可以获得简化的工艺。
在下文中，将参照图1至图3和图7描述根据一些示例性实施例的半导体装置。与此同时，为了简洁起见，将尽可能简要地提及或者省略与以上参照图1至图6描述的元件或操作重叠的元件或操作。
图7是根据一些示例性实施例的为了解释半导体装置而提供的剖视图。
参照图1至图3和图7，根据一些示例性实施例的半导体装置额外地包括第一残留膜40。
第一残留膜40可以不形成在第一区I中，而形成在第二区II中。第一残留膜40可以形成在第五至第八鳍型图案F5-F8的两侧上。第一残留膜40可以形成在第一层间绝缘膜20上。
第一残留膜40可以沿第一层间绝缘膜20的上表面的一部分形成。第一残留膜40可以暴露第一层间绝缘膜20的上表面的剩余部分。例如，第一残留膜40可以包括氮化硅膜。然而，示例性实施例不限于上面给出的示例。在根据本公开的一些示例性实施例的半导体装置的形成工艺中，第一残留膜40可以是不被去除工艺完全地去除的膜，而是由于其形成而被保留。
在下文中，将参照图1至图3和图8描述根据一些示例性实施例的半导体装置。与此同时，为了简洁起见，将尽可能简要地提及或者省略与以上参照图1至图7描述的元件或操作重叠的元件或操作。
图8是根据一些示例性实施例的为了解释半导体装置而提供的剖视图。
参照图1至图3和图8，根据一些示例性实施例的半导体装置额外地包括第二残留膜45。
第二残留膜45可以形成在第一区I中。第二残留膜45可以形成在第一至第四鳍型图案F1-F4的两侧上。第二残留膜45可以形成在第一层间绝缘膜20上。
第二残留膜45可以沿第二层间绝缘膜30的上表面的一部分形成。第二残留膜45可以暴露第一层间绝缘膜20的上表面的剩余部分。第二残留膜45可以包括与第一残留膜40相同的材料。例如，第二残留膜45可以包括氮化硅膜。然而，示例性实施例不限于上面给出的示例。在根据本公开的一些示例性实施例的半导体装置的形成工艺中，第二残留膜45可以是不被去除工艺完全地去除的膜，而是由于其形成而被保留。
第二残留膜45的厚度可以比第一残留膜40的厚度小。第二残留膜45的长度可以比第一残留膜40的长度短。这是因为第一区I中的第一至第四鳍型图案F1-F4的上表面比第二区II中的第五至第八鳍型图案F5-F8的上表面更深地凹陷。
在下文中，将参照图1至图3和图9描述根据一些示例性实施例的半导体装置。与此同时，为了简洁起见，将尽可能简要地提及或者省略与以上参照图1至图8描述的元件或操作重叠的元件或操作。
图9是根据一些示例性实施例的为了解释半导体装置而提供的剖视图。
参照图1至图3和图9，根据一些示例性实施例的半导体装置的第一至第三沟槽T1-T3包括突出部P。
根据本公开的一些示例性实施例的半导体装置的第一至第三沟槽T1-T3的下表面可以比第一至第六浅沟槽ST1-ST6的下表面深得形成。即，第一至第三沟槽T1-T3可以是深沟槽。
突出部P可以通过用于形成深沟槽的蚀刻工艺形成在第一至第三沟槽T1-T3内。第一沟槽T1可以包括相对于突出部P在两侧上彼此不同的深度的沟槽。在第一沟槽T1中，相对于突出部P，较靠近第四鳍型图案F4或第五鳍型图案F5的侧面可以具有与第一至第六浅沟槽ST1-ST6相近的深度，在第一沟槽T1中，相对于突出部P，较远离第四鳍型图案F4或第五鳍型图案F5的侧面可以具有比第一至第六浅沟槽ST1-ST6的深度大的深度。
同样地，在第二沟槽T2和第三沟槽T3中，较靠近第一鳍型图案F1和第八鳍型图案F8的侧面可以均具有与第一至第六浅沟槽ST1-ST6相近的深度，较远离第一鳍型图案F1和第八鳍型图案F8的侧面可以均具有比第一至第六浅沟槽ST1-ST6的深度大的深度。
在下文中，将参照图1至图3和图10描述根据一些示例性实施例的半导体装置。与此同时，为了简洁起见，将尽可能简要地提及或者省略与以上参照图1至图9描述的元件或操作重叠的元件或操作。
图10是根据一些示例性实施例的为了解释半导体装置而提供的剖视图。
参照图1至图3和图10，根据一些示例性实施例的半导体装置包括衬里50。
衬里50可以形成在第一至第八鳍型图案F1-F8的侧表面上。衬里50可以沿第一至第八鳍型图案F1-F8的侧表面的表面轮廓共形地形成。衬里50可以形成在第一至第八鳍型图案F1-F8与第一层间绝缘膜20之间。根据材料和制造工艺，衬里50可以不仅形成在第一至第八鳍型图案F1-F8的表面上，而且还可以形成在基底10的上表面上。
衬里50可以由将第一应力施加到第一至第八鳍型图案F1-F8的沟道区的材料形成。衬里50可以通过将第一应力引入到第一至第八鳍型图案F1-F8的沟道区来起增强沟道区中载流子迁移率的作用。在本公开的一些示例性实施例中，在第五至第八鳍型图案F5-F8中沟道区为N型沟道区的情况下，衬里50可以由将张应力施加到沟道区的材料形成。例如，衬里50可以由氮化硅(SiN)、氮氧化硅(SiON)、氮硼化硅(SiBN)、碳化硅(SiC)、SiC:H、SiCN、SiCN:H、SiOCN、SiOCN:H、碳氧化硅(SiOC)、二氧化硅(SiO2)、多晶硅或它们的组合形成。在一些示例性实施例中，衬里50可以具有大约的厚度。相反，在第一至第四鳍型图案F1-F4中沟道区为P型沟道区的情况下，衬里50可以由将压应力施加到沟道区的材料形成。
在下文中，将参照图1至图3和图11描述根据一些示例性实施例的半导体装置。与此同时，为了简洁起见，将尽可能简要地提及或者省略与以上参照图1至图10描述的元件或操作重叠的元件或操作。
图11是根据一些示例性实施例的为了解释半导体装置而提供的剖视图。
参照图1至图3和图11，根据一些示例性实施例的半导体装置额外地包括绝缘衬里60。
绝缘衬里60可以形成在衬里50与第一至第八鳍型图案F1-F8之间。
绝缘衬里60可以由氧化物膜形成。例如，绝缘衬里60可以由天然氧化物膜形成。在一些示例性实施例中，组成绝缘衬里60的氧化物膜可以通过执行热氧化第一至第八鳍型图案F1-F8的表面的工艺来获得。在一些示例性实施例中，绝缘衬里60可以具有大约的厚度。
在下文中，将参照图1至图3和图12描述根据一些示例性实施例的半导体装置。与此同时，为了简洁起见，将尽可能简要地提及或者省略与以上参照图1至图11描述的元件或操作重叠的元件或操作。
图12是根据一些示例性实施例的为了解释半导体装置而提供的剖视图。
参照图1至图3和图12，根据一些示例性实施例的半导体装置额外地包括第一至第八接触件C1-C8。
在第一区I中，第一至第四接触件C1-C4可以分别形成在第一至第四外延图案E1-E4上。第一至第四接触件C1至C4可以分别与第一至第四外延图案E1-E4电连接并且物理连接。
在第二区II中，第五接触件C5和第七接触件C7可以分别形成在第五外延图案E5和第七外延图案E7上。第五接触件C5和第七接触件C7可以分别与第五外延图案E5和第七外延图案E7电连接并且物理连接。第六接触件C6和第八接触件C8可以分别形成在第六外延图案E6和第八外延图案E8上。第六接触件C6和第八接触件C8可以分别与第六外延图案E6和第八外延图案E8电连接且物理连接。
尽管未示出，但是第六接触件C6可以形成在第六外延图案E6和第七外延图案E7上。第六接触件C6可以具有比第一至第五接触件C1-C5和第八接触件C8的宽度大的宽度。然而，示例性实施例不限于上面给出的示例。
由于第六外延图案E6和第七外延图案E7彼此合并，所以第六接触件C6可以同时形成在第六外延图案E6和第七外延图案E7上。第六外延图案E6和第七外延图案E7可以与第六接触件C6电连接并且物理连接。
在下文中，将参照图13至图16描述根据一些示例性实施例的半导体装置。同时，为了简洁起见，将尽可能简要地提及或者省略与以上参照图1至图12描述的元件或操作重叠的元件或操作。
图13是根据一些示例性实施例的为了解释半导体装置而提供的布局图，图14示出沿图13的线C-C'和线D-D'截取的剖视图，图15是为了详细解释图14的包围的区域J1而提供的放大的剖视图，图16是为了详细解释图14的包围的区域J2而提供的放大的剖视图。
参照图13至图16，根据一些示例性实施例的半导体装置可以额外地包括第三栅电极300和第四栅电极301。
第一栅电极200和第三栅电极300可以彼此平行地延伸。第一栅电极200和第三栅电极300可以沿第二方向Y延伸。第一栅电极200和第三栅电极300可以在第一方向X上彼此分隔开。第一栅电极200可以与第三栅电极300分隔开第一距离D11。
第二栅电极201和第四栅电极301可以彼此平行地延伸。第二栅电极201和第四栅电极301可以沿第二方向Y延伸。第二栅电极201和第四栅电极301可以在第二方向Y上彼此分隔开。第二栅电极201可以与第四栅电极301分隔开第一距离D11。即，在第一区I和第二区II中的两个栅电极之间的间隔距离可以相同。
第三栅电极300和第四栅电极301可以沿第二方向延伸。第三栅电极300可以分别与第一至第四鳍型图案F1-F4相交。第一至第四鳍型图案F1-F4可以分别包括与第三栅电极300叠置的部分和与第三栅电极300不叠置的部分。
第四栅电极301可以分别与第五至第八鳍型图案F5-F8相交。第五至第八鳍型图案F5-F8可以分别包括与第四栅电极301叠置的部分和与第四栅电极301不叠置的部分。
第三栅电极300和第四栅电极301可以或可以不彼此接触。第三栅电极300可以包括第三逸出功金属310和第三填充金属320。第三逸出功金属310起调整逸出功的作用，第三填充金属320起填充由第三逸出功金属310形成的空间的作用。第三逸出功金属310可以是例如N型逸出功金属、P型逸出功金属或它们的组合。
第四栅电极301可以包括第四逸出功金属311和第四填充金属321。第四逸出功金属311起调整逸出功的作用，第四填充金属321起填充由第四逸出功金属311形成的空间的作用。第四逸出功金属311可以是例如N型逸出功金属、P型逸出功金属或它们的组合。
栅极间隔件160可以设置在沿第二方向Y延伸的第一至第四栅电极200、201、300、301的侧壁上。
参照图14至图16，第一源极/漏极E11可以分别形成在第一栅电极200和第三栅电极300在第一方向X上的两侧上，并在第一至第四鳍型图案F1至F4上。第一源极/漏极E11可以是位于第一至第四鳍型图案F1至F4上的各个晶体管的源极区/漏极区。在下文中，为了方便起见，将解释第一鳍型图案F1和第五鳍型图案F5。第二至第四鳍型图案F2至F4可以与第一鳍型图案F1相同，第六至第八鳍型图案F6至F8可以与第五鳍型图案F5相同。
首先参照图14，第一区I中的第一源极/漏极E11可以形成为填充形成在第一鳍型图案F1的上表面上的第一凹部F1r。此时，由于第一栅电极200和第三栅电极300形成在其中在第一鳍型图案F1的上表面上不形成有第一凹部F1r的部分中，所以第一源极/漏极E11可以形成在第一栅电极200与第三栅电极300之间。
第一源极/漏极E11可以具有与第一鳍型图案F1相同的上表面。即，第一源极/漏极E11的上表面的高度可以等于第一鳍型图案F1的上表面的高度。第一源极/漏极E11的上表面可以是平坦的。第一源极/漏极E11的上表面的一部分可以与栅极间隔件160的下表面的一部分叠置。
第二区II中的第二源极/漏极E15可以形成为填充形成在第五鳍型图案F5的上表面上的第二凹部F5r。此时，由于第二栅电极201和第四栅电极301形成在其中在第五鳍型图案F5的上表面上不形成有第二凹部F5r的部分中，所以第二源极/漏极E15可以形成在第二栅电极201与第四栅电极301之间。
第二源极/漏极E15可以具有比第五鳍型图案F5的上表面高的上表面。即，第二源极/漏极E15的上表面的高度可以比第五鳍型图案F5的上表面的高度高。第二源极/漏极E15的上表面可以具有凸起部CV。
第二源极/漏极E15的上表面的凸起部CV可以从第五鳍型图案F5的上表面凸起地形成。第二源极/漏极E15的上表面可以比第一源极/漏极E11的上表面高得形成。
第二源极/漏极E15可以分别形成在第二栅电极201和第四栅电极301在第一方向X上的两侧上，并在第五鳍型图案F5上。第二源极/漏极E15可以是位于第五鳍型图案F5上的各个晶体管的源极区/漏极区。
第一源极/漏极E11和第二源极/漏极E15可以包括通过外延形成的外延层。另外，第一源极/漏极E11和第二源极/漏极E15可以是升高的源极/漏极。第一区I可以是PMOS区并且第二区II可以是NMOS区，因此，例如，第一源极/漏极E11可以是SiGe外延层。例如，第二源极/漏极E15可以是Si外延层。此时，第二源极/漏极E15可以包括高掺杂有P的Si:P。
第一源极/漏极E11可以填充第一鳍型图案F1的第一凹部F1r。同样地，第二源极/漏极E15可以填充第五鳍型图案F5的第二凹部F5r。因此，第一源极/漏极E11和第二源极/漏极E15可以具有沿凹部F1r和F5r的底表面呈U形状的下部。
第一凹部F1r和第二凹部F5r可以具有呈U形状的下表面，使得它们的宽度分别可以在深度方向上逐渐减小。此时，宽度根据第一凹部F1r和第二凹部F5r的深度的减小程度可以彼此不同。具体地，宽度根据第一凹部F1r的深度的减小程度可以比宽度根据第二凹部F5r的深度的减小程度小。因此，第一凹部F1r的下表面的弯曲表面可以比第二凹部F5r的下表面的弯曲表面平缓，第二凹部F5r的下表面的弯曲表面可以比第一凹部F1r的下表面的弯曲表面尖锐。
同样地，第一源极/漏极E11和第二源极/漏极E15可以具有沿凹部F1r和F5r的底表面呈U形状的下部，在此情况下，第一源极/漏极E11和第二源极/漏极E15可以具有在深度方向上变窄的宽度。另外，宽度根据第一源极/漏极E11的深度的减小程度可以比宽度根据第二源极/漏极E15的深度的减小程度小。因此，第一源极/漏极E11的下表面的弯曲表面可以比第二源极/漏极E15的下表面的弯曲表面平缓，第二源极/漏极E15的下表面的弯曲表面可以比第一源极/漏极E11的下表面的弯曲表面尖锐。
第一源极/漏极E11可以形成在第一栅电极200和第三栅电极300的两侧上，位于相对于栅电极的两侧上的第一源极/漏极E11之间的区域可以被用为第一沟道区。这样的第一沟道区的长度D12(即，第一源极/漏极E11之间的距离D12)可以在第一区I中彼此相等。然而，由于第一源极/漏极E11的下表面可以以U形状形成，所以第一源极/漏极E11之间的距离可以在深度方向上变得更加宽。即，第一源极/漏极E11之间的距离D12可以在较深的水平上变为较宽的距离D12'。
第二源极/漏极E15可以形成在第二栅电极201和第四栅电极301的两侧上，位于相对于栅电极的两侧上的第二源极/漏极E15之间的区域可以被用为第二沟道区。这样的第二沟道区的长度D13(即，第二源极/漏极E15之间的距离D13)可以在第二区II中彼此相等。然而，由于第二源极/漏极E15的下表面可以以U形状形成，所以第二源极/漏极E15之间的距离可以在深度方向上变得更加宽。即，第二源极/漏极E15之间的距离D13可以在较深的水平上变为较宽的距离D13'。
第一凹部F1r的宽度可以比第二凹部F5r的宽度大。在此处使用的“宽度”可以指在第一方向X上的宽度。即，第一凹部F1r在第一方向X上的宽度可以比第二凹部F5r在第一方向X上的宽度大。因此，第一凹部F1r可以比第二凹部F5r深，第一凹部F1r可以在第一方向X上比第二凹部F5r宽。因此，第一源极/漏极E11可以具有比第二源极/漏极E15的体积大的体积。另外，第一源极/漏极E11的下表面的最下部可以比第二源极/漏极E15的下表面的最下部低。另外，第一源极/漏极E11在第一方向X上的宽度可以比第二源极/漏极E15在第一方向X上的宽度大。
位于第一区I和第二区II中的源极/漏极之间的距离(即，第一源极/漏极E11之间的距离D12与第二源极/漏极E15之间的距离D13)可以彼此不同。即，第一源极/漏极E11之间的距离D12可以比第二源极/漏极E15之间的距离D13大。这是因为第一凹部F1r和第二凹部F5r在第一方向X上的宽度彼此不同，同时第一栅电极200与第三栅电极300之间的距离D11和第二栅电极201与第四栅电极301之间的距离D11可以在第一方向X上彼此相等。即，由于第一凹部F1r在第一方向X上的宽度可以比第二凹部F5r在第一方向X上的宽度大，所以源极/漏极之间的距离可以在第一区I和第二区II中彼此不同。
参照图15，第一源极/漏极E11可以与栅极间隔件160叠置。具体地，第一源极/漏极E11可以包括与栅极间隔件160叠置的叠置区OR和与栅极间隔件160不叠置的非叠置区NOR。
叠置区OR可以包括与形成在第一栅电极200的侧表面上的栅极间隔件160叠置的区域和与形成在第三栅电极300的侧表面上的栅极间隔件160叠置的区域。即，叠置区OR可以被划分为两个区域。然而，示例性实施例不限于上面给出的示例。叠置区OR可以仅存在于两个区中的至少一个中。
非叠置区NOR可以位于两个叠置区OR之间。非叠置区NOR可以比叠置区OR更深地形成。这是因为第一源极/漏极E11的下表面的形状可以是U形状。
参照图16，第二源极/漏极E15可以不与栅极间隔件160叠置。具体地，第二源极/漏极E15可以不与栅极间隔件160叠置，但是可以形成为与栅极间隔件160的侧表面接触。因此，栅极间隔件160和第二源极/漏极E15可以不竖直地叠置。
即，第一区I中的第一源极/漏极E11可以与栅极间隔件160叠置，但是第二区II中的第二源极/漏极E15可以不与栅极间隔件160叠置。
在下文中，将参照图17描述根据一些示例性实施例的半导体装置的另一个区域。在下文的描述中，为了简洁起见，将不描述或者尽可能简要地描述与上面已经提供的示例性实施例重叠的描述。
图17是根据一些示例性实施例的为了解释半导体装置而提供的剖视图。图17是沿图13的线C–C'和线D–D'截取的剖视图。
参照图17，位于第二区II中的第二源极/漏极E15'的上表面可以是平坦的。即，位于第二区II中的第二源极/漏极E15'的上表面的形状可以根据第一区I和第二区II中的栅电极之间的距离(即，第一栅电极200与第三栅电极300之间的距离和第二栅电极201与第四栅电极301之间的距离)来变化。
此时，在第一区I和第二区II中的栅电极之间的距离(即，第一栅电极200与第三栅电极300之间的距离D11'和第二栅电极201与第四栅电极301之间的距离D11')可以彼此相等。在第一区I和第二区II中的栅电极之间的距离(即，第一栅电极200与第三栅电极300之间的距离D11'和第二栅电极201与第四栅电极301之间的距离D11')可以比上述图14的距离(图14中的D11)大。
在下文中，将参照图18描述根据一些示例性实施例的半导体装置的另一个区域。在下文的描述中，为了简洁起见，将不描述或者尽可能简要地描述与上面已经提供的示例性实施例重叠的描述。
图18是根据一些示例性实施例的为了解释半导体装置而提供的剖视图。图18是沿图13的线C–C'和线D–D'截取的剖视图。
参照图18，位于第二区II中的第二源极/漏极E15”的上表面可以具有凹陷的凹入部。即，位于第二区II中的第二源极/漏极E15”的上表面的形状可以根据第一区I和第二区II中的栅电极之间的距离(即，第一栅电极200与第三栅电极300之间的距离和第二栅电极201与第四栅电极301之间的距离)来变化。
此时，位于第一区I和第二区II中的栅电极之间的距离(即，第一栅电极200与第三栅电极300之间的距离D11”和第二栅电极201与第四栅电极301之间的距离D11”)可以彼此相等。位于第一区I和第二区II中的栅电极之间的距离(即，第一栅电极200与第三栅电极300之间的距离D11”和第二栅电极201与第四栅电极301之间的距离D11”)可以比上述图14的距离(图14中的D11)和图17的距离(图17中的D11')大。
即，随着栅电极之间的距离逐渐地增大，第二源极/漏极E15”的上表面的形状可以从包括凸起部的形状逐渐地改变成平坦的形状，并随后变成包括凹入部的形状。然而，示例性实施例不限于上面给出的示例。
另外，随着栅电极之间的距离D11'增大，第一凹部F1r和第二凹部F5r的下表面的形状可以变化。即，取代U形状，第一凹部F1r和第二凹部F5r的下表面可以具有W形状或具有一系列U形状的”UU”形状的形状。
在下文中，将参照图19至图21描述根据一些示例性实施例的半导体装置的另一个区域。在下文的描述中，为了简洁起见，将不描述或者尽可能简要地描述与上面已经提供的示例性实施例重叠的描述。
图19是根据一些示例性实施例的为了解释半导体装置而提供的剖视图，图20是为了详细解释图19的包围的区域J3而提供的放大的剖视图。图21是为了详细解释图19的包围的区域J4而提供的放大的剖视图。
参照图19至图21，根据一些示例性实施例的半导体装置的第二区II中的第二源极/漏极E15可以与栅极间隔件160叠置。
参照图20，具体地，第一源极/漏极E11可以包括与栅极间隔件160叠置的第一叠置区OR1和不与栅极间隔件160叠置的第一非叠置区NOR1。
第一叠置区OR1可以包括与形成在第一栅电极200的侧表面上的栅极间隔件160叠置的区域和与形成在第三栅电极300的侧表面上的栅极间隔件160叠置的区域。即，第一叠置区OR1可以被划分为两个区域。然而，示例性实施例不限于上面给出的示例。第一叠置区OR1可以仅存在于两个区中的至少一个中。
第一非叠置区NOR1可以位于两个第一叠置区OR1之间。第一非叠置区NOR1可以比第一叠置区OR1更深地形成。这可以是因为第一源极/漏极E11的下表面的形状是U形状。
参照图21，具体地，第二源极/漏极E15可以包括与栅极间隔件160叠置的第二叠置区OR2和不与栅极间隔件160叠置的第二非叠置区NOR2。
第二叠置区OR2可以包括与形成在第二栅电极201的侧表面上的栅极间隔件160叠置的区域和与形成在第四栅电极301的侧表面上的栅极间隔件160叠置的区域。即，第二叠置区OR2可以被划分为两个区域。然而，示例性实施例不限于上面给出的示例。第二叠置区OR2可以仅存在于两个区中的至少一个中。
第二非叠置区NOR2可以位于两个第二叠置区OR2之间。第二非叠置区NOR2可以比第二叠置区OR2更深地形成。这可以是因为第二源极/漏极E15的下表面的形状是U形状。
位于第一区I中的第一叠置区OR1的在第一方向X上的宽度D4可以比位于第二区II中的第二叠置区OR2的在第一方向X上的宽度D5大。即，因为形成有第一源极/漏极E11的第一凹部F1r的宽度比形成有第二源极/漏极E15的第二凹部F5r的宽度大，所以第一源极/漏极E11与栅极间隔件160叠置的厚度可以比第二源极/漏极E15与栅极间隔件160叠置的厚度大。
在下文中，将参照图22至图24描述根据一些示例性实施例的半导体装置的另一个区域。在下文的描述中，为了简洁起见，将不描述或者尽可能简要地描述与上面已经提供的示例性实施例重叠的描述。
图22是根据一些示例性实施例的为了解释半导体装置而提供的剖视图，图23是图22的包围的区域J5的放大的剖视图。图24是图22的包围的区域J6的放大的剖视图。图24是图22的第二硅化物S2的放大图，其中，为了方便，省略了第二接触件C2和第二阻挡层L2的示出。
参照图22至图24，根据一些示例性实施例的半导体装置可以包括覆盖膜150以及分别在第一源极/漏极E11和第二源极/漏极E15上的第一硅化物S1和第二硅化物S2。
覆盖膜150可以形成在高k介电膜140和第一栅电极200上。例如，覆盖膜150可以包括SiN。覆盖膜150可以与栅极间隔件160的内壁接触。覆盖膜150的上表面可以与栅极间隔件160的上表面在同一水平上，但是不限于此。覆盖膜150的上表面可以比栅极间隔件160的上表面高。
第一硅化物S1和第二硅化物S2可以形成在第一源极/漏极E11和第二源极/漏极E15上。由于修改了第一源极/漏极E11和第二源极/漏极E15的一部分，所以可以形成硅化物。硅化物可以包括金属。金属可以包括例如Ni、Co、Pt、Ti、W、Hf、Yb、Tb、Dy、Er、Pd和它们的金属合金中的至少一种。
接触孔ch1和ch2可以穿过第二层间绝缘层30和第三层间绝缘层35以暴露第一硅化物S1和第二硅化物S2的至少一部分。阻挡层L1和L2可以沿接触孔ch1和ch2的底表面和侧表面共形地形成，接触件C1和C2可以形成在阻挡层L1和L2上以填充接触孔ch1和ch2。
在这种情况下，第一源极/漏极E11和第二源极/漏极E15可以包括远离基底10突出的突出部，即，远离第一鳍型图案F1和第二鳍型图案F2的表面以围绕第一硅化物S1和第二硅化物S2的两侧。
如示出的，突出部可以呈这样的形状，即，宽度随着距基底10的表面的距离的增大而减小。
另外，突出部可以呈这样的形状，即，其围绕第一硅化物S1和第二硅化物S2的竖直长度的至少1/2。在附图中，突出部示出为围绕第一硅化物S1和第二硅化物S2的整个侧表面的形状，但是不限于此。
另外，在第一源极/漏极E11和第二源极/漏极E15的表面的至少一部分中，可以不形成第一硅化物S1和第二硅化物S2。即，如图22中所示出的，在第一硅化物S1和第二硅化物S2与第一至第四栅电极200、201、300和301之间的区域中，可以有第一源极/漏极E11和第二源极/漏极E15的非硅化物表面。
如示出的，第一硅化物S1和第二硅化物S2可以是倒锥型。因此，窄的尖端区可以向下设置(朝向基底10)，底表面可以向上(基底10的相反方向)设置。另外，由于第一硅化物S1和第二硅化物S2具有其中下部窄并且向上变宽的结构，所以侧表面可以倾斜于预定的角度θ。预定的角度可以是例如30°至70°，但不限于此。更具体地，预定角度可以是40°或更大并且小于60°，但是不限于此。
另外，第一硅化物S1和第二硅化物S2的尖端区可以位于比基底10的表面高处。通过这样做，能获得晶体管的足够的沟道长度，并提高晶体管的操作特性。
第一硅化物S1可以形成在第一源极/漏极E11上。因此，第一硅化物S1的上表面可以是平坦的。然而，凹部可以通过在第一硅化物S1中形成有第一接触件C1和第一阻挡层L1的部分来形成。即，除了其中形成有第一接触件C1和第一阻挡层L1的部分，第一硅化物S1的上表面通过第一源极/漏极E11可以是平坦的。
第一接触孔ch1可以形成在第一硅化物S1的上部的一部分中。即，凹部可以形成在第一硅化物S1的上部的一部分中。凹部可以是如示出的半圆形。然而，示例性实施例不限于上面给出的示例，因此，凹部可以是四边形或其它形状。
第二硅化物S2可以形成在第二源极/漏极E15上。因此，第二硅化物S2的上表面可以向上凸起。然而，凹部可以通过在第二硅化物S2中形成有第二接触件C2和第二阻挡层L2的部分来形成。即，除了其中形成有第二接触件C2和第二阻挡层L2的部分，第二硅化物S2的上表面可以通过第二源极/漏极E15向上凸起。
第二接触孔ch2可以形成在第二硅化物S2的上部的一部分中。即，凹部可以形成在第二硅化物S2的上部的一部分中。凹部可以是如示出的半圆形形状。然而，示例性实施例不限于上面给出的示例。
参照图24，位于第二区II中的第二硅化物S2可以包括第一硅化物凹部R1、第三凸起部CV3和第四凸起部CV4。由于第二源极/漏极E15的上表面向上凸起地形成，第二硅化物S2的除了第一硅化物凹部R1的上表面可以是向上凸起的形状。
第一硅化物凹部R1可以是其中形成有第二接触孔ch2的部分。即，第一硅化物凹部R1可以位于形成有第二阻挡层L2和第二接触件C2的位置。
即，第三凸起部CV3和第四凸起部CV4可以形成在第一硅化物凹部R1的两侧上。由于第二源极/漏极E15的上表面是凸起的，所以第三凸起部CV3和第四凸起部CV4可以通过第一硅化物凹部R1的形成来形成。
在下文中，将参照图22和图25描述根据一些示例性实施例的半导体装置的另一个区域。在下文的描述中，为了简洁起见，将不描述或者尽可能简要地描述与上面已经提供的示例性实施例重叠的描述。
图25是根据一些示例性实施例的为了解释半导体装置而提供的放大的剖视图。图25是为了解释示例性实施例而提供的仅与图22的包围的区域J5具有差异的放大的剖视图。
参照图22和图25，第一硅化物S1-2可以形成在第一源极/漏极E11上。第一硅化物S1-2可以通过改变第一源极/漏极E11的上部来形成。第一硅化物S1-2的下部可以呈U形状。然而，示例性实施例不限于仅仅任意具体的示例。因此，根据硅化工艺，各种形状可以是预期的。第一接触孔ch1-2可以形成在第一硅化物S1-2的上部上。第一接触孔ch1-2可以穿过第二层间绝缘膜30，并暴露第一硅化物S1-2的上表面。
第一硅化物S1-2的上表面不会因第一接触孔ch1-2而凹陷。因此，第一硅化物S1-2的上表面可以是平坦的。将第一接触孔ch1-2接触到第一硅化物S1-2可以引起第一阻挡层L1-2和第一接触件C1-2与第一硅化物S1-2接触。因此，第一硅化物S1-2的上表面可以保持平坦的形状。
在下文中，将参照图26和图27描述根据一些示例性实施例的半导体装置的另一个区域。在下文的描述中，为了简洁起见，将不描述或者尽可能简要地描述与上面已经提供的示例性实施例重叠的描述。
图26是根据一些示例性实施例的为了解释半导体装置而提供的剖视图，图27是为了解释图26的第二区中的硅化物部分而提供的放大的剖视图。图27是图26的第二硅化物S2的放大视图，其中，为了方便，省略了第二接触件C2和第二阻挡层L2的示出。
参照图26和图27，根据一些示例性实施例的半导体装置的第二源极/漏极E15可以包括与栅极间隔件160叠置的平坦的上表面。
即，位于第二区II中的第二硅化物S2可以包括第二硅化物凹部R2。由于第二源极/漏极E15的上表面可以形成为平坦的，第二硅化物S2的除了第二硅化物凹部R2的上表面可以呈平坦的形状。
第二硅化物凹部R2可以是其中形成有第二接触孔ch2的部分。即，第二硅化物凹部R2可以是形成有第二阻挡层L2和第二接触件C2的位置。
在下文中，将参照图28和图29描述根据一些示例性实施例的半导体装置的另一个区域。在下文的描述中，为了简洁起见，将不描述或者尽可能简要地描述与上面已经提供的示例性实施例重叠的描述。图29是图28的第二硅化物S2的放大视图，其中，为了方便，省略了第二接触件C2和第二阻挡层L2的示出。
图28是根据一些示例性实施例的为了解释半导体装置而提供的剖视图，图29是为了解释图28的第二区中的硅化物部分而提供的放大的剖视图。
参照图28和图29，第二区II中的第二硅化物S2可以包括第三硅化物凹部R3和两个台阶部ST。由于第二源极/漏极E15的上表面可以向下凸起地形成，所以包括第三硅化物凹部R3的第二硅化物S2的上表面可以呈向下凸起的形状。
第三硅化物凹部R3可以是其中形成有第二接触孔ch2的部分。即，第三硅化物凹部R3可以是形成有第二阻挡层L2和第二接触件C2的位置。
即，台阶部ST可以形成在第三硅化物凹部R3的两侧上。台阶部ST可以是其中斜率通过第三硅化物凹部R3急剧改变的部分。即，第二源极/漏极E15的上表面是向下凸起的，但是台阶部可以形成为第三硅化物凹部R3的斜率更急剧地向下凸起。然而，示例性实施例不限于仅仅任意具体的示例。因此，没有凹部也可以形成第二接触件C2和第二阻挡层L2。
在下文中，将参照图13、图30和图31描述根据一些示例性实施例的半导体装置的另一个区域。在下文的描述中，为了简洁起见，将不描述或者尽可能简要地描述与上面已经提供的示例性实施例重叠的描述。
图30是沿图13的线C–C'截取的剖视图。图31是为了详细解释图30的包围的区域J11而提供的放大的剖视图。
参照图13、图30和图31，根据一些示例性实施例的半导体装置可以包括第一源极/漏极E21。
第一源极/漏极E21可以分别形成在第一栅电极200和第三栅电极300在第一方向X上的任一侧上，并在第一鳍型图案F1上。第一源极/漏极E21可以是第一鳍型图案F1上的各个晶体管的源极区/漏极区。
位于第一区I中的第一源极/漏极E21可以形成为填充形成在第一鳍型图案F1的上表面上的第一凹部F1r。此时，由于第一栅电极200和第三栅电极300形成在其中在第一鳍型图案F1的上表面上没有形成第一凹部F1r的部分中，所以第一源极/漏极E21可以形成在第一栅电极200与第三栅电极300之间。
第一源极/漏极E21可以具有与第一鳍型图案F1相同的上表面。即，第一源极/漏极E21的上表面的高度可以等于第一鳍型图案F1的上表面的高度。第一源极/漏极E21的上表面可以是平坦的。第一源极/漏极E21的上表面的一部分可以与栅极间隔件160的下表面的一部分叠置。
第一源极/漏极E21可以包括通过外延形成的外延层。另外，第一源极/漏极E21可以是升高的源极/漏极。第一有源区ACT1可以是PMOS区，因此，例如，第一源极/漏极E21可以是SiGe外延层。第一源极/漏极E21可以填充第一鳍型图案F1的第一凹部F1r。因此，第一源极/漏极E21可以具有沿第一凹部F1r的底表面呈W形状的下部。在一些示例性实施例中，第一源极/漏极E21可以根据第一凹部F1r的形成具有W形状的下部或具有包括一系列U形状的UU形状的下部。
同样地，第一源极/漏极E21可以在深度方向上具有逐渐减小的宽度。第一源极/漏极E21可以形成在第一栅电极200和第三栅电极300的两侧上，位于相对于栅电极两侧上的第一源极/漏极E21之间的区域可以被用作第一沟道区。这样的第一沟道区的长度D12(即，第一源极/漏极E21之间的距离D12)可以在第一有源区ACT1中彼此相等。然而，第一源极/漏极E21之间的距离可以在深度方向上逐渐增大。即，第一源极/漏极E21之间的距离D12可以在更深的水平上变成更宽的距离D12'。
参照图31，第一源极/漏极E21可以与栅极间隔件160叠置。具体地，第一源极/漏极E21可以包括与栅极间隔件160叠置的叠置区OR和不与栅极间隔件160叠置的非叠置区NOR。
叠置区OR可以包括与形成在第一栅电极200的侧表面上的栅极间隔件160叠置的区域和与形成在第三栅电极300的侧表面上的栅极间隔件160叠置的区域。即，叠置区OR可以被划分为两个区域。然而，示例性实施例不限于上面给出的示例。叠置区OR可以仅存在于两个区中的至少一个中。
非叠置区NOR可以位于两个叠置区OR之间。非叠置区NOR可以比叠置区OR更深地形成。
第一凹部F1r的底表面可以包括第一浅凹(dimple)DP1和第二浅凹DP2。第一浅凹DP1和第二浅凹DP2可以呈向下凸起的形状。第一浅凹DP1和第二浅凹DP2可以包括位于其间的第一凸起部CV11。即，第一浅凹DP1和第二浅凹DP2可以形成在第一凸起部CV11的相对侧上。第一浅凹DP1和第二浅凹DP2的最下部的高度可以相同。
第一源极/漏极E21可以填充第一凹部F1r。第一源极/漏极E21可以包括第一区E21-1和第二区E21-2。第一区E21-1可以位于两个第二区E21-2之间。即，第二区E21-2可以位于第一区E21-1的相对侧上。
第一区E21-1可以是与第一凹部F1r的第一凸起部CV11叠置的区域。第二区E21-2可以是分别与第一凹部F1r的第一浅凹DP1和第二浅凹DP2叠置的区域。即，第二区E21-2的下表面可以呈U形状。第一区E21-1的厚度EH1可以比第二区E21-2的厚度EH2薄。具体地，由于第一源极/漏极E21的上表面是平坦的，第一区E21-1的厚度EH1与第二区E21-2的厚度EH2之差可以由第一浅凹DP1、第二浅凹DP2和第一凸起部CV11引起。
第一源极/漏极E21的下表面的斜率可以是连续的。即，第一源极/漏极E21的下表面可以仅用弯曲的表面形成，并可以不形成拐角。即，第一浅凹DP1、第二浅凹DP2和第一凸起部CV11的表面的斜率可以全部是连续的，它们各自的连接部分也可以具有连续的斜率。然而，示例性实施例不限于上面给出的示例。
在下文中，将参照图13、图32和图33描述根据一些示例性实施例的半导体装置。在下文的描述中，为了简洁起见，将不描述或者尽可能简要地描述与上面已经提供的示例性实施例重叠的描述。
图32是沿图13的线D–D'截取的剖视图，图33是为了详细解释图32的包围的区域J12而提供的放大的剖视图。
参照图13、图32和图33，第二源极/漏极E25可以分别形成在第二栅电极201和第四栅电极301在第一方向X上的两侧上，并在第二鳍型图案F5上。第二源极/漏极E25可以是第二鳍型图案F5上的各个的晶体管的源极区/漏极区。
第二源极/漏极E25可以具有比第二鳍型图案F5的上表面高的上表面。因此，第二源极/漏极E25的上表面的高度可以比第二鳍型图案F5的上表面的高度高。
第二源极/漏极E25可以分别形成在第二栅电极201和第四栅电极301在第一方向X上的两侧上，并在第二鳍型图案F5上。第二源极/漏极E25可以是位于第二鳍型图案F5上的各个晶体管的源极区/漏极区。
第二源极/漏极E25可以包括通过外延形成的外延层。另外，第二源极/漏极E25可以是升高的源极/漏极。第二有源区ACT2可以是NMOS区，因此，第二源极/漏极E25可以是Si外延层。此时，第二源极/漏极E25可以包括SiC、高掺杂有P的Si:P或SiPC。
第二源极/漏极E25可以填充第二鳍型图案F5的第二凹部F5r。因此，第二源极/漏极E25可以具有沿第二凹部F5r的底表面呈W形状的下部。在一些示例性实施例中，根据第一凹部F1r的形成，第一源极/漏极E21可以具有W形状的下部或者具有包括一系列U形状的UU形状的下部。
同样地，第二源极/漏极E25可以在深度方向上具有逐渐减小的宽度。第二源极/漏极E25可以形成在第二栅电极201和第四栅电极301的两侧上，位于相对于栅电极的两侧上的第二源极/漏极E25之间的区域可以被用作第二沟道区。这样的第二沟道区的长度D13(即，第二源极/漏极E25之间的距离D13)可以在第二有源区ACT2中彼此相等。然而，由于第二源极/漏极E25的下表面可以以U形状形成，所以第二源极/漏极E25之间的距离可以在深度方向上变得较宽。即，第二源极/漏极E25之间的距离D13可以在更深的水平上变成更宽的距离D13'。
参照图33，第二源极/漏极E25可以不与栅极间隔件160叠置。
第二凹部F5r的底表面可以包括第三浅凹DP3和第四浅凹DP4。第三浅凹DP3和第四浅凹DP4可以呈向下凸起的形状。第三浅凹DP3和第四浅凹DP4可以包括位于其间的第二凸起部CV12。即，第三浅凹DP3和第四浅凹DP4可以形成在第二凸起部CV12的相对侧上。第三浅凹DP3和第四浅凹DP4的最下部的高度可以相同。
第二源极/漏极E25可以填充第二凹部F5r。第二源极/漏极E25可以包括第一区E25-1和第二区E25-2。第一非叠置区E25-1可以位于两个第二区E25-2之间。即，第二区E25-2可以位于第一区E25-1的相对侧上。
第一区E25-1的上表面可以是向下凸起的。第二区E25-2可以是向上凸起的。第一区E25-1和第二区E25-2的上表面可以是连续的。即，第二源极/漏极E25的上表面可以包括向下凸起的上表面浅凹，上表面浅凹可以形成在第一区E25-1中。第一区E25-1可以呈这样的形状使得第二区E25-2通过第一区E25-1的上表面浅凹朝向第一区E25-1倾斜。
第二区E25-2的最上部可以形成为比第二栅电极201和第四栅电极301的下表面高。第二源极/漏极E25的下表面的斜率可以是连续的。即，第二源极/漏极E25的下表面可以仅用弯曲的表面形成，并可以不形成拐角。换句话说，第三浅凹DP3、第四浅凹DP4和第二凸起部CV12的表面的斜率可以全部是连续的，它们各自的连接部分也可以具有连续的斜率。然而，示例性实施例不限于上面给出的示例。
第一区E25-1可以是与第二凹部F5r的第二凸起部CV12叠置的区域。第二区E25-2可以是分别与第二凹部F5r的第三浅凹DP3和第四浅凹DP4叠置的区域。即，第二区E25-2的下表面可以呈U形状。第一区E25-1的厚度EH3可以比第二区E25-2的厚度EH4薄。
在下文中，将参照图13、图30至图34描述根据一些示例性实施例的半导体装置。在下文的描述中，为了简洁起见，将不描述或者尽可能简要地描述与上面已经提供的示例性实施例重叠的描述。
图34是沿图13的线C–C'和线D–D'截取的比较的剖视图。
第一源极/漏极E21和第二源极/漏极E25可以根据深度分别具有逐渐减小的宽度。另外，宽度根据第一源极/漏极E21的深度的减小程度可以比宽度根据第二源极/漏极E25的深度的减小程度小。
第一凹部F1r的宽度可以比第二凹部F5r的宽度大。在此处所使用的“宽度”可以指在第一方向X上的宽度。即，第一凹部F1r在第一方向X上的宽度可以比第二凹部F5r在第一方向X上的宽度大。因此，第一凹部F1r可以比第二凹部F5r深，在第一方向X上第一凹部F1r可以比第二凹部F5r宽。因此，第一源极/漏极E21可以具有比第二源极/漏极E25的体积大的体积。另外，第一源极/漏极E21的下表面的最低部可以比第二源极/漏极E25的下表面的最低部低。另外，第一源极/漏极E21在第一方向X上的宽度可以比第二源极/漏极E25在第一方向X上的宽度大。
第一源极/漏极E21与第一鳍型图案F1在第一区I中接触的界面的高度可以比第二源极/漏极E25与第二鳍型图案F5在第二区II中接触地界面的高度低。即，第一源极/漏极E21的下表面可以比第二源极/漏极E25的下表面低。
第二区II中的第二鳍型图案F5的上表面可以比第一区I中的第一鳍型图案F1的上表面高。同样地，第二区II中的第二鳍型图案F5的上表面的宽度可以比第一区I中的第一鳍型图案F1的上表面的宽度小。
参照图31和图33，第一凸起部CV11的高度h3可以比第二凸起部CV12的高度h4低。即，位于NMOS区和PMOS区中的凸起部的高度可以彼此不同。换句话说，PMOS区中的第一凸起部CV11的高度可以比NMOS区中的第二凸起部CV12低。
在下文中，将参照图35和图36描述根据一些示例性实施例的半导体装置。在下文的描述中，为了简洁起见，将不描述或者尽可能简要地描述与上面已经提供的示例性实施例重叠的描述。
图35是根据一些示例性实施例的为了解释半导体装置而提供的剖视图，图36是根据一些示例性实施例的为了解释半导体装置而提供的剖视图。
参照图35，根据一些示例性实施例的半导体装置包括与第二有源区ACT2相似的第三有源区ACT2'。
第三有源区ACT2'中的第三源极/漏极E25'可以形成为填充形成在第三鳍型图案F5'的上表面上的第三凹部F5r'。此时，由于第五栅电极201'和第六栅电极301'形成在其中在第三鳍型图案F5'的上表面上没有形成有第三凹部F5r'的部分中，所以第三源极/漏极E25'可以形成在第五栅电极201'和第六栅电极301'之间。
第三源极/漏极E25'可以具有比第三鳍型图案F5'高的上表面。因此，第三源极/漏极E25'的上表面的高度可以比第三鳍型图案F5'的上表面的高度大。第三源极/漏极E25'的上表面可以具有凸起部CV10。
第三源极/漏极E25'的上表面的凸起部CV10可以从第三鳍型图案F5'的上表面凸起地形成。第三源极/漏极E25'可以分别形成在第五栅电极201'在第一方向X上的任一侧上并且分别形成在第六栅电极301'在第一方向X上的任一侧上，并在第三鳍型图案F5'上。第三源极/漏极E25'可以是第三鳍型图案F5'上的各个晶体管的源极区/漏极区。
第三源极/漏极E25'可以填充第三鳍型图案F5'的第二凹部F1r'。同样地，第三源极/漏极E25'可以填充第三鳍型图案F5'的第三凹部F5r'。因此，第三源极/漏极E25'可以具有沿第三凹部F5r'的底表面呈U形状的下部。第三凹部F5r'可以具有U形状的下表面使得它们的宽度可以分别在深度方向上逐渐减小。
在下文中，将参照图37描述根据一些示例性实施例的半导体装置。在下文的描述中，为了简洁起见，将不描述或者尽可能简要地描述与上面已经提供的示例性实施例重叠的描述。
图37是根据一些示例性实施例的为了解释半导体装置而提供的剖视图。图37对应于图32的包围的区域J12。
参照图37，第三浅凹DP3和第四浅凹DP4可以是彼此不同的形状。第三浅凹DP3的最下部的高度可以比第四浅凹DP4的最下部的高度低。因此，第二源极/漏极E25的第二区E25-2的厚度可以彼此不同。具体地，形成在第三浅凹DP3上的第二区E25-2的厚度EH4和形成在第四浅凹DP4上的第二区E25-2的厚度EH4'可以彼此不同。
然而，第二区E25-2的厚度EH4、EH4'可以比第一区E25-1的厚度EH3大。
在下文中，将参照图32和图38至图44描述根据一些示例性实施例的制造半导体装置的方法。在下文的描述中，为了简洁起见，将不描述或者尽可能简要地描述与上面已经提供的示例性实施例重叠的描述。
图38至图44是示出制造的中间步骤的视图，为了解释根据一些示例性实施例的半导体装置的制造方法而提供所述视图。基于图38至图44制造的半导体装置对应于图32的半导体装置。
首先，参照图38，形成从基底10突出的第二鳍型图案F5。
第二鳍型图案F5可以通过蚀刻基底10的一部分来形成，并可以包括生长在基底10上的外延层。例如，第二鳍型图案F5可以包括诸如硅或锗的元素半导体材料。另外，例如，第二鳍型图案F5可以包括诸如IV-IV族化合物半导体或III-V族化合物半导体的化合物半导体。
接下来，参照图39，可以在第二鳍型图案F5上形成第一虚设栅极结构40a、41a和42a以及第二虚设栅极结构40b、41b和42b。
第一虚设栅极结构40a、41a和42a可以包括第一虚设绝缘膜41a、第一虚设栅电极40a和第一栅极覆盖膜42a。第二虚设栅极结构40b、41b和42b可以包括第二虚设绝缘膜41b、第二虚设栅电极40b和第二栅极覆盖膜42b。第一虚设栅极结构40a、41a和42a可以形成其中顺序地堆叠有第一虚设绝缘膜41a、第一虚设栅电极40a和第一栅极覆盖膜42a的结构。第二虚设栅极结构40b、41b和42b可以形成其中顺序地堆叠有第二虚设绝缘膜41b、第二虚设栅电极40b和第二栅极覆盖膜42b的结构。
接下来，参照图40，在第一虚设栅极结构40a、41a和42a以及第二虚设栅极结构40b、41b和42b的两侧上形成栅极间隔件160。
栅极间隔件160可以设置在第一虚设栅极结构40a、41a和42a以及第二虚设栅极结构40b、41b和42b在第二方向Y上延伸的侧壁上。
接下来，参照图41，使用第一虚设栅极结构40a、41a和42a、第二虚设栅极结构40b、41b和42b以及栅极间隔件160作为掩模来形成预凹部F5r-P。
预凹部F5r-P可以具有U形的底表面。预凹部F5r-P可以不与栅极间隔件160叠置。可以通过各向同性蚀刻来执行用于制造预凹部F5r-P的工艺。然而，示例性实施例不限于上面给出的示例。
预凹部F5r-P可以通过各向同性蚀刻使凹部的形状相似，但是预期的尺寸或精细的形状通过这样的蚀刻不能完成。因此，额外的蚀刻工艺会是必需的。
接下来，参照图42和图43，可以通过蚀刻预凹部F5r-P的两个侧表面来形成第三浅凹DP3和第四浅凹DP4。
根据接着预凹部F5r-P的形成的第二工艺(形成第三浅凹DP3和第四浅凹DP4)，可以以期望的尺寸形成填充有源极/漏极的凹部。即，可以使用预凹部F5r-P执行大的框架的蚀刻工艺，可以通过额外的第二蚀刻工艺完成第二凹部F5r。
接下来，参照图44，可以形成用于填充第二凹部F5r的第二源极/漏极E25。
第二源极/漏极E25可以具有比第二鳍型图案F5的上表面高的上表面。因此，第二源极/漏极E25的上表面的高度可以比第二鳍型图案F5的上表面的高度高。
第二源极/漏极E25可以包括通过外延形成的外延层。另外，第二源极/漏极E25可以是升高的源极/漏极。第二有源区ACT2可以是NMOS区，因此，第二源极/漏极E25可以是Si外延层。此时，第二源极/漏极E25可以包括SiC、高掺杂有P的Si:P或SiPC。
第二源极/漏极E25可以填充第二鳍型图案F5的第二凹部F5r。因此，第二源极/漏极E25可以具有沿第二凹部F5r的底表面呈W形状的下部。在一些示例性实施例中，第一源极/漏极E21可以根据第一凹部F1r的形成具有W形状的下部或者具有包括一系列U形状的UU形状的下部。
同样地，第二源极/漏极E25可以在深度方向上具有逐渐减小的宽度。第二源极/漏极E25可以形成在第三栅电极201和第四栅电极301的两侧上，位于相对于栅电极两侧上的第二源极/漏极E25之间的区域可以被用作第二沟道区。这样的第二沟道区的长度D13(即，第二源极/漏极E25之间的距离D13)可以在第二区II中彼此相等。然而，由于第二源极/漏极E25的下表面可以以U形状形成，所以第二源极/漏极E25之间的距离可以在深度方向上变宽。即，第二源极/漏极E25之间的距离D13可以在更深的水平上变成更宽的距离D13'。
接下来，参照图32，可以去除第一虚设栅极结构40a、41a和42a以及第二虚设栅极结构40b、41b和42b，可以形成第三栅电极201和栅极绝缘膜130和140。
在下文中，将参照图45至图49描述根据一些示例性实施例的半导体装置。
图45是根据一些示例性实施例的为了解释半导体装置而提供的透视图，图46是为了解释图45的基底和鳍型图案而提供的局部透视图。图47是沿图45的线E-E'截取的剖视图，图48是沿图45的线F-F'截取的剖视图。图49是沿图45的线G-G'截取的剖视图。
参照图45至图49，根据一些示例性实施例的半导体装置可以包括多个鳍型图案F11-F13、多个虚设栅电极DG1-DG4和第一栅电极G1等。
多个鳍型图案F11-F13可以在第一方向X1上延长。鳍型图案F11-F13可以是基底1050的一部分，并可以包括从基底1050生长的外延层。如附图中所例示的，三个鳍型图案F11-F13可以在纵向方向上彼此平行地形成，但是示例性实施例不限于此。
例如，第一鳍型图案F11可以包括诸如硅或锗的元素半导体材料。另外，例如，第一鳍型图案F11可以包括诸如IV-IV族化合物半导体或III-V族化合物半导体的化合物半导体。
在一些示例性实施例中，第一鳍型图案F11可以是具有彼此相交的堆叠的硅和硅锗的纳米线结构。然而，在下文的描述中，假设根据示例性实施例的半导体装置的第一鳍型图案F11包括硅。
如附图中所例示的，鳍型图案F11-F13可以以矩形的平行六面体形状形成，但是示例实施例不限于此。因此，鳍型图案F11-F13可以是倒角形状。即，鳍型图案F11-F13可以成形使得拐角可以是圆的。由于鳍型图案F11-F13可以在第一方向X1上延长，所以它们可以包括形成在第一方向X1上的长边M1、M2和形成在第二方向Y1上的短边P1-P4。具体地，第一鳍型图案F11可以包括第一短边P1、第二短边P2和第一长边M1，第二鳍型图案F12可以包括第三短边P3和第二长边M2。第三鳍型图案F13可以包括第四短边P4和第三长边M3。
如示出的，可以形成鳍型图案F11-F13使得第一短边P1与第三短边P3以及第二短边P2与第四短边P4彼此面对。本领域技术人员将能够明显地区分长边M1-M3和短边P1-P4，即使第一至第三鳍型图案F11-F13具有圆形拐角。
鳍型图案F11-F13指用于多栅晶体管中的有源图案。因此，沟道可以沿鳍型图案F11-F13的三个表面彼此连接，或可选择地，沟道可以形成在鳍型图案F11-F13的两个面对的表面上。
另外，如图46中示出的，第一沟槽T11可以形成为与鳍型图案F11-F13的长边M1-M3接触。第二沟槽T12可以形成为与鳍型图案F11-F13的短边P1-P4接触。具体地，第一沟槽T11可以形成在第一至第三鳍型图案F11-F13的侧表面上。另外，第二沟槽T12可以设置在彼此面对的第一鳍型图案F11的短边P1与第二鳍型图案F12的短边P3之间以及设置在彼此面对的第一鳍型图案F11的短边P2与第三鳍型图案F13的短边P4之间。
在这种情况下，第一沟槽T11的深度和第二沟槽T12的深度可以相同，但不限于此。这是因为第一沟槽T11和第二沟槽T12同时形成。然而，当可以分别形成第一沟槽T11和第二沟槽T12时，第一沟槽T11和第二沟槽T12均可以具有彼此不同的深度。
与此同时，如图45中所示出的，场绝缘膜107可以形成在基底1050上，并可以围绕多个鳍型图案F11-F13中的至少一部分。场绝缘膜107可以包括第一部分104和第二部分105。
第一部分104可以在第一方向X1上延长，第二部分105可以在第二方向Y1上延长。例如，这样的场绝缘膜107可以是氧化物膜、氮化物膜、氮氧化物膜或结合这些的膜。
第一部分104形成在第一沟槽T11的至少一部分中，第二部分105形成在第二沟槽T12的至少一部分中。换句话说，第一部分104可以形成为与鳍型图案F11-F13的长边M1-M3接触，第二部分105可以形成为与鳍型图案F11-F13的短边P1-P4接触。即，由于第二部分105可以形成在第一鳍型图案F11和第二鳍型图案F12之间的第二沟槽T12-1与第一鳍型图案F11和第三鳍型图案F13之间的第二沟槽T12-2之间，所以第二部分105可以与鳍型图案F11-F13的侧壁直接接触。
第一部分104可以仅形成在第一沟槽T11的一部分中。另外，第二部分105可以完全地填充第二沟槽T12。因此，第一部分104的上表面可以比第二部分105的上表面低。具体地，第二部分105可以包括填充第二沟槽T12-1的部分105-1和填充第二沟槽T12-2的部分105-2。
另外，第二部分105的宽度可以比第一至第四虚设栅电极DG1-DG4的宽度宽。在这种情况下，宽度包括在第二方向Y上的宽度。
与此同时，第二部分105的上表面可以形成为与相邻的鳍型图案F11-F13的上表面在同一平面中。在这里使用的术语“形成在同一平面中”具有包括由工艺导致的一些误差的概念。因此，形成在鳍型图案(例如，F11)上的第一栅电极G1的高度与形成在第二部分105和第一鳍型图案F11上的虚设栅电极(例如，DG1)的高度可以彼此相同。即，在多个虚设栅电极DG1-DG4与第一栅电极G1的高度上的离差可以明显地减小。如上所述，可以使用多晶硅和金属形成多个虚设栅电极DG1-DG4和第一栅电极G1，多个虚设栅电极DG1-DG4和第一栅电极G1的操作特性可以随着它们高度的变化而变化。即，当多个虚设栅电极DG1-DG4和第一栅电极G1的高度上的离差小的时候，操作特性也可以容易地控制在确定的范围中。
多个虚设栅电极DG1-DG4和第一栅电极G1可以形成在相应的鳍型图案F11-F13上，同时与相应的鳍型图案F11-F13相交。例如，第一虚设栅电极DG1、第二虚设栅电极DG2和第一栅电极G1可以形成在第一鳍型图案F11上，第三虚设栅电极DG3可以形成在第二鳍型图案F12上。第四虚设栅电极DG4可以形成在第三鳍型图案F13上。
具体地，第一虚设栅电极DG1可以设置为叠置在第一鳍型图案F11的第一短边P1和场绝缘膜107上，第三虚设栅电极DG3可以设置为叠置在第二鳍型图案F12的第三短边P3和场绝缘膜107上。第二虚设栅电极DG2可以设置为叠置在第一鳍型图案F11的第二短边P2和场绝缘膜107上。第四虚设栅电极DG2可以设置为叠置在第三鳍型图案F13的第四短边P4和场绝缘膜107上。
另外，第一栅电极G1可以设置为叠置在第一鳍型图案F11和第一部分104上。如上所述，第一虚设栅电极DG1和第二虚设栅电极DG2形成在场绝缘膜107和第一鳍型图案F11上，第三虚设栅电极DG3形成在场绝缘膜107和第二鳍型图案F12上。另外，第四虚设栅电极DG4形成在场绝缘膜107和第三鳍型图案F13上。
如图47中示出的，虚设栅极间隔件1160可以形成在第一虚设栅电极DG1的两侧上，虚设栅极间隔件1260可以形成在第二虚设栅电极DG2的两侧上。
参照图47，基底1050可以由选自由Si、Ge、SiGe、GaP、GaAs、SiC、SiGeC、InAs和InP构成的组的一种或更多种半导体材料形成。另外，可以使用绝缘体上硅(SOI)基底。
第一栅电极G1可以包括金属层MG1和MG2。如示出的，第一栅电极G1可以包括堆叠的两个或更多个金属层MG1和MG2。第一金属层MG1起调整逸出功的作用，第二金属层MG2起填充由第一金属层MG1限定的空间的作用。例如，第一金属层MG1可以包括TiN、TaN、TiC和TaC中的至少一种。另外，第二金属层MG2可以包括例如W或Al。例如，上述第一栅电极G1可以通过替换工艺(或后栅极工艺)来形成，但不限于此。
第一虚设栅电极DG1可以具有与第一栅电极G1相似的结构。如示出的，第一虚设栅电极DG1可以包括堆叠的两个或更多个虚设金属层DMG1和DMG2。例如，第一虚设金属层DMG1可以起调整逸出功的作用，第二虚设金属层DMG2可以起填充由第一虚设金属层DMG1限定的空间的作用。第一虚设栅电极DG1可以包括与第一栅电极G1基本上相同的材料。
第二虚设栅电极DG2可以具有与第一栅电极G1和第一虚设栅电极DG1相似的结构。如示出的，第二虚设栅电极DG2可以包括堆叠的两个或更多个虚设金属层DMG3和DMG4。例如，第三虚设金属层DMG3可以起调整逸出功的作用，第四虚设金属层DMG4可以起填充由第三金属层DMG3限定的空间的作用。第二虚设栅电极DG2可以包括与第一栅电极G1基本上相同的材料。
第一虚设栅电极DG1可以形成在栅极绝缘膜1155上。第二虚设栅电极DG2可以形成在栅极绝缘膜1255上。第一栅电极G1可以形成在栅极绝缘膜1125上。另外，第一虚设栅电极DG1、第二虚设栅电极DG2和第一栅电极G1可以包括多晶硅和金属，但是不限于此。
栅极绝缘膜1125可以形成在第一鳍型图案F11和第一栅电极G1之间。如图48中示出的，栅极绝缘膜1125可以形成在第一鳍型图案F11的上表面上和侧表面的上部上。另外，栅极绝缘膜1125可以设置在第一栅电极G1与第一部分104之间。
栅极绝缘膜1155可以形成在第一鳍型图案F11和第一虚设栅电极DG1之间，并在场绝缘膜107的第一部分105-1与第一虚设栅电极DG1之间。
栅极绝缘膜1255可以形成在第一鳍型图案F11和第二虚设栅电极DG2之间，并在场绝缘膜107的第二部分105-2与第二虚设栅电极DG2之间。
栅极绝缘膜1125、1155和1255可以包括氧化硅膜和具有介电常数比氧化硅膜高的高k介电材料。
第一源极/漏极E31-1和第二源极/漏极E31-2可以形成在第一栅电极G1的两侧上。具体地，第一源极/漏极E31-1可以形成在与第一鳍型图案F11的第一短边P1相邻的方向上，第二源极/漏极E31-2可以形成在与第一鳍型图案F11的第二短边P2相邻的方向上。
当位于第一鳍型图案F11上的晶体管是pFET时，第一源极/漏极E31-1和第二源极/漏极E31-2可以包括压应力材料。例如，压应力材料可以是具有比Si的晶格常数大的晶格常数的诸如SiGe的材料。压应力材料可通过对第一鳍型图案F11施加压应力来增强沟道区中的载流子迁移率。
虚设栅极间隔件1160和1260可以包括氧化物、氮化物膜和氮氧化物层中的任意一种。另外，虚设栅极间隔件1160和1260可以分别形成在多个虚设栅电极DG1-DG4的侧壁上。
栅极间隔件1130可以包括氧化物、氮化物膜或氮氧化物层中的任意一种。另外，栅极间隔件1130可以形成在第一栅电极G1的侧壁上。
第一源极/漏极E31-1可以形成在凹部中，所述凹部形成在第一鳍型图案F11上。第一源极/漏极E31-1可以与第一鳍型图案F11的第一短边P1分隔开。即，第一源极/漏极E31-1的下表面和侧表面可以被第一鳍型图案F11围绕。
相反地，第二源极/漏极E31-2可以与第一鳍型图案F11的第二短边P2接触，尽管它同样地形成在凹部中，所述凹部形成在第一鳍型图案F11上。即，第二源极/漏极E31-2的下表面和侧表面的一部分可以被第一鳍型图案F11围绕，但是第二源极/漏极E31-2的侧表面的一部分(即，不与第一栅电极G1接触的侧表面的一部分)可以与场绝缘膜107的第二部分105接触。
即，第一源极/漏极E31-1和第二源极/漏极E31-2可以具有彼此不同的形状。通过第一栅电极G1、第一虚设栅电极DG1和第二虚设栅电极DG2的错对准会发生这个现象。即，第一栅电极G1、第一虚设栅电极DG1和第二虚设栅电极DG2可以以均一的间隔形成并可以在第一至第三鳍型图案F11-F13上相交。然而，第一栅电极G1、第一虚设栅电极DG1和第二虚设栅电极DG2可以在某一方向上移动。图47可以代表第一栅电极G1、第一虚设栅电极DG1和第二虚设栅电极DG2朝向第二短边P2方向移动的情况。
即使在上述示例中，第一栅电极G1、第一源极/漏极E31-1和第二源极/漏极E31-2仍然可以作为晶体管正常地工作。即，可以确保移动的余量以提高工艺中的产量。
例如，蚀刻终止膜1185可以包括氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、氮碳氧化硅(SiOCN)、氮碳化硅(SiCN)和它们的组合中的至少一种。
层间绝缘膜1180可以形成在第一源极/漏极E31-1、第二源极/漏极E31-2和蚀刻终止膜1185上。另外，层间绝缘膜1180可以形成为围绕第一栅电极G1、第一虚设栅电极DG1和第二虚设栅电极DG2。
参照图49，两个虚设栅电极，即，第一虚设栅电极DG1和第三虚设栅电极DG3可以形成在彼此面对的第一鳍型图案F11的第一短边P1与第二鳍型图案F12的第二短边P2之间。
第三虚设栅电极DG3可以具有与第一栅电极G1和第一虚设栅电极DG1相似的结构。如示出的，第三虚设栅电极DG3可以包括堆叠的两个或更多个虚设金属层DMG5和DMG6。例如，第五虚设金属层DMG5可以起调整逸出功的作用，第六虚设金属层DMG6可以起填充由第五虚设金属层DMG5限定的空间的作用。第三虚设栅电极DG3可以包括与第一栅电极G1基本上相同的材料。
第三虚设栅电极DG3可以形成在栅极绝缘膜1155-1上。栅极绝缘膜1155-1可以形成在场绝缘膜107的第二部分105-1与第三虚设栅电极DG3之间。栅极绝缘膜1155-1可以包括氧化硅膜和具有介电常数比氧化硅膜的介电常数高的高k介电材料。
第三源极/漏极E32可以形成在凹部中，所述凹部形成在第二鳍型图案F12上。第三源极/漏极E32可以与第二鳍型图案F12的第三短边P3接触。即，第三源极/漏极E32的下表面和侧表面的一部分可以被第二鳍型图案F12围绕，但是第三源极/漏极E32的侧表面的一部分可以与场绝缘膜107的第二部分105-1接触。
参照图47和图49，第三源极/漏极E32的形状可以与第二源极/漏极E31-2的形状相似。即，尽管由于第一栅电极G1、第一虚设栅电极DG1、第二虚设栅电极DG2和第三虚设栅电极DG3在一个方向上整体移动，所以第一源极/漏极E31-1、第二源极/漏极E31-2和第三源极/漏极E32具有形成在鳍型图案F11-F13的两端上的不同形状的源极/漏极，但是形成在任意一个鳍型图案的一端上的源极/漏极的形状可以与形成在下一个鳍型图案的一端上的源极/漏极的形状相似或相同。即，如图47和图49中示出的，第一源极/漏极E31-1和第三源极/漏极E32可以彼此相似，但是第二源极/漏极E31-2的形状可以与第一源极/漏极E31-1和第三源极/漏极E32的形状不同。
在下文中，将参照图45、图46、图48和图60描述根据一些示例性实施例的半导体装置。在下文的描述中，为了简洁起见，将不描述或者尽可能简要地描述与上面已经提供的示例性实施例重叠的描述。
图50是根据一些示例性实施例的为了解释半导体装置而提供的剖视图。图50是沿图45的线E-E'截取的剖视图。
参照图50，第一源极/漏极E31-1可以与第一短边P1彼此分隔开。第一源极/漏极E31-1的下表面和侧表面可以被第一鳍型图案F11围绕。第一源极/漏极E31-1与第一短边P1之间的距离可以包括第一距离S11。因此，第一源极/漏极E31-1可以不与场绝缘膜107的第二部分105-1接触。
第二源极/漏极E31-2可以与第二短边P2彼此分隔开。第二源极/漏极E31-2的下表面和侧表面可以被第一鳍型图案F11围绕。第二源极/漏极E31-2与第二短边P2之间的距离可以包括第二距离S12。因此，第二源极/漏极E31-2可以不与场绝缘膜107的第二部分105-2接触。
第一距离S11和第二距离S12可以彼此不同。具体地，第一距离S11可以比第二距离S12大。这可以是因为相比于第一至第三鳍型图案F11至F13，第一栅电极G1、第一虚设栅电极DG1和第二虚设栅电极DG2朝向第二短边P2方向移动。
当位于第一鳍型图案F11上的晶体管是nFET时，第一源极/漏极E31-1和第二源极/漏极E31-2可以是与基底1050相同的材料或者可以是张应力材料。例如，当基底1050是硅时，第一源极/漏极E31-1和第二源极/漏极E31-2可以是Si或具有比Si的晶格常数低的晶格常数的其它材料(例如，SiC、Si:P、SiP)。
张应力材料可通过对第一鳍型图案F11施加张应力来增强沟道区中的载流子的迁移率。
在下文中，将参照图51和图52描述根据一些示例性实施例的半导体装置。在下文的描述中，为了简洁起见，将不描述或者尽可能简要地描述与上面已经提供的示例性实施例重叠的描述。
图51是根据一些示例性实施例的为了解释半导体装置而提供的透视图，图52是沿图51的线E-E'和H-H'截取的剖视图。
参照图51和图52，第四区IV可以包括多个鳍型图案F11'-F13'、多个虚设栅电极DG1'-DG4'和第二栅电极G1'等。
多个鳍型图案F11'-F13'可以在第三方向X2上延长。鳍型图案F11'-F13'可以是基底1050的一部分，并可以包括从基底1050生长的外延层。如附图中所示例的，三个鳍型图案F11'-F13'可以在纵向方向上彼此平行地形成，但是示例性实施例不限于此。
场绝缘膜107'可以形成在基底1050上，并可以围绕多个鳍型图案F11'-F13'的至少一部分。场绝缘膜107'可以包括第一部分104'和第二部分105'。
第一部分104'可以在第三方向X2上延长，第二部分105'可以在第四方向Y2上延长。例如，这样的场绝缘膜107'可以是氧化物膜、氮化物膜、氮氧化物膜或结含这些的膜。
与此同时，第二部分105'的上表面可以与相邻的鳍型图案F11'-F13'的上表面形成在同一平面中。在这里使用的术语“形成在同一平面中”具有包括由工艺导致的一些误差的概念。因此，形成在鳍型图案(例如，F11')上的第二栅电极G1'的高度与形成在第二部分105'和第四鳍型图案F11'上的虚设栅电极(例如，DG1')的高度可以彼此相同。
位于第四区IV中的第四源极/漏极E31-1'的下表面和侧表面可以被第四鳍型图案F11'围绕。第四源极/漏极E31-1'与第四鳍型图案F11'的场绝缘膜107'的第二部分105-1'之间的距离可以是第一距离S11。因此，第四源极/漏极E31-1'可以不与场绝缘膜107'的第二部分105-1'接触。
第五源极/漏极E31-2'可以与场绝缘膜107'的第二部分105-2'分隔开。第五源极/漏极E31-2'的下表面和侧表面可以被第四鳍型图案F11'围绕。第五源极/漏极E31-2'与场绝缘膜107'的第二部分105-2'之间的距离可以是第二距离S12。因此，第五源极/漏极E31-2'可以不与场绝缘膜107'的第二部分105-2'接触。
第一距离S11和第二距离S12可以彼此不同。具体地，第一距离S11可以比第二距离S12大。这可以是因为第二栅电极G1'，第五虚设栅电极DG1'和第六虚设栅电极DG2'相比于第四至第六鳍型图案F11'至F13'在一个方向上移动。
当位于第四鳍型图案F11'上的晶体管是nFET时，第四源极/漏极E31-1'和第五源极/漏极E31-2'可以是与基底1050相同的材料或者可以是张应力材料。例如，当基底1050是硅时，第四源极/漏极E31-1'和第五源极/漏极E31-2'可以是Si或具有比Si的晶格常数低的晶格常数的其它材料(例如，SiC、Si:P、SiPC)。
张应力材料可通过对第四鳍型图案F11'施加张应力来增强沟道区中的载流子的迁移率。
第一区I可以是形成有PMOS晶体管的区域，第四区IV可以是形成有NMOS晶体管的区域。位于第三区III中的第一源极/漏极E31-1和第二源极/漏极E31-2可以形成为与栅极间隔件1130以及虚设栅极间隔件1160和1260叠置。
相反地，位于第四区IV中的第四源极/漏极E31-1'和第五源极/漏极E31-2'可以不与栅极间隔件1130'以及虚设栅极间隔件1160'和1260'叠置。即，第四源极/漏极E31-1'和第五源极/漏极E31-2'的侧壁可以与栅极间隔件1130'以及虚设栅极间隔件1160'和1260'的侧壁是连续的。
这是因为各个凹部宽度可以根据PMOS和NMOS的生长控制来变化。具体地，位于第三区III(即，PMOS)中的第一源极/漏极E31-1和第二源极/漏极E31-2的宽度可以比位于第四区IV(即，NMOS)中的第四源极/漏极E31-1'和第五源极/漏极E31-2'的宽度大。
位于第三区III中的第一源极/漏极E31-1和第二源极/漏极E31-2的上表面可以与第一鳍型图案F11的上表面共平面。相反地，位于第四区IV中的第四源极/漏极E31-1'和第五源极/漏极E31-2'可以形成为比第四鳍型图案F11'的上表面高。
这是因为，当位于PMOS区中的第一源极/漏极E31-1和第二源极/漏极E31-2包括生长可控制的SiGe以完全地填充凹部时，位于NMOS区中的第四源极/漏极E31-1'和第五源极/漏极E31-2'包含高掺杂有P的Si:P使得生长控制是相对困难的。因此，这可能引起第四源极/漏极E31-1'和第五源极/漏极E31-2'的过度生长。
在下文中，将参照图53描述根据一些示例性实施例的半导体装置。在下文的描述中，为了简洁起见，将不描述或者尽可能简要地描述与上面已经提供的示例性实施例重叠的描述。
图53是根据一些示例性实施例的为了解释半导体装置而提供的透视图。
参照图53，在根据一些示例性实施例的半导体装置中，两个栅电极可以形成在第一鳍型图案F11上。
具体地，第一栅电极G1和第三栅电极G2可以形成在第一鳍型图案F11上。因此，第一栅电极G1、第三栅电极G2和第一至第四虚设栅电极DG1-DG4在一个方向上移动使得形成在第一鳍型图案F11的两端上的源极/漏极的形状可以彼此不同。
在下文中，将参照图54描述根据一些示例性实施例的半导体装置。在下文的描述中，为了简洁起见，将不描述或者尽可能简要地描述与上面已经提供的示例性实施例重叠的描述。
图54是根据一些示例性实施例的为了解释半导体装置而提供的透视图。
参照图54，在根据一些示例性实施例的半导体装置中，三个栅电极可以形成在第一鳍型图案F11上。
具体地，第一栅电极G1、第三栅电极G2、第四栅电极G3可以形成在第一鳍型图案F11上。因此，第一栅电极G1、第三栅电极G2和第一至第四虚设栅电极DG1-DG4在一个方向上移动，使得形成在第一鳍型图案F11的两端上的源极/漏极的形状可以彼此不同。
在下文中，将参照图55至图59描述根据一些示例性实施例的半导体装置。在下文的描述中，为了简洁起见，将不描述或者尽可能简要地描述与上面已经提供的示例性实施例重叠的描述。
图55是根据一些示例性实施例的为了解释半导体装置而提供的透视图，图56是为了解释图55的鳍型图案和场绝缘膜而提供的局部透视图。图57是沿图55的线I-I'截取的剖视图，图58是沿图55的线J-J'截取的剖视图。图59是沿图55的线K-K'截取的剖视图。
在下文中，参照图55至图59，根据一些示例性实施例的半导体装置可以包括多个鳍型图案F11-F13、多个虚设栅电极DG1、DG2、第一栅电极G1、第五栅电极G4和第六栅电极G5等。
基底1050可以是例如体硅或绝缘体上硅(SOI)。可选择地，基底1050可以是硅基底或者可以包括诸如硅锗、锑化铟、碲化铅化合物、砷化铟、磷化铟、砷化镓或锑化镓的其它材料。可选择地，基底1050可以是其上形成有外延层的基体基底。
第一至第三鳍型图案F11-F13可以从基底1050突出。第一至第三鳍型图案F11-F13可以在第一方向X1上延长。如示出的，第一至第三鳍型图案F11-F13可以在纵向方向上彼此平行地形成，但是示例性实施例不限于此。
由于第一至第三鳍型图案F11-F13可以在第一方向X1上延长，因此这可以包括分别在第一方向X1上延伸的长边和在第二方向Y1上延伸的短边。本领域技术人员可以能够明显地区分长边和短边，即使第一至第三鳍型图案F11-F13具有圆形的拐角。
另外，第一至第三鳍型图案F11-F13可以是呈鳍型有源图案或线图案形状的主体，作为示例在附图中示出了鳍型有源图案形状。
第一至第三鳍型图案F11-F13指用于多栅晶体管中的有源图案。因此，当第一至第三鳍型图案F11-F13采用鳍型有源图案的形式时，沟道可以沿鳍的三个表面彼此连接或者形成在鳍的两个相对的表面上。可选择地，当第一至第三鳍型图案F11-F13采用线图案的形式时，沟道可以沿线图案的周界形成。
第一至第三鳍型图案F11-F13可以是基底1050的一部分，并可以包括从基底1050生长的外延层。例如，第一至第三鳍型图案F11-F13可以包括诸如硅或锗的元素半导体材料。另外，例如，第一至第三鳍型图案F11-F13可以包括诸如IV-IV族化合物半导体或III-V族化合物半导体的化合物半导体。
场绝缘膜107可以形成在基底1050上，并设置在第一至第三鳍型图案F11-F13周围。场绝缘膜107可以形成为围绕第一至第三鳍型图案F11-F13的一部分。即，第一至第三鳍型图案F11-F13可以被场绝缘膜107限定。
具体地，场绝缘膜107可以包括具有彼此不同的高度的第一部分104和第二部分105。场绝缘膜的第一部分104的高度可以是H10，场绝缘膜的第二部分105的高度可以是H10+H11。即，场绝缘膜的第二部分105的上表面可以高于场绝缘膜的第一部分104的上表面向上突出。此外，场绝缘膜的第一部分104的上表面可以比第一至第三鳍型图案F11至F13的上表面低。
场绝缘膜的第二部分105的上表面可以比第一至第三鳍型图案F11至F13的上表面高。附图通过高度H12例示了场绝缘膜的第二部分105的上表面比第一至第三鳍型图案F11至F13的上表面高。
例如，场绝缘膜的第二部分105可以形成为与第一至第三鳍型图案F11至F13的短边接触，场绝缘膜的第一部分104可以形成为与第一至第三鳍型图案F11至F13的长边接触。
场绝缘膜的第二部分105可以包括分别形成在第一鳍型图案F11的两侧上的一端的第二部分105-1和第一鳍型图案F11的两侧上的另一端的第二部分105-2。一端的第二部分105-1可以形成在第一虚设栅电极DG1下方，另一端的第二部分105-2可以形成在第二虚设栅电极DG2下方。场绝缘膜的第一部分104可以形成在第一栅电极G1下方。换句话说，场绝缘膜的一端的第二部分105-1可以设置在彼此面对的第一鳍型图案F11与第二鳍型图案F12之间，场绝缘膜的另一端的第二部分105-2可以设置在彼此面对的第一鳍型图案F11与第三鳍型图案F13之间。
另外，如图56中示出的，场绝缘膜107可以围绕第一至第三鳍型图案F11-F13的端部，但是示例性实施例不限于此。例如，场绝缘膜107可以是氧化物膜、氮化物膜、氮氧化物膜或结合这些的膜。
在第二方向Y1上延伸的第一虚设栅电极DG1可以设置在相应的场绝缘膜的第二部分105-1上。在第二方向Y1上延伸的第二虚设栅电极DG2可以设置在相应的场绝缘膜的第二部分105-2上。通过在场绝缘膜的第二部分105上形成一个虚设栅电极而不是形成两个或更多个虚设栅电极，可以减小布局尺寸。
场绝缘膜的第一部分104和场绝缘膜的第二部分105具有彼此不同的高度。场绝缘膜的第二部分105的高度可以是H10+H11，场绝缘膜的第一部分104的高度可以是H10。
场绝缘膜的第二部分105的上表面可以比第一栅电极G1的底表面高。第一栅电极G1可以沿场绝缘膜的第一部分104以及第一鳍型图案F11的上表面和侧壁形成。第一栅电极G1的“底表面”指第一栅电极G1的底部的最低部，参照图58，所述“底表面”可以是与场绝缘膜的第一部分104的上表面相对的表面。
换句话说，第一虚设栅电极DG1的高度和第一栅电极G1的高度彼此不同。第一虚设栅电极DG1的上表面和第一栅电极G1的上表面可以彼此平行。例如，当第一虚设栅电极DG1和第一栅电极G1通过平坦化工艺来制造时，上表面可以处于同一平面。
在根据一些示例性实施例的半导体装置中，由于场绝缘膜的第二部分105的上表面比第一至第三鳍型图案F11-F13的上表面高，所以第一虚设栅电极DG1形成在场绝缘膜的第二部分105上，第一栅电极G1形成在第一至第三鳍型图案F11-F13上。因此，在剖视图中，第一虚设栅电极DG1的下表面的高度比第一栅电极G1的高度高。
此外，参照图57，由于第一栅电极G1形成在场绝缘膜的第一部分104上，第一虚设栅电极DG1形成在场绝缘膜的第二部分105上，所以场绝缘膜的第二部分105的上表面比场绝缘膜的第一部分104的上表面进一步向上突出。因此，第一虚设栅电极DG1的厚度H14比第一栅电极G1的厚度H13小。
栅极间隔件1130可以设置在第一栅电极G1沿第二方向Y1延伸的侧壁上。例如，栅极间隔件1130可以均包括氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、氮碳氧化硅(SiOCN)和它们的组合中的至少一种。
第一源极/漏极E31-1可以设置在第一栅电极G1与场绝缘膜的第二部分105-1之间，并可以形成在第一鳍型图案F11上。第一源极/漏极E31-1可以与场绝缘膜的第二部分105-1接触。第一源极/漏极E31-1可以包括外延层。
第一源极/漏极E31-1可以包括第一切面(facet)E31-1f。第一切面E31-1f可以从栅极间隔件1130延伸至场绝缘膜的第二部分105-1。
第二源极/漏极E31-2可以设置在第一栅电极G1与场绝缘膜的第二部分105-2之间，并可以形成在第一鳍型图案F11上。第二源极/漏极E31-2可以与场绝缘膜的第二部分105-2接触。第二源极/漏极E31-2可以包括外延层。
第二源极/漏极E31-2可以包括第二切面E31-2f。第二切面E31-2f可以从栅极间隔件1130延伸至场绝缘膜的第二部分105-2。
第一切面E31-1f的斜率可以与第二切面E31-2f的斜率不同。具体地，第一切面E31-1f的斜率的绝对值可以比第二切面E31-2f的斜率的绝对值大。第一切面E31-1f的斜率的符号可以与第二切面E31-2f的斜率的符号不同。即，第一源极/漏极E31-1和第二源极/漏极E31-2相对于第一栅电极G1可以彼此非对称，并具有彼此不同的形状。
场绝缘膜的第二部分105-1的侧壁可以包括靠近第一切面E31-1f的起点的第一点和远离第一点的第二点。在这种情况下，从第一点至与第一点位于同一水平中的第一切面E31-1f的距离L11可以比从第二点至与第二点位于同一水平中的第一切面E31-1f的距离L12近。
蚀刻终止膜1185可以形成在第一源极/漏极E31-1和第二源极/漏极E31-2上。例如，蚀刻终止膜1185可以沿第一源极/漏极E31-1的第一切面E31-1f、第二源极/漏极E31-2的第二切面E31-2f和场绝缘膜的第二部分105的侧壁形成。
虚设栅极间隔件1160的底表面的至少一部分可以与蚀刻终止膜1185接触。
层间绝缘膜1180可以形成在第一源极/漏极E31-1、第二源极/漏极E31-2和蚀刻终止膜1185上。另外，层间绝缘膜1180可以形成为围绕第一栅电极G1、第一虚设栅电极DG1和第二虚设栅电极DG2。
参照图59，第一虚设栅电极DG1可以形成在彼此面对的第一鳍型图案F11的短边与第二鳍型图案F12的短边之间，第五栅电极G4可以形成在第二鳍型图案F12上。
第五栅电极G4可以包括金属层MG7和MG8。如示出的，第五栅电极G4可以包括两个或更多个金属层MG7和MG8的堆叠。第七金属层MG7起调整逸出功的作用，第八金属层MG8起填充由第七金属层MG7限定的空间的作用。
第三源极/漏极E32可以设置在第五栅电极G4与场绝缘膜的第二部分105-1之间，并可以形成在第二鳍型图案F12上。第三源极/漏极E32可以与场绝缘膜的第二部分105-1接触。第三源极/漏极E32可以包括外延层。
第三源极/漏极E32可以包括第三切面E32f。第三切面E32f可以从栅极间隔件1230延伸至场绝缘膜的第二部分105-1。
参照图57和图59，第三源极/漏极E32的形状可以与第二源极/漏极E31-2的形状相似。即，尽管由于第一栅电极G1、第一虚设栅电极DG1、第二虚设栅电极DG2和第三虚设栅电极DG3在一个方向上整体移动，第一源极/漏极E31-1、第二源极/漏极E31-2和第三源极/漏极E32具有形成在鳍型图案F11-F13的两端上的不同的源极/漏极的形状，但是形成在任意一个鳍型图案的一端上的源极/漏极的形状可以与形成在下一个鳍型图案的一端上的源极/漏极的形状相似或相同。即，如图57和图59中示出的，第一源极/漏极E31-1与第三源极/漏极E32可以彼此相似，但是第二源极/漏极E31-2的形状可以与第一源极/漏极E31-1和第三源极/漏极E32不同。
在下文中，将参照图60描述根据一些示例性实施例的半导体装置。在下文的描述中，为了简洁起见，将不描述或者尽可能简要地描述与上面已经提供的示例性实施例重叠的描述。
图60是示出根据一些示例性实施例的半导体装置的透视图。
参照图60，在根据一些示例性实施例的半导体装置，两个栅电极可以形成在第一鳍型图案F11上。
具体地，第一栅电极G1和第七栅电极G6可以形成在第一鳍型图案F11上。因此，由于第一栅电极G1、第七栅电极G6、第一虚设栅电极DG1和第二虚设栅电极DG2可以在一个方向上移动，所以形成在第一鳍型图案F11的两端上的源极/漏极的形状可以彼此不同。
在下文中，将参照图61描述根据一些示例性实施例的半导体装置。在下文的描述中，为了简洁起见，将不描述或者尽可能简要地描述与上面已经提供的示例性实施例重叠的描述。
图61是示出根据一些示例性实施例的半导体装置的透视图。
参照图61，在根据一些示例性实施例的半导体装置中，三个栅电极可以形成在第一鳍型图案F11上。
具体地，第一栅电极G1、第八栅电极G7和第七栅电极G6可以形成在第一鳍型图案F11上。因此，由于第一栅电极G1、第七栅电极G6、第八栅电极G7、第一虚设栅电极DG1和第二虚设栅电极DG2在一个方向上移动，所以形成在第一鳍型图案F11的两端上的源极/漏极的形状可以彼此不同。
在下文中，将参照图62描述根据一些示例性实施例的半导体装置。在下文的描述中，为了简洁起见，将不描述或者尽可能简要地描述与上面已经提供的示例性实施例重叠的描述。
图62是示出根据一些示例性实施例的半导体装置的透视图。
参照图62，根据一些示例性实施例的半导体装置可以包括第三区III和第五区V。第三区III可以与上述的图45的半导体装置相同。第五区V可以与上述图55的半导体装置相同。
图45的半导体装置可以是双扩散间断(double diffusion break，DDB)装置，其中，两个栅电极在鳍型图案之间的间隙中，图55的半导体装置可以是单扩散间断(SDB)装置，其中，一个栅电极在鳍型图案之间的间隙中。
图63是根据一些示例性实施例的包括半导体装置的电子系统的框图。
参照图63，根据示例性实施例的电子系统11100可以包括控制器11110、输入/输出(I/O)装置11120、存储器装置11130、接口11140和总线11150。控制器11110、I/O装置11120、存储器装置11130和/或接口11140可以经由总线11150彼此结合。总线11150与数据通过其传输的路径对应。
控制器11110可以包括微处理器、数字信号处理器、微控制器和能执行与上面提到的元件的功能相似的功能的逻辑装置中的至少一种。I/O装置11120可以包括小型键盘、键盘和显示装置等。存储器装置11130可以存储数据和/或命令。接口11140可以执行发送数据到通信网络或者从通信网络接收数据的功能。接口11140可以是有线或无线的。例如，接口11140可以包括天线或有线/无线收发器。
尽管没有示出，但是电子系统11100可以额外地包括被构造为增强控制器11110的操作的操作存储器，诸如高速动态随机存取存储器(DRAM)和/或静态随机存取存储器(SRAM)。
根据上述示例性实施例，半导体装置可以设置在存储器装置11130内，或者设置为控制器11110和I/O装置11120等的一部分。
电子系统11100可应用于个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡或能在无线环境中发送和/或接收数据的几乎所有电子产品。
尽管参照本发明构思的示例性实施例已经具体地示出并描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离如由权利要求书所限定的本发明构思的精神和范围的情况下，可以在此做出形式上和细节上的各种改变。因此，期望的是，给出的实施例被理解为在所有方面都是说明性的而不是限制性的，参考权利要求书而不是上述描述以表明的发明的范围。

Claims (20)

1.一种半导体装置，所述半导体装置包括：
基底，包括第一区和第二区；
第一鳍型图案和第二鳍型图案，形成在第一区中，远离基底突出，并在第一方向上延伸；
第一源极/漏极，位于第一鳍型图案上，第一源极/漏极在与第一方向相交的第二方向上的剖面呈第一凸起多边形的形状；
第二源极/漏极，位于第二鳍型图案上，第二源极/漏极在第二方向上的剖面呈与第一凸起多边形的形状相同的第二凸起多边形的形状；
第三鳍型图案和第四鳍型图案，形成在第二区中，远离基底突出，并在第三方向上延伸；
第三源极/漏极，位于第三鳍型图案上，第三源极/漏极在与第三方向相交的第四方向上的剖面是第三凸起多边形的形状；以及
第四源极/漏极，位于第四鳍型图案上，第四源极/漏极在第四方向上的剖面是与第三凸起多边形的形状不同的第四凸起多边形的形状。
2.根据权利要求1所述的半导体装置，其中，第一凸起多边形的形状和第二凸起多边形的形状是五边形的。
3.根据权利要求1所述的半导体装置，其中，第一凸起多边形的形状和第二凸起多边形的形状是两侧对称的。
4.根据权利要求1所述的半导体装置，其中，第三凸起多边形的形状的内角的大小与第四凸起多边形的形状的内角的大小不同。
5.根据权利要求1所述的半导体装置，其中，第一源极/漏极和第二源极/漏极的下表面比第三源极/漏极和第四源极/漏极的下表面低。
6.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第一栅电极，位于第一鳍型图案上，在第二方向上延伸，其中，第一源极/漏极分别形成在第一栅电极的两侧上；以及
第二栅电极，位于第三鳍型图案上，在第四方向上延伸，其中，第三源极/漏极分别形成在第二栅电极的两侧上，
其中，第一源极/漏极之间的距离比第三源极/漏极之间的距离小。
7.根据权利要求6所述的半导体装置，其中，第一源极/漏极在深度方向上具有在第一方向上逐渐减小的宽度，
其中，第三源极/漏极在深度方向上具有在第三方向上逐渐减小的宽度，
其中，第一源极/漏极的在第一方向上逐渐减小的宽度和第一源极/漏极的深度的比值与第三源极/漏极的在第三方向上逐渐减小的宽度和第三源极/漏极的深度的比值不同。
8.根据权利要求7所述的半导体装置，其中，第一源极/漏极的逐渐减小的宽度和第一源极/漏极的深度的比值比第三源极/漏极的逐渐减小的宽度和第三源极/漏极的深度的比值小。
9.根据权利要求1所述的半导体装置，所述半导体装置还包括：
第一凹部至第四凹部，分别形成在第一鳍型图案至第四鳍型图案上，其中，第一源极/漏极至第四源极/漏极分别形成在第一凹部至第四凹部上，
其中，第三凹部和第四凹部分别包括在第一方向上的剖面中向下凸起的第一浅凹和第二浅凹。
10.根据权利要求9所述的半导体装置，所述半导体装置还包括在第一浅凹和第二浅凹之间向上凸起的凸起部。
11.根据权利要求1所述的半导体装置，其中，第一源极/漏极和第二源极/漏极包括SiGe，以及
第三源极/漏极和第四源极/漏极包括Si:P。
12.一种半导体装置，所述半导体装置包括：
基底，包括第一区和第二区；
第一鳍型图案和第二鳍型图案，在第一区中从基底突出，并在第一方向上延伸；
第三鳍型图案和第四鳍型图案，在第二区中从基底突出，并在第二方向上延伸；
第一栅电极，在第一鳍型图案和第二鳍型图案上，在与第一方向相交的第三方向上延伸；
第二栅电极，在第三鳍型图案和第四鳍型图案上，在与第二方向相交的第四方向上延伸；
第三栅电极，位于第一鳍型图案和第二鳍型图案上，在第三方向上延伸，并在第一方向上与第一栅电极分隔开；
第四栅电极，位于第三鳍型图案和第四鳍型图案上，在第四方向上延伸，并与第二栅电极在第三方向上分隔开；
第一源极/漏极，形成在第一栅电极的两侧上，并彼此分隔开第一距离；
第二源极/漏极，形成在第二栅电极的两侧上，并彼此分隔开与第一距离不同的第二距离；
第三源极/漏极，形成在第三栅电极的两侧上，并彼此分隔开第一距离；以及
第四源极/漏极，形成在第四栅电极的两侧上，并彼此分隔开第二距离，
其中，第一源极/漏极和第三源极/漏极在第一方向上的剖面具有规则的形状，第二源极/漏极和第四源极/漏极在第二方向上的剖面具有不规则的形状。
13.根据权利要求12所述的半导体装置，所述半导体装置还包括：
其中，第一栅电极和第三栅电极之间的距离是第三距离，第三距离等于第二栅电极和第四栅电极之间的距离。
14.根据权利要求13所述的半导体装置，其中，基底包括第三区和第四区，以及
所述半导体装置还包括：
第五鳍型图案，位于第三区中，均从基底突出并沿第五方向延伸；
第六鳍型图案，位于第四区中，均从基底突出并沿第六方向延伸；
第五栅电极和第六栅电极，位于第五鳍型图案上，在与第五方向相交的第七方向上延伸，并在第五方向上彼此分隔开比第三距离大的第四距离；
第七栅电极和第八栅电极，位于第六鳍型图案上，在与第六方向相交的第八方向上延伸，并在第六方向上彼此分隔开第四距离；
第五源极/漏极，形成在第五栅电极和第六栅电极之间；以及
第六源极/漏极，形成在第七栅电极和第八栅电极之间。
15.根据权利要求14所述的半导体装置，其中，第一源极/漏极的上表面的高度和第五源极/漏极的上表面的高度之间的差异比第二源极/漏极的上表面的高度和第六源极/漏极的上表面的高度之间的差异小。
16.一种半导体装置，所述半导体装置包括：
第一鳍型图案，远离基底突出，并包括在相对的方向上的第一短边和第二短边；
第一栅电极，位于第一鳍型图案上，与第一鳍型图案相交，并包括彼此相对的第一侧表面和第二侧表面；
第一凹部，形成在第一栅电极的第一侧表面，并邻近第一短边形成；
第二凹部，形成在第一栅电极的第二侧表面，邻近第二短边形成，并具有与第一凹部的形状不同的形状；
第一源极/漏极，填充第一凹部；以及
第二源极/漏极，填充第二凹部，
其中，第一鳍型图案以及第一源极/漏极和第二源极/漏极的上表面都具有彼此相同的高度或者彼此不同的高度。
17.根据权利要求16所述的半导体装置，其中，第一源极/漏极和第二源极/漏极的上表面的高度等于第一鳍型图案的上表面的高度，
其中，第一源极/漏极和第二源极/漏极包括SiGe。
18.根据权利要求16所述的半导体装置，其中，第一源极/漏极和第二源极/漏极的上表面的高度分别与第一鳍型图案的上表面的高度不同，
其中，第一源极/漏极和第二源极/漏极包括Si:P。
19.根据权利要求16所述的半导体装置，其中，第一源极/漏极的上表面包括第一切面，以及
第二源极/漏极的上表面包括具有与第一切面不同斜率的第二切面。
20.根据权利要求19所述的半导体装置，其中，第一切面的斜率的符号与第二切面的斜率的符号彼此相反。
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SE01 Entry into force of request for substantive examination
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GR01 Patent grant
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