CN106298670A - 集成电路器件及其制造方法 - Google Patents

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Abstract

一种集成电路(IC)器件包括第一鳍型有源区、第二鳍型有源区和区域间台阶部。第一鳍型有源区在基板的第一区中从基板突出并具有在第一方向上的第一宽度。第二鳍型有源区在基板的第二区中从基板突出并具有在第一方向上的第二宽度。第二宽度小于第一宽度。区域间台阶部形成在底表面上的第一区和第二区之间的界面处，该区域间台阶部是基板的在第一鳍型有源区和第二鳍型有源区之间的部分。

Description

集成电路器件及其制造方法
技术领域
发明构思涉及集成电路(IC)器件及其制造方法，更具体地，涉及包括鳍型场效应晶体管(FinFET)的IC器件及其制造方法。
背景技术
电子技术的发展已经导致半导体器件的迅速的尺寸减小。近年来，由于半导体器件可以不仅需要快的操作速度而且需要操作准确性，所以已经在改善或最优化包括在半导体器件中的晶体管的结构方面进行了研究。
发明内容
发明构思提供能够根据在晶体管(在其中的沟道区具有不同的导电类型)中的沟道区的导电类型而独立地提高晶体管的性能的集成电路(IC)装置。
此外，发明构思提供制造IC器件的方法，其可以根据在晶体管(在其中的沟道区具有不同的导电类型)中的沟道区的导电类型而独立地提高晶体管的性能。
根据发明构思的一些实施方式，集成电路器件包括分别从基板的相邻的第一和第二表面突出的第一鳍型有源区和第二鳍型有源区。第一和第二鳍型有源区宽度不同。基板的第一和第二表面是非共面的并且在第一表面和第二表面之间的界面处的基板中定义区域间台阶部。
在一些实施方式中，在基板中的区域间台阶部可以在第一鳍型有源区和第二鳍型有源区之间延伸，第二鳍型有源区可以比第一鳍型有源区更靠近区域间台阶部。
在一些实施方式中，第一和第二鳍型有源区可具有不同的导电类型和/或可以包括不同的材料。
在一些实施方式中，第一和第二器件隔离层可以分别设置在基板的第一表面和第二表面上。在第一器件隔离层和第二器件隔离层之间的界面可以与在基板中的区域间台阶部对准以在第一鳍型有源区和第二鳍型有源区之间定义浅沟槽隔离(STI)区。
在一些实施方式中，第一器件隔离层可以包括在第一鳍型有源区上并给予其张应力的第一应力源衬垫，第二器件隔离层可以包括在第二鳍型有源区上并给予其压应力的第二应力源衬垫。在第一应力源衬垫和第二应力源衬垫之间的界面可以与基板中的区域间台阶部对准。
在一些实施方式中，第一和第二鳍型有源区可以平行于区域间台阶部延伸。第一栅线结构可以在第一鳍型有源区上延伸，不同于第一栅线结构的第二栅线结构可以在第二鳍型有源区上延伸。在第一栅线结构和第二栅线结构之间的界面可以与基板的区域间台阶部对准。
在一些实施方式中，第一和第二鳍型有源区可以对准区域间台阶部并可以垂直于区域间台阶部延伸。第一栅线结构可以在第一鳍型有源区上平行于区域间台阶部延伸，不同于第一栅线结构的第二栅线结构可以在第二鳍型有源区上平行于区域间台阶部延伸。区域间台阶部可以在第一栅线结构和第二栅线结构之间延伸。
在一些实施方式中，鳍型隔离区可以在基板的第一表面和第二表面上延伸，跨过区域间台阶部并交叉第一和第二鳍型有源区。
在一些实施方式中，虚设栅线结构可以在鳍型隔离区中延伸。
在一些实施方式中，多个第一鳍型有源区可以从基板的第一表面突出并沿着基板的第一表面平行延伸，多个第二鳍型有源区可以从基板的第二表面突出并沿着基板的第二表面平行延伸。
根据发明构思的方面，提供了一种IC器件，包括在基板的第一区中从基板突出的第一鳍型有源区。第一鳍型有源区具有在第一方向上的第一宽度。第二鳍型有源区在基板的第二区中从基板突出。第二鳍型有源区具有在第一方向上的第二宽度。第二宽度小于第一宽度。区域间台阶部形成在底表面上的第一区和第二区之间的界面部分(或“分界面”)处，区域间台阶部是基板的在第一鳍型有源区和第二鳍型有源区之间的部分。
第一鳍型有源区可具有与第二鳍型有源区的沟道区不同的导电类型的沟道区。
第一区可以包括NMOS晶体管区，第二区可以包括PMOS晶体管区。
区域间台阶部、第一鳍型有源区和第二鳍型有源区可以彼此平行延伸。
底表面可以包括在基板上的第一区中设置在第一水平上的第一底部单元和在基板上的第二区中设置在第二水平上的第二底部单元。第二水平不同于第一水平。区域间台阶部可以沿着第一底部单元和第二底部单元之间的界面部分延伸。
在第一方向上从区域间台阶部到第一鳍型有源区的第一距离可以不同于在第一方向上从区域间台阶部到第二鳍型有源区的第二距离。
第一区可以包括NMOS晶体管区，第二区可以包括PMOS晶体管区。在第一方向上从区域间台阶部到第一鳍型有源区的第一距离可以大于从区域间台阶部到第二鳍型有源区的第二距离。
在基板上，第二鳍型有源区的最低部分可以位于比第一鳍型有源区的最低部分低的水平。
第二鳍型有源区的最远离基板的第二尖端部分可以处于与第一鳍型有源区的最远离基板的第一尖端部分相同的水平或者处于比该第一尖端部分低的水平。
第一鳍型有源区和第二鳍型有源区的每个可以在第三方向上从基板突出。在第三方向上，第一鳍型有源区的高度可以大于第二鳍型有源区的高度。
第一鳍型有源区可以包括第一插入层，该第一插入层包括与形成第一鳍型有源区的剩余部分的材料不同的材料。第二鳍型有源区可以包括第二插入层，该第二插入层包括与形成第二鳍型有源区的剩余部分的材料不同的材料。在一些实施方式中，第一鳍型有源区的第一插入层可以包括锗(Ge)，第一鳍型有源区的除第一插入层之外的剩余部分可以包括硅(Si)。第二鳍型有源区的第二插入层可以包括锗除，第二鳍型有源区的除第二插入层之外的剩余部分可以包括硅。
IC器件可以还包括填充第一鳍型有源区和第二鳍型有源区之间的间隔的器件隔离层。器件隔离层可以包括覆盖第一鳍型有源区的第一侧壁并施加第一应力到第一鳍型有源区的第一应力源衬垫和覆盖第二鳍型有源区的第二侧壁并施加第二应力到第二鳍型有源区的第二应力源衬垫，第二侧壁面对第一鳍型有源区的第一侧壁，其中第二应力不同于第一应力。第一区可以包括NMOS晶体管区，第二区可以包括PMOS晶体管区。第一应力可以是张应力，第二应力可以是压应力。第一鳍型有源区和第二鳍型有源区的每个可以在第三方向上从基板突出。在第一应力源衬垫和第二应力源衬垫之间的界面部分可以在第三方向上与区域间台阶部对准。
IC器件可以还包括在与第一鳍型有源区和第二鳍型有源区的延伸方向交叉的方向上在第一鳍型有源区和第二鳍型有源区上延伸的栅线。栅线包括覆盖第一区中的第一鳍型有源区并具有第一导电层层叠结构的第一栅线和覆盖第二区中的第二鳍型有源区并具有第二导电层层叠结构的第二栅线。第一导电层层叠结构可以不同于第二导电层层叠结构。第一鳍型有源区和第二鳍型有源区的每个可以在第三方向上从基板突出。在第一栅线和第二栅线之间的界面部分可以在第三方向上与区域间台阶部对准。
IC器件可以还包括包含第一应力源衬垫和第二应力源衬垫的器件隔离层。第一应力源衬垫可以在第一鳍型有源区的第一侧壁上延伸或覆盖该第一侧壁并施加第一应力到第一鳍型有源区。第二应力源衬垫可以在第二鳍型有源区的面对第一鳍型有源区的第一侧壁的第二侧壁上延伸或覆盖该第二侧壁并施加第二应力到第二鳍型有源区。第二压力可以不同于第一压力。区域间台阶部、在第一应力源衬垫和第二应力源衬垫之间的界面部分、以及在第一栅线和第二栅线之间的界面部分可以沿直线布置。
根据发明构思的另一方面，提供了一种IC器件，包括具有彼此相邻的第一区和第二区的基板。多个第一鳍型有源区在第一区中从基板突出并彼此平行延伸。多个第二鳍型有源区在第二区中从基板突出并彼此平行延伸。每个第二鳍型有源区具有在第一方向上比多个第一鳍型有源区中的任意一个的宽度小的宽度。区域间隔离区具有形成在基板的底表面中的在第一区和第二区之间的界面部分处的区域间台阶部，其在多个第一鳍型有源区和多个第二鳍型有源区之间。
多个第一鳍型有源区和多个第二鳍型有源区可以彼此平行延伸使得区域间台阶部在多个第一鳍型有源区和多个第二鳍型有源区之间。多个第一鳍型有源区和多个第二鳍型有源区可以在第一方向上以均匀的节距设置。
多个第一鳍型有源区和多个第二鳍型有源区可以彼此平行延伸使得区域间台阶部在多个第一鳍型有源区和多个第二鳍型有源区之间。在第一方向上，区域间隔离区的宽度可以大于在多个第一鳍型有源区之间的第一间隔并且大于在多个第二鳍型有源区之间的第二间隔。
从区域间台阶部到多个第一鳍型有源区的第一距离可以大于从区域间台阶部到多个第二鳍型有源区的第二距离。
底表面可以包括设置在基板的第一区中的第一水平上的第一底部单元和设置在基板的第二区中的第二水平上的第二底部单元。第二水平可以不同于第一水平。多个第一鳍型有源区可以从第一底部单元突出与第一高度一样多。多个第二鳍型有源区可以从第二底部单元突出与第二高度一样多。第二高度可以大于第一高度。
IC器件可以还包括覆盖第一区中的多个第一鳍型有源区的每个的两个侧壁的第一器件隔离层、和覆盖第二区中的多个第二鳍型有源区的每个的两个侧壁的第二器件隔离层。在第一器件隔离层和第二器件隔离层之间的界面部分可以垂直地交叠区域间台阶部。深沟槽可以形成在基板的第一区中并与区域间台阶部间隔开使得多个第一鳍型有源区在深沟槽和区域间台阶部之间。深沟槽可具有在第一水平上延伸的第一底表面，该第一底表面低于第一器件隔离层的底表面。第二器件隔离层的底表面可具有在第二区中在第二水平上延伸的第二底表面，该第二水平等于或低于第一水平。
IC器件可以还包括在多个第一鳍型有源区和多个第二鳍型有源区上在与多个第一鳍型有源区和多个第二鳍型有源区的延伸方向交叉的方向上延伸的正常栅线。正常栅线包括覆盖第一区中的多个第一鳍型有源区并具有第一导电层层叠结构的第一栅线和覆盖第二区中的多个第二鳍型有源区并具有第二导电层层叠结构的第二栅线，该第二导电层层叠结构不同于第一导电层层叠结构。在第一栅线和第二栅线之间的界面部分可以垂直地交叠区域间台阶部。
IC器件可以还包括鳍型隔离绝缘层，该鳍型隔离绝缘层具有面对多个第一鳍型有源区和多个第二鳍型有源区的每个的一端的侧壁。鳍型隔离绝缘层在第一区和第二区中平行于正常栅线延伸。鳍型隔离绝缘层覆盖区域间台阶部。
IC器件可以还包括鳍型隔离绝缘层和虚设栅线，该鳍型隔离绝缘层具有面对多个第一鳍型有源区和多个第二鳍型有源区的每个的一端的侧壁，该虚设栅线在鳍型隔离绝缘层上平行于正常栅线延伸。鳍型隔离绝缘层和虚设栅线可以在区域间台阶部上延伸或覆盖区域间台阶部。
IC器件可以还包括形成在多个第一鳍型有源区中的至少一个中的第一源漏区、形成在多个第二鳍型有源区中的至少一个中的第二源漏区、延伸为连接到第一源漏区和第二源漏区的接触插塞。接触插塞可以垂直地交叠区域间台阶部。
该IC器件可以还包括形成在基板和接触插塞之间的空气间隙。该空气间隙可以垂直地交叠区域间台阶部。
第一源漏区可以包括第一半导体层，该第一半导体层具有设置在比多个第一鳍型有源区的每个的顶表面高的水平的顶表面。第二源漏区可以包括第二半导体，该第二半导体层具有设置在比多个第二鳍型有源区的每个的顶表面高的水平的顶表面。
根据发明构思的另一方面，提供了一种IC器件，其包括在基板的第一区中从基板突出并且在第一方向上延伸的第一鳍型有源区。第二鳍型有源区在基板的第二区中从基板突出并且在第一方向上延伸。第二鳍型有源区与第一鳍型有源区一起设置在直线中并且具有比第一鳍型有源区小的宽度。鳍型隔离区包括形成在第一鳍型有源区和第二鳍型有源区之间的基板的底表面中的第一区和第二区之间的界面部分处的区域间台阶部。
区域间台阶部可以在与第一鳍型有源区和第二鳍型有源区的延伸方向交叉的方向上延伸。
第一鳍型有源区的最低部分可以在基板上处于比第二鳍型有源区的最低部分高的水平。
第一鳍型有源区的第一高度可以小于第二鳍型有源区的第二高度。
IC器件可以还包括配置为填充第一鳍型有源区和第二鳍型有源区之间的鳍型隔离区的鳍型隔离绝缘层。鳍型隔离绝缘层可以平行于区域间台阶部延伸。
根据发明构思的另一方面，提供了一种IC器件的制造方法。该方法包括在基板的第一区中形成第一初始鳍型有源区和在基板的第二区中形成第二初始鳍型有源区。第一绝缘层形成为在第一初始鳍型有源区和第二初始鳍型有源区上延伸或覆盖第一初始鳍型有源区和第二初始鳍型有源区。在第一区和第二区当中，第一绝缘层仅从第二区形成。第二初始鳍型隔离区的一部分和基板的一部分被去除以在第一初始鳍型有源区和第二初始鳍型有源区之间的基板的底表面中形成区域间台阶部。同时，形成了具有减小的宽度的第二初始鳍型有源区。第二绝缘层形成在第二区中以在具有减小的宽度的第二初始鳍型有源区上延伸或覆盖该第二初始鳍型有源区。第一绝缘层和第二绝缘层的局部的上部被去除以在第一区和第二区中暴露出第一初始鳍型有源区和具有减小的宽度的第二初始鳍型有源区的每个。具有第一宽度并具有第一导电型沟道区的第一鳍型有源区形成在第一区中。具有第二宽度并具有第二导电型沟道区的第二鳍型有源区形成在第二区中。第二宽度小于第一宽度。
在具有减小的宽度的第二初始鳍型有源区的形成期间，具有减小的宽度的第二初始鳍型有源区的最低部分可以形成在比第一初始鳍型有源区的最低部分低第一高度的水平上。
在具有减小的宽度的第二初始鳍型有源区的形成期间，第一底部单元可以围绕第一初始鳍型有源区形成在基板的第一区中的第一水平上，第二底部单元可以围绕具有减小的宽度的第二初始鳍型有源区形成在基板的第二区中的第二水平上。第二水平可以低于第一水平。
附图说明
通过下文结合附图的详细描述，将更清楚地理解发明构思的示例实施方式，其中：
图1A是根据示例实施方式的IC器件的一些元件的平面布局图；
图1B是沿图1A的线B-B’获得的截面图；
图2A至2C是根据其他示例实施方式的IC器件的截面图；
图3A是根据其他示例实施方式的IC器件的一些元件的平面布局图；
图3B是沿图3A的线B-B’获得的截面图；
图4A是根据另一示例实施方式的IC器件的截面图；
图4B是根据另一示例实施方式的IC器件的一些元件的截面图；
图5A是根据另一示例实施方式的IC器件的一些元件的平面布局图；
图5B是沿图5A的线B-B’获得的截面图；
图6是根据另一示例实施方式的IC器件的主要组件的截面图；
图7A是根据其他示例实施方式的IC器件的一些元件的平面布局图；
图7B是沿图7A的线B-B’获得的截面图；
图7C是沿图7A的线C-C’获得的截面图；
图7D是沿图7A的线D-D’获得的截面图；
图7E是沿图7A的线E-E’获得的截面图；
图8A和8B是根据其他示例实施方式的IC器件的图示；
图9是根据另一示例实施方式的IC器件的截面图；
图10是根据其他示例实施方式的IC器件的平面布局图；
图11A和11B是根据其他示例实施方式的IC器件的截面图；
图12A和12B是根据其他示例实施方式的IC器件的截面图；
图13A是根据另一示例实施方式的IC器件的平面布局图；
图13B是沿图13A的线B1-B1’和B2-B2’获得的截面图；
图13C是沿图13A的线C-C’获得的截面图；
图14A是根据其他示例实施方式的IC器件的平面布局图；
图14B是沿图14A的线B-B’获得的截面图；
图14C是沿图14A的线C-C’获得的截面图；
图15是根据另一示例实施方式的IC器件的主要组件的截面图；
图16A至16K是根据示例实施方式的制造IC器件的方法的工艺操作的截面图；
图17是根据其他示例实施方式的制造IC器件的方法的截面图；
图18是根据其他示例实施方式的制造IC器件的方法的截面图；
图19是根据示例实施方式的电子装置的框图；
图20是根据示例实施方式的显示驱动器集成电路(DDI)和显示装置的示意框图；
图21是根据示例实施方式的互补金属氧化物半导体(CMOS)反相器的电路图；
图22是根据示例实施方式的CMOS静态随机存取存储器(SRAM)装置的电路图；
图23是根据示例实施方式的CMOS NAND电路的电路图；
图24是根据示例实施方式的电子系统的框图；和
图25是根据示例实施方式的电子系统的框图。
具体实施方式
现在将参考附图更充分地描述发明构思，在附图中示出发明构思的示例实施方式。在附图中，相同的附图标记用来表示相同的元件，其详细说明被省略。然而，发明构思可以以不同的形式实现而不应该理解为限于在此阐述的实施方式。而是，提供这些实施方式使得本公开将彻底和完整，并将向本领域技术人员完全地传达发明构思的范围。
如这里所用，术语“和/或”包括相关列举项目的一个或多个的任意和所有组合。当诸如“...的至少一个”的表述在一列元件之前时，修饰整列的元件而不修饰该列元件中的单个元件。
可以理解虽然术语第一、第二等可以用于此来描述各种元件、部件、区域、层和/或部分，这些元件、部件、区域、层和/或部分应不受这些术语限制。这些术语只用于区分一个元件、部件、区域、层或部分与其他区域、层或部分。因此，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而不背离本发明构思的教导。
可以理解当元件被称为“联接到”、“连接到”或“响应于”另一元件时，它可以直接联接到、连接到或响应于另一元件，或者可以存在中间的元件。相反，当元件被称为“直接联接到“、“直接连接到”或“直接响应于”另一元件时，则没有中间元件存在。
在这里为了描述的方便，可以使用空间相对术语，诸如“上方”、“下方”、“上”、“下”等，来描述一个元件或特征和其他元件或特征如图中所示的关系。可以理解空间相对术语旨在包含除了在图中所绘的方向之外装置在使用或操作中的不同方向。例如，如果在图中的装置被翻转，被描述为在其他元件或特征的“下方”的元件则应取向在所述其他元件或特征的“上方”。因此，术语“下方”可以包含下方和上方两个方向。装置也可以有其它取向(旋转90度或其它取向)且相应地解释这里所使用的空间相对描述语。为了简洁和/或清楚，公知的功能或构造可以不详细描述。
除非另有界定，这里使用的所有术语(包括技术和科学术语)具有本发明构思属于的领域的普通技术人员共同理解的相同的意思。还可以理解诸如那些在共同使用的字典中定义的术语应解释为具有与在相关技术和本说明书的背景中的它们的涵义一致的涵义，而不应解释为理想化或过度正式的意义，除非在这里明确地如此界定。
当一些实施方式可以被另外地实施时，在此描述的各个工艺步骤可以另外被执行。例如，以连续次序描述的两个工艺步骤可以基本上同时执行或以相反的次序执行。
参考横截面图示在这里描述了本发明构思的实施方式，该图示是本发明构思的理想实施方式的示意图。因此，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。当此处使用术语“基板”时，应当理解为基板自身、或者基板和形成在基板上的包括预定层或膜的层叠结构两者。同样，当此处使用表述“基板的表面”时，应当理解为基板自身的暴露表面或者形成在基板上的预定层或膜的外表面。
图1A是根据示例实施方式的集成电路(IC)器件100A的一些元件的平面布局图，图1B是沿图1A的线B-B’获得的截面图。
参考图1A和1B，IC器件100A可以包括具有第一区I和第二区II的基板110。
基板110可以包括半导体(例如，硅(Si)或锗(Ge))或者化合物半导体(例如，硅锗(SiGe)、碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或磷化铟(InP))。在一些实施方式中，基板110可以包括III-V族材料和IV族材料中至少一个。III-V族材料可以是包括至少一个III族元素和至少一个V族元素的二元化合物、三元化合物或四元化合物。III-V族材料可以是包括从铟(In)、镓(Ga)和铝(Al)中选择出的至少一个III族元素和从砷(As)、磷(P)和锑(Sb)中选择出的至少一个V族元素的化合物。例如，III-V族材料可以从InP、InzGa1-zAs(0≤z≤1)和AlzGa1-zAs(0≤z≤1)中选择。二元化合物例如可以是InP、GaAs、InAs、InSb和GaSb中任意一个。三元化合物可以是InGaP、InGaAs、AlInAs、InGaSb、GaAsSb和GaAsP中任意一个。IV族材料可以是硅或锗。然而，可以应用于根据示例实施方式的IC器件的III-V族材料和IV族元素不限于上述示例。III-V族材料和IV族材料(例如，锗)可以用作形成低功率高速晶体管的沟道材料。高效率互补金属氧化物半导体(CMOS)晶体管可以通过使用包括比硅基板高的电子迁移率的III-V族材料(例如，GaAs)的半导体基板和包括比硅基板高的空穴迁移率的半导体材料(例如，锗)的半导体基板形成。在一些实施方式中，当NMOS晶体管形成在基板110上时，基板110可以包括上文所述的III-V族材料中任意一个。在一些其它实施方式中，当PMOS晶体管形成在基板110上时，至少一部分基板110可以包括锗。在另一示例中，基板110可具有绝缘体上硅(SOI)结构。基板110可以包括导电区，例如，掺杂阱或掺杂结构。
基板110的第一区I和第二区II可以涉及基板110的不同区域。第一区I和第二区II可以是需要不同的阈值电压的区域。例如，第一区I可以是NMOS区，第二区II可以是PMOS区。
在第一区I中，第一鳍型有源区F1可以在垂直于基板110的主表面的方向(Z方向)上从基板110的第一表面突出。第一鳍型有源区F1可具有第一导电型沟道区CH1。第一鳍型有源区F1的两个侧壁可以用在第一导电型沟道区CH1下面的第一器件隔离层120覆盖。
第一鳍型有源区F1可以在纵向方向(Y方向)上在基板110上直线地延伸并具有第一基础单元B1，该第一基础单元B1在横向方向(X方向)上具有第一基础宽度WB1。第一鳍型有源区F1的第一导电型沟道区CH1可以从第一器件隔离层120突出并且可具有小于第一基础宽度WB1的第一上部宽度WT1。
在第二区II中，第二鳍型有源区F2可以在垂直于基板110的主表面的方向(Z方向)上从基板110的第二表面突出。第二鳍型有源区F2可具有第二导电型沟道区CH2。第二鳍型有源区F2的两个侧壁可以用在第二导电型沟道区CH2下面的第二器件隔离层130覆盖。基板110在第一区I和第二区II中的第一表面和第二表面可以是非共面的。
第二鳍型有源区F2可以在纵向方向(Y方向)上在基板110上直线地延伸并且在横向方向(X方向)上具有小于第一基础宽度WB1的第二基础宽度WB2。第二鳍型有源区F2的第二导电型沟道区CH2可以从第二器件隔离层130突出，并且可具有小于第二基础宽度WB2以及小于第一上部宽度WT1的第二上部宽度WT2。
在一些实施方式中，第一鳍型有源区F1的第一导电型沟道区CH1可以包括同质材料。例如，包括第一导电型沟道区CH1的整个第一鳍型有源区F1可以包括硅。相反，第二鳍型有源区F2的至少一部分第二导电型沟道区CH2可以包括与第二导电型沟道区CH2的剩余部分不同的材料。例如，第二鳍型有源区F2的第二导电型沟道区CH2的被选定部分区域可以包括锗，第二鳍型有源区F2的剩余区域可以包括硅。
图1A和1B示出在其中一个第一鳍型有源区F1形成在第一区I中和一个第二鳍型有源区F2形成在第二区II中的示例，但是发明构思不限于此。例如，多个第一鳍型有源区F1可以形成在第一区I中，多个第二鳍型有源区F2可以形成在第二区II中。
图1B示出在其中第一鳍型有源区F1和第二鳍型有源区F2每个的两个侧壁都具有相对于在垂直于基板110的主表面的方向(Z方向)上延伸的中心线大致对称的轮廓的示例。然而，发明构思不限于此，第一鳍型有源区F1和第二鳍型有源区F2每个的两个侧壁可具有相对于中心线不对称的轮廊。替换地，第一鳍型有源区F1和第二鳍型有源区F2可在发明构思范围内具有不同的形状。
IC器件100A的基板110可具有分别设置在第一鳍型有源区F1和第二鳍型有源区F2的两侧上的多个底表面(参照图1B中的BS1)。多个底表面BS1可以在第一区I和第二区II中在不同的水平上延伸。区域间台阶部108A可以形成在多个底表面BS1之一上，在第一鳍型有源区F1和第二鳍型有源区F2之间。
如图1B所示，底表面BS1可以包括第一底部单元BS11和第二底部单元BS12，该第一底部单元BS11在第一区I中的第一基础水平LB11的高度处延伸，该第二底部单元BS12在第二区II中的低于第一基础水平LB11的第二基础水平LB12的高度处延伸。由于在第一基础水平LB11和第二基础水平LB12之间的高度差ΔH1导致可以形成区域间台阶部108A。
区域间台阶部108A可以在第一鳍型有源区F1和第二鳍型有源区F2的纵向方向(Y方向)上延伸。区域间台阶部108A可以沿着在第一区I和第二区II之间的界面部分(在此也被称为“分界面”)BN延伸，其以图1A中的虚线示出。区域间台阶部108A可以沿着在第一底部单元BS11和第二底部单元BS12之间的界面部分延伸。第一鳍型有源区F1的邻近底表面BS1的最低部分可以位于比第二鳍型有源区F2的邻近底表面BS1的最低部分高的水平处。
第一鳍型有源区F1的最远离基板110的第一尖端部分T11可以位于第一尖端水平LT11。第二鳍型有源区F2的最远离基板110的第二尖端部分T12可以位于第二尖端水平LT12。在一些实施方式中，第一尖端水平LT11可以是与第二尖端水平LT12相同的水平。在一些其它实施方式中，第二尖端水平LT12可以是比第一尖端水平LT11低的水平。
由于第二底部单元BS12的第二基础水平LB12低于第一底部单元BS11的第一基础水平LB11，所以第二鳍型有源区F2的高度H12可以大于第一鳍型有源区F1的高度H11。
从区域间台阶部108A到第一鳍型有源区F1的最短距离L11可以大于从区域间台阶部108A到第二鳍型有源区F2的最短距离L12。最短距离L11和L12之间的差别可以基于区域间台阶部108A被适当地选择，使得形成在第一区I和第二区II中的晶体管的性能可以提高或最优化。
第一器件隔离层120可以形成在第一区I中的基板110的第一底部单元BS11上并且在第一鳍型有源区F1的第一基础单元B1的两个侧壁上延伸或者覆盖该第一基础单元B1的两个侧壁。第二器件隔离层130可以形成在第二区II中的基板110的第二底部单元BS12上并且在第二鳍型有源区F2的第二基础单元B2的两个侧壁上延伸或者覆盖该第二基础单元B2的两个侧壁。
第一器件隔离层120和第二器件隔离层130可以包括相同的材料或不同的材料。在一些实施方式中，第一器件隔离层120和第二器件隔离层130的每个可以包括包含硅的绝缘层(诸如硅氧化物层、硅氮化物层、硅氮氧化物层或硅碳氮化物层)、多晶硅或其组合。
第一器件隔离层120和第二器件隔离层130之间的界面部分可以沿在第一和第二鳍型有源区F1和F2的高度方向(Z方向)上的直线与区域间台阶部108A对准。
在基板110的第一区I中，第一中间层(interface layer)IL1、第一栅绝缘层142和第一栅线152可以形成在第一鳍型有源区F1和第二器件隔离层120上以在第一鳍型有源区F1的两个侧壁和顶表面上延伸或者覆盖第一鳍型有源区F1的两个侧壁和顶表面。第一栅绝缘层142和第一栅线152可以在与第一鳍型有源区F1的延伸方向(Y方向)交叉的方向(X方向)上延伸。
在基板110的第二区II中，第二中间层IL2、第二栅绝缘层144和第二栅线154可以形成在第二鳍型有源区F2和第二器件隔离层130上以在第二鳍型有源区F2的两个侧壁和顶表面上延伸或者覆盖第二鳍型有源区F2的两个侧壁和顶表面。第二栅绝缘层144可以在与第二栅线154的延伸方向(Y方向)交叉的方向(X方向)上延伸。
第一中间层IL1和第二中间层IL2可以分别通过氧化第一鳍型有源区F1和第二鳍型有源区F2的表面而获得。第一中间层IL1可以与第一鳍型有源区F1接触，而第二中间层IL2可以与第二鳍型有源区F2接触。第一中间层IL1可以用来消除第一鳍型有源区F1和第一栅绝缘层142之间的界面缺陷。第二中间层IL2可以用来消除第二鳍型有源区F2和第二栅绝缘层144之间的界面缺陷。
在一些实施方式中，第一中间层IL1和第二中间层IL2每个可以包括具有大约9或更低的介电常数的低k材料层，例如，硅氧化物层、硅氮氧化物层或其组合。在一些其它实施方式中，第一中间层IL1和第二中间层IL2每个可以包括硅酸盐、硅酸盐和硅氧化物层的组合、或者硅酸盐和硅氮氧化物层的组合。在一些实施方式中，第一中间层IL1和第二中间层IL2每个可具有大约至大约的厚度，但是发明构思不限于此。
在一些实施方式中，第一中间层IL1和第二中间层IL2可以被省略。
第一栅绝缘层142和第二栅绝缘层144可以形成为在第一栅线152和第二栅线154的底表面和两个侧壁上延伸或者覆盖其底表面和两个侧壁。
第一栅绝缘层142和第二栅绝缘层144每个可以包括硅氧化物层、高k介电层、或其组合。高k介电层可包括具有比硅氧化物层高的介电常数的材料。例如，第一栅绝缘层142和第二栅绝缘层144可具有大约10至大约25的介电常数。高k介电层可以包括从由以下材料构成的组中选择出的材料：铪氧化物、铪氮氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物、和铌酸铅锌、以及其组合，但是形成高k介电层的材料不限于这些示例。第一栅绝缘层142和第二栅绝缘层144可以通过利用原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺、或物理气相沉积(PVD)工艺形成。在一些实施方式中，第一栅绝缘层142可具有与第二栅绝缘层144相同的结构。在其它实施方式中，第一栅绝缘层142可具有与第二栅绝缘层144不同的结构。
第一栅线152和第二栅线154每个可以包括用于控制功函数的含金属层和用于填充形成在用于控制功函数的含金属层的上部中的空间的间隙填充含金属层。在一些实施方式中，第一栅线152和第二栅线154每个可具有在其中金属氮化物层、金属层、导电盖层和间隙填充金属层被顺序地层叠的结构。金属氮化物层和金属层的每个可以包括从由以下构成的组中选择出的至少一种金属：钛(Ti)、钨(W)、钌(Ru)、铌(Nb)、钼(Mo)、铪(Hf)、镍(Ni)、钴(Co)、铂(Pt)、镱(Yb)、铽(Tb)、镝(Dy)、铒(Er)和钯(Pd)。金属氮化物层和金属层每个可以通过利用ALD工艺、金属有机ALD(MOALD)工艺、或金属有机CVD(MOCVD)工艺形成。导电盖层可以用作保护层，该保护层配置为防止金属层的表面的氧化。此外，导电盖层可以用作浸润层，该浸润层配置为促进另一导电层在金属层上的沉积。导电盖层可以包括金属氮化物，例如，TiN、TaN、或其组合，但是发明构思不限于此。间隙填充金属层可以在导电盖层上延伸。间隙填充金属层可以包括钨(W)层。间隙填充金属层可以通过利用ALD工艺、CVD工艺、或PVD工艺形成。间隙填充金属层可以填充由形成在导电盖层的顶表面中的区域间台阶部形成的凹陷空间，而没有空隙。在一些实施方式中，第一栅线152可具有不同于第二栅线154的构造。在一些实施方式中，第一栅线152可以包括TiAlC/TiN/W的层叠结构或TiN/TaN/TiAlC/TiN/W的层叠结构，第二栅线154可以包括TiN/TaN/TiN/TiAlC/TiN/W的层叠结构。第一栅线152的TiAlC层可以用作用于控制功函数的含金属层，第二栅线154的TiN层可以用作用于控制功函数的含金属层。
第一栅线152和第二栅线154之间的界面部分可以沿在第一和第二鳍型有源区F1和F2的高度方向(Z方向)上的直线与区域间台阶部108A对准。
第一源漏区162可以形成在基板110的第一区I中的第一栅线152两侧上的第一鳍型有源区F1中。第二源漏区164可以形成在基板110的第二区II中的第二栅线154两侧上的第二鳍型有源区F2中。
虽然未示出，第一源漏区162和第二源漏区164可以包括分别从第一鳍型有源区F1和第二鳍型有源区F2外延生长的半导体层。第一源漏区162和第二源漏区164每个可具有包括多个外延生长SiGe层的嵌入SiGe结构、外延生长硅层或外延生长SiC层。第一源漏区162可具有不同于第二源漏区164的构造。
在参考图1A和1B描述的IC器件100A中，基板110的底表面BS1可以设置在不同的水平处，形成在第一区I中的第一鳍型有源区F1可具有与形成在第二区II中的第二鳍型有源区F2不同的宽度。因此，基板110的底表面BS1可以形成在第一区I和第二区II中的不同的水平处，鳍型有源区可以形成为根据形成在第一区I和第二区II中的每个器件的结构和特性而在第一区I和第二区II中具有不同的宽度。因此，在高度缩小尺寸的FinFET中可以控制漏电流，并且晶体管的性能可以提高。此外，能够具有不同的功能的多栅晶体管可以形成在第一区I和第二区II中。
图2A至2C是根据其他示例实施方式的IC器件100B、100C和100D的截面图，其对应于图1A的线B-B’。在图2A至2C中，相同的附图标记用来表示与图1A和1B中相同的元件，并且对其的详细说明被省略。
图2A所示的IC器件100B可具有与图1A和1B所示的IC器件100A大体相同的构造，除了IC器件100B包括第一器件隔离层120A和第二器件隔离层130A代替第一器件隔离层120和第二器件隔离层130之外。
在图2A所示的IC器件100B中，第一器件隔离层120A可具有与第二器件隔离层130A不同的层叠结构。
第一器件隔离层120A可以形成在第一鳍型有源区F1的外围上以在第一鳍型有源区F1的第一底部单元BS11和第一基础单元B1上延伸或覆盖第一鳍型有源区F1的第一底部单元BS11和第一基础单元B1。第一器件隔离层120A可以包括顺序地层叠在第一底部单元BS11和第一基础单元B1上的第一绝缘衬垫122、第一应力源衬垫(stressor liner)124和第一掩埋绝缘层126。第一绝缘衬垫122可以形成为与第一鳍型有源区F1的第一基础单元B1的两个侧壁接触。第一应力源衬垫124可以沿着第一鳍型有源区F1的第一基础单元B1的两个侧壁延伸使得第一绝缘衬垫122在第一应力源衬垫124和第一鳍型有源区F1的第一基础单元B1的两个侧壁之间。第一掩埋绝缘层126可以形成在第一应力源衬垫124上以在第一底部单元BS11和第一基础单元B1上延伸或覆盖第一底部单元BS11和第一基础单元B1。
第一绝缘衬垫122可以包括第一氧化物层。例如，第一绝缘衬垫122可以包括自然氧化物层。在一些实施方式中，形成第一绝缘衬垫122的第一氧化物层可以通过使第一鳍型有源区F1的表面热氧化而获得。在一些实施方式中，第一绝缘衬垫122可具有大约至大约的厚度。
第一应力源衬垫124可以包括能够施加第一应力到第一导电型沟道区CH1的材料。第一应力源衬垫124可以用来将第一应力引入到第一鳍型有源区F1的第一导电型沟道区CH1中并增大第一导电型沟道区CH1中的载流子迁移率。在一些实施方式中，当第一导电型沟道区CH1是N型沟道区时，第一应力源衬垫124可以包括能够施加张应力到第一导电型沟道区CH1的材料。例如，第一应力源衬垫124可以包括氮化硅(SiN)、氮氧化硅(SiON)、硅硼氮化物(SiBN)、碳化硅(SiC)、SiC:H、SiCN、SiCN:H、SiOCN、SiOCN:H、碳氧化硅(SiOC)、二氧化硅(SiO2)、多晶硅(多晶硅)或其组合。在一些实施方式中，第一应力源衬垫124可具有大约至大约的厚度。
第一掩埋绝缘层126可以包括第二氧化物层。第一氧化物层和第二氧化物层可以是通过使用不同的方法形成的氧化物层。在一些实施方式中，形成第一掩埋绝缘层126的第二氧化物层可以包括通过使用沉积工艺或涂覆工艺形成的层。在一些实施方式中，第一掩埋绝缘层126可以包括通过使用可流动式化学气相沉积(FCVD)工艺或旋涂工艺形成的氧化物层。例如，第一掩埋绝缘层126可以包括氟化硅酸盐玻璃(FSG)、未掺杂硅酸盐玻璃(USG)、硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PSG)、可流动氧化物(FOX)、等离子体增强正硅酸乙酯(PE-TEOS)、或tonen硅氮烷(TOSZ,tonen silazene)，但是发明构思不限于此。
第二器件隔离层130A可以形成在第二鳍型有源区F2的外围上以在第二鳍型有源区F2的第二底部单元BS12和第二基础单元B2上延伸或覆盖第二鳍型有源区F2的第二底部单元BS12和第二基础单元B2。第二器件隔离层130A可以包括顺序地层叠在第二鳍型有源区F2的第二底部单元BS12和第二基础单元B2上的第二绝缘衬垫132、第二应力源衬垫134和第二掩埋绝缘层136。
第二绝缘衬垫132可以形成为与第二鳍型有源区F2的第二底部单元BS12和第二基础单元B2接触。第二应力源衬垫134可以形成为在第二鳍型有源区F2的第二底部单元BS12和第二基础单元B2上延伸或覆盖第二鳍型有源区F2的第二底部单元BS12和第二基础单元B2，使得第二绝缘衬垫132在第二应力源衬垫134与第二鳍型有源区F2的第二底部单元BS12及第二基础单元B2之间。第二掩埋绝缘层136可以形成为在第二鳍型有源区F2的第二底部单元BS12和第二基础单元B2上延伸或覆盖第二鳍型有源区F2的第二底部单元BS12和第二基础单元B2，使得第二绝缘衬垫132和第二应力源衬垫134在第二掩埋绝缘层136与第二鳍型有源区F2的第二底部单元BS12及第二基础单元B2之间。
第二绝缘衬垫132可以包括第三氧化物层。例如，第二绝缘衬垫132可以包括自然氧化物层。第二绝缘衬垫132可以通过氧化第二鳍型有源区F2的表面而获得。例如，第二绝缘衬垫132可以包括通过使用热氧化工艺形成的氧化物层。在一些实施方式中，形成第二绝缘衬垫132的第三氧化物层可以包括通过使用与形成第一绝缘衬垫122的第一氧化物层相同的工艺形成的相同的材料层。在一些实施方式中，第二绝缘衬垫132可具有大约至大约的厚度。第二应力源衬垫134可以包括能够施加第二应力到第二导电型沟道区CH2的材料。第二应力可以不同于第一应力。第二应力源衬垫134可以用来将第二应力引入到第二鳍型有源区F2的第二导电型沟道区CH2中并增大第二导电型沟道区中的载流子迁移率。在一些实施方式中，当第二导电型沟道区CH2是P型沟道区时，第二应力源衬垫134可以包括能够施加压应力到第二导电型沟道区CH2的材料。例如，第二应力源衬垫134可以包括SiN、SiON、SiBN、SiC、SiC:H、SiCN、SiCN:H、SiOCN、SiOCN:H、SiOC、SiO2、多晶硅、或其组合。在一些实施方式中，第二应力源衬垫134可具有大约至大约的厚度。在一些实施方式中，第一应力源衬垫124和第二应力源衬垫134可以包括能够施加不同的应力到相邻沟道区的相同的材料。第一应力源衬垫124和第二应力源衬垫134可具有相同的厚度或不同的厚度。第一应力源衬垫124和第二应力源衬垫134可以包括通过使用不同的工艺形成的层。
第二掩埋绝缘层136可以包括第四氧化物层。第二掩埋绝缘层136可以包括通过使用沉积工艺或涂覆工艺形成的层。在一些实施方式中，第二掩埋绝缘层136可以包括通过使用FCVD工艺或旋涂工艺形成的氧化物层。例如，第二掩埋绝缘层136可以包括FSG、USG、BPSG、PSG、FOX、PE-TEOS、或TOSZ。在一些实施方式中，形成第二掩埋绝缘层136的第四氧化物层可以包括通过使用与形成第一掩埋绝缘层126的第二氧化物层相同的工艺形成的相同的材料。
在形成于第一区I中的第一器件隔离层120A和形成于第二区II中的第二器件隔离层130A之间的界面部分可以沿在第一和第二鳍型有源区F1和F2的高度方向(Z方向)上的直线与区域间台阶部108A对准。此外，在第一区I中形成第一器件隔离层120A的第一应力源衬垫124与第二区II中形成第二器件隔离层130A的第二应力源衬垫134之间的界面部分可以沿在第一和第二鳍型有源区F1和F2的高度方向(Z方向)上的直线与区域间台阶部108A对准。
此外，在区域间台阶部108A与第一和第二应力源衬垫124和134之间的界面部分可以沿在第一和第二鳍型有源区F1和F2的高度方向(Z方向)上的直线与第一栅线152和第二栅线154之间的界面部分对准。
在图2A所示的IC器件100B中，形成在第一区I中的第一器件隔离层120A可以包括第一应力源衬垫124，该第一应力源衬垫124可以沿着第一鳍型有源区F1的两个侧壁延伸以施加第一应力到第一鳍型有源区F1的第一导电型沟道区CH1。此外，形成在第二区II中的第二器件隔离层130A可以包括第二应力源衬垫134，该第二应力源衬垫134可以沿着第二鳍型有源区F2的两个侧壁延伸以施加第二应力到第二鳍型有源区F2的第二导电型沟道区CH2。第二应力可以不同于第一应力。因此，不同的应力可以被施加以独立地增大第一鳍型有源区F1的第一导电型沟道区CH1和第二鳍型有源区F2的第二导电型沟道区CH2每个中的载流子迁移率。结果，形成在第一区I和第二区II中的晶体管的性能可以提高。
图2B所示的IC器件100C可具有与图1A和1B所示的IC器件100A大体相同的构造，除了第一鳍型有源区F1和第二鳍型有源区F2每个包括异质材料之外。
更具体地，如图2B示，第一插入层FL1包括与形成第一鳍型有源区F1的剩余部分的材料不同的材料，并且可以形成在第一鳍型有源区F1的与第一区I中的第一底部单元BS11相邻的最低部分中，或者在邻近于第一鳍型有源区F1的最低部分的部分中。此外，第二插入层FL2包括与形成第二鳍型有源区F2的剩余部分的材料不同的材料，并且可以形成在第二鳍型有源区F2的与第二区II中的第二底部单元BS12相邻的最低部分中，或者在邻近于第二鳍型有源区F2的最低部分的部分中。例如，第一插入层FL1和第二插入层FL2可以包括锗，第一和第二鳍型有源区F1和F2的剩余部分可以包括硅。
虽然图2B示出第一和第二插入层FL1和FL2设置在与第一底部单元BS11基本相同的水平上的情况，但是根据发明构思的第一插入层FL1和第二插入层FL2的位置不限于图2B所示的示例。第一插入层FL1和第二插入层FL2可以在比第一底部单元BS11延伸的水平更高的水平或者更低的水平上延伸，或者可以在比第二底部单元BS12延伸的水平更高的水平或更低的水平上延伸。此外，第一插入层FL1和第二插入层FL2可以在相同的水平上延伸或者在不同的水平上延伸。
图2C所示的IC器件100D可具有与图2A所示的IC器件100B大体相同的构造，除了第一鳍型有源区F1和第二鳍型有源区F2每个包括异质材料之外。
更具体地，如图2C所示，第一插入层FL1包括与形成第一鳍型有源区F1的剩余部分的材料不同的材料，并且可以形成在第一鳍型有源区F1的与第一区I中的第一底部单元BS11相邻的最低部分中。此外，第二插入层FL2包括与形成第二鳍型有源区F2的剩余部分的材料不同的材料，并且可以形成在第二鳍型有源区F2的与第二区II中的第二底部单元BS12相邻的最低部分中。例如，第一插入层FL1和第二插入层FL2可以包括锗，第一和第二鳍型有源区F1和F2的剩余部分可以包括硅。
图3A是根据其他示例实施方式的IC器件200A的一些元件的平面布局图，图3B是沿图3A的线B-B’获得的截面图。
在图3A和3B中，相同的附图标记用来表示与图1A和1B中相同的元件，并且对其的详细说明被省略。
IC器件200A可以包括多个第一鳍型有源区F1和多个第二鳍型有源区F2，该多个第一鳍型有源区F1可以在第一区I中在垂直于基板110的主表面的方向(Z方向)上突出，该多个第二鳍型有源区F2可以在第二区II中在垂直于基板110的主表面的方向(Z方向)上突出。基板110的主表面包括在第一区I和第二区II中处于不同水平的非共面的第一表面和第二表面。
多个第一鳍型有源区F1可以在基板110上直线地延伸并在纵向方向(Y方向)上彼此平行。每个第一鳍型有源区F1可具有第一基础单元B1，该第一基础单元B1在横向方向(X方向)上具有第一基础宽度WB1。多个第一鳍型有源区F1的多个第一导电型沟道区CH1的每个可以从第一器件隔离层120突出，并可具有小于第一基础宽度WB1的第一上部宽度WT1。
多个第二鳍型有源区F2可以在基板110上直线地延伸并在纵向方向(Y方向)上彼此平行。每个第二鳍型有源区F2在横向方向(X方向)上可具有小于第一基础宽度WB1的第二基础宽度WB2。多个第二鳍型有源区F2的多个第二导电型沟道区CH2的每个可以从第二器件隔离层130突出，并可具有小于第二基础宽度WB2并且小于第一上部宽度WT1的第二上部宽度WT2。
IC器件200A的基板110可以包括多个第一鳍型有源区F1和分别设置在多个第二鳍型有源区F2之间的多个底表面(参考图3B中的BS2)。区域间台阶部108B可以形成在多个底表面BS2之一上，其在多个第一鳍型有源区F1和多个第二鳍型有源区F2之间的界面部分中的区域间隔离区IR1中。
区域间台阶部108B可以在多个第一鳍型有源区F1和多个第二鳍型有源区F2的纵向方向(Y方向)上延伸。区域间台阶部108B可以沿着第一区I和第二区II之间的界面部分BN延伸，界面部分BN在图3A中以虚线示出。
多个第一鳍型有源区F1和多个第二鳍型有源区F2可以彼此平行延伸使得区域间台阶部108B在多个第一鳍型有源区F1和多个第二鳍型有源区F2之间。多个第一鳍型有源区F1和多个第二鳍型有源区F2可以在多个第一鳍型有源区F1和多个第二鳍型有源区F2的横向方向(X方向)上分别以第一节距PCH1和第二节距PCH2设置。第一节距PCH1可以等于第二节距PCH2。
多个第一鳍型有源区F1可以在横向方向(X方向)上彼此离开第一间隔D11设置，多个第二鳍型有源区F2可以在横向方向(X方向)上彼此离开第二间隔D12设置。第二间隔D12可以大于第一间隔D11。
第一鳍型有源区F1和第二鳍型有源区F2可以跨过区域间隔离区IR1彼此面对，并可以彼此间隔开第三间隔D13。第三间隔D13可以大于第一间隔D11并且小于第二间隔D12。
设置在基板110上的多个第一鳍型有源区F1的两侧以及多个第二鳍型有源区F2的两侧上的底表面BS2可以在第一区I和第二区II中在不同的水平处延伸。如图3B所示，每个底表面BS2可以包括在第一区I中的第一基础水平LB21的高度上延伸的第一底部单元BS21和在第二区II中的第二基础水平LB22的高度上延伸的第二底部单元BS22。第二基础水平LB22可以低于第一基础水平LB21。区域间台阶部108B可以由于第一基础水平LB21和第二基础水平LB22之间的高度差ΔH2而形成。
区域间台阶部108B可以沿着在第一底部单元BS21和第二底部单元BS22之间的界面部分延伸。多个第一鳍型有源区F1的每个的邻近第一底部单元BS21的最低部分可以设置在比多个第二鳍型有源区F2的每个的邻近第二底部单元BS22的最低部分高的水平处。
多个第一鳍型有源区F1的每个的最远离基板110的第一尖端部分T21可以位于第一尖端水平LT21。多个第二鳍型有源区F2的每个的最远离基板110的第二尖端部分T22可以位于第二尖端水平LT22。在一些实施方式中，第一尖端水平LT21可以是与第二尖端水平LT22相同的水平。在一些其它实施方式中，第二尖端水平LT22可以是比第一尖端水平LT21低的水平。
由于第二底部单元BS22的第二基础水平LB22低于第一底部单元BS21的第一基础水平LB21，所以第二鳍型有源区F2的高度H22可以大于第一鳍型有源区F1的高度H21。
从区域间台阶部108B到多个第一鳍型有源区F1中最靠近区域间台阶部108B的一个第一鳍型有源区F1的最短距离L21可以大于从区域间台阶部108B到多个第二鳍型有源区F2中最靠近区域间台阶部108B的一个第二鳍型有源区F2的最短距离L22。
第一器件隔离层120可以形成在第一区I中的基板110的底表面BS2上并且在多个第一鳍型有源区F1的每个的第一基础单元B1的两个侧壁上延伸或者覆盖多个第一鳍型有源区F1的每个的第一基础单元B1的两个侧壁。第二器件隔离层130可以形成在第二区II中的基板110的底表面BS2上并且在多个第二鳍型有源区F2的每个的第二基础单元B2的两个侧壁上延伸或者覆盖多个第二鳍型有源区F2的每个的第二基础单元B2的两个侧壁。
第一深沟槽DT21可以形成在第一区I中并且与区域间台阶部108间隔开使得多个第一鳍型有源区F1在第一深沟槽DT21和区域间台阶部108B之间。第一深沟槽DT21可具有在低于第一基础水平LB21的第一深度水平LD21处延伸的底表面。第一深沟槽DT21可以用第一器件间隔离层112填充。
第二深沟槽DT22可以形成在第二区II中并且与区域间台阶部108B间隔开，使得多个第二鳍型有源区F2在第二深沟槽DT22和区域间台阶部108B之间。第二深沟槽DT22可具有在低于第二基础水平LB22的第二深度水平LD22处延伸的底表面。第二深沟槽DT22可以用第二器件间隔离层114填充。
第一器件间隔离层112和第二器件间隔离层114的每个可以包括包含硅的绝缘层(诸如硅氧化物层、硅氮化物层、硅氮氧化物层和硅碳氮化物层)、多晶硅或其组合，但是发明构思不限于此。
第一器件隔离层120和第二器件隔离层130之间的界面部分可以沿在第一和第二鳍型有源区F1和F2的高度方向(Z方向)上的直线与区域间台阶部108B对准。因此，在第一器件隔离层120和第二器件隔离层130之间的界面部分可以垂直地交叠区域间台阶部108B。
第一栅线152和第二栅线154之间的界面部分可以沿在第一和第二鳍型有源区F1和F2的高度方向(Z方向)上的直线与区域间台阶部108B对准。
此外，在区域间台阶部108B与第一和第二器件隔离层120和130之间的界面部分可以沿在第一和第二鳍型有源区F1和F2的高度方向(Z方向)上的直线与第一栅线152和第二栅线154之间的界面部分对准。
图3A和3B示出在其中四个第一鳍型有源区F1形成在第一区I中并且四个第二鳍型有源区F2形成在第二区II中的示例，但是发明构思不限于此。例如，两个、三个、五个或更多鳍型有源区可以形成在第一区I和第二区II的每个中并且彼此平行地延伸。此外，图3B示出在其中多个第一鳍型有源区F1和多个第二鳍型有源区F2每个的两个侧壁都具有相对于在垂直于基板110的主表面的方向(Z方向)上延伸的中心线大致对称的轮廓的示例。然而，发明构思不限于此，多个第一鳍型有源区F1和多个第二鳍型有源区F2中至少一些的每个的两个侧壁可具有相对于该中心线不对称的轮廊。
在参考图3A和3B描述的IC器件200A中，基板110的底表面BS2可以在第一区I和第二区II中形成在不同的水平处，形成在第一区I中的第一鳍型有源区F1可以形成为具有与形成在第二区II中的第二鳍型有源区F2不同的宽度。因此，底表面BS2可以在第一区I和第二区II中形成在不同的水平处，并且第一和第二鳍型有源区F1和F2可以形成为根据形成在第一区I和第二区II中的每个器件的结构和特性而具有不同的宽度。因此，在高度缩小尺寸的FinFET中可以控制漏电流，并且晶体管的性能可以提高。此外，能够具有不同的功能的多栅晶体管可以形成在第一区I和第二区II中。
在一些实施方式中，形成在IC器件200A的第二区II中的多个第二鳍型有源区F2的每个的至少一部分第二导电型沟道区CH2可以包括与第二导电型沟道区CH2的剩余部分不同的材料。例如，多个第二鳍型有源区F2的每个的第二导电型沟道区CH2的被选定的部分区域可以包括锗，第二导电型沟道区CH2的剩余区域可以包括硅。
在一些实施方式中，在IC器件200A中，多个第一鳍型有源区F1的每个可以还包括图2B所示的第一插入层FL1，多个第二鳍型有源区F2的每个可以还包括图2B所示的第二插入层FL2。
图4A是根据另一示例实施方式的IC器件200B的截面图，其对应于图3A的线B-B’。在图4A中，相同的附图标记用来表示与图1A至3B中的元件相同的元件，对其的详细说明被省略。
图4A所示的IC器件200B可具有与图3A和3B所示的IC器件200A大体相同的构造，除了IC器件200B包括第一器件隔离层120A和第二器件隔离层130A代替第一器件隔离层120和第二器件隔离层130之外。
在图4A所示的IC器件200B中，第一器件隔离层120A可具有与第二器件隔离层130A不同的层叠结构。第一器件隔离层120A和第二器件隔离层130A的详细说明与参考图2A的描述相同。
在图4A所示的IC器件200B中，在区域间台阶部108B与第一和第二应力源衬垫124和134之间的界面部分可以沿在第一和第二鳍型有源区F1和F2的高度方向(Z方向)上的直线与第一栅线152和第二栅线之间的界面部分对准并且垂直地交叠第一栅线152和第二栅线154之间的界面部分。
图4B是根据另一示例实施方式的IC器件200C的一些元件的截面图。图4B示出IC器件200C的对应于区域“IVB”的一部分，该区域“IVB”在图4A中以交替的长短虚线示出。在图4B中，相同的附图标记用来表示与图1A至4A相同的元件，对其的详细说明被省略。
图4B所示的IC器件200C可具有与图4A所示的IC器件200B大体相同的构造，除了第一区I中的第一器件隔离层120B中包括的第一应力源衬垫124B的厚度D1大于第二区II中的第二器件隔离层130B中包括的第二应力源衬垫134B的厚度D2之外。
在一些实施方式中，第一导电型沟道区CH1可以是N型沟道区，第二导电型沟道区CH2可以是P型沟道区。在此情况下，第一应力源衬垫124B可以包括能够施加张应力到第一导电型沟道区CH1的材料，第二应力源衬垫134B可以包括能够施加压应力到第二导电型沟道区CH2的材料。例如，第一应力源衬垫124B可以包括SiN，第二应力源衬垫134B可以包括多晶硅，但是发明构思不限于此。在一些实施方式中，第一应力源衬垫124B可具有大约至大约的厚度，第二应力源衬垫134B可具有大约至大约的厚度，但是发明构思不限于此。
此外，第一台阶部ST1可以形成在第一器件隔离层120B的顶表面中的第一应力源衬垫124B的顶表面与第一掩埋绝缘层126的顶表面之间，该第一器件隔离层120B覆盖第一区I中的第一鳍型有源区F1的第一基础单元B1的两个侧壁。在第一台阶部ST1处，第一应力源衬垫124B可以从第一掩埋绝缘层126的顶表面突出与第一高度S1一样多。与第一台阶部ST1的顶表面的形状对应的第一突起PR1可以形成在第一栅绝缘层142B的覆盖第一台阶部ST1的部分中。此外，第二台阶部ST2可以形成在第二器件隔离层130B的顶表面中的第二应力源衬垫134B的顶表面与第二掩埋绝缘层136的顶表面之间，该第二器件隔离层130B覆盖第二区II中的第二鳍型有源区F2的第二基础单元B2的两个侧壁。在第二台阶部ST2处，第二应力源衬垫134B可以从第二掩埋绝缘层136的顶表面突出与第二高度S2一样多。第二高度S2可以低于第一高度S1。与第一台阶部ST1的顶表面的形状对应的第二突起PR2可以形成在第二栅绝缘层142B的覆盖第二台阶部ST2的部分上。第二突起PR2可具有比第一突起PR1更小的尺寸。
虽然已经参考图4B描述了仅一个第一鳍型有源区F1、一个第二鳍型有源区F2和设置在其附近的一些元件，但是与参考图4B描述的相同的构造可以应用于包括如图4A所示的多个第一鳍型有源区F1和多个第二鳍型有源区F2的IC器件。
在图4A和4B中示出的IC器件200B和200C中，形成在第一区I中的第一器件隔离层120A和120B可以包括第一应力源衬垫124和124B，该第一应力源衬垫124和124B可以沿着多个第一鳍型有源区F1的两个侧壁延伸使得第一应力可以施加到多个第一鳍型有源区F1的第一导电型沟道区CH1。此外，形成在第二区II中的第二器件隔离层130A和130B可以包括第二应力源衬垫134和134B，该第二应力源衬垫134和134B可以沿着多个第二鳍型有源区F2的两个侧壁延伸使得第二应力可以施加到多个第二鳍型有源区F2的第二导电型沟道区CH2。第二应力可以不同于第一应力。因此，不同的应力可以被施加使得可以在多个第一鳍型有源区F1的第一导电型沟道区CH1和多个第二鳍型有源区F2的第二导电型沟道区CH2的每个中独立地提高载流子迁移率。结果，形成在第一区I和第二区II中的晶体管的性能可以提高。
图5A是根据其他示例实施方式的IC器件300的一些元件的平面布局图，图5B是沿图5A的线B-B’获得的截面图。
在图5A和5B中，相同的附图标记用来表示与图1A至3B中相同的元件，并且对其的详细说明被省略。
IC器件300可以包括多个第一鳍型有源区F1和多个第二鳍型有源区F2，该多个第一鳍型有源区F1可以在第一区I中在垂直于基板110的主表面的方向(Z方向)上突出，该多个第二鳍型有源区F2可以在第二区II中在垂直于基板110的主表面的方向(Z方向)上突出。
IC器件300的基板110可具有分别插置在多个第一鳍型有源区F1和多个第二鳍型有源区F2之间的多个底表面(参考图5B中的BS3)。区域间台阶部108C可以形成在多个底表面BS3之一中，其在多个第一鳍型有源区F1和多个第二鳍型有源区F2之间的界面部分中的区域间隔离区IR2中。
区域间台阶部108C可以在多个第一鳍型有源区F1和多个第二鳍型有源区F2的纵向方向(Y方向)上延伸。区域间台阶部108C可以沿着第一区I和第二区II之间的界面部分BN延伸，其在图5A中以虚线示出。
多个第一鳍型有源区F1和多个第二鳍型有源区F2可以彼此平行延伸使得区域间台阶部108C在多个第一鳍型有源区F1和多个第二鳍型有源区F2之间。多个第一鳍型有源区F1可以在横向方向(X方向)上以第一节距PCH1设置。多个第二鳍型有源区F2可以在横向方向(X方向)上以第二节距PCH2设置。第一节距PCH1可以等于第二节距PCH2。
多个第一鳍型有源区F1可以在横向方向(X方向)上彼此离开第一间隔D21设置，多个第二鳍型有源区F2可以在横向方向(X方向)上彼此离开第二间隔D22设置。第二间隔D22可以大于第一间隔D21。
第一鳍型有源区F1和第二鳍型有源区F2可以跨过区域间隔离区IR2彼此面对，并可以彼此间隔开第三间隔D23。第三间隔D23可以大于第一间隔D21并大于第二间隔D22。
设置在基板110上的多个第一鳍型有源区F1的每个的两侧以及多个第二鳍型有源区F2的每个的两侧上的底表面BS3可以在第一区I和第二区II中在不同的水平处延伸。如图5B所示，每个底表面BS3可以包括在第一区I中的第一基础水平LB31的高度上延伸的第一底部单元BS31和在第二区II中的第二基础水平LB32的高度上延伸的第二底部单元BS32。第二基础水平LB32可以低于第一基础水平LB31。区域间台阶部108C可以由于第一基础水平LB31和第二基础水平LB32之间的高度差ΔH3而形成。
区域间台阶部108C可以沿着在第一底部单元BS31和第二底部单元BS32之间的界面部分延伸。多个第一鳍型有源区F1的每个的邻近第一底部单元BS31的最低部分可以设置在比多个第二鳍型有源区F2的每个的邻近第二底部单元BS32的最低部分高的水平处。
多个第一鳍型有源区F1的每个的最远离基板110的第一尖端部分T31可以位于第一尖端水平LT31。多个第二鳍型有源区F2的每个的最远离基板110的第二尖端部分T32可以位于第二尖端水平LT32。在一些实施方式中，第一尖端水平LT31可以是与第二尖端水平LT32相同的水平。在一些其它实施方式中，第二尖端水平LT32可以是比第一尖端水平LT31低的水平。
由于第二底部单元BS32的第二基础水平LB32低于第一底部单元BS31的第一基础水平LB31，所以第二鳍型有源区F2的高度H32可以大于第一鳍型有源区F1的高度H31。
从区域间台阶部108C到多个第一鳍型有源区F1中最靠近区域间台阶部108C的一个第一鳍型有源区F1的最短距离L31可以大于从区域间台阶部108C到多个第二鳍型有源区F2中最靠近区域间台阶部108C的一个第二鳍型有源区F2的最短距离L32。
第一深沟槽DT31可以形成在第一区I中并且与区域间台阶部108C间隔开使得多个第一鳍型有源区F1在第一深沟槽DT31和区域间台阶部108C之间。第一深沟槽DT31可具有在低于第一基础水平LB31的第一深度水平LD31处延伸的底表面。第一深沟槽DT31可以用第一器件间隔离层112填充。
第二深沟槽DT32可以形成在第二区II中并且与区域间台阶部108C间隔开，使得多个第二鳍型有源区F2在第二深沟槽DT32和区域间台阶部108C之间。第二深沟槽DT32可具有在低于第二基础水平LB32的第二深度水平LD32处延伸的底表面。第二深沟槽DT32可以用第二器件间隔离层114填充。
第一器件隔离层120和第二器件隔离层130之间的界面部分可以沿在第一和第二鳍型有源区F1和F2的高度方向(Z方向)上的直线与区域间台阶部108C对准。因此，在第一器件隔离层120和第二器件隔离层130之间的界面部分可以垂直地交叠区域间台阶部108C。
第一栅线152和第二栅线154之间的界面部分可以沿在第一和第二鳍型有源区F1和F2的高度方向(Z方向)上的直线与区域间台阶部108C对准。
此外，在区域间台阶部108C与第一和第二器件隔离层120和130之间的界面部分可以沿在第一和第二鳍型有源区F1和F2的高度方向(Z方向)上的直线与第一栅线152和第二栅线154之间的界面部分对准。
在一些实施方式中，IC器件300可以包括参考图2A描述的第一器件隔离层120A和第二器件隔离层130A，代替第一器件隔离层120和第二器件隔离层130。
在一些实施方式中，形成在IC器件300的第二区II中的多个第二鳍型有源区F2的每个的至少一部分第二导电型沟道区CH2可以包括与第二导电型沟道区CH2的剩余部分不同的材料。例如，多个第二鳍型有源区F2的每个的第二导电型沟道区CH2的被选定部分区域可以包括锗，第二导电型沟道区CH2的剩余区域可以包括硅。
在一些实施方式中，在IC器件300中，多个第一鳍型有源区F1的每个可以还包括图2B所示的第一插入层FL1，多个第二鳍型有源区F2的每个可以还包括图2B所示的第二插入层FL2。
图6是根据另一示例实施方式的IC器件400的部分的截面图。
在图6中，相同的附图标记用来表示与图1A至5B中的元件相同的元件，对其的详细说明被省略。
参考图6，IC器件400的基板110可具有分别插置在多个第一鳍型有源区F1和多个第二鳍型有源区F2之间的多个底表面BS4。区域间台阶部108D可以形成在多个底表面BS4之一中，其可以在多个第一鳍型有源区F1和多个第二鳍型有源区F2之间的界面部分中。
区域间台阶部108D可以在多个第一鳍型有源区F1和多个第二鳍型有源区F2的纵向方向(Y方向)上延伸。区域间台阶部108D可以沿着第一区I和第二区II之间的界面部分延伸。
多个第一鳍型有源区F1和多个第二鳍型有源区F2可以彼此平行延伸使得区域间台阶部108D在多个第一鳍型有源区F1和多个第二鳍型有源区F2之间。
基板110的多个底表面BS4可以在第一区I和第二区II中在不同的水平处延伸。每个底表面BS4可以包括在第一区I中的第一基础水平LB41的高度上延伸的第一底部单元BS41和在第二区II中的第二基础水平LB42的高度上延伸的第二底部单元BS42，该第二基础水平LB42低于第一基础水平LB41。区域间台阶部108D可以由于第一基础水平LB41和第二基础水平LB42之间的高度差ΔH4而形成。
区域间台阶部108D可以沿着第一底部单元BS41和第二底部单元BS42之间的界面部分延伸。多个第一鳍型有源区F1的每个的邻近第一底部单元BS41的最低部分可以设置在比多个第二鳍型有源区F2的每个的邻近第二底部单元BS42的最低部分高的水平处。
深沟槽DT4可以形成在第一区I中远离区域间台阶部108D的位置处使得多个第一鳍型有源区F1在深沟槽DT4和区域间台阶部108D之间。深沟槽DT4可具有在低于第一基础水平LB41的深度水平LD4上延伸的底表面。深沟槽DT4可以用第一器件间隔离层112填充。
形成在第二区II中的第二底部单元BS42的第二基础水平LB42可以等于或类似于作为深沟槽DT4的底部水平的深度水平LD4。因此，形成在第二区II中的第二器件隔离层130的底表面可以处于与深沟槽DT4的底表面基本上相同的水平。在一些实施方式中，第二基础水平LB42可以低于深度水平LD4。在一些其它实施方式中，第二基础水平LB42可以低于第一基础水平LB41并高于深度水平LD4。
多个第一鳍型有源区F1的每个的最远离基板110的第一尖端部分T41可以位于第一尖端水平LT41。多个第二鳍型有源区F2的每个的最远离基板110的第二尖端部分T42可以位于第二尖端水平LT42。在一些实施方式中，第一尖端水平LT41可以是与第二尖端水平LT42相同的水平。在一些其它实施方式中，第二尖端水平LT42可以是比第一尖端水平LT41低的水平。
由于第二底部单元BS42的第二基础水平LB42低于第一底部单元BS41的第一基础水平LB41，所以第二鳍型有源区F2的高度H42可以大于第一鳍型有源区F1的高度H41。
从区域间台阶部108D到多个第一鳍型有源区F1中最靠近区域间台阶部108D的一个第一鳍型有源区F1的最短距离L41可以大于从区域间台阶部108D到多个第二鳍型有源区F2中最靠近区域间台阶部108D的一个第二鳍型有源区F2的最短距离L42。
第一器件隔离层120和第二器件隔离层130之间的界面部分可以沿在第一和第二鳍型有源区F1和F2的高度方向(Z方向)上的直线与区域间台阶部108D对准。因此，在第一器件隔离层120和第二器件隔离层130之间的界面部分可以垂直地交叠区域间台阶部108D。
第一栅线152和第二栅线154之间的界面部分可以沿在第一和第二鳍型有源区F1和F2的高度方向(Z方向)上的直线与区域间台阶部108D对准。
此外，在区域间台阶部108D与第一和第二器件隔离层120和130之间的界面部分可以沿在第一和第二鳍型有源区F1和F2的高度方向(Z方向)上的直线与第一栅线152和第二栅线154之间的界面部分对准。
在一些实施方式中，IC器件400可以包括参考图2A描述的第一器件隔离层120A和第二器件隔离层130A，代替第一器件隔离层120和第二器件隔离层130。
在一些实施方式中，形成在IC器件400的第二区II中的多个第二鳍型有源区F2的每个的至少一部分第二导电型沟道区CH2可以包括与第二导电型沟道区CH2的剩余部分不同的材料。例如，多个第二鳍型有源区F2的每个的第二导电型沟道区CH2的被选定部分区域可以包括锗，第二导电型沟道区CH2的剩余区域可以包括硅。
在一些实施方式中，在IC器件400中，多个第一鳍型有源区F1的每个可以还包括图2B所示的第一插入层FL1，多个第二鳍型有源区F2的每个可以还包括图2B所示的第二插入层FL2。
图7A至7E是根据其他示例实施方式的IC器件500A的图示。更具体地，图7A是根据其他示例实施方式的IC器件500A的一些元件的平面布局图，图7B是沿图7A的线B-B’获得的截面图，图7C是沿图7A的线C-C’获得的截面图。图7D是沿图7A的线D-D’获得的截面图，图7E是沿图7A的线E-E’获得的截面图。在图7A至7E中，相同的附图标记用来表示与图1A至6中的元件相同的元件，并且对其的详细说明被省略。
参考图7A至7E，IC器件500A可以包括具有第一区I和第二区II的基板110。
多个第一鳍型有源区F1A和F1B可以在垂直于基板110的主表面的方向(Z方向)上从基板110的第一区I突出。多个第一鳍型有源区F1A和F1B每个可具有第一导电型沟道区CH1。多个第一鳍型有源区F1A和F1B的每个的两个侧壁可以用在第一导电型沟道区CH1下面的第一器件隔离层120覆盖。
多个第二鳍型有源区F2A和F2B可以在第一方向(Z方向)上从基板110的第二区II突出。多个第二鳍型有源区F2A和F2B的每个可具有第二导电型沟道区CH2。多个第二鳍型有源区F2A和F2B的每个的两个侧壁可以用在第二导电型沟道区CH2下面的第二器件隔离层130覆盖。
多个第一鳍型有源区F1A和F1B以及多个第二鳍型有源区F2A和F2B可以在一个方向(Y方向)上彼此平行地在基板110上延伸。
多个第一鳍型有源区F1A的每个可以与多个第一鳍型有源区F1B中任意一个一起沿直线延伸。多个第一鳍型有源区F1A可以与多个第一鳍型有源区F1B间隔开使得第一鳍型隔离区FS1在多个第一鳍型有源区F1A与在其延伸方向上的多个第一鳍型有源区F1B之间。
多个第二鳍型有源区F2A的每个可以与多个第二鳍型有源区F2B中任意一个一起沿直线延伸。多个第二鳍型有源区F2A可以与多个第二鳍型有源区F2B间隔开使得第二鳍型隔离区FS2在多个第二鳍型有源区F2A与在其延伸方向上的多个第二鳍型有源区F2B之间。
在一些实施方式中，第一鳍型隔离区FS1和第二鳍型隔离区FS2可以彼此连接并且沿直线延伸。在其它实施方式中，第一鳍型隔离区FS1可以与第二鳍型隔离区FS2间隔开。
第一鳍型有源区F1A和F1B的数目以及第二鳍型有源区F2A和F2B的数目不限于图7A至7E所示的示例，并且可以根据即将形成在基板110上的器件而被不同地选择。
在第一区I和第二区II中，多个正常栅线NG1和NG以及虚设栅线DG1和DG2可以在与多个第一鳍型有源区F1A和F1B以及多个第二鳍型有源区F2A和F2B的延伸方向(Y方向)交叉的方向(X方向)上延伸。虚设栅线DG1和DG2可以设置在第一鳍型隔离区FS1和第二鳍型隔离区FS2中。
多个第一鳍型有源区F1A和F1B的详细说明可以与参考图3A和3B描述的多个第一鳍型有源区F1的描述大体相同。
IC器件500A的基板110可具有分别可以插置在多个第一鳍型有源区F1A和F1B以及多个第二鳍型有源区F2A和F2B之间的多个底表面BS5。区域间台阶部108E可以形成在多个底表面BS5之一上，其可以在形成于多个第一鳍型有源区F1A和F1B与多个第二鳍型有源区F2A和F2B之间的界面部分中的区域间隔离区IR5中。
区域间台阶部108E可以在多个第一鳍型有源区F1A和F1B以及多个第二鳍型有源区F2A和F2B的纵向方向(Y方向)上延伸。区域间台阶部108E可以沿着第一区I和第二区II之间的界面部分BN延伸，其在图7A中以虚线示出。
多个第一鳍型有源区F1A和F1B以及多个第二鳍型有源区F2A和F2B可以彼此平行地延伸使得区域间台阶部108E在多个第一鳍型有源区F1A和F1B与多个第二鳍型有源区F2A和F2B之间。在多个第一鳍型有源区F1A和F1B以及多个第二鳍型有源区F2A和F2B的横向方向(X方向)上，多个第一鳍型有源区F1A和F1B可以以第一节距CH1设置，多个第二鳍型有源区F2A和F2B可以以第二节距PCH2设置。第一节距PCH1可以等于第二节距PCH2。
多个第一鳍型有源区F1A和F1B可以在横向方向(X方向)上彼此间隔开第一间隔D51，多个第二鳍型有源区F2A和F2B可以在横向方向(X方向)上彼此间隔开第二间隔D52。第二间隔D52可以大于第一间隔D51。
第一鳍型有源区F1A和F1B以及第二鳍型有源区F2A和F2B可以跨过区域间隔离区IR5彼此面对，并且可以彼此间隔开第三间隔D53。第三间隔D53可以大于第一间隔D51并且小于第二间隔D52。
底表面BS5可以在第一区I和第二区II中在不同的水平处延伸。区域间台阶部108E可以由于形成在第一区I和第二区II中的底表面BS5的高度差ΔH5而形成。
区域间台阶部108E可以沿着在第一区I中形成的第一底部单元BS51与在第二区II中形成的第二底部单元BS22之间的界面部分延伸。
从区域间台阶部108E到多个第一鳍型有源区F1A和F1B中最靠近区域间台阶部108E的一个第一鳍型有源区的最短距离L51可以大于从区域间台阶部108E到多个第二鳍型有源区F2A和F2B中最靠近区域间台阶部108E的一个第二鳍型有源区的最短距离L52。
如图7B中部分示出的，第一中间层IL1和第二栅绝缘层142可以插置在第一区I中的多个第一鳍型有源区F1A和F1B的第一导电型沟道区CH1与多个正常栅线NG1之间。此外，第二中间层IL2和第二栅绝缘层144可以插置在第二区II中的多个第二鳍型有源区F2A和F2B的第二导电型沟道区CH2与多个正常栅线NG2之间。
在IC器件500A的第一区I中，第一器件隔离层120可以在多个第一鳍型有源区F1A之间以及在多个第一鳍型有源区F1B之间提供绝缘区域。形成在第一区I的局部区域中的第一深沟槽DT51可以用第一器件间隔离层112填充。
第一鳍型隔离绝缘层522可以形成在第一区I中的第一鳍型隔离区FS1中，其在多个第一鳍型有源区F1A和多个第一鳍型有源区F1B之间、在与多个第一鳍型有源区F1A和F1B的延伸方向(Y方向)交叉的方向(X方向)上延伸。
第一鳍型隔离绝缘层522可以设置于在多个第一鳍型有源区F1A和F1B的主轴方向(图7A中的X方向)上彼此相邻的一对第一鳍型有源区F1A和F1B之间的区域中。此外，第一鳍型隔离绝缘层522可以在交叉多个第一鳍型有源区F1A和F1B的方向上延伸。
如图7D所示，第一鳍型隔离绝缘层522可具有处于比多个第一鳍型有源区F1A和F1B的顶表面高的水平的顶表面。然而，发明构思不限于图7D所示的示例，第一鳍型隔离绝缘层522可具有处于与多个第一鳍型有源区F1A和F1B的顶表面相同的水平的顶表面。如图7D所示，第一鳍型隔离绝缘层522可具有侧壁，该侧壁面对沿直线彼此相邻的一对第一鳍型有源区F1A和F1B中每个的一端并且在插置于所述一对第一鳍型有源区F1A和F1B之间的第一鳍型隔离区FS1中。第一鳍型隔离绝缘层522可以包括第一下部鳍型隔离绝缘层526和第一上部鳍型隔离绝缘层528。第一下部鳍型隔离绝缘层526可以填充鳍型隔离沟槽T53，该鳍型隔离沟槽T53可以在平行于多个正常栅线NG1和虚设栅线DG1的方向上延伸。第一上部鳍型隔离绝缘层528可以填充上部沟槽T54，该上部沟槽T54可以形成在鳍型隔离沟槽T53上以与鳍型隔离沟槽T53连通。上部沟槽T54可具有比第一隔离沟槽T53大的宽度。
在一些实施方式中，第一下部鳍型隔离绝缘层526和第一上部鳍型隔离绝缘层528可以包括氧化物层。例如，第一下部鳍型隔离绝缘层526和第一上部鳍型隔离绝缘层528可以包括FSG、USG、BPSG、PSG、FOX、PE-TEOS、或TOSZ。
如图7A所示，一个虚设栅线DG1可以形成在一个第一鳍型隔离绝缘层522上使得第一鳍型隔离绝缘层522一一对应于虚设栅线DG1。虚设栅线DG1可以设置在一对相邻的正常栅线NG1之间。第一鳍型隔离绝缘层522可以垂直地交叠虚设栅线DG1，并且与虚设栅线DG1一起沿着交叉多个第一鳍型有源区F1A和F1B的延伸方向(Y方向)的方向(X方向)上延伸。
在IC器件500A的第二区II中，第二器件隔离层130可以在多个第二鳍型有源区F2A之间以及在多个第二鳍型有源区F2B之间提供绝缘区域。形成在第二区II的局部区域中的第二深沟槽DT52可以用第二器件间隔离层114填充。
第二鳍型隔离绝缘层532可以形成在第二鳍型隔离区FS2中，该第二鳍型隔离区FS2可以在第二区II中的多个第二鳍型有源区F2A与多个第二鳍型有源区F2b之间、在交叉多个第二鳍型有源区F2A和F2B的延伸方向(Y方向)的方向(X方向)上延伸。
第二鳍型隔离绝缘层532可以设置于在多个第二鳍型有源区F2A和F2B的主轴方向(参考图7A中的Y方向)上彼此相邻的一对第二鳍型有源区F2A和F2B之间的区域中，并且在交叉多个第二鳍型有源区F2A和F2B的方向上延伸。
如图7E所示，第二鳍型隔离绝缘层532可具有处于比多个第二鳍型有源区F2A和F2B的顶表面高的水平的顶表面。然而，发明构思不限于图7E所示的示例，第二鳍型隔离绝缘层532可具有处于与多个第二鳍型有源区F2A和F2B的顶表面相同的水平的顶表面。
如图7E所示，第一鳍型隔离绝缘层532可具有侧壁，该侧壁面对沿直线彼此相邻的一对第二鳍型有源区F2A和F2B的每个的一端并且在插置于该对第二鳍型有源区F2A和F2B之间的第二鳍型隔离区FS2中。第二鳍型隔离绝缘层532可以包括第二下部鳍型隔离绝缘层536和第二上部鳍型隔离绝缘层538。第二下部鳍型隔离绝缘层536可以填充鳍型隔离沟槽T55，该鳍型隔离沟槽T55可以在第二鳍型隔离区FS2中在平行于多个正常栅线NG2和虚设栅线DG2的方向上延伸。第二上部鳍型隔离绝缘层538可以填充上部沟槽T56，该上部沟槽T56可以形成在鳍型隔离沟槽T55上以与鳍型隔离沟槽T55连通。上部沟槽T56可具有比鳍型隔离沟槽T55大的宽度。
在一些实施方式中，第二下部鳍型隔离绝缘层536和第二上部鳍型隔离绝缘层538可以包括氧化物层。例如，第二下部鳍型隔离绝缘层536和第二上部鳍型隔离绝缘层538可以包括FSG、USG、BPSG、PSG、FOX、PE-TEOS、或TOSZ。
形成在第一区I中的鳍型隔离沟槽T53的底表面和形成在第二区II中的鳍型隔离沟槽T55的底表面可以在相同水平上延伸。
填充第一区I中的第一深沟槽DT51的第一器件间隔离层112可具有被填充上部沟槽T54的第一上部鳍型隔离绝缘层528覆盖的顶表面。填充第二区II中的第二深沟槽DT62的第二器件间隔离层114可具有被填充上部沟槽T56的第二上部鳍型隔离绝缘层588覆盖的顶表面。
如图7A所示，一个虚设栅线DG2可以形成在一个第二鳍型隔离绝缘层532上使得第二鳍型隔离绝缘层532一一对应于虚设栅线DG2。虚设栅线DG2可以设置在一对相邻的正常栅线NG2之间。第二鳍型隔离绝缘层532可以垂直地交叠虚设栅线DG2。第二鳍型隔离绝缘层532可以与虚设栅线DG2一起在交叉多个第二鳍型有源区F2A和F2B的延伸方向(Y方向)的方向(X方向)上延伸。
在一些实施方式中，形成在第一深沟槽DT51和第二深沟槽DT52中的第一和第二器件间隔离层112和114的底部水平LVDT(参考图7B和7C)可以低于第一鳍型隔离绝缘层522和第二鳍型隔离绝缘层532的底部水平LVH。
形成在第一区I中的多个正常栅线NG1和虚设栅线DG1以及形成在第二区II中的多个正常栅线NG2和虚设栅线DG2可具有与参考图1A和1B描述的第一栅线152和第二栅线154基本上相同的构造。
形成在第一区I中的多个正常栅线NG1和虚设栅线DG1以及形成在第二区II中的多个正常栅线NG2和虚设栅线DG2的每个的两个侧壁可以用绝缘间隔物552和栅极间绝缘层(inter-gate insulating layer)554覆盖。在一些实施方式中，绝缘间隔物552可以包括硅氮化物(Si3N4)层、硅氮氧化物(SiON)层、含碳的硅氮氧化物(SiCON)层以及其组合。在一些实施方式中，栅极间绝缘层554可以包括正硅酸乙酯(TEOS)层或具有大约2.2至2.4的超低介电常数K的超低K(ULK)层，例如，从SiOC层和SiCOH层中选出的任意一层。
在一些实施方式中，多个正常栅线NG1和NG2以及虚设栅线DG1和DG2可以通过使用后栅极工艺(或被称为置换多晶栅极(replacement poly-gate，RPG)工艺)形成，但是发明构思不限于此。
如图7D所示，在第一区I中，第一栅绝缘层142可以插置在多个正常栅线NG1与多个第一鳍型有源区F1A和F1B之间以及在虚设栅线DG1与第一上部鳍型隔离绝缘层528之间。
如图7D所示，源漏区562可以形成在第一区I中的多个第一鳍型有源区F1A和F1B的多个正常栅线NG1的每个的两侧上。在形成于多个第一鳍型有源区F1A和F1B中的多个源漏区562之中，设置在第一鳍型隔离区FS1两侧上的源漏区562的部分可以垂直地交叠在上部沟槽T54内形成的第一上部鳍型隔离绝缘层528和绝缘间隔物552，并具有在第一上部鳍型隔离绝缘层528下面被按压或收缩的“收缩(tuck)”形状。
在第二区II中，第二栅绝缘层144可以插置在多个正常栅线NG2与多个第二鳍型有源区F2A及F2B之间以及在虚设栅线DG2与第二上部鳍型隔离绝缘层538之间。
如图7E所示，在第二区II中，源漏区564可以形成在第二区II中的多个第二鳍型有源区F2A和F2B的多个正常栅线NG2的每个的两侧上。在形成于多个第二鳍型有源区F2A和F2B中的多个源漏区564之中，设置在第二鳍型隔离区FS2两侧上的源漏区564的部分可以垂直地交叠形成在上部沟槽T56内的第二上部鳍型隔离绝缘层538和绝缘间隔物552，并具有在第二上部鳍型隔离绝缘层538下面被按压的收缩形状。
在一些实施方式中，IC器件500A可以包括参考图2A描述的第一器件隔离层120A和第二器件隔离层130A，代替第一器件隔离层120和第二器件隔离层130。
在一些实施方式中，形成在IC器件500A的第二区II中的多个第二鳍型有源区F2A和F2B的每个的第二导电型沟道区CH2的至少一部分可以包括与每个第二鳍型有源区F2A和F2B的第二导电型沟道区CH2的剩余部分不同的材料。例如，多个第二鳍型有源区F2A和F2B的每个的第二导电型沟道区CH2的被选定部分区域可以包括锗，第二导电型沟道区CH2的剩余区域可以包括硅。
在一些实施方式中，在IC器件500A中，多个第一鳍型有源区F1A和F1B的每个可以还包括图2B所示的第一插入层FL1，多个第二鳍型有源区F2A和F2B的每个可以还包括图2B所示的第二插入层FL2。
图7A至7E所示的IC器件500A可具有与参考图3A和3B描述的IC器件200A基本上相同的作用。
图8A和8B是根据其他示例实施方式的IC器件500B的图示。图8A和8B所示的IC器件500B可具有与图7A所示的相同的平面布局。图8A是与图7A的线D-D’对应的部分的截面图，图8B是与图7A的线E-E’对应的部分的截面图。在图8A和8B中，相同的附图标记用来表示与图1A至7E中的元件相同的元件，并且对其的详细说明被省略。
参考图8A和8B，IC器件500B可具有与参考图7A至7E描述的IC器件500A大体相同的构造，除了具有升高的源漏极(RSD)结构的源漏区572可以形成在第一区I中形成的第一鳍型有源区F1A和F1B中并且具有RSD结构的源漏区574可以形成在第二区II中形成的第二鳍型有源区F2A和F2B中之外。
更具体地，在第一区I中，RSD型源漏区572可以形成在正常栅线NG1的两侧上的多个第一鳍型有源区F1A和F1B中。此外，在第二区II中，RSD型源漏区574可以形成在正常栅线NG2的两侧上的多个第二鳍型有源区F2A和F2B中。
为了分别在第一区I和第二区II中形成源漏区572和574，凹陷572R和574R可以通过去除第一和第二鳍型有源区F1A和F1B及F2A和F2B的部分形成。此后，形成源漏区572和574所需的半导体层可以通过利用外延生长工艺形成在凹陷572R和574R内。在一些实施方式中，源漏区572可以在第一区I中包括硅或碳化硅。在第一区I中外延生长包括硅或碳化硅的半导体层的工艺期间可以进行N+掺杂工艺。源漏区574可以在第二区II中包括硅锗(SiGe)。在第二区II中外延生长包括SiGe的半导体层的工艺期间可以进行P+掺杂工艺。
源漏区572和574的顶表面可以形成在比第一和第二鳍型有源区F1A、F1B、F2A和F2B的顶表面高的水平处。
在第一区I中，在形成于多个第一鳍型有源区F1A和F1B中的多个源漏区572之中，设置在第一鳍型隔离区FS1两侧上的源漏区562的部分可以垂直地交叠形成在上部沟槽T54内的第一上部鳍型隔离绝缘层528和绝缘间隔物552，并具有在第一上部鳍型隔离绝缘层528下面被按压的收缩形状。
在第二区II中，在形成于多个第二鳍型有源区F2A和F2B中的多个源漏区574之中，设置在第二鳍型隔离区FS2两侧上的源漏区574的部分可以垂直地交叠形成在上部沟槽T56内的第二上部鳍型隔离绝缘层538和绝缘间隔物552，并具有在第二上部鳍型隔离绝缘层538下面被按压的收缩形状。
在图7A至8B所示的IC器件500A和500B中，第一鳍型隔离绝缘层522可以形成在第一区I中的虚设栅线DG1下面，第二鳍型隔离绝缘层532可以设置在第二区II中的虚设栅线DG2下面。第一鳍型隔离绝缘层522和第二鳍型隔离绝缘层532可分别具有设置在与多个第一和第二鳍型有源区F1A、F1B、F2A和F2B的顶表面相同的水平上或高于其的水平上。因此，虚设栅线DG1和DG2可以不设置在多个第一和第二鳍型有源区F1A、F1B、F2A和F2B之间的相应间隔中。因此，与第一鳍型隔离绝缘层522和第二鳍型隔离绝缘层532的顶表面分别处于比多个第一和第二鳍型有源区F1A、F1B、F2A和F2B的顶表面低的水平的情况相比较，形成在虚设栅线DG1和DG2与多个第一和第二鳍型有源区F1A、F1B、F2A和F2B之间的寄生电容可以减小。此外，通过确保虚设栅线DG1和DG2与多个第一和第二鳍型有源区F1A、F1B、F2A和F2B之间的距离可以防止漏电流。此外，第一和第二上部鳍型隔离区528和538可以形成为在第一鳍型隔离绝缘层522和第二鳍型隔离绝缘层532中具有比虚设栅线DG1和DG2大的宽度。因此，当虚设栅线DG1和DG2形成在第一鳍型隔离绝缘层522和第二鳍型隔离绝缘层532上时，可以确保对准余量。
图9是根据另一示例实施方式的IC器件500C的截面图。图9所示的IC器件500C可具有与图7A所示的相同的平面布局。图9是与图7A的线C-C’对应的截面图。在图9中，相同的附图标记用来表示与图1A至7E中的元件相同的元件，对其的详细说明被省略。
图9所示的IC器件500C可具有与图7A至7E所示的的IC器件500A大体相同的构造，除了区域间台阶部108F形成在形成于第一区I中的鳍型隔离沟槽T53的底表面与形成于第二区II中的鳍型隔离沟槽T55的底表面之间之外。形成在第一区I中的鳍型隔离沟槽T53的底表面和形成在第二区II中的鳍型隔离沟槽T55的底表面可以在不同水平上延伸。区域间台阶部108F可以由于形成在第一区I中的鳍型隔离沟槽T53和形成在第二区II中的鳍型隔离沟槽T55之间的高度差ΔH6而形成。
第一和第二鳍型隔离绝缘层522和532可以在一部分的区域间台阶部108F上延伸或覆盖一部分的区域间台阶部108F，并且在交叉区域间台阶部108F的延伸方向的方向上延伸。
如在图7A所示的平面布局中一样，第一和第二鳍型隔离绝缘层522和532的一个侧壁可以面对多个第一鳍型有源区F1A的每个的一端以及多个第二鳍型有源区F2A的每个的一端。第一和第二鳍型隔离绝缘层522和532的另一个侧壁可以面对多个第一鳍型有源区F1B的每个的一端以及多个第二鳍型有源区F2B的每个的一端。此外，虚设栅线DG1和DG2可以在第一和第二鳍型隔离绝缘层522和532上平行于正常栅线NG1和NG2延伸。
填充第一区I中的第一深沟槽DT61的第一器件间隔离层112可以在填充鳍型隔离沟槽T53的第一下部鳍型隔离绝缘层526的侧壁上延伸或覆盖该侧壁。第一器件间隔离层112的顶表面可以用填充上部沟槽T54的第一上部鳍型隔离绝缘层528覆盖。
填充第二区II中的第二深沟槽DT62的第二器件间隔离层114可以在填充鳍型隔离沟槽T55的第二下部鳍型隔离绝缘层536的侧壁上延伸或覆盖该侧壁。第二器件间隔离层114的顶表面可以用填充上部沟槽T56的第二上部鳍型隔离绝缘层588覆盖。
图10是根据其他示例实施方式的IC器件500D的一些元件的平面布局图。
IC器件500D可具有与图7A至7E所示的IC器件500A大体相同的构造，除了虚设栅极不形成在第一和第二鳍型隔离区FS1和FS2中的第一鳍型隔离绝缘层522和第二鳍型隔离绝缘层532上方之外。
图11A和11B是根据其他示例实施方式的IC器件500E的截面图。
IC器件500E可具有与图10所示的相同的平面布局。更具体地，图11A是与图10的线Y1-Y1’对应的部分的截面图，图11B是与图10的线Y2-Y2’对应的部分的截面图。在图11A和11B中，相同的附图标记用来表示与图1A至10中的元件相同的元件，并且对其的详细说明被省略。
参考图11A和11B，IC器件500E可具有与图7A至7E所示的的IC器件500A大体相同的构造，除了IC器件500E包括形成在第一区I中的第一鳍型隔离绝缘层522A代替图10所示的第一鳍型隔离绝缘层522之外。第一鳍型隔离绝缘层522A可以包括第一鳍型隔离绝缘层524A和绝缘线526A，该第一鳍型隔离绝缘层524A可以与多个第一鳍型有源区F1A和多个第一鳍型有源区F1B接触并填充第一鳍型隔离区FS1，该绝缘线526A可以在第一鳍型隔离绝缘层524A上平行于正常栅线NG1延伸。此外，IC器件500E可以包括形成在第二区II中的第二鳍型隔离绝缘层532A，代替图10所示的第二鳍型隔离绝缘层532。第二鳍型隔离绝缘层532A可以包括第二鳍型隔离绝缘层534A和绝缘线536A，该第二鳍型隔离绝缘层534A可以与多个第二鳍型有源区F2A和多个第二鳍型有源区F2B接触并填充第二鳍型隔离区FS2，该绝缘线536A可以在第一鳍型隔离绝缘层534A上平行于正常栅线NG2延伸。
虚设栅极可以不形成在第一和第二鳍型隔离区FS1和FS2中的第一鳍型隔离绝缘层522A和第二鳍型隔离绝缘层532A上方。
图12A和12B是根据其他示例实施方式的IC器件500F的截面图。
IC器件500F可具有与图10所示的相同的平面布局。更具体地，图12A是与图10的线Y1-Y1’对应的部分的截面图，图12B是与图10的线Y2-Y2’对应的部分的截面图。在图12A和12B中，相同的附图标记用来表示与图1A至10中的元件相同的元件，并且对其的详细说明被省略。
参考图12A和12B，IC器件500F可具有与图7A至7E所示的IC器件500A基本上相同的构造，除了IC器件500F可以包括具有与正常栅线NG1的顶表面处于基本上相同的水平的顶表面的第一鳍型隔离绝缘层522B代替图10所示的第一隔离绝缘层522之外。此外，IC器件500F可以包括具有与正常栅线NG2的顶表面处于基本上相同的水平的顶表面的第二鳍型隔离绝缘层532B代替图10所示的第二鳍型隔离绝缘层532。
形成在第一区I中的第一鳍型隔离绝缘层522B可以接触多个第一鳍型有源区F1A和多个第一鳍型有源区F1B并且填充第一鳍型隔离区FS1。第一鳍型隔离绝缘层522B的上部可以在与正常栅线NG1相同的水平上平行于正常栅线NG1延伸。
形成在第二区II中的第二鳍型隔离绝缘层532B可以接触多个第二鳍型有源区F2A和多个第二鳍型有源区F2B并且填充第二鳍型隔离区FS2。第二鳍型隔离绝缘层532B的上部可以在与正常栅线NG2相同的水平上平行于正常栅线NG2延伸。
图13A至13C是根据其他示例实施方式的IC器件600的图示。更具体地，图13A是根据其他示例实施方式的IC器件600的一些元件的平面布局图，图13B是沿图13A的线B1-B1’和B2-B2’获得的截面图，图13C是沿图13A的线C-C’获得的截面图。在图13A至13C中，相同的附图标记用来表示与图1A至7E中的元件相同的元件，并且对其的详细说明被省略。
参考图13A至13C，IC器件600可以包括具有第一区I和第二区II的基板110。第一区I和第二区II可以彼此分离地形成在基板110上，并且鳍型隔离区FS在第一区I和第二区II之间。
多个第一鳍型有源区F1可以在垂直于基板110的主表面的方向(Z方向)上从基板110的第一区I突出。多个第一鳍型有源区F1的每个可具有第一导电型沟道区CH1。多个第一鳍型有源区F1的每个的两个侧壁可以用在第一导电型沟道区CH1下面的第一器件隔离层120覆盖。
多个第二鳍型有源区F2可以在第一方向(Z方向)上从基板110的第二区II突出。多个第二鳍型有源区F2的每个可具有第二导电型沟道区CH2。多个第二鳍型有源区F2的每个的两个侧壁可以用在第二导电型沟道区CH2下面的第二器件隔离层130覆盖。
多个第一鳍型有源区F1和多个第二鳍型有源区F2可以在基板110上沿一个方向(X方向)彼此平行地延伸。
多个第一鳍型有源区F1的每个可以与多个第一鳍型有源区F2中任意一个一起沿直线延伸。多个第一鳍型有源区F1可以与多个第二鳍型有源区F2间隔开使得鳍型隔离区FS在多个第一鳍型有源区F1和在其延伸方向上的多个第二鳍型有源区F2之间。
在第一区I和第二区II中，多个正常栅线NG1和NG2以及虚设栅线DG可以在与多个第一鳍型有源区F1和多个第二鳍型有源区F2的延伸方向(X方向)交叉的方向(Y方向)上延伸。虚设栅线DG可以设置在鳍型隔离区FS中。
IC器件600的基板110可具有多个底表面BS7，该多个底表面BS7可以分别插置在多个第一鳍型有源区F1和多个第二鳍型有源区F2之间。在多个底表面BS7之中，第一底部单元BS71和第二底部单元BS72可以在不同的水平上延伸。第一底部单元BS71可以插置在第一区I中的多个第一鳍型有源区F1之间，第二底部单元BS72可以插置在第二区II中的多个第二鳍型有源区F2之间。因此，在第一底部单元BS71和第二底部单元BS72之间可以存在高度差ΔH7。
多个第一鳍型有源区F1的每个的邻近底表面BS7的最低部分可以设置在比多个第二鳍型有源区F2的每个的邻近底表面BS7的最低部分高的水平处。
多个第一和第二鳍型有源区F1和F2的详细说明可以与参考图3A和3B描述的大体相同。
鳍型隔离沟槽T6可以形成在设置于第一区I和第二区II之间的界面区域中的鳍型隔离区FS中。鳍型隔离沟槽T6可以用鳍型隔离绝缘层620填充。区域间台阶部108G可以形成在鳍型隔离沟槽T6的底表面上。如在图13A中用虚线所示的，区域间台阶部108G可以在鳍型隔离绝缘层620的纵向方向上延伸。
区域间台阶部108G可以沿着第一区I和第二区II之间的界面部分在多个第一鳍型有源区F1和多个第二鳍型有源区F2之间延伸。区域间台阶部108G可以在平行于多个第一和第二鳍型有源区F1和F2的延伸方向的方向上延伸。
鳍型隔离沟槽T6的底表面可以包括具有不同高度的第一底表面单元T61和第二底表面单元T62，其通过区域间台阶部108G而彼此区别开。在第一底表面单元T61和第二底表面单元T62之中，处于相对高的水平的第一底表面单元T61可以插置在第一鳍型有源区F1的一端与区域间台阶部108G之间，而处于相对低的水平的第二底表面单元T62可以插置在第二鳍型有源区F2的一端与区域间台阶部108G之间。
在一些实施方式中，在第一底表面单元T61和第二底表面单元T62之间的高度差ΔH8可以等于设置在第一区I中的底表面BS7与设置在第二区II中的底表面BS7之间的高度差ΔH7。
在一些实施方式中，在鳍型隔离沟槽T6的横向方向(X方向)上，在第一鳍型有源区F1的一端与区域间台阶部108G之间的距离L71可以大于在第二鳍型有源区F2的一端与区域间台阶部108G之间的距离L72。
多个第一鳍型有源区F1和多个第二鳍型有源区F2可以在多个第一鳍型有源区F1和多个第二鳍型有源区F2的横向方向(Y方向)上分别以第一节距PCH1和第二节距PCH2设置。第一节距PCH1可以等于第二节距PCH2。
多个第一鳍型有源区F1可具有第一基础宽度WB1和第一上部宽度WT1。多个第二鳍型有源区F2的每个可具有小于第一基础宽度WB1的第二基础宽度WB2。此外，多个第二鳍型有源区F2可具有小于第一上部宽度WT1的第二上部宽度WT2。
多个第一鳍型有源区F1可以在多个第一和第二鳍型有源区F1和F2的横向方向(Y方向)上彼此离开第一间隔D61设置。多个第二鳍型有源区F2可以在多个第一和第二鳍型有源区F1和F2的横向方向(Y方向)上彼此离开第二间隔D62设置。第二间隔D62可以大于第一间隔D61。
对于多个正常栅线NG1和NG2以及虚设栅线DG的详细说明可以类似于参考图7A至7E描述的正常栅线NG1和NG2以及虚设栅线DG1和DG2。
在一些实施方式中，IC器件600可以包括参考图2A描述的第一器件隔离层120A和第二器件隔离层130A，代替第一器件隔离层120和第二器件隔离层130。
在一些实施方式中，形成在IC器件600的第二区II中的多个第二鳍型有源区F2的每个的至少一部分第二导电型沟道区CH2可以包括与第二导电型沟道区CH2的剩余部分不同的材料。例如，多个第二鳍型有源区F2的每个的第二导电型沟道区CH2的被选定部分区域可以包括锗，第二导电型沟道区CH2的剩余区域可以包括硅。
在一些实施方式中，在IC器件600中，多个第一鳍型有源区F1的每个可以还包括图2B所示的第一插入层FL1，多个第二鳍型有源区F2的每个可以还包括图2B所示的第二插入层FL2。
图14A至14C是根据其他示例实施方式的IC器件700A的一些元件的图示。更具体地，图14A是根据其他示例实施方式的IC器件700A的平面布局图，图14B是沿图14A的线B-B’获得的截面图，图14C是沿图14A的线C-C’获得的截面图。在图14A至14C中，相同的附图标记用来表示与图1A至3B中的元件相同的元件，并且对其的详细说明被省略。
IC器件700A的基板110可以包括在一个方向(参考图14B中的X方向)上交替地设置的多个第一区I和多个第二区II。多个第一鳍型有源区F1可以在第一区I中在垂直于基板110的主表面的方向(Z方向)上突出。多个第二鳍型有源区F2可以在插置于两个相邻的第一区I之间的第二区II中在垂直于基板110的主表面的方向(Z方向)上突出。多个第二鳍型有源区F2可具有在横向方向(X方向)上比多个第一鳍型有源区F1小的宽度。
多条栅线GL(参考图14A)可以在与多个第一鳍型有源区F1和多个第二鳍型有源区F2的延伸方向交叉的方向上在多个第一鳍型有源区F1和多个第二鳍型有源区F2上延伸。多条栅线GL可以包括设置在第一区I中的第一栅线152(参考图14B)和设置在第二区II中的第二栅线154(参考图14B)。
在IC器件700A的局部区域中，栅极切断绝缘层750(参考图14B)可以插置在沿多条栅线的纵向方向彼此相邻的两条栅线GL之间。栅极切断绝缘层750可以包括硅氧化物层、硅氮化物层或其组合。
基板110可具有分别插置在多个第一鳍型有源区F1和多个第二鳍型有源区F2之间的多个底表面BS8。区域间台阶部108H可以形成在多个底表面BS8之一中，其可以在多个第一鳍型有源区F1和多个第二鳍型有源区F2之间的界面部分中。
区域间台阶部108H可以在多个第一鳍型有源区F1和多个第二鳍型有源区F2的纵向方向(Y方向)上延伸。区域间台阶部108H可以沿着第一区I和第二区II之间的界面部分延伸。在横向方向(X方向)上，在多个第一鳍型有源区F1之间的间隔可以小于在多个第二鳍型有源区F2之间的间隔。
基板110的每个底表面BS8可以包括在不同的水平上延伸的第一底部单元BS81和第二底部单元BS82。第一底部单元BS81可以设置在第一区I中的多个第一鳍型有源区F1的每个的两侧上，第二底部单元BS82可以设置在第二区II中的多个第二鳍型有源区F2的每个的两侧上。如图14B和14C所示，设置在第二区II中的第二底部单元BS82可以处于比设置在第一区I中的第一底部单元BS81低的水平。区域间台阶部108H可以由于第一底部单元BS81和第二底部单元BS82之间的高度差ΔH9而形成。
多个第一鳍型有源区F1的每个的邻近第一底部单元BS81的最低部分可以设置在比多个第二鳍型有源区F2的每个的邻近第二底部单元BS82的最低部分高的水平处。
在一些实施方式中，多个第一鳍型有源区F1的每个的第一尖端部分T81可以在与多个第二鳍型有源区F2的每个的第二尖端部分T82相同的水平上。在其它实施方式中，多个第二鳍型有源区F2的每个的第二尖端部分T82可以在比多个第一鳍型有源区F1的每个的第一尖端部分T81低的水平上。在一些实施方式中，第二鳍型有源区F2可具有比第一鳍型有源区F1大的高度。
从区域间台阶部108H到多个第一鳍型有源区F1中最靠近区域间台阶部108H的一个第一鳍型有源区F1的最短距离L81可以大于从区域间台阶部108H到多个第二鳍型有源区F2中最靠近区域间台阶部108H的一个第二鳍型有源区F2的最短距离L82。
在IC器件700A的局部区域中，第一器件隔离层120和第二器件隔离层130之间的界面部分可以在第一和第二鳍型有源区F1和F2的高度方向(Z方向)上与区域间台阶部108H对准。因此，在第一器件隔离层120和第二器件隔离层130之间的界面部分可以垂直地交叠区域间台阶部108H。
在IC器件700A的局部区域中，第一栅线152和第二栅线154之间的界面部分可以在第一和第二鳍型有源区F1和F2的高度方向(Z方向)上与区域间台阶部108H对准。因此，在第一栅线152和第二栅线154之间的界面部分可以垂直地交叠区域间台阶部108H。
在IC器件700A的局部区域中，在区域间台阶部108H与第一和第二器件隔离层120和130之间的界面部分可以沿在第一和第二鳍型有源区F1和F2的高度方向(Z方向)上的直线与第一栅线152和第二栅线154之间的界面部分对准。
在IC器件700A的另一局部区域中，区域间台阶部108H可以在第一和第二鳍型有源区F1和F2的高度方向(Z方向)上与栅极切断绝缘层750对准。
图14B示出在其中多个第一鳍型有源区F1和多个第二鳍型有源区F2每个的两个侧壁都具有相对于在垂直于基板110的主表面的方向(Z方向)上延伸的中心线大致对称的轮廓的示例，但是发明构思不限于此。例如，多个第一鳍型有源区F1和多个第二鳍型有源区F2中至少一些的每个的两个侧壁可具有相对于在垂直于基板110的主表面的方向(Z方向)上延伸的中心线不对称的轮廊。
在第一区I中，第一源漏区762可以形成在第一栅线152两侧上的第一鳍型有源区F1上。第一源漏区762可以包括从第一鳍型有源区F1外延生长的半导体层。第一源漏区762可以包括外延生长的硅层或外延生长的SiC层。
在第二区II中，第二源漏极区764可以形成在第二栅线154两侧上的第二鳍型有源区F2上。第二源漏区764可以包括可以从第二鳍型有源区F2外延生长的半导体层。第二源漏区764可具有包括多个外延生长的SiGe层的嵌入SiGe结构。多个SiGe层可具有不同的Ge含量。
第一源漏区762可以包括具有设置在比多个第一鳍型有源区F1的每个的顶表面高的水平上的顶表面的半导体层并且具有RSD结构。此外，第二源漏区764可以包括具有设置在比多个第二鳍型有源区F2的每个的顶表面高的水平上的顶表面的半导体层并且具有RSD结构。图14C示出在其中第一源漏区762和第二源漏区764每个具有特定的截面形状的示例，但是第一源漏区762和第二源漏区764的每个的截面形状不限于图14C所示的示例。在一些实施方式中，第一源漏区762和第二源漏区764每个可具有不同的截面形状，诸如，类似菱形的形状、圆形、正方形、五边形和六边形。
栅极间绝缘层554可以形成在第一和第二器件隔离层120和130上的第一栅线152和第二栅线154之间。在一些实施方式中，栅极间绝缘层554可以包括具有比硅氧化物层低的介电常数的低k介电层。例如，栅极间绝缘层554可以包括正硅酸乙酯(TEOS)层。在一些其它实施方式中，栅极间绝缘层554可以包括具有大约2.2至2.4的超低介电常数K的ULK层，例如，可以是从SiOC层和SiCOH层中选出的任意一个，但是形成栅极间绝缘层554的材料不限于示例。
至少一个接触插塞CNT可以形成在第一源漏区762和第二源漏区764上。接触插塞CNT可以穿透栅极间绝缘层554并且电连接到第一源漏区762和第二源漏区764。
如图14A和14C所示，接触插塞CNT可以通过第一源漏区762和第二源漏区764共同连接到多个第一和第二鳍型有源区F1和F2中至少两个相邻的鳍型有源区。
接触插塞CNT可以包括导电阻挡层774和形成在导电阻挡层774上的导电插塞776。导电阻挡层774可以包括导电的金属氮化物层。例如，导电阻挡层774可以包括TiN、TaN、AlN、WN或其组合。导电插塞776可以包括金属。例如，导电插塞776可以包括W、Cu、Al、其合金、或其组合，但是发明构思不限于上述示例。
金属硅化物层772可以形成在第一源漏区762和第二源漏区764与导电阻挡层774之间。金属硅化物层772可以包括金属，例如，Ti、W、Ru、Nb、Mo、Hf、Ni、Co、Pt、Yb、Tb、Dy、Er、Pd或其组合。
接触插塞CNT可以跨过第一区I和第二区II之间的界面部分延伸。因此，接触插塞CNT可以垂直地交叠区域间台阶部108H。
在参考图14A至14C描述的IC器件700A中，基板110的底表面BS8可以在第一区I和第二区II中以不同的水平形成，形成在第一区I中的第一鳍型有源区F1可以形成为具有与形成在第二区II中的第二鳍型有源区F2不同的宽度。因此，基板110的底表面BS8可以在第一区I和第二区II中以不同的水平形成，鳍型有源区可以根据形成在第一区I和第二区II中的每个器件的结构和特性而在第一区I和第二区II中具有不同的宽度。因此，在高度缩小尺寸的FinFET中可以控制漏电流，并且晶体管的性能可以提高。此外，能够具有不同的功能的多栅晶体管可以形成在第一区I和第二区II中。
图15是根据另一示例实施方式的IC器件700B的主要组件的截面图。图15所示的IC器件700B可具有与图14A所示的相同的平面布局。图15是与图14A的线C-C’对应的部分的截面图。在图15中，相同的附图标记用来表示与图1A至14C相同的元件，对其的详细说明被省略。
图15所示的IC器件700B可具有与图14A至14C所示的IC器件700大体相同的构造，除了IC器件700B包括由基板110和接触插塞CNT之间的栅极间绝缘层554围绕的至少一个空气间隙AG之外。至少一个空气间隙AG可以形成在两个相邻的第一鳍型有源区F1之间或形成在彼此邻近且在其间具有区域间台阶部108H的第一鳍型有源区F1和第二鳍型有源区F2之间。在一些实施方式中，形成在第一鳍型有源区F1和第二鳍型有源区F2之间的空气间隙AG可以在第一和第二鳍型有源区F1和F2的高度方向(Z方向)上与区域间台阶部108H对准，使得至少部分的空气间隙AG可以垂直地交叠区域间台阶部108H。
在图14A至14C所示的IC器件700A和图15所示的IC器件700B中，形成在第二区II中的多个第二鳍型有源区F2的每个的至少一部分第二导电型沟道区CH2可以包括与第二导电型沟道区CH2的剩余部分不同的材料。例如，多个第二鳍型有源区F2的每个的第二导电型沟道区CH2的被选定部分区域可以包括锗，第二导电型沟道区CH2的剩余区域可以包括硅。
在图14A至14C所示的IC器件700A和图15所示的IC器件700B中，多个第一鳍型有源区F1的每个可以还包括图2B所示的第一插入层FL1，多个第二鳍型有源区F2的每个可以还包括图2B所示的第二插入层FL2。
图16A至16K是根据示例实施方式的制造IC器件的方法的工艺操作的截面图。根据示例实施方式的图4A所示的IC器件200B的制造方法将参考图16A至16K描述。在图16A至16K中，相同的附图标记用来表示与图1A至4A中的元件相同的元件，并且对其的详细说明被省略。
参考图16A，可以制备包括第一区I和第二区II的基板110。多个垫氧化物层图案812和多个掩模图案814可以形成在基板110的第一区I和第二区II上。
多个垫氧化物层图案812和多个掩模图案814可以在基板110上沿一个方向(Y方向)彼此平行地延伸。
在一些实施方式中，多个垫氧化物层图案812可以包括通过热氧化基板110的表面而获得的氧化物层。多个掩模图案814可以包括硅氮化物层、硅氮氧化物层、旋涂玻璃(SOG)层、旋涂硬掩模(SOH)层、光致抗蚀剂层、或其组合，但是发明构思不限于此。
参考图16B，基板110的局部区域可以通过使用多个掩模图案814作为蚀刻掩模被蚀刻，使得多个第一和第二沟槽T1和T2可以形成在基板110中。由于多个第一和第二沟槽T1和T2的形成，多个第一和第二初始鳍型有源区P1和P2可以在垂直于基板110的主表面的方向(Z方向)上从基板110突出并且在一个方向(Y方向)上延伸。
参考图16C，第一绝缘衬垫122可以形成在第一区I和第二区II中以在多个第一和第二初始鳍型有源区P1和P2的暴露表面上延伸或覆盖该暴露表面。
第一绝缘衬垫122可以通过氧化第一鳍型有源区F1和第二鳍型有源区F2的表面而获得。例如，第一绝缘衬垫122可以通过利用热氧化工艺形成，但是发明构思不限于此。在一些实施方式中，第一绝缘衬垫122可具有大约至大约的厚度。
参考图16D，第一应力源衬垫124可以形成在第一区I和第二区II中的第一绝缘衬垫122上。
第一应力源衬垫124可以形成为均匀厚度以共形地在第一绝缘衬垫122上延伸或覆盖第一绝缘衬垫122。
当NMOS晶体管即将形成在第一区I中时，第一应力源衬垫124可以包括能够施加张应力到多个第一鳍型有源区F1的每个的沟道区的材料(参考图4A)。例如，第一应力源衬垫124可以包括SiN、SiON、SiBN、SiC、SiC:H、SiCN、SiCN:H、SiOCN、SiOCN:H、SiOC、SiO2、多晶硅、或其组合。在一些实施方式中，第一应力源衬垫124可具有大约至大约的厚度。
在参考图16D描述的工艺中，图2A所示的IC器件100B或图4B所示的IC器件200C可以通过适当地选择第一应力源衬垫124的厚度来制造。
在一些实施方式中，第一应力源衬垫124可以通过利用等离子体增强化学气相沉积(PECVD)工艺、高密度等离子体CVD(HDP CVD)工艺、感应耦合等离子体CVD(ICP CVD)工艺、或电容耦合等离子体CVD(CCP CVD)工艺形成。
参考图16E，掩模图案520可以形成在基板110上以暴露出第二区II并覆盖第一区I。第一应力源衬垫124和第一绝缘衬垫122可以从第二区II去除。此后，暴露的基板110可以从多个第二初始鳍型有源区P2的暴露表面和第二沟槽T2的暴露底表面去除和预定厚度一样多。因此，多个第二初始鳍型有源区P2在X方向上的宽度可以减小，第二沟槽T2的底表面的水平可以降低。结果，区域间台阶部108B可以由于通过第一沟槽T1的底表面提供的第一底部单元BS21与第二沟槽T2的底表面提供的第二底部单元BS22之间的高度差ΔH2而形成。
参考图16F，第二绝缘衬垫132和第二应力源衬垫134可以顺序地形成在图16E的所得结构上的在第二区II中被暴露的多个第二初始鳍型有源区P2的表面上。此后，剩余的掩模图案520可以从第一区I去除以暴露出第一区I中的第一应力源衬垫124。
第二应力源衬垫134可以形成为均匀厚度以共形地在第二绝缘衬垫132上延伸或覆盖第二绝缘衬垫132。
当PMOS晶体管即将形成在第二区II中时，第二应力源衬垫134可以包括能够施加张应力到多个第二鳍型有源区F2的沟道区的材料(参考图4A)。例如，第二应力源衬垫134可以包括SiN、SiON、SiBN、SiC、SiC:H、SiCN、SiCN:H、SiOCN、SiOCN:H、SiOC、SiO2、多晶硅、或其组合。在一些实施方式中，第二应力源衬垫134可具有大约至大约的厚度。
在参考图16F描述的工艺中，图2A所示的IC器件100B或图4B所示的IC器件200C可以通过适当地选择第二应力源衬垫134的厚度来制造。
在一些实施方式中，第二应力源衬垫134可以通过利用PECVD工艺、HDP CVD工艺、ICP CVD工艺、或CCP CVD工艺形成。
参考图16G，填充多个第一沟槽T1的第一掩埋绝缘层126可以形成在第一区I中，填充多个第二沟槽T2的第二掩埋绝缘层16可以形成在第二区II中。结果，第一器件隔离层120A可以形成在第一区I中，第二器件隔离层130A可以形成在第二区II中。
第一掩埋绝缘层126和第二掩埋绝缘层136可以同时形成并包括相同的材料层。第一掩埋绝缘层126和第二掩埋绝缘层136的形成可以包括沉积氧化物以填充多个第一沟槽T1和多个第二沟槽T2的每个并且退火沉积的氧化物。此后，第一掩埋绝缘层126和第二掩埋绝缘层136的上部可以被部分地去除以暴露出多个掩模图案814的顶表面。
第一掩埋绝缘层126和第二掩埋绝缘层136可以通过利用可流动式化学气相沉积法(FCVD)工艺或旋涂工艺形成。例如，第一掩埋绝缘层126和第二掩埋绝缘层136可以包括FSG、USG、BPSG、PSG、FOX、PE-TEOS、或TOSZ。在一些实施方式中，形成第二掩埋绝缘层136的氧化物层可以包括通过使用与形成第一掩埋绝缘层126的氧化物层相同的工艺形成的相同的材料层。
参考图16H，多个第一初始鳍型有源区P1的部分、多个第二初始鳍型有源区P2的部分、和围绕多个第一和第二初始鳍型有源区P1和P2的所述部分的绝缘层可以从第一区I和第二区II被去除，由此形成第一深沟槽DT1和第二深沟槽DT2。
从多个掩模图案814的顶表面到第一和第二深沟槽DT1和DT2的底表面的深度D3和D4可以大于从多个掩模图案814的顶表面到第一和第二沟槽T1和T2的底表面的深度D1和D2。例如，第一和第二深沟槽DT1和DT2的深度D3和D4可以是大约50nm至大约150nm，大于第一和第二沟槽T1和T2的深度D1和D2。此外，第一和第二深沟槽DT1和DT2的每个可具有大于第二区II中的第二底部单元BS22的深度。
第一和第二深沟槽DT1和DT2的形成可以包括形成光致抗蚀剂图案以暴露出图16F的所得结构的顶表面的一部分、通过利用光致抗蚀剂图案作为蚀刻掩模来干蚀刻所得结构的暴露部分、以及去除光致抗蚀剂图案。
参考图16I，第一和第二器件间隔离绝缘层112和114可以形成为填充第一和第二深沟槽DT1和DT2。
第一和第二器件间隔离绝缘层112和114可以通过利用涂覆工艺或沉积工艺形成。在一些实施方式中，第一和第二器件间隔离绝缘层112和114的每个可以包括USG，但是发明构思不限于此。
在一些实施方式中，第一和第二器件间隔离绝缘层112和114的形成可以包括形成绝缘层以填充第一和第二深沟槽和DT2、并且平坦化绝缘层的顶表面以暴露出多个掩模图案814。在此情况下，多个掩模图案814以及第一和第二掩埋绝缘层126和136的每个可以被部分地消耗并且具有降低的高度。
参考图16J，用于去除多个掩模图案814和多个垫氧化物层图案812(参考图16H)、第一和第二器件间隔离绝缘层112和114的部分、以及第一和第二器件隔离层120A和130A的部分的凹进工艺可以被执行以暴露出多个第一和第二初始鳍型有源区P1和P2的每个的顶表面和侧壁。
结果，第一和第二器件隔离层120A和130A的顶表面的高度可以在第一区I和第二区II中降低，第一和第二鳍型有源区F1和F2可以通过利用多个第一和第二初始鳍型有源区P1和P2而获得。
在一些实施方式中，凹进工艺可以通过利用干蚀刻工艺、湿蚀刻工艺、或干蚀刻和湿蚀刻工艺的组合来进行。在凹进工艺的执行期间，在第一区I和第二区II中暴露的第一和第二初始鳍型有源区P1和P2的每个的上部可以暴露于蚀刻气氛和/或随后的清洁气氛。结果，第一和第二初始鳍型有源区P1和P2的外表面可以由于蚀刻工艺、氧化工艺和/或清洁工艺而被部分地消耗。因此，具有减小的上部宽度的第一和第二鳍型有源区F1和F2可以形成，如图16J所示。
在一些实施方式中，用于控制阈值电压的离子注入工艺可以在暴露于第一区I和第二区II中的第一和第二鳍型有源区F1和F2的每个的上部上进行。在用于控制阈值电压的离子注入工艺期间，硼(B)离子可以作为杂质离子被注入到第一区I和第二区II中的形成NMOS晶体管的一个中，而磷(P)或砷(As)离子可以作为杂质离子被注入到第一区I和第二区II中的形成PMOS晶体管的另一个中。
参考图16K，第一和第二中间层IL1和IL2可以形成为在暴露于第一区I和第二区II中的第一和第二鳍型有源区F1和F2的表面上延伸或覆盖该表面。第一栅绝缘层142和第一栅线152可以顺序地形成以在第一区I中的多个第一鳍型有源区F1的每个上延伸或覆盖第一区I中的多个第一鳍型有源区F1的每个。第二栅绝缘层144、第二栅线154、以及第一和第二源漏区162和164(参考图1A)可以顺序地形成以在暴露于第二区II中的多个第二鳍型有源区F2的每个上延伸或覆盖暴露于第二区II中的多个第二鳍型有源区F2的每个。因此，可以制造图4A所示的IC器件200B。
在一些实施方式中，第一栅线152和第二栅线154可以通过使用RPG工艺形成。多个第一和第二鳍型有源区F1和F2的上部可以分别是第一和第二导电型沟道区CH1和CH2。
根据参考图16A至16K描述的制造IC器件200B的方法，在其中基板110的底表面BS1在第一区I和第二区II中以不同的水平形成并且鳍型有源区在第一区I和第二区II中具有不同的宽度的IC器件可以通过利用不太困难和/或不太复杂的工艺制造。因此，具有不同的功能的多栅晶体管可以形成在第一区I和第二区II中。此外，在高度缩小尺寸的FinFET中可以控制漏电流，并且晶体管的性能可以提高。
虽然根据示例实施方式的图4A所示的IC器件200B的制造方法已经参考图16A至16K被描述，但是具有不同的结构的IC器件(例如，图1A和1B所示的IC器件100A，图2A至2C所示的IC器件100B、100C和100D，图3所示的IC器件200A，图4B所示的IC器件200C，图5A和5B所示的IC器件300)可以通过使用不同的方法实现，其在发明构思的范围内被变型和改变。
图17是根据其他示例实施方式的制造IC器件的方法的截面图。现在将参考图17描述根据示例实施方式的图6所示的IC器件400的制造方法。然而，本实施方式描述了在其中IC器件400包括第一和第二器件隔离层120A和130A代替图6所示的第一和第二器件隔离层120和130的示例。在图17中，相同的附图标记用来表示与图1A至16K中的元件相同的元件，对其的详细说明被省略。
参考图17，在如参考图16A至16G所描述的形成第一和第二器件隔离层120A和130A之后，第一深沟槽DT1可以以类似于参考图16H描述的方式形成在第一区I中。
然而，在本实施方式中，用作形成第一深沟槽DT1的蚀刻掩模的掩模图案912可以仅形成在第一区I中使得第一区I的局部区域用掩模图案912覆盖并且第二区II不用掩模图案912覆盖。因此，在第一区I中形成第一深沟槽DT1期间，在多个掩模图案814之间被暴露的第二器件隔离层130A和设置在其下面的一部分基板110可以在第二区II中被蚀刻。因此，可以形成第二底部单元BS42，其具有设置在与第一区I中形成的第一深沟槽DT1的底表面基本相同的水平上的底表面。
在第一深沟槽DT1和第二底部单元BS42的形成期间，多个掩模图案814的顶表面可以被部分地消耗并且多个掩模图案814的高度可以减小，多个第二初始鳍型有源区P2的宽度可以减小。
虽然图17未示出，在一些实施方式中，覆盖第二器件隔离层130A和多个掩模图案814的掩模图案912可以形成在第二区II的局部区域中。因此，第二深沟槽DT2可以如图16H所示被形成，第二底部单元BS22(参考图16H)和形成在第二底部单元BS22上的第二器件隔离层130A可以保留在第二区II的该局部区域中。
此后，第二绝缘衬垫132和第二应力源衬垫134可以以与参考图16F描述的相同的方式在图17的所得结构上再次顺序地形成。然后，掩模图案912可以被去除，并且可以进行与参考图16I至16K描述的相同的工艺。因此，具有区域间台阶部108D的IC器件400可以被制造，如图6所示。区域间台阶部108D可以由于形成在第一区I中的第一底部单元BS41和形成在第二区II中的第二底部单元BS42之间的高度差ΔH4而形成。
图18是根据另一示例实施方式的图6所示的IC器件400的制造方法的截面图。在图18中，相同的附图标记用来表示与图1A至16K相同的元件，对其的详细说明被省略。
参考图18，第一应力源衬垫124可以形成在第一区I和第二区II中的第一绝缘衬垫122上，如参考图16A至16D所述。此后，在第二区II中暴露的多个第二初始鳍型有源区P2和通过第二沟槽T2的底表面被暴露的基板110可以通过与参考图16E所描述的那些类似的方式使用掩模图案520作为蚀刻掩模被去除和预定厚度一样多。因此，多个第二初始鳍型有源区P2在X方向上的宽度可以减小，第二沟槽T2的底表面的水平可以降低。然而，与图16E所示的情况相比较，在本实施方式中，通过第二沟槽T2的底表面被暴露的基板110的刻蚀深度可以增大。因此，区域间台阶部108D可以由于通过第一沟槽T1的底表面提供的第一底部单元BS41和通过第二沟槽T2的底表面提供的第二底部单元BS42之间的高度差ΔH4而形成。
此后，可以进行参考图16F至16K描述的工艺。因此，具有区域间台阶部108D的IC器件400可以被制造，如图6所示。区域间台阶部108D可以由于设置在第一区I中的第一底部单元BS41和设置在第二区II中的第二底部单元BS42之间的高度差ΔH4而形成。
虽然已经描述了根据示例实施方式的IC器件的制造方法，本领域普通技术人员将知道图1A至15所示的IC器件100A、100B、100C、100D、200A、200B、200C、300、400、500A、500B、500C、500D、500E、500F、600、700A和700B以及在发明构思的范围内被改变和变型的具有不同结构的IC器件可以通过在发明构思的范围内作出不同的改变和变型而制造。
虽然已经参考图1A至18描述了包括具有三维(3D)沟道的FinFET的IC器件以及该IC器件的制造方法，但是发明构思不限于此。例如，本领域普通技术人员将知道，IC器件及其制造方法，包括具有根据发明构思的特性的平坦的金属氧化物半导体场效应晶体管(MOSFET)，可以通过在发明构思的范围内作出不同的改变和变型来提供。
图19是根据示例实施方式的电子装置1000的框图。
参考图19，电子装置1000可以包括逻辑区1010和存储器区1020。
逻辑区1010可以包括包含多个电路元件(例如，晶体管和寄存器)的不同种类的逻辑单元，其是配置为执行期望的逻辑功能的单元(例如，计数器和缓冲器)。逻辑单元可以例如定义AND、NAND、OR、NOR、XOR(异或)、XNOR(同或)、INV(取反)、ADD(加法器)、BUF(缓冲器)、DLY(延迟)、FILL(过滤器)、多路复用器(MXT/MXIT)、OAI(OR/AND/INVERTER)、AO(AND/OR)、AOI(AND/OR/INVERTER)、D触发器、复位触发器、主从触发器和锁存器。然而，根据示例实施方式的逻辑单元不限于上述示例。
存储器区1020可以包括静态随机存取存储器(SRAM)、动态RAM(DRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、和相变RAM(PRAM)中至少一个。
逻辑区1010和存储器区1020中至少一个区可以包括以下中的至少一个：图1A至15所示的IC器件100A、100B、100C、100D、200A、200B、200C、300、400、500A、500B、500C、500D、500E、500F、600、700A和700B以及在发明构思的范围内被改变和变型的具有不同结构的IC器件。
图20是根据示例实施方式的显示驱动器IC(DDI)1500和包括DDI 1500的显示装置1520的示意框图。
参考图20，DDI 1500可以包括控制器1502、电源电路1504、驱动器块1506和存储块1508。控制器1502可以从主处理单元(MPU)1522接收命令、解码该命令、和控制DDI 1500的各个块以响应于该命令实现操作。电源电路1504可以在控制器1502的控制下产生驱动电压。驱动器块1506可以在控制器1502的控制下通过使用由电源电路1504产生的驱动电压驱动显示面板1524。显示面板1524可以是液晶显示器(LCD)面板或等离子体显示面板(PDP)。存储块1508可以是配置为暂时存储输入到控制器1502的命令或由控制器1502输出的控制信号或者存储所需数据的区块。存储块1508可以包括存储器，诸如随机存取存储器(RAM)或只读存储器(ROM)。电源电路1504和驱动器块1506中至少一个可以包括以下中的至少一个：图1A至15所示的IC器件100A、100B、100C、100D、200A、200B、200C、300、400、500A、500B、500C、500D、500E、500F、600、700A和700B以及在发明构思的范围内被改变和变型的具有不同结构的IC器件。
图21是根据示例实施方式的CMOS反相器1600的电路图。
CMOS反相器1600可以包括CMOS晶体管1610。CMOS晶体管1610可以包括连接在电源端子Vdd和接地端子之间的PMOS晶体管1620和NMOS晶体管1630。CMOS晶体管1610可以包括以下中的至少一个：图1A至15所示的IC器件100A、100B、100C、100D、200A、200B、200C、300、400、500A、500B、500C、500D、500E、500F、600、700A和700B以及在发明构思的范围内被改变和变型的具有不同结构的IC器件。
图22是根据示例实施方式的CMOS SRAM器件1700的电路图。
CMOS SRAM器件1700可以包括一对激励晶体管(driver transistor)1710。一对激励晶体管1710的每个可以包括连接在电源端子Vdd和接地端子之间的PMOS晶体管1720和NMOS晶体管1730。CMOS SRAM器件1700可以还包括一对传输晶体管1740。传输晶体管1740的源极可以交叉连接到PMOS晶体管1720和NMOS晶体管1730的共同节点，该PMOS晶体管1720和NMOS晶体管1730可以定义激励晶体管1710。电源端子Vdd可以连接到PMOS晶体管1720的源极，接地端子可以连接到NMOS晶体管1730的源极。字线WL可以连接到所述一对传输晶体管1740的栅极，位线BL和反向的位线可以分别连接到所述一对传输晶体管1740的漏极。
CMOS SRAM器件1700的激励晶体管1710和传输晶体管1740中至少一个可以包括以下中的至少一个：图1A至15所示的IC器件100A、100B、100C、100D、200A、200B、200C、300、400、500A、500B、500C、500D、500E、500F、600、700A和700B以及在发明构思的范围内被改变和变型的具有不同结构的IC器件。
图23是根据示例实施方式的CMOS NAND电路1800的电路图。
CMOS NAND电路1800可以包括不同的输入信号被传输到其的一对CMOS晶体管。CMOS NAND电路1800可以包括以下中的至少一个：图1A至15所示的IC器件100A、100B、100C、100D、200A、200B、200C、300、400、500A、500B、500C、500D、500E、500F、600、700A和700B以及在发明构思的范围内被改变和变型的具有不同结构的IC器件。
图24是根据示例实施方式的电子系统1900的框图。
电子系统1900可以包括存储器1910和存储器控制器1920。存储器控制器1920可以响应于来自主机1930的请求控制存储器1910以从存储器1910读取数据和/或将数据写入到存储器1910。存储器1910和存储器控制器1920中至少一个可以包括以下中的至少一个：图1A至15所示的IC器件100A、100B、100C、100D、200A、200B、200C、300、400、500A、500B、500C、500D、500E、500F、600、700A和700B以及在发明构思的范围内被改变和变型的具有不同结构的IC器件。
图25是根据示例实施方式的电子系统2000的框图。
电子系统2000可以包括通过总线2050可以连接到彼此的控制器2010、输入/输出(I/O)器件2020、存储器2030和接口2040。
控制器2010可以包括微处理器(MP)、数字信号处理器(DSP)和与其类似的处理器中至少一个。I/O器件2020可包括键区、键盘或显示器中至少一个。存储器2030可以用于存储由控制器2010执行的命令。例如，存储器2030可以用于存储用户数据。
电子系统2000可以是无线通信器件或能够在无线环境中传输和/或接收信息的器件。接口2040可以包括无线接口使得电子系统2000可以通过无线通信网络传输或接收数据。接口2040可包括天线和/或无线收发器。在一些示例实施方式中，电子系统2000可以用于第三代通信系统的通信接口协议，例如，码分多址(CDMA)、全球数字移动电话通信(GSM)、北美数字蜂窝(NADC)、扩展时分多址(E-TDMA)、和/或宽带码分多址(WCDMA)。电子系统2000可以包括以下中的至少一个：图1A至15所示的IC器件100A、100B、100C、100D、200A、200B、200C、300、400、500A、500B、500C、500D、500E、500F、600、700A和700B以及在发明构思的范围内被改变和变型的具有不同结构的IC器件。
虽然已经参考其示例实施方式具体显示和描述了发明构思，然而将理解的是在不脱离由权利要求的精神和范围的情况下，可以作出形式和细节上的不同变化。
本申请要求于2015年6月23日向韩国专利局提交的韩国专利申请第10-2015-0089094号的优先权，其全部内容通过引用结合在此。

Claims (25)

1.一种集成电路(IC)器件，包括：
第一鳍型有源区，在基板的第一区中从所述基板突出，所述第一鳍型有源区具有在第一方向上的第一宽度；
第二鳍型有源区，在所述基板的第二区中从所述基板突出，所述第二鳍型有源区具有在所述第一方向上的第二宽度，其中所述第二宽度小于所述第一宽度；和
区域间台阶部，在底表面上的所述第一区和所述第二区之间的界面处，所述区域间台阶部是所述基板的在所述第一鳍型有源区和所述第二鳍型有源区之间的部分。
2.如权利要求1所述的集成电路器件，其中所述第一鳍型有源区具有与所述第二鳍型有源区的沟道区不同的导电类型的沟道区。
3.如权利要求1所述的集成电路器件，其中所述第一区包括NMOS晶体管区，所述第二区包括PMOS晶体管区。
4.如权利要求1所述的集成电路器件，其中所述区域间台阶部、所述第一鳍型有源区和所述第二鳍型有源区彼此平行延伸。
5.如权利要求1所述的集成电路器件，其中所述底表面包括在所述基板上的所述第一区中处于第一水平的第一底部单元和在所述基板上的所述第二区中处于第二水平的第二底部单元，其中所述第二水平不同于所述第一水平，和
所述区域间台阶部沿着所述第一底部单元和所述第二底部单元之间的界面延伸。
6.如权利要求1所述的集成电路器件，其中在所述第一方向上从所述区域间台阶部到所述第一鳍型有源区的第一距离不同于在所述第一方向上从所述区域间台阶部到所述第二鳍型有源区的第二距离。
7.如权利要求1所述的集成电路器件，其中所述第一区包括NMOS晶体管区，所述第二区包括PMOS晶体管区，和
在所述第一方向上从所述区域间台阶部到所述第一鳍型有源区的第一距离大于从所述区域间台阶部到所述第二鳍型有源区的第二距离。
8.如权利要求1所述的集成电路器件，其中在所述基板上，所述第二鳍型有源区的最低部分位于比所述第一鳍型有源区的最低部分低的水平。
9.如权利要求1所述的集成电路器件，其中所述第二鳍型有源区的最远离所述基板的第二尖端部分处于与所述第一鳍型有源区的最远离所述基板的第一尖端部分相同的水平或者处于比所述第一尖端部分低的水平。
10.如权利要求1所述的集成电路器件，其中所述第一鳍型有源区和所述第二鳍型有源区每个在第三方向上从所述基板突出，和
在所述第三方向上，所述第一鳍型有源区的高度大于所述第二鳍型有源区的高度。
11.如权利要求1所述的集成电路器件，其中所述第一鳍型有源区包括第一插入层，所述第一插入层包括与形成所述第一鳍型有源区的剩余部分的材料不同的材料，和
所述第二鳍型有源区包括第二插入层，所述第二插入层包括与形成所述第二鳍型有源区的剩余部分的材料不同的材料。
12.如权利要求11所述的集成电路器件，其中所述第一鳍型有源区的所述第一插入层包括锗(Ge)，所述第一鳍型有源区的除所述第一插入层之外的剩余部分包括硅(Si)，和
所述第二鳍型有源区的所述第二插入层包括锗，所述第二鳍型有源区的除所述第二插入层之外的剩余部分包括硅。
13.如权利要求1所述的集成电路器件，还包括器件隔离层，填充所述第一鳍型有源区和所述第二鳍型有源区之间的间隔，
其中所述器件隔离层包括：
第一应力源衬垫，在所述第一鳍型有源区的第一侧壁上并施加第一应力到所述第一鳍型有源区；和
第二应力源衬垫，在所述第二鳍型有源区的第二侧壁上并施加第二应力到所述第二鳍型有源区，所述第二侧壁面对所述第一鳍型有源区的所述第一侧壁，其中所述第二应力不同于所述第一应力。
14.如权利要求13所述的集成电路器件，其中所述第一区包括NMOS晶体管区，所述第二区包括PMOS晶体管区，所述第一应力是张应力，所述第二应力是压应力。
15.如权利要求13所述的集成电路器件，其中所述第一鳍型有源区和所述第二鳍型有源区的每个在第三方向上从所述基板突出，和
在所述第一应力源衬垫和所述第二应力源衬垫之间的界面在所述第三方向上与所述区域间台阶部对准。
16.如权利要求1所述的集成电路器件，还包括在与所述第一鳍型有源区和所述第二鳍型有源区的延伸方向交叉的方向上在所述第一鳍型有源区和所述第二鳍型有源区上延伸的栅线，
其中所述栅线包括：
第一栅线，在所述第一区中的所述第一鳍型有源区上并具有第一导电层层叠结构；和
第二栅线，在所述第二区中的所述第二鳍型有源区上并具有第二导电层层叠结构，
其中所述第一导电层层叠结构不同于所述第二导电层层叠结构。
17.如权利要求16所述的集成电路器件，其中所述第一鳍型有源区和所述第二鳍型有源区的每个在第三方向上从所述基板突出，和
在所述第一栅线和所述第二栅线之间的界面在所述第三方向上与所述区域间台阶部对准。
18.如权利要求16所述的集成电路器件，还包括器件隔离层，所述器件隔离层包括在所述第一鳍型有源区的第一侧壁上并施加第一应力到所述第一鳍型有源区的第一应力源衬垫和在所述第二鳍型有源区的第二侧壁上并施加第二应力到所述第二鳍型有源区的第二应力源衬垫，所述第二侧壁面对所述第一鳍型有源区的所述第一侧壁，其中所述第二应力不同于所述第一应力，
其中所述区域间台阶部、在所述第一应力源衬垫和所述第二应力源衬垫之间的界面、以及在所述第一栅线和所述第二栅线之间的界面对准。
19.一种集成电路(IC)器件，包括：
基板，具有彼此相邻的第一区和第二区；
多个第一鳍型有源区，在所述第一区中从所述基板突出并彼此平行延伸；
多个第二鳍型有源区，在所述第二区中从所述基板突出并彼此平行延伸，每个第二鳍型有源区在第一方向上具有比所述多个第一鳍型有源区中任意一个的宽度小的宽度；和
区域间隔离区，具有在所述基板的底表面上的所述第一区和所述第二区之间的界面处的区域间台阶部，所述区域间台阶部在所述多个第一鳍型有源区和所述多个第二鳍型有源区之间。
20.如权利要求19所述的集成电路器件，其中所述多个第一鳍型有源区和所述多个第二鳍型有源区彼此平行延伸使得所述区域间台阶部在所述多个第一鳍型有源区和所述多个第二鳍型有源区之间，和
所述多个第一鳍型有源区和所述多个第二鳍型有源区在所述第一方向上具有均匀的节距。
21.如权利要求19所述的集成电路器件，其中所述多个第一鳍型有源区和所述多个第二鳍型有源区彼此平行延伸使得所述区域间台阶部在所述多个第一鳍型有源区和所述多个第二鳍型有源区之间，和
在所述第一方向上，所述区域间隔离区的宽度大于所述多个第一鳍型有源区中相邻的第一鳍型有源区之间的第一间隔并且大于所述多个第二鳍型有源区中相邻的第二鳍型有源区之间的第二间隔。
22.如权利要求19所述的集成电路器件，其中从所述区域间台阶部到所述多个第一鳍型有源区的第一距离大于从所述区域间台阶部到所述多个第二鳍型有源区的第二距离。
23.如权利要求19所述的集成电路器件，其中所述底表面包括在所述基板的所述第一区中设置在第一水平的第一底部单元和在所述基板的所述第二区中设置在第二水平的第二底部单元，其中所述第二水平不同于所述第一水平，
其中所述多个第一鳍型有源区从所述第一底部单元突出和第一高度一样多，所述多个第二鳍型有源区从所述第二底部单元突出和第二高度一样多，其中所述第二高度大于所述第一高度。
24.如权利要求19所述的集成电路器件，还包括：
第一器件隔离层，在所述第一区中的所述多个第一鳍型有源区的每个的两个侧壁上；和
第二器件隔离层，在所述第二区中的所述多个第二鳍型有源区的每个的两个侧壁上，
其中在所述第一器件隔离层和所述第二器件隔离层之间的界面垂直地交叠所述区域间台阶部。
25.如权利要求24所述的集成电路器件，其中深沟槽在所述基板的所述第一区中并与所述区域间台阶部间隔开使得所述多个第一鳍型有源区在所述深沟槽和所述区域间台阶部之间，
所述深沟槽具有在第一水平上延伸的第一底表面，所述第一底表面低于所述第一器件隔离层的底表面，和
所述第二器件隔离层的底表面具有在所述第二区中在第二水平上延伸的第二底表面，所述第二水平等于或低于所述第一水平。
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