TW201304016A - 半導體結構、其製造方法及製造第一半導體器件和第二半導體器件之方法 - Google Patents

半導體結構、其製造方法及製造第一半導體器件和第二半導體器件之方法 Download PDF

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Abstract

本發明涉及半導體結構及其製造方法及製造第一和第二半導體器件的方法。提供具有高介電常數金屬閘極器件和氧化物-多晶矽閘極器件的組合襯底的半導體結構，以及提供這種半導體結構的製造技術。半導體結構使能在相同晶片上支援混合的低功率/低電壓和高功率/高電壓的應用。

Description

半導體結構、其製造方法及製造第一半導體器件和第二半 導體器件之方法
本申請通常涉及半導體器件，更具體地說，涉及一種高介電常數電金屬閘極器件與氧化物-多晶矽閘極器件的組合襯底及其製造方法。
在過去的幾十年裡，半導體產業在積體電路(IC)領域迅速增長。微電子的進步是需要更小且更複雜的積體電路背後的驅動力。半導體產業採用了多種策略來應對減小積體電路尺寸的極速增長的需求。一種方法是減少積體電路器件中(比如電晶體)閘極的二氧化矽絕緣材料的厚度。這種方法已經使用了數十年。但在出現漏電前二氧化矽絕緣材料的厚度只能減少到一定程度。
近年來，另外一種方法包括使用高介電常數電介質和金屬閘極來形成高介電常數金屬閘極。高介電常數電介質為具有比二氧化矽更高的介電常數的電介質。當使用相同厚度的絕緣材料時，高介電常數電介質可以比二氧化矽存儲更多的電荷。因此，特別在用於低功率/低電壓應用的積體電路中，使用高介電常數電介質可實現可靠性增加和漏電減少。但是，當設計需要使用高功率/高電壓應用時，仍然偏好使用二氧化矽閘極。
隨著對相同晶片上低功率/低電壓和高功率/高電壓應用的偏好，需要高介電常數金屬閘極器件和氧化物-多晶矽閘極器件的組合襯底。此外，需要在單個過程中製造這些組合襯底器件。
根據本發明的一方面，提供一種半導體結構，包括：帶有淺溝槽隔離構造(shallow trench isolation formation)的半導體襯底；在所述半導體襯底上形成的具有高介電常數金屬閘極的第一器件；以及在所述半導體襯底上形成的具有氧化物-多晶矽閘極的第二器件；其中所述第一器件和所述第二器件由所述淺溝槽隔離構造分隔開。
較佳地，使用高介電常數電介質和金屬形成所述高介電常數金屬閘極。
較佳地，所述氧化物-多晶矽閘極包括厚氧化物層、多晶矽層及矽化物層。
較佳地，使用具有模擬氧化物(dummy oxide)和多晶矽層的替代閘極製造所述高介電常數金屬閘極。
較佳地，所述模擬氧化物和多晶矽層提供所述氧化物-多晶矽閘極的所述厚氧化物層和所述多晶矽層。
較佳地，所述半導體結構還包括：第一墊片(spacer)，所述第一墊片垂直附在所述高介電常數金屬閘極的每個側壁上及所述半導體襯底的表面上；以及第二墊片，所述第二墊片垂直附在所述氧化物-多晶矽閘極的每個側壁上及所述半導體襯底的表面上。
較佳地，所述半導體結構還包括：在所述高介電常數金屬閘極的每個側面植入所述半導體襯底內的第一源區/汲區；其中所述第一源區/汲區與所述 第一墊片的基底橫向對齊；以及在所述氧化物-多晶矽閘極的每個側面植入所述半導體襯底內的第二源區/汲區；其中所述第二源區/汲區與所述第二墊片的基底橫向對齊。
較佳地，所述半導體結構還包括：在所述半導體襯底上形成的矽化物層；所述矽化物層用作所述第一源區/汲區和所述第二源區/汲區的接頭。
較佳地，所述半導體結構還包括：在所述矽化物層上沉積的氮化物層，所述氮化物層包裹住所述氧化物-多晶矽閘極。
較佳地，通過化學機械拋光使所述氮化物層平坦化(planarize)，從而露出所述氧化物-多晶矽閘極的頂面。
根據本發明的一方面，提供一種方法，所述方法包括：在半導體襯底中的第一器件區域和第二器件區域之間內形成淺溝槽隔離(STI)構造；在所述半導體襯底的表面上形成模擬層；利用所述模擬層上的蝕刻技術(etching process)在第一器件區域上形成第一閘極圖案及在第二器件區域上形成第二閘極圖案；所述第一閘極圖案提供模擬閘極，所述第二閘極圖案提供氧化物-多晶矽閘極；將所述模擬閘極從所述半導體襯底的表面去除，從而形成了一個空腔(empty shell)；以及利用高介電常數電介質和金屬在所述空腔內形成高介電常數金屬閘極。
較佳地，形成所述高介電常數金屬閘極包括：在所述空腔的底部和側壁上進行高介電常數沉積，從 而沿所述空腔的底部和側壁形成薄層的高介電常數電介質；在所述高介電常數沉積後進行金屬沉積，從而填充所述空腔的剩餘部分；以及進行化學機械拋光從而使所述金屬的頂面平坦。
較佳地，所述模擬層包括厚氧化物層、多晶矽層及氮化物層。
較佳地，所述氧化物-多晶矽閘極包括厚氧化物層、多晶矽層及矽化物層。
較佳地，所述方法還包括：在所述半導體襯底的表面上形成第一墊片，所述第一墊片垂直附在所述模擬閘極的每個側壁上；以及在所述半導體襯底的表面上形成第二墊片，所述第二墊片垂直附在所述氧化物-多晶矽閘極的每個側壁上。
較佳地，形成所述第一墊片和第二墊片包括：在所述半導體襯底的表面上實行氧化物沉積，並利用蝕刻技術使所述氧化物沉積形成為墊片形狀(spacer shape)。
較佳地，所述方法還包括：在所述半導體襯底內植入第一源區/汲區和第二源區/汲區，其中所述第一源區/汲區與所述第一墊片對齊；所述第二源區/汲區與所述第二墊片對齊。
較佳地，所述方法還包括：在所述半導體襯底上形成矽化物層，所述矽化物層用作所述第一源區/汲區和所述第二源區/汲區的接頭。
較佳地，所述方法還包括：在所述矽化物層上形成氮化物層，所述氮化物層包裹 住所述氧化物-多晶矽閘極。
較佳地，所述方法還包括：使所述氮化物層平坦化從而露出所述氧化物-多晶矽閘極的頂面。
根據本發明的一方面，提供一種在單個半導體襯底上製造第一半導體器件和第二半導體器件的方法；所述第一半導體器件具有薄閘極氧化物，所述第二半導體器件具有厚閘極氧化物，所述方法包括：形成所述第一半導體器件的第一閘極區域、及形成所述第二半導體器件的第二閘極區域，所述第一閘極區域和所述第二閘極區域的每個具有厚氧化物層和多晶矽層；在所述第一閘極區域和所述第二閘極區域下方植入所述半導體襯底，從而形成第一半導體器件的源極和汲極以及所述第二半導體器件的源極和汲極；在所述第一閘極區域周圍形成第一套墊片，在所述第二閘極區域周圍形成第二套墊片；去除所述第一閘極區域內的所述厚氧化物層和所述多晶矽層，從而在所述第一套墊片包圍的所述第一閘極區域內形成第一空腔；以及在所述第一閘極區域的空腔內利用高介電常數電介質和金屬形成高介電常數金屬閘極；其中所述高介電常數電介質閘極支援所述第一半導體器件的閘極，所述厚氧化物層和多晶矽層支持所述第二半導體器件的閘極。
較佳地，所述第一半導體器件是低電壓、低功率器件，相對於所述第一半導體器件而言，所述第二半導體器件是 高電壓、高功率器件。
較佳地，形成高介電常數金屬閘極的步驟包括：在所述第一閘極區域的空腔中形成高介電常數電介質層；以及在所述高介電常數電介質層上形成金屬層，從而填充所述空腔並形成所述高介電常數金屬閘極。
較佳地，形成所述第一半導體器件的第一閘極區域和所述第二半導體器件的第二閘極區域包括以下步驟：在所述半導體襯底上形成所述厚氧化物層；在所述厚氧化層上形成所述多晶矽層；以及將所述厚氧化物層和所述多晶矽層的一部分去除，從而限定第一閘極區域和第二閘極區域。
較佳地，所述方法還包括在去除步驟之前、在所述第二閘極區域的多晶矽層上形成矽化物層的步驟。
本文所包含的並形成了一部分說明書的附圖對本發明進行解釋，並結合具體描述進一步用於解釋本發明的原理，以及使本領域的技術人員能夠製造和使用本發明。
接下來將參照附圖來描述本發明。元件首次在其中出現的附圖通常由相應標號最左位元的數字來表明。
對低功率/低電壓器件和高功率/高電壓器件的需求對高介電常數金屬器件的製造提出了特殊挑戰。標準的高介電常數金屬閘極的製作法通常並列製造兩個高介電常數器件。高介電常數金屬閘極的製造技術包括在襯底上形成兩個模擬多晶矽閘極(模擬閘極)。這些模擬閘極是高介電常數金屬閘極所代替的犧牲結構(sacrificial structures)。在傳 統技術下浪費了犧牲結構，而且在以上評述之外，犧牲設計沒有增加製造技術的價值。與上述技術相似的第二步需要形成與高介電常數金屬閘極相容的傳統氧化物閘極。增加傳統氧化物閘極的第二步增加了複雜度，以及增加了與製造高介電常數金屬閘極相關的成本。
1.高介電常數金屬閘極器件與氧化物-多晶矽閘極器件的組合襯底
圖1是根據本發明實施例的半導體結構100的截面圖。結構100包括：具有頂面和底面的半導體襯底102、淺溝槽隔離(STI)構造104、高介電常數金屬閘極110、氧化物-多晶矽閘極116、第一墊片124、第二墊片126、第一源區/汲區128、第二源區/汲區130、矽化物層132、及氮化物層134。半導體襯底102可由矽或者由其他半導體材料製成。半導體襯底102也包括化合物半導體，比如碳化矽、砷化鎵、砷化銦或磷化銦。半導體襯底102(以下稱為襯底)也包括各種與設計需求相關的摻雜配置(doping configuration)，比如p型襯底或n型襯底。
淺溝槽隔離構造104是在襯底102內形成的。淺溝槽隔離構造104包括二氧化矽、氮化矽、氮氧化矽、低介電常數電介質、或其他合適的材料。淺溝槽隔離構造104用於劃定第一器件區域106和第二器件區域108。例如，第一器件區域106可包括正金屬氧化物半導體(PMOS)器件的區域，而第二器件區域108可包括負金屬氧化物半導體(NMOS)器件的區域，或反之亦然。高介電常數金屬閘極110和氧化物-多晶矽閘極116可以是PMOS器件或NMOS器件。
高介電常數金屬閘極110形成於襯底102表面上的第一器件區域106內。高介電常數金屬閘極110包括高介電常數電介質112和金屬114。例如，高介電常數電介質112的相對介電常數為19-20，並且其厚度範圍為8-15A。高介電常數電介質112可能是二氧化鉿、矽酸鉿、二氧化鋯、二氧化鈦、氧化鋁、五氧化二鉭、或其他合適的高介電常數電介質。將高介電常數金屬閘極110設計成NMOS器件或PMOS器件決定了應使用的金屬114的類型。高介電常數電介質112形成在襯底102的表面上，並用於絕緣金屬114。
氧化物-多晶矽閘極116在襯底102表面上與高介電常數金屬閘極110相鄰形成。閘極116可能位於第二器件區域108內。閘極116包括厚氧化物層118、多晶矽層120、及矽化物層122。氧化物層118的相對介電常數大致為3.9，但也可能為其他數值。所需要的閘極116的性能決定了氧化物層118的厚度，且其厚度大概為25-75A。因此，如圖1所示，厚氧化物層118比器件106中的高介電常數氧化層112更厚。矽化物層122可用作閘極116的接頭。
在襯底102表面上形成有第一墊片124和第二墊片126，如圖1所示，所述第一墊片和第二墊片分別垂直附在高介電常數金屬器件閘極110和氧化物-多晶矽閘極116的側壁上。例如在閘極器件的製造過程中，第一墊片124和第二墊片126可用於保護第一器件區域106和第二器件區域108。第一墊片124和第二墊片126可由二氧化矽、氮化矽、氮氧化矽、碳化矽、氮化鈦、各種低介電常數電介質、以及其他合適的材料或各材料的組合形成。第一墊片124 和第二墊片126的基底也可以用作第一源區/汲區128和第二源區/汲區130的邊界，其中所述基底是底面且與矽化物層132相接觸。
使用第一墊片124和第二墊片126的基底可使第一源區/汲區128和第二源區/汲區130對齊。襯底102內植入的p型或者n型摻雜物可形成第一源區/汲區128和第二源區/汲區130。例如，可通過在襯底102中摻雜雜質(例如砷、磷、或硼)來構建第一源區/汲區128和第二源區/汲區130。摻雜硼則增添了正電荷並形成p型區域，而摻雜砷或磷則增添了電子並形成n型區域。此外，也可利用其他雜質來實現所偏好的n型或p型配置。
矽化物層132位於植入襯底102內的第一源區/汲區128和第二源區/汲區130之上。例如，矽化物層132可用作第一源區/汲區128和第二源區/汲區130的接頭。矽化物層132可能是矽化鎳、矽化鈉、矽化鎂、矽化鉑、矽化鈀、矽化鈦、或其他相容組合。
氮化物層134沉積在矽化物層132之上，所述矽化物層在襯底102表面之上形成。氮化物層134還可沉積在高介電常數金屬閘極110和閘極116上。例如，氮化物層134可用於為高介電常數金屬閘極110和閘極116提供絕緣。可由化學機械拋光(CMP)使氮化物層平坦化，從而露出高介電常數金屬閘極110和閘極116的頂面。CMP法也可用於使氮化物層的頂面平坦。
半導體結構100的優點在於：在與氧化物-多晶矽閘極器件108相同的矽IC上製造高介電常數金屬閘極器件106，而不需要進行額外處理。高介電常數金屬閘極器件106 提供了低功率、低電壓器件，而氧化物-多晶矽閘極器件108提供了對輸入/輸出功能有用的較高擊穿電壓和較高功率。與厚氧化物層118相比，高介電常數金屬閘極器件106具有較薄氧化物層112，從而使得與厚氧化物-多晶矽閘極器件108相比具有較低閘極開啟電壓和因此的較低功率。通過使器件106和108在相同矽片上彼此相鄰，半導體結構100在同一積體電路內既為低壓域服務、也為高壓域服務。
2.製造方法
圖2a至2j是根據本發明實施例的半導體結構(例如，半導體結構100)的製造過程的示意圖。圖2a至2j所示的過程與圖3所示的過程300相對應。本領域的技術人員可以理解的是，過程300可能不會按照圖中所示的順序進行，或者不需要所示的所有步驟。
過程300開始於步驟302，該步驟包含在襯底內形成淺溝槽隔離(STI)區域以及第一器件區域和第二器件區域。圖2a對步驟302進行闡述。圖2a顯示了帶有淺溝槽隔離構造204、第一器件區域203和第二器件區域205的襯底202，所述第一器件區域和第二器件區域分別對應於器件區域106和108。襯底202可由矽或可由其他半導體材料製成。襯底202也包括化合物半導體，比如碳化矽、砷化鎵、砷化銦、或磷化銦。襯底202可包括各種與設計需求相關的摻雜配置，比如p型襯底或n型襯底。
可使用蝕刻技術來形成淺溝槽隔離構造204，從而形成溝槽。例如，可以使用以下蝕刻技術的其中一種，例如乾蝕刻、濕蝕刻、光化學蝕刻、或等離子蝕刻。一旦溝槽形成，沉積技術可用於採用絕緣材料填充溝槽。例如，可採 用二氧化矽、氮化矽、氮氧化矽、或低介電常數電介質填充溝槽。可利用CMP使淺溝槽隔離構造204的表面光滑平坦。如圖2a所示，淺溝槽隔離構造204可用於限定襯底202的第一器件區域203和第二器件區域205。在步驟302中還可以進行其他摻雜，從而在第一器件區域203和第二器件區域204內形成電位阱(well)。
過程300在圖2b所示的步驟304繼續，其包括在襯底202之上形成一模擬層206。模擬層206可包括厚氧化物層208、多晶矽層210及氮化物層212。可使用各種沉積技術的其中一種來形成模擬層206，例如原子層沉積、化學氣相沉積、物理氣相沉積、等離子增強原子層沉積、分子束外延、離子束輔助沉積、或其他合適的沉積技術。
過程300可進行至圖2c所示的步驟306，該步驟包括在模擬層206上形成一閘極圖案。在一實施例中，閘極圖案是由蝕刻技術完成的，比如乾蝕刻、濕蝕刻、或等離子蝕刻。此外，光罩技術(masking process)也可用於形成閘極圖案。如圖2c所示，步驟306在第一器件區域203中形成了一模擬閘極214，在第二器件區域205中形成了一氧化物-多晶矽閘極216。
模擬閘極214保留了模擬層206的組成。例如，模擬閘極214可包括厚氧化物層208、多晶矽層210及氮化物層212。閘極216可具有與模擬層206不同的組成。例如，閘極216可包括厚氧化物層208和多晶矽層210。在蝕刻技術完成後，閘極216中無氮化物層212。在整個製造過程中，首先使氮化物層遍佈整個結構100，然後選擇性地將氮化物層212從閘極216上蝕刻掉，從而暴露出所示的閘極216 的多晶矽層210。然而，在模擬閘極214中仍有氮化物層212。此外，去除閘極216的氮化物也可發生在製造過程中的另一步驟期間。
過程300在如圖2d所示的步驟308繼續，步驟308包括在襯底上形成第一墊片218和第二墊片220。在一實施例中，如圖2d所示，第一墊片218垂直附在模擬閘極214的兩個側壁上，第二墊片220垂直附在閘極216的兩個側壁上。例如，第一墊片218和第二墊片220可由二氧化矽、氮化矽、氮氧化矽、碳化矽、氮化鈦、各種低介電常數電介質以及各種材料的組合形成。可通過使用上述沉積技術的其中一種來形成第一墊片218和第二墊片220，以及可通過各向異性蝕刻技術使墊片成形為所需特徵。
過程300進行至如圖2e所示的步驟310，該步驟310包括在襯底內植入第一源區/汲區222和第二源區/汲區224。在一實施例中，第一源區/汲區222和第二源區/汲區224可以利用第一墊片218和第二墊片220的基底來限定襯底202的區域，在所述區域中可植入摻雜物。例如，可以在襯底202內、在模擬閘極214的每個側壁旁邊橫向植入第一源區/汲區222，可以在襯底202內、在閘極216的每個側壁旁邊橫向植入第二源區/汲區224，反之亦然。在一實施例中，通過在襯底202內摻雜雜質(比如摻雜砷、磷、或硼)來構建第一源區/汲區222和第二源區/汲區224。摻雜硼則增添了正電荷並形成p型區域，而摻雜砷或磷則增添了電子並形成n型區域。此外，也可利用其他摻雜物來實現所偏好的配置。第一源區/汲區222和第二源區/汲區224可由如離子注入法、擴散法、或光刻法的技術來形成。
然後，過程300進行至如圖2f所示的步驟312，該步驟312包括在襯底202的表面之上形成矽化物層228以及在閘極216之上形成另一矽化物層234。尤其地，矽化物層228形成於植入襯底202內的第一源區/汲區222和第二源區/汲區224之上。矽化物層234在閘極216的多晶矽層210之上形成。例如，矽化物層228可用作第一源區/汲區222和第二源區/汲區224的接頭，而矽化物層234可用作閘極216的接頭。
然後，過程300進行至如圖2g所示的步驟314，該步驟314包括在矽化物層228之上形成氮化物層226。可使用各種上述沉積技術形成氮化物層226。氮化物層226使第一器件區域203和第二器件區域205絕緣。例如，氮化物層226沉澱在矽化物層228之上，從而將模擬閘極214和閘極216包裹住。可使用CMP拋光氮化物層226的頂面，從而露出模擬閘極214和閘極216的頂面。在此形成的模擬閘極214只是臨時性的(因此命名為模擬)，模擬閘極214的作用只是為高介電常數金屬閘極110的沉積預留位置。
過程300在如圖2h所示的步驟316繼續，該步驟316包括從襯底202表面去除模擬閘極214，從而留下一空腔229。可以利用蝕刻技術來去除模擬閘極214，比如利用濕蝕刻、光化學蝕刻、乾蝕刻、等離子蝕刻或其他已知的蝕刻方法。
過程300在如圖2i至2j所示的步驟318終止，該步驟318包括在空腔229內形成高介電常數金屬閘極230。通過使用高介電常數電介質231和金屬232形成高介電常數金屬閘極230。首先，如圖2i所示，沿空腔229的底部和側 壁使高介電常數電介質231沉積為薄層231a-c。如上所述，該薄層231a-c的厚度大致為8-15A，而厚氧化物208的厚度為25-75A。例如，高介電常數電介質231可以是二氧化鉿、二氧化鋯、二氧化鈦、或其他合適材料。此外，可使用各種沉積技術的其中一種沉積高介電常數電介質231，比如原子層沉積、化學氣相沉積、物理氣相沉積、等離子增強原子層沉積、分子束外延、離子束輔助沉積、或其他合適的沉積方法。
接下來，如圖2j所示，當高介電常數電介質231沉積後，進一步使空腔內填充有金屬232，從而完全填充腔體239的內部，導致電介質層231a-c至少部分包裹住金屬232，從而形成高介電常數金屬閘極230。金屬232的類型包括氮化鈦(TiN)和氮化鉭(TaN)。
根據本發明的實施例，在積體電路的製造期間可使用過程300，所述積體電路可包括靜態隨機記憶體(SRAM)和/或其他邏輯電路、無源元件(例如電阻、電容和電感)、及有源元件(例如P溝道增強型場效應電晶體(PFET)、N溝道增強型場效應電晶體(NFET)、金屬氧化物半導體場效應電晶體(MOSFET)、互補金屬氧化物半導體場效應電晶體(CMOS)、雙極電晶體、高壓電晶體、及其他相似的器件)。
結論
應該理解的是，具體實施例部分而非摘要部分用於解釋申請專利範圍。如發明人所預計的，摘要部分可能闡述本發明的一個或多個示例性實施例，而不是所有的示例性實施例，因此摘要部分不應用於以任何方式限制本發明和 所附的申請專利範圍。
以上還借助於說明某些重要功能的功能模組對本發明進行了描述。為了描述的方便，這些功能組成模組的界限在此處被專門定義。當這些重要的功能被適當地實現時，變化其界限是允許的。
特定實施例的前述描述將充分顯示本發明的一般性質，通過應用本領域技術人員範圍內的知識，在沒有充分試驗的情況下，在不背離本發明的一般概念的情況下，其他人可容易地為各種應用改變和/或調整這些特定實施例。因此，基於本文所述示教和引導，這些調整和改變應在所公開實施例的等效的含義和範圍內。應該理解的是，本文的措辭和術語用於描述而非限制目的，從而根據示教和引導，本領域技術人員可理解本發明的術語或措辭。
本發明的寬度和範圍不應受限於任一上述示例性實施例，而僅僅應該依照以下的申請專利範圍及其等效來定義。
相關申請的交叉引用
本申請享有申請號為No.61/488,301、申請日為2011年5月20日的美國臨時專利申請的權益，該專利申請在此全文引用，以供參考。
100‧‧‧半導體結構
102‧‧‧半導體襯底
104‧‧‧淺溝槽隔離(STI)構造
106‧‧‧第一器件區域
108‧‧‧第二器件區域
110‧‧‧高介電常數金屬閘極
112‧‧‧高介電常數電介質
114‧‧‧金屬
116‧‧‧氧化物-多晶矽閘極
118‧‧‧厚氧化物層
120‧‧‧多晶矽層
122‧‧‧矽化物層
124‧‧‧第一墊片
126‧‧‧第二墊片
128‧‧‧第一源區/漏區
130‧‧‧第二源區/漏區
132‧‧‧矽化物層
134‧‧‧氮化物層
202‧‧‧襯底
203‧‧‧第一器件區域
204‧‧‧淺溝槽隔離構造
205‧‧‧第二器件區域
206‧‧‧模擬層
208‧‧‧厚氧化物層
210‧‧‧多晶矽層
212‧‧‧氮化物層
214‧‧‧模擬柵極
216‧‧‧氧化物-多晶矽閘極
218‧‧‧第一墊片
220‧‧‧第二墊片
222‧‧‧第一源區/汲區
224‧‧‧第二源區/汲區
226‧‧‧氮化物層
228‧‧‧矽化物層
229‧‧‧空腔
230‧‧‧高介電常數金屬閘極
231‧‧‧高介電常數電介質
231a-c‧‧‧薄層
232‧‧‧金屬
234‧‧‧矽化物層
239‧‧‧腔體
圖1是根據本發明實施例的半導體結構的截面圖。
圖2a-2j是根據本發明實施例的半導體結構的製造過程的示意圖。
圖3是根據本發明實施例的半導體結構的製造方法的過程流程圖。

Claims (10)

  1. 一種半導體結構，其包括：帶有淺溝槽隔離構造的半導體襯底；在所述半導體襯底上形成的具有高介電常數金屬閘極的第一器件；以及在所述半導體襯底上形成的具有氧化物-多晶矽閘極的第二器件；其中所述第一器件和所述第二器件由所述淺溝槽隔離構造分隔開。
  2. 如申請專利範圍第1項所述之半導體結構，其中所述氧化物-多晶矽閘極包括厚氧化物層、多晶矽層及矽化物層。
  3. 如申請專利範圍第1項所述之半導體結構，其中所述半導體結構還包括：第一墊片，所述第一墊片垂直附在所述高介電常數金屬閘極的每個側壁上及半導體襯底的表面上；以及第二墊片，所述第二墊片垂直附在所述氧化-多晶矽閘極的每個側壁上及半導體襯底的表面上。
  4. 如申請專利範圍第3項所述之半導體結構，其中所述半導體結構還包括：在所述高介電常數金屬閘極的每個側面植入所述半導體襯底內的的第一源區/汲區；其中所述第一源區/汲區與所述第一墊片的基底橫向對齊；在所述氧化物-多晶矽閘極的每個側面植入所述半導體襯底內的的第二源區/汲區；其中所述第二源區/汲區與所述第二墊片的基底橫向對齊。
  5. 如申請專利範圍第4項所述之半導體結構，其中所述半導 體結構還包括：在所述半導體襯底上形成的矽化物層；所述矽化物層用作所述第一源區/汲區和所述第二源區/汲區的接頭。
  6. 如申請專利範圍第5項所述之半導體結構，其中所述半導體結構還包括：在所述矽化物層上沉積的氮化物層，所述氮化物層包裹住所述氧化物-多晶矽閘極。
  7. 如申請專利範圍第6項所述的半導體結構，其中通過化學機械拋光使所述氮化物層平坦化，從而露出所述氧化物-多晶矽閘極的頂面。
  8. 一種半導體結構之製造方法，所述方法包括：在半導體襯底中的第一器件區域和第二器件區域之間內形成淺溝槽隔離(STI)構造；在所述半導體襯底的表面上形成模擬層；利用所述模擬層上的蝕刻技術在所述第一器件區域上形成第一閘極圖案及在所述第二器件區域上形成第二閘極圖案；所述第一閘極圖案提供模擬閘極，所述第二閘極圖案提供氧化物-多晶矽閘極；將所述模擬閘極從所述半導體襯底的表面去除，從而形成了一個空腔；以及利用高介電常數電介質和金屬在所述空腔內形成高介電常數金屬閘極。
  9. 如申請專利範圍第8項所述之半導體結構的製造方法，其中形成所述高介電常數金屬閘極包括：在所述空腔的底部和側壁上進行高介電常數沉積，從而沿所述空腔的底部和側壁形成薄層的高介電常數電介質； 在所述高介電常數沉積後進行金屬沉積，從而填充所述空腔的剩餘部分；以及進行化學機械拋光從而使所述金屬的頂面平坦。
  10. 一種製造第一半導體器件和第二半導體器件之方法，其中在單個半導體襯底上製造第一半導體器件和第二半導體器件，其特徵在於，所述第一半導體器件具有薄閘極氧化物，所述第二半導體器件具有厚閘極氧化物，所述方法包括：形成所述第一半導體器件的第一閘極區域、及形成所述第二半導體器件的第二閘極區域，所述第一閘極區域和所述第二閘極區域的每個具有厚氧化物層和多晶矽層；在所述第一閘極區域和所述第二閘極區域下方植入所述半導體襯底，從而形成第一半導體器件的源極和汲極和所述第二半導體器件的源極和汲極；在所述第一閘極區域周圍形成第一套墊片，在所述第二閘極區域周圍形成第二套墊片；去除所述第一閘極區域內的所述厚氧化物層和所述多晶矽層，從而在所述第一套墊片包圍的所述第一閘極區域內形成第一空腔；以及在所述第一閘極區域的空腔內利用高介電常數電介質和金屬形成高介電常數金屬閘極；其中所述高介電常數電介質閘極支援所述第一半導體器件的閘極，所述厚氧化物層和多晶矽層支持所述第二半導體器件的閘極。
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