CN113130478A - 一种射频芯片及制备方法 - Google Patents
一种射频芯片及制备方法 Download PDFInfo
- Publication number
- CN113130478A CN113130478A CN202110393176.8A CN202110393176A CN113130478A CN 113130478 A CN113130478 A CN 113130478A CN 202110393176 A CN202110393176 A CN 202110393176A CN 113130478 A CN113130478 A CN 113130478A
- Authority
- CN
- China
- Prior art keywords
- layer
- field effect
- effect transistor
- region
- bipolar transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000002360 preparation method Methods 0.000 title claims abstract description 10
- 230000005669 field effect Effects 0.000 claims abstract description 111
- 239000000758 substrate Substances 0.000 claims abstract description 39
- 238000005530 etching Methods 0.000 claims abstract description 22
- 238000005468 ion implantation Methods 0.000 claims abstract description 10
- 238000009413 insulation Methods 0.000 claims abstract description 7
- 229910052751 metal Inorganic materials 0.000 claims description 23
- 239000002184 metal Substances 0.000 claims description 23
- 238000000151 deposition Methods 0.000 claims description 21
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 20
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 20
- 238000004519 manufacturing process Methods 0.000 claims description 15
- 229910005540 GaP Inorganic materials 0.000 claims description 6
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 claims description 6
- 229910052738 indium Inorganic materials 0.000 claims description 6
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 6
- 238000007789 sealing Methods 0.000 claims description 5
- 230000010354 integration Effects 0.000 abstract description 7
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 238000004891 communication Methods 0.000 description 13
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000009434 installation Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8222—Bipolar technology
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- General Engineering & Computer Science (AREA)
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供一种射频芯片及制备方法,涉及半导体器件技术领域,包括在衬底上通过外延生长依次形成场效应晶体管外延层结构和双极晶体管外延层结构,刻蚀双极晶体管外延层结构以分别在电感器区域和场效应晶体管区域露出场效应晶体管外延层结构;在场效应晶体管区域形成场效应晶体管器件结构;在双极晶体管区域形成双极晶体管器件结构;对电感器区域的场效应晶体管外延层结构通过离子注入形成第一绝缘区;在第一绝缘区上形成电感器结构。便可以实现在同一衬底上依序制作出场效应晶体管器件结构、双极晶体管器件结构和电感器结构,可以有效的降低前端模块的占用体积,提高前端模块的集成度。
Description
技术领域
本发明涉及半导体器件技术领域,具体而言,涉及一种射频芯片及制备方法。
背景技术
随着通信技术的快速发展,5G通讯设备开始大规模建设和普及。为了满足人们更高的需求,6G通讯技术也已经处于了研发阶段,这也同时对通讯设备提出了更高的要求。在通讯设备中通常包含前端模块,而前端模块通常包含场效应晶体管、双极晶体管。原以场效应晶体管、双极晶体管两种材料结构为主的砷化镓组件,通常需要制成2个独立的组件,这在手机与平板计算机追求更加轻薄短小设计的同时,会被占去较多空间。而在过去场效应晶体管、双极晶体管因物理特性整合度不佳的问题,也拉高了砷化镓组件进一步微缩的难度。不过在全新领先同业推出的异质接面双载子暨假晶高速电子移动晶体管磊晶,则可将场效应晶体管、双极晶体管等不同制程的砷化镓微波开关、功率放大器(PA)、偏压电路与逻辑电路搭载在单一IC上,而包括Skyworks、TriQuint等砷化镓射频组件大厂,都已加速在4G产品导入异质接面双载子暨假晶高速电子移动晶体管晶圆制程,让全新的异质接面双载子暨假晶高速电子移动晶体管出货更有加速放大的趋势。
现有的通讯设备前端模块通常由多个独立的器件形成,其占用面积较大,不利于器件的高度集成。
发明内容
本发明的目的在于,针对上述现有技术中的不足,提供一种射频芯片及制备方法,以改善现有前端模块因器件独立导致占用面积较大的问题。
为实现上述目的,本发明实施例采用的技术方案如下:
本发明实施例的一方面,提供一种射频芯片制备方法,方法包括:在衬底上通过外延生长依次形成场效应晶体管外延层结构和双极晶体管外延层结构,其中,场效应晶体管外延层结构和双极晶体管外延层结构均覆盖于衬底上的电感器区域、场效应晶体管区域和双极晶体管区域;刻蚀双极晶体管外延层结构以分别在电感器区域和场效应晶体管区域露出场效应晶体管外延层结构;在场效应晶体管区域刻蚀场效应晶体管外延层结构并沉积金属以形成场效应晶体管器件结构;在双极晶体管区域刻蚀双极晶体管外延层结构并沉积金属以形成双极晶体管器件结构;对电感器区域的场效应晶体管外延层结构通过离子注入形成第一绝缘区;对场效应晶体管器件结构和双极晶体管器件结构蜡封;在第一绝缘区上形成电感器结构。
可选的,在第一绝缘区上形成电感器结构之前,方法还包括:在场效应晶体管器件结构和双极晶体管器件结构之间通过离子注入形成第二绝缘区,第二绝缘区沿垂直衬底方向延伸至衬底。
可选的,在第一绝缘区上形成电感器结构包括:在第一绝缘区上沉积钛层;在钛层上形成电感器结构。
可选的,电感器结构包括沿垂直衬底方向形成于第一绝缘区上的下线圈、墩柱和上线圈,其中,下线圈和上线圈分别与墩柱的两端接触。
可选的,场效应晶体管外延层结构包括依次形成于衬底上的缓冲层、沟道层、肖特基层和接触层。
可选的,在场效应晶体管区域刻蚀场效应晶体管外延层结构并沉积金属以形成场效应晶体管器件结构包括:在场效应晶体管区域的接触层上沉积金属以分别形成源极和漏极;刻蚀接触层以在源极和漏极之间露出肖特基层;在肖特基层沉积金属以形成栅极。
可选的,双极晶体管外延层结构包括依次形成于场效应晶体管外延层结构上的集电极层、基极层和发射极层。
可选的,在双极晶体管区域刻蚀双极晶体管外延层结构并沉积金属以形成双极晶体管器件结构包括:在双极晶体管区域刻蚀发射极层和基极层以分别露出集电极层和基极层;在发射极层、露出的基极层和露出的集电极层上分别沉积金属以对应形成电极。
可选的,集电极层包括依次形成于场效应晶体管外延层结构上的第一磷化铟镓层和第一砷化镓层;基极层包括依次形成于第一砷化镓层上的第二磷化铟镓层、第二砷化镓层和第三磷化铟镓层;发射极层包括依次形成于第三磷化铟镓层上的第三砷化镓层。
本发明实施例的另一方面,提供一种射频芯片,采用上述任一种射频芯片制备方法制备。
本发明的有益效果包括:
本发明提供了一种射频芯片及制备方法,用以实现通讯设备中的前端模块的各项功能,方法包括在衬底上通过外延生长先形成整层的场效应晶体管外延层结构,然后在场效应晶体管外延层结构上继续形成整层的双极晶体管外延层结构,且场效应晶体管外延层结构和双极晶体管外延层结构均覆盖于衬底上的电感器区域、场效应晶体管区域和双极晶体管区域。刻蚀双极晶体管外延层结构以分别在电感器区域和场效应晶体管区域露出场效应晶体管外延层结构,然后在场效应晶体管区域形成场效应晶体管器件结构;在双极晶体管区域形成双极晶体管器件结构,如此在同一衬底上完成场效应晶体管器件结构和双极晶体管器件结构的制作。之后,先在电感器区域的场效应晶体管外延层结构通过离子注入形成第一绝缘区,然后在第一绝缘区上制作电感器结构,在制作电感器结构之前,还可以对场效应晶体管器件结构和双极晶体管器件结构的整体进行蜡封,避免制作电感器结构对其形成影响。如此,通过上述方法可以实现在同一衬底上依序制作出场效应晶体管器件结构、双极晶体管器件结构和电感器结构,由一颗射频芯片取代现有多颗芯片实现多种功能,可以有效的降低前端模块的占用体积,提高前端模块的集成度,便于通讯设备布设时的便利性和降低使用时对于安装环境的要求。在此基础上,由于场效应晶体管器件结构、双极晶体管器件结构和电感器结构集成于同一衬底上,还可以减少外连线,从而增加效能。
附图说明
为了更清楚地说明本发明实施例的技术方案,下面将对实施例中所需要使用的附图作简单地介绍,应当理解,以下附图仅示出了本发明的某些实施例,因此不应被看作是对范围的限定,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他相关的附图。
图1为本发明实施例提供的一种射频芯片制备方法的流程示意图;
图2为本发明实施例提供的一种射频芯片的状态示意图之一;
图3为本发明实施例提供的一种射频芯片的状态示意图之二;
图4为本发明实施例提供的一种射频芯片的电感器结构的结构示意图。
图标:100-衬底;110-缓冲层;120-沟道层;130-肖特基层;140-接触层;150-源极;160-漏极;170-栅极;210-第一磷化铟镓层;220-第一砷化镓层;230-第二磷化铟镓层;240-第二砷化镓层;250-第三磷化铟镓层;260-第三砷化镓层;270-电极;310-下线圈;320-上线圈;330-墩柱。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例是本发明一部分实施例,而不是全部的实施例。
因此,以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围,而是仅仅表示本发明的选定实施例。需要说明的是,在不冲突的情况下,本发明的实施例中的各个特征可以相互结合,结合后的实施例依然在本发明的保护范围内。
应注意到:相似的标号和字母在下面的附图中表示类似项,因此,一旦某一项在一个附图中被定义,则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中,需要说明的是,术语“第一”、“第二”、“第三”等仅用于区分描述,而不能理解为指示或暗示相对重要性。
在通讯设备中可以设置有基带芯片、射频收发、滤波器、放大器、双工器、天线开关和天线,其中,滤波器、放大器、双工器和天线开关通常作为通讯设备的前端模块。为了满足通讯设备的收发需求,滤波器通常包括接收滤波器和发送滤波器,放大器包括低噪放大器和功率放大器,连接方式按照收发路线分为:接收路线和发送路线,其中,接收路线为基带芯片至射频收发、接收滤波器、低噪放大器、双工器、天线开关、天线;发送路线为基带芯片至射频收发、发送滤波器、功率放大器、双工器、天线开关、天线。即接收滤波器和发送滤波器并联,低噪放大器和功率放大器并联。上述器件中的接收滤波器、发送滤波器和双工器可以是由电感器结构实现,低噪放大器和天线开关可以由场效应晶体管器件结构实现,功率放大器可以由双极晶体管器件结构实现。现有的电感器结构、场效应晶体管器件结构和双极晶体管器件结构通常独立设置,由外连线连接,进而实现上述的功能,即现有前端模块包括多颗芯片,但由于多颗芯片之间相互独立,导致前端模块的占用体积较大,不利于前端模块的高度集成。
本发明实施例的一方面,提供一种射频芯片制备方法制备射频芯片用以实现通讯设备中的前端模块的各项功能,该射频芯片通过将电感器结构制作于晶体管的外延结构上,达成将场效应晶体管器件结构、双极晶体管器件结构和电感器结构制作于同一衬底之上,从而有效的节省前端模块所占用的体积,该制备方法如图1所示,包括以下步骤:
S010:在衬底上通过外延生长依次形成场效应晶体管外延层结构和双极晶体管外延层结构,其中,场效应晶体管外延层结构和双极晶体管外延层结构均覆盖于衬底上的电感器区域、场效应晶体管区域和双极晶体管区域。
如图2所示,提供一衬底100,该衬底100可以包括从左至右的电感器区域、场效应晶体管区域和双极晶体管区域。通过外延生长在衬底100上先形成整层的场效应晶体管外延层结构,然后在场效应晶体管外延层结构上通过外延生长继续形成整层的双极晶体管外延层结构,即场效应晶体管外延层结构覆盖电感器区域、场效应晶体管区域和双极晶体管区域,双极晶体管外延层结构也覆盖电感器区域、场效应晶体管区域和双极晶体管区域。
S020:刻蚀双极晶体管外延层结构以分别在电感器区域和场效应晶体管区域露出场效应晶体管外延层结构。
如图2所示,在电感器区域刻蚀双极晶体管外延层结构从而露出下方的场效应晶体管外延层结构,同理,在场效应晶体管区域刻蚀双极晶体管外延层结构从而露出下方的场效应晶体管外延层结构,如此,便可以作为后续各个器件形成的基础。
S030:在场效应晶体管区域刻蚀场效应晶体管外延层结构并沉积金属以形成场效应晶体管器件结构。
如图2所示,通过对场效应晶体管区域内露出的场效应晶体管外延层结构进行刻蚀并沉积金属的方式从而在衬底100上制作出场效应晶体管器件结构。
S040:在双极晶体管区域刻蚀双极晶体管外延层结构并沉积金属以形成双极晶体管器件结构。
如图2所示,通过对双极晶体管区域内的双极晶体管外延层结构进行刻蚀并沉积金属的方式从而在衬底100上制作出双极晶体管外延层结构。S030和S040的制作顺序可以交换,本申请对其不做具体限制。在S030和S040后便可以在同一衬底100上依序制作出场效应晶体管器件结构和双极晶体管器件结构。上述刻蚀方法可以是激光刻蚀、干法刻蚀、湿法刻蚀等等。
S050:对电感器区域的场效应晶体管外延层结构通过离子注入形成第一绝缘区。
如图2所示,在制作电感器结构之前,还可以通过对电感器区域内露出的场效应晶体管外延层结构进行离子注入,从而使电感器区域内露出的场效应晶体管外延层结构形成第一绝缘区,以便于后续工艺在第一绝缘区上制作出电感器结构后,通过第一绝缘区对电感器结构和场效应晶体管器件结构进行隔离,便于提高射频芯片的性能。
S060:对场效应晶体管器件结构和双极晶体管器件结构蜡封。
在制作电感器结构之前,还可以对同一衬底100上依序制作出场效应晶体管器件结构和双极晶体管器件结构的整体进行蜡封,从而在制作后续的电感器结构的过程中,能够避免对场效应晶体管器件结构和双极晶体管器件结构造成影响,便于提高器件的性能。
S070:在第一绝缘区上形成电感器结构。
在对场效应晶体管器件结构和双极晶体管器件结构蜡封后,可以在第一绝缘区上制作出电感器结构,如此,实现在同一衬底100上制作出场效应晶体管器件结构、双极晶体管器件结构和电感器结构,由一颗射频芯片取代现有多颗芯片实现多种功能,由此可以有效的降低前端模块的占用体积,提高前端模块的集成度,便于通讯设备布设时的便利性和降低使用时对于安装环境的要求。在此基础上,由于场效应晶体管器件结构、双极晶体管器件结构和电感器结构集成于同一衬底100上,还可以减少外连线,从而增加效能。
场效应晶体管器件结构可以是赝调制掺杂异质结场效应晶体管(pHEMT),双极晶体管器件结构可以是异质结双极晶体管(HBT),在将pHEMT器件和HBT器件集成于同一衬底100时可以作为异质接面双载子暨假晶高速电子移动晶体管(biHEMT),即如图2和图3所示。本申请中的电感器结构可以是滤波用的电感器结构。
可选的,如图2所示,在S070中在第一绝缘区上形成电感器结构之前,方法还包括:在场效应晶体管器件结构和双极晶体管器件结构之间通过离子注入形成第二绝缘区,如此,能够借助第二绝缘区对场效应晶体管器件结构和双极晶体管器件结构进行有效隔离,结合第一绝缘区,可以使得电感器结构、场效应晶体管器件结构和双极晶体管器件结构两两之间形成可靠的隔离,提高射频芯片的性能。为了确保场效应晶体管器件结构、双极晶体管器件结构和电感器结构三者之间功能的独立性,还可以通过控制注入浓度、时间等参数实现对第一绝缘区的深度,即沿垂直衬底100方向的厚度进行调节,使得第一绝缘区能够延伸至衬底100。同理,第二绝缘区也可以参考第一绝缘区的形成方式以此提高隔离性能。第一绝缘区和第二绝缘区可以是在同一步骤中形成,也可以是在不同步骤中分别形成,本申请对其不做限制,在制作时,可以根据实际需求进行合理选择。
可选的,在第一绝缘区上形成电感器结构包括:在第一绝缘区上沉积钛层;在钛层上形成电感器结构。由于制作电感器结构的金属材质与第一绝缘区的粘附性较差,所以可以利用设置于二者之间的钛层来提高电感器结构与第一绝缘区的粘附性,降低电感器结构剥落的可能性,使得集成有电感器结构的射频芯片能够具有较佳的稳定性。
可选的,如图4所示,电感器结构包括沿垂直衬底100方向形成于第一绝缘区上的下线圈310、墩柱330和上线圈320,下线圈310通过墩柱330与上线圈320电连接,即通过在下线圈310上设置墩柱330将上线圈320沿垂直衬底100的方向支撑,形成上下两层的线圈结构,从而形成空气桥结构。下线圈310具有下端口,用于和其它器件连接,上线圈320上具有上端口,用于和其它器件连接,通过下端口和上端口将电感器结构和其它器件进行连接。如图4所示,电感器结构的上线圈320可以是具有缺口的圆环形结构,下线圈310也可以是具有缺口的圆环形结构,在两者远离端口的位置设置有墩柱330,墩柱330即可以将上线圈320和下线圈310进行连接,也可以对上线圈320起到支撑作用,上线圈320和下线圈310之间可以是相差90度设置。
可选的,如图2和图3所示,场效应晶体管外延层结构可以包括依次形成于衬底100上的缓冲层110、沟道层120、肖特基层130和接触层140。双极晶体管外延层结构包括依次形成于场效应晶体管外延层结构(接触层140)上的集电极层、基极层和发射极层。
在进行S020时,可以对应依次刻蚀电感器区域和场效应晶体管区域的发射极层、基极层、集电极层,从而在电感器区域露出场效应晶体管外延层结构的接触层140、在场效应晶体管区域露出场效应晶体管外延层结构的接触层140。
如图2所示,通过在双极晶体管区域刻蚀部分发射极层从而在刻蚀后的发射极层的两侧分别露出一部分基极层,然后继续刻蚀露出的基极层,在基极层的两侧分别露出一部分集电极层,从而在双极晶体管区域形成台阶结构。然后在发射极层、露出的基极层和露出的集电极层上分别沉积金属以对应形成电极270,例如在发射极层上形成发射极电极,在基极层上形成基极电极,在集电极层形成集电极电极,作为双极晶体管器件结构。
如图2所示,在场效应晶体管区域露出的接触层140上沉积金属,从而形成源极150和漏极160,其中,源极150和漏极160间隔设置。然后刻蚀位于源极150和漏极160之间的接触层140,从而露出位于源极150和漏极160之间的肖特基层130,由此形成凹槽结构,且凹槽结构的底面为肖特基层130,在露出的肖特基层130上通过沉积金属形成栅极170,作为场效应晶体管器件结构。
上述的场效应晶体管器件结构和双极晶体管器件结构中的沟道层120可以是InGaAs层,肖特基层130可以是AlGaAs层,接触层140可以是GaAs层。如此,通过对电感器区域露出的GaAs层以离子注入的形式形成第一绝缘区,使得电感器结构能够制作于GaAs层位于电感器区域的第一绝缘区上。
在形成场效应晶体管器件结构中的源极150、漏极160、栅极170和形成双极晶体管器件结构中的电极270时,可以是将其中的某些电极270采用同一光罩制作,例如,将源极150、漏极160和设置于集电极层上的电极270采用同一光罩做曝光、显影成图形后蒸镀金属形成;将基极层上的电极270和发射极层上的电极270采用同一光罩做曝光、显影成图形后蒸镀金属形成。
可选的,如图2所示,集电极层包括依次设置于接触层140上的第一磷化铟镓层210和第一砷化镓层220;基极层包括依次设置于第一砷化镓层220上的第二磷化铟镓层230、第二砷化镓层240和第三磷化铟镓层250;发射极层包括设置于第三磷化铟镓层250上的第三砷化镓层260。
本发明实施例的另一方面,提供一种射频芯片,在制备时可以采用上述实施例中的射频芯片制备方法来制备,如图2所示,先在衬底100上通过外延生长、刻蚀、沉积等工序形成场效应晶体管器件结构和双极晶体管器件结构,然后对场效应晶体管器件结构和双极晶体管器件结构蜡封,并在电感器区域的第一绝缘区上制作电感器结构,可以实现在同一衬底100上制作出场效应晶体管器件结构、双极晶体管器件结构和电感器结构,由此可以有效的降低前端模块的占用体积,提高前端模块的集成度。在此基础上,由于场效应晶体管器件结构、双极晶体管器件结构和电感器结构集成于同一衬底100上,还可以减少外连线,从而增加效能。
以上所述仅为本发明的优选实施例而已,并不用于限制本发明,对于本领域的技术人员来说,本发明可以有各种更改和变化。凡在本发明的精神和原则之内,所作的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (9)
1.一种射频芯片制备方法,其特征在于,所述方法包括:
在衬底上通过外延生长依次形成场效应晶体管外延层结构和双极晶体管外延层结构,其中,所述场效应晶体管外延层结构和所述双极晶体管外延层结构均覆盖于所述衬底上的电感器区域、场效应晶体管区域和双极晶体管区域;
刻蚀所述双极晶体管外延层结构以分别在所述电感器区域和所述场效应晶体管区域露出所述场效应晶体管外延层结构;
在所述场效应晶体管区域刻蚀所述场效应晶体管外延层结构并沉积金属以形成场效应晶体管器件结构;
在所述双极晶体管区域刻蚀所述双极晶体管外延层结构并沉积金属以形成双极晶体管器件结构;
对所述电感器区域的所述场效应晶体管外延层结构通过离子注入形成第一绝缘区;
对所述场效应晶体管器件结构和所述双极晶体管器件结构蜡封;
在所述第一绝缘区上形成电感器结构。
2.如权利要求1所述的射频芯片制备方法,其特征在于,所述在所述第一绝缘区上形成电感器结构之前,所述方法还包括:
在所述场效应晶体管器件结构和所述双极晶体管器件结构之间通过离子注入形成第二绝缘区,所述第二绝缘区沿垂直所述衬底方向延伸至所述衬底。
3.如权利要求1所述的射频芯片制备方法,其特征在于,所述电感器结构包括沿垂直所述衬底方向形成于所述第一绝缘区上的下线圈、墩柱和上线圈,其中,所述下线圈和所述上线圈分别与所述墩柱的两端接触。
4.如权利要求1所述的射频芯片制备方法,其特征在于,所述场效应晶体管外延层结构包括依次形成于所述衬底上的缓冲层、沟道层、肖特基层和接触层。
5.如权利要求4所述的射频芯片制备方法,其特征在于,所述在所述场效应晶体管区域刻蚀所述场效应晶体管外延层结构并沉积金属以形成场效应晶体管器件结构包括:
在所述场效应晶体管区域的接触层上沉积金属以分别形成源极和漏极;
刻蚀所述接触层以在所述源极和漏极之间露出所述肖特基层;
在所述肖特基层沉积金属以形成栅极。
6.如权利要求1所述的射频芯片制备方法,其特征在于,所述双极晶体管外延层结构包括依次形成于所述场效应晶体管外延层结构上的集电极层、基极层和发射极层。
7.如权利要求6所述的射频芯片制备方法,其特征在于,所述在所述双极晶体管区域刻蚀所述双极晶体管外延层结构并沉积金属以形成双极晶体管器件结构包括:
在所述双极晶体管区域刻蚀所述发射极层和所述基极层以分别露出所述集电极层和所述基极层;
在所述发射极层、露出的所述基极层和露出的所述集电极层上分别沉积金属以对应形成电极。
8.如权利要求6所述的射频芯片制备方法,其特征在于,所述集电极层包括依次形成于所述场效应晶体管外延层结构上的第一磷化铟镓层和第一砷化镓层;所述基极层包括依次形成于所述第一砷化镓层上的第二磷化铟镓层、第二砷化镓层和第三磷化铟镓层;所述发射极层包括依次形成于所述第三磷化铟镓层上的第三砷化镓层。
9.一种射频芯片,其特征在于,采用如权利要求1至8任一项所述的射频芯片制备方法制备。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110393176.8A CN113130478A (zh) | 2021-04-13 | 2021-04-13 | 一种射频芯片及制备方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202110393176.8A CN113130478A (zh) | 2021-04-13 | 2021-04-13 | 一种射频芯片及制备方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN113130478A true CN113130478A (zh) | 2021-07-16 |
Family
ID=76776618
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202110393176.8A Pending CN113130478A (zh) | 2021-04-13 | 2021-04-13 | 一种射频芯片及制备方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN113130478A (zh) |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06209077A (ja) * | 1993-01-08 | 1994-07-26 | Fujitsu Ltd | 半導体装置及びその製造方法 |
CN1131819A (zh) * | 1994-11-02 | 1996-09-25 | Trw公司 | 制造单片多功能集成电路器件的方法 |
JPH0964038A (ja) * | 1995-08-24 | 1997-03-07 | Toshiba Corp | 化合物半導体装置及びその製造方法 |
CN1246962A (zh) * | 1997-02-07 | 2000-03-08 | 艾利森电话股份有限公司 | 在同一衬底上制造一个异质结双极型晶体管和一个激光二极管 |
US20050184310A1 (en) * | 2004-02-20 | 2005-08-25 | Oleh Krutko | Structures and methods for fabricating integrated HBT/FET's at competitive cost |
CN101320733A (zh) * | 2007-06-04 | 2008-12-10 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
CN101533841A (zh) * | 2008-03-13 | 2009-09-16 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
CN102790053A (zh) * | 2011-05-20 | 2012-11-21 | 美国博通公司 | 半导体结构及其制造方法及制造第一和第二半导体器件的方法 |
CN102842578A (zh) * | 2011-06-23 | 2012-12-26 | 寇平公司 | 双极高电子迁移率晶体管及其形成方法 |
CN109923664A (zh) * | 2016-10-18 | 2019-06-21 | 吴展兴 | 整合场效晶体管与异质接面双极晶体管的结构 |
-
2021
- 2021-04-13 CN CN202110393176.8A patent/CN113130478A/zh active Pending
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06209077A (ja) * | 1993-01-08 | 1994-07-26 | Fujitsu Ltd | 半導体装置及びその製造方法 |
CN1131819A (zh) * | 1994-11-02 | 1996-09-25 | Trw公司 | 制造单片多功能集成电路器件的方法 |
JPH0964038A (ja) * | 1995-08-24 | 1997-03-07 | Toshiba Corp | 化合物半導体装置及びその製造方法 |
CN1246962A (zh) * | 1997-02-07 | 2000-03-08 | 艾利森电话股份有限公司 | 在同一衬底上制造一个异质结双极型晶体管和一个激光二极管 |
US20050184310A1 (en) * | 2004-02-20 | 2005-08-25 | Oleh Krutko | Structures and methods for fabricating integrated HBT/FET's at competitive cost |
CN101320733A (zh) * | 2007-06-04 | 2008-12-10 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
CN101533841A (zh) * | 2008-03-13 | 2009-09-16 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
CN102790053A (zh) * | 2011-05-20 | 2012-11-21 | 美国博通公司 | 半导体结构及其制造方法及制造第一和第二半导体器件的方法 |
CN102842578A (zh) * | 2011-06-23 | 2012-12-26 | 寇平公司 | 双极高电子迁移率晶体管及其形成方法 |
CN109923664A (zh) * | 2016-10-18 | 2019-06-21 | 吴展兴 | 整合场效晶体管与异质接面双极晶体管的结构 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3249169B2 (ja) | ヘテロ接合バイポーラ・トランジスタをヘテロ接合fetと統合する方法 | |
US8901611B2 (en) | Bipolar field effect transistor structures and methods of forming the same | |
EP1077494B1 (en) | Heterojunction bipolar transistor and method for fabricating the same | |
US6461927B1 (en) | Semiconductor device and method of producing the same | |
KR20080088466A (ko) | 반도체 장치 | |
JP3248941B2 (ja) | ヘテロ接合バイポーラ・トランジスタをピン・ダイオードと統合する方法 | |
JP6949115B2 (ja) | 半導体デバイス及びその製造方法 | |
TWI680580B (zh) | 具有電晶體與二極體之化合物半導體單晶集成電路元件 | |
US11437367B2 (en) | Heterogeneous integrated wideband high electron mobility transistor power amplifier with a single-crystal acoustic resonator/filter | |
US20050127393A1 (en) | Semiconductor device and manufacturing method of the same | |
CN112786538A (zh) | 一种基于GaN HEMT的开关集成芯片与制作方法 | |
CN113130478A (zh) | 一种射频芯片及制备方法 | |
CN115148734B (zh) | 砷化镓低噪声放大器和氮化镓功率放大器单片集成电路及其制备 | |
CN114864575A (zh) | 砷化镓双极结型高电子迁移率晶体管及其制作方法 | |
US20060118834A1 (en) | Semiconductor device and method of manufacturing the same | |
CN113066762B (zh) | 一种双极型场效应晶体管及其制备方法 | |
KR102617144B1 (ko) | Hemt 소자, 모놀리식 3차원 집적 소자 및 그들의 제조 방법 | |
JPS62211962A (ja) | 高周波半導体装置の製造方法 | |
US11749746B2 (en) | Radio frequency front end (RFFE) hetero-integration | |
KR100328148B1 (ko) | 완전 자기정열된 양방향 InGap/GaAs 이중 이종접합 바이폴라 트랜지스터 및 그 제조방법 | |
US20130299879A1 (en) | Sige hbt device and manufacturing method of the same | |
EP0505942A1 (en) | Method of integrating heterojunction bipolar transistors with heterojunction FETs and PIN diodes | |
KR100198425B1 (ko) | 폴리이미드를 이용한 이종접합 바이폴라 트랜지스터의 제조방법 | |
JPH10144913A (ja) | 電界効果トランジスタ、半導体集積回路装置及び電界効果トランジスタの製造方法 | |
CN114883192A (zh) | 绝缘衬底上硅与iii-v族器件的单片异质集成结构及制备方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20210716 |