TW202320344A - 半導體結構 - Google Patents

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gate
semiconductor
layers
metal
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廖忠志
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台灣積體電路製造股份有限公司
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Abstract

半導體結構包括基板、從基板突出的半導體鰭片，其中半導體鰭片包括在垂直方向上堆疊的複數半導體層、與半導體鰭片的複數通道區接合的閘極堆疊、以及設置相鄰於閘極堆疊並且在半導體鰭片的複數複數源極/汲極(S/D)區中的複數S/D特徵。在本實施例中，閘極堆疊包括設置在半導體層上方的第一部分和在上述半導體層之間的第二部分，其中第一部分包括功函數金屬(WFM)層和設置在WFM層上方的金屬填充層，並且第二部分包括WFM層但不具有金屬填充層。

Description

半導體結構
本揭露係關於一種半導體結構，特別是設置在通道層的堆疊上方的金屬閘極堆疊的頂部在成分上不同於與通道層的堆疊交錯的金屬閘極堆疊的底部的半導體結構。
半導體積體電路(integrated circuit；IC)工業呈指數成長。在IC材料及IC設計的技術進步產生多個IC世代，每一個IC世代比上一個IC世代有更小及更複雜的電路。在IC發展過程中，製程可作出之幾何尺寸(例如：最小部件(或線路))會下降，而功能密度(例如:每一晶片區域的相連元件數量)通常都會增加。此微縮過程藉由增加生產效率及降低相關成本提供了優勢。此微縮亦增加了IC製程及製造的複雜性，為實現這些進步，需要在IC製程及製造有相似的發展。
隨著積體電路(IC)技術朝著更小的技術節點發展，多閘極電晶體(例如奈米結構(nanostructure；NS)電晶體)已經合併到記憶體裝置(例如：包括靜態隨機存取記憶體(或SRAM)單元)和核心裝置(例如：包括標準邏輯(或STD)單元)中以減少晶片佔用面積(footprint)同時保持合理的製程餘量(processing margin)。然而，為多種應用設計包括NS電晶體的IC晶片涉及複雜並且通常成本高昂的製程。因此，儘管用於製造NS電晶體的現有技術通常已足以滿足其預期目的，但它們並非在各個方面都令人滿意。
本揭露提供一種半導體結構。半導體結構包括基板、半導體鰭片、閘極堆疊、以及複數源極/汲極(S/D)特徵。半導體鰭片從基板突出。半導體鰭片包括在垂直方向上堆疊的複數半導體層。閘極堆疊與半導體鰭片的複數通道區接合。閘極堆疊包括設置在半導體層上方的第一部分和在半導體層之間的第二部分。第一部分包括功函數金屬(WFM)層和設置在功函數金屬層上方的金屬填充層，並且第二部分包括功函數金屬層但不具有金屬填充層。複數源極/汲極(S/D)特徵，設置相鄰於閘極堆疊，並且在半導體鰭片的複數源極/汲極區中。
本揭露提供一種半導體結構。半導體結構包括半導體層堆疊、閘極結構、以及複數源極/汲極(S/D)特徵。半導體層堆疊設置在基板上方。閘極結構設置在半導體層堆疊上方。閘極結構包括第一金屬層和設置在第一金屬層的頂表面上方的第二金屬層。第一金屬層填充半導體層堆疊之間的空間。第一金屬層包括至少一功函數金屬(WFM)層，並且第二金屬層在成分上與上第一金屬層不同。複數源極/汲極(S/D)特徵設置在半導體層堆疊中，使得閘極結構夾設在S/D特徵之間。
本揭露提供一種半導體結構之形成方法。半導體結構之形成方法包括在一基板上方形成一鰭片，上述鰭片包括交替的複數第一半導體層和複數第二半導體層的一多層堆疊(ML)，其中上述第一半導體層和上述第二半導體層在成分上不同；在上述鰭片的一通道區上方形成一冗餘閘極堆疊；在上述鰭片中形成複數源極/汲極(S/D)特徵，使得上述冗餘閘極堆疊夾設在上述S/D特徵之間；移除上述冗餘閘極堆疊，以形成一第一溝槽；移除上述第二半導體層，以在上述第一半導體層之間形成複數開口；在上述基板上方形成一第一金屬層，從而填充上述第一溝槽以形成一頂部閘極堆疊，並且填充上述開口以形成一底部閘極堆疊；移除上述頂部閘極堆疊的一頂部，以形成一第二溝槽；以及在上述第二溝槽中形成一第二金屬層，其中上述第二金屬層在成分上與上述第一金屬層不同。
揭露提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定實施例，以簡化說明。當然，這些特定的範例並非用以限定。舉例來說，若是本揭露敘述了特徵形成於另一特徵之上、連接至另一特徵和耦接至另一特徵，即表示其可能上述特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述特徵之間，而使上述特徵可能未直接接觸的實施例。另外，空間相關用詞，例如“下方”、“上方”、“水平”、“垂直”、“上面”、“在…之上”、“下面”、“在…之下”、“上”、“下”、 “頂部”、“底部”等以及其衍生物(例如：“水平地”，“向下”，“向上”等)，用於使本揭露的一個特徵與另一個特徵的關係變得容易。這些空間相關用詞意欲包含具有特徵的裝置之不同方位。
此外，當數字或數字範圍以“約”、“近似”等描述時，該術語旨在包括在合理範圍內的數字(包括所描述的數字)，例如在所述數量的+/-10％內或本技術領域中具有通常知識者理解的其他值。舉例來說，術語“約5nm”包括4.5nm至5.5nm的尺寸範圍。另外，以下本揭露不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
本揭露總體上涉及半導體裝置，並且更具體地涉及積體電路(IC)結構的記憶體及/或標準邏輯單元中的場效電晶體(field-effect transistor；FET)，例如三維奈米結構(NS)FET(替代地稱為環繞式閘極(或GAA)FET)。通常來說，NS FET在FET的通道區中包括複數垂直堆疊的薄片(例如：奈米片)、導線(例如：奈米線)或棍棒(rod)(例如：奈米棒)，從而為各種IC應用提供更好的閘極控制、更低的漏電流和改善的微縮能力。本揭露包括多個實施例。不同的實施例可以具有不同的優點，並且任何實施例都不需特定的優點。
隨著半導體裝置中的長度尺度持續減小，為了降低S/D特徵中的電阻以及閘極(例如：金屬閘極堆疊)和S/D特徵之間的電容等，需要減小NS FET中的垂直堆疊的奈米結構(例如：奈米片、奈米棒、奈米線)之間的分開距離。然而，在某些情況下，垂直堆疊的奈米結構之間的緊密分開距離可能會限制被配置以包圍每一個奈米結構的金屬閘極堆疊的形成和效能。在一個這樣的示例中，由於可以形成的WFM層的數量減少，緊密的分開距離可能導致在調整金屬閘極堆疊的臨界電壓(V t)方面缺乏靈活性(flexibility)。在另一示例中，由於低電阻金屬填充(或塊體導電)層的厚度減小，緊密的分開距離可能導致金屬閘極堆疊的電阻增加。因此，至少出於這些原因，需要改進NS FET中金屬閘極堆疊的製造。
參照第1A圖和第1B圖，本揭露提供了一種形成在半導體基板上方並且包括至少一個IC裝置200(以下稱為裝置200) 的IC結構(例如：IC晶片)100。提供裝置200是為了說明的目的，並且不須要將本揭露的實施例限制為任何數量的電晶體、任何數量的區域、或任何結構或區域的配置。此外，裝置200或其一部分可以包括記憶體裝置(例如：靜態隨機存取記憶體(static random-access memory；SRAM)、動態隨機存取記憶體(dynamic random-access memor；DRAM))、標準邏輯電路、被動部件(例如電阻、電容和電感)、以及主動部件(例如P型FET(p-type FET；PFET)、N型FET(n-type FET；NFET)、多閘極FET(例如鰭式電晶體(FinFET)和NS FET)、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor；MOSFET)、互補式金屬氧化物半導體FET(complementary metal oxide semiconductor FET；CMOSFET)、雙極性電晶體、高壓電晶體、高頻電晶體、其他記憶體單元、以及其組合)。可以將額外特徵加入到裝置200及/或IC結構100，並且在IC結構100的其他實施例中可以替換、修改或消除下面描述的一些特徵。
參照第1B圖，裝置200包括沿著X軸設置的至少兩個單元201，其中每一個單元201被配置以包括設置在P型摻雜區211(以下稱為P井211)中的P型三維鰭片主動區206(以下稱為P型鰭片206)，以及設置在N型摻雜區210(以下稱為N井210)中的三維鰭片主動區208(以下稱為N型鰭片208)，其中N井210設置相鄰於每一個單元201內的P井211。在本實施例中，兩個相鄰單元201的P井211設置在N井210之間。P型鰭片206和N型鰭片208沿著Y軸縱向定向，並且沿著X軸彼此間隔開。
每一個單元201可以藉由沿著X軸的長節距S x和沿著Y軸的短節距S y定義。在本實施例中，兩個單元201被顯示為在尺寸上大抵相似，即具有大抵相同的S x和S y。然而，因為不同的單元201可能針對不同的應用，所以裝置200中的單元201在尺寸和佈局設計上可能不同。
每一個單元201進一步包括大抵垂直於P型鰭片206和N型鰭片208(即沿著Y軸設置)定向的閘極堆疊231和閘極堆疊232。在本實施例中，沿著X軸的相鄰閘極堆疊231和232由閘極隔離特徵(或替代地稱為閘極端部隔離特徵)252分開。如將在下面詳細討論的，閘極堆疊231和232中之每一者的上部設置在P型鰭片206和N型鰭片208的頂表面上方，並且閘極堆疊231和232中之每一者的下部圍繞P型鰭片206和N型鰭片208的通道區。在所示實施例中，閘極堆疊231和232各自包括設置在上部的側壁上的頂部閘極間隔物216A(如第2圖所示)和設置在下部的側壁上的內部閘極間隔物216B(如第5圖所示)。在一些實施例中，閘極堆疊231和232具有大抵相同的成分。在一些實施例中，閘極堆疊231和232在閘極電極的成分上不同，如下面詳細討論的。
下面詳細討論裝置200的部分的各個實施例。第2圖顯示了裝置200(或其一部分)的實施例的示意性平面俯視圖，第3圖是第2圖沿著線段AA’截取的示意性剖面圖。第4圖是第2圖沿著線段BB’截取的示意性剖面圖，並且第5圖是第2圖沿著線段CC’截取的示意性剖面圖。值得注意設，為了清楚起見，第2圖至第5圖中的每一者都已經被簡化以更好地說明本揭露的實施例。因此，可以將額外特徵加入到裝置200，並且可以在單元201的其他實施例中替換、修改或消除下面描述的一些特徵。
現在共同參照第2圖和第3圖，每一個P型鰭片206包括與閘極堆疊231或232接合以形成N型NS FET(以下稱為NS NFET)的第一組垂直堆疊的半導體層207，並且每一個N型鰭片208包括與閘極堆疊231或232接合以形成P型NS FET(以下稱為NS PFET)的第二組垂直堆疊的半導體層209。在本實施例中，半導體層207和209通常沿著Y軸縱向定向，並且沿著Z軸垂直堆疊。此外，半導體層207的每一個堆疊夾設在N型源極/汲極(S/D)特徵214N之間，並且半導體層209的每一個堆疊夾設在P型源極/汲極(S/D)特徵214P之間(如第4圖所示)。
在本實施例中，半導體層207與閘極堆疊231接合(或被閘極堆疊231圍繞)以形成NS NFET 202A的通道區，並且半導體層209與閘極堆疊231接合(或被閘極堆疊231圍繞)以形成NS PFET 204A的通道區。此外，半導體層207與閘極堆疊232接合以形成NS NFET 202B的通道區，並且半導體層209與閘極堆疊232接合以形成NS PFET 204B的通道區。換句話說，半導體層207被配置為(並且在以下稱為)用於NS NFET 202A和202B的通道層207，並且半導體層209被配置為(並且在以下稱為)用於NS PFET 204A和204B的通道層209。在本實施例中，NS NFET 202A和NS PFET 204A形成第一NS CMOSFET，並且NS NFET 202B和NS PFET 204B形成第二NS COMSFET。在一些實施例中，儘管此處未顯示，兩個N型鰭片208(或兩個P型鰭片206)可以彼此相鄰設置，並且與閘極堆疊231接合，以形成兩個NS PFET(或兩個NS NFET)。在所示的實施例中，例如參照第2圖至第4圖，NS NFET 202A和NS PFET 204A共享公共閘極堆疊231，並且NS NFET 202B和NS PFET 204B共享公共閘極堆疊232。如下面將詳細討論的，根據本揭露的一些實施例，被配置以提供不同NS FET的相同閘極堆疊的部分具有不同的成分。
參照第2圖，裝置200進一步包括設置在一或多個S/D特徵上並且沿著X軸縱向定向的複數S/D接點(contact)220A、220B、220C、220D和220E。在本實施例中，S/D接點220A和220B被配置以接觸設置在N型鰭片208上方(或之中)的P型S/D特徵214P，並且S/D接點220C、220D和220E被配置以接觸設置在P型鰭片206上方(或之中)的N型S/D特徵214N。在一些實施例中，不同的S/D接點220A至220E可以沿著X軸的長度變化。舉例來說，S/D接點220B比S/D接點220A長，S/D接點220D比S/D接點220C長，S/D接點220E比S/D接點220D長。在所示的實施例中，S/D接點220E可以電性耦接至兩個相鄰NS NFET(202A和202B)的N型S/D特徵214N，並且進一步連接至垂直互連結構(例如：通孔226B)。S/D接點220A至220E可替代地稱為裝置層級接點(device-level contact)，以與後續形成為裝置200上方的多層互連(multi-layer interconnect；MLI)結構的一部分的其他接點特徵(例如：通孔和導線)區別。
仍參照第2圖，裝置200可以進一步包括複數垂直互連結構(或通孔)，其被配置已將各個NS FET與後續形成的金屬層(未顯示)電性連接及/或將兩個金屬層電性連接在一起。在所示的實施例中，裝置200包括被配置以將裝置層級的S/D接點220A至220D中的一或多者與後續形成的金屬層電性連接的通孔226A和被配置已將兩個相鄰的S/D接點220D電性連接在一起的通孔226B。在本實施例中，裝置200進一步包括設置在閘極堆疊231或232的一部分上方的複數閘極接點222A和222B。如此處所示，閘極接點222A和222B在它們相對於裝置200的NS FET的通道區的位置上不同。舉例來說，閘極接點222A設置在閘極堆疊231或232的直接在通道區(即通道層207或209的堆疊)上方的部分上，而閘極接點222B設置在閘極堆疊231或232的直接在隔離結構14上方的部分上，隔離結構14設置在其上形成裝置200的半導體基板(或晶圓；以下稱為基板)12上方。
參照第3圖，裝置200的部件設置在基板12上方，基板12包括在其上方個別形成N型鰭片208和P型鰭片206的N井210和P井211。裝置200進一步包括設置在基板12上方的隔離結構14，以電性分開形成在基板12上方的各種主動區。在本實施例中，隔離結構14包括淺溝槽隔離(shallow trench isolation；STI)特徵。在所示的實施例中，通道層207的每一個堆疊設置在基礎鰭片(base fin)203上方並且通道層209的每一個堆疊設置在基礎鰭片205上方，其中基礎鰭片203和205從基板12突出，並且被隔離結構14分開。
通道層207和209中的每一者可以包括矽(Si)、鍺(Ge)、矽碳(SiC)、矽鍺(SiGe)、鍺錫(GeSn)、矽鍺錫(SiGeSn)、矽鍺碳錫(SiGeCSn)、其他合適半導體材料或其組合。在本實施例中，半導體層207和209中的每一者包括呈奈米片、奈米線(例如：具有六邊形剖面的奈米線)、奈米棒(例如：具有方形或圓形剖面的奈米棒)或其他合適配置形式的元素矽(Si)。在一些實施例中，P型鰭片206和N型鰭片208各自個別包括二至十個通道層207和209。在本實施例中，P型鰭片206和N型鰭片208個別包括不超過四個通道層207和209。舉例來說，P型鰭片206和N型鰭片208可以個別包括三個通道層207和三個通道層209。當然，本揭露不限於這樣的配置，並且可以根據裝置200的設計要求來調整半導體層的數量。
仍參照第3圖，通道層207和209的每一個堆疊可以由沿著閘極堆疊231和232的縱向方向測量的堆疊的寬度、沿著通道層的堆疊方向測量的層厚度、以及相鄰層之間的分開距離來定義。舉例來說，與閘極堆疊231接合的通道層207的每一個堆疊具有W1的寬度，T1的層厚度，以及S1的層分開距離，並且與閘極堆疊231接合的通道層209的每一個堆疊具有W2的寬度，T2的層厚度，以及S2的層分開距離。相似地，與閘極堆疊232接合的通道層207的每一個堆疊具有W3的寬度，T3的層厚度，以及S3的層分開距離，並且與閘極堆疊232接合的通道層209的每一個堆疊具有W4的寬度，T4的層厚度，以及S4的層分開距離。在本實施例中，T1、T2、T3、T4在大小上大抵相同，並且S1、S2、S3、S4在大小上大抵相同。在一些示例中，片厚度(sheet thickness)T1、T2、T3和T4可以各自為約4nm至約8nm，並且片分開距離(sheet separation distance)S1、S2、S3和S4可以各自為約6nm至約15nm。在一些實施例中，W1、W2、W3和W4在大小上大抵相同。在一些實施例中，W2大於W1，並且W4大於W3。舉例來說，W2與W1的比率和W4與W3的比率可以各自為約1.05至約2。值得注意的是，如在本揭露中使用的“大抵相同”是指兩個數值之間的差異在約±5%之內。當然，堆疊寬度、層厚度和層間分開距離的其他維度也可以適用於本揭露的實施例。
在本實施例中，如下面將詳細討論的，閘極堆疊231包括設置在底部231B上方的頂部231A，並且閘極堆疊232包括設置在底部232B上方的頂部232A，其中每一個閘極堆疊的頂部和底部在成分上不同。此外，被配置以形成不同FET裝置(例如：NS NFET和NS PFET)的相同閘極堆疊的一部分在設計標準所需的成分上也不同。
參照第3圖中所示的閘極堆疊231，底部231B包括個別圍繞NS NFET 202A和NS PFET 204A的每一個通道層207和209的閘極介電層234。在本實施例中，閘極介電層234的額外部分個別設置在基礎鰭片203和205上方。閘極介電層234可以包括任何合適材料，例如氧化矽、氮氧化矽、高k介電材料(即具有大於氧化矽的介電常數，其為約3.9)，例如氧化鉿、氧化鉭、氧化鋁、氧化鋯、氧化鑭、氧化鈦、氧化釔、鈦酸鍶、其他合適介電材料或其組合。在一些實施例中，閘極介電層234具有大於約9的介電常數k。在一些示例中，閘極介電層234的厚度可以為約0.5nm至約3nm；儘管本實施例不限於這樣的尺寸。在一些實施例中，底部231B包括設置在P型鰭片206和N型鰭片208(包括它們相應的通道層和基礎鰭片)和閘極介電層234之間的界面層(interfacial layer；IL；未顯示)，其中IL包括氧化物，例如氧化矽。
底部231B進一步包括功函數金屬(work-function metal；WFM)層236A和236B，其設置在閘極介電層234上方，並且被配置以個別提供NS NFET 202A和NS PFET 204A。在本實施例中，WFM層236A和236B中的每一者個別完全填充設置在兩個垂直堆疊的通道層207和209之間的空間。換句話說，WFM層236A和236B中的每一者定義了閘極堆疊231的底部231B的側壁。因此，在所示的實施例中，WFM層236A和236B橫向延伸以直接接觸閘極隔離特徵252，其將閘極堆疊231與相鄰閘極堆疊(例如閘極堆疊232)分開。換句話說，每一個閘極隔離特徵252定義了WFM層236A和236B中之每一者的外側壁。值得注意的是，藉由將通道層207和209之間的空間配置以個別用WFM層236A和236B完全填充，本實施例在調整閘極堆疊231的V t方面提供了更大的設計靈活性，從而提高了NS FET的效能。
WFM層236A和236B中的每一者可以包括一或多個WFM，例如氮化鈦(TiN)、氮化鉭(TaN)、鈦鋁(TiAl)、鉭鋁 (TaAl)、碳化鉭鋁(TaAlC)、氮化鈦鋁(TiAlN)、碳化鈦鋁(TiAlC)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮化鉭矽(TaSiN)、氮化鎢(WN)、碳氮化鎢(WNC)、其他合適WFM或其組合。在本實施例中，WFM層236A和236B中的每一者實質上不具有鎢(W)、銅(Cu)、釕(Ru)、鈷(Co)或其組合。在一些實施例中，WFM層236A和236B的特定成分是基於它們相應的FET所需的總體功函數來選擇的。在一些實施例中，WFM層236A和236B在成分上不同，使得被配置以形成NS NFET 202A的閘極堆疊231的部分的功函數與被配置以形成NS PFET 204A的閘極堆疊231的部分的功函數不同。在一些實施例中，WFM層236A和236B之間在成分上的差異允許根據給定的設計要求調整所得NS CMOSFET的V t。在一些實施例中，閘極堆疊231包括設置在閘極介電層234和WFM層236A及/或236B之間的額外材料層，例如阻擋層。
如上面所述，閘極堆疊231的頂部231A設置在底部231B上方。在本實施例中，頂部231A包括金屬填充層(也稱為塊體導電層(bulk conductive layer))238，其設置在WFM層236A和236B的延伸超出P型鰭片206和N型鰭片208的頂表面的部分上方。換句話說，金屬填充層238的底表面定義WFM層236A和236B兩者的頂表面。在本實施例中，金屬填充層238的側壁沿著Z軸與WFM層236A和236B的外側壁連續，使得金屬填充層248的側壁與閘極隔離特徵252直接接觸，其將閘極堆疊231與相鄰的閘極堆疊隔離。整體來說，閘極堆疊231至少包括圍繞每一個通道層207和209的閘極介電層234、設置在閘極介電層234上方並且個別填充兩個垂直堆疊的通道層207和209之間的空間的WFM層236A和236B，以及設置在WFM層236A和236B的頂表面上方的金屬填充層238。因此，提供NS NFET 202A的閘極堆疊231的部分和提供NS PFET 204A的閘極堆疊231的部分共享相同的金屬填充層238，但WFM層的成分不同。值得注意的是，本實施例提供閘極堆疊231的底部231B不具有金屬填充層238，金屬填充層238包括在閘極堆疊231的頂部231A中。換句話說，通道層207和209之間的空間不具有金屬填充層238。
對於頂部231A，金屬填充層238可以由沿著通道層207和209的堆疊方向(即Z軸)測量的厚度H1定義，並且WFM層236A和236B可以各自由厚度H2定義。在一些實施例中，H1至少與H2相同。值得注意的是，本實施例不限於這樣的尺寸，只要H1和H2都大於零。在一些情況下，H1和H2可以各自為約2nm至約20nm。在一些情況下，H1和H2可以各自為約4nm至約12nm。如下面詳細討論的，可以增加金屬填充層238的厚度H1，而不需要擴大層分開距離(例如：S1和S2)，從而降低金屬閘極堆疊231的整體電阻。
在本實施例中，金屬填充層238包括鎢(W)、銅(Cu)、釕(Ru)、鈷(Co)其組合，並且大抵不具有上面關於WFM層236A和236B討論的任何WFM材料。在示例實施例中，金屬填充層238包括鎢(W)。在一些實施例中，選擇金屬填充層238的成分使得金屬填充層238的電阻小於WFM層236A和236B中之每一者的電阻。
仍參照第3圖，裝置200進一步包括設置在閘極堆疊231上方(即金屬填充層238上方)的蝕刻停止層(etch-stop layer；ESL)250和設置在ESL 250上方的層間介電(interlayer dielectric；ILD)層20。ESL 250可以包括任何合適介電材料，例如氮化矽、碳化矽、摻雜氧的氮化矽(SiON)、摻雜碳的氮化矽(SiCN)、氮化鋁、其他合適材料或其組合。ILD層20可以包括低k介電材料、氧化矽、摻雜的矽酸鹽玻璃、其他合適材料或其組合。在本實施例中，ESL 250和ILD層20在成分上不同，以確保在後續製造過程期間它們之間有足夠的蝕刻選擇性。
如上面所述，裝置200進一步包括閘極接點222A和222B，閘極接點222A和222B被配置以將閘極堆疊231和232與後續形成的互連特徵電性耦接。在所示的實施例中，閘極接點222A設置在裝置200的任何一或多個NF FET的通道區上方，而閘極接點222B從任何一或多個NF FET的通道區垂直偏移，並且替代設置在隔離結構14上方。值得注意的是，參照第3圖，本實施例提供金屬填充層238的寬度W沿著X軸跨越閘極隔離特徵252之間的閘極堆疊231的整個寬度，這允許在確定適合於提高裝置200的佈線效率的閘極接點222A和222B的位置時有更大的自由度。
仍參照第3圖，本實施例提供閘極堆疊231和232具有大抵相同的結構佈置。舉例來說，閘極堆疊232包括設置在底部232B上方的頂部232A，其中底部232B包括圍繞每一個通道層207和209的閘極介電層234，並且包括設置在閘極介電層234上方並且填充兩個垂直堆疊的通道層207和209之間的空間的WFM層236C和236D，其中頂部232A包括設置在WFM層236C和236D的頂表面上方的金屬填充層238。換句話說，頂部232A包括金屬填充層238，但底部232B不具有金屬填充層238。在一些示例中，WFM層236C的成分可以與WFM層236A大抵相同或不同，這在上面關於閘極堆疊231進行了討論。獨立地，WFM層236D的成分可以與WFM層236B大抵相同或不同，這也在上面關於閘極堆疊231進行了討論。在本實施例中，WFM層236C和236D的成分是基於它們相應的FET所需的總體功函數來選擇的。舉例來說，WFM層236C和236D在成分上可以不同，使得閘極堆疊232的被配置以形成NS NFET 202B的部分的功函數與閘極堆疊232的被配置以形成NS PFET 204B的部分的功函數不同，從而允許根據給定的設計要求調整所得NS CMOSFET的V t。此外，對於頂部232A，金屬填充層238由閘極堆疊232中的厚度H3定義，並且WFM層236C和236D的設置在通道層207和209上方的部分由厚度H4定義，其中H3和H4個別與H1和H2相似，即H3≥H4，如上面詳細討論的。
通常來說，減小NS FET中的層分開距離(例如：S1、S2、S3 和 S4)會降低通道區的總體高度(或閘極堆疊的高度)，使得閘極堆疊和S/D特徵之間的寄生電容以及S/D特徵的電阻可以降低，從而提高裝置效能。然而，層分開距離的減小給金屬閘極堆疊的製造帶來了挑戰，例如限制了WFM層的數量以及可以容納在通道層之間的低電阻金屬填充層的厚度。本實施例提供了形成金屬閘極堆疊的方法，其在Vt調整方面具有改進的靈活性並且能夠適應低電阻金屬填充層的製造。
現在轉向第4圖，它是第2圖沿著線段BB’截取的剖面圖，即沿著Y軸穿過N型鰭片208之一者。在所示的實施例中，每一個閘極堆疊231(或232)沿著Y軸設置在兩個P型S/D特徵214P之間，其中閘極堆疊231(或232)的頂部231A(或232A)設置在底部231B(或232B)上方，即在最頂通道層209上方。換句話說，閘極堆疊231的底部231B與通道層209交錯。在本實施例中，底部231B包括設置在通道層209上方(並且與內部閘極間隔物216B接觸)的閘極介電層234和在閘極介電層234上方並且填充通道層209之間的空間的WFM層236B。值得注意的是，底部231B不具有金屬填充層238，如上面關於第3圖所討論的。頂部231A包括閘極介電層234、設置在閘極介電層234上方的WFM層236B、以及設置在WFM層236B的頂表面上方的金屬填充層238。在本實施例中，閘極介電層234沿著頂部231A中的WFM層236B和金屬填充層238的側壁設置並定義。如上面所述，裝置200進一步包括設置在閘極堆疊231的頂表面上方的ESL 250，以適應後續部件的製造，例如S/D接點220A和220B。在一些實施例中，P型S/D特徵214P的底部部分延伸到最底通道層209下方約3nm至約40nm的距離215。
在本實施例中，仍參照第4圖，裝置200進一步包括沿著頂部231A的側壁設置的頂部閘極間隔物216A，以及設置在閘極介電層234的側壁上以將閘極堆疊231的底部231B與相鄰的P型S/D特徵214P分開的內部閘極間隔物216B。頂部閘極間隔物216A和內部閘極間隔物216B中的每一者可以是單層結構或多層結構，並且可以包括氧化矽、氮化矽、碳化矽、氧摻雜氮化矽(SiON)、碳摻雜氮化矽(SiCN)、氧碳摻雜氮化矽(SiOCN)、氧摻雜碳化矽(SiOC)、低k介電材料、四乙氧基矽烷(tetraethylorthosilicate；TEOS)、摻雜的氧化矽(例如硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、氟化物摻雜的矽酸鹽玻璃(fluoride-doped silicate glass；FSG)、磷矽酸鹽玻璃(phosphosilicate glass；PSG)、硼摻雜的矽酸鹽玻璃(boron-doped silicate glass；BSG)等)、其他合適材料或其組合。在一些實施例中，頂部閘極間隔物216A和內部閘極間隔物216B具有不同的成分。在一些實施例中，頂部閘極間隔物216A及/或內部閘極間隔物216B包括氣隙(air gap)。
仍然參照第4圖，裝置200可以進一步包括設置在P型S/D特徵214P上方並且電性接觸P型S/D特徵214P的S/D接點220A和220B。裝置200可以包括設置在每一個S/D接點220A(和220B)與P型S/D特徵214P之間的矽化物層223。矽化物層223可以包括矽化鎳、矽化鈦、矽化鈷、其他合適矽化物或其組合。裝置可進一步包括設置在ILD層20中和一或多個S/D接點220A和220B上方的通孔226A，從而將S/D接點與後續在裝置200上方形成的MLI結構互連。
現在參照第5圖，它是第2圖沿著線段CC’截取的剖面圖，即沿著X軸通過NS NFET(202A和202B)和NS PFET(204A和204B)的S/D區。在本實施例中，NS NFET 202A和202B各自包括在P型鰭片206的S/D區中的基礎鰭片203上方成長的N型S/D特徵214N，以及NS PFET 204A和204B各自包括在N型鰭片208的S/D區中的基礎鰭片205上方成長P型S/D特徵214P。N型S/D特徵214N和P型S/D特徵214P各自包括摻雜有合適摻雜物的一或多個磊晶成長半導體層。N型S/D特徵214N可以包括摻雜有N型摻雜物(例如砷、磷、其他N型摻雜物或其組合)的矽(磊晶矽(epi Si))或碳化矽(磊晶碳化矽(epi SiC))的一或多個磊晶層。P型S/D特徵214P可以包括摻雜有P型摻雜物(例如硼、鍺、銦、其他P型摻雜物或其組合。)的矽鍺(磊晶矽鍺(epi SiGe))的一或多個磊晶層。在一些實施例中，N型S/D特徵214N和P型S/D特徵214P個別從基礎鰭片203和205的至少一頂部成長並且圍繞基礎鰭片203和205的至少一頂部。在一些示例中，可以合併相鄰設置的S/D特徵，使得它們沿著X軸的寬度跨越一個以上的鰭片。
第6A圖和第6B圖根據本揭露的一些實施例顯示了用於形成裝置200或其一部分的方法400和方法500。參照第7圖至第18B圖討論方法400和500，其中第7圖是裝置200的三維立體圖，第8A圖、第9圖、第10圖、第11圖、第12圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、以及第19A圖是第7圖沿著線段DD’截取的剖面圖，並且第8B圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、以及第19B圖是第7圖沿著線段EE’截取的剖面圖，都在方法400及/或500的中間操作。值得注意的是，儘管方法400和500是參照第8A圖、第9圖、第10圖、第11圖、第12圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、以及第19A圖中所示的N型鰭片208之一者的剖面圖來討論的， P型鰭片206根據此處提供的實施例經歷大抵相同的操作(可以一起或分開實施)。方法400和500僅僅是示例並且不旨在將本揭露限制在請求項中明確記載的範圍之外。可以在方法400或方法500之前、期間和之後執行額外的操作，並且對於方法的額外實施例可以替換、消除或移動所描述的一些操作。
方法400的操作402至410共同參照第7圖、第8A圖和第8B圖討論。在操作402，方法400提供工件，例如IC結構100，其包括基板12和形成在基板12中或上方的各種摻雜區(例如：N井210和P井211)。在本實施例中，基板12包含矽。替代地或額外地，基板12包括另一種元素半導體，例如鍺；化合物半導體，例如碳化矽、磷化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，例如矽鍺(SiGe)、碳磷化矽(SiPC)、磷砷化鎵(GaAsP)、砷化鋁銦(AlInAs)、砷化鋁鎵(AlGaAs)、砷化鎵銦(GaInAs)、磷化鎵銦(GaInP)及/或磷砷化鎵銦(GaInAsP)；或其組合。在一些實施例中，基板12是絕緣體上半導體基板，例如絕緣體上矽(silicon-on-insulator；SOI)基板、絕緣體上矽鍺(silicon germanium-on-insulator；SGOI)基板或絕緣體上鍺(germanium-on-insulator；GOI)基板。絕緣體上半導體基板可以藉由氧注入隔離(separation by implantation of oxygen；SIMOX)、晶圓鍵結、其他合適方法或其組合來製造。
每一個N井210可以摻雜有N型摻雜物，例如磷、砷、其他N型摻雜物或其組合。每一個P井211可以摻雜有P型摻雜物，例如硼、銦、其他P型摻雜物或其組合。在一些實施例中，基板12包括由P型摻雜物和N型摻雜物的組合形成的摻雜區。各種摻雜區可以直接形成在基板12上及/或基板12中，以提供P井結構、N井結構、雙井結構、凸起結構或其組合。可以藉由執行離子佈植製程、擴散製程、其他合適摻雜製程或其組合來形成各種摻雜區中的每一者。
在操作404，方法400在基板12上方形成半導體材料的多層堆疊(以下簡稱為“多層堆疊”)。在本實施例中，P型鰭片206和N型鰭片208在方法400的後續操作中由多層堆疊形成。在本實施例中，多層堆疊包括在一系列磊晶製程中成長的第一半導體材料(例如：基本上不具有鍺(Ge)的磊晶成長的含矽(Si)層207和209)和第二半導體材料(例如：磊晶成長的含矽鍺(SiGe)層241和243)的交替層。磊晶製程可以包括化學氣相沉積(Chemical Vapor Deposition；CVD)技術(例如氣相磊晶(vapor-phase epitaxy；VPE)、超高真空CVD(ultra-high vacuum CVD；UHV-CVD)、低壓CVD(Low Pressure CVD；LPCVD)及/或電漿輔助CVD(Plasma-Enhanced CVD；PECVD))、分子束磊晶、其他合適的選擇性磊晶成長(selective epitaxial growth；SEG)製程或其組合。磊晶製程可以使用氣體及/或液體前驅物，其與下方的材料層的成分相互作用。在一些示例中，可以以奈米片、奈米線或奈米棒的形式提供多個堆疊的層。後續製程可以移除第二半導體層(例如：含矽鍺(SiGe)層241和243)，留下由開口分開的第一半導體層(例如：含矽(Si)層207和209)。這種製程(其將在下面詳細討論)可以被稱為“線釋放製程”或“片形成製程”，這取決於多層堆疊中的層的配置。在本實施例中，含矽(Si)層207和209的剩餘堆疊成為通道層，被配置以在裝置200中個別形成NS NFET (202A或202B)或NS PFET (204A或204B)，並且移除的含矽鍺(SiGe)層241和243在以下被稱為非通道層。
在操作406中，方法400由多層堆疊形成P型鰭片(或P型鰭片主動區)206和N型鰭片(或N型鰭片主動區)208。因此，本實施例的半導體鰭片包括如上所述的矽(Si)(207或209)和矽鍺(SiGe)(241或243)的交替層。在一些實施例中，裝置200包括具有單一半導體材料而不是不同半導體材料的交替層的半導體鰭片(在此處未顯示)。P型鰭片206和N型鰭片208可以藉由直接圖案化並後續蝕刻具有磊晶成長的含矽(Si)和矽鍺(SiGe)層的交替層的多層堆疊來製造。製程可以包括形成包括光阻層的罩幕元件、微影圖案化罩幕元件、以及後續使用圖案化的罩幕元件作為蝕刻罩幕來蝕刻多層堆疊(和基板12的一部分)。蝕刻製程可以包括乾式蝕刻、濕式蝕刻、反應離子蝕刻(reactive ion etching；RIE)、其他合適製程或其組合。所得的P型鰭片(或P型鰭片主動區)206和N型鰭片208可以摻雜有符合期望設計要求的各種摻雜劑物。
額外地或替代地，用於形成P型鰭片206和N型鰭片208的方法的其他實施例也可能是合適的。舉例來說，可以使用雙重圖案化或多重圖案化製程來圖案化多層堆疊(和基板12)。通常來說，雙重圖案化或多重圖案化製程將微影和自我對準製程組合，從而允許產生間距小於使用單一、直接微影製程可獲得的間距的圖案。舉例來說，在一個實施例中，在基板上方形成犧牲層，並且使用微影製程將犧牲層圖案化。使用自我對準製程在圖案化的犧牲層旁邊形成間隔物。接著移除犧牲層，並且接著可以使用剩餘的間隔物或心軸(mandrel)來圖案化多層堆疊以形成P型鰭片206和N型鰭片208。
在操作408，方法400形成隔離結構14以隔離形成在基板12上方的各種部件。隔離結構14可以包括STI、場氧化物(field oxide)、矽的局部氧化(LOCal oxidation of silicon；LOCOS)、其他合適特徵，包括氧化矽、氮化矽、氮氧化矽、其他合適介電材料或其組合。隔離結構14可以藉由任何合適方法形成。在一些實施例中，隔離結構14藉由用介電材料填充形成在多層堆疊中的半導體鰭片之間的溝槽，然後施加化學機械平坦化(chemical mechanical planarization；CMP)製程和回蝕製程來形成。在一些實施例中，隔離結構14是藉由在P型鰭片(或鰭片主動區)206和N型鰭片208的側壁上方沉積介電材料而不完全填充它們之間的溝槽來形成的。隔離結構14可以包括具有一或多個熱氧化物襯墊層的多層結構。
在操作410，仍然參照第7圖至第8B圖，方法400在P型鰭片206和N型鰭片208上方形成冗餘閘極堆疊(或占位閘極(placeholder gate))246。冗餘閘極堆疊246可以包括形成在P型鰭片206和N型鰭片208上方的IL(例如包括氧化矽)和形成在IL上方冗餘閘極電極層(例如包括多晶矽)。在形成裝置200的其他部件(例如：N型S/D特徵214N和P型S/D特徵214P)之後，移除冗餘閘極堆疊246的一部分(例如：冗餘閘極電極層)以形成閘極溝槽，後續在其中至少形成閘極介電層(例如：閘極介電層234)和金屬閘極電極(例如：包括WFM層236A至236D和金屬填充層238)以完成閘極堆疊231和232的製造。冗餘閘極堆疊246的各種材料層可以首先作為覆蓋層(blanket layer)沉積在半導體鰭片上方，並且後續被圖案化，然後進行一或多個蝕刻製程，以在裝置200中形成所需配置的冗餘閘極堆疊246。冗餘閘極堆疊246的各種材料層可以藉由任何合適方法形成，例如化學氧化、熱氧化、CVD、原子層沉積(atomic layer deposition；ALD)、物理氣相沉積(physical vapor deposition；PVD)、電鍍、其他合適方法或其組合。
方法400進行到操作410中，在冗餘閘極堆疊246的側壁上形成頂部閘極間隔物216A。頂部閘極間隔物216A可以是單層結構或多層結構，並且可以包括上面關於第4圖討論的任何合適介電材料。頂部閘極間隔物216A可以藉由首先在裝置200上方沉積至少一個間隔物層，並且後續對間隔物層執行非等向性蝕刻製程，在冗餘閘極堆疊246的側壁上留下頂部閘極間隔物216A來形成。
在操作412，參照第9圖和第10圖，方法400在多層堆疊的暴露於S/D凹陷260中的部分上形成內部閘極間隔物216B。參照第9圖，方法400首先移除N型鰭片208(和p型鰭206)的一部分以形成S/D凹陷260並且暴露其中的多層堆疊的側壁。後續，方法400在非通道層243(和非通道層241)的暴露側壁上形成內部閘極間隔物216B。在一些實施例中，形成內部閘極間隔物216B包括選擇性地移除非通道層243的一部分而不移除(或大抵不移除)通道層209以形成開口(未顯示)，在開口中沉積間隔物層，以及執行一或多個回蝕製程以在開口中形成內部閘極間隔物216B(第10圖)。內部閘極間隔物216B可以是單層結構或多層結構，並且可以包括上面關於第4圖討論的任何合適介電材料。
在操作414，參照第11圖，方法400在S/D凹陷260中形成P型S/D特徵214P。P型S/D特徵214P的成分已經在上面關於第5圖進行了討論。在本實施例中，執行與上面關於形成多堆疊層所討論的那些相似的一或多個磊晶成長製程以成長P型S/D特徵214P。在一些實施例中，P型S/D特徵214P包括在磊晶成長製程期間藉由加入合適摻雜物來原位(in-situ)摻雜的磊晶材料，例如磊晶矽鍺(SiGe)。在一些實施例中，在執行沉積製程之後，藉由離子佈植製程摻雜磊晶材料。在一些實施例中，執行退火製程以活化P型S/D特徵214P及/或其他S/D區，例如HDD區及/或LDD區中的摻雜物。
在操作416，參照第12圖、第13A圖和第13B圖，方法400移除冗餘閘極堆疊246以在頂部閘極間隔物216A之間形成閘極溝槽262。在本實施例中，參考第12圖，形成閘極溝槽262包括在P型S/D特徵214P上方形成ILD層18。ILD層18可以具有與上面關於第4圖討論的ILD層20的成分相似的成分。舉例來說， ILD層18可以包括低k介電材料、氧化矽、摻雜的矽酸鹽玻璃、其他合適材料或其組合，並且可以藉由任何合適方法形成，例如旋塗玻璃或流動式CVD(flowable CVD；FCVD)。ILD層18的頂表面可以使用一或多個CMP製程來平坦化。此後，參照第13A圖和第13B圖，方法400進行到藉由任何合適方法從裝置200移除冗餘閘極堆疊246，例如乾式蝕刻製程及/或濕式蝕刻製程，從而在頂部閘極間隔物216A之間形成閘極溝槽262。
在操作418，仍然參照第13A圖和第13B圖，方法400藉由一或多個蝕刻製程，例如乾式蝕刻製程及/或濕式蝕刻製程，從多層堆疊中移除非通道層243(例如：含矽鍺(SiGe)層)，以留下通道層209(例如：含矽(Si)層)。換句話說，在移除非通道層243之後，開口264被插入在通道層209的堆疊之間或與通道層209的堆疊交錯。在本實施例中，一或多個製程工藝個別選擇性地移除非通道層243而不移除或大抵不移除通道層209。
在操作420，共同參照第14A圖至第17B圖，方法400形成閘極堆疊230，其後續在操作424(見第19A圖和第19B圖)中分開或切割成如上面所述的閘極堆疊231和232。在本實施例中，參照第6B圖，藉由方法500來形成閘極堆疊230。與閘極堆疊231和232的結構和成分一致的閘極堆疊230的各種部件的結構和成分共享與上面關於第4圖提供的那些相同的圖式標記，並且因此為了簡單起見將在下面方法500的討論中省略。
參照第14A圖和第14B圖，方法500在操作502中首先在閘極溝槽262和開口264中形成閘極介電層234，使得閘極介電層234沉積在每一個通道層207和209的表面上以及基礎鰭片203和205的頂表面上。閘極介電層234可以藉由ALD、CVD、其他合適製程或其組合形成。在本實施例中，閘極介電層234順應性地沉積在每一個通道層207和209上。在一些實施例中，方法500在沉積閘極介電層234之前首先在通道層207和209上方形成IL(未顯示)。
仍參照第14A圖和第14B圖，方法在操作504中在閘極介電層234上方形成WFM層236A至236D。在本實施例中，形成WFM層236A至236D完全填充閘極溝槽262和開口264，使得當沿著閘極堆疊230的縱向方向觀察時，WFM層236A和236D的外側壁定義閘極堆疊230的側壁(第14B圖)。在一些實施例中，方法500透過一系列沉積和圖案化製程形成WFM層236A至236D，使得WFM層236A至236D中的每一者的成分和功函數適合於調整它們各自的NS FET的V t。如果WFM層236A至236D各自包括多於一個WFM，則可以重複沉積和圖案化製程。當然，本實施例並不限制WFM層236A至236D的形成順序。舉例來說，方法500可以先形成WFM層236B，然後進行圖案化WFM層236B，後續形成WFM層236A。其後可以實施一或多個CMP製程以平坦化WFM層236A至236D的頂表面。WFM層236A至236D中的每一者可以藉由ALD、CVD、PVD、其他合適沉積製程或其組合來沉積。
現在參照第15A圖和第15B圖，方法500在操作506中使WFM層236A至236D凹陷以形成溝槽270。在本實施例中，使WFM層236A至236D凹陷不會完全移除WFM層236A至236D的設置在通道層207和209上方的部分。將溝槽270定義為具有深度H1(其也定義了金屬填充層238的厚度)，並且WFM層236A至236D的剩餘部分具有如上面所述的厚度H2，本實施例提供H2大於0。在一些示例中，H2可以小於H1；儘管本實施例不限於此。WFM層236A至236D可以藉由蝕刻製程604凹陷，蝕刻製程604可以是乾式蝕刻製程及/或濕式蝕刻製程，使用的蝕刻劑包括氟基蝕刻劑(例如：四氟化碳(CF 4)、六氟化硫(SF 6))、氯基蝕刻劑(例如：四氯化碳(CCl 4))、過氧化氫、酸(例如：磷酸(H 3PO 4)、硝酸(HNO 3))、其他合適蝕刻劑或其組合，其中用於蝕刻製程604的蝕刻劑的類型可以基於WFM層236A至236D的成分來選擇。在一些實施例中，可以藉由調整蝕刻製程604的各種參數來控制深度H1，包括蝕刻持續時間。
後續，參照第16A圖至第17B圖，方法500在操作508中在溝槽270中形成金屬填充層238，從而填充閘極溝槽262。參照第16A圖和第16B圖，金屬填充層238可以藉由沉積製程606形成，其可以包括CVD、ALD、PVD、電鍍、其他製程或其組合。在本實施例中，方法500在溝槽270中沉積鎢(W)以形成金屬填充層238。在一些實施例中，沉積製程606是磊晶成長製程，在其製程期間金屬填充層238選擇性地從含金屬的表面(例如WFM層236A至236D)成長，而不是從含介電質的表面(例如ILD層18或頂部閘極間隔物216A)成長。換句話說，沉積製程606在溝槽270中以大抵自下而上的成長方式形成金屬填充層238。在一些實施例中，這種自下而上的成長方式導致金屬填充層238的頂部620從ILD層18的頂表面突出。因此，方法500在操作508後續沿著線段608執行一或多個CMP製程以移除突出的頂部620，從而平坦化金屬填充層238，並且完成如第17A圖和第17B圖所示的閘極堆疊230的製造。在本實施例中，金屬填充層238和WFM層236A至236D的一部分一起構成頂部230A，其形成在底部230B上方，底部230B包括WFM層236A至236D的一部分但不具有金屬填充層238。
現在回到第6A圖，在操作422，方法400繼續形成S/D接點220A至220E以將各種裝置層級特徵(例如N型S/D特徵214N或P型S/D特徵214P)與後續形成的MLI結構互連。在本實施例中，參考第5圖、第18A圖和第18B圖，S/D接點220A至220E形成在ILD層18和19(以及ESL 250)中，並且可以包括任何合適導電材料，例如銅(Cu)、鎢(W)、釕(Ru)、鈷(Co)、鋁(Al)、其他合適材料或其組合。S/D接點220A至220E中的每一者可以進一步包括阻擋層，阻擋層包括鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、其他合適材料或其組合。形成S/D接點220A至220E可以包括在ILD層18上方形成ILD層19，其中ILD層19與如上所述的ILD層20大抵相似，在ILD層19上形成ESL 250，透過與上面關於形成P型鰭片206和N型鰭片208所討論的那些相似的一系列圖案化和蝕刻工藝在ESL 250、ILD層18和ILD層19中形成接點開口(未顯示)，在每一個S/D特徵(即N型S/D特徵214N和P型S/D特徵214P)上方形成矽化物層223，以及後續藉由PVD、CVD、ALD、電鍍、其他合適沉積製程或其組合在接點開口中的矽化物層223上方沉積導電材料。矽化物層223可以藉由首先在每一個S/D特徵上方沉積金屬層、進行矽化製程以使金屬層與S/D特徵的材料發生反應、以及後續移除金屬層的未反應部分以留下矽化物層223來形成。矽化物層223可以包括矽化鎳、矽化鈦、矽化鈷、其他合適矽化物或其組合。此後，可以藉由CMP製程移除任何多餘的導電材料，以平坦化S/D接點220A至220E的頂表面。
在操作424，參照第19A圖和第19B圖，方法400執行額外製程操作，包括將閘極堆疊230分開或切割成閘極堆疊231和232，如上面參照第4圖所討論的，並且後續形成裝置200上方的 MLI結構。將閘極堆疊230切割成兩個或更多個較短的閘極堆疊(例如閘極堆疊231和23)2，並且在其間插入閘極隔離特徵252可以包括圖案化以在需要閘極隔離特徵252的閘極堆疊230中形成溝槽(未顯示)、用合適介電材料填充溝槽、以及後續藉由一或多個CMP製程平坦化閘極隔離特徵252的頂表面。閘極隔離特徵252可以包括氮化矽、碳化矽、摻雜氧的氮化矽(SiON)、摻雜碳的氮化矽(SiCN)、氮化鋁、其他合適材料或其組合。在一些實施例中，閘極隔離特徵252和ESL 250配置有不同的成分。在所示的實施例中，閘極隔離特徵252形成在相鄰NS CMOSFET之間的邊界，即NS NFET 202A和NS NFET 202B之間。如第19B圖所示，閘極隔離特徵252可以延伸以接觸隔離結構14的頂表面。或者，閘極隔離特徵252可以延伸到隔離結構14的頂表面下方。
MLI結構可以包括金屬層、介電層和互連結構(例如閘極接點222A和222B)，其被配置以將裝置200的各種不件(例如：閘極堆疊、S/D特徵等)與額外的裝置和部件電性耦接以確保適當的IC結構100的效能。形成垂直互連結構可以包括在閘極堆疊231和232上方形成介電層(例如ILD層20)，並且後續圖案化ILD層20以形成與上面討論的為S/D接點220A至220E形成的接點開口相似的接點開口。當然，額外的垂直互連結構(例如上面參照第2圖、第4圖和第5圖討論的通孔226A和226B)，以及水平互連結構、金屬層和介電層也可以藉由任何合適方法形成在裝置200上方的MLI結構中。
儘管不旨在進行限制，但是本揭露的一或多個實施例為半導體裝置及其形成提供了許多益處。舉例來說，本實施例提供了一種半導體結構，半導體結構包括與通道層的堆疊接合以形成NS FET的金屬閘極堆疊，其中設置在通道層的堆疊上方的金屬閘極堆疊的頂部在成分上不同於與通道層的堆疊交錯的金屬閘極堆疊的底部。在本實施例中，金屬閘極堆疊的頂部包括設置在WFM層上方的金屬填充層，其中金屬閘極堆疊的側壁與WFM層的側壁連續，並且金屬閘極堆疊的底部包括填充通道層之間的空間的WFM層但不具有金屬填充層。在一些實施例中，半導體結構包括彼此相鄰設置的兩個NS FET，其中被配置以形成NS FET的金屬閘極堆疊在成分上與WFM層不同，但共享相同的金屬填充層。本揭露的實施例提供了在NS FET中形成金屬柵疊層的方法，其具有改進的調整V t的能力、降低的金屬填充層的電阻、以及在選擇閘極接點位置以考慮佈線效率方面的更大設計自由度。
在一個方面，本實施例提供一種半導體結構，半導體結構包括基板、從基板突出的半導體鰭片，其中半導體鰭片包括在垂直方向上堆疊的複數半導體層、與半導體鰭片的複數通道區接合的閘極堆疊、以及設置相鄰於閘極堆疊，並且在半導體鰭片的複數複數源極/汲極(S/D)區中的S/D特徵。在本實施例中，閘極堆疊包括設置在半導體層上方的第一部分和在半導體層之間的第二部分，其中第一部分包括功函數金屬(WFM)層和設置在WFM層上方的金屬填充層，並且第二部分包括WFM層但不具有金屬填充層。
在一些實施例中，第一部分中的金屬填充層的第一厚度至少與在第一部分中的WFM層的第二厚度相同，第一厚度和第二厚度是沿著垂直方向測量的。
在一些實施例中，金屬填充層包括鎢(W)、鈷(Co)、釕(Ru)或其組合。
在一些實施例中，WFM層包括氮化鈦(TiN)、氮化鉭(TaN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、鉭鋁 (TaAl)、氮化鉭鋁(TaAlN)、碳化鉭鋁(TaAlC)、氮碳化鉭(TaCN)、碳氮化鎢(WNC)或其組合。
在一些實施例中，半導體結構更包括電性耦接至閘極堆疊的閘極接點特徵，其中閘極接點特徵從半導體層垂直偏移。
在一些實施例中，閘極堆疊的第一部分中的WFM層的頂表面低於金屬填充層的頂表面。
在一些實施例中，半導體結構更包括閘極介電層，其中閘極介電層設置在金屬填充層的複數側壁上。
在另一方面，本實施例提供一種半導體結構，半導體結構包括設置在基板上方的半導體層堆疊、設置在半導體層堆疊上方的閘極結構、以及設置在半導體層堆疊中的S/D特徵，使得閘極結構夾設在S/D特徵之間。在本實施例中，閘極結構包括第一金屬層和設置在第一金屬層的頂表面上方的第二金屬層，其中第一金屬層填充半導體層堆疊之間的空間，並且第一金屬層包括至少一功函數金屬(WFM)層，並且第二金屬層在成分上與第一金屬層不同。
在一些實施例中，半導體層堆疊是第一半導體層堆疊，閘極結構是第一閘極結構，並且S/D特徵是複數第一S/D特徵，半導體結構更包括：第二半導體層堆疊，設置在基板上方，並且相鄰於第一半導體層堆疊；第二閘極結構，設置在第二半導體層堆疊上方；以及複數第二S/D特徵，設置在第二半導體層堆疊中，使得第二閘極結構夾設在上述第二S/D特徵之間。第二閘極結構包括第三金屬層和設置在第三金屬層的頂表面上方的第二金屬層。第三金屬層填充第二半導體層堆疊之間的空間中。第三金屬層包括至少一WFM層。第三金屬層在成分上與第一金屬層不同。
在一些實施例中，第一閘極結構與第一S/D特徵接合以形成N型電晶體，並且第二閘極結構與第二S/D特徵接合以形成P型電晶體。
在一些實施例中，第一金屬層包括選自氮化鈦(TiN)、氮化鉭(TaN)、鈦鋁(TiAl)、氮化鈦鋁(TiAlN)、鉭鋁 (TaAl)、氮化鉭鋁(TaAlN)、碳化鉭鋁(TaAlC)、氮碳化鉭(TaCN)、碳氮化鎢(WNC)或其組合的一或多個WFM。
在一些實施例中，第二金屬層的電阻低於第一金屬層。
在一些實施例中，第二金屬層包括鎢(W)、鈷(Co)、釕(Ru)或其組合。
在一些實施例中，半導體結構更包括耦接至閘極結構的接點特徵，其中接點特徵與半導體層堆疊的通道區垂直對齊。
在一些實施例中，半導體結構更包括括耦接至閘極結構的接點特徵，其中接點特徵與半導體層堆疊的通道區垂直偏移。
在又一方面，本實施例提供了一種半導體結構之形成方法，半導體結構之形成方法包括在基板上方形成包括交替的複數第一半導體層和複數第二半導體層的多層堆疊(ML)的鰭片，其中第一半導體層和第二半導體層在成分上不同、在鰭片的通道區上方形成冗餘閘極堆疊、在鰭片中形成複數源極/汲極(S/D)特徵，使得冗餘閘極堆疊夾設在S/D特徵之間、移除冗餘閘極堆疊以形成第一溝槽、移除第二半導體層以在第一半導體層之間形成複數開口、以及後續形成金屬閘極堆疊。在本實施例中，形成金屬閘極堆疊包括在基板上方形成第一金屬層，從而填充第一溝槽以形成頂部閘極堆疊，並且填充開口以形成底部閘極堆疊、移除頂部閘極堆疊的頂部以形成第二溝槽、以及在第二溝槽中形成第二金屬層，其中第二金屬層在成分上與第一金屬層不同。
在一些實施例中，第二金屬層具有比第一金屬層低的電阻。
在一些實施例中，第一金屬層包括至少一功函數金屬，並且第二金屬層不具有任何功函數金屬。
在一些實施例中，第二金屬層包括鎢(W)、鈷(Co)、釕(Ru)或其組合。
在一些實施例中，半導體結構之形成方法更包括在冗餘閘極堆疊的複數側壁上形成複數閘極間隔物，其中第一溝槽和第二溝槽各自形成在閘極間隔物之間，並且形成第二金屬層的操作包括從暴露在第二溝槽中的第一金屬層成長第二金屬層，而不是從閘極間隔物成長第二金屬層。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
100:積體電路結構 200:積體電路裝置、裝置 201:單元 206:鰭片主動區、P型鰭片 208:鰭片主動區、N型鰭片 210:N型摻雜區、N井 211:P型摻雜區、P井 231:閘極堆疊、公共閘極堆疊 S x:節距 S y:節距 202A:N型奈米結構場效電晶體 202B:N型奈米結構場效電晶體 204A:P型奈米結構場效電晶體 204B:P型奈米結構場效電晶體 216A:頂部閘極間隔物 220A:源極/汲極接點 220B:源極/汲極接點 220C:源極/汲極接點 220D:源極/汲極接點 220E:源極/汲極接點 222A:閘極接點 222B:閘極接點 226A:通孔 226B:通孔 232:閘極堆疊、公共閘極堆疊 252:閘極隔離特徵 AA’:線段 BB’:線段 CC’:線段 W1:寬度 W2:寬度 W3:寬度 W4:寬度 12:半導體基板、基板 14:隔離結構 20:層間介電層 203:基礎鰭片 205:基礎鰭片 207:半導體層、通道層、含矽層 209:半導體層、通道層、含矽層 231A:頂部 231B:底部 232A:頂部 232B:底部 234:閘極介電層 236A:功函數金屬層 236B:功函數金屬層 236C:功函數金屬層 236D:功函數金屬層 238:金屬填充層 T1:層厚度、片厚度 T2:層厚度、片厚度 T3:層厚度、片厚度 T4:層厚度、片厚度 S1:分開距離、片分開距離 S2:分開距離、片分開距離 S3:分開距離、片分開距離 S4:分開距離、片分開距離 H1:厚度 H2:厚度 H3:厚度 H4:厚度 W:寬度 214N:N型源極/汲極特徵 214P:P型源極/汲極特徵 216B:內部閘極間隔物 250:蝕刻停止層 215:距離 223:矽化物層 18:層間介電層 19:層間介電層 400:方法 402:操作 404:操作 406:操作 408:操作 410:操作 412:操作 414:操作 416:操作 418:操作 420:操作 422:操作 424:操作 500:方法 502:操作 504:操作 506:操作 508:操作 241:含矽鍺層、非通道層 243:含矽鍺層、非通道層 246:冗餘閘極堆疊 DD’:線段 EE’:線段 260:源極/汲極凹陷 262:閘極溝槽 264:開口 230:閘極堆疊 230A:頂部 230B:底部 270:溝槽 604:蝕刻製程 606:沉積製程 608:線段 620:頂部
本揭露實施例可透過閱讀以下之詳細說明以及範例並配合相應之圖式以更詳細地了解。需要注意的是，依照業界之標準操作，各種特徵部件並未依照比例繪製。事實上，為了清楚論述，各種特徵部件之尺寸可以任意地增加或減少。 第1A圖是根據本揭露的各個方面的IC結構的部分或全部的示意性俯視圖。 第1B圖是根據本揭露的各個方面的第1A圖的IC結構的一部分的示意性俯視圖。 第2圖是根據本揭露的各個方面的IC裝置的部分或全部的示意性俯視圖。 第3圖是根據本揭露的各個方面的第2圖的IC裝置沿著線段AA’截取的剖面圖。 第4圖是根據本揭露的各個方面的第2圖的IC裝置沿著線段BB’截取的剖面圖。 第5圖是根據本揭露的各個方面的第2圖的IC裝置沿著線段CC’截取的剖面圖。 第6A圖和第6B圖根據本揭露的各個方面一起顯示了用於製造IC裝置的方法的流程圖。 第7圖是根據本揭露的各個方面的IC裝置的三維立體圖。 第8A圖、第9圖、第10圖、第11圖、第12圖、第13A圖、第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、以及第19A圖是根據本揭露的各個方面的第7圖的IC裝置沿著線段DD’截取的剖面圖。 第8B圖、第13B圖、第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、以及第19B圖是根據本揭露的各個方面的第7圖的IC裝置沿著線段EE’截取的剖面圖。
無
200:積體電路裝置、裝置
206:鰭片主動區、P型鰭片
208:鰭片主動區、N型鰭片
210:N型摻雜區、N井
211:P型摻雜區、P井
231:閘極堆疊、公共閘極堆疊
Sx:節距
Sy:節距
202A:N型奈米結構場效電晶體
202B:N型奈米結構場效電晶體
204A:P型奈米結構場效電晶體
204B:P型奈米結構場效電晶體
216A:頂部閘極間隔物
220A:源極/汲極接點
220B:源極/汲極接點
220C:源極/汲極接點
220D:源極/汲極接點
220E:源極/汲極接點
222A:閘極接點
222B:閘極接點
226A:通孔
226B:通孔
232:閘極堆疊、公共閘極堆疊
252:閘極隔離特徵
AA’:線段
BB’:線段
CC’:線段
W1:寬度
W2:寬度
W3:寬度
W4:寬度

Claims (1)

  1. 一種半導體結構，包括： 一基板； 一半導體鰭片，從上述基板突出，其中上述半導體鰭片包括在一垂直方向上堆疊的複數半導體層； 一閘極堆疊，與上述半導體鰭片的複數通道區接合，其中上述閘極堆疊包括設置在上述半導體層上方的一第一部分和在上述半導體層之間的一第二部分，其中上述第一部分包括一功函數金屬(WFM)層和設置在上述WFM層上方的一金屬填充層，並且上述第二部分包括上述WFM層但不具有上述金屬填充層；以及 複數源極/汲極(S/D)特徵，設置相鄰於上述閘極堆疊，並且在上述半導體鰭片的複數S/D區中。
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