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Die
vorliegende Erfindung betrifft ein Verfahren zur Herstellung von
nichtflüchtigen
Speicherzellen. Das Verfahren ist insbesondere für planare EEPROMS in so genannten "Stand-alone"-Anwendungen und
in so genannten "eingebetteten" Anwendungen geeignet.
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Eines
der wichtigsten Ziele der Entwicklung auf dem Gebiet von Speicherzellen
ist die Ausführung
von immer kleineren Speicherzellen, das heißt dem Einsatz von immer kleineren
Chip-Bereichen pro gespeichertem Bit. Bisher wurde es als vorteilhaft betrachtet,
kompakte Zellen mittels vergrabenerer, das heißt diffundierter Bitleitungen
auszuführen.
Bitleitungen, die als Diffusionsbereiche implementiert sind, werden
jedoch bei kleiner werdender Aufbau-Größe zunehmend hochohmiger, da
die Diffusionstiefe ebenfalls skaliert werden muss, um dem Risiko
eines Durchgriffs zwischen benachbarten Bitleitungen entgegenzuwirken.
Das in diesen Verbindungen auftretende Problem besteht darin, dass
hochohmige Bitleitungen nur vergleichsweise kleine Zellenblöcke gestatten,
so dass der Nutzungsgrad abnimmt und der Vorteil der kleineren Speicherzellen
sich verringert. Im Gegenzug muss ein höherer Prozess-Aufwand toleriert
werden.
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Ein
Beispiel für
bekannte Speicherzellen mit vergrabenen Bitleitungen und einer virtuellen
Masse-NOR-Architektur ist in dem Artikel: "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile
Memory Cell", Boaz
Eitan und andere, IEEE Electron Device Letters, Band 21, Nr. 11,
November 2000, S. 543–545 beschrieben.
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Ein
weiteres Beispiel von bekannten Speicherzellen wird im U.S.-Patent
Nr. 6,686,242 beschrieben. Das Verfahren zum Erzeugen von Bitleitungen
für eine
Speicherzellen-Anordnung umfasst ein erstes Bereitstellen einer
Schichtenstruktur mit einem Substrat, das Transistorwannen aufweist,
die in einer Fläche
davon implantiert sind. Ein Speichermedium-Schichtenstapel wird auf der Oberfläche des Substrats
bereitgestellt, und eine Gatebereich-Schicht wird auf dem Speichermedium-Schichtenstapel
bereitgestellt. Bitleitungs-Eintiefungen,
die sich bis hinunter zu dem Speichermedium-Schichtenstapel erstrecken, werden in
der Gatebereich-Schicht
erzeugt. Anschließend
werden isolierende Abstandshalter auf seitlichen Flächen der
Bitleitungs-Eintiefungen erzeugt, wonach eine Source/Drain-Implantation
in dem Bereich der Bitleitungs-Eintiefungen nach einem vollständigen oder teilweisen
Entfernen des Speichermedium-Schichtenstapels
ausgeführt
wird.
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Daran
anschließend
wird das Substrat in dem Bereich der Bitleitungs-Eintiefungen vollständig freigelegt,
wenn dies vor der Implantation noch nicht erfolgt ist. Anschließend wird
eine Metallbeschichtung zum Erzeugen von metallischen Bitleitungen
auf dem freigelegten Substrat erzeugt. Die Metallbeschichtung wird
von der Gatebereich-Schicht durch die isolierenden Abstandshalter
isoliert.
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Die
Aufgabe der Erfindung besteht folglich darin, ein Verfahren zur
Kontaktierung von Bitleitungen für
nicht-flüchtige Speicherzellen
zu schaffen, das die oben genannten Probleme überwindet und eine Kontaktierung
von Bitleitungen ermöglicht,
die sich auf einfache Weise skalieren lässt.
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Diese
Aufgabe wird erfindungsgemäß durch ein
Verfahren zum Herstellen von nicht-flüchtigen Speicherzellen gelöst, das
die folgenden Schritte umfasst:
- – Bereitstellen
eines Halbleiter-Wafers, wobei der Halbleiter-Wafer ein halbleitendes
Substrat mit einer Oberfläche
umfasst;
- – Aufbringen
einer strukturierten Ladungsfängerschicht
auf der Oberfläche
des Halbleiter-Wafers;
- – Aufbringen
einer Vielzahl von Gateleitungen auf der strukturierten Ladungsfängerschicht;
- – Ausbilden
einer Vielzahl von vergrabenen Bitleitungen zwischen den Gateleitungen,
wobei jede der vergrabenen Bitleitungen in das halbleitende Substrat
eingebettet ist;
- – Aufbringen
einer ersten dielektrischen Schicht in dem Bereich zwischen der
Vielzahl von Gateleitungen und der strukturierten Ladungsfängerschicht;
- – Ätzen der
ersten dielektrischen Schicht, um erste Kontaktlöcher auszubilden, wobei die
ersten Kontaktlöcher
sich von der Oberfläche
der ersten dielektrischen Schicht zu der Oberfläche der vergrabenen Bitleitungen
erstrecken;
- – Aufbringen
einer ersten isolierenden Linerschicht auf den Seitenwänden der
ersten Kontaktlöcher;
- – Aufbringen
eines Kontakt-Füllmaterials
in das erste Kontaktloch, wobei das Kontakt-Füllmaterial die ersten Kontaktlöcher von
der Oberfläche
der vergrabenen Bitleitungen bis zu einer vorgegebenen Höhe in den
ersten Kontaktlöchern
füllt;
- – Aufbringen
einer zweiten isolierenden Linerschicht auf einer Oberseite des
Kontakt-Füllmaterials;
- – Aufbringen
einer zweiten dielektrischen Schicht auf der Oberfläche des
Halbleiter-Wafers;
- – Ätzen der
zweiten dielektrischen Schicht und der weiteren isolierenden ersten
zum Ausbilden von zweiten Kontaktlöchern, wobei die zweiten Kontaktlöcher sich
von der Oberfläche
der zweiten dielektrischen Schicht zu der Oberfläche des Kontakt-Füllmaterials
erstrecken; und
- – Ausbilden
eines Kontaktstöpsels
durch Füllen der
zweiten Kontaktlöcher
mit einem leitenden Material.
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Die
vorliegende Erfindung stellt Verfahren bereit, welche die Realisierung
sehr kompakter Speicherzellen gestatten.
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Bevorzugte
Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
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Die
Erfindung wird nun anhand der beigefügten Zeichnung näher erläutert. In
der Zeichnung zeigen:
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1 stellt
schematisch ein Detail einer Speicherzellen-Anordnung gemäß einer
Ausführungsform
der Erfindung in einer Draufsicht dar;
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2A bis 2K,
stellen schematisch eine Speicherzellen-Anordnung in einer perspektivischen Seitenansicht
dar, wenn die Verfahrensschritte gemäß einer Ausführungsform
der Erfindung angewendet werden;
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3 stellt
schematisch ein Detail einer Speicherzellen-Anordnung gemäß einer
Ausführungsform
der Erfindung in einer Draufsicht dar; und
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4A bis 4D,
stellen schematisch eine Speicherzellen-Anordnung in einer Seitenansicht dar,
wenn die Verfahrensschritte gemäß einer
weiteren Ausführungsform
der Erfindung angewendet werden.
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Im
Folgenden werden Ausführungsformen des
Verfahrens zum Herstellen von nicht-flüchtigen Speicherzellen mit
selbstjustierenden Bitleitungskontakten und einer nichtflüchtigen
Speicherzelle mit selbstjustierenden Bitleitungskontakten unter
Bezug auf NROM-Speicher der vir tuellen Masse-Architektur mit einer
Vielzahl von nichtflüchtigen
Speicherzellen beschrieben.
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Unter
Bezugnahme auf 1 wird ein allgemeiner Aufbau
eines NROM-Speichers der virtuellen Masse-Architektur in einer Draufsicht
gezeigt. Es sollte klar sein, dass 1 nur als
eine Veranschaulichung der Herstellung von nichtflüchtigen
Speicherzellen dient, d.h. dass die einzelnen in 1 gezeigten
Komponenten nicht maßstabsgetreu
sind.
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Bevor
bevorzugte Ausführungsformen
für eine
Speicherzellen-Anordnung
und Verfahren zum Erzeugen einer Speicherzellen-Anordnung im Folgenden unter Bezugnahme
auf 2A bis 4D ausführlich erläutert werden,
wird die allgemeine Anordnung der sich daraus ergebenen Bitleitungen
und Wortleitungen einer virtuellen Masse-NOR-Architektur unter Bezugnahme
auf 1 beschrieben.
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1 zeigt
schematisch Abschnitte von mehreren Wortleitungen 52, die
sich in rechten Winkeln zu Bitleitungen 6 so erstrecken,
dass die Wortleitungen 52 zusammen mit den Bitleitungen 8 eine Gitterstruktur
definieren. In dem Kreuzungsbereich zwischen den Wortleitungen 52 und
dem Raum zwischen den Bitleitungen 8 befinden sich Gatebereiche der
Speicherzelle. Gatebereiche werden durch ein Gatemuster definiert,
das eine strukturierte leitende Schicht enthält, die auf einer Ladungsfängerschicht ausgebildet
ist. In 1 stellen die durchbrochenen Linien
einen geometrisch reduzierten Bereich 4 über vergrabenen
Bitleitungen 8 dar, wogegen die durchgezogenen Linien Source/Drain-Diffusions bereiche darstellen,
in denen die vergrabenen Bitleitungen 8 ausgebildet werden.
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In
einer solchen virtuellen Masse-Architektur sind jeweilige Speicherzellen 6 unter
den Wortleitungen 52 zwischen den Bitleitungen 8 angeordnet,
wie in 1 für
die zweite Wortleitung 52 gezeigt. Unter den Wortleitungen
sind mehrere Gatebereiche mit einer Ladungsfängerschicht in diesem Bereich
bereitgestellt, wogegen die Diffusionsbereiche, d.h. Source/Drain-Implantationen,
die unter den Bitleitungen angeordnet sind, die Source-Drain-Bereiche
einer entsprechenden Zelle definieren.
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Wie
in 1 gezeigt, wird zu den vergrabenen Bitleitungen
ein Kontakt unter Verwendung der Bitleitungskontakte 10 hergestellt.
Die Bitleitungskontakte 10 werden verwendet, um einen Kontakt von
einer verbindenden Schicht, die auf einer dielektrischen Schicht
bereitgestellt ist, zu den vergrabenen Bitleitungen 8 bereitzustellen.
Gemäß Ausführungsformen
der vorliegenden Erfindung wird Kontakt zu den vergrabenen Bitleitungen
unter Verwendung eines Bitleitungs-Kontaktplans hergestellt, indem
ein leitender Stöpsel
eingesetzt wird. Der leitende Stöpsel
kann selbstjustierend zu den Bitleitungen 8 ausgebildet
werden, wodurch das Risiko eines Kurzschlusses zwischen benachbarten
Bitleitungen 8 in hohem Maße reduziert wird.
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Unter
Bezugnahme auf 2A wird ein Verfahren zum Ausbilden
von nicht-flüchtigen
Speicherzellen dargestellt. In 2A wird
ein Halbleiter-Wafer 2 in einer perspektivischen Seitenansicht
gezeigt. Die Seitenansicht von 2A (und
auch der folgenden 2B bis 2K) ist
eine Querschnitts-Seitenansicht entlang einer Ebene, die zu der
Oberfläche des
Halbleiter-Wafers 2 senkrecht verläuft, und entlang angrenzender
Bitleitungskontakte, die zu den Bitleitungen 8 senkrecht
verlaufen.
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Der
Halbleiter-Wafer 2 weist ein halbleitendes Substrat 14 auf.
Die Verarbeitung umfasst des Weiteren ein Aufbringen einer Ladungsfängerschicht 16 auf
dem halbleitenden Substrat 14. Der Schritt des Aufbringens
der Ladungsfängerschicht 16 umfasst das
Aufbringen eines Oxid/Nitrid/Oxid-Schichtstapels. Als ein Beispiel weist
der Oxid/Nitrid/-Oxid-Schichtstapel
eine Dicke 18 von weniger als ungefähr 50 nm, vorzugsweise in einem
Bereich zwischen ungefähr
5 nm und ungefähr
30 nm auf.
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Als
Nächstes
wird eine leitende Schicht 20 oben auf der Ladungsfängerschicht 16 aufgebracht. Als
ein Beispiel wird die leitende Schicht 20 als eine Polysilizium-Schicht
bereitgestellt. Anschließend wird
eine Maskenschicht 22 oben auf der leitenden Schicht 20 aufgebracht.
Als ein Beispiel kann der Schritt des Aufbringens einer Maskenschicht 22 auf der
Oberfläche
der leitenden Schicht 20 ausgeführt werden, indem eine Nitridschicht
aufgebracht wird. Im Allgemeinen sollte die Maskenschicht 22 einen hohen Ätzwiderstand
gegenüber
den Materialien des halbleitenden Substrats 14, der Ladungsfängerschicht 16 und
der leitenden Schicht 20 aufweisen.
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In
dem nächsten
Schritt wird die Maskenschicht 22 lithografisch so strukturiert,
dass sie die Strukturelemente 24 der Maskenschicht 22 auf
der Oberfläche
der leitenden Schicht 20 ausbildet. Die Strukturierung
der Maskenschicht 22 umfasst das Aufbringen einer Resist-Schicht
auf der Oberfläche der
Maskenschicht 22 und das lithografische Strukturieren der
Resist-Schicht, um eine strukturierte Resist-Schicht auszubilden. Nach dem Entfernen
der Maskenschicht 22 außerhalb der strukturierten
Resist-Schicht mittels Ätzen
kann die strukturierte Resist-Schicht entfernt werden.
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Jetzt
werden die Strukturelemente 24 der Maskenschicht 22 als
eine Ätzmaske
verwendet, um die leitende Schicht 20 und die Ladungsfängerschicht 16 zu ätzen. Dieser Ätzschritt
wird selektiv für die
strukturierte Maskenschicht 22 durchgeführt, indem ein anisotroper Ätzschritt
ausgeführt
wird, z.B. durch reaktives Ionen-Ätzen. Andere geeignete Ätzprozesse
können
ebenfalls verwendet werden.
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Als
ein Ergebnis werden die Gateleitungen 28 von der leitenden
Schicht 20 aus ausgebildet, welche die strukturierte Ladungsfängerschicht 16 bedecken,
wodurch ein Bereich zwischen den Gateleitungen 28 geschaffen
wird, in dem die Oberfläche 26 des
halbleitenden Substrats 14 unbedeckt ist. Innerhalb dieses
Bereichs werden Diffusionsbereiche 8 durch Ionen-Implantation
ausgebildet. Die Diffusionsbereiche 8 werden von der Oberfläche 26 des
halbleitenden Substrats 14 aus in eine gewisse Tiefe ausgebildet,
wie in 2B gezeigt. Die Diffusionsbereiche 8 wurden
ebenfalls unter Bezugnahme auf 1 gezeigt.
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Zusammenfassend
erzeugt das Ätzen
und Implantieren des Halbleiter-Wafers 2 Gateleitungen 28,
die parallel zu be nachbarten Diffusionsbereichen 8 angeordnet
sind, wie in 2B gezeigt.
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Unter
folgender Bezugnahme auf 2C werden
die sich daraus ergebenden Strukturen nach den nächsten Verarbeitungsschritten
gezeigt. Ein Oxid-Abstandshalter 36 wird auf den Seitenwänden 37 der
Gateleitungen 28, den Seitenwänden der strukturierten Ladungsfängerschicht 16 und
den Seitenwänden
der Strukturelemente 24 aufgebracht.
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In
einem nächsten
Schritt wird der Oxid-Abstandshalter 36 als eine Implantationsmaske
verwendet. Unter Verwendung von Ionen, die mit einer entsprechenden
Energie ausgewählt
werden, werden die vergrabenen Bitleitungen 8 als ein implantierter Bereich
in dem Substrat 14 zwischen den Seitenwänden des Oxid-Abstandshalter 36 ausgebildet.
Dieser Schritt wird durchgeführt,
um optimierte Übergangsimplantate
für die
Source/Drain-Bereiche und damit die Bitleitungen 8 zu erzielen.
Normalerweise folgt auf diese Implantation eine thermische Wärmebehandlungs-Sequenz.
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Zum
Erhöhen
der Leitfähigkeit
der Bitleitungen 8 kann sich an den Schritt des Implantierens
der Bitleitungen 8 ein Aufbringen einer metallhaltigen Schicht
auf der Oberfläche
der Bitleitungen 8 anschließen. Die metallhaltige Schicht
kann z.B. ein Wolfram- oder Wolfram-Silizium-Schichtstapel sein.
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In
einem nächsten
Schritt wird eine erste dielektrische Schicht 38 zwischen
den Gate-Leitungen 28 aufgebracht, wie in 2D gezeigt.
Das Aufbringen der ersten dielektri schen Schicht 38 kann
auf folgende Weise durchgeführt
werden. Zunächst
wird die erste dielektrische Schicht 38 als eine Siliziumdioxidschicht
durch konformes Abscheiden aufgebracht. Die erste dielektrische
Schicht 38 bedeckt die Eintiefungen zwischen den Gateleitungen 28 und
den Strukturelementen 24 der Maskenschicht 22.
Danach wird die erste dielektrische Schicht 38 von der
Oberseite der Maske 22 entfernt, indem ein chemisch-mechanischer
Polierschritt eingesetzt wird.
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In
einem nächsten
Schritt wird die erste dielektrische Schicht 38 lithografisch
strukturiert, um Kontaktlöcher 40 an
denjenigen Positionen auszubilden, die durch den Bitleitungskontakt 10 verbunden werden
sollen. Die Strukturierung der ersten dielektrischen Schicht 38 umfasst
das Aufbringen einer Resist-Schicht auf der Oberfläche der
ersten dielektrischen Schicht 38 und das lithografische
Strukturieren der Resist-Schicht, um eine strukturierte Resist-Schicht auszubilden.
Das Resist-Muster wird unter dem Bezugszeichen 42 in der 2D schematisch
dargestellt.
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Nach
dem Entfernen der ersten dielektrischen Schicht 38 außerhalb
der strukturierten Resist-Schicht mittels Ätzen kann die strukturierte
Resist-Schicht entfernt werden.
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Wie
in 2E gezeigt, wird die erste dielektrische Schicht 38 teilweise
z.B. durch Anwenden eines Nassätz-Schritts entfernt.
Nach diesem Prozessschritt werden die Kontaktlöcher 40 von der Oberfläche der
Strukturelemente 24 der Maskenschicht 22 zur Oberfläche 26 des
halbleitenden Substrats 14 ausgebildet, in das die Bitleitungen 8 eingebettet sind.
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Als
Nächstes
wird eine isolierende Auskleide- oder Linerschicht 44 auf
den Seitenwänden
der Kontaktlöcher 40 aufgebracht,
wie in 2F gezeigt. Die erste isolierende
Linerschicht 44 wird zum Beispiel als eine Siliziumdioxidschicht
aufgebracht. Die erste isolierende Linerschicht 44 weist
eine Dicke auf, die kleiner als der Durchmesser des Kontaktlochs 40 ist,
so dass der Bereich oberhalb der Bitleitungen 8 teilweise
unbedeckt bleibt.
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Unter
folgender Bezugnahme auf 2G umfasst
die Verarbeitung des Weiteren das Aufbringen eines Kontakt-Füllmaterials 46 auf
dem Halbleiter-Wafer 2. Das Kontakt-Füllmaterial 46 bedeckt
die Kontaktlöcher 40 über den
Bitleitungen 8.
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Der
Schritt des Aufbringens von Kontakt-Füllmaterial 46 kann
gemäß einem
ersten denkbaren Prozessablauf durchgeführt werden, indem eine Polysiliziumschicht
aufgebracht wird. Nach dem Aufbringen der Polysiliziumschicht wird
ein chemisch-mechanischer Polierschritt durchgeführt, um die Oberfläche der
Strukturelemente 24 der Maskenschicht 22 und die
Oberfläche
der ersten dielektrischen Schicht 38 freizulegen. Als Nächstes wird
der obere Teil des Kontakt-Füllmaterials 46 entfernt,
indem ein Ätzschritt
angewendet wird, um Eintiefungen auszubilden. Dementsprechend wird
das Kontakt-Füllmaterial 46 innerhalb
des ersten Kontaktlochs 40 in einem Bereich von der Oberfläche der ersten
die lektrischen Schicht 38 bis zu einer vorgegebenen Höhe entfernt,
wie in 2G gezeigt.
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In
einem weiteren denkbaren Prozessablauf wird das Kontakt-Füllmaterial 46 selektiv
auf der Oberfläche 26 der
vergrabenen Bitleitungen 8 bis zu einer vorgegebenen Höhe innerhalb
des ersten Kontaktlochs 40 abgeschieden. Wiederum kann
dieser Schritt das Bereitstellen von Kontakt-Füllmaterial 46 als
eine Polysiliziumschicht umfassen.
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Die
Verarbeitung wird mit dem Füllen
der Lücke
zwischen den oberen Oberflächen
des Kontakt-Füllmaterials 46 bis
zu der Oberfläche
der ersten dielektrischen Schicht 38 mit einer weiteren
isolierenden Linerschicht 48 gefüllt. Die zweite isolierende
Linerschicht 48 wird unter Verwendung des gleichen Materials
aufgebracht, das für
die erste isolierende Linerschicht 44 verwendet worden
ist. Beispielsweise kann eine Siliziumdioxidschicht verwendet werden.
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In
einem alternativen Prozessablauf wird das Kontakt-Füllmaterial 46 als
ein Anfangspunkt verwendet, um die zweite isolierende Linerschicht 48 zu erzeugen.
Dementsprechend werden das selektive Aufwachsen oder das Nassätzen der
Eintiefungen weggelassen. Nach dem chemisch-mechanischen Polierschritt
wird das Kontakt-Füllmaterial 46 oxidiert, um
eine nicht-leitende zweite isolierende Linerschicht 48 zu
erzeugen. Bei Kontakt-Füllmaterial 46, das
als eine Polysiliziumschicht bereitgestellt wird, führt der
Schritt des Oxidierens zu einer Siliziumdioxidschicht als einer
zweiten isolierenden Linerschicht 48.
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Die
sich daraus ergebende Struktur wird in 2G gezeigt.
Das Kontakt-Füllmaterial 46 wird jetzt
oberhalb der Bitleitung 8 vollständig von der ersten isolierenden
Zwischenlage 44 und der zweiten isolierenden Zwischenlage 48 bedeckt.
Das Kontakt-Füllmaterial 46 stellt
einen Kontakt zu der Bitleitung 8 bereit. Der oben beschriebene
Prozessablauf führt
zu einer selbstjustierenden Herstellung des Kontakt-Füllmaterials 46,
das später
als Kontaktfläche
bei der Kontaktierung mit metallischen Verbindungen dient.
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Die
Verarbeitung wird mit dem Entfernen der Strukturelemente 24 der
Maskenschicht 22 fortgesetzt, z.B. durch Anwenden eines
Nassätz-Schritts. In
einem nächsten
Schritt wird eine leitende Schicht 50 auf der Oberfläche des
Halbleiter-Wafers 2 aufgebracht,
wie in 2H dargestellt. Die leitende Schicht 50 wird
zum Beispiel als eine Polysiliziumschicht aufgebracht. Vorzugsweise
setzt sich die leitende Schicht 50 aus dem gleichen Material
wie die Gateleitungen 28 zusammen.
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In
einem nächsten
Schritt wird die leitende Schicht 50 lithografisch strukturiert,
um die Wortleitungen 52 in einer Richtung auszubilden,
die senkrecht zu den Bitleitungen 8 verläuft, wie
in 2I gezeigt. Die Strukturierung der leitenden Schicht 50 umfasst
das Aufbringen einer Resist-Schicht
auf der Oberfläche
der leitenden Schicht 50 und das lithografische Strukturieren
der Resist-Schicht, um eine strukturierte Resist-Schicht auszubilden.
Das Resist-Muster wird unter dem Bezugszeichen 54 in der 2H schematisch
dargestellt. Als ein Ergebnis werden die Gateleitungen außerhalb
der Wortleitungen entfernt. Dementsprechend wird ein Gatemuster ausgebildet.
Das Gatemuster umfasst die strukturierten Gateleitungen 28,
die für
jede Speicherzelle über der
Ladungsfängerschicht 16 auf
dem halbleitenden Substrat 14 angeordnet sind.
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Nach
dem Entfernen der leitenden Schicht 50 außerhalb
der Resist-Schicht mittels Ätzen
kann die strukturierte Resist-Schicht
entfernt werden. In einem anderen denkbaren Prozessablauf wird die
leitende Schicht unter Verwendung einer Hartmaske strukturiert,
die unter Verwendung einer lithografischen Strukturierung einer
Resist-Maske aufgebaut wird, wie oben beschrieben.
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Nach
diesem Prozessschritt bildet die leitende Schicht 50 die
Wortleitung 52 für
jede Speicherzelle aus, wie in 1 gezeigt.
Die Wortleitung 52 ist in einer Richtung angeordnet, die
im Wesentlichen verschieden, vorzugsweise senkrecht zu den Bitleitungen 8,
von der Ausrichtung der Bitleitungen 8 verläuft. Es
ist zu beachten, dass während
des Ätzens der
leitenden Schicht 50 das eingekapselte Kontakt-Füllmaterial 46 auf
der Oberfläche 26 der
Bitleitung 8 bleibt.
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Nach
dem Ätzen
der leitenden Schicht 50 zum Ausbilden der Wortleitung 52 kann
eine weitere metallhaltige Zwischenlage oben auf der Wortleitung 52 angeordnet
werden, um den Widerstand der Wortleitung 52 (in 2K nicht
gezeigt) zu reduzieren. Ein geeignetes Material für die weitere
metallhaltige Zwischenlage ist beispielsweise Wolframsilizid.
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Anschließend wird
eine zweite dielektrische Schicht 60 auf der Oberfläche des
Halbleiter-Wafers 2 aufgebracht, welche die Wortleitungen 52,
die Bitleitungen 8 und das eingekapselte Kontakt-Füllmaterial 46 bedeckt,
wie in 2J dargestellt. Als ein Beispiel
besteht die zweite dielektrische Schicht 60 aus Siliziumdioxid.
Vorzugsweise besteht die zweite dielektrische Schicht 60 aus
dem gleichen Material wie die weitere isolierende Zwischenlage 48.
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Die
weitere Verarbeitung umfasst die lithografische Strukturierung der
zweiten dielektrischen Schicht 60, so dass zweite Kontaktlöcher 70 über dem
Kontakt-Füllmaterial 46 ausgebildet
werden, wie in 2K gezeigt. Die Strukturierung
der zweiten dielektrischen Schicht 60 umfasst das Aufbringen
einer Resist-Schicht auf der Oberfläche der zweiten dielektrischen
Schicht 60 und das lithografische Strukturieren der Resist-Schicht,
um eine strukturierte Resist-Schicht auszubilden. Das Resist-Muster
wird unter dem Bezugszeichen 62 in der 2J schematisch
dargestellt.
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Nach
dem Entfernen der zweiten dielektrischen Schicht 60 außerhalb
der strukturierten Resist-Schicht mittels Ätzen kann die strukturierte
Resist-Schicht entfernt werden. Nach diesem Prozessschritt weist
die zweite dielektrische Schicht 60 Kontaktlöcher 70 auf,
die von der Oberfläche
der zweiten dielektrischen Schicht 60 zu dem Kontakt-Füllmaterial 46 reichen.
In einem nächsten
Schritt werden die Kontaktlöcher 70 mit
leitendem Material gefüllt,
um an gewissen Positionen in der Speicherzellen-Anordnung einen
Kontaktstöpsel 10 zu
den Bitleitungen 8 über
das Kontakt-Füllmaterial 46 auszubilden,
wie in 1 gezeigt.
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Gemäß dem oben
beschriebenen Prozessablauf wird die Kontaktherstellung zu den vergrabenen
Bitleitungen 8 auf selbstjustierte Weise durchgeführt. Die
Selbstjustierend-Verarbeitung
reduziert das Risiko eines unbeabsichtigten Kontakts von Elementen,
welche die Bitleitungen 8 umgeben, indem das Kontakt-Füllmaterial 46 als
eine Kontaktstelle für
den Kontaktstöpsel 10 verwendet
wird.
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Unter
Bezugnahme auf 3 wird eine weitere Ausführungsform
der Erfindung gezeigt. Die Verarbeitung gemäß der nächsten beschriebenen Ausführungsform
verwendet mehrere Prozessschritte, die denjenigen der Ausführungsform ähnlich sind,
die unter Bezugnahme auf 1 und 2 beschrieben
worden ist. Der Hauptunterschied zu der vorher beschriebenen Ausführungsform
besteht darin, dass das leitende Füllmaterial und die Wortleitungen gleichzeitig
gebildet werden.
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3 stellt
schematisch Abschnitte von mehreren Wortleitungen 52 dar,
die sich in rechten Winkeln zu Bitleitungen 8 erstrecken,
so dass die Wortleitungen 52 zusammen mit den Bitleitungen 8 eine
Gitterstruktur definieren. In 3 stellen
die durchgehenden Linien die vergrabenen Bitleitungen dar, die horizontal
angeordnet sind. Wie in 3 dargestellt, wird Kontakt
zu den vergrabenen Bitleitungen 8 wiederum unter Verwendung
der Bitleitungskontakte 10 hergestellt. Die Bitleitungskontakte 10 werden
verwendet, um einen Kontakt von einer Verbindungsschicht, die auf
einer dielektrischen Schicht angeordnet ist, zu den vergrabenen
Bitleitungen 8 bereitzustellen.
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Unter
folgender Bezugnahme auf 4A wird
ein Verfahren zum Ausbilden von nicht-flüchtigen Speicherzellen veranschaulicht.
In 4A wird ein Halbleiter-Wafer 2 in einer
ersten Seitenansicht (oberer Teil von 4)
und in einer zweiten Seitenansicht (unterer Teil von 4A)
gezeigt. Die erste Seitenansicht von 4A (und
auch der folgenden 4B bis 4D) ist
eine Querschnittsansicht entlang einer Ebene, die senkrecht zu der
Oberfläche des
Halbleiter-Wafers 2 und entlang der Linie B-B' verläuft, wie
in 3 gezeigt. Die zweite Seitenansicht von 4A (und
auch der folgenden 4B bis 4D) ist
eine Querschnittsansicht entlang einer Ebene, die senkrecht zu der
Oberfläche
des Halbleiter-Wafers 2 und entlang einer Line A-A' verläuft, wie
in 3 gezeigt.
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Wiederum
weist der Halbleiter-Wafer 2 ein halbleitendes Substrat 2 auf,
auf dem eine Ladungsfängerschicht 16 aufgebracht
wird. Der Schritte des in Anbringens der Ladungsfängerschicht 16 umfasst das
Aufbringen eines Oxid/Nitrid/-Oxid-Schichtstapels.
Als ein Beispiel weist der Oxid/-Nitrid/Oxid-Schichtstapel
eine Dicke 18 von weniger als ungefähr 50 nm, vorzugsweise in einem
Bereich zwischen ungefähr
5 nm und ungefähr
30 nm auf.
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Als
Nächstes
wird eine leitende Schicht 20 oben auf der Ladungsfängerschicht 16 aufgebracht. Als
ein Beispiel wird die leitende Schicht 20 als eine Polysiliziumschicht
bereitgestellt. Anschließend
wird eine Maskenschicht 22 oben auf der leitenden Schicht 20 aufgebracht.
Als ein Beispiel kann der Schritt des Aufbringens einer Maskenschicht 22 auf der
Oberfläche
der leitenden Schicht 20 ausgeführt werden, indem eine Nitridschicht
aufgebracht wird. Im Allgemeinen sollte die Maskenschicht 22 einen hohen Ätzwiderstand
gegenüber
den Materialien des halbleitenden Substrats 14, der Ladungsfängerschicht 16 und
der leitenden Schicht 20 aufweisen.
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In
einem nächsten
Schritt wird die Maskenschicht 22 lithografisch so strukturiert,
dass sie die Strukturelemente 24 der Maskenschicht 22 auf
der Oberfläche
der leitenden Schicht 20 ausbildet. Jetzt werden die Strukturelemente 24 der
Maskenschicht 22 als eine Ätzmaske verwendet, um die leitende Schicht 20 und
die Ladungsfängerschicht 16 zu ätzen. Dieser Ätzschritt
wird selektiv für
die strukturierte Maskenschicht 22 durchgeführt, indem
ein anisotroper Ätzschritt
ausgeführt
wird, z.B. durch reaktives Ionen-Ätzen. Andere geeignete Ätzprozesse
können ebenfalls
verwendet werden.
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Als
ein Ergebnis werden die Gate-Leitungen 28 von der leitenden
Schicht 20 aus ausgebildet, welche die strukturierte Ladungsfängerschicht 16 bedecken,
wodurch ein Bereich zwischen den Gateleitungen 28 geschaffen
wird, indem die Oberfläche 26 des halbleitenden
Substrats 14 unbedeckt ist. Innerhalb dieses Bereichs können Diffusionsbereiche
durch Ionen-Implantation ausgebildet werden, wie in ähnlicher
Weise vorher beschrieben.
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Ein
Oxid-Abstandshalter 36 wird auf den Seitenwänden 37 der
Gateleitungen 28, den Seitenwänden der strukturierten Ladungsfängerschicht 16 und den
Seitenwänden
der Strukturele mente 24 aufgebracht. In einem nächsten Schritt
kann der Oxid-Abstandshalter 36 als eine Implantationsmaske
verwendet werden, um vergrabene Bitleitungen 8 als implantierte
Bereiche in dem Substrat 14 zwischen den Seitenwänden des
Oxid-Abstandshalters 36 auszubilden.
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Zusammenfassend
erzeugt das Ätzen
und Implantieren des Halbleiter-Wafers 2 Gateleitungen 28,
die parallel angeordnet sind, wie in 4A gezeigt.
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Unter
folgender Bezugnahme auf 4B werden
die sich daraus ergebenden Strukturen nach den nächsten Verarbeitungsschritten
gezeigt.
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Eine
erste dielektrische Schicht 38 wird zwischen den Gateleitungen 28 aufgebracht,
wie in 4B gezeigt. Das Aufbringen der
ersten dielektrischen Schicht 38 kann auf folgende Weise
durchgeführt
werden. Zunächst
wird die erste dielektrische Schicht 38 als eine Siliziumdioxidschicht
aufgebracht. Die erste dielektrische Schicht 38 bedeckt
die Eintiefungen zwischen den Gateleitungen 28 und den
Strukturelementen 24 der Maskenschicht 22. Als Nächstes wird
die erste dielektrische Schicht 38 von der Oberseite der
Maske 22 entfernt, indem ein chemisch-mechanischer Polierschritt
angewendet wird.
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Unter
folgender Bezugnahme auf 4C werden
die sich daraus ergebenden Strukturen nach den nächsten Verarbeitungsschritten
gezeigt.
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In
einem nächsten
Schritt wird die erste dielektrische Schicht 38 lithografisch
strukturiert, um Kontaktlöcher 40 an
denjenigen Positionen auszubilden, die durch den Bitleitungskontakt 10 verbunden werden
sollen. Die Strukturierung der ersten dielektrischen Schicht 38 umfasst
das Aufbringen einer Resist-Schicht auf der Oberfläche der
ersten dielektrischen Schicht 38 und das lithografische
Strukturieren der Resist-Schicht, um eine strukturierte Resist-Schicht auszubilden.
Das Resist-Muster wird unter dem Bezugszeichen 42 in der 4B schematisch
dargestellt. Nach dem Entfernen der ersten dielektrischen Schicht 38 außerhalb
der strukturierten Resist-Schicht mittels Ätzen zum Ausbilden von Kontaktlöchern 40 von
der Oberfläche
der Strukturelemente 24 der Maskenschicht 22 zu
der Oberfläche des
halbleitenden Substrats 14, in das die Bitleitungen 8 eingebettet
sind, kann die strukturierte Resist-Schicht entfernt werden.
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Die
Verarbeitung umfasst des Weiteren das Aufbringen eines Kontakt-Füllmaterials 46 auf
dem Halbleiter-Wafer 2. Das Kontakt-Füllmaterial 46 bedeckt
die Kontaktlöcher 40 über den
Bitleitungen 8.
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Der
Schritt des Aufbringens von Kontakt-Füllmaterial 46 kann
durchgeführt
werden, indem eine Polysiliziumschicht aufgebracht wird. Nach dem
Aufbringen der Polysilizium-Schicht
wird ein chemisch-mechanischer Polierschritt durchgeführt, um
die Oberfläche
der Strukturelemente 24 der Maskenschicht 22 und
die Oberfläche
der ersten dielektrischen Schicht 38 freizulegen.
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Die
sich daraus ergebende Struktur wird in 4C gezeigt.
Das Kontakt-Füllmaterial
ist jetzt über
der Bitleitung 8 angeordnet. Das Kontakt-Füllmaterial 46 stellt
einen Kontakt zu der Bitleitung an den gewünschten Positionen der Kontaktstöpsel 10 bereit,
wie in 3 angegeben.
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Die
Verarbeitung wird mit dem Entfernen der Strukturelemente 24 der
Maskenschicht 22 fortgesetzt, z.B. durch Anwenden eines
Nassätz-Schritts. In
einem nächsten
Schritt wird eine weitere leitende Schicht 50 auf der Oberfläche des
Halbleiter-Wafers 2 aufgebracht, wie in 2H dargestellt.
Die weitere leitende Schicht 50 wird zum Beispiel als eine
Polysiliziumschicht aufgebracht. Vorzugsweise setzt sich die weitere
leitende Schicht 50 aus dem gleichen Material wie die leitende
Schicht zusammen, welche die Gate-Leitungen 28 ausbildet.
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In
einem nächsten
Schritt wird die weitere leitende Schicht 50 strukturiert,
um die Wortleitungen 52 in einer Richtung auszubilden,
die senkrecht zu den Bitleitungen 8 verläuft, wie
in 4D gezeigt. Die Strukturierung der weiteren leitenden
Schicht 50 umfasst das Aufbringen einer weiteren Maskenschicht 80 auf
der Oberfläche
der weiteren leitenden Schicht 50 und das Strukturieren
der weiteren Maskenschicht. Nach dem Entfernen der weiteren leitenden
Schicht 50 außerhalb
der strukturierten weiteren Maskenschicht 80 mittels Ätzen kann
die strukturierte weitere Maskenschicht 80 entfernt werden.
Nach diesem Prozessschritt bildet die weitere leitende Schicht 50 die
Wortleitung 52 für
jede Speicherzelle aus, wie in 1 gezeigt.
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Die
Wortleitung 52 ist in einer Richtung angeordnet, die im
Wesentlichen verschieden, vorzugsweise senkrecht zu den Bitleitungen 8,
von der Ausrichtung der Bitleitungen 8 verläuft. Es
ist zu beachten, dass während
des Ätzens
der weiteren leitenden Schicht 50 das eingekapselte Kontakt-Füllmaterial 46 auf
der Oberfläche 26 der
Bitleitung 8 bleibt. Des Weiteren wird die leitende Schicht
zwischen benachbarten Kontaktlöchern
entfernt, die durch das Kontakt-Füllmaterial über den
vergrabenen Bitleitungen gefüllt
sind. Als ein Ergebnis werden die Gateleitungen außerhalb
der Wortleitungen entfernt und ein Gatemuster wird ausgebildet,
das ein leitendes Gate über
der Ladungsfängerschicht
für jede
Speicherzelle aufweist.
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In
einer alternativen Ausführungsform,
(die in den 4B und 4C nicht
gezeigt ist), werden die Strukturelemente 24 der Maskenschicht 22 entfernt, bevor
das Kontakt-Füllmaterial
aufgebracht wird. Infolgedessen können das Kontakt-Füllmaterial 46 und die
weitere leitende Schicht 50 gleichzeitig aufgebracht werden,
d.h. als eine einzige Schicht. In diesem Fall sollte auf den Schritt
des Aufbringens der weiteren leitenden Schicht 50 ein chemisch-mechanischer Polierschritt
folgen, um die weitere leitende Schicht des Weiteren zu planarisieren.
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Anschließend können weitere
dielektrische Schichten und Verbindungen wie vorher beschrieben bereitgestellt
werden. Gemäß der unter
Bezugnahme auf die 3 und 4 beschriebenen
Ausführungsform wird
die Ausbildung eines Kontakts zu den Bitleitungen 8 in
einem Ätzschritt
gleichzeitig mit dem Ausbilden der Wortleitungen 52 durchgeführt.
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- 2
- Halbleiterwafer
- 4
- Bereich
- 6
- Speicherzellen
- 8
- Bitleitungen
- 10
- Bitleitungskontakte
- 14
- Substrat
- 16
- Ladungsfängerschicht
- 18
- Dicke
- 20
- leitende
Schicht
- 22
- Maskenschicht
- 24
- Strukturelemente
- 26
- Oberfläche des
Substrats
- 28
- Gate-Leitungen
- 36
- Abstandshalterschicht
- 37
- Seitenwände der
Gate-Leitungen
- 38
- erste
dielektrische Schicht
- 40
- Kontaktlöcher
- 42
- Resist-Muster
- 44
- erste
Linerschicht
- 46
- Kontakt-Füllmaterial
- 48
- zweite
Linerschicht
- 50
- weitere
leitende Schicht
- 52
- Wortleitungen
- 54
- weiteres
Resist-Muster
- 60
- zweite
dielektrische Schicht
- 62
- weiteres
Resist-Muster
- 70
- weitere
Kontaktlöcher