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Eine
Halbleiter-Speicherzellenanordnung umfasst gewöhnlich eine Vielzahl von Speicherzellen,
die in Reihen und Spalten angeordnet sind. Ferner umfasst eine solche
Speicherzellenanordnung eine Vielzahl von Bitleitungen und eine
Vielzahl von Wortleitungen. Zum Beispiel sind die Gate-Elektroden
von Reihen von Speicherzellentransistoren durch Wortleitungen miteinander
verbunden, die zum Adressieren der Speicherzellen dienen.
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Ein
Beispiel einer nichtflüchtigen
Speichervorrichtung basiert auf der NROM-Technologie. 3 zeigt
eine Querschnittsansicht einer NROM-Zelle zwischen V und V, wie
zum Beispiel in 1 zu sehen ist. Insbesondere
ist die NROM-Zelle eine n-Kanal-MOSFET-Vorrichtung,
in der das Gate-Dielektrikum durch einen Speicherschichtstapel 27 ersetzt
ist. Wie in 3 dargestellt, ist der Speicherschichtstapel 27 über dem
Kanal 25 und unter der Gate-Elektrode 26 angeordnet.
Der Speicherschichtstapel 27 umfasst eine Siliziumnitridschicht 272,
die die Ladung speichert, und zwei isolierende Siliziumdioxidschichten 271, 273,
zwischen denen die Siliziumnitridschicht 272 eingebettet
ist. Die Siliziumdioxidschichten 271, 273 weisen
eine Dicke von mehr als 2 nm auf, um jegliche direktes Tunneln zu vermeiden.
In der NROM-Zelle von 3 sind zwei Ladungen 221, 222 an
jeder der Kanten neben den n-dotierten Source-/Drain-Bereichen 23, 24 gespeichert.
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In
einer Speicherzellenanordnung, die eine Vielzahl von Speicherzellen
der in 3 dargestellten Art umfasst, sind die Bitleitungen
als dotierte Bereiche 23, 24 implementiert und
bilden somit vergrabene Bitleitungen 3. In anderen Worten:
Segmente der Bitleitungen bilden die ersten und zweiten Sour ce-/Drain-Bereiche 23, 24 einer
entsprechenden Speicherzelle. Ferner bilden Segmente der Wortleitungen
die Gate-Elektrode 26 einer entsprechenden Speicherzelle.
Die NROM-Zelle wird zum Beispiel durch CHE-Injektion (Channel Hot
Electron Injection) programmiert, während Löschen durch HHET (Hot Hole
Enhanced Tunneling) unter Anlegen entsprechender Spannungen an die
entsprechenden Bitleitungen bzw. Wortleitungen bewerkstelligt wird.
Aufgrund der in der Ladungsspeicherschicht eingefangenen Ladung
wird eine Änderung
in der Schwellenspannung des Transistors bewirkt. Durch Anlegen entsprechender
Spannungen an die entsprechenden Wortleitungen und Bitleitungen
wird die geänderte Schwellenspannung
und somit die gespeicherte Information erkannt.
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Da,
wie vorstehend beschrieben, die Bitleitungen als n-dotierte Substratabschnitte
implementiert werden, entsteht das Problem, dass die Bitleitungen
einen vergleichsweise hohen Widerstand aufweisen. Folglich werden
gewöhnlich
Metallbitleitungen (nicht dargestellt in 3) bereitgestellt,
die in einer höheren
Metallisierungsschicht über
dem Halbleitersubstrat 1 und den Gate-Elektroden 26 angeordnet
sind. Jede einzelne Bitleitung ist in vordefinierten Abständen durch
einen Bitleitungskontakt mit der unterstützenden Metallbitleitung verbunden.
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1 zeigt
eine Draufsicht auf eine Speicherzellenanordnung, die eine Vielzahl
von NROM-Zellen, wie mit Bezug auf 3 beschrieben, umfasst.
Wie zu sehen ist, ist eine Vielzahl von Wortleitungen 4 vorgesehen.
Ferner ist eine Vielzahl von Metallbitleitungen 5 oben
auf den Wortleitungen 4 vorgesehen. Die Metallbitleitungen 5 sind
direkt über den
vorstehend beschriebenen vergrabenen Bitleitungen (in dieser Zeichnung
nicht dargestellt) angeordnet. 1 zeigt
ferner einen Wortleitungs-Entfernungsbereich 41, in dem
ausgewählte
Wortleitun gen entfernt worden sind. In dem Wortleitungs-Entfernungsbereich 41 sind
Bitleitungskontakte zwischen den unterstützenden Bitleitungen 5 und
den vergrabenen Bitleitungen vorgesehen. An einem Schnittpunkt zwischen
den Wortleitungen 4 und den Bitleitungen sind Speicherzellen 20 vorgesehen. 1 zeigt
eine ausgewählte
Speicherzelle 21. Um die ausgewählte Speicherzelle 21 adressieren
zu können,
ist es erforderlich, die beiden angrenzenden unterstützenden
Bitleitungen 55, 56 sowie die entsprechende Wortleitung 42 zu
adressieren. Wie in 1 zu sehen ist, sind die unterstützenden
Bitleitungen 5 direkt über
den vergrabenen Bitleitungen angeordnet und weisen folglich die
gleiche Rasterweite auf.
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2 zeigt
eine Querschnittsansicht einer Speicherzellenanordnung zwischen
I und I in 1. Wie zu sehen ist, sind vergrabene
Bitleitungen 3, die aus n-dotierten Substratbereichen hergestellt
sind, an die Oberfläche 10 eines
Halbleitersubstrats 1 angrenzend angeordnet. In dem Wortleitungs-Entfernungsbereich 41 ist
eine Vielzahl von Bitleitungskontakten 51 vorgesehen. Die
Bitleitungskontakte 51 sind aus einem leitenden Material
hergestellt. Nebeneinander liegende Bitleitungskontakte 51 sind
durch das dielektrische Material 52 isoliert. Oben auf
dem dielektrischen Material 52 ist eine Vielzahl von unterstützenden
Bitleitungen 5 vorgesehen. Der Abstand zwischen benachbarten
unterstützenden
Bitleitungen 5 ist mit Mp bezeichnet. Mp bezieht sich auf
die Rasterweite der Anordnung von unterstützenden Bitleitungen 5.
In anderen Worten: Mp bezeichnet den jeweiligen Abstand zwischen
der Mitte jeder der unterstützenden
Bitleitungen 5. Überdies
sind die vergrabenen Bitleitungen 3 mit einer Rasterweite
Bp angeordnet, wobei die Rasterweite Bp von Mitte zu Mitte jeder
der vergrabenen Bitleitungen bzw. von der rechten oder linken Kante
zur rechten oder linken Kante jeder der vergrabenen Bitleitungen 3 gemessen
werden kann. Wie in 2 zu sehen ist, ist die Ras terweite
Bp der vergrabenen Bitleitungen 3 gleich der Rasterweite
Mp der unterstützenden
Bitleitungen 5.
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Angesichts
des oben Gesagten besteht ein Bedarf für eine verbesserte Speicherzellenanordnung
sowie für
ein verbessertes Verfahren zur Bildung einer Speicherzellenanordnung.
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Die
vorliegende Erfindung stellt die Speicherzellenanordnung nach Anspruch
1 sowie das Verfahren nach Anspruch 15 bereit. Die bevorzugten Ausführungsformen
sind in den abhängigen
Ansprüchen
definiert.
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Gemäß der Erfindung
umfasst eine Speicherzellenanordnung ein Halbleitersubstrat mit
einer Oberfläche,
eine Vielzahl in einer ersten Richtung verlaufender erster Leiterbahnen,
die eine Rasterweite Bp aufweisen, die in einer Querschnittsansicht entlang
einer zweiten Richtung gemessen wird, die senkrecht in Bezug auf
die Oberfläche
des Substrats verläuft,
wobei die Rasterweite Bp der Abstand zwischen den Mittenpositionen
von zwei benachbarten ersten Leiterbahnen ist, eine Vielzahl zweiter
Leiterbahnen, eine Vielzahl von Speicherzellen, die jeweils mindestens
teilweise in dem Halbleitersubstrat ausgebildet sind, wobei auf
jede der Speicherzellen zugegriffen werden kann, indem mindestens
eine entsprechende erste Leiterbahnen und mindestens eine entsprechende
zweite Leiterbahn adressiert werden, eine Vielzahl unterstützender
Leitungen, die eine Rasterweite Mp aufweisen, die in einer Querschnittsansicht
entlang einer zweiten Richtung gemessen wird, die senkrecht in Bezug
auf die Oberfläche
des Substrats verläuft,
wobei die Rasterweite Mp der Abstand zwischen den Mittenpositionen
von zwei benachbarten unterstützenden
Leitungen ist, wobei die unterstützenden
Leitungen über
den ersten und zweiten Leiterbahnen angeordnet sind, eine Vielzahl von
unterstützenden
Kontakten, wobei die ersten Leiterbahnen über die unterstützenden Kontakte
mit entsprechenden unterstützenden
Leitungen verbunden sind, wobei Mp größer als Bp ist.
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Ferner
umfasst ein Verfahren zur Bildung einer Speicherzellenanordnung
das Bereitstellen eines Halbleitersubstrats mit einer Oberfläche, das
Bereitstellen einer Vielzahl in einer ersten Richtung verlaufender
erster Leiterbahnen, die eine Rasterweite Bp aufweisen, die in einer
Querschnittsansicht entlang einer zweiten Richtung gemessen wird,
die senkrecht in Bezug auf die Oberfläche des Substrats verläuft, wobei
die Rasterweite Bp der Abstand zwischen den Mittenpositionen von
zwei benachbarten ersten Leiterbahnen ist, Bereitstellen einer Vielzahl
zweiter Leiterbahnen, Bereitstellen einer Vielzahl von Speicherzellen,
die jeweils mindestens teilweise in dem Halbleitersubstrat ausgebildet
werden, wobei auf jede der Speicherzellen zugegriffen werden kann,
indem mindestens eine entsprechende erste Leiterbahn und mindestens
eine entsprechende zweite Leiterbahn adressiert werden, Bereitstellen
einer Vielzahl von unterstützenden
Leitungen mit einer Rasterweite Mp über den ersten und zweiten
Leiterbahnen, wobei die Rasterweite in einer Querschnittsansicht
entlang einer zweiten Richtung gemessen wird, die senkrecht in Bezug
auf die Oberfläche
des Substrats verläuft, wobei
die Rasterweite Mp der Abstand zwischen den Mittenpositionen von
zwei benachbarten unterstützenden
Leitungen ist, Bereitstellen einer Vielzahl von unterstützenden
Kontakten, wobei die ersten Leiterbahnen über die unterstützenden
Kontakte mit entsprechenden unterstützenden Leitungen verbunden sind,
wobei Mp größer als
Bp ist.
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Die
vorstehend genannten und weitere Aufgaben, Merkmale und Vorteile
der vorliegenden Erfindung ergeben sich aus der Betrachtung der
folgenden ausführlichen
Beschreibung der spezi fischen Ausführungsformen der Erfindung,
wobei gleiche Bezugszeichen gleiche Komponenten in den Zeichnungen
bezeichnen.
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1 zeigt
eine Draufsicht einer konventionellen Speicherzellenanordnung;
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2 zeigt
eine Querschnittsansicht einer konventionellen Speicherzellenanordnung;
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3 zeigt
eine Querschnittsansicht einer NROM-Speicherzelle;
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4A zeigt
eine beispielhafte Draufsicht einer Speicherzellenanordnung;
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4B zeigt
eine beispielhafte Draufsicht einer Speicherzellenanordnung;
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5 zeigt
eine Querschnittsansicht der Speicherzellenanordnung in 4A oder 4B;
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6A zeigt
eine Draufsicht der Speicherzellenanordnung gemäß der Ausführungsform in 6A;
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6B zeigt
eine Querschnittsansicht einer Speicherzellenanordnung gemäß einer
Ausführungsform
der vorliegenden Erfindung;
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7 zeigt
eine Draufsicht der Speicherzellenanordnung gemäß einer weiteren Ausführungsform;
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8 zeigt
eine Querschnittsansicht der Speicherzellenanordnung gemäß einer
Ausführungsform;
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9A zeigt
eine Draufsicht der Speicherzellenanordnung gemäß einer Ausführungsform;
und
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9B zeigt
eine Querschnittsansicht der Speicherzellenanordnung in 9A.
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In
der folgenden ausführlichen
Beschreibung wird auf die beigefügten
Zeichnungen verwiesen, die Teil derselben sind, und in denen zum
Zwecke der Veranschaulichung spezifische Ausführungsformen dargestellt sind,
die in der Praxis verwendet werden können. Dabei werden richtungsbezogene
Ausdrücke
wie "o ben" "unten", "vorne" "hinten", "führend" "nachlaufend" usw. verwendet, die sich auf die Ausrichtung
der beschriebenen Figuren beziehen. Da die Komponenten der Ausführungsformen
der vorliegenden Erfindung in einer Anzahl verschiedener Ausrichtungen
positioniert werden können,
werden die Richtungsausdrücke
zum Zwecke der Veranschaulichung und keineswegs einschränkend benutzt.
Es versteht sich, dass andere Ausführungsformen verwendet oder
strukturelle oder logische Änderungen
vorgenommen werden können,
ohne vom Geltungsbereich der vorliegenden Erfindung abzuweichen.
Die folgende ausführliche
Beschreibung ist daher nicht einschränkend zu verstehen, und der
Geltungsbereich derselben ist durch die beigefügten Ansprüche definiert.
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4A zeigt
eine Draufsicht auf eine Speicherzellenanordnung gemäß einer
ersten Ausführungsform
der vorliegenden Erfindung. Wie zu sehen, ist eine Vielzahl vergrabener
Bitleitungen 3 vorgesehen, die sich in einer ersten Richtung
erstrecken. Ferner ist eine Vielzahl von Wortleitungen 4 in einer
zweiten Richtung vorgesehen, die sich mit der ersten Richtung schneidet.
Insbesondere verläuft
in 4A die zweite Richtung senkrecht zur ersten Richtung.
Normalerweise sind die Wortleitungen mit einer Rasterweite von ungefähr 2 F angeordnet,
wobei F die minimale Strukturgröße bezeichnet,
die mit der verwendeten Technologie erreicht werden kann. Zum Beispiel
kann F 150, 120, 100, 95, 85, 65, 55 nm, 45 nm oder noch kleiner
sein. Ferner sind die vergrabenen Bitleitungen 3 mit einer
Rasterweite von ungefähr
2,5 bis 3 F angeordnet. Wie zu sehen ist, wurde jede 7. oder 8.
Wortleitung entfernt, um den Wortleitungs-Entfernungsbereich 41 zu
bilden. Die Speicherzellen 20 sind an einem Schnittpunkt
zwischen den vergrabenen Bitleitungen 3 und den Wortleitungen 4 ausgebildet.
Ferner sind über
den Wortleitungen 4 unterstützende Bitleitungen 5 angeordnet.
Wie zu sehen ist, weisen die unterstützenden Bitleitungen 5 eine
Rasterweite auf, die sehr viel größer als die Rasterweite Bp
der vergrabenen Bitleitungen 3 ist. In jedem der Wortleitungs-Entfernungsbereiche 41 sind
Bitleitungskontakte 51 vorgesehen, um einen Kontakt zwischen
der vergrabenen Bitleitung 3 und einer entsprechenden unterstützenden
Bitleitung 5 bereitzustellen. Wie vorstehend beschrieben,
muss zum Adressieren der ausgewählten
Speicherzelle 21 eine entsprechende Spannung an die ausgewählten vergrabenen
Bitleitungen 34 und 35 sowie an die Wortleitung 4 angelegt
werden.
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Demgemäß wird das
Verbindungsschema zum Verbinden der unterstützenden Wortleitungen 5 mit
den entsprechenden vergrabenen Bitleitungen 3 vorzugsweise
derart konfiguriert, dass die ausgewählten Bitleitungen 34, 35 von
zwei separaten unterstützenden
Bitleitungen 55, 56 adressiert werden können. Dementsprechend
ist eine einzelne unterstützende
Bitleitung mit der vordefinierten vergrabenen Bitleitung und weiteren
vergrabenen Bitleitungen verbunden, wobei mindestens zwei vergrabene
Bitleitungen zwischen den vergrabenen Bitleitungen angeordnet sind,
die mit einer einzelnen unterstützenden
Bitleitung 5 verbunden sind. Mit anderen Worten sind die
ausgewählten
Bitleitungen 34, 35 und die weitere Bitleitung 36 jeweils
mit den ausgewählten unterstützenden
Bitleitungen 55, 56 und der weiteren unterstützenden
Bitleitung 57 zu verbinden. Die ausgewählte Speicherzelle 21 wird
somit sicher adressiert, indem die ausgewählten Bitleitungen 55, 56 und die
entsprechende Wortleitung 42 adressiert werden.
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Wie
in 4A dargestellt, kann dieses Ziel durch Bereitstellen
von unterstützenden
Bitleitungen 5 erreicht werden, die jeweils Leiterbahnensegmente aufweisen,
die sich in mindestens zwei verschiedenen Richtungen erstrecken.
Folglich können
die unterstützenden
Bitleitungen 5 ein Zickzackmuster bilden.
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4B zeigt
eine Draufsicht einer weiteren Ausführungsform der erfindungsgemäßen Speicherzellenanordnung.
Wie zu sehen ist, weisen die unterstützenden Bitleitungen Segmente
auf, die in der ersten Richtung in einem Abschnitt verlaufen, in
dem die Bitleitungskontakte 51 ausgebildet sind. Dadurch wird
ein besserer Kontaktwiderstand der Bitleitungskontakte 51 erzielt.
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5 zeigt
eine Querschnittsansicht zwischen II und II, wie in 4 dargestellt.
In 5 ist eine Vielzahl vergrabener Bitleitungen 3 angrenzend an
die Oberfläche 10 eines
Halbleitersubstrats angeordnet. Insbesondere können die vergrabenen Bitleitungen 3 als
n+-dotierte Bereiche implementiert werden,
während
das Halbleitersubstrat 1 zum Beispiel ein Siliziumsubstrat
ist, welches p-dotiert sein kann. Wie zu sehen ist, sind unterstützende Leitungen 5 an der
Oberfläche
der Struktur angeordnet. Die unterstützenden Leitungen können aus
einem Metall wie beispielsweise Wolfram oder Aluminium hergestellt sein.
Wahlweise kann unter den unterstützenden
Leitungen eine TiN-Zwischenschicht vorgesehen werden. Die unterstützenden
Leitungen 5 sind mit einer Rasterweite Mp angeordnet. Insbesondere
entspricht Mp der Summe der Breite und des Abstands zwischen den
unterstützenden
Leitungen 5. Die Rasterweite Mp kann zwischen den Mitten
jeder der unterstützenden
Leitungen 5 gemessen werden bzw. sie kann der Abstand zwischen
jeder der linken Kanten oder jeder der rechten Kanten jeder unterstützenden Leitung 5 sein.
In der dargestellten Anordnung entspricht die Rasterweite zwischen
den unterstützenden
Leitungen ungefähr
dem Doppelten der Rasterweite Bp zwischen den vergrabenen Bitleitungen 3. Beispielsweise
kann die Rasterweite Mp größer als 1,5 × Bp oder
beispielsweise gleich oder größer als
2 × Bp
sein. Wie ferner zu sehen ist, ist jede der unterstützenden
Leitungen 5 auf der gleichen Höhe angeordnet, wobei die Höhe von der
Substratoberfläche 10 ausgehend
gemessen wird.
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Die
unterstützenden
Leitungen 5 können
jedoch auch auf verschiedenen Höhen
angeordnet sein.
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Jede
der unterstützenden
Leitungen 5 ist mit einer entsprechenden vergrabenen Bitleitung 3 verbunden.
Folglich sind aufgrund der vergrößerten Rasterweite
Mp drei unterstützende
Bitleitungen vorhanden, die mit dreien der fünf vergrabenen Bitleitungen
zu verbinden sind. Folglich ist die Anzahl der unterstützenden
Bitleitungen größer als
die Anzahl der vergrabenen Bitleitungen. Aufgrund der vergrößerten Rasterweite
der unterstützenden
Bitleitungen wird die Strukturierung der Bitleitungen vereinfacht.
Ferner reduziert sich aufgrund ihrer vergrößerten Breite der Widerstand
der unterstützenden
Bitleitungen. Außerdem
wird der Abstand zwischen benachbarten unterstützenden Bitleitungen größer, so
dass sie einander weder berühren
noch beeinflussen. Bitleitungskontakte 51 sind vorgesehen,
damit die unterstützenden
Bitleitungen mit entsprechenden vergrabenen Bitleitungen verbunden
werden können.
Die Bitleitungskontakte 51 können aus einem geeigneten leitenden
Material wie Wolfram hergestellt werden. Benachbarte Bitleitungskontakte
sind voneinander durch das dielektrische Material 52 isoliert.
Insbesondere kann das dielektrische Material 52 jedes beliebige
Isoliermaterial wie zum Beispiel Siliziumdioxid, Siliziumnitrid,
Siliziumoxynitrid oder BPSG (Borphosphorsilikatglas, Boron Phosphorous
Silicate Glass) sein. Aufgrund der reduzierten Anzahl von Bitleitungskontakten 51 vergrößert sich
der Abstand zwischen benachbarten Bitleitungskontakten 51,
was zu weniger Störungen
zwischen benachbarten Bitleitungskontakten 51 führt.
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6A zeigt
eine Querschnittsansicht einer Speicherzellenanordnung gemäß einer
weiteren erfindungsgemäßen Ausführungsform.
In der dargestellten Ausführungsform
ist der Querschnittsbereich jedes der Bitleitungskontakte 51 vergrößert, um
den Kontaktwiderstand zwischen den unterstützenden Leitungen 5 und
den vergrabenen Bitleitungen 3 zu reduzieren. Insbesondere
ist ein dotierter Abschnitt 32 zwischen jeder der vergrabenen
Bitleitungen 3 und dem Bitleitungskontakt 51 vorgesehen.
Aufgrund der vergrößerten Fläche der
unterstützenden
bzw. Bitleitungskontakte 51 ist es wünschenswert, die dotierten
Abschnitte 32 vorzusehen, um einen Kurzschluss zwischen
dem Bitleitungskontakt 51 und dem dotierten Substratabschnitt 1 zu
vermeiden. Wie durch die gestrichelten Linien dargestellt, gibt
es einen Bitleitungsunterbrechungsbereich 31, in dem keine
Bitleitung ausgebildet ist. Auf diese Weise werden Leckströme vermieden,
und die Anforderungen mit Bezug auf die Deckschicht sind weniger
streng. Wie des Weiteren zu sehen ist, ist jede der unterstützenden
Leitungen 5 auf gleicher Höhe angeordnet, wobei die Höhe von der
Substratoberfläche 10 ausgehend
gemessen wird. Dennoch können
die unterstützenden
Leitungen 5 auch auf verschiedenen Höhen angeordnet werden.
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6B zeigt
eine Draufsicht der Speicherzellenanordnung, die in 6A dargestellt
ist. Wie zu sehen ist, sind die vergrabenen Bitleitungen 3 segmentiert,
was zur Bildung von Unterbrechungsbereichen in den Wortleitungs-Entfernungsbereichen 41 führt.
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7 zeigt
eine Draufsicht einer Speicherzellenanordnung gemäß einer
weiteren erfindungsgemäßen Ausführungsform.
Wie aus der zweiten erfindungsgemäßen Ausführungsform ersichtlich ist, sind
die unterstützenden
Leitungen 5 als gerade Leitungen ausgebildet. Außerdem erstrecken
sich die unterstützenden
Leitungen 5 in der gleichen Richtung wie die vergrabenen
Bitleitungen 3. Insbesondere ist zu sehen, dass in Draufsicht
die unterstützenden
Leitungen 5 in jedem zweiten Zwischenraum zwischen benachbarten
vergrabenen Bitleitungen 3 angeordnet sind. Ferner ist
aus 7 zu sehen, dass die unterstützende Bit leitung 5 mit
zwei vergrabenen Bitleitungen 3 verbunden ist, wobei die
beiden vergrabenen Bitleitungen 3 nicht direkt neben der
unterstützenden
Leitung 5 liegen. Folglich gibt es zwei weitere vergrabene
Bitleitungen 3, die zwischen den zwei vergrabenen Bitleitungen
angeordnet sind, die mit einer einzigen unterstützenden Leitung 5 verbunden
sind. Ferner ist in 7 zu sehen, dass eine Vielzahl
vergrabener Bitleitungen 3 in ähnlicher Weise wie in 4 angeordnet ist. Außerdem sind die Wortleitungen 4 in ähnlicher
Weise angeordnet, wobei die Speicherzellen 20 an einem
Schnittpunkt zwischen den Wortleitungen und den entsprechenden vergrabenen
Bitleitungen angeordnet sind.
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8 zeigt
eine Querschnittsansicht der Speicherzellenanordnung von 7.
Wie zu sehen ist, sind die vergrabenen Bitleitungen 3,
die als kontinuierliche vergrabene Bitleitungen 3 ausgebildet sind,
angrenzend an die Oberfläche 10 der
Substratoberfläche 1 ausgebildet.
Insbesondere sind die vergrabenen Bitleitungen in ähnlicher
Weise wie in 5 als n+-dotierte Bereiche
ausgebildet. Außerdem
ist eine Bitleitungsverbindungsstruktur 53 derart angeordnet,
dass sie zwei verschiedene vergrabene Bitleitungen 3 über einen
Bitleitungskontakt 51 mit einer unterstützenden Leitung 5 verbindet.
Zum Beispiel sind zwei vergrabene Bitleitungen 3 zwischen zwei
vergrabenen Bitleitungen 3 angeordnet, die durch diese
Bitleitungsverbindungsstruktur 53 miteinander verbunden
sind. Wie des Weiteren zu sehen ist, ist jede der unterstützenden
Leitungen 5 auf gleicher Höhe angeordnet, wobei die Höhe von der
Substratoberfläche 10 ausgehend
gemessen ist. Dennoch können
die unterstützenden
Leitungen 5 auch auf verschiedenen Höhen angeordnet sein.
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Um
einen elektrischen Kontakt zwischen der Bitleitungsverbindungsstruktur 53 und
den Bitleitungen 3 zu vermeiden, die nicht über diese
Bitleitungsverbindungsstruktur 53 zu verbinden sind, ist
ein isolierender Abschnitt 54 vorgesehen, um die Bitleitungen 3,
die direkt unter der Bitleitungsverbindung liegen, zu isolieren.
Benachbarte Bitleitungskontakte 51 sind voneinander durch
das dielektrische Material 52 isoliert. Außerdem ist
ein dotierter Bereich 32 an der Grenzfläche der Bitleitungsverbindungsstruktur 53 und
der Substratoberfläche 10 vorgesehen,
um einen unerwünschten
Kurzschluss zwischen dem Substrat und der Bitleitungsverbindungsstruktur 53 zu
vermeiden. Wie aus 8 zu sehen ist, ist die Rasterweite Mp
zwischen den unterstützenden
Bitleitungen 5 größer als
der Abstand Bp zwischen den vergrabenen Bitleitungen. Insbesondere
kann die Rasterweite Mp größer als
1,5 × Bp
sein, und Mp kann sogar größer oder
gleich 2 × Bp
sein.
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9A zeigt
eine weitere erfindungsgemäße Ausführungsform,
in der die vergrabenen Bitleitungen 3 als segmentierte
vergrabene Bitleitungen 3 mit Bitleitungsunterbrechungsbereichen 31 implementiert
sind. Zum Beispiel können
die Bitleitungsunterbrechungsbereichen 31 im Wortleitungs-Entfernungsbereich 41 vorgesehen
sein. 9B zeigt eine Querschnittsansicht
dieser Ausführungsform.
Wie zu sehen ist, ist die Bitleitungsverbindungsstruktur 53 über den
Bitleitungsunterbrechungsbereichen 31 vorgesehen, um einen
elektrischen Kontakt zwischen darunter liegenden Bitleitungen und
der Bitleitungsverbindungsstruktur 53 zu vermeiden. Benachbarte Bitleitungsverbindungsstrukturen
sind durch ein dielektrisches Material 52 isoliert. Überdies
ist das dielektrische Material 52 auch zwischen benachbarten Bitleitungskontakten 51 angeordnet.
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Im
Folgenden soll ein beispielhaftes Verfahren zur Herstellung einer
erfindungsgemäßen Speicherzellenanordnung
beschrieben werden. Zur Herstellung der Speicherzellenanordnung
wird zunächst ein
Siliziumsubstrat bereitgestellt, welches vorzugs weise p-dotiert
ist. In einem ersten Schritt wird ein Speicherschichtstapel abgeschieden,
der eine erste SiO2-Schicht mit einer Dicke
von 1,5 bis 10 nm, eine Si3N4 Schicht
mit einer Dicke von 2 bis 15 nm, gefolgt von einer zweiten SiO2-Schicht mit einer Dicke von 5 to 15 nm
aufweist. Anschließend
wird der Speicherschichtstapel unter Ausbildung von Bahnen strukturiert.
Die Bahnen werden mit einer Schutzschicht überzogen, und es werden Abstandshalter
bzw. Spacer, die an die Seitenwände
der Speicherschichtstapelbahnen angrenzen, gebildet. Im nächsten Schritt
wird ein Ionenimplantationsschritt durchgeführt, um erste und zweite Source-/Drain-Bereiche
zu definieren. Insbesondere wird ein Photoresist-Material aufgebracht
und strukturiert, um diejenigen Substratabschnitte freizulegen,
an denen die Implantation erfolgen soll.
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Dementsprechend
wird zur Herstellung der Speicherzellenanordnung gemäß 5 and 8, bei
der die Bitleitungen kontinuierliche vergrabene Bitleitungen sind,
eine Maske mit einem Linien-/Spaltmuster verwendet, so dass folglich
das resultierende Photoresist-Muster auch ein Linien-/Spaltmuster
aufweist. Ein Ionenimplantationsschritt wird unter Verwendung eines
n-Dotierstoffes durchgeführt, um
erste und zweite Source-/Drain-Bereiche 23, 24 bzw.
vergrabene Bitleitungen 3 zu bilden. Insbesondere werden
die n-Dotierstoffe in die freigelegten Substratbereiche, das heißt in die
Zwischenräume
zwischen benachbarten Bahnen aus dem Photoresist-Materials implantiert.
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Zur
Bereitstellung vergrabener Bitleitungen 3, die beispielsweise
in 6 und 9 dargestellt
sind, wird eine andere Maske für
die Strukturierung der Photoresistschicht verwendet. Zum Beispiel
wird eine Photomaske mit einem Muster zur Bildung eines Photoresist-Musters
verwendet, das Spaltsegmente oder verlängerte bzw. ausgedehnte Löcher umfasst. Zum
Beispiel werden die Unterbrechungsbereiche 31 in einem
Substratbereich defi niert, in dem der Wortleitungs-Entfernungsbereich
in einem späteren
Verarbeitungsschnitt definiert wird.
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Im
nächsten
Schritt wird ein Bitleitungsoxid bereitgestellt, indem ein Siliziumdioxid-Abscheidungsschritt
und darauf folgend ein Schritt zur Abscheidung eines Wortleitungsschichtstapels
durchgeführt
werden. Zum Beispiel kann der Wortleitungsschichtstapel eine Wolframschicht
mit einer Dicke von ungefähr
60 nm aufweisen, gefolgt von einer Siliziumdioxidschicht mit einer
Dicke von ungefähr
120 nm. Die Siliziumdioxidschicht kann zum Beispiel mit Hilfe eines
chemischen Aufdampfverfahrens gebildet werden, wobei als Ausgangsmaterial
TEOS (Tetraethylorthosilikat) verwendet wird.
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Im
nächsten
Schritt wird der Wortleitungsschichtstapel unter Verwendung einer
Maske, die ein Linien-/Spaltmuster aufweist, strukturiert, wobei
einzelne Wortleitungen 2 gebildet werden. Anschließend werden
ausgewählte
Wortleitungen entfernt, wobei der Wortleitungs-Entfernungsbereich 41 gebildet wird.
Oder der Wortleitungsschichtstapel wird derart strukturiert, dass
ausgewählte
Wortleitungen entfernt sind. Danach wird der Wortleitungs-Entfernungsbereich 41 im
nächsten
Schritt mit einem geeigneten dielektrischen Material gefüllt, und
es werden Bitleitungskontakte 51 definiert. Auf diese Weise
wird ein elektrischer Kontakt zwischen den vergrabenen Bitleitungen
und den unterstützenden
Bitleitungen, die zu bilden sind, erstellt. Zu diesem Zweck kann
zum Beispiel eine Photoresist-Schicht unter Verwendung einer Maske
mit einem Lochmuster eine Photoresist-Schicht strukturiert werden, wobei Löcher geöffnet werden,
die sich bis zu ausgewählten
vergrabenen Bitleitungen 3 erstrecken. Nachdem Öffnungen im
Photoresist-Material definiert worden sind, werden die Öffnungen
im dielektrischen Material 52 geätzt und mit einem geeigneten
leitenden Material gefüllt, um
die Bitleitungskontakte 51 bereitzustellen. Die Speicherzel lenanordnung
wird fertig gestellt, indem eine Metallschicht vorgesehen wird,
die zur Bildung einzelner unterstützender Bitleitungen strukturiert wird.
Danach werden die gewöhnlichen
Schritte zur Fertigstellung der Speicherzellenanordnung durchgeführt. Es
versteht sich natürlich,
dass die Schritte des Füllens
der Öffnungen
mit einem leitenden Material zur Bereitstellung der Bitleitungskontakte
und der Schritt zum Abscheiden einer Schicht mit einem leitenden
Material zur Bildung der Metallbitleitungen in einem einzigen Schritt
durchgeführt
werden können.
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Gemäß einer
weiteren Ausführungsform wird,
um die Speicherzellenanordnung nach 6 zu
erhalten, nach dem Entfernen der ausgewählten Wortleitungen das dielektrische
Material 52 abgeschieden, um die Wortleitungs-Entfernungsbereiche zu
füllen.
Danach werden die dotierten Bereiche 32 und die Bitleitungskontakte 51 in
einem Substratoberflächenbereiche 10 vorgesehen,
der an die vergrabenen Bitleitungen 3 angrenzt. Zum Beispiel
kann eine Photoresistmaske vorgesehen werden, die Öffnungen
enthält,
die so positioniert sind, dass sie neben den vergrabenen Bitleitungen
liegen. Anschließend
wird ein Implantationsschritt durchgeführt, um einen flachen dotierten
Abschnitt vorzusehen. Nach Entfernen des Photoresist-Materials werden
die Öffnungen
mit einem leitenden Material gefüllt.
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Die
Speicherzellenanordnung wird fertig gestellt, indem eine Metallschicht
vorgesehen wird, die zur Bildung der einzelnen unterstützenden
Bitleitungen strukturiert wird. Danach werden die gewöhnlichen
Schritte zum Fertigstellen der Speicherzellenanordnung durchgeführt. Es
versteht sich natürlich, dass
die Schritte des Füllens
der Öffnungen
mit einem leitenden Material zur Bereitstellung von Bitleitungskontakten
und der Schritt zum Abscheiden eines leitenden Materials zur Bildung der
Metallbitleitungen in einem einzigen Schritt durchgeführt werden
können.
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Gemäß einer
weiteren erfindungsgemäßen Ausführungsform
werden, um die Speicherzellenanordnung nach 8 zu erhalten,
Segmente der vergrabenen Bitleitungen als Erstes mit einem isolierenden
Material bedeckt. Zum Beispiel kann eine Isolierschicht in dem Wortleitungs-Entfernungsbereich 41 abgeschieden
werden, worauf ein Strukturierungsschritt erfolgt, so dass vordefinierte
vergrabene Bitleitungsabschnitte mit dem isolierenden Abschnitt 54 abgedeckt
werden. Dann werden die Bitleitungsverbindungsstrukturen 53 vorgesehen,
indem zum Beispiel ein leitendes Material abgeschieden und die Schicht
unter Bildung der Bitleitungsverbindungsstrukturen 53 strukturiert
wird. Zum Beispiel kann zusätzlich
mittels Vornahme eines Ionenimplantationsschritts ein dotierter
Bereich 32 vorgesehen werden, bevor der Schritt zur Ausbildung
der Bitleitungsverbindungsstrukturen 53 durchgeführt wird.
Dann wird das dielektrische Material 52 abgeschieden und
dann werden die Öffnungen
im dielektrischen Material 52 geformt, um die Bitleitungskontakte 51 zu
definieren. Die Speicherzellenanordnung wird auf konventionelle
Weise durch Bereitstellen der unterstützenden Bitleitungen 5 und
der anderen Komponenten der Speicherzellenanordnung fertig gestellt.
-
Gemäß einer
weiteren erfindungsgemäßen Ausführungsform
wird, um die Speicherzellenanordnung nach 9 zu
erhalten, die Bitleitungsverbindungsstruktur 53 über dem
Bitleitungs-Entfernungsbereich
vorgesehen. In einem ersten Schritt wird ein Isolierabschnitt vorgesehen,
um die Bitleitungsverbindungsstruktur 53 vom Substrat 1 zu
isolieren. Zum Beispiel werden Isoliergräben 37 zwischen benachbarten
vergrabenen Bitleitungen 3 geätzt, die durch die Bitleitungsverbindungsstruktur 53 zu
verbinden sind. Ein isolierendes Material wird in die Isoliergräben gefüllt, und
dann wird die Bitleitungsverbindungsstruktur 53 in der
allgemein bekannten Weise geformt. Zum Beispiel kann eine geeignete
leitende Schicht abgeschieden und strukturiert werden, um die Bitleitungsverbindungsstruktur 53 bereitzustellen. Danach
wird das dielektrische Material abgeschieden und die Öffnungen
im dielektrischen Material 52 ausgebildet, um die Bitleitungskontakte 51 zu
definieren. Anschließend
wird die Speicherzellenanordnung in konventioneller Weise fertig
gestellt. Insbesondere werden die unterstützenden Bitleitungen 5 in
der vorstehend beschriebenen Weise vorgesehen.
-
- 1
- Halbleitersubstrat
- 10
- Substratoberfläche
- 20
- Speicherzelle
- 21
- ausgewählte Speicherzelle
- 221
- gespeicherte
Ladung
- 222
- gespeicherte
Ladung
- 23
- erster
Source/Drain-Bereich
- 24
- zweiter
Source/Drain-Bereich
- 25
- Kanalbereich
- 26
- Gate-Elektrode
- 27
- Speicherschichtstapel
- 271
- SiO2-Schicht
- 272
- Si3N4-Schicht
- 273
- SiO2-Schicht
- 3
- vergrabene
Bitleitung
- 31
- Bitleitungs-Unterbrechungsbereich
- 32
- dotierter
Bereich
- 33
- Bitleitungsoxid
- 34
- ausgewählte Bitleitung
- 35
- ausgewählte Bitleitung
- 36
- weitere
Bitleitung
- 37
- Isoliergraben
- 4
- Wortleitung
- 41
- Wortleitungsentfernungsbereich
- 42
- ausgewählte Wortleitung
- 5
- unterstützende Bitleitung
- 51
- Bitleitungskontakt
- 52
- dielektrisches
Material
- 53
- Bitleitungsverbindungsstruktur
- 54
- isolierender
Bereich
- 55
- ausgewählte unterstützende Bitleitung
- 56
- ausgewählte unterstützende Bitleitung
- 57
- weitere
unterstützende
Bitleitung