DE102006003393B4

DE102006003393B4 - Verfahren zur Kontaktierung von Bitleitungen für nicht-flüchtige Speicherzellen

Info

Publication number: DE102006003393B4
Application number: DE102006003393A
Authority: DE
Inventors: Dominik Dr. Olligs; Karl-Heinz Dr. Küsters; Torsten Mueller; Thomas Dr. Mikolajick; Josef Dr. Willer
Original assignee: Qimonda AG
Current assignee: Qimonda AG
Priority date: 2005-10-07
Filing date: 2006-01-24
Publication date: 2008-09-04
Anticipated expiration: 2026-01-25
Also published as: CN100433298C; TW200721397A; DE102006003393A1; CN1945810A; US20070082446A1

Abstract

Verfahren zur Kontaktierung von Bitleitungen für nicht-flüchtige Speicherzellen, umfassend die Schritte:
– Bereitstellen eines Halbleiterwafers mit einem halbleitenden Substrat (14);
– Bilden einer strukturierten Ladungsfängerschicht (16) auf der Oberfläche des Halbleiterwafers;
– Bilden mehrerer Gate-Leitungen auf der strukturierten Ladungsfängerschicht (16);
– Bilden einer isolierenden Abstandsschicht (36) an Seitenwänden der mehreren Gate-Leitungen;
– Ausbilden mehrerer vergrabener Bitleitungen (8), wobei jede der vergrabenen Bitleitungen (8) in das halbleitende Substrat (14) eingebettet ist;
– Bilden einer Isolationsschicht (38) innerhalb der Region zwischen den mehreren Gate-Leitungen und der strukturierten Ladungsfängerschicht (16);
– Abscheiden einer Ätzstoppschicht (50) auf der Isolationsschicht (38);
– Abscheiden einer dielektrischen Schicht (60) auf der Ätzstoppschicht (50);
– Ätzen der dielektrischen Schicht (60), so dass Kontaktlöcher (40) entstehen, die von der Oberfläche der dielektri schen Schicht (60) bis zur Oberfläche der Ätzstoppschicht (50) reichen;
– Ätzen der Ätzstoppschicht (50), dergestalt, dass die...

Description

Die vorliegende Erfindung betrifft ein Verfahren zur Kontaktierung von Bitleitungen für nicht-flüchtige Speicherzellen. Insbesondere betrifft die vorliegende Erfindung ein Verfahren, das sich zur Verwendung für planare EEPROMs eignet. Planare EEPROMs werden in eigenständigen und so genannten "eingebetteten" Anwendungen eingesetzt.
Eines der wichtigsten Entwicklungsziele auf dem Gebiet der Speicherzellen ist die Realisierung zunehmend kleinerer Speicherzellen und dadurch die Verwendung zunehmend kleinerer Chipflächen je gespeichertem Bit. Bis jetzt ist es als vorteilhaft angesehen worden, kompakte Zellen mittels vergrabener, so genannte diffundierter Bitleitungen zu realisieren. Jedoch werden Bitleitungen, die als Diffusionsbereiche implementiert werden, mit abnehmender struktureller Größe der Speicherzelle zunehmend hochohmig, da gleichzeitig die Diffusionstiefe ebenfalls skaliert werden muss, um dem Risiko eines Durchgreifens zwischen benachbarten Bitleitungen entgegenzuwirken.
Ein Beispiel bekannter Speicherzellen mit vergrabenen Bitleitungen und einer NOR-Architektur mit virtueller Masse ist in dem Artikel "NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell", Boaz Eitan und Mitarbeiter, IEEE Electron Device Letters, Band 21, Nr. 11, November 2000, Seiten 543–545, beschrieben.
Ein weiteres Beispiel für nicht-flüchtige Speicherzellen ist in der US 2002/0132430 A1 gezeigt, wobei dort vergrabene Bitleitungen zwischen Gate-Leitungen angeordnet sind und kontaktiert werden.
Das Problem, das in diesem Zusammenhang auftritt, ist, dass hochohmige Bitleitungen nur vergleichsweise kleine Zellenblöcke gestatten, so dass der Ausnutzungsgrad abnimmt und der Vorteil kleinerer Speicherzellen, für die man höhere Verfahrenskosten in Kauf nehmen muss, zum Teil verloren geht.
Die Aufgabe der Erfindung besteht folglich darin, ein Verfahren zur Kontaktierung von Bitleitungen für nicht-flüchtige Speicherzellen zu schaffen, das die oben genannten Probleme überwindet und eine Kontaktierung von Bitleitungen ermöglicht, die sich auf einfache Weise skalieren lässt.
Diese Aufgabe wird erfindungsgemäß durch ein Verfahren zur Kontaktierung von Bitleitungen für nicht-flüchtige Speicherzellen gelöst, das die folgenden Schritte umfasst:

– Bereitstellen eines Halbleiterwafers mit einem halbleitenden Substrat;
– Bilden einer strukturierten Ladungsfängerschicht auf der Oberfläche des Halbleiterwafers;
– Bilden mehrerer Gate-Leitungen auf der strukturierten Ladungsfängerschicht;
– Bilden einer isolierenden Abstandsschicht an Seitenwänden der mehreren Gate-Leitungen;
– Ausbilden mehrerer vergrabener Bitleitungen, wobei jede der vergrabenen Bitleitungen in das halbleitende Substrat eingebettet ist;
– Bilden einer Isolationsschicht innerhalb der Region zwischen den mehreren Gate-Leitungen und der strukturierten Ladungsfängerschicht;
– Abscheiden einer Ätzstoppschicht auf der Isolationsschicht;
– Abscheiden einer dielektrischen Schicht auf der Ätzstoppschicht;
– Ätzen der dielektrischen Schicht, so dass Kontaktlöcher entstehen, die von der Oberfläche der dielektrischen Schicht bis zur Oberfläche der Ätzstoppschicht reichen;
– Ätzen der Ätzstoppschicht, dergestalt, dass die Kontaktlöcher von der Oberfläche der dielektrischen Schicht bis zur Oberfläche der Isolationsschicht reichen;
– Ätzen der Isolationsschicht, dergestalt, dass die Kontaktlöcher von der Oberfläche der dielektrischen Schicht bis zur Oberfläche der vergrabenen Bitleitungen reichen; und
– Ausbilden eines Kontaktstöpsels durch Ausfüllen der Kontaktlöcher mit einem leitfähigen Stöpselmaterial.

Die vorliegende Erfindung stellt Verfahren bereit, welche die Realisierung sehr kompakter Speicherzellen gestatten.
Bevorzugte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
Die Erfindung wird nun anhand der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigen:
1 zeigt schematisch ein Detail einer Speicherzellenanordnung gemäß einer Ausführungsform der Erfindung in Draufsicht,
2A bis 2E zeigen schematisch eine Speicherzellenanordnung in einer Seitenansicht, wenn die Verfahrensschritte gemäß einer Ausführungsform der Erfindung angewendet werden,
3A bis 3C zeigen schematisch eine Speicherzellenanordnung in einer Seitenansicht, wenn die Verfahrensschritte gemäß einer weiteren Ausführungsform der Erfindung angewendet werden,
4A und 4B zeigen schematisch eine Speicherzellenanordnung in einer Seitenansicht, wenn die Verfahrensschritte gemäß einer weiteren Ausführungsform der Erfindung angewendet werden, und
5A und 5B zeigen schematisch eine Speicherzellenanordnung in einer Seitenansicht, wenn die Verfahrensschritte gemäß einer weiteren Ausführungsform der Erfindung angewendet werden.
Im Folgenden werden Ausführungsformen des Verfahrens zur Herstellung nicht-flüchtiger Speicherzellen mit selbstjustierten Bitleitungskontakten und einer nicht-flüchtigen Speicherzelle mit selbstjustierten Bitleitungskontakten im Hinblick auf NROM-Speicher der Virtuelle-Masse-Architektur mit mehreren nicht-flüchtigen Speicherzellen beschrieben.
In 1 ist eine allgemeine Anordnung eines NROM-Speichers der Virtuelle-Masse-Architektur in einer Draufsicht gezeigt.
Es versteht sich, dass 1 lediglich als eine Veranschaulichung der Herstellung nicht-flüchtiger Speicherzellen dient. Die einzelnen Komponenten, die in 1 gezeigt sind, sind nicht maßstabsgerecht.
Bevor bevorzugte Ausführungsformen für Verfahren zur Herstellung einer Speicherzellenanordnung näher erläutert werden, wird die allgemeine Anordnung der entstehenden Bitleitungen und Wortleitungen einer NOR-Architektur mit virtueller Masse anhand von 1 beschrieben.
1 zeigt schematisch Abschnitte verschiedener Wortleitungen 2, die sich dergestalt im rechten Winkel zu Bitleitungen 8 erstrecken, dass die Wortleitungen 2 zusammen mit den Bitleitungen 8 eine Gitterstruktur bilden. Im Kreuzungsbereich zwischen Wortleitungen 2 und dem Raum zwischen Bitleitungen 8 befinden sich Gate-Regionen der Speicherzelle. In 1 stellen die Strichlinien einen geometrisch verkleinerten Bereich 4 über den vergrabenen Bitleitungen 8 dar, während die durchgezogenen Linien Source-/Drain-Diffusionsregionen darstellen, in denen die vergrabenen Bitleitungen 8 ausgebildet sind.
Bei einer solchen Virtuelle-Masse-Architektur sind jeweilige Speicherzellen 6 unter den Wortleitungen 2 zwischen den Bitleitungen 8 angeordnet, wie in 1 anhand der zweiten Wortleitung 2 angedeutet. Unter den Wortleitungen sind verschiedene Gate-Regionen mit einer Ladungsfängerschicht in diesem Bereich angeordnet, während die Diffusionsregionen, die Source-/Drain-Implantationen, die unter den Bitleitungen angeordnet sind, die Source-Drain-Regionen einer jeweiligen Zelle definieren.
Wie in 1 gezeigt, werden die vergrabenen Bitleitungen 8 mittels Bitleitungskontakten 10 kontaktiert. Die Bitleitungskontakte 10 dienen dazu, einen Kontakt von einer Verbindungsschicht, die auf einer dielektrischen Schicht abgeschieden ist, zu den vergrabenen Bitleitungen 8 herzustellen. Gemäß Ausführungsformen der vorliegenden Erfindung werden die vergrabenen Bitleitungen 8 unter Verwendung eines leitfähigen Stöpsels kontaktiert. Der leitfähige Stöpsel kann so ausgebildet sein, dass er sich selbst auf die Bitleitungen 8 justiert, wodurch im Vergleich zu nicht-selbstjustierenden Kontakten nach dem Stand der Technik weitgehend das Risiko vermindert wird, dass zwischen benachbarten Bitleitungen 8 ein Kurzschluss entsteht.
Unter Bezugnahme auf 2A ist ein Verfahren zur Herstellung nicht-flüchtiger Speicherzellen veranschaulicht. In 2A ist ein Halbleiterwafer in einer perspektivischen Seitenansicht gezeigt. Die Seitenansicht von 2A (und auch der folgenden Figuren) ist eine seitliche Querschnittsansicht entlang einer Ebene senkrecht zur Oberfläche des Halbleiterwafers und parallel zu den Wortleitungen 2 durch die Bitleitungskontakte 10 hindurch, wie durch die Linie A-A' in 1 angedeutet.
Der Halbleiterwafer – hat ein halbleitendes Substrat 14. Die Verarbeitung beinhaltet des Weiteren das vollflächige Abscheiden einer Ladungsfängerschicht 16 auf dem halbleitenden Substrat 14. Der Schritt des vollflächigen Abscheidens einer Ladungsfängerschicht 16 beinhaltet das Abscheiden eines Oxid-Nitrid-Oxidschichtstapels. Der Oxid-Nitrid-Oxidschichtstapel hat beispielsweise eine Dicke 18 von weniger als etwa 50 nm, vorzugsweise in einem Bereich zwischen etwa 5 nm und etwa 30 nm.
Als nächstes wird eine leitfähige Schicht 20 auf der Ladungsfängerschicht 16 abgeschieden. Die leitfähige Schicht 20 kann beispielsweise als eine Polysiliziumschicht hergestellt werden. Anschließend wird eine Maskenschicht 22 auf der leitfähigen Schicht 20 abgeschieden. Beispielsweise kann der Schritt des Abscheidens einer Maskenschicht 22 auf der Oberfläche der leitfähigen Schicht 20 mittels Abscheiden einer Nitridschicht ausgeführt werden. Im Allgemeinen sollte die Maskenschicht 22 eine hohe Ätzbeständigkeit im Vergleich zu den Materialien des halbleitenden Substrats 14, der Ladungsfängerschicht 16 und der leitfähigen Schicht 18 aufweisen.
In einem nächsten Schritt wird die Maskenschicht 22 lithografisch so strukturiert, dass Strukturelemente 24 der Maskenschicht 22 auf der Oberfläche der leitfähigen Schicht 20 entstehen. Die Strukturierung der Maskenschicht 22 beinhaltet das Abscheiden einer Resistschicht auf der Oberfläche der Maskenschicht 22 und die lithografische Strukturierung der Resistschicht, dergestalt, dass eine strukturierte Resistschicht entsteht. Nach dem Entfernen der Maskenschicht 22 außerhalb der strukturierten Resistschicht mittels Ätzen kann die strukturierte Resistschicht entfernt werden.
Nachfolgend werden die Strukturelemente 24 der Maskenschicht 22 als eine Ätzmaske verwendet, um die leitfähige Schicht 20 und die Ladungsfängerschicht 16 zu ätzen. Dieser Ätzschritt wird selektiv auf der strukturierten Maskenschicht 22 unter Verwendung eines anisotropen Ätzschrittes, beispielsweise durch reaktives Ionenätzen, ausgeführt. Es kommen aber auch andere geeignete Ätzverfahren in Betracht.
Im Ergebnis dessen werden Gate-Leitungen aus der leitfähigen Schicht 20 gebildet, welche die strukturierte Ladungsfängerschicht 16 bedecken. Zwischen den Gate-Leitungen entsteht eine Region, in der die Oberfläche 26 des halbleitenden Substrats 14 im Wesentlichen unbedeckt ist. Es ist jedoch denkbar, dass Rückstände, beispielsweise eine dünne Bodenoxidschicht, auf der Oberfläche 26 des halbleitenden Substrats 14 zurückbleiben. Innerhalb dieser Region werden von der Oberfläche 26 des halbleitenden Substrats 14 aus Diffusionsregionen bis in eine bestimmte Tiefe gebildet, wie in 2A gezeigt. Die Diffusionsregionen werden in 1 als Bitleitungen 8 dargestellt.
Ein Abstandshalter 36 wird an der Seitenwand der Gate-Leitungen beispielsweise als eine Siliziumoxidschicht abgeschieden.
In einem nächsten Schritt wird die Oxidabstandsschicht 36 als Implantationsmaske benutzt. Unter Nutzung von Ionen, die mit einer entsprechenden Energie ausgewählt werden, werden die vergrabenen Bitleitungen 8 als eine implantierte Region in dem Substrat 14 zwischen den Seitenwänden der Oxidabstandsschicht 36 ausgebildet. Dieser Schritt wird ausgeführt, um optimierte Grenzschichtimplantate für die Source-/Drain-Regionen und somit die Bitleitungen 8 zu erreichen. In der Regel folgt auf diese Implantation ein Wärmeausheilungsprozess.
In einem nächsten Schritt wird eine Isolationsschicht 38 zwischen den Gate-Leitungen abgeschieden, wie in 2A gezeigt. Das Abscheiden der Isolationsschicht 38 kann auf folgende Weise geschehen.
Zuerst wird die Isolationsschicht 38 vollflächig als eine Siliziumdioxidschicht abgeschieden. Die Isolationsschicht 38 bedeckt die Einsenkungen zwischen den Gate-Leitungen und den Strukturelementen 24 der Maskenschicht 22. Als nächstes wird die Isolationsschicht 38 von der Oberseite der Hartmaske 22 mittels chemisch-mechanischem Polieren entfernt.
Zusammenfassend kann man sagen, dass durch Ätzen und Implantieren des Halbleiterwafers eine Isolationsschicht 38 entsteht, die über den Bitleitungen 8 angeordnet ist, wie in 2A gezeigt.
Die Verarbeitung wird mit dem Entfernen der Strukturelemente 24 von der Maskenschicht 22, beispielsweise mittels eines Nassätzschrittes, fortgesetzt. Auf dieser Verarbeitungsstufe könnten verschiedene weitere Verarbeitungsschritte in Betracht gezogen werden, darunter das Abscheiden einer Wortleitungsschicht oder eines Wortleitungsschichtstapels und Strukturieren der Wortleitung 2. Das Herstellen von Wortleitungen 2 ist dem Fachmann bekannt und wird daher nicht näher beschrieben.
In einem nächsten Schritt wird eine Ätzstoppschicht 50 vollflächig auf der Oberfläche des Halbleiterwafers abgeschieden, wie in 2B gezeigt. Die Ätzstoppschicht 50 wird beispielsweise als Siliziumnitridschicht abgeschieden. Die Ätzstoppschicht 50 hat eine Dicke 18 von weniger als etwa 100 nm, vorzugsweise etwa 50 nm.
In einem nächsten Schritt wird eine dielektrische Schicht 60 vollflächig auf der Ätzstoppschicht 50 abgeschieden. Die dielektrische Schicht 60 wird als eine Bor-Phosphatsilikatglas-Schicht (BPSG-Schicht) abgeschieden. Die dielektrische Schicht 60 dient als Dielektrikum für eine verbindende Metallschicht, die später auf der Oberfläche der dielektrischen Schicht 60 abgeschieden wird (in 2B nicht gezeigt).
In einem nächsten Schritt wird die dielektrische Schicht 60 so strukturiert, dass Kontaktlöcher 40 an jenen Positionen entstehen, die durch den Bitleitungskontakt 10 verbunden werden sollen. Die Strukturierung der dielektrischen Schicht 60 beinhaltet das Abscheiden einer Resistschicht auf der Oberfläche der dielektrischen Schicht 60, lithografisches Strukturieren der Resistschicht, dergestalt, dass eine strukturierte Resistschicht entsteht, und Ätzen der dielektrischen Schicht 60, so dass Kontaktlöcher 40 entstehen. Anstatt des Verwendens einer lithografisch strukturierten Resistschicht kann auch eine Hartmaskenschicht benutzt werden.
Die entstandene Struktur ist in 2C gezeigt. Das Ätzen der dielektrischen Schicht 60 kann durch reaktives Ionenätzen oder eine andere geeignete Prozesssequenz erfolgen.
In 2C ist eine mögliche Nichtübereinstimmung während des Strukturierens der dielektrischen Schicht 60 durch die Differenz M zu einer Nennposition, die über der Bitleitung 4 zentriert ist, angedeutet. Gemäß Ausführungsformen der Erfindung beeinflusst die Nichtübereinstimmung nicht die darunter liegende Struktur unter der Ätzstoppschicht 50.
Als nächstes werden die Kontaktlöcher 40 weiter in einer Richtung vergrößert, die senkrecht zur Oberfläche des Halbleiterwafers verläuft, wie in 2D gezeigt. Dementsprechend wird die Ätzstoppschicht 50 geätzt, und die Kontaktlöcher 40 reichen nun von der Oberfläche der dielektrischen Schicht 60 bis zur Oberfläche der Isolationsschicht 38.
Das Ätzen der Ätzstoppschicht 50 kann beispielsweise mittels reaktiven Ionenätzen erfolgen.
In einer ersten möglichen Prozesssequenz wird die Ätzstoppschicht 50 über einen bestimmten Zeitraum hinweg so geätzt, dass die Ätzstoppschicht 50 in der Region der Kontaktlöcher 40 vollständig geätzt wird. In einer zweiten möglichen Prozesssequenz wird die Ätzstoppschicht 50 geätzt, und die entstandenen geätzten Materialien werden überwacht, um einen Endpunkt zu bestimmen, wenn die Isolationsschicht 38 erreicht wird.
In einem nächsten Schritt werden die Kontaktlöcher 40 weiter in einer Richtung vergrößert, die senkrecht zur Oberfläche des Halbleiterwafers verläuft, wie in 2E gezeigt. Dies geschieht durch Ätzen der Isolationsschicht 38. Die Kontaktlöcher 40 reichen nun von der Oberfläche der dielektrischen Schicht 60 bis zur Oberfläche der Bitleitungen 8. Das Ätzen der Isolationsschicht 38 kann ebenfalls mittels reaktiver Ionenätzung erfolgen.
Die Verarbeitung wird mit dem Abscheiden eines Kontaktstöpselmaterials in den Kontaktlöchern 40 über den Bitleitungen 8 fortgesetzt. Die Kontaktlöcher 40 werden dann so mit leitfähigem Material aufgefüllt, dass an bestimmten Positionen innerhalb der Speicherzellenanordnung ein Kontaktstöpsel 10 entsteht, wie in 1 gezeigt. Dies kann das Ausbilden eines Titan-, Titannitrid- oder Titan-Titan-Nitridschichtstapels beinhalten, wie es auf diesem technischen Gebiet bekannt ist.
Gemäß der oben beschriebenen Prozesssequenz erfolgt das Kontaktieren der vergrabenen Bitleitungen 8 mittels einer selbst-justierenden Konfiguration. Die selbstjustierte Verarbeitung verringert weitgehend das Risiko, dass versehentlich Elemente kontaktiert werden, welche die Bitleitungen 8 umgeben, durch die Verwendung der Selbstjustierung der Isolationsschicht 38 und der unterschiedlichen Ätzselektivität der Isolationsschicht 38, der Ätzstoppschicht 50 und der dielektrischen Schicht 60.
In den 3A bis 3C ist eine weitere Ausführungsform der Erfindung gezeigt. Bei der Verarbeitung gemäß der unten beschriebenen Ausführungsform werden verschiedene Prozessschritte eingesetzt, die der Ausführungsform ähneln, die anhand der 1 und 2 gezeigt ist. Wie nachfolgend beschrieben wird, besteht der Hauptunterschied zu der vorher beschriebenen Ausführungsform darin, dass die Isolationsschicht 38 und die Ätzstoppschicht 50 gleichzeitig geätzt werden.
Unter Bezugnahme auf 3A ist die Verarbeitung des Halbleiterwafers gemäß 2A bereits erfolgt. Der Schritt des Abscheidens einer Isolationsschicht 38 zwischen den Gate-Leitungen wird in den folgenden alternativen Ausführungsformen ausgeführt. Zuerst wird die Isolationsschicht 38 vollflächig als eine Siliziumoxynitridschicht abgeschieden. Danach wird ein Schritt des chemisch-mechanischen Polierens ausgeführt. Alternativ wird die Isolationsschicht 38 mittels einer Prozesssequenz auf Oxidbasis ausgeführt, die ein lückenloses Ausfüllen des Spaltes zwischen den Gate-Leitungen gestattet.
Im Allgemeinen hat die Isolationsschicht 38 eine hohe Ätzselektivität bezüglich der später aufgebrachten dielektrischen Schicht. Das Material der Isolationsschicht 38 wird entsprechend ausgewählt.
Die Verarbeitung wird mit dem Entfernen der Strukturelemente 24 der Maskenschicht 22, beispielsweise mittels eines Nassätzschrittes, fortgesetzt. Auf dieser Stufe können die Wortleitungen 2 ausgebildet werden.
In einem nächsten Schritt wird die Ätzstoppschicht 50 vollflächig auf der Oberfläche des Halbleiterwafers abgeschieden, wie in 3A gezeigt. Die Ätzstoppschicht 50 wird als eine Siliziumnitridschicht abgeschieden. Die Ätzstoppschicht 50 hat eine Dicke 18 von weniger als etwa 100 nm, vorzugsweise etwa 30 bis 50 nm.
In einem nächsten Schritt wird eine dielektrische Schicht 60 vollflächig auf der Ätzstoppschicht 50 abgeschieden. Auch hier wird die dielektrische Schicht 60 als eine BPSG-Schicht abgeschieden. In einem nächsten Schritt wird die dielektrische Schicht 60 so strukturiert, dass Kontaktlöcher 40 an jenen Positionen entstehen, die durch den Bitleitungskontakt 10 verbunden werden sollen. Das Strukturieren der dielektrischen Schicht 60 erfolgt entweder lithografisch oder mittels einer Hartmaskenschicht unter Ausnutzung der unterschiedlichen Ätzselektivität zwischen verschiedenen Schichtmaterialien.
Die entstandene Struktur ist in 3B gezeigt. Das Ätzen der dielektrischen Schicht 60 kann mittels reaktivem Ionenätzen oder einer anderen möglichen Prozesssequenz erfolgen.
Als nächstes werden die Kontaktlöcher 40 weiter in einer Richtung vergrößert, die senkrecht zur Oberfläche des Halbleiterwafers verläuft, wie in 3C gezeigt. Dem entsprechend werden die Ätzstoppschicht 50 und die Isolationsschicht 38 geätzt. Die Kontaktlöcher 40 reichen nun von der Oberfläche der dielektrischen Schicht 60 bis zur Oberfläche der Bitleitungen 8. Das Ätzen der Isolationsschicht 38 kann ebenfalls mittels reaktiver Ionenätzung erfolgen.
Die Verarbeitung wird mit dem Abscheiden eines Kontaktstöpselmaterials in den Kontaktlöchern 40 über den Bitleitungen 8 fortgesetzt. Die Kontaktlöcher 40 werden dann so mit leitfähigem Material aufgefüllt, dass an bestimmten Positionen innerhalb der Speicherzellenanordnung ein Kontaktstöpsel 10 entsteht, wie in 1 gezeigt. Dies kann das Ausbilden eines Titan-, Titannitrid- oder Titan-Titan-Nitridschichtstapels beinhalten, wie es auf diesem technischen Gebiet bekannt ist.
In den 4A bis 4B und den 5A und 5B sind weitere Ausführungsformen der Erfindung gezeigt. Der Hauptunterschied zu den oben beschriebenen Ausführungsformen besteht darin, dass die Ätzstoppschicht 50 vor dem Aufbringen der dielektrischen Schicht 60 geätzt wird. In den folgenden Beschreibungen der weiteren Ausführungsformen werden nur die verschiedenen Verarbeitungsschritte beschrieben. Dementsprechend nimmt die folgende Beschreibung Bezug auf die Ausführungsformen von 1, 2A bis 2E bzw. 3A bis 3C.
Nach dem Entfernen der Strukturelemente 24 der Maskenschicht 22 und dem Ausbilden der Wortleitungen 2 wird die Ätzstoppschicht 50 vollflächig auf der Oberfläche des Halbleiterwafers abgeschieden, wie in 4A gezeigt. Die Ätzstoppschicht 50 wird als eine Siliziumnitridschicht abgeschieden.
Die Ätzstoppschicht 50 hat eine Dicke von weniger als etwa 100 nm, vorzugsweise etwa 30 bis 50 nm.
In einem nächsten Schritt wird die Ätzstoppschicht 50 so geätzt, dass die Oberfläche der Isolationsschicht 38 freigelegt wird. An diesem Punkt wird eine teilweise abgetragene Ätzstoppschicht 55 gebildet, wie in 4A gezeigt. Der Dickenunterschied ist durch die Pfeile in 4A angedeutet und ist so, dass die Oberfläche der Isolationsschicht 38 freigelegt wird.
In einem nächsten Schritt wird eine dielektrische Schicht 60 vollflächig auf der teilweise abgetragenen Ätzstoppschicht 55 und auf der freigelegten Oberfläche der Isolationsschicht 38 abgeschieden. Auch hier kann die dielektrische Schicht 60 als BPSG-Schicht abgeschieden werden.
In einem nächsten Schritt wird die dielektrische Schicht 60 so strukturiert, dass Kontaktlöcher 40 an jenen Positionen entstehen, die durch den Bitleitungskontakt 10 verbunden werden sollen. Die Strukturierung der dielektrischen Schicht 60 erfolgt entweder lithografisch oder mittels einer Hartmaskenschicht. Die entstehende Struktur ist in 4B gezeigt.
Als nächstes werden die Kontaktlöcher 40 weiter in einer Richtung vergrößert, die senkrecht zur Oberfläche des Halbleiterwafers verläuft, wie in 4B gezeigt. Dementsprechend werden die Ätzstoppschicht 50 und die Isolationsschicht 38 in den Kontaktlöchern 40 entfernt. Die Kontaktlöcher 40 reichen nun von der Oberfläche der dielektrischen Schicht 60 bis zur Oberfläche der Bitleitungen 8.
Anschließend können weitere metallische Verbindungsschichten hergestellt werden, wie oben beschrieben.
Unter Bezugnahme auf 5A ist gezeigt, wie die Ätzstoppschicht 50 vollflächig auf der Oberfläche des Halbleiterwafers abgeschieden ist. Die Ätzstoppschicht 50 wird als eine Siliziumnitridschicht abgeschieden. Die Ätzstoppschicht 50 weist eine Dicke von weniger als etwa 100 nm auf, vorzugsweise etwa 30 bis 50 nm.
In einem nächsten Schritt wird die Dicke der Ätzstoppschicht 50 durch Ätzen verringert. Im Gegensatz zur Ausführungsform von 4A wird die Oberfläche der Isolationsschicht 38 nicht vollständig freigelegt. An diesem Punkt wird eine teilweise abgetragene Ätzstoppschicht 55 gebildet, wie in 5A gezeigt. Der Dickenunterschied ist durch die Pfeile in 5A angedeutet und ist so, dass die Oberfläche der Isolationsschicht 38 immer noch durch eine dünne Ätzstoppschicht 55 bedeckt ist.
In einem nächsten Schritt wird eine dielektrische Schicht 60 vollflächig auf der teilweise abgetragenen Ätzstoppschicht 55 abgeschieden. Auch hier kann die dielektrische Schicht 60 als BPSG-Schicht abgeschieden werden.
In einem nächsten Schritt wird die dielektrische Schicht 60 so strukturiert, dass Kontaktlöcher 40 an jenen Positionen entstehen, die durch den Bitleitungskontakt 10 verbunden werden sollen. Die Strukturierung der dielektrischen Schicht 60 erfolgt entweder lithografisch oder mittels einer Hartmaskenschicht. Die entstehende Struktur ist in 5B gezeigt.
Als nächstes werden die Kontaktlöcher 40 weiter in einer Richtung vergrößert, die senkrecht zur Oberfläche des Halbleiterwafers verläuft, wie in 5B gezeigt. Dementsprechend werden die Ätzstoppschicht 50 und die Isolationsschicht 38 in den Kontaktlöchern 40 entfernt. Die Kontaktlöcher 40 reichen nun von der Oberfläche der dielektrischen Schicht 60 bis zur Oberfläche der Bitleitungen 8.
Anschließend können weitere metallische Verbindungsschichten hergestellt werden, wie oben beschrieben.
Die weiteren Ausführungsformen der Erfindung, die in den 4A und 4B und in den 5A und 5B gezeigt sind, gestatten eine einfache Verarbeitungssequenz.

2: Wortleitungen
8: Bitleitungen
4: Bereich
6: Speicherzellen
10: Bitleitungskontakte
14: Substrat
16: Ladungsfängerschicht
18: Dicke
20: leitfähige Schicht
22: Maskenschicht
24: Strukturelemente
26: Oberfläche des Substrats
36: Abstandshalter
38: Isolationsschicht
40: Kontaktlöcher
50: Ätzstoppschicht
55: teilweise abgetragene Ätzstoppschicht
60: dielektrische Schicht

Claims

Verfahren zur Kontaktierung von Bitleitungen für nicht-flüchtige Speicherzellen, umfassend die Schritte: – Bereitstellen eines Halbleiterwafers mit einem halbleitenden Substrat (14); – Bilden einer strukturierten Ladungsfängerschicht (16) auf der Oberfläche des Halbleiterwafers; – Bilden mehrerer Gate-Leitungen auf der strukturierten Ladungsfängerschicht (16); – Bilden einer isolierenden Abstandsschicht (36) an Seitenwänden der mehreren Gate-Leitungen; – Ausbilden mehrerer vergrabener Bitleitungen (8), wobei jede der vergrabenen Bitleitungen (8) in das halbleitende Substrat (14) eingebettet ist; – Bilden einer Isolationsschicht (38) innerhalb der Region zwischen den mehreren Gate-Leitungen und der strukturierten Ladungsfängerschicht (16); – Abscheiden einer Ätzstoppschicht (50) auf der Isolationsschicht (38); – Abscheiden einer dielektrischen Schicht (60) auf der Ätzstoppschicht (50); – Ätzen der dielektrischen Schicht (60), so dass Kontaktlöcher (40) entstehen, die von der Oberfläche der dielektri schen Schicht (60) bis zur Oberfläche der Ätzstoppschicht (50) reichen; – Ätzen der Ätzstoppschicht (50), dergestalt, dass die Kontaktlöcher (40) von der Oberfläche der dielektrischen Schicht (60) bis zur Oberfläche der Isolationsschicht (38) reichen; – Ätzen der Isolationsschicht (38), dergestalt, dass die Kontaktlöcher (40) von der Oberfläche der dielektrischen Schicht (60) bis zur Oberfläche der vergrabenen Bitleitungen (8) reichen; und – Ausbilden eines Kontaktstöpsels durch Ausfüllen der Kontaktlöcher (40) mit einem leitfähigen Stöpselmaterial.
Verfahren nach Anspruch 1, das des Weiteren das Abscheiden und Strukturieren einer Hartmaske vor dem Schritt des Ätzens der dielektrischen Schicht (60) umfasst, wobei die Hartmaske während des Schrittes des Ätzens der dielektrischen Schicht (60) als eine Ätzmaske dient.
Verfahren nach einem der Ansprüche 1 oder 2, wobei das Ätzen der dielektrischen Schicht (60) reaktives Ionenätzen umfasst.
Verfahren nach einem der Ansprüche 1 bis 3, wobei das Ätzen der Ätzstoppschicht (50) das Ätzen mit einer Endpunkterkennung umfasst.
Verfahren nach einem der Ansprüche 1 bis 4, wobei das Ätzen der Ätzstoppschicht (50) das Ätzen über eine vorgegebene Zeitdauer hinweg umfasst, so dass die Ätzstoppschicht (50) vollständig innerhalb des Kontaktloches (40) entfernt wird.
Verfahren nach einem der Ansprüche 1 bis 5, wobei das Ätzen der Isolationsschicht (38) das Ätzen über eine vorgegebene Zeitdauer hinweg umfasst, so dass die Isolationsschicht (38) vollständig innerhalb des Kontaktloches (40) entfernt wird.
Verfahren nach einem der Ansprüche 1 bis 6, das des Weiteren umfasst: – Abscheiden einer Maskenschicht (22); und – Strukturieren der Maskenschicht (22), um Strukturelemente (24) zu bilden, die beim Schritt des Bildens der strukturierten Ladungsfängerschicht (16) als Ätzmaske verwendet werden.
Verfahren nach Anspruch 7, bei dem als Maskenschicht (22) eine Nitridschicht verwendet wird.
Verfahren nach Anspruch 7 oder 8, bei dem die Maskenschicht (50) photolithographisch strukturiert wird.
Verfahren nach einem der Ansprüche 1 bis 9, bei dem die Ladungsfängerschicht (16) als Oxid/Nitrid/Oxid-Schichtstapel ausgeführt wird.
Verfahren nach Anspruch 10, bei dem der Oxid/Nitrid/Oxid-Schichtstapel eine Dicke von 50 nm oder weniger aufweist.
Verfahren nach einem der Ansprüche 1 bis 11, bei dem die dielektrische Schicht (16) als Siliziumdioxidschicht gebildet wird.
Verfahren nach einem der Ansprüche 1 bis 12, bei dem die Isolationsschicht (38) als Siliziumoxynitridschicht gebildet wird.
Verfahren nach einem der Ansprüche 1 bis 12, bei dem die Isolationsschicht (38) mittels einer Prozesssequenz auf Oxidbasis aufgebracht wird, die ein lückenloses Ausfüllen des Bereiches zwischen den Gate-Leitungen gestattet.
Verfahren nach einem der Ansprüche 1 bis 13, bei dem die Ätzstoppschicht (50) als Siliziumnitridschicht gebildet wird.
Verfahren nach einem der Ansprüche 1 bis 15, bei dem die dielektrische Schicht (60) als eine Bor-Phosphatsilikatglas-Schicht gebildet wird.
Verfahren nach einem der Ansprüche 1 bis 16, bei dem das Auffüllen der Kontaktlöcher (40) mit leitfähigem Material das Ausbilden eines Titan-, Titannitrid- oder Titan-Titan-Nitridschichtstapels beinhaltet.
Verfahren nach einem der Ansprüche 1 bis 17, bei dem die Isolationsschicht (38) und die Ätzstoppschicht (50) gleichzeitig geätzt werden.
Verfahren nach einem der Ansprüche 1 bis 18, bei dem die Ätzstoppschicht (50) vor dem Aufbringen der dielektrischen Schicht (60) geätzt wird.
Verfahren nach einem der Ansprüche 1 bis 18, bei dem die Ätzstoppschicht (50) so vor dem Aufbringen der dielektrischen Schicht (60) geätzt wird, dass eine teilweise abgetragene Ätzstoppschicht (55) gebildet wird.