EP1535338A2 - Verfahren zur herstellung von sonos-speicherzellen, sonos-speicherzelle und speicherzellenfeld - Google Patents

Verfahren zur herstellung von sonos-speicherzellen, sonos-speicherzelle und speicherzellenfeld

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EP1535338A2
EP1535338A2 EP03794774A EP03794774A EP1535338A2 EP 1535338 A2 EP1535338 A2 EP 1535338A2 EP 03794774 A EP03794774 A EP 03794774A EP 03794774 A EP03794774 A EP 03794774A EP 1535338 A2 EP1535338 A2 EP 1535338A2
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EP
European Patent Office
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trench
layer
oxide
walls
metal silicide
Prior art date
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Withdrawn
Application number
EP03794774A
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English (en)
French (fr)
Inventor
Joachim Deppe
Christoph Ludwig
Christoph Kleint
Josef Willer
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Infineon Technologies AG
Qimonda Flash GmbH
Original Assignee
Infineon Technologies AG
Qimonda Flash GmbH
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Publication date
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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Definitions

  • the present invention relates to a method for producing SONOS memory cells, in particular NROM memory cells, a memory cell which can be produced by this method and a semiconductor memory formed from such memory cells.
  • Memory cell arrays made of NROM memory cells can be further miniaturized in that the memory cells are not arranged next to one another in one plane, but instead on the walls of trenches that are etched out on the top of a semiconductor body. A large number of such trenches run parallel to one another at a distance and thus form a kind of comb structure on the surface of the NROM memory cells (planar SONOS memory cells, programmable by channel hot electrons and erasable with hot holes, US Pat. No. 5,768,192, US Pat. No. 6,011,725, WO 99/60631) can be further miniaturized in that the memory cells are not arranged next to one another in one plane, but instead on the walls of trenches that are etched out on the top of a semiconductor body. A large number of such trenches run parallel to one another at a distance and thus form a kind of comb structure on the surface of the
  • the channels of the memory transistors are arranged vertically on the trench walls.
  • the source and drain regions are arranged on the top of the semiconductor body adjacent to the trenches and in the trench bottoms.
  • the source / drain regions are connected with bit lines.
  • the gate electrodes of the memory transistors are arranged in the trenches and connected to word lines arranged transversely to the bit lines on the upper side of the memory cell array.
  • the word lines run transverse to the direction of the trenches and must therefore be electrically isolated from the source and drain regions in the semiconductor material.
  • a thin gate dielectric must be attached to the trench walls, while a thicker electrically insulating layer is provided on the top of the source and drain regions must to achieve sufficient electrical isolation between the word lines and the source and drain regions with low capacitive coupling.
  • the gate dielectric is formed on the walls of the trenches by a memory layer sequence, for which an oxide-nitride-oxide layer sequence is usually used.
  • the nitride layer is provided as the actual storage layer in which electrons are trapped between the oxide boundary layers when the cell is programmed.
  • oxide growth of uniform thickness is either too thick a gate dielectric layer or forms an insulation layer that is too thin.
  • An optimal tunnel oxide thickness is around 6 nm, which is too little for the insulation layer on the source and drain regions.
  • a deposited oxide is out
  • the object of the present invention is to provide a SONOS memory cell, in particular a NROM memory cell, and a method for producing this memory cell, in which the lower oxide applied to the semiconductor material of the memory layer sequence forming the gate dielectric has a preferred thickness and at the same time adequate electrical isolation of the word lines from the source and
  • Claim 10 is directed to a memory cell array formed with such memory cells.
  • Silicon is used as the semiconductor material, in which a trench or a comb-like trench structure is formed.
  • Metallized bit lines are generated by a salicide process (self-aligned silicide), especially with cobalt silicide. Thermal oxidation, in particular wet oxidation, creates an oxide layer on the metal silicide which serves to isolate the bit lines.
  • the lower boundary layer made of oxide (bottom oxide) in the gate dielectric is produced in such a way that the thicknesses of the oxide layers can largely be set independently of one another.
  • the storage layer sequence is preferably produced as an ONO layer sequence (oxide-nitride-oxide).
  • the comb-like trench structure has horizontal upper sides of the source / drain regions and vertical trench walls in which the channel regions are provided.
  • nitrogen is first implanted into the vertical trench walls with the aid of an obliquely directed implantation.
  • the nitrogen in the semiconductor material inhibits later thermal oxide growth.
  • the nitrogen implant reduces the growth rate of the oxide by a factor of up to 2 compared to silicon not implanted with nitrogen.
  • thermal oxidation preferably wet oxidation
  • an oxide layer of typically about 6 nm thickness is produced on the trench walls.
  • ⁇ .demiere oxidation process a much thicker oxide (Si0 2) is formed on the zid provided with the Metallsili- bit line.
  • the ratio of the layer thicknesses formed can be adjusted in a manner known per se via the conditions of the nitrogen implantation.
  • a thermal oxide is generated after the trench etching, which is formed on the trench walls as a lower boundary layer (bottom oxide of the storage layer sequence) and has a corresponding layer thickness of typically about 6 nm.
  • the trench walls are covered with spacers, which is preferably done using a nitride spacer process.
  • the source / drain implantation is then carried out, with which the source / drain regions are formed on the upper side adjacent to the trench and in the trench bottom.
  • the oxide on the horizontal surfaces is removed by anisotropic dry etching.
  • a metal silicide preferably cobalt silicide
  • a cover made of SiO 2 on the source / drain regions The spacers on the side walls of the trenches prevent further oxidation of the tunnel oxide on the trench walls, so that decoupling of the oxide thicknesses is also achieved with this variant.
  • the spacers on the trench walls are removed.
  • the storage layer sequence can be completed in the same way in both of the variants described, the gate electrode arranged in the trench and the word line applied and structured.
  • These process steps can be carried out together with the production of control components of the periphery in a manner known per se.
  • the lower bit lines of the mutually adjacent trenches of an arrangement formed with such cells in a memory cell array are preferably separated from one another by trench-shaped insulation strips. These insulation strips are preferably produced as STI trenches (shallow trench isolation).
  • a memory cell array designed in this way requires only 2 P 2 area per bit.
  • Figures 1 to 4 show cross sections through intermediate products of the memory cell after various steps of a first manufacturing process.
  • FIGS. 5 to 8 show cross sections through intermediate products of the memory cell after various steps of a second production process.
  • FIG. 9 shows an arrangement of storage cells in trenches which are arranged parallel to one another and separated from one another by insulation strips in cross section.
  • FIGS. 1 to 4 A first exemplary embodiment of a preferred production method is described with reference to FIGS. 1 to 4. This also results in a preferred embodiment of the memory cell.
  • 1 shows in cross section a semiconductor body 1 made of silicon, in which a trench 2 is etched on an upper side.
  • the semiconductor material can also be a silicon layer on a substrate.
  • the trench has a bottom 3 and lateral walls 4 which are located to each other in the schematic cross section of the Figure 1 plane and at right angles, but also slightly inclined depending on the applied etching method or ve 'may be rêt against each other.
  • the silicon is preferably provided with a weak basic p-type doping.
  • a dopant is introduced into the areas provided for the source and drain regions on the upper side of the semiconductor body 1 adjacent to the trench and on the bottom 3 of the trench, in the example of a basic p-doping dopant for n + line , preferably by implantation. In this way, the source and drain regions 5 are formed as shown.
  • a thin thermal oxide 18 is then produced, which is used as a sacrificial layer, in particular as a blocking layer for the subsequent salicide. Process that is provided. Using a lacquer mask 17, which covers the horizontal surfaces of the semiconductor material, an oblique implantation 6 of nitrogen is introduced into the walls 4 of the trench 2. Then the resist mask 17 is removed.
  • the thermal oxide 18 on the horizontal surfaces is then removed. This happens e.g. B. by anisotropic reactive ion etching (RIE).
  • RIE reactive ion etching
  • a metallization for forming the bit lines can then be produced on the source and drain regions 5. This is preferably done by means of a salicide process with which a thin metal silicide layer 8 is formed on the specified surfaces. The production of a cobalt silicide layer (CoSi 2 ) is preferred here.
  • the remaining thermal oxide 18 is z. B. removed by immersion in HF.
  • pure SiO 2 is formed on CoSI 2 and other metal silicides, the silicide layer penetrating deeper into the semiconductor material.
  • the electrical properties of this layer intended for the function as a bit line do not deteriorate.
  • the properties of the oxide layer formed thereon are comparable to Si0 2 layers that grow directly on a silicon body.
  • the growth rates are essentially independent of the thickness of the metal silicide layer and of the same order of magnitude as on a silicon body.
  • Layer of the storage layer sequence is provided. Because of the nitrogen implant, the oxide grows on the walls of the gra- bens 2 slower than on silicon not implanted with nitrogen.
  • the combination of the metal silicide layer 8 on the upper sides of the source and drain regions 5 with the nitrogen implant in the side walls of the trench therefore makes it possible to determine the layer thicknesses of these simultaneously produced oxide layers differently in the intended manner. Wet oxidation is primarily suitable for the oxidation.
  • the storage layer 10 is then completed by applying the actual storage layer 12 and the upper boundary layer 13, in this example over the whole area.
  • the actual storage layer 12 is preferably nitride.
  • the upper boundary layer 13 is preferably oxide again.
  • the storage layer 10 is thus formed in the preferred embodiment as an oxide-nitride-oxide layer sequence.
  • a gate electrode 14 can then be arranged in the trench. This is preferably done by depositing electrically conductive polysilicon in the trench. This material is preferably also deposited on the upper side, so that a word line 15 is produced by structuring in a manner known per se. The top of this word line can be covered with a metal silicide layer 16 or the like. This additional layer is intended to reduce the lead resistance of the word line.
  • spacers 7 covering the walls of the trench 2 are produced in accordance with the cross section shown in FIG. 5 after the trench etching and the production of the thermal oxide 18. This is preferably done using a nitride spacer process. As described above, the source and drain regions 5 are formed by implanting dopant.
  • the thermal oxide 18 is from the horizontal Surfaces preferably wet-chemically removed; anisotropic RIE is also possible.
  • the metal silicide layer 8 is also preferably here a salicide layer.
  • CoSi 2 is preferred as the metal silicide.
  • the covering oxide layer 9 is then produced on the metal silicide layer 8. Then the covering spacers 7 are removed selectively with respect to the oxide. B. can be done by means of phosphoric acid.
  • the exposed oxide 18 can now itself be used as the lower boundary layer 11 of the storage layer 10 or else can be removed by wet chemical means, the oxide layer 9 also being thinned.
  • the lower boundary layer 11 is produced by a new oxidation.
  • the oxide layer 9 is further reinforced. The storage layer can then be completed as described above.
  • the structure with the complete storage layer 10 is shown in cross section in FIG.
  • the gate electrode 14, which can also be conductively doped polysilicon here, is arranged in the trench.
  • the word line 15, which can optionally comprise a metal silicide layer 16, is applied and structured in the manner described.
  • FIG. 9 shows a cross section through an arrangement of a plurality of trenches with memory cells which are arranged parallel to one another at a distance.
  • a grid-like arrangement of memory cells in particular NROM memory cells, can be formed in a memory cell array.
  • the lower source and drain regions 5 on the Bottoms 3 of the trenches can each be isolated from one another by a trench-like insulation strip 19, which is arranged parallel to the trenches between two mutually adjacent trenches, at least reaches the depth of the source / drain regions 5 arranged on the bottoms 3 of the trenches, and preferably is produced in the manner of an STI structure as an oxide-filled trench.

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Abstract

In einem Si-Körper (1) wird ein Graben (2) hergestellt, dessen Wände (4) mit einer Stickstoffimplantierung (6) versehen werden. Eine Oxidschicht zwischen den Source-/Drain-Bereichen (5) und einer auf der Oberseite aufgebrachten Wortleitung wächst dicker auf als eine untere Oxidschicht einer als Gate-Dielektrikum an der Grabenwand hergestellte ONO-Speicherschicht. Statt der Stickstoffimplantierung in die Grabenwände kann eine Metallsilizidschicht auf den Oberseiten der Source-/Drain-Bereiche hergestellt werden, um das Oxidwachstum dort zu beschleunigen.

Description

Beschreibung
Verfahren zur Herstellung von SONOS-Speicherzellen, SONOS- Speicherzelle und Speicherzellenfeld.
Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von SONOS-Speicherzellen, insbesondere NROM-Speicherzellen, eine nach diesem Verfahren herstellbare Speicherzelle und einen aus derartigen Speicherzellen gebildeten Halblei- terspeicher.
Speicherzellenfelder aus NROM-Speicherzellen (durch Channelhot-Electrons programmierbare und mit Hot-Holes löschbare planare SONOS-Speicherzellen, US 5,768,192, US 6,011,725, WO 99/60631) lassen sich weitergehend miniaturisieren, indem die Speicherzellen nicht in einer Ebene nebeneinander angeordnet werden, sondern an den Wänden von Gräben, die an der Oberseite eines Halbleiterkörpers ausgeätzt werden. Eine Vielzahl solcher Gräben verläuft im Abstand parallel zueinan- der und bildet so eine Art Kammstruktur an der Oberfläche des
Halbleiterkörpers .
Die Kanäle der Speichertransistoren sind vertikal .an den Grabenwänden angeordnet. Die Source- und Drain-Bereiche sind an der Oberseite des Halbleiterkörpers angrenzend an die Gräben und in den Grabenböden angeordnet. Die Source-/Drain-Bereiche sind mit Bitleitungen verbunden. Die Gate-Elektroden der Speichertransistoren sind in den Gräben angeordnet und mit quer zu den Bitleitungen auf der Oberseite des Speicherzel- lenfeldes angeordneten Wortleitungen verbunden.
Die Wortleitungen verlaufen quer zu der Richtung der Gräben und müssen daher von den Source- und Drain-Bereichen in dem Halbleitermaterial elektrisch isoliert werden. Ein dünnes Gate-Dielektrikum muss an den Grabenwänden angebracht werden, während auf der Oberseite der Source- und Drain-Bereiche eine dickere elektrisch isolierende Schicht vorgesehen werden muss, um eine ausreichende elektrische Isolation zwischen den Wortleitungen und den Source- und Drain-Bereichen bei geringer kapazitiver Kopplung zu erreichen.
Das Gate-Dielektrikum wird an den Wänden der Gräben durch eine Speicherschichtfolge gebildet, für die üblicherweise eine Oxid-Nitrid-Oxid-Schichtfolge verwendet wird. Die Nitridschicht ist dabei als eigentliche Speicherschicht vorgesehen, in der beim Programmieren der Zelle Elektronen zwischen den Begrenzungsschichten aus Oxid eingefangen werden (trapping) .
Bisher stellt sich das Problem, dass bei einer gleichzeitigen Herstellung der unteren Begrenzungsschicht aus Oxid und der vorzugsweise ebenfalls aus Oxid ausgebildeten elektrisch iso- lierenden Schicht auf den Oberseiten der Source- und Drain- Bereiche ein gleichmäßig dickes Oxidwachstum entweder eine zu dicke Gate-Dielektrikumschicht oder eine zu dünne Isolationsschicht ausbildet. Eine optimale Tunneloxiddicke liegt bei etwa 6 nm, was für die Isolationsschicht auf den Source-und Drain-Bereichen zu wenig ist. Ein abgeschiedenes Oxid ist aus
Qualitätsgründen nur eingeschränkt als untere Begrenzungsschicht (Tunneloxid) der Speicherschichtfolge geeignet .
Aufgabe der vorliegenden Erfindung ist es, eine SONOS-Spei- cherzelle, insbesondere eine NROM-Speicherzelle, und ein Verfahren zur Herstellung dieser Speicherzelle anzugeben, bei der das auf das Halbleitermaterial aufgebrachte untere Oxid der das Gate-Dielektrikum bildenden Speicherschichtfolge eine bevorzugte Dicke aufweist und gleichzeitig eine ausreichende elektrische Isolierung der Wortleitungen von den Source- und
Drain-Bereichen erreicht ist.
Diese Aufgabe wird mit dem Verfahren mit den Merkmalen des Anspruches 1 bzw. mit der Speicherzelle mit den Merkmalen des Anspruches 6 gelöst. Anspruch 10 ist auf ein mit derartigen Speicherzellen ausgebildetes Speicherzellenfeld gerichtet. Als Halbleitermaterial wird Silizium verwendet, in dem ein Graben oder eine kammartige Grabenstruktur ausgebildet wird. Metallisierte Bitleitungen werden durch einen Salicide-Pro- zess (self-aligned silicide) , insbesondere mit Kobaltsilizid, erzeugt. Durch eine thermische Oxidation, insbesondere eine Nassoxidation, wird eine Oxidschicht auf dem Metallsilizid erzeugt, die zur Isolation der Bitleitungen dient. Die untere Begrenzungsschicht aus Oxid (bottom oxide) in dem Gate- Dielektrikum wird dabei so erzeugt, dass die Dicken der Oxid- schichten weitgehend unabhängig voneinander eingestellt werden können. Die Speicherschichtfolge wird dabei vorzugsweise als ONO-Schichtfolge (Oxid-Nitrid-Oxid) hergestellt.
Die kammartige Grabenstruktur besitzt waagrechte Oberseiten der Source-/Drain-Bereiche und senkrechte Grabenwände, in denen die Kanalbereiche vorgesehen sind. Bei einer ersten bevorzugten Variante des Herstellungsverfahrens wird zunächst mit Hilfe einer schräg gerichteten Implantation Stickstoff in die senkrechten Grabenwände implantiert . Der Stickstoff in dem Halbleitermaterial hemmt ein späteres thermisches Oxidwachstum. Durch das StickstoffImplantat wird die Wachstumsrate des Oxids im Vergleich zu nicht mit Stickstoff implantiertem Silizium um einen Faktor von bis zu 2 reduziert.
Nach dieser Stickstoffimplantation wird eine thermische Oxidation, vorzugsweise eine Nassoxidation, derart durchgeführt, dass auf den Grabenwänden eine Oxidschicht von typisch etwa 6 nm Dicke erzeugt wird. In^.demselben Oxidationsprozess wird ein deutlich dickeres Oxid (Si02) auf der mit dem Metallsili- zid versehenen Bitleitung gebildet. Das Verhältnis der gebildeten Schichtdicken kann über die Bedingungen der Stickstoffimplantation in an sich bekannter Weise eingestellt werden.
In einer alternativen zweiten bevorzugten Variante des Her- Stellungsverfahrens wird nach der Grabenätzung ein thermisches Oxid erzeugt, das an den Grabenwänden als untere Begrenzungsschicht (bottom oxide der herzustellenden Speicher- schichtfolge) dient und eine entsprechende Schichtdicke von typisch etwa 6 nm aufweist. Die Grabenwände werden mit Spacern abgedeckt, was vorzugsweise mit einem Nitrid-Spacer- prozess geschieht. Danach wird die Source-/Drain-Implantation durchgeführt, mit der die Source-/Drain-Bereiche an der Oberseite angrenzend an den Graben und im Grabenboden ausgebildet werden. Durch eine anisotrope Trockenätzung wird das Oxid auf den horizontalen Oberflächen entfernt.
Durch einen Salicide-Prozess mit anschließender Oxidation wird auch in dieser Variante ein Metallsilizid, vorzugsweise Kobaltsilizid, mit einer Abdeckung aus Si02 auf den Source-/ Drain-Bereichen hergestellt . Die Spacer an den Seitenwänden der Gräben verhindern dabei eine weitere Oxidation des Tunne- loxids auf den Grabenwänden, so dass auch mit dieser Variante eine Entkopplung der Oxiddicken erreicht wird. Anschließend an die Herstellung der Oxidschichten auf den Source-ZDrain- Bereichen werden die Spacer an den Grabenwänden entfernt .
Im Anschluss an diese Verfahrensschritte kann bei beiden beschriebenen Varianten in gleicher Weise die Speicherschicht- folge vervollständigt werden, die Gate-Elektrode in dem Graben angeordnet sowie die Wortleitung aufgebracht und strukturiert werden. Diese Verfahrensschritte können zusammen mit der Herstellung von Ansteuerbauelementen der Peripherie in an sich bekannter Weise durchgeführt werden. Die unteren Bitleitungen der jeweils zueinander benachbarten Gräben einer mit derartigen Zellen ausgebildeten Anordnung in einem Speicherzellenfeld werden vorzugsweise durch grabenförmige Isolati- onsstreifen voneinander getrennt. Diese Isolationsstreifen werden vorzugsweise als STI-Gräben (shallow trench isolation) hergestellt. Ein so ausgebildetes Speicherzellenfeld benötigt nur 2 P2 Fläche pro Bit .
Es folgt eine genauere Beschreibung von Beispielen der Speicherzelle und bevorzugter Herstellungsverfahren anhand der Figuren 1 bis 9. Die Figuren 1 bis 4 zeigen Querschnitte durch Zwischenprodukte der Speicherzelle nach verschiedenen Schritten eines ersten Herstellungsverfahrens.
Die Figuren 5 bis 8 zeigen Querschnitte durch Zwischenprodukte der Speicherzelle nach verschiedenen Schritten eines zweiten Herstellungsverfahrens.
Die Figur 9 zeigt eine Anordnung von Speicherzellen in parallel zueinander angeordneten und durch Isolationsstreifen voneinander getrennten Gräben im Querschnitt.
Ein erstes Ausführungsbeispiel eines bevorzugten Herstel- lungsverfahrens wird anhand der Figuren 1 bis 4 beschrieben. Daraus ergibt sich auch ein bevorzugtes Ausführungsbeispiel der Speicherzelle. In der Figur 1 ist im Querschnitt ein Halbleiterkörper 1 aus Silizium dargestellt, in den an einer Oberseite ein Graben 2 geätzt ist. Statt eines Halbleiterkör- pers kann das Halbleitermaterial auch eine Siliziumschicht auf einem Substrat sein. Der Graben besitzt einen Boden 3 und seitliche Wände 4, die in dem schematischen Querschnitt der Figur 1 eben und im rechten Winkel zueinander eingezeichnet sind, je nach dem angewendeten Ätzverfahren aber auch leicht geneigt oder gegeneinander ve'rrundet sein können. Das Silizium ist vorzugsweise mit einer schwachen p-Grunddotierung versehen.
In die für die Source- und Drain-Bereiche vorgesehenen Berei- ehe an der Oberseite des Halbleiterkδrpers 1 an den Graben angrenzend und an dem Boden 3 des Grabens wird ein Dotierstoff eingebracht, in dem Beispiel einer p-Grunddotierung Dotierstoff für n+-Leitung, vorzugsweise durch eine Implantierung. Auf diese Weise werden die Source- und Drain-Bereiche 5 wie eingezeichnet ausgebildet. Es wird dann ein dünnes thermisches Oxid 18 hergestellt, das als Opferschicht, insbesondere als Blockierschicht für den nachfolgenden Salicide- Prozess, vorgesehen ist. Unter Verwendung einer Lackmaske 17, die die waagrechten Oberflächen des Halbleitermateriales abdeckt, wird eine schräge Implantierung 6 von Stickstoff in die Wände 4 des Grabens 2 eingebracht. Anschließend wird die Lackmaske 17 entfernt.
Entsprechend dem in der Figur 2 dargestellten Querschnitt wird dann das thermische Oxid 18 auf den waagrechten Oberflächen entfernt. Das geschieht z. B. durch anisotropes reakti- ves Ionenätzen (RIE) . Es kann dann auf den Source- und Drain- Bereichen 5 eine Metallisierung zur Ausbildung der Bitleitungen hergestellt werden. Das geschieht vorzugsweise mittels eines Salicide-Prozesses, mit dem eine dünne Metallsilizid- schicht 8 auf den angegebenen Oberflächen ausgebildet wird. Bevorzugt ist hier die Herstellung einer Kobaltsilizidschicht (CoSi2) . Nach der Herstellung der Metallsilizidschicht 8 wird das restliche thermische Oxid 18 an den Wänden z. B. durch Eintauchen in HF entfernt.
Bei einer Oxidation, insbesondere bei einer diffusionskon- trollierten nassen Oxidation, wird auf CoSI2 und anderen Me- tallsiliziden reines Si02 gebildet, wobei die Silizidschicht tiefer in das Halbleitermaterial eindringt . Dabei verschlechtern sich die für die Funktion als Bitleitung vorgesehenen elektrischen Eigenschaften dieser Schicht nicht. Die Eigenschaften der darauf gebildeten Oxidschicht sind mit Si02- Schichten vergleichbar, die direkt auf einen Siliziumkörper aufwachsen. Die Wachstumsraten sind im Wesentlichen unabhängig von der Dicke der Metallsilizidschicht und von derselben Größenordnung wie auf einem Siliziumkörper.
In der Figur 3 ist im Querschnitt die Struktur nach der Oxidation dargestellt. Zusammen mit der Herstellung der Oxidschicht 9 wird auch eine dünne untere Begrenzungsschicht 11 auf den Wänden des Grabens hergestellt, die als untere
Schicht der Speicherschichtfolge vorgesehen ist. Wegen des Stickstoffimplantates wächst das Oxid auf den Wänden des Gra- bens 2 langsamer auf als auf nicht mit Stickstoff implantiertem Silizium. Die Kombination der Metallsilizidschicht 8 auf den Oberseiten der Source- und Drain-Bereiche 5 mit dem Stickstoffimplantat in den Seitenwänden des Grabens ermög- licht es daher, die Schichtdicken' dieser gleichzeitig hergestellten Oxidschichten unterschiedlich in der vorgesehenen Weise festzulegen. Für die Oxidation kommt vorrangig eine nasse Oxidation in Frage.
Entsprechend der Darstellung von Figur 4 wird die Speicherschicht 10 anschließend vervollständigt, indem die eigentliche Speicherschicht 12 und die obere Begrenzungsschicht 13, in diesem Beispiel ganzflächig, aufgebracht werden. Die eigentliche Speicherschicht 12 ist vorzugsweise Nitrid. Die obere Begrenzungsschicht 13 ist vorzugsweise wieder Oxid. Die Speicherschicht 10 wird so in der bevorzugten Ausgestaltung als Oxid-Nitrid-Oxid-Schichtfolge ausgebildet.
Anschließend kann eine Gate-Elektrode 14 in dem Graben ange- ordnet werden. Das geschieht vorzugsweise dadurch, dass elektrisch leitfähiges Polysiliziu in den Graben abgeschieden wird. Dieses Material wird vorzugsweise auch auf der Oberseite abgeschieden, so dass durch eine Strukturierung in an sich bekannter Weise eine Wortleitung 15 hergestellt wird. Die Oberseite dieser Wortleitung kann mit einer Metallsilizidschicht 16 oder dergleichen bedeckt werden. Diese zusätzliche Schicht ist dafür vorgesehen, den Zuleitungswiderstand der Wortleitung zu vermindern.
Bei einer Variante des bevorzugten Herstellungsverfahrens werden entsprechend dem in der Figur 5 dargestellten Querschnitt nach der Grabenätzung und der Herstellung des thermischen Oxids 18 abdeckende Spacer 7 an den Wänden des Grabens 2 hergestellt. Das geschieht vorzugsweise durch einen Nitrid- spacerprozess. Die Source- und Drain-Bereiche 5 werden wie oben beschrieben durch eine Implantierung von Dotierstoff ausgebildet. Das thermische Oxid 18 wird von den waagrechten Oberflächen vorzugsweise nasschemisch entfernt; es ist auch anisotropes RIE möglich.
Gemäß dem Querschnitt der Figur 6 wird die Metallsilizid- schicht 8, auch hier vorzugsweise durch einen Salicide-
Prozess, auf den Source- und Drain-Bereichen 5 hergestellt. Auch hier ist CoSi2 als Metallsilizid bevorzugt. Auf der Metallsilizidschicht 8 wird dann die abdeckende Oxidschicht 9 erzeugt. Dann werden die abdeckenden Spacer 7 selektiv gegen- über dem Oxid entfernt, was bei Nitridspacern z. B. mittels Phosphorsäure geschehen kann.
Das freigelegte Oxid 18 kann gemäß der Figur 7 nunmehr selbst als untere Begrenzungsschicht 11 der Speicherschicht 10 ver- wendet werden oder aber nasschemisch entfernt werden, wobei auch die Oxidschicht 9 gedünnt wird. In diesem Fall wird die untere Begrenzungsschicht 11 durch eine neuerliche Oxidation hergestellt. Bei dem Oxidationsprozess wird die Oxidschicht 9 weiter verstärkt. Anschließend kann die Speicherschicht wie oben beschrieben vervollständigt werden.
In der Figur 8 ist im Querschnitt die Struktur mit vollständiger Speicherschicht 10 dargestellt. Die eigentliche Speicherschicht 12, die vorzugsweise Nitrid ist, und die obere Begrenzungsschicht 13, die vorzugsweise Oxid ist, werden in diesem Beispiel ganzflächig hergestellt . In dem Graben wird die Gate-Elektrode 14 angeordnet, die auch hier leitfähig dotiertes Polysilizium sein kann. Die Wortleitung 15, die gegebenenfalls eine Metallsilizidschicht 16 umfassen kann, wird in der beschriebenen Weise aufgebracht und strukturiert.
In der Figur 9 ist ein Querschnitt durch eine Anordnung mehrerer im Abstand parallel zueinander angeordneter Gräben mit Speicherzellen dargestellt. In der dargestellten Weise kann eine rasterförmige Anordnung von Speicherzellen, insbesondere von NROM-Speicherzellen, in einem Speicherzellenfeld ausgebildet sein. Die unteren Source- und Drain-Bereiche 5 an den Böden 3 der Gräben können voneinander jeweils durch einen grabenartigen Isolationsstreifen 19 isoliert sein, der jeweils parallel zu den Gräben zwischen zwei zueinander benachbarten Gräben angeordnet ist, mindestens die Tiefe der an den Böden 3 der Gräben angeordneten Source-/Drain-Bereiche 5 erreicht und vorzugsweise jeweils nach Art einer STI-Struktur als oxidgefüllter Graben hergestellt wird.
Bezugszeichenliste
1 Halbleiterkörper 2 Graben
3 Boden des Grabens
4 Wand des Grabens
5 Source-/Drain-Bereich
6 Implantation 7 Spacer
8 Metallsilizidschicht
9 Oxidschicht
10 Speicherschicht
11 untere Begrenzungsschicht 12 eigentliche Speicherschicht
13 obere Begrenzungsschicht
14 Gate-Elektrode
15 Wortleitung
16 Metallsilizidschicht der Wortleitung 17 Lackmaske
18 thermisches Oxid
19 Isolationsstreifen

Claims

Patentansprüche
1. Verfahren zur Herstellung von Speicherzellen, bei dem an einer Oberseite eines Halbleiterkörpers (1) oder einer Halbleiterschicht aus Silizium ein Graben (2) geätzt wird, der einen Boden (3) und seitliche Wände (4) aufweist, Dotierstoff zur Ausbildung von Source- und Drain-Bereichen (5) in das Halbleitermaterial an der Oberseite des Halblei- terkδrpers (1) bzw. der Halbleiterschicht an den Graben an- grenzend und an dem Boden (3) des Grabens eingebracht wird, die Oberseiten dieser Source- und Drain-Bereiche (5) mit elektrisch isolierenden Schichten versehen werden, ein Gate-Dielektrikum an den Wänden des Grabens hergestellt wird und eine Gate-Elektrode (14) in dem Graben angeordnet und mit einer Wortleitung (15) versehen wird, d a d u r c h g e k e n n z e i c h n e t , dass vor dem Herstellen der elektrisch isolierenden Schichten eine Implantation (6) von Stickstoff in die Wände (4) des Grabens erfolgt oder abdeckende Spacer (7) an den Wänden (4) des Grabens hergestellt werden, eine Metallsilizidschicht (8) an der Oberseite des Halbleiterkörpers (1) bzw. der Halbleiterschicht an den Graben (2) angrenzend und an dem Boden des Grabens hergestellt wird, diese Metallsilizidschicht mit einer Oxidschicht (9) bedeckt wird, um so die elektrisch isolierenden Schichten auszubilden, und das Gate-Dielektrikum als Speicherschicht (10) mit einer auf den Wänden des Grabens angeordneten unteren Begrenzungs- schicht (11) aus Oxid hergestellt wird.
2. Verfahren nach Anspruch 1, bei dem nach dem Ätzen des Grabens (2) der Dotierstoff zur Ausbildung der Source- und Drain-Bereiche (5) eingebracht wird, die an -den Graben angrenzenden Bereiche der Oberseite des
Halbleiterkörpers (1) oder der Halbleiterschicht und der Bo- den (3) des Grabens mit einer Lackmaske (17) abgedeckt werden,
Stickstoff in die Wände (4) des Grabens implantiert (6) wird, die Lackmaske (17) entfernt wird, mit einem Salicide-Prozess eine Metallsilizidschicht (8) in den an den Graben angrenzenden Bereichen der Oberseite des Halbleiterkörpers (1) bzw. der Halbleiterschicht und an dem Boden (3) des Grabens hergestellt wird. die Metallsilizidschicht (8) mit einer Oxidschicht (9) be- deckt wird, wobei gleichzeitig an den Wänden (4) des Grabens die untere Begrenzungsschicht (11) hergestellt wird, und die Speicherschicht (10) , die Gate-Elektrode (14) sowie die Wortleitung (15) hergestellt werden.
3. Verfahren nach Anspruch 1, bei dem nach dem Ätzen des Grabens (2) abdeckende Spacer (7) an den Wänden des Grabens hergestellt werden, der Dotierstoff zur Ausbildung der Source- und Drain-Bereiche (5) eingebracht wird, mit einem Salicide-Prozess eine Metallsilizidschicht (8) in den an den Graben angrenzenden Bereichen der Oberseite des Halbleiterkörpers (1) oder der Halbleiterschicht und an dem Boden (3) des' Grabens hergestellt wird, die Metallsilizidschicht (8) mit einer Oxidschicht (9) be- deckt wird, die Spacer (7) entfernt werden, an den Wänden (4) des Grabens die untere Begrenzungsschicht (11) hergestellt wird, wobei gleichzeitig die Oxidschicht (9) auf der Metallsilizidschicht (8) verstärkt wird, oder ein vor der Herstellung der Spacer (7) gegebenenfalls erzeugtes thermisches Oxid (18) freigelegt und als untere Begrenzungsschicht (11) vorgesehen wird und die Speicherschicht (10) , die Gate-Elektrode (14) sowie die Wortleitung (15) hergestellt werden.
4. Verfahren nach einem der Ansprüche 1 bis 3 , bei dem die Metallsilizidschicht (8) als CoSi2-Schicht hergestellt wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, bei dem die Speicherschicht (10) als Oxid-Nitrid-Oxid-Schichtfolge (11, 12, 13) hergestellt wird.
6. Speicherzelle, bei der an einer Oberseite eines Halbleiterkörpers (1) oder . einer Halbleiterschicht aus Silizium ein Graben (2) ausgebildet ist, der einen Boden (3) und seitliche Wände (4) aufweist, Source- und Drain-Bereiche (5) an der Oberseite des Halbleiterkörpers (1) bzw. der Halbleiterschicht an den Graben (2) angrenzend und an dem Boden (3) des Grabens ausgebildet sind, die Oberseiten dieser Source- und Drain-Bereiche (5) mit einer Metallsilizidschicht (8) versehen sind, die Metallsilizidschicht (8) mit einer Oxidschicht (9) bedeckt ist, an den Wänden des Grabens eine Speicherschicht (10) angeordnet ist, die eine untere Begrenzungsschicht (11) aus Oxid aufweist, die direkt auf dem Silizium angeordnet ist und dünner ist als die Oxidschicht (9) , mit der die Metallsilizidschicht (8) bedeckt ist, und in dem Graben eine mit einer Wortleitung (15) verbundene Gate-Elektrode (14) angeordnet ist.
7. Speicherzelle nach Anspruch 6, bei der die Metallsilizidschicht (8) eine CoSi2-Schicht ist.
8. Speicherzelle nach Anspruch 6 oder 7, bei der die Speicherschicht (10) eine Oxid-Nitrid-Oxid-Schichtfolge (11, 12, 13) ist.
9. Speicherzelle nach einem der Ansprüche 6 bis 8, bei der die Wände (4) des Grabens (2) mit einem Stickstoffimplantat versehen sind.
10. Anordnung aus Speicherzellen nach einem der Ansprüche 6 bis 9 als Speicherzellenfeld, bei der mehrere Gräben in einem jeweiligen Abstand parallel zueinan- der verlaufend ausgebildet sind, in jedem Graben Speicherzellen angeordnet sind, zwischen den Gräben jeweils grabenförmige Isolationsstreifen (19) angeordnet sind, die mindestens die Tiefe der an den Böden (3) der Gräben angeordneten Source-/Drain-Bereiche (5) erreichen, und die Metallsilizidschicht (8) als Teile der Bitleitungen ausgebildet sind.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3024033A1 (de) 2014-11-24 2016-05-25 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Kondensator und verfahren zum herstellen desselben

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100487523B1 (ko) * 2002-04-15 2005-05-03 삼성전자주식회사 부유트랩형 비휘발성 메모리 소자 및 그 제조방법
DE10226964A1 (de) * 2002-06-17 2004-01-08 Infineon Technologies Ag Verfahren zur Herstellung einer NROM-Speicherzellenanordnung
DE10260185B4 (de) * 2002-12-20 2007-04-12 Infineon Technologies Ag Halbleiterspeicher mit vertikalen Charge-trapping-Speicherzellen und Verfahren zu seiner Herstellung
US7452763B1 (en) * 2003-03-04 2008-11-18 Qspeed Semiconductor Inc. Method for a junction field effect transistor with reduced gate capacitance
DE10324550B4 (de) 2003-05-30 2006-10-19 Infineon Technologies Ag Herstellungsverfahren für eine NROM-Halbleiterspeichervorrichtung
US7759726B2 (en) * 2005-07-12 2010-07-20 Macronix International Co., Ltd. Non-volatile memory device, non-volatile memory cell thereof and method of fabricating the same
US8138540B2 (en) * 2005-10-24 2012-03-20 Macronix International Co., Ltd. Trench type non-volatile memory having three storage locations in one memory cell
JP2009004510A (ja) * 2007-06-20 2009-01-08 Toshiba Corp 不揮発性半導体記憶装置
US8487373B2 (en) * 2009-04-29 2013-07-16 Spanion Llc SONOS memory cells having non-uniform tunnel oxide and methods for fabricating same
US8691622B2 (en) 2012-05-25 2014-04-08 Micron Technology, Inc. Memory cells and methods of forming memory cells
US10643852B2 (en) * 2016-09-30 2020-05-05 Semiconductor Components Industries, Llc Process of forming an electronic device including exposing a substrate to an oxidizing ambient
CN117995883A (zh) * 2022-10-28 2024-05-07 长鑫存储技术有限公司 半导体结构及其制备方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2002012A1 (de) * 1969-01-21 1970-08-13 Del Signore Dr Giovanni Vorrichtung und Verfahren zum Melden von Hindernissen und zur Anzeige der Entfernung der Hindernisse
US4047974A (en) * 1975-12-30 1977-09-13 Hughes Aircraft Company Process for fabricating non-volatile field effect semiconductor memory structure utilizing implanted ions to induce trapping states
US4774556A (en) * 1985-07-25 1988-09-27 Nippondenso Co., Ltd. Non-volatile semiconductor memory device
US4689871A (en) * 1985-09-24 1987-09-01 Texas Instruments Incorporated Method of forming vertically integrated current source
US5168334A (en) * 1987-07-31 1992-12-01 Texas Instruments, Incorporated Non-volatile semiconductor memory
JP3358663B2 (ja) * 1991-10-25 2002-12-24 ローム株式会社 半導体記憶装置およびその記憶情報読出方法
US5386132A (en) * 1992-11-02 1995-01-31 Wong; Chun C. D. Multimedia storage system with highly compact memory device
US5453637A (en) * 1994-05-18 1995-09-26 United Microelectronics Corp. Read-only memory cell configuration with steep trenches
US5448090A (en) * 1994-08-03 1995-09-05 International Business Machines Corporation Structure for reducing parasitic leakage in a memory array with merged isolation and node trench construction
US5583065A (en) * 1994-11-23 1996-12-10 Sony Corporation Method of making a MOS semiconductor device
US5518942A (en) * 1995-02-22 1996-05-21 Alliance Semiconductor Corporation Method of making flash EPROM cell having improved erase characteristics by using a tilt angle implant
US5595927A (en) * 1995-03-17 1997-01-21 Taiwan Semiconductor Manufacturing Company Ltd. Method for making self-aligned source/drain mask ROM memory cell using trench etched channel
JP3251164B2 (ja) * 1995-12-14 2002-01-28 シャープ株式会社 半導体装置及びその製造方法
DE19600423C2 (de) * 1996-01-08 2001-07-05 Siemens Ag Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung
DE19603810C1 (de) * 1996-02-02 1997-08-28 Siemens Ag Speicherzellenanordnung und Verfahren zu deren Herstellung
US5998263A (en) * 1996-05-16 1999-12-07 Altera Corporation High-density nonvolatile memory cell
US5768192A (en) * 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
US5920779A (en) * 1997-05-21 1999-07-06 United Microelectronics Corp. Differential gate oxide thickness by nitrogen implantation for mixed mode and embedded VLSI circuits
US5981995A (en) * 1997-06-13 1999-11-09 Advanced Micro Devices, Inc. Static random access memory cell having buried sidewall transistors, buried bit lines, and buried vdd and vss nodes
US6768165B1 (en) * 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6215148B1 (en) 1998-05-20 2001-04-10 Saifun Semiconductors Ltd. NROM cell with improved programming, erasing and cycling
US6348711B1 (en) 1998-05-20 2002-02-19 Saifun Semiconductors Ltd. NROM cell with self-aligned programming and erasure areas
JP3743189B2 (ja) * 1999-01-27 2006-02-08 富士通株式会社 不揮発性半導体記憶装置及びその製造方法
US6413826B2 (en) * 1999-04-07 2002-07-02 Vantis Corporation Gate insulator process for nanometer MOSFETS
EP1049155A1 (de) * 1999-04-29 2000-11-02 STMicroelectronics S.r.l. Herstellungsverfahren für eine SOI Scheibe mit vergrabenen Oxidbereichen ohne Spitzen
JP2000332237A (ja) * 1999-05-17 2000-11-30 Mitsubishi Electric Corp 半導体装置の製造方法
JP3558571B2 (ja) * 1999-12-17 2004-08-25 シャープ株式会社 半導体装置の製造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See references of WO2004025731A2 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3024033A1 (de) 2014-11-24 2016-05-25 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Kondensator und verfahren zum herstellen desselben
DE102014223904A1 (de) 2014-11-24 2016-05-25 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Kondensator und Verfahren zum Herstellen desselben
US10937696B2 (en) 2014-11-24 2021-03-02 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Capacitor and method for producing the same
US11854890B2 (en) 2014-11-24 2023-12-26 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Capacitor and method for producing the same
EP4354512A2 (de) 2014-11-24 2024-04-17 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Kondensator und verfahren zum herstellen desselben

Also Published As

Publication number Publication date
TWI234240B (en) 2005-06-11
WO2004025731A3 (de) 2004-08-19
US20050196923A1 (en) 2005-09-08
US7323388B2 (en) 2008-01-29
DE10240893A1 (de) 2004-03-18
TW200408067A (en) 2004-05-16
WO2004025731A2 (de) 2004-03-25

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