DE102016100018B4 - Integrierter schaltkreis mit einer oder einem paar von split-gate-flash-speicherzellen und verfahren zum bilden einer split-gate-speichervorrichtung - Google Patents

Integrierter schaltkreis mit einer oder einem paar von split-gate-flash-speicherzellen und verfahren zum bilden einer split-gate-speichervorrichtung Download PDF

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Abstract

Integrierter Schaltkreis (100), der eine Split-Gate-Flash-Speicherzelle (102) enthält, und Folgendes umfasst:ein Halbleitersubstrat (108), das eine erste Source/Drain-Region (106) und eine zweite Source/Drain-Region (104) enthält, die durch eine Kanalregion (114) voneinander getrennt sind, wobei die Kanalregion (114) einen ersten Abschnitt neben der ersten Source/Drain-Region (106) und einen zweiten Abschnitt neben der zweiten Source/Drain-Region (104) enthält;ein Auswahl-Gate (110), das über dem ersten Abschnitt der Kanalregion (114) beabstandet ist und von dem ersten Abschnitt der Kanalregion (114) durch ein Auswahl-Gate-Dielektrikum (116) getrennt ist;ein Speicher-Gate (112), das über dem zweiten Abschnitt der Kanalregion (114) beabstandet ist und von dem zweiten Abschnitt der Kanalregion (114) durch eine ladungsfangende dielektrische Struktur (118) getrennt ist; undeinen Oxid-Abstandshalter oder nitridfreien Abstandshalter (126), der in einer Seitenwandaussparung (1102) der ladungsfangenden dielektrischen Struktur (118) der zweiten Source/Drain-Region (104) am nächsten und direkt über dem zweiten Abschnitt der Kanalregion (114) angeordnet ist,wobei sich die ladungsfangende dielektrische Struktur (118) aufwärts entlang des Speicher-Gates (112) erstreckt und dadurch benachbarte Seitenwände des Auswahl-Gates (110) und des Speicher-Gates (112) voneinander trennt, und sich seitlich an einer Seitenwand des Speicher-Gates (112) vorbei erstreckt und dadurch einen Sims bildet, bevor sie an der Seitenwandaussparung (1102) endet.

Description

  • HINTERGRUND
  • Flash-Speicher ist ein elektronisches nicht-flüchtiges Computerspeichermedium, das schnell elektrisch gelöscht und neuprogrammiert werden kann. Er wird in einer breiten Vielzahl verschiedener elektronischer Vorrichtungen und Ausrüstungen verwendet. Übliche Arten von Flash-Speicherzellen sind Stacked-Gate-Speicherzellen und Split-Gate-Speicherzellen. Im Vergleich zu Stacked-Gate-Speicherzellen haben Split-Gate-Speicherzellen eine höhere Injizierungseffizienz, eine geringere Anfälligkeit für Kurzkanaleffekte und eine bessere Überlösch-Festigkeit.
  • Der für die vorliegende Erfindung relevante Stand der Technik ist gegeben durch US 2012 / 0 299 084 A1 , US 2010 / 0 255 670 A1 , DE 11 2013 005 974 T5 , US 2015 / 0 008 509 A1 , US 2012 / 0 252 171 A1 , US 2014 / 0 239 367 A1 und US 2006 / 0 086 970 A1 . Diese Dokumente beschreiben jeweils eine Halbleitervorrichtung mit einer Steuerungs-Gateelektrode und einer Speicher-Gateelektrode, die nebeneinander und/oder übereinander liegen.
  • Figurenliste
  • Die Aufgabe der vorliegenden Erfindung liegt darin, einen integrierten Schaltkreis oder ein Herstellungsverfahren wie aus dem Stand der Technik bekannt zu verbessern. Diese Aufgabe wird gelöst durch die vorliegende Erfindung, die gemäß dem Gegenstand der unabhängigen Ansprüche gegeben ist. Besondere Ausführungsformen der vorliegenden Erfindung sind durch die Merkmale der abhängigen Ansprüche gegeben.
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie zusammen mit den beiliegenden Figuren gelesen werden. Es ist anzumerken, dass, gemäß der üblichen Praxis in der Industrie, verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen Merkmale können im Interesse der Klarheit der Darstellung beliebig vergrößert oder verkleinert werden.
    • 1 veranschaulicht eine Querschnittsansicht eines Paares Split-Gate-Flash-Speicherzellen gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 2 veranschaulicht ein Flussdiagramm einiger Ausführungsformen eines Verfahrens zum Bilden Split-Gate-Speicherzellen.
    • 3-19 veranschaulichen einige Ausführungsformen von Querschnittsansichten auf verschiedenen Stufen der Herstellung eines Verfahrens zum Bilden Split-Gate-Flash-Speicherzellen.
  • DETAILLIERTE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen umfassen, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen umfassen, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
  • Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
  • Moderne integrierte Schaltkreise (Integrated Circuits, ICs) enthalten oft Logikbauelemente und eingebetteten Speicher, die auf einem einzelnen Substrat oder Die angeordnet sind. Eine Art von eingebettetem Speicher, der in solchen ICs enthalten ist, ist Split-Gate-Flash-Speicher. Eine Split-Gate-Speicherzelle enthält eine Source-Region und eine Drain-Region, die innerhalb eines Halbleitersubstrats angeordnet sind und die durch eine Kanalregion voneinander getrennt sind. Ein Auswahl-Gate (Select Gate, SG) ist über einem ersten Abschnitt der Kanalregion dem Drain am nächsten angeordnet und ist von der Kanalregion durch ein SG-Dielektrikum getrennt. Ein Speicher-Gate (Memory Gate, MG) ist neben einer Seitenwand des SG und über einem zweiten Abschnitt der Kanalregion der Quelle am nächsten angeordnet und ist von der Kanalregion durch eine ladungsfangende dielektrische Schicht getrennt. Ein Nitrid-Abstandshalter, der während der Bildung von Logikbauelementen auf dem Die als ein Nebenprodukt gebildet werden kann, kann entlang einer Seitenwand der ladungsfangenden dielektrischen Schicht und über der Kanalregion der Quelle am nächsten angeordnet werden.
  • Während des Betriebes kann das SG aktiviert werden, um einen Stromfluss durch die Kanalregion zu ermöglichen (zum Beispiel einen Fluss von negativ geladenen Elektronen zwischen den Source- und Drain-Regionen herbeizuführen). Während das SG aktiviert ist, kann eine große positive Spannung an das MG angelegt werden, wodurch Elektronen von der Kanalregion in Richtung des MG gezogen werden. Einige dieser Elektronen setzen sich in der ladungsfangenden Schicht fest, wodurch die Schwellenspannung (Vt) der Speicherzelle geändert wird. Die resultierende Vt entspricht dem in der Zelle gespeicherten Datenzustand. Wenn beispielsweise mehr als eine zuvor festgelegte Ladungsmenge in der ladungsfangenden Schicht sitzt (wenn zum Beispiel die Größenordnung von Vt größer als eine zuvor festgelegte Vt ist), dann sagt man, dass die Zelle einen ersten Datenzustand speichert (zum Beispiel eine logische „0“), während man in dem Fall, wo weniger als die zuvor festgelegte Ladungsmenge in der ladungsfangenden Schicht sitzt (wenn zum Beispiel die Größenordnung von Vt kleiner als die zuvor festgelegte Vt ist), davon spricht, dass die Zelle einen zweiten Datenzustand speichert (zum Beispiel eine logische „1“). Durch Anlegen geeigneter Vorspannungsbedingungen an die Zelle können Elektronen in der ladungsfangenden Schicht angeordnet oder von ihr abgezogen werden, um entsprechende Datenzustände für die Zelle einzustellen. Auf diese Weise können Daten in die Speicherzellen geschrieben und aus ihr lesen werden.
  • Unglücklicherweise kann der Nitrid-Abstandshalter, der längs des ladungsfangenden Dielektrikums und über der Kanalregion angeordnet ist, Anomalien beim Speichern und Abziehen von Ladung verursachen. Diese Anomalien zeigen sich umso deutlicher, je mehr Lese- und Schreibvorgänge die Zelle durchläuft. Zum Beispiel kann der Nitrid-Abstandshalter aufgrund des Vorhandenseins des Nitrid-Abstandshalters über der Kanalregion dazu neigen, unerwünschterweise Ladungen zu fangen und die Vt der Zelle von erwarteten Werten fort zu verschieben, insbesondere wenn die Zelle altert und immer mehr Lese- und Schreibvorgänge in ihr ausgeführt werden.
  • Die vorliegende Offenbarung betrifft eine Split-Gate-Flash-Speicherzelle, wobei ein nitridfreier Abstandshalter oder ein Oxid-Abstandshalter, die beide für ein Ladungsfangen relativ unempfänglich sind, in eine Seitenwandaussparung der ladungsfangenden Schicht der Quelle am nächsten eingeführt wird. Somit kann sich dieser eingeführte Abstandshalter entlang der Seitenwandaussparung der ladungsfangenden Schicht direkt über einem Außenrandabschnitt der Kanalregion erstrecken und kann sich aufwärts entlang der MG-Seitenwand (oder entlang einer MG-Abstandshalterseitenwand) erstrecken, wodurch unerwünschtes Ladungsfangen begrenzt wird. In einigen Ausführungsformen, wenn noch ein Nitrid-Abstandshalter für den Split-Gate-Flash-Speicher vorhanden ist, „drückt“ der eingeführte Abstandshalter praktisch den Nitridseitenwand-Abstandshalter nach außen, so dass der Nitrid-Abstandshalter nicht mehr über der Kanalregion liegt. Auf diese Weise begrenzt der nitridfreie Abstandshalter oder Oxid-Abstandshalter unerwünscht erfasste Ladungen und stellt eine Flash-Speicherzelle mit guter Leistung über einen langen Zeitraum bereit.
  • 1 veranschaulicht eine Querschnittsansicht einiger Ausführungsformen eines integrierten Schaltkreises 100, der ein Paar Split-Gate-Speicherzellen umfasst, die auf einem Halbleitersubstrat 108 angeordnet sind. Das Paar Split-Gate-Speicherzellen enthält erste und zweite Speicherzellen 102a, 102b, die dafür konfiguriert sind, separate Datenzustände zu speichern, und die allgemein Spiegelbilder voneinander um eine Symmetrieachse 103 sind. In der Regel enthält der integrierte Schaltkreis 100 Hunderte, Tausende, Millionen, Milliarden usw. solcher Speicherzellen, aber nur ein einzelnes Paar ist aus Gründen der Einfachheit und besseren Verständlichkeit veranschaulicht.
  • Die ersten und zweiten Speicherzellen 102a, 102b enthalten erste und zweite einzelne Source-Regionen 104a bzw. 104b und eine gemeinsame Drain-Region 106, die von den ersten und zweiten Speicherzellen gemeinsam genutzt werden. Es versteht sich, dass zwar die Region 106 als eine „gemeinsame Drain-Region“ beschrieben ist und die Regionen 104a, 104b als „einzelne Source-Regionen“ beschrieben sind, dass aber auch die Funktionalität dieser Regionen während einiger Betriebsmodi und/oder in einigen anderen Implementierungen vertauscht werden kann, dergestalt, dass „der gemeinsame Drain 106“ als eine gemeinsame Source-Region fungieren kann und die „einzelnen Source-Regionen 104a, 104b“ als einzelne Drain-Regionen fungieren können. Somit sind die Begriffe „Source“ und „Drain“ in dieser Hinsicht gegeneinander austauschbar und können generisch als „Source/Drain“-Regionen bezeichnet werden.
  • Die ersten und zweiten Speicherzellen 102a, 102b enthalten außerdem erste und zweite Auswahl-Gates 110a bzw. 110b und erste und zweite Speicher-Gates 112a bzw. 112b. Das erste Auswahl-Gate 110a und das erste Speicher-Gate 112a sind über einer ersten Kanalregion 114a angeordnet, die die erste einzelne Source-Region 104a und die gemeinsame Drain-Region 106 trennt. Das zweite Auswahl-Gate 110b und das zweite Speicher-Gate 112b sind über einer zweiten Kanalregion 114b angeordnet, die die zweite einzelne Source-Region 104b und die gemeinsame Drain-Region 106 trennt.
  • Ein Auswahl-Gate-Dielektrikum 116a, 116b, wie zum Beispiel Siliziumdioxid oder ein dielektrisches Material mit hohem κ-Wert, ist unter den ersten und zweiten Auswahl-Gates 110a, 110b angeordnet und trennt die ersten und zweiten Auswahl-Gates von dem Halbleitersubstrat 108. Eine ladungsfangende dielektrische Struktur 118a, 118b trennt die ersten und zweiten Speicher-Gates 112a, 112b von dem Halbleitersubstrat 108. Somit sind die ersten und zweiten Speicher-Gates 112a, 112b auf einem Sims angeordnet, der der Oberseite der ladungsfangenden dielektrischen Struktur 118a, 118b entspricht. Die ladungsfangende dielektrische Struktur 118a, 118b kann sich ebenfalls vertikal aufwärts zwischen benachbarten Seitenwänden des ersten Auswahl-Gate 110a und des ersten Speicher-Gate 112a und zwischen benachbarten Seitenwänden des zweiten Auswahl-Gate 110b und des zweiten Speicher-Gate 112b erstrecken, um eine Isolierung dazwischen bereitzustellen.
  • In einigen Ausführungsformen umfasst die ladungsfangende dielektrische Struktur 118a, 118b eine ladungsfangende Schicht 119 (zum Beispiel eine Nitridschicht oder eine Schicht aus nach dem Zufallsprinzip angeordneten kugelförmigen Siliziumpunkten), die zwischen zwei dielektrischen Schichten 117, 121 (zum Beispiel Oxidschichten) angeordnet ist. Während des Betriebes der ersten und zweiten Speicherzellen 102a, 102b, sind die dielektrischen Schichten 117, 121 so strukturiert, dass sie eine Elektronentunnelung zu und von der ladungsfangenden Schicht 119 unterstützen, dergestalt, dass die ladungsfangende Schicht 119 gefangene Elektronen zurückhalten kann, die die Schwellenspannung der Split-Gate-Flash-Speicherzellen 102a, 102b in einer diskreten Weise ändern, die verschiedenen Datenzuständen entspricht, die in den Split-Gate-Flash-Speicherzellen 102a, 102b gespeichert sind.
  • Speicher-Gate-Seitenwandabstandshalter 120a, 120b sind auf Außenrändern der Simse angeordnet, die durch die Oberseite der ladungsfangenden dielektrischen Struktur 118a, 118b gebildet werden. In einigen Ausführungsformen umfassen die Speicher-Gate-Seitenwandabstandshalter 120a, 120b erste, innere Speicher-Gate-Abstandshalter 122 und zweite, äußere Speicher-Gate-Abstandshalter 124. Die ersten Speicher-Gate-Abstandshalter 122 sind auf Simsen der ersten und zweiten Speicher-Gates 112a, 112b angeordnet und erstrecken sich entlang äußerer Seitenwände der ersten und zweiten Speicher-Gates 112a, 112b. Die zweiten Speicher-Gate-Abstandshalter 124 sind auf der ladungsfangenden dielektrischen Struktur 118a, 118b angeordnet und erstrecken sich entlang äußerer Seitenwände der ersten Speicher-Gate-Abstandshalter 122.
  • Nitridfreie oder Oxid-Abstandshalter 126a, 126b sind in Seitenwandausnehmungen der ladungsfangenden dielektrischen Struktur 118a, 118b ausgebildet und können sich aufwärts entlang einer äußeren Seitenwand der zweiten Speicher-Gate-Abstandshalter 124 über einen äußeren Rand der Kanalregionen 114a, 114b den einzelne Source-Regionen 104a, 104b am nächsten erstrecken. Das Material der nitridfreien oder Oxid-Abstandshalter 126a, 126b kann außerdem entlang einer inneren Seitenwand der Auswahl-Gates 110a, 110b (siehe 128a, 128b) angeordnet und können sich in einer Seitenwandaussparung innerhalb von SG-Dielektrika 116a, 116b. Die nitridfreien oder Oxid-Abstandshalter 126a, 126b können jeweils eine Oberseite haben, die so verjüngt ist, dass sie eine erste Höhe an den Speicher-Gate-Seitenwandabstandshaltern 120a, 120b und eine zweite, reduzierte Höhe näher an den ersten und zweiten einzelnen Source-Regionen 104a, 104b hat.
  • Nitridseitenwandabstandshalter 130a, 130b, wie zum Beispiel aus Siliziumnitrid (zum Beispiel Si3N4) oder Siliziumoxynitrid (SiOxNy), können sich entlang äußeren Seitenwänden der nitridfreien oder Oxid-Abstandshalter 126a, 126b erstrecken. Ein Zwischenschichtdielektrikum (Inter-Layer Dielectric, ILD) 132, wie zum Beispiel Siliziumdioxid oder ein dielektrisches Material mit niedrigem κ-Wert, ist über der Struktur angeordnet, und Kontakte 134 erstrecken sich abwärts durch die ILD-Schicht 132, um einen Kontakt mit einer Silicidschicht 136 auf einer oberen Region der einzelnen Source-Regionen 104a, 104b und der gemeinsamen Drain-Region 106 herzustellen.
  • Durch Positionieren der Oxid-Abstandshalterschicht oder des nitridfreien Abstandshalters 126a, 126b über einem Randabschnitt von Kanalregionen 114a, 114b „schieben“ die Abstandshalter 126a, 126b die Nitridseitenwandabstandshalter 130a, 130b nach außen, wodurch ein unerwünschtes Ladungsfangen aufgrund der Nitridseitenwandabstandshalter 130a, 130b begrenzt wird. Somit wird die Vt-Degradation über die Lebensdauer der Speicherzellen 102a, 102b hinweg begrenzt.
  • In 2 ist ein Flussdiagramm einiger Ausführungsformen eines Verfahrens 200 für die Herstellung eines integrierten Schaltkreises dargestellt.
  • Bei 202 wird ein Paar Auswahl-Gates über einem Halbleitersubstrat ausgebildet.
  • Bei 204 wird eine ladungsfangende Schicht über dem Paar Auswahl-Gates und über dem Halbleitersubstrat ausgebildet. Dann wird eine Speicher-Gate-Schicht über der ladungsfangenden Schicht ausgebildet.
  • Bei 206 wird eine erste Speicher-Gate-Abstandshalterschicht konformal über der Speicher-Gate-Schicht ausgebildet.
  • Bei 208 werden die erste Speicher-Gate-Abstandshalterschicht und die Speicher-Gate-Schicht zurückgeätzt, um Speicher-Gate-Vorläufer und erste Speicher-Gate-Abstandshalter herzustellen. Die Speicher-Gate-Vorläufer werden entlang äußerer Seitenwände des Paares von Auswahl-Gates und zwischen benachbarten Seitenwänden der Auswahl-Gates ausgebildet. Die ersten Speicher-Gate-Abstandshalter werden entlang Simsen in den Speicher-Gate-Vorläufern angeordnet, wobei sich die Simse an äußeren Seitenwänden der Speicher-Gate-Vorläufer befinden.
  • Bei 210 werden die Speicher-Gate-Vorläufer eingerückt, um Seitenwände der ladungsfangenden Schicht freizulegen und Speicher-Gates entlang den äußeren Seitenwänden des Paares von Auswahl-Gates zu bilden.
  • Bei 212 werden zweite Speicher-Gate-Abstandshalter entlang äußerer Seitenwände der ersten Speicher-Gate-Abstandshalter und entlang der frei liegenden Seitenwände der ladungsfangenden Schicht ausgebildet.
  • Bei 214 wird das übrige Speicher-Gate Material zwischen benachbarten Seitenwänden der benachbarten Auswahl-Gates entfernt.
  • Bei 216 werden Abschnitte der ladungsfangenden Schicht, die nicht durch die Speicher-Gates und Speicher-Gate-Abstandshalter bedeckt sind, entfernt.
  • Bei 218 wird ein Oxid-Abstandshalter oder nitridfreier Abstandshalter entlang äußeren Seitenwänden der zweiten Speicher-Gate-Abstandshalter und entlang äußeren Seitenwänden der ladungsfangenden Schicht ausgebildet. Der Oxid- oder nitridfreie Abstandshalter erstreckt sich unter den zweiten Speicher-Gate-Abstandshaltern.
  • Bei 220 werden Nitridseitenwandabstandshalter entlang innerer Seitenwände der Auswahl-Gates und äußeren Seitenwände der Oxid- oder nitridfreien Abstandshalter ausgebildet.
  • Bei 222 wird ein Ionenimplantationsvorgang ausgeführt, um Source/Drain-Regionen zu bilden. Eine Silicidschicht, wie zum Beispiel ein Nickelsilicid, wird über den Source/Drain-Regionen ausgebildet.
  • Bei 224 wird eine ILD-Schicht über der Struktur ausgebildet. Die Struktur wird dann planarisiert, und Kontakte werden durch die ILD-Schicht hindurch ausgebildet, um eine ohmsche Verbindung zu den Source/Drain-Regionen herzustellen.
  • In den 3-19 sind Querschnittsansichten eines Verfahrens zum Bilden eines Paares Split-Gate-Speicherzellen gemäß einigen Ausführungsformen gezeigt. Obgleich die 3-19 in Bezug auf das Verfahren 200 beschrieben sind, versteht es sich, dass die in den 3-19 offenbarten Strukturen nicht auf ein solches Verfahren beschränkt sind.
  • 3 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 300, die Handlung 202 entspricht.
  • Wie in Querschnittsansicht 300 gezeigt, wird ein Halbleitersubstrat 108 bereitgestellt. Eine Auswahl-Gate-Dielektrikumschicht 116' wird auf dem Halbleitersubstrat 108 ausgebildet, und eine Auswahl-Gate-Schicht wird über der Auswahl-Gate-Dielektrikumschicht 116' ausgebildet. Dann wird eine Auswahl-Gate (SG)-Hartmaske 302a, 302b über der Auswahl-Gate-Schicht ausgebildet, und es wird ein Ätzvorgang ausgeführt, während sich die SG-Hartmaske an ihrem Platz befindet, um ein Paar Auswahl-Gates 110a, 110b zu bilden. In einigen Ausführungsformen wird die SG-Hartmaske 302a, 302b durch einen Lithographieprozess ausgebildet, wobei eine Schicht aus Photoresistflüssigkeit auf die Auswahl-Gate-Schicht aufgeschleudert wird und der Photoresist durch Lithographie selektiv mit Licht bestrahlt wird. Der belichtete Resist wird dann entwickelt und kann die SG-Hartmaske 302a, 302b bilden oder kann dafür verwendet werden, eine Nitridschicht oder eine oder mehrere anderen Schichten zu strukturieren, um die SG-Hartmaske 302a, 302b zu bilden.
  • Das Halbleitersubstrat 108 kann vom n-Typ oder vom p-Typ sein und kann zum Beispiel ein Siliziumwafer sein, wie zum Beispiel ein Si-Volumenwafer oder ein Silizium-auf-Isolator (SOI)-Wafer. Falls vorhanden, umfasst ein SOI-Substrat eine aktive Schicht aus hochwertigem Silizium, die von einem Handle-Wafer durch eine vergrabene Oxidschicht getrennt ist. Die Auswahl-Gate-Dielektrikumschicht 116' kann ein Oxid sein, wie zum Beispiel Siliziumdioxid, oder ein dielektrisches Material mit hohem κ-Wert. Die Auswahl-Gates 110a, 110b bestehen aus einem leitfähigen Material, wie zum Beispiel dotiertem Polysilizium. Die SG-Hartmasken 302a, 302b enthalten oft Stickstoff und können in einigen Ausführungsformen Siliziumnitrid sein.
  • 4 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 400, die Handlung 204 entspricht.
  • Wie in Querschnittsansicht 400 gezeigt, wird eine ladungsfangende Schicht 118' über einer Oberseite der SG-Hartmasken 302a, 302b entlang Seitenwänden von SG-Hartmasken 302a, 302b, entlang Seitenwänden von Auswahl-Gates 110a, 110b und entlang Seitenwänden der SG-Dielektrikumschicht 116' ausgebildet. Dann wird eine Speicher-Gate (MG)-Schicht 112' über den Oberseiten und Seitenwänden der ladungsfangenden Schicht 118' ausgebildet.
  • In einigen Ausführungsformen kann die ladungsfangende Schicht 118' durch plasmaverstärktes chemisches Aufdampfen (PECVD) ausgebildet werden. In einigen Ausführungsformen enthält die ladungsfangende Schicht 118' eine ladungsfangende Siliziumnitridschicht, die zwischen zwei Siliziumdioxidschichten angeordnet ist, um einen Dreischichtstapel zu bilden, der gemeinhin als eine „ONO“-Schicht bezeichnet wird. In anderen Ausführungsformen kann die ladungsfangende Schicht 118' einen Silizium-reichen Nitridfilm oder eine Schicht aus Silizium-Nanopartikelpunkten oder einen sonstigen Film enthalten, der zum Beispiel Silizium, Sauerstoff und Stickstoff in verschiedene Stoichiometrien enthält. In einigen Ausführungsformen kann die MG Schicht 112' zum Beispiel dotiertes Polysilizium oder Metall sein. Die MG-Schicht 112' kann durch Abscheidungstechniken, wie zum Beispiel chemisches Aufdampfen (CVD) oder physikalisches Aufdampfen (PVD), ausgebildet werden.
  • 5 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 500, die Handlung 206 entspricht.
  • Wie in Querschnittsansicht 500 gezeigt, wird die erste Speicher-Gate-Abstandshalterschicht 122' über den Oberseiten und Seitenwänden der Speicher-Gate-Schicht 112' ausgebildet. Die erste Speicher-Gate-Abstandshalterschicht 122' kann eine konformale Schicht sein, die zum Beispiel aus Siliziumnitrid besteht. In einigen Ausführungsformen kann die erste Speicher-Gate-Abstandshalterschicht 122' durch plasmaverstärktes chemisches Aufdampfen (PECVD), chemisches Aufdampfen (CVD) oder physikalisches Aufdampfen (PVD) ausgebildet werden.
  • 6 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 600, die Handlung 208 entspricht.
  • Wie in Querschnittsansicht 600 gezeigt, werden erste MG-Abstandshalter 122 direkt entlang Seitenwänden der Speicher-Gate-Vorläufer 112a', 112b' ausgebildet. In einigen Ausführungsformen werden die ersten Speicher-Gate-Abstandshalter 122 durch Ausführen einer anisotropen Ätzung 602 ausgebildet, um die erste Speicher-Gate-Abstandshalterschicht 122' und die Speicher-Gate-Schicht 112' zurückzuätzen, um erste MG-Abstandshalter 122 und Speicher-Gate-Vorläufer 112a', 112b' zu bilden.
  • 7 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 700, die Handlung 210 entspricht.
  • Wie in Querschnittsansicht 700 gezeigt, wird eine zweite Ätzung 702 ausgeführt, um die Speicher-Gate-Vorläufer 112a', 112b' auszusparen, wodurch Speicher-Gates 112a, 112b gebildet werden. Die ersten Speicher-Gate-Abstandshalter 122 schützen die oberen Ecken der Speicher-Gates 112a, 112b während der zweiten Ätzung 702. In einigen Ausführungsformen kann die zweite Ätzung 702 unter Verwendung eines Trockenätzmittels (zum Beispiel einer RIE-Ätzung, einer Plasmaätzung usw.) oder eines Nassätzmittels (zum Beispiel Fluorwasserstoffsäure) ausgeführt werden. Die zweiten Ätzung 702 rückt die Speicher-Gate-Vorläufer auf ein Höhenniveau ein, das im Wesentlichen gleich dem der Auswahl-Gates 110a, 110b ist. Ein in der zweiten Ätzung 702 verwendetes Ätzmittel kann für die ladungsfangende Schicht 118' hoch-selektiv sein, um nicht die ladungsfangende Schicht 118' zu beschädigen.
  • 8 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 800, die Handlung 212 entspricht.
  • Wie in Querschnittsansicht 800 gezeigt, werden zweite MG-Abstandshalter 124 direkt auf äußeren Seitenwänden der ersten Speicher-Gate-Abstandshalter 122 und direkt über der ladungsfangenden Schicht 118' ausgebildet. Die zweiten MG-Abstandshalter 124 erstrecken sich entlang äußeren Seitenwänden der ersten MG-Abstandshalter 122. In einigen Ausführungsformen werden die zweiten Speicher-Gate-Abstandshalter 124 durch Abscheiden einer Nitridschicht über der gesamten Struktur und Ausführen einer anisotropen Ätzung zum Bilden zweiter MG-Abstandshalter 124 ausgebildet. In einigen Ausführungsformen umfassen die zweiten MG-Abstandshalter 124 Siliziumnitrid. Das Material der MG-Abstandshalter kann außerdem über Speicher-Gates 112a, 112b und an frei liegenden Seitenwänden der ladungsfangenden dielektrischen Schicht 118' angeordnet sein.
  • 9-10 veranschaulichen einige Ausführungsformen von Querschnittsansichten 900, 1000, die Handlung 214 entsprechen.
  • Wie in Querschnittsansicht 900 (9) gezeigt, wird eine Maske 904 über der Struktur strukturiert, und mit der Maske 904 an ihrem Platz wird eine dritte Ätzung 902 ausgeführt, um das übrige MG-Material zwischen benachbarten Auswahl-Gates 110a, 110b zu entfernen, was die Struktur von 10 zur Folge hat. In verschiedenen Ausführungsformen kann das in der dritten Ätzung 902 verwendete Ätzmittel ein Trockenätzmittel (zum Beispiel eine RIE-Ätzung, eine Plasmaätzung usw.) oder ein Nassätzmittel (zum Beispiel Fluorwasserstoffsäure) sein.
  • 10-11 veranschaulichen einige Ausführungsformen von Querschnittsansichten 1000, 1100, die Handlung 216 entsprechen.
  • Wie in Querschnittsansicht 1000 (10) gezeigt, wurde die Maske 904 entfernt, und eine vierte Ätzung 1002 wird dann ausgeführt, um frei liegende Abschnitte der ladungsfangenden Schicht 118' zu entfernen (d. h. Abschnitte der ladungsfangenden Schicht 118', die nicht durch die Speicher-Gates 112a, 112b bedeckt sind und nicht durch erste und zweite MG-Abstandshalter 122, 124 bedeckt). In einigen Ausführungsformen kann die vierte Ätzung 1002 unter Verwendung eines Trockenätzmittels (zum Beispiel einer RIE-Ätzung, einer Plasmaätzung usw.) oder eines Nassätzmittels (zum Beispiel Fluorwasserstoffsäure) ausgeführt werden, wodurch die Struktur von 11 entsteht.
  • Wie aus 11 zu erkennen ist, kann die vierte Ätzung 1002 Abschnitte der ladungsfangenden dielektrischen Schicht 118' entfernen, um die Oberseite des Halbleitersubstrats 108 freizulegen. Die vierte Ätzung 1002 kann außerdem äußere Seitenwandausnehmungen 1102 in der ladungsfangenden dielektrischen Struktur 118a, 118b bilden. Diese äußeren Seitenwandausnehmungen 1102 können ein gerundetes Querschnittsprofil oder ein konkaves Querschnittsprofil haben. In einigen Ausführungsformen kann die vierte Ätzung 1002 auch innere Seitenwandausnehmungen 1104 in dem SG-Dielektrikum 116a, 116b bilden. Der Betrag an Unterschneidung, um den diese Seitenwandausnehmungen die darüberliegenden Strukturen unterschneiden, kann über einen weiten Bereich variieren. Zum Beispiel können in einigen Ausführungsformen die äußeren Seitenwandausnehmungen 1102 eine am weitesten innen liegende Fläche haben, die direkt unter den ersten MG-Abstandshaltern 122 endet, aber in anderen Ausführungsformen können die äußeren Seitenwandausnehmungen 1102 eine am weitesten innen liegende Fläche haben, die direkt unter den zweiten MG-Abstandshaltern 124 endet.
  • 12 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1200, die Handlung 218 entspricht.
  • Wie in 12 gezeigt, wird eine Oxid-Abstandshalterschicht oder eine nitridfreie Abstandshalterschicht 126' über der Struktur ausgebildet. Die Oxid-Abstandshalterschicht oder die nitridfreie Abstandshalterschicht 126' kann eine konformale Schicht sein, die vollständig oder teilweise die inneren und äußeren Seitenwandausnehmungen 1102, 1104 ausfüllt. In einigen Ausführungsformen besteht die Oxid-Abstandshalterschicht aus Siliziumdioxid und wird durch chemisches Aufdampfen (CVD), Plasmaaufdampfen (PVD), Aufschleudertechniken oder anderen geeignete Techniken ausgebildet. Die nitridfreie Abstandshalterschicht ist eine dielektrische Schicht, die kein Nitrid enthält.
  • 13 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1300, die Handlung 218 entspricht.
  • Wie in 13 gezeigt, wird eine fünfte Ätzung 1302 ausgeführt, um einen Oxid-Abstandshalter oder nitridfreien Abstandshalter 126a, 126b entlang äußerer Seitenwände der zweiten MG-Abstandshalter 124 zu bilden. Die fünfte Ätzung kann außerdem Oxid-Abstandshalter oder nitridfreie Abstandshalter 128a, 128b an der inneren Seitenwand von Auswahl-Gates 110a, 110b zurücklassen. In einigen Ausführungsformen ist die fünfte Ätzung 1302 eine anisotrope Ätzung, wie zum Beispiel eine hoch-vertikale Plasmaätzung.
  • 14 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1400, die Handlung 220 entspricht.
  • Wie in Querschnittsansicht 1400 gezeigt, wird einen Nitrid-Abstandshaltermaterial 130' über der Struktur ausgebildet. In einigen Ausführungsformen kann das Seitenwandabstandshaltermaterial 130' Siliziumnitrid sein. In einigen Ausführungsformen wird das Nitrid-Abstandshaltermaterial 130' gleichzeitig mit einem Seitenwandabstandshalter ausgebildet, der entlang Seitenwänden einer Gate-Elektrode auf einer Logikregion des Halbleitersubstrats 108 ausgebildet wird. Die Logikregion kann von einer Speicherregion getrennt sein, wo die Split-Gate-Speichervorrichtung ausgebildet wird.
  • 15 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1500, die Handlung 220 entspricht.
  • Wie in Querschnittsansicht 1500 gezeigt, wird das Nitrid-Abstandshaltermaterial 130' geätzt, um Nitridseitenwandabstandshalter 130a, 130b zu bilden, die sich entlang äußeren Seitenwänden der Oxid-Abstandshalterschicht oder der nitridfreien Abstandshalterschicht 126 erstrecken. Durch Positionieren der Oxid-Abstandshalter oder der nitridfreien Abstandshalter 126a, 126b über der Kanalregion zwischen Source/Drain-Regionen „schieben“ die Abstandshalter 126a, 126b die Nitridseitenwandabstandshalter 130a, 130b nach außen, wodurch ein unerwünschtes Ladungsfangen in dem fertigen Bauelement begrenzt wird.
  • 16 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1600, die Handlung 222 entspricht.
  • Wie in Querschnittsansicht 1600 gezeigt, wird eine Ionenimplantation 1602 ausgeführt, um einzelne Source-Regionen 104a, 104b und eine gemeinsame Drain-Region 106 in dem Halbleitersubstrat 108 zu bilden. Eine Silicidschicht 136 wird über den einzelnen Source-Regionen 104a, 104b und der gemeinsamen Drain-Region 106 ausgebildet, um eine ohmsche Verbindung mit den einzelnen Source-Regionen und der gemeinsamen Drain-Region zu ermöglichen. Alternativ können die einzelnen Source-Regionen 104a, 104b und die gemeinsame Drain-Region 106 anstatt durch Ionenimplantation auch durch Bilden einer stark dotierten Schicht über der Struktur ausgebildet werden, und Dotanden können aus der stark dotierten Schicht in das Substrat ausdiffundiert werden, um einzelne Source-Regionen 104a, 104b und die gemeinsame Drain-Region 106 zu bilden. In einigen Ausführungsformen richten sich die einzelnen Source-Regionen 104a, 104b und die gemeinsame Drain-Region 106 von selbst auf Ränder der Nitrid-Abstandshalter 130a, 130b oder nitridfreien oder Oxid-Abstandshalter 126, 128 aus.
  • 17 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1700, die Handlung 224 entspricht.
  • Wie in Querschnittsansicht 1700 gezeigt, wird eine Zwischenschichtdielektrikum (ILD)-Schicht 132, zum Beispiel ein Material mit niedrigem κ-Wert, ausgebildet, um Räume über der Silicidschicht 136 auszufüllen und das Werkstück zu bedecken. Außerdem wird ein Planarisierungsprozess auf der Struktur von 17 ausgeführt, um die CMP-Ebene 1702 zu erreichen, wie in den 17-18 gezeigt.
  • 18 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1800, die Handlung 224 entspricht.
  • Wie in 18 gezeigt, wird ein Planarisierungsprozess ausgeführt, um Auswahl-Gates 110a, 110b, Speicher-Gates 112a, 112b, die ladungsfangende dielektrische Struktur 118a, 118b, erste Speicher-Gate-Abstandshalter 122 und zweite Speicher-Gate-Abstandshalter 124 zu bilden. Diese Strukturen haben Oberseiten, die entlang einer horizontalen Ebene 1702 planarisiert sind. Siehe auch 17, die die horizontale Ebene 1702 veranschaulicht, bevor die Planarisierung ausgeführt wird. Es ist anzumerken, dass der Abstand der horizontalen Ebene 1702 über der Oberseite des Halbleitersubstrats 108 in Abhängigkeit von der Implementierung über einen weiten Bereich variieren kann. Zum Beispiel kann in einigen anderen Ausführungsformen die horizontale Ebene 1702, auf der die Planarisierung vollendet ist, höher sein als veranschaulicht, wodurch einige oder alle Abschnitte den SG-Hartmasken 302a, 302b an ihrem Platz in der fertigen hergestellten Struktur verbleiben. In anderen Ausführungsformen kann die horizontale Ebene 1702 jedoch niedriger sein als veranschaulicht, wobei größere Abschnitte der veranschaulichten Strukturen entfernt werden; wobei zum Beispiel eventuell obere Abschnitte von Abstandshaltern 126a, 126b entfernt werden, um Abstandshalter 126a, 126b mit einer planaren Oberseite zurückzulassen.
  • 19 veranschaulicht einige Ausführungsformen einer Querschnittsansicht 1900, die Handlung 224 entspricht.
  • Wie in Querschnittsansicht 1900 gezeigt, werden Kontakte 134 durch die ILD-Schicht 132 hindurch ausgebildet, die sich zu den einzelnen Source-Regionen 104a, 104b und der gemeinsamen Drain-Region 106 erstrecken. In einigen Ausführungsformen umfassen die Kontakte 134 ein Metall, wie zum Beispiel Kupfer, Gold oder Wolfram. In einigen Ausführungsformen werden die Kontakte 134 ausgebildet, indem man eine strukturierte Ätzung ausführt, um Öffnungen in der ILD-Schicht 132 zu erzeugen, gefolgt vom Ausfüllen der Öffnungen mit einem Metall.
  • Somit betrifft die vorliegende Offenbarung einen integrierten Schaltkreis, der eine Split-Gate-Flash-Speicherzelle enthält. In einigen Ausführungsformen enthält der integrierte Schaltkreis ein Halbleitersubstrat, das erste und zweite Source/Drain-Regionen aufweist, die durch eine Kanalregion voneinander sind getrennt. Die Kanalregion enthält einen ersten Abschnitt neben der ersten Source/Drain-Region und einen zweiten Abschnitt neben der zweiten Source/Drain-Region. Ein Auswahl-Gate ist über dem ersten Abschnitt der Kanalregion beabstandet und ist von dem ersten Abschnitt der Kanalregion durch ein Auswahl-Gate-Dielektrikum getrennt. Ein Speicher-Gate ist über dem zweiten Abschnitt der Kanalregion beabstandet und ist von dem zweiten Abschnitt der Kanalregion durch eine ladungsfangende dielektrische Struktur getrennt. Die ladungsfangende dielektrische Struktur erstreckt sich aufwärts entlang des Speicher-Gates, um benachbarte Seitenwände des Auswahl-Gates und des Speicher-Gates voneinander zu trennen. Ein Oxid-Abstandshalter oder nitridfreier Abstandshalter ist in einer Seitenwandaussparung der ladungsfangenden dielektrischen Struktur der zweiten Source/Drain-Region am nächsten angeordnet.
  • In anderen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Schaltkreis, der ein Paar Split-Gate-Flash-Speicherzellen enthält. Der integrierte Schaltkreis enthält ein Halbleitersubstrat, das eine gemeinsame Source/Drain-Region und erste und zweite einzelne Source/Drain-Regionen aufweist, die von der gemeinsamen Source/Drain-Region durch erste bzw. zweite Kanalregionen getrennt sind. Erste und zweite Auswahl-Gates sind über den ersten bzw. zweiten Kanalregionen beabstandet und sind von den ersten und zweiten Kanalregionen durch erste bzw. zweite Auswahl-Gate-Dielektrika getrennt. Erste und zweite Speicher-Gates sind über den ersten bzw. zweiten Kanalregionen beabstandet und sind von dem Halbleitersubstrat durch eine ladungsfangende dielektrische Struktur getrennt. Die ladungsfangende dielektrische Struktur erstreckt sich aufwärts entlang äußeren Seitenwänden der ersten und zweiten Auswahl-Gates, um die äußeren Seitenwände der Auswahl-Gates von inneren Seitenwänden der Speicher-Gates zu trennen. Ein Oxid-Abstandshalter oder nitridfreier Abstandshalter ist in einer Seitenwandaussparung der ladungsfangenden dielektrischen Struktur der ersten oder zweiten einzelnen Source/Drain-Region am nächsten angeordnet.
  • In einer weiteren Ausführungsform betrifft die vorliegende Offenbarung ein Verfahren zum Bilden einer Split-Gate-Speichervorrichtung. In diesem Verfahren wird ein Paar Auswahl-Gates über einem Halbleitersubstrat ausgebildet. Eine ladungsfangende Schicht wird über dem Halbleitersubstrat und entlang äußeren Seitenwänden der Auswahl-Gates ausgebildet. Speicher-Gates werden über der ladungsfangenden Schicht ausgebildet. Die Speicher-Gates sind neben der äußeren Seitenwänden des Paares von Auswahl-Gates und sind von den äußeren Seitenwänden des Paares von Auswahl-Gates durch die ladungsfangende Schicht getrennt. Speicher-Gate-Abstandshalter werden entlang äußeren Seitenwänden der Speicher-Gates ausgebildet. Abschnitte der ladungsfangenden Schicht, die nicht durch die Speicher-Gates und die Speicher-Gate-Abstandshalter bedeckt sind, werden entfernt, um Seitenwandausnehmungen in der ladungsfangenden Schicht unter äußeren Seitenwänden der Speicher-Gate-Abstandshalter zurückzulassen. Ein Oxid-Abstandshalter oder nitridfreier Abstandshalter wird dann entlang äußeren Seitenwänden der Speicher-Gate-Abstandshalter ausgebildet. Der Oxid-Abstandshalter oder nitridfreie Abstandshalter erstreckt sich in die Seitenwandaussparung in der ladungsfangenden Schicht hinein.
  • Es versteht sich, dass in dieser schriftlichen Beschreibung sowie in den folgenden Ansprüchen die Begriffe „erster“, „zweiter“, „dritter“ usw. lediglich generische Identifikatoren sind, die zur Vereinfachung der Beschreibung verwendet werden, um zwischen verschiedenen Elementen einer Figur oder einer Reihe von Figuren zu unterscheiden. Diese Begriffe implizieren aus sich selbst heraus keine zeitliche Reihenfolge oder strukturelle Nähe für diese Elemente und sollen keine entsprechenden Elemente in anderen veranschaulichten Ausführungsformen und/oder nicht-veranschaulichten Ausführungsformen beschreiben. Zum Beispiel muss „eine erste dielektrische Schicht“, die in Verbindung mit einer ersten Figur beschrieben ist, nicht unbedingt einer „ersten dielektrischen Schicht“ entsprechen, die in Verbindung mit einer zweiten Figur beschrieben ist (und kann zum Beispiel sogar einer „zweiten dielektrischen Schicht“ in der zweiten Figur entsprechen), und muss nicht unbedingt einer „ersten dielektrischen Schicht“ in einer nicht-veranschaulichten Ausführungsform entsprechen.

Claims (18)

  1. Integrierter Schaltkreis (100), der eine Split-Gate-Flash-Speicherzelle (102) enthält, und Folgendes umfasst: ein Halbleitersubstrat (108), das eine erste Source/Drain-Region (106) und eine zweite Source/Drain-Region (104) enthält, die durch eine Kanalregion (114) voneinander getrennt sind, wobei die Kanalregion (114) einen ersten Abschnitt neben der ersten Source/Drain-Region (106) und einen zweiten Abschnitt neben der zweiten Source/Drain-Region (104) enthält; ein Auswahl-Gate (110), das über dem ersten Abschnitt der Kanalregion (114) beabstandet ist und von dem ersten Abschnitt der Kanalregion (114) durch ein Auswahl-Gate-Dielektrikum (116) getrennt ist; ein Speicher-Gate (112), das über dem zweiten Abschnitt der Kanalregion (114) beabstandet ist und von dem zweiten Abschnitt der Kanalregion (114) durch eine ladungsfangende dielektrische Struktur (118) getrennt ist; und einen Oxid-Abstandshalter oder nitridfreien Abstandshalter (126), der in einer Seitenwandaussparung (1102) der ladungsfangenden dielektrischen Struktur (118) der zweiten Source/Drain-Region (104) am nächsten und direkt über dem zweiten Abschnitt der Kanalregion (114) angeordnet ist, wobei sich die ladungsfangende dielektrische Struktur (118) aufwärts entlang des Speicher-Gates (112) erstreckt und dadurch benachbarte Seitenwände des Auswahl-Gates (110) und des Speicher-Gates (112) voneinander trennt, und sich seitlich an einer Seitenwand des Speicher-Gates (112) vorbei erstreckt und dadurch einen Sims bildet, bevor sie an der Seitenwandaussparung (1102) endet.
  2. Integrierter Schaltkreis nach Anspruch 1, der des Weiteren Folgendes umfasst: einen Speicher-Gate-Seitenwandabstandshalter (120), der auf dem Sims angeordnet ist und der sich aufwärts entlang der Seitenwand des Speicher-Gates (112) erstreckt.
  3. Integrierter Schaltkreis nach Anspruch 2, wobei sich der Oxid-Abstandshalter oder nitridfreie Abstandshalter (126) aufwärts entlang einer äußeren Seitenwand des Speicher-Gate-Seitenwandabstandshalters (120) erstreckt und eine Oberseite hat, die so verjüngt ist, dass sie eine erste Höhe an dem Speicher-Gate-Seitenwandabstandshalter (120) und eine zweite, reduzierte Höhe näher an der zweiten Source/Drain-Region (104) hat.
  4. Integrierter Schaltkreis nach Anspruch 3, wobei sich die Seitenwandaussparung (1102), in der der Oxid-Abstandshalter oder nitridfreie Abstandshalter (126) angeordnet ist, unter dem Speicher-Gate-Seitenwandabstandshalter (120) erstreckt.
  5. Integrierter Schaltkreis nach einem der Ansprüche 2 bis 4, wobei der Speicher-Gate-Seitenwandabstandshalter (120) einen ersten, inneren Seitenwandabstandshalter (122) umfasst, der auf dem Sims angeordnet ist, und einen zweiten, äußeren Seitenwandabstandshalter (124) umfasst, der auf dem Sims angeordnet ist und den ersten, inneren Seitenwandabstandshalter (122) berührt.
  6. Integrierter Schaltkreis nach einem der vorangehenden Ansprüche, wobei die ladungsfangende dielektrische Schicht (118) eine Nitridschicht (119) umfasst, die zwischen einer ersten dielektrischen Schicht (117) und einer zweiten dielektrischen Schicht (121) angeordnet ist, oder wobei die ladungsfangende dielektrische Schicht (118) eine Schicht (119) aus kugelförmigen Siliziumpunkten umfasst, die zwischen einer ersten dielektrischen Schicht (117) und einer zweiten dielektrischen Schicht (121) angeordnet ist.
  7. Integrierter Schaltkreis nach einem der vorangehenden Ansprüche, wobei der Oxid-Abstandshalter oder nitridfreie Abstandshalter (126) aus Siliziumdioxid gebildet ist und die Seitenwandaussparung (1102) ein konkaves oder gerundetes Querschnittsprofil hat.
  8. Integrierter Schaltkreis nach einem der vorangehenden Ansprüche, der des Weiteren Folgendes umfasst: einen Nitrid-Abstandshalter (130), der entlang einer äußeren Seitenwand des Oxid-Abstandshalters (126) nahe der zweiten Source/Drain-Region (104) angeordnet ist.
  9. Integrierter Schaltkreis, der ein Paar von Split-Gate-Flash-Speicherzellen (102a, 102b) enthält, und Folgendes umfasst: ein Halbleitersubstrat (108), das eine gemeinsame Source/Drain-Region (106) und eine erste einzelne Source/Drain-Region (104a) und eine zweite einzelne Source/Drain-Region (104b) enthält, die von der gemeinsamen Source/Drain-Region (106) durch eine erste Kanalregion (114a) und eine zweite Kanalregion (114b) getrennt sind; ein erstes Auswahl-Gate (110a) und ein zweites Auswahl-Gate (110b), die über der ersten Kanalregion (114a) und der zweiten Kanalregion (114b) beabstandet und von der ersten Kanalregion (114a) und der zweiten Kanalregion (114b) durch ein erstes Auswahl-Gate-Dielektrikum (116a) und ein zweites Auswahl-Gate-Dielektrikum (116b) getrennt sind; ein erstes Speicher-Gate (112a) und ein zweites Speicher-Gate (112b), die über der ersten Kanalregion (114a) und der zweiten Kanalregion (114b) beabstandet sind und von dem Halbleitersubstrat (108) durch eine ladungsfangende dielektrische Struktur (118a, 118b) getrennt sind, wobei sich die ladungsfangende dielektrische Struktur (118a, 118b) aufwärts entlang einer äußeren Seitenwand des ersten Auswahl-Gates (lioa) und einer äußeren Seitenwand des zweiten Auswahl-Gates (110b) erstreckt und dadurch die äußeren Seitenwände der Auswahl-Gates von inneren Seitenwänden der Speicher-Gates (112a, 112b) trennt; und einen Oxid-Abstandshalter oder nitridfreien Abstandshalter (126a, 126b), der in einer Seitenwandaussparung (1102) der ladungsfangenden dielektrischen Struktur (118a, 118b) der ersten einzelnen Source/Drain-Region (104a) oder zweiten einzelnen Source/Drain-Region (104b) am nächsten angeordnet ist, wobei sich die ladungsfangende dielektrische Struktur (118) seitlich an einer äußeren Seitenwand des ersten Speicher-Gates (112a) oder an einer äußeren Seitenwand des zweiten Speicher-Gates (112b) vorbei erstreckt und dadurch einen Sims bildet, bevor sie an der Seitenwandaussparung (1102) endet.
  10. Integrierter Schaltkreis nach Anspruch 9, der des Weiteren Folgendes umfasst: einen Speicher-Gate-Seitenwandabstandshalter (120a, 120b), der auf dem Sims angeordnet ist und sich aufwärts entlang der äußeren Seitenwand des ersten Speicher-Gates (112a) oder der äußeren Seitenwand des zweiten Speicher-Gates (112b) erstreckt.
  11. Integrierter Schaltkreis nach Anspruch 10, wobei sich der Oxid-Abstandshalter oder nitridfreie Abstandshalter (126a, 126b) aufwärts entlang einer äußeren Seitenwand des Speicher-Gate-Seitenwandabstandshalters (120a, 120b) erstreckt und sich fortlaufend abwärts erstreckt, um direkt eine Oberseite des Halbleitersubstrats (108) zu kontaktieren.
  12. Integrierter Schaltkreis nach einem der Ansprüche 9 bis 11, der des Weiteren Folgendes umfasst: einen Nitrid-Abstandshalter (130a, 130b), der entlang einer äußeren Seitenwand des Oxid-Abstandshalters oder nitridfreien Abstandshalters (126a, 126b) angeordnet ist und der nahe der ersten einzelnen Source/Drain-Region (104a) oder der zweiten einzelnen Source/Drain-Region (104b) angeordnet ist.
  13. Verfahren zum Bilden einer Split-Gate-Speichervorrichtung, wobei das Verfahren Folgendes umfasst: Bilden (202) eines Paares von Auswahl-Gates (110a, 110b) über einem Halbleitersubstrat (108); Bilden einer ladungsfangenden Schicht (118a, 118b) über dem Halbleitersubstrat (108) und entlang äußerer Seitenwände der Auswahl-Gates (110a, 110b); Bilden von Speicher-Gates (112a, 112b) über der ladungsfangenden Schicht (118a, 118b), wobei sich die Speicher-Gates (112a, 112b) neben den äußeren Seitenwänden des Paares von Auswahl-Gates (110a, 110b) befinden und von den äußeren Seitenwänden des Paares von Auswahl-Gates (110a, 110b) durch die ladungsfangende Schicht (118a, 118b) getrennt sind; Bilden von Speicher-Gate-Abstandshaltern (120a, 120b) entlang äußerer Seitenwände der Speicher-Gates (112a, 112b); Entfernen (216) von Abschnitten der ladungsfangenden Schicht (118a, 118b), die nicht durch die Speicher-Gates (112a, 112b) und die Speicher-Gate-Abstandshalter (120a, 120b) bedeckt sind, und Zurücklassen von Seitenwandausnehmungen (1102) in der ladungsfangenden Schicht (118a, 118b) unter äußeren Seitenwänden der Speicher-Gate-Abstandshalter (120a, 120b); und Bilden von Oxid-Abstandshaltern oder nitridfreien Abstandshaltern (126a, 126b), die sich entlang äußerer Seitenwände der Speicher-Gate-Abstandshalter (120a, 120b) erstrecken und die sich in die Seitenwandausnehmungen (1102) in der ladungsfangenden Schicht (118a, 118b) hinein erstrecken.
  14. Verfahren nach Anspruch 13, das des Weiteren Folgendes umfasst: Bilden von Nitrid-Abstandshaltern (130a, 130b) entlang äußerer Seitenwände der Oxid-Abstandshalter (126a, 126b) oder entlang äußerer Seitenwände der nitridfreien Abstandshalter (126a, 126b).
  15. Verfahren nach Anspruch 14, wobei die Nitrid-Abstandshalter (130a, 130b), die entlang der äußeren Seitenwände der Oxid-Abstandshalter (126a, 126b) oder entlang der äußeren Seitenwände der nitridfreien Abstandshalter (126a, 126b) ausgebildet werden, gleichzeitig mit einem Seitenwandabstandshalter ausgebildet werden, der entlang Seitenwänden einer Gate-Elektrode auf einer Logikregion des Halbleitersubstrats (108) ausgebildet wird, wobei die Logikregion von einer Speicherregion des Halbleitersubstrats (108) abgesondert ist, wo die Split-Gate-Speichervorrichtung ausgebildet wird.
  16. Verfahren nach einem der Ansprüche 13 bis 15, das des Weiteren Folgendes umfasst: Bilden von Nitrid-Abstandshaltern (130a, 130b) entlang äußerer Seitenwände der Oxid-Abstandshalter oder nitridfreien Abstandshalter (126a, 126b).
  17. Verfahren nach Anspruch 16, das des Weiteren Folgendes umfasst: nachdem die Nitrid-Abstandshalter (130a, 130b) ausgebildet wurden, Bilden von Source/Drain-Regionen (104a, 104b), die bündig mit Rändern der Nitrid-Abstandshalter (130a, 130b) selbst-ausgerichtet sind.
  18. Verfahren nach einem der Ansprüche 13 bis 17, wobei sich die Oxid-Abstandshalter oder nitridfreien Abstandshalter (126a, 126b) aufwärts entlang äußerer Seitenwände der Speicher-Gate-Seitenwandabstandshalter (120a, 120b) erstrecken und sich fortlaufend abwärts zu Böden der Seitenwandausnehmungen (1102) erstrecken, um direkt eine Oberseite des Halbleitersubstrats (108) zu kontaktieren.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101892689B1 (ko) 2014-10-14 2018-08-28 삼성전기주식회사 칩 전자부품 및 칩 전자부품의 실장 기판
US10879256B2 (en) * 2017-11-22 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Embedded memory using SOI structures and methods
US11164881B2 (en) * 2018-09-11 2021-11-02 Globalfoundries Singapore Pte. Ltd. Transistor device, memory arrays, and methods of forming the same
US11217596B2 (en) * 2018-09-20 2022-01-04 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory with improved gate structure and a method of creating the same
US20200203333A1 (en) * 2018-12-21 2020-06-25 Texas Instruments Incorporated Vertical bipolar transistor for esd protection and method for fabricating
DE102020119199A1 (de) * 2019-10-23 2021-04-29 Taiwan Semiconductor Manufacturing Co. Ltd. 3d-ferroelektrikum-speicher
US11315949B2 (en) 2020-09-15 2022-04-26 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Charge-trapping sidewall spacer-type non-volatile memory device and method
US11417741B2 (en) 2020-11-20 2022-08-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated chip with a gate structure over a recess

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060086970A1 (en) 2004-10-21 2006-04-27 Samsung Electronics Co., Ltd. Non-volatile memory cell structure with charge trapping layers and method of fabricating the same
US20100255670A1 (en) 2009-04-07 2010-10-07 Nec Electronics Corporation Nonvolatile semiconductor memory and method of manufacturing the same
US20120252171A1 (en) 2011-03-31 2012-10-04 Shroff Mehul D Non-volatile memory and logic circuit process integration
US20120299084A1 (en) 2011-05-27 2012-11-29 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US20140239367A1 (en) 2013-02-28 2014-08-28 Renesas Electronics Corporation Semiconductor device and a manufacturing method thereof
US20150008509A1 (en) 2013-07-05 2015-01-08 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for manufacturing a double-gate electronic memory cell and associated memory cell
DE112013005974T5 (de) 2012-12-14 2015-10-15 Spansion Llc Ladungseinfang-Splitgatevorrichtung und Verfahren zum Herstellen derselben

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100721406B1 (ko) * 2005-07-27 2007-05-23 엔에이치엔(주) 카테고리별 검색 로직을 이용한 상품 검색 시스템 및 방법
CN101432852B (zh) * 2006-04-26 2013-01-02 Nxp股份有限公司 非易失性存储器件
JP4764773B2 (ja) * 2006-05-30 2011-09-07 ルネサスエレクトロニクス株式会社 半導体装置
US7646054B2 (en) 2006-09-19 2010-01-12 Sandisk Corporation Array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
JP2010515271A (ja) 2006-12-28 2010-05-06 サンディスク コーポレイション 不揮発性メモリ内のフィールド結合を減少させるシールドプレートの製造方法
US8803217B2 (en) 2007-03-13 2014-08-12 Freescale Semiconductor, Inc. Process of forming an electronic device including a control gate electrode, a semiconductor layer, and a select gate electrode
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
KR100936627B1 (ko) * 2008-12-24 2010-01-13 주식회사 동부하이텍 플래시 메모리 소자 및 이의 제조 방법
US9440170B2 (en) 2012-12-13 2016-09-13 Eaton Corporation Liquid filter apparatus
JP2013058810A (ja) 2012-12-27 2013-03-28 Renesas Electronics Corp 不揮発性半導体装置およびその製造方法
US20140210012A1 (en) * 2013-01-31 2014-07-31 Spansion Llc Manufacturing of FET Devices Having Lightly Doped Drain and Source Regions
US9049952B2 (en) * 2013-06-28 2015-06-09 Joyce C. AMOS Spring-loaded adjustable window rack
US9257554B2 (en) * 2013-08-13 2016-02-09 Globalfoundries Singapore Pte. Ltd. Split gate embedded memory technology and method of manufacturing thereof
US9466496B2 (en) 2013-10-11 2016-10-11 Cypress Semiconductor Corporation Spacer formation with straight sidewall
US9484351B2 (en) 2014-02-18 2016-11-01 Taiwan Semiconductor Manufacturing Co., Ltd. Split gate memory device and method of fabricating the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060086970A1 (en) 2004-10-21 2006-04-27 Samsung Electronics Co., Ltd. Non-volatile memory cell structure with charge trapping layers and method of fabricating the same
US20100255670A1 (en) 2009-04-07 2010-10-07 Nec Electronics Corporation Nonvolatile semiconductor memory and method of manufacturing the same
US20120252171A1 (en) 2011-03-31 2012-10-04 Shroff Mehul D Non-volatile memory and logic circuit process integration
US20120299084A1 (en) 2011-05-27 2012-11-29 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
DE112013005974T5 (de) 2012-12-14 2015-10-15 Spansion Llc Ladungseinfang-Splitgatevorrichtung und Verfahren zum Herstellen derselben
US20140239367A1 (en) 2013-02-28 2014-08-28 Renesas Electronics Corporation Semiconductor device and a manufacturing method thereof
US20150008509A1 (en) 2013-07-05 2015-01-08 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for manufacturing a double-gate electronic memory cell and associated memory cell

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Publication number Publication date
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