TWI595633B - 積體電路及形成分離閘極記憶裝置的方法 - Google Patents

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Description

積體電路及形成分離閘極記憶裝置的方法
本揭示係有關於積體電路，且特別是有關於包含分離閘極快閃記憶單元的積體電路及其製造方法。
快閃記憶體是一種電抹除且可快速再程式化的電子非揮發性電腦儲存媒介。目前已經廣泛運用在各種的電子裝置和設備中。常見的快閃記憶體類型包含堆疊閘極記憶單元和分離閘極記憶單元。相較於堆疊閘極記憶單元，分離閘極記憶單元具有較高的注入效率、對短通道效應有較小的敏感度和較能夠免除過度抹除。
因此，本揭示是關於包含分離閘極快閃記憶單元的積體電路。在一些實施例中，積體電路包含具有藉由通道區互相分開的第一源極/汲極區及第二源極/汲極區的半導體基底，通道區包含第一部分相鄰於第一源極/汲極區和第二部分相鄰於第二源極/汲極區。選擇閘極隔開於通道區的第一部分之上，且藉由選擇閘極介電質與通道區的第一部分分開。記憶閘極隔開於通道區的第二部分之上，且藉由電荷捕獲介電結構與通道區之第二部分分開。電荷捕獲介電結構沿記憶閘極的側 邊向上延伸，使選擇閘極與記憶閘極之相鄰側壁互相分開。氧化物或無氮化物間隔元件安排於最靠近第二源極/汲極區的電荷捕獲介電結構之側壁凹口內。
在其他一些實施例中，本揭示是有關於包含一對分離閘極快閃記憶單元的積體電路。積體電路包含具有共通源極/汲極區和分別藉由第一通道區及第二通道區與共通源極/汲極區分開的第一獨立源極/汲極區及第二獨立源極/汲極區的半導體基底。第一選擇閘極和第二選擇閘極分別隔開於第一通道區和第二通道區之上，且分別藉由第一選擇閘極介電質和第二選擇閘極介電質與第一通道區及第二通道區分開，第一記憶閘極和第二記憶閘極分別隔開於第一通道區和第二通道區之上，且藉由電荷捕獲介電結構與半導體基底分開。電荷捕獲介電結構沿第一選擇閘極及第二選擇閘極之外側壁向上延伸，使該些選擇閘極之該些外側壁與該些記憶閘極之內側壁分開。氧化物或無氮化物間隔元件安排於最靠近第一獨立源極/汲極區或第二獨立源極/汲極區的電荷捕獲介電結構之側壁凹口內。
在其他一些實施例中，本揭示是有關於形成分離閘極記憶裝置的方法，此方法包含形成一對選擇閘極於半導體基底之上。形成電荷捕獲層於半導體基底之上，且沿這對選擇閘極之複數個外側壁。形成複數個記憶閘極於電荷捕獲層之上，這些記憶閘極相鄰於這對選擇閘極之該些外側壁，且藉由電荷捕獲層與這對選擇閘極之該些外側壁分開。沿該些記憶閘極之複數個外側壁形成複數個記憶閘極間隔元件。移除未被該些記憶閘極和該些記憶閘極間隔元件覆蓋之電荷捕獲層的複 數個部分，且於該些記憶閘極間隔元件之外側壁下方的電荷捕獲層中留下複數個側壁凹口。沿該些記憶閘極間隔元件之外側壁形成氧化物或無氮化物間隔元件，氧化物或無氮化物間隔元件延伸至電荷捕獲層中的側壁凹口內。
100‧‧‧積體電路
102a‧‧‧第一記憶單元
102b‧‧‧第二記憶單元
103‧‧‧對稱軸
104a‧‧‧第一獨立源極區
104b‧‧‧第二獨立源極區
106‧‧‧共通汲極區
108‧‧‧半導體基底
110a‧‧‧第一選擇閘極
110b‧‧‧第二選擇閘極
112’‧‧‧記憶閘極層
112a’、112b’‧‧‧記憶閘極前驅物
112a‧‧‧第一記憶閘極
112b‧‧‧第二記憶閘極
114a‧‧‧第一通道區
114b‧‧‧第二通道區
116’‧‧‧選擇閘極介電層
116a、116b‧‧‧選擇閘極介電質
117、121‧‧‧介電層
118’‧‧‧電荷捕獲層
118a、118b‧‧‧電荷捕獲介電結構
119‧‧‧電荷捕獲層
120a、120b‧‧‧記憶閘極側壁間隔元件
122’‧‧‧第一記憶閘極間隔元件層
122‧‧‧第一內部記憶閘極間隔元件
124‧‧‧第二外部記憶閘極間隔元件
126’‧‧‧氧化物或無氮化物間隔元件層
126a、126b、128a、128b‧‧‧氧化物或無氮化物間隔元件
130’‧‧‧氮化物間隔元件材料
130a、130b‧‧‧氮化物側壁間隔元件
132‧‧‧層間介電層
134‧‧‧接點
136‧‧‧矽化物層
200‧‧‧製造積體電路的方法流程圖
202~224‧‧‧動作
302a、302b‧‧‧選擇閘極硬遮罩
602‧‧‧異向性蝕刻
702‧‧‧第二蝕刻
902‧‧‧第三蝕刻
904‧‧‧遮罩
1002‧‧‧第四蝕刻
1302‧‧‧第五蝕刻
1102‧‧‧外側壁凹口於電荷捕獲介電結構
1104‧‧‧內側壁凹口於選擇閘極介電質
300、400、500、600、700、800、900、1000、1200、1300、1400、1500、1600、1700、1800、1900‧‧‧剖面圖
1602‧‧‧離子佈值
1702‧‧‧化學機械平坦化(CMP)平面
根據以下的詳細說明並配合所附圖式做完整揭示。應注意的是，根據本產業的一般作業，圖示中的各種特徵部件並未必按照比例繪製。事實上，可能任意的放大或縮小各種特徵部件的尺寸，以做清楚的說明。
第1圖為依據本揭示的一些實施例，顯示一對分離閘極快閃記憶單元的剖面示意圖；第2圖為形成分離閘極快閃記憶單元的方法之一些實施例的流程圖；第3-19圖為依據一些實施例形成分離閘極快閃記憶單元的方法之不同製造階段的剖面示意圖。
要瞭解的是本說明書以下的揭示內容提供許多不同的實施例或範例，以實施本揭示的不同特徵部件。而本說明書以下的揭示內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭示的說明。當然，這些特定的範例並非用以限定本揭示。例如，若是本說明書以下的揭示內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第 一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭示的說明中不同範例可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各種實施例及/或所述外觀結構之間的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“下部”、“上方”、“上部”及類似的用語。除了圖式所繪示的方位之外，空間相關用語涵蓋使用或操作中的裝置的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。
現代的積體電路(integrated circuits，ICs)常包含設置於單一基底或晶粒上的邏輯元件和內嵌式記憶體。包含在這種積體電路中的一種內嵌式記憶體為分離閘極快閃記憶體(split gate flash memory)。分離閘極記憶單元(cell)包含設置於半導體基底中，且藉由通道區互相分開的源極區和汲極區。選擇閘極(select gate，SG)設置於最靠近汲極的通道區的第一部分之上，且藉由選擇閘極介電質與通道區分開。記憶閘極(memory gate，MG)設置在相鄰於選擇閘極之側壁，且在最靠近源極的通道區的第二部分之上，並藉由電荷捕獲介電層(charge-trapping dielectric layer)與通道區分開。在形成邏輯元件於晶粒上的過程當中，可形成氮化物間隔元件作為穿插物並沿電荷捕獲介電層側壁設置且位於最靠近源極的通道區之上。
操作過程中，可啟動選擇閘極，使得電流可流過通道區(如，引起一負電荷電子流，流動於源極區和汲極區之間)。當啟動選擇閘極時，可施加一大的正電壓給記憶閘極，藉此可從通道區吸引電子往記憶閘極。這其中一些電子留在電荷捕獲層內，藉此改變記憶單元的臨界電壓(threshold voltage，Vt)，由此而產生的臨界電壓(Vt)相應於單元中儲存的資料狀態，例如，假使留在電荷捕獲層的電荷多於預估量(如，量測的臨界電壓(Vt)值大於一些預估的臨界電壓(Vt)值)，則此單元被稱為儲存第一資料狀態(如，邏輯中的”0”)；然而，假使留在電荷捕獲層的電荷少於預估量(如，量測的臨界電壓(Vt)值小於預估的臨界電壓(Vt)值)，則此單元被稱為儲存第二資料狀態(如，邏輯中的”1”)。利用施加適當的偏壓條件給單元，電子可置放於電荷捕獲層上(或從電荷捕獲層除去)，以設定相應的資料狀態。透過此方式，資料可被寫入記憶單元和從其中讀取。
遺憾的是，沿電荷捕獲介電質側邊設置且設置於通道區之上的氮化物間隔元件可引起電荷儲存和移除異常。當單元進行更多讀取和寫入的操作時，這些異常傾向於更顯露。例如，由於氮化物間隔元件存在通道區之上，氮化物間隔元件會傾向於產生不希望發生的捕獲住電荷，且從期望值偏移了單元的臨界電壓(Vt)，尤其當單元老化且有更多讀取和寫入的操作執行時。
本揭示是有關於分離閘極快閃記憶單元，其無氮化物(nitride-free)或氧化物間隔元件(spacer)其中任一為相對 不受電荷捕獲影響的，插入於最靠近源極的電荷捕獲層之側壁凹口內。因此，此嵌入的間隔元件可沿在通道區的外邊緣部份正上方的電荷捕獲層的側壁凹口延伸，且可沿記憶閘極的側壁(或沿記憶閘極間隔元件的側壁)向上延伸，藉此限制住不希望發生的電荷捕獲。在一些實施例中，假使於分離閘極快閃記憶體仍存在氮化物間隔元件，此插入間隔元件有效地將氮化物側壁間隔元件往外”推”，使氮化物間隔元件不再存在於通道區之上。透過此方式，無氮化物或氧化物間隔元件限制住不希望發生的捕獲電荷，且提供快閃記憶單元持續長時間的良好效能。
第1圖描繪之一些實施例包括一對分離閘極記憶單元(split gate memory cells)設置於半導體基底108上的積體電路100的剖面圖。該對分離閘極記憶單元包含第一記憶單元102a和第二記憶單元102b，其被配置以儲存分開的資料狀態，且對於對稱軸103而言通常為彼此的鏡像圖形。一般來說，積體電路100包含數百、數千、數百萬、數十億等等之這樣的記憶單元，但為簡化且更清楚瞭解，只有描繪單一對記憶單元。
第一記憶單元102a和第二記憶單元102b分別包含第一獨立(individual)源極區104a和第二獨立源極區104b，且共通汲極區(common drain region)106共用於第一記憶單元和第二記憶單元之間的。應當理解的是，雖然區域106稱作”共通汲極區”且區域104a和104b稱為”獨立源極區”，在某些操作模式及/或一些其他實施例中，這些區的功能可能被翻轉，使”共通汲極區106”可作為共通源極區且”獨立源極區104a、104b”可作為獨立汲極區。因此在這種情況下，”源極”和”汲極”的名稱是 可互換的，且一般可稱為”源極/汲極”區。
第一記憶單元102a和第二記憶單元102b也分別包含第一選擇閘極110a和第二選擇閘極110b，和分別包含第一記憶閘極112a和第二記憶閘極112b。第一選擇閘極110a和第一記憶閘極112a安排於第一通道區114a之上，第一通道區114a將第一獨立源極區104a與共通汲極區106分開。第二選擇閘極110b和第二記憶閘極112b安排於第二通道區114b之上，第二通道區114b將第二獨立源極區104b與共通汲極區106分開。
選擇閘極介電質116a、116b，例如為二氧化矽或高介電常數(high-k)的介電材料，安排於第一選擇閘極110a和第二選擇閘極110b之下，且將第一選擇閘極和第二選擇閘極與半導體基底108分開。電荷捕獲介電結構(charge-trapping dielectric structure)118a、118b將第一記憶閘極112a和第二記憶閘極112b與半導體基底108分開。因此，第一記憶閘極112a和第二記憶閘極112b設置於相應於電荷捕獲介電結構118a、118b上表面的突出平台(ledge)上。電荷捕獲介電結構118a、118b也可於第一選擇閘極110a與第一記憶閘極112a的相鄰側壁之間，和第二選擇閘極110b與第二記憶閘極112b的相鄰側壁之間垂直地往上延伸，以提供兩者之間的分隔。
在一些實例中，電荷捕獲介電結構118a、118b包括夾設於兩個介電層117、121(如，氧化物層)之間的電荷捕獲層119(如，氮化物層或隨機安排的一層球狀矽點(silicon dots))。在操作第一記憶單元102a和第二記憶單元102b期間，設立介電層117、121以促進電子穿隧進或出電荷捕獲層119， 使得電荷捕獲層119可保有捕獲的電子，這些捕獲的電子以獨立的方式改變分離閘極快閃記憶單元102a、102b的臨界電壓，其對應至儲存在分離閘極快閃記憶單元102a、102b中的不同資料狀態。
記憶閘極側壁間隔元件120a、120b，安排於藉由電荷捕獲介電結構118a、118b之上表面形成的突出平台的外邊緣上。在一些實例中，記憶閘極側壁間隔元件120a、120b包括第一內部記憶閘極間隔元件122和第二外部記憶閘極間隔元件124。第一內部記憶閘極間隔元件122安排於第一記憶閘極112a和第二記憶閘極112b的突出平台上，且沿第一記憶閘極112a和第二記憶閘極112b之外側壁延伸。第二外部記憶閘極間隔元件124安排於電荷捕獲介電結構118a、118b上，且沿第一記憶閘極間隔元件122之外側壁延伸。
無氮化物或氧化物間隔元件126a、126b形成於電荷捕獲介電結構118a、118b之側壁凹口內，且沿第二記憶閘極間隔元件124的外側壁向上延伸，在最靠近獨立源極區104a、104b的通道區114a、114b的外邊緣之上。無氮化物或氧化物間隔元件126a、126b的材料也可沿選擇閘極110a、110b之內側壁設置(見128a、128b)，且可延伸至選擇閘極介電質116a、116b之側壁凹口內。無氮化物或氧化物間隔元件126a、126b各具有上表面使得無氮化物或氧化物間隔元件126a、126b為錐形，在記憶閘極側壁間隔元件120a、120b處具有第一高度，且在靠近第一獨立源極區104a和第二獨立源極區104b處具有第二降低的高度。
氮化物側壁間隔元件130a、130b例如由氮化矽(如，Si3N4)或氮氧化矽(SiOxNy)製成，可沿無氮化物或氧化物間隔元件126a、126b之外側壁延伸。層間介電層(inter-layer dielectric(ILD))132例如為二氧化矽或低介電常數(low-k)介電材料，其設置於此結構上並且接點(contact)134穿過層間介電層132往下延伸以與獨立源極區104a、104b和共通汲極區106之上方區域上的矽化物層136接觸。
藉由放置氧化物或無氮化物間隔元件126a、126b於通道區114a、114b的邊緣部分之上，間隔元件126a、126b將氮化物側壁間隔元件130a、130b往外”推”，其限制住因為氮化物側壁間隔元件130a、130b而產生的不希望發生的電荷捕獲。因此限制住在記憶單元102a、102b的生命週期中的臨界電壓(Vt)退化。
參考第2圖，其提供製造積體電路的方法200的一些實施例的流程圖。
在動作202，形成一對選擇閘極於半導體基底之上。
在動作204，形成電荷捕獲層於該對選擇閘極之上和於半導體基底之上，然後形成記憶閘極層於電荷捕獲層之上。
在動作206，第一記憶閘極間隔元件層順應性地形成於記憶閘極層上。
在動作208，回蝕刻將第一記憶閘極間隔元件層和記憶閘極層，以建立記憶閘極前驅物和第一記憶閘極間隔元 件。記憶閘極前驅物沿該對選擇閘極之外側壁形成且介於選擇閘極的相鄰側壁之間。第一記憶閘極間隔元件沿記憶閘極前驅物內的突出平台設置，其中突出平台係位於記憶閘極前驅物的外側壁上。
在動作210，使記憶閘極前驅物凹入，以暴露電荷捕獲層之側壁和形成沿該對選擇閘極之外側壁的記憶閘極。
在動作212，形成沿第一記憶閘極間隔元件之外側壁和沿電荷捕獲層之暴露側壁的第二記憶閘極間隔元件。
在動作214，從相鄰選擇閘極的相鄰側壁之間移除剩下的記憶閘極材料。
在動作216，移除部分未被記憶閘極和記憶閘極間隔元件覆蓋的電荷捕獲層。
在動作218，形成沿第二記憶閘極間隔元件之外側壁和沿電荷捕獲層之外側壁的氧化物或無氮化物間隔元件。氧化物或無氮化物間隔元件延伸於第二記憶閘極間隔元件之下。
在動作220，形成沿選擇閘極之內側壁和氧化物或無氮化物間隔元件之外側壁的氮化物側壁間隔元件。
在動作222，實施離子佈值操作以形成源極/汲極區。形成矽化物層例如以矽化鎳為例於源極/汲極區之上。
在動作224，形成層間介電層於此結構之上。接著將此結構平坦化，且形成穿過層間介電層的接點以歐姆接觸源極/汲極區。
雖然在此揭示的方法200係說明且描述為一系列動作或事件，應當理解的是，這些動作或事件的說明順序不應 被以限制性的意義解釋。例如，除了那些在此揭示及/或描述的動作或事件之外，一些動作可以按不同的順序及/或同時與其它動作或事件進行。再者，並非所有說明的動作都需要用來實施在此描述的一或多個實施例或觀點，並且在此描述的一或多個動作可以在一個或多個分開的動作及/或階段進行。
參考第3~19圖，其提供依據本揭示的一些實施例之形成一對分離閘極記憶單元的方法之各階段的剖面圖。雖然第3~19圖的描述與方法200有關，應當理解的是，第3~19圖所揭示的結構並非限定於此方法。
第3圖描述相應於動作202的一些實施例之剖面圖300。
如剖面圖300所示，提供半導體基底108，選擇閘極介電層116’形成於半導體基底108之上，且選擇閘極層形成於選擇閘極介電層116’之上。選擇閘極硬遮罩302a、302b接續形成於選擇閘極層之上，且以選擇閘極硬遮罩在適當的位置上實施蝕刻以形成一對選擇閘極110a、110b。在一些實施例中，選擇閘極硬遮罩302a、302b藉由微影製程形成，其中光阻液層旋塗於選擇閘極層上，且透過微影技術讓光阻被選擇性地暴露於光照。暴光後的光阻接著顯影而可構成選擇閘極硬遮罩302a、302b，或可用來圖案化氮化物層或其他層以構成選擇閘極硬遮罩302a、302b。
半導體基底108可為n型或p型，且可例如為矽晶圓，如矽塊材晶圓或絕緣體上的矽(silion-on-insulator，SOI)晶圓。若是SOI晶圓，絕緣體上的矽(SOI)基底包括由高品質的 矽製成的主動層，且主動層藉由埋置氧化層與操作晶圓分開。選擇閘極介電層116’可為氧化物，例如二氧化矽或高介電常數(high-k)的介電材料。選擇閘極110a、110b由導電性材料如摻雜的多晶矽製成。選擇閘極硬遮罩302a、302b通常包含氮，且在一些實施例中可以是氮化矽。
第4圖描述相應於動作204的一些實施例之剖面圖400。
如剖面圖400所示，電荷捕獲層118’形成於選擇閘極硬遮罩302a、302b之上表面上方且沿選擇閘極硬遮罩302a、302b之側壁、選擇閘極110a、110之側壁和選擇閘極介電層116’之側壁。記憶閘極層112’接續形成於電荷捕獲層118’之側壁和上表面之上。
在一些實施例中，電荷捕獲層118’可透過電漿輔助化學氣相沈積(plasma enhanced chemical vapor deposition，PECVD)形成。在一些實施例中，電荷捕獲層118’包含夾設於兩個二氧化矽層之間的電荷捕獲氮化矽層以產生三層堆疊，通常被稱為”ONO”層。在一些其他實施例中，電荷捕獲層118’可包含富含矽(silicon-rich）氮化物膜或矽奈米粒子點層或任何膜其包含，但不限於，矽、氧和氮之多種化學計量組合。在一些實施例中，記憶閘極層112’可例如為摻雜的多晶矽或金屬。記憶閘極層112’可透過沉積技術例如化學氣相沈積(chemical vapor deposition，CVD)或物理氣相沉積(physical vapor deposition，PVD)形成。
第5圖描述相應於動作206的一些實施例之剖面圖 500。
如剖面圖500所示，第一記憶閘極間隔元件層122’形成於記憶閘極層112’之側壁和上表面之上。第一記憶閘極間隔元件層122’可以是由例如氮化矽製成的順應層(conformal layer)。在一些實施例中，第一記憶閘極間隔元件層122’可透過電漿輔助化學氣相沈積(PECVD)、化學氣相沈積(CVD)或物理氣相沉積(PVD)形成。
第6圖描述相應於動作208的一些實施例之剖面圖600。
如剖面圖600所示，第一記憶閘極間隔元件122直接沿記憶閘極前驅物112a’、112b’之側壁形成。在一些實施例中，透過進行異向性蝕刻(anisotropic etch)602回蝕刻第一記憶閘極間隔元件層122’和記憶閘極層112’，以形成第一記憶閘極間隔元件122和記憶閘極前驅物112a’、112b’。
第7圖描述相應於動作210的一些實施例之剖面圖700。
如剖面圖700所示，實施第二蝕刻702使記憶閘極前驅物112a’、112b’凹入，藉此形成記憶閘極112a、112b。在實施第二蝕刻702時，第一記憶閘極間隔元件122保護記憶閘極112a、112b的上角落。在一些實施例中，第二蝕刻702可透過使用乾蝕刻劑(如，反應性離子蝕刻(RIE etch)、電漿蝕刻等)或濕蝕刻劑(如，氫氟酸)實施。第二蝕刻702使記憶閘極前驅物凹入至與選擇閘極110a、110b大致相同的高度水平。用於第二蝕刻702的蝕刻劑可對電荷捕獲層118’具高度選擇性，使電荷 捕獲層118’不受損害。
第8圖描述相應於動作212的一些實施例之剖面圖800。
如剖面圖800所示，形成第二記憶閘極間隔元件124直接於第一記憶閘極間隔元件122外側壁上，且直接於電荷捕獲層118’上。第二記憶閘極間隔元件124沿第一記憶閘極間隔元件122之外側壁延伸。在一些實施例中，藉由沉積氮化物層於整個結構上並實施異向性蝕刻，以形成第二記憶閘極間隔元件124。在一些實施例中，第二記憶閘極間隔元件124包括氮化矽。記憶閘極間隔元件的材料也可留於記憶閘極112a、112b之上和在電荷捕獲層118’露出的側壁上。
第9-10圖描述相應於動作214的一些實施例之剖面圖900、1000。
如剖面圖900所示(第9圖)，遮罩904圖案化於此結構上方，且遮罩904位於適當位置，實施第三蝕刻902以從相鄰的選擇閘極110a、110b之間移除剩下的記憶閘極材料，結果形成第10圖的結構。在各種不同實施例中，用於第三蝕刻902的蝕刻劑可為乾蝕刻劑(如，反應性離子蝕刻(RIE)，電漿蝕刻等)或濕蝕刻劑(如，氫氟酸)。
第10-11圖描述相應於動作216的一些實施例之剖面圖1000、1100。
如剖面圖1000所示(第10圖)，已移除遮罩904，且接續實施第四蝕刻1002以移除電荷捕獲層118’暴露的部分(即，未被記憶閘極112a、112b覆蓋和未被第一記憶閘極間隔 元件122、第二記憶閘極間隔元件124覆蓋的部分電荷捕獲層118’)。在一些實施例中，第四蝕刻1002可使用乾蝕刻劑(如：反應性離子蝕刻(RIE)，電漿蝕刻等)或濕蝕刻劑(如：氫氟酸)實施，藉此形成第11圖的結構。
如第11圖所示，第四蝕刻1002可移除部分電荷捕獲層118’，以暴露半導體基底108的上表面。第四蝕刻1002也可於電荷捕獲介電結構118a、118b中形成外側壁凹口1102。這些外側壁凹口1102可具有圓弧(rounded)或凹面(concave)的剖面輪廓。在一些實施例中，第四蝕刻1002也可於選擇閘極介電質116a、116b中形成內側壁凹口1104。這些側壁凹口底切下方結構的底切量可以變化很大，例如，在一些實施例中，外側壁凹口1102可具有終止於第一記憶閘極間隔元件122正下方的最內表面，而在其他一些實施例中，外側壁凹口1102可具有終止於第二記憶閘極間隔元件124正下方的最內表面。
第12圖描述相應於動作218的一些實施例之剖面圖1200。
如第12圖所示，氧化物或無氮化物間隔元件層126’形成於此結構之上。氧化物或無氮化物間隔元件層126’可為全部或部分填充內側壁和外側壁凹口1102、1104的順應層。在一些實施例中，氧化物間隔元件層由二氧化矽製成，且透過化學氣相沈積(CVD)、物理氣相沉積(PVD)、旋塗式(spin on)技術或其他適用的技術形成。無氮化物間隔元件層為呈現不存在氮的介電層。
第13圖描述相應於動作218的一些實施例之剖面 圖1300。
如第13圖所示，進行第五蝕刻1302，以形成沿第二記憶閘極間隔元件124外側壁的氧化物或無氮化物間隔元件126a、126b。第五蝕刻1302也可留下氧化物或無氮化物間隔元件128a、128b在選擇閘極110a、110b內側壁上。在一些實施例中，第五蝕刻1302為異向性蝕刻，例如高垂直性電漿蝕刻(highly vertical plasma etch)。
第14圖描述相應於動作220的一些實施例之剖面圖1400。
如剖面圖1400所示，氮化物間隔元件材料130’形成於此結構之上。在一些實施例中，氮化物間隔元件材料130’可為氮化矽。在一些實施例中，氮化物間隔元件材料130’與沿著在半導體基底108之邏輯區上的閘極電極之側壁形成的側壁間隔元件同時形成。邏輯區可與形成分離閘極記憶裝置的記憶區分開。
第15圖描述相應於動作220的一些實施例之剖面圖1500。
如剖面圖1500所示，蝕刻氮化物間隔元件材料130’以形成沿氧化物或無氮化物間隔元件層126之外側壁延伸的氮化物側壁間隔元件130a、130b。藉由放置氧化物或無氮化物間隔元件126a、126b於源極/汲極區之間的通道區之上，氧化物或無氮化物間隔元件126a、126b將氮化物側壁間隔元件130a、130b往外”推”，藉此限制住在最終裝置中不希望發生的電荷捕獲。
第16圖描述相應於動作222的一些實施例之剖面圖1600。
如剖面圖1600所示，實施離子佈值1602以在半導體基底108中形成獨立源極區104a、104b和共通汲極區106。形成矽化物層136於獨立源極區104a、104b和共通汲極區106之上，以促進對獨立源極區和共通汲極區的歐姆接觸。另外，除了離子佈值技術，獨立源極區104a、104b和共通汲極區106可藉由形成高摻雜層於此結構上，且摻雜物可從高摻雜層向外擴散至基底內，以形成獨立源極區104a、104b和共通汲極區106。在一些實施例中，獨立源極區104a、104b和共通汲極區106自對準於氮化物側壁間隔元件130a、130b或無氮化物或氧化物間隔元件126、128的邊緣。
第17圖描述相應於動作224的一些實施例之剖面圖1700。
如剖面圖1700所示，形成層間介電層132(interlayer dielectric，ILD)例如低介電常數(low-k)的介電材料，以填充矽化物層136上方的空間和覆蓋工件(workpiece)。實施平坦化製程於第17圖之結構上，以達到化學機械平坦化(chemical-mechanical polishing，CMP)平面1702，如第17-18圖所示。
第18圖描述相應於動作224的一些實施例之剖面圖1800。
如第18圖所示，實施平坦化製程以形成選擇閘極110a、110b；記憶閘極112a、112b；電荷捕獲介電結構118a、 118b；第一記憶閘極間隔元件122；和第二記憶閘極間隔元件124。這些結構具有沿水平面1702平坦化的上表面，也參照第17圖，其描述在實施平坦化之前的水平面1702。要注意的是，在半導體基底108上表面上方的水平面1702的空間取決於實施例而可以變化很大。例如，在其他一些實施例中，平坦化完成後的水平面1702可比描述的更高，留下一些或全部的選擇閘極遮罩302a、302b在最終製造結構的適當位置上。然而，在其他一些實施例中，水平面1702可比描述的更低，移除更大部分之描述的結構，例如可能移除間隔元件126a、126b的上方部分，使留下的間隔元件126a、126b具有平坦的上表面。
第19圖描述相應於動作224的一些實施例之剖面圖1900。
如剖面圖1900所示，形成接點134穿過層間介電層132，延伸至獨立源極區104a、104b和共通汲極區106。在一些實施例中，接點134包括金屬，例如銅、金或鎢。在一些實施例中，接點134藉由實施圖案化蝕刻在層間介電層132中產生開口，接著以金屬填充開口而形成。
因此，本揭示是關於包含分離閘極快閃記憶單元的積體電路。在一些實施例中，積體電路包含具有藉由通道區互相分開的第一源極/汲極區及第二源極/汲極區的半導體基底，通道區包含第一部分相鄰於第一源極/汲極區和第二部分相鄰於第二源極/汲極區。選擇閘極隔開於通道區的第一部分之上，且藉由選擇閘極介電質與通道區的第一部分分開。記憶閘極隔開於通道區的第二部分之上，且藉由電荷捕獲介電結構 與通道區之第二部分分開。電荷捕獲介電結構沿記憶閘極的側邊向上延伸，使選擇閘極與記憶閘極之相鄰側壁互相分開。氧化物或無氮化物間隔元件安排於最靠近第二源極/汲極區的電荷捕獲介電結構之側壁凹口內。
在其他一些實施例中，本揭示是有關於包含一對分離閘極快閃記憶單元的積體電路。積體電路包含具有共通源極/汲極區和分別藉由第一通道區及第二通道區與共通源極/汲極區分開的第一獨立源極/汲極區及第二獨立源極/汲極區的半導體基底。第一選擇閘極和第二選擇閘極分別隔開於第一通道區和第二通道區之上，且分別藉由第一選擇閘極介電質和第二選擇閘極介電質與第一通道區及第二通道區分開，第一記憶閘極和第二記憶閘極分別隔開於第一通道區和第二通道區之上，且藉由電荷捕獲介電結構與半導體基底分開。電荷捕獲介電結構沿第一選擇閘極及第二選擇閘極之外側壁向上延伸，使該些選擇閘極之該些外側壁與該些記憶閘極之內側壁分開。氧化物或無氮化物間隔元件安排於最靠近第一獨立源極/汲極區或第二獨立源極/汲極區的電荷捕獲介電結構之側壁凹口內。
在其他一些實施例中，本揭示是有關於形成分離閘極記憶裝置的方法，此方法包含形成一對選擇閘極於半導體基底之上。形成電荷捕獲層於半導體基底之上，且沿這對選擇閘極之複數個外側壁。形成複數個記憶閘極於電荷捕獲層之上，這些記憶閘極相鄰於這對選擇閘極之該些外側壁，且藉由電荷捕獲層與這對選擇閘極之該些外側壁分開。沿該些記憶閘極之複數個外側壁形成複數個記憶閘極間隔元件。移除未被該 些記憶閘極和該些記憶閘極間隔元件覆蓋之電荷捕獲層的複數個部分，且於該些記憶閘極間隔元件之外側壁下方的電荷捕獲層中留下複數個側壁凹口。沿該些記憶閘極間隔元件之外側壁形成氧化物或無氮化物間隔元件，氧化物或無氮化物間隔元件延伸至電荷捕獲層中的側壁凹口內。
應當理解的是，本說明書揭示內容和以下所述申請專利範圍的用語”第一””第二””第三”等僅為了一般標識用，以簡化描述來區分在圖中或一系列圖中不同的元件。本身而言，這些用語並不表示任何時間順序或這些元件在結構上的鄰近關係，且並非用於描述在不同描述的實施例及/或未描述的實施例中的相應元件，例如描述與第一圖有關的”一第一介電層”並不一定相應於描述與第二圖有關的”第一介電層”(例如，可能相應於第二圖的”第二介電層”)，且可能不一定相應於未描述的實施例中的”第一介電層”。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭示的概念可更為理解。任何所屬技術領域中具有通常知識者應瞭解到本說明書可作為其他結構或製程的變更或設計基礎，以實現相同於本發明實施例的目的及/或達到相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構或製程並未脫離本發明之精神及保護範圍內，且可在不脫離本發明之精神及範圍內，當可作更動、替代與潤飾。
100‧‧‧積體電路
102a‧‧‧第一記憶單元
102b‧‧‧第二記憶單元
103‧‧‧對稱軸
104a‧‧‧第一獨立源極區
104b‧‧‧第二獨立源極區
106‧‧‧共通汲極區
108‧‧‧半導體基底
110a‧‧‧第一選擇閘極
110b‧‧‧第二選擇閘極
112a‧‧‧第一記憶閘極
112b‧‧‧第二記憶閘極
114a‧‧‧第一通道區
114b‧‧‧第二通道區
116a、116b‧‧‧選擇閘極介電質
117、121‧‧‧介電層
118a、118b‧‧‧電荷捕獲介電結構
119‧‧‧電荷捕獲層
120a、120b‧‧‧記憶閘極側壁間隔元件
122‧‧‧第一內部記憶閘極間隔元件
124‧‧‧第二外部記憶閘極間隔元件
126a、126b‧‧‧無氮化物或氧化物間隔元件
128a、128b‧‧‧無氮化物或氧化物間隔元件(沿選擇閘極之內側壁)
130a、130b‧‧‧氮化物側壁間隔元件
132‧‧‧層間介電層
134‧‧‧接點
136‧‧‧矽化物層

Claims (13)

  1. 一種積體電路，包含一分離閘極快閃記憶單元，包括：一半導體基底，包含藉由一通道區互相分開的一第一源極/汲極區及一第二源極/汲極區，其中該通道區包含一第一部分相鄰於該第一源極/汲極區和一第二部分相鄰於該第二源極/汲極區；一選擇閘極，隔開於該通道區之該第一部分之上，且藉由一選擇閘極介電質與該通道區之該第一部分分開；一記憶閘極，隔開於該通道區之該第二部分之上，且藉由一電荷捕獲介電結構與該通道區之該第二部分分開；以及一氧化物或無氮化物間隔元件，安排於最靠近該第二源極/汲極區的該電荷捕獲介電結構之一側壁凹口內，且在該通道區之該第二部分正上方。
  2. 如申請專利範圍第1項所述之積體電路，其中該電荷捕獲介電結構沿該記憶閘極的側邊向上延伸，使該選擇閘極與該記憶閘極之相鄰側壁互相分開，且在終止於該側壁凹口之前側向延伸過該記憶閘極之一側壁，以建立一突出平台。
  3. 如申請專利範圍第2項所述之積體電路，更包括：一記憶閘極側壁間隔元件，設置於該突出平台上，且沿該記憶閘極之該側壁向上延伸。
  4. 如申請專利範圍第3項所述之積體電路，其中該氧化物或無氮化物間隔元件沿該記憶閘極側壁間隔元件之一外側壁向上延伸，且具有一上表面，該氧化物或無氮化物間隔元件逐漸變細在該記憶閘極側壁間隔元件處具有一第一高 度，且在靠近該第二源極/汲極處具有一第二降低的高度，其中安排該氧化物或無氮化物間隔元件在其內的該側壁凹口延伸於該記憶閘極側壁間隔元件之下。
  5. 如申請專利範圍第3項所述之積體電路，其中該記憶閘極側壁間隔元件包括安排於該突出平台上的一第一內部側壁間隔元件和安排於該突出平台上且接觸該第一內部側壁間隔元件的一第二外側壁間隔元件。
  6. 如申請專利範圍第1項所述之積體電路，其中該電荷捕獲介電結構包括夾設於一第一介電層和一第二介電層之間的一氮化物層，或其中該電荷捕獲介電結構包括夾設於第一介電層和第二介電層之間的一層球狀矽點。
  7. 如申請專利範圍第1項所述之積體電路，更包括：一氮化物間隔元件沿鄰近於該第二源極/汲極區的該氧化物間隔元件之一外部側壁設置。
  8. 一種積體電路，包含一對分離閘極快閃記憶單元，包括：一半導體基底，包含一共通源極/汲極區和分別藉由一第一通道區及一第二通道區與該共通源極/汲極區分開的一第一獨立源極/汲極區及一第二獨立源極/汲極區；一第一選擇閘極和一第二選擇閘極，分別隔開於該第一通道區和該第二通道區之上，且分別藉由一第一選擇閘極介電質和一第二選擇閘極介電質與該第一通道區及該第二通道區分開；一第一記憶閘極和一第二記憶閘極，分別隔開於該第一通道區和該第二通道區之上，且藉由一電荷捕獲介電結構與 該半導體基底分開，其中該電荷捕獲介電結構沿該第一選擇閘極及該第二選擇閘極之外側壁向上延伸，使該些選擇閘極之該些外側壁與該些記憶閘極之內側壁分開；以及一氧化物或無氮化物間隔元件，安排於最靠近該第一獨立源極/汲極區或該第二獨立源極/汲極區的該電荷捕獲介電結構之一側壁凹口內。
  9. 如申請專利範圍第8項所述之積體電路，其中該電荷捕獲介電結構側向延伸過該第一記憶閘極或該第二記憶閘極之一外側壁，在終止於該側壁凹口之前建立一突出平台，且包括一記憶閘極側壁間隔元件設置於該突出平台上，且沿該第一記憶閘極或該第二記憶閘極之該外側壁向上延伸，其中該氧化物或無氮化物間隔元件沿該記憶閘極側壁間隔元件之一外側壁向上延伸，且持續向下延伸至直接接觸該半導體基底之一上表面。
  10. 如申請專利範圍第8項所述之積體電路，更包括：一氮化物間隔元件，沿該氧化物間隔元件或無氮化物間隔元件之一外側壁設置，且鄰近於該第一獨立源極/汲極區或該第二獨立源極/汲極區設置。
  11. 一種形成分離閘極記憶裝置的方法，該方法包括：形成一對選擇閘極於一半導體基底之上；形成一電荷捕獲層於該半導體基底之上，且沿該對選擇閘極之複數個外側壁；形成複數個記憶閘極於該電荷捕獲層之上，該些記憶閘極相鄰於該對選擇閘極之該些外側壁，且藉由該電荷捕獲層 與該對選擇閘極之該些外側壁分開；形成複數個記憶閘極間隔元件，且沿該些記憶閘極之複數個外側壁；移除未被該些記憶閘極和該些記憶閘極間隔元件覆蓋之該電荷捕獲層的複數個部分，且於該些記憶閘極間隔元件之外側壁下方留下在該電荷捕獲層中的側壁凹口；以及形成複數個氧化物或無氮化物間隔元件，沿該些記憶閘極間隔元件之外側壁延伸，且延伸至該電荷捕獲層中的該側壁凹口內。
  12. 如申請專利範圍第11項所述之形成分離閘極記憶裝置的方法，更包括：形成沿該些氧化物或無氮化物間隔元件之外側壁的複數個氮化物間隔元件，其中沿該些氧化物或無氮化物間隔元件之該外側壁形成的該些氮化物間隔元件，與沿在該半導體基底之一邏輯區上之一閘極電極之側壁形成的一側壁間隔元件同時形成，該邏輯區不同於形成該分離閘極記憶裝置之該半導體基底的一記憶區。
  13. 如申請專利範圍第11項所述之形成分離閘極記憶裝置的方法，更包括：形成沿該些氧化物或無氮化物間隔元件之外側壁的該些氮化物間隔元件；以及該些氮化物間隔元件形成後，形成自對準於該些氮化物間隔元件的邊緣的一源極區和一汲極區。
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