JPS6223150A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、半導体集積回路装置に関するものであり、特
に、Ｍ Ｉ Ｓ ＦＥＴを備えた半導体集積回路装置に
適用して有効な技術に関するものである。
に、Ｍ Ｉ Ｓ ＦＥＴを備えた半導体集積回路装置に
適用して有効な技術に関するものである。
［背景技術］
半導体記憶装置の一例として、フローティングゲート電
極とコントロールゲート電極とを備えたＭ １． Ｓ
Ｆ Ｅ ＴをメモリセルとするＥＰＲＯＭ（Ｅｌｅｃｔ
、ｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｎ＋ａｂｌｅ Ｒｅ
ａｄ ０ｎｌｙ Ｍｅ＋５ｏｒｙ）がある。前記ＥＰＲ
ＯＭは、メモリセルのコントロールゲート電極およびド
レイン領域に１２［Ｖ］径程度高電位を印加させること
によってホットエレクトロン発生させて、情報の書き込
みを行なう。
極とコントロールゲート電極とを備えたＭ １． Ｓ
Ｆ Ｅ ＴをメモリセルとするＥＰＲＯＭ（Ｅｌｅｃｔ
、ｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｎ＋ａｂｌｅ Ｒｅ
ａｄ ０ｎｌｙ Ｍｅ＋５ｏｒｙ）がある。前記ＥＰＲ
ＯＭは、メモリセルのコントロールゲート電極およびド
レイン領域に１２［Ｖ］径程度高電位を印加させること
によってホットエレクトロン発生させて、情報の書き込
みを行なう。
このため、周辺回路には、前記高電位をメモリセルに印
加するための書き込み回路が設けである。
加するための書き込み回路が設けである。
書き込み回路を構成するＭＩＳＦＥＴは、前記高電位以
上の破壊耐圧を有する必要がある（以下、このようなＭ
ＩＳＦＥＴを高耐圧ＭＩＳＦＥＴという）。また、周辺
回路には、０乃至５［ｖ］の間で駆動されるＭＩＳＦＥ
Ｔ（以下、常耐圧ＭＩＳ ＦＥＴという）も設けられる
。このような半導体記憶装置の製造方法の一例が、例え
ば特願昭５５−２２７６０号に記載されている。すなわ
ち。
上の破壊耐圧を有する必要がある（以下、このようなＭ
ＩＳＦＥＴを高耐圧ＭＩＳＦＥＴという）。また、周辺
回路には、０乃至５［ｖ］の間で駆動されるＭＩＳＦＥ
Ｔ（以下、常耐圧ＭＩＳ ＦＥＴという）も設けられる
。このような半導体記憶装置の製造方法の一例が、例え
ば特願昭５５−２２７６０号に記載されている。すなわ
ち。
高耐圧ＭＩＳＦＥＴのゲート絶縁膜を、メモリセルのフ
ローティングゲート電極と半導体基板との間に設けられ
るゲート絶縁膜（以下、第１ゲート絶縁膜という）を形
成する工程で形成する。また、常耐圧Ｍ Ｉ Ｓ ＦＥ
Ｔのゲート絶縁膜は、フローティングゲート電極とコン
トロールゲート電極との間に設けられる絶縁膜（以下、
第２ゲート絶縁膜という）と同一工程で形成する。
ローティングゲート電極と半導体基板との間に設けられ
るゲート絶縁膜（以下、第１ゲート絶縁膜という）を形
成する工程で形成する。また、常耐圧Ｍ Ｉ Ｓ ＦＥ
Ｔのゲート絶縁膜は、フローティングゲート電極とコン
トロールゲート電極との間に設けられる絶縁膜（以下、
第２ゲート絶縁膜という）と同一工程で形成する。
また、高耐圧ＭＩＳＦＥＴのゲート絶縁膜および常耐圧
ＭＩＳＦＥＴのゲート絶縁膜をメモリセルの第２ゲート
絶縁膜を形成する工程で形成することが考えられる。
ＭＩＳＦＥＴのゲート絶縁膜をメモリセルの第２ゲート
絶縁膜を形成する工程で形成することが考えられる。
本発明者は、前記公報のような高耐圧ＭＩＳＦＥＴおよ
び常耐圧ＭＩＳＦＥＴのゲート絶縁膜の製造方法では、
それらＭ Ｉ Ｓ ＦＥＴの電気的特性が低下するとい
う問題点を見出した。
び常耐圧ＭＩＳＦＥＴのゲート絶縁膜の製造方法では、
それらＭ Ｉ Ｓ ＦＥＴの電気的特性が低下するとい
う問題点を見出した。
前者の形成方法では、高耐圧ＭＩＳＦＥＴのゲート電極
を形成した後に、メモリセルの第２ゲート絶縁膜が形成
される。この第２ゲート絶縁膜を形成する熱酸化工程に
よって、高耐圧ＭＩＳＦＥＴのしきい値電圧を制御する
ための不純物が、半導体基板中に不要に拡散する。した
がって、高耐圧ＭＩＳＦＥＴのしきい値電圧を所定の値
に設定することが極で困難となる。また、ＣＭＩＳＦＥ
Ｔにより周辺回路を構成する場合書き込み回路を構成す
る。特にｐチャネル型高耐圧ＭＩＳＦＥＴでは、ドレイ
ン領域とソース領域との間でバンチスルーを生じ易すく
なる。
を形成した後に、メモリセルの第２ゲート絶縁膜が形成
される。この第２ゲート絶縁膜を形成する熱酸化工程に
よって、高耐圧ＭＩＳＦＥＴのしきい値電圧を制御する
ための不純物が、半導体基板中に不要に拡散する。した
がって、高耐圧ＭＩＳＦＥＴのしきい値電圧を所定の値
に設定することが極で困難となる。また、ＣＭＩＳＦＥ
Ｔにより周辺回路を構成する場合書き込み回路を構成す
る。特にｐチャネル型高耐圧ＭＩＳＦＥＴでは、ドレイ
ン領域とソース領域との間でバンチスルーを生じ易すく
なる。
一方、メモリセルの後者の形成方法では、常耐圧Ｍ Ｉ
Ｓ ＦＥＴの相互コンダクタンスが低下してしまう。
Ｓ ＦＥＴの相互コンダクタンスが低下してしまう。
常耐圧Ｍ Ｉ Ｓ ＦＥＴのゲート絶縁膜の膜厚が、高
耐圧Ｍ Ｉ Ｓ ＦＥＴのゲート絶縁膜と同様に厚く形
成されるからである。
耐圧Ｍ Ｉ Ｓ ＦＥＴのゲート絶縁膜と同様に厚く形
成されるからである。
［発明の目的］
本発明の目的は、ＭＩＳＦＥＴの電気的特性を向上する
ことが可能な技術を提供することにある。
ことが可能な技術を提供することにある。
本発明の他の目的は、半導体記憶装置の集積度を向上す
ることが可能な技術を提供することにある。
ることが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、メモリセルの周辺回路を構成するＭＩＳＦＥ
Ｔのいずれかのゲート絶縁膜を、フローテ“イングゲー
ト電極とコントロールゲート電極との間の絶縁膜を形成
する工程を用いて形成し、該工程の後に少なくとも前記
ＭＩＳＦＥＴのしきい値電圧調整用の不純物をチャネル
領域に導入するものである。このことによって、前記Ｍ
ＩＳＦＥＴのしきい値電圧調整用の不純物が、フローテ
ィングゲート電極とコントロールゲート電極との間の絶
縁膜を形成する工程中に不要に拡散するのを低減するこ
とができる。
Ｔのいずれかのゲート絶縁膜を、フローテ“イングゲー
ト電極とコントロールゲート電極との間の絶縁膜を形成
する工程を用いて形成し、該工程の後に少なくとも前記
ＭＩＳＦＥＴのしきい値電圧調整用の不純物をチャネル
領域に導入するものである。このことによって、前記Ｍ
ＩＳＦＥＴのしきい値電圧調整用の不純物が、フローテ
ィングゲート電極とコントロールゲート電極との間の絶
縁膜を形成する工程中に不要に拡散するのを低減するこ
とができる。
以下１本発明の構成について、実施例とともに説明する
。
。
なお、実施例を説明するための全回において、同一機能
を有するもは同一符号を付け、そのくり返しの説明は省
略する。
を有するもは同一符号を付け、そのくり返しの説明は省
略する。
［実施例］
第１図乃至第６図、第８ｖ４．第１０図及び第１２図は
、各製造工程における断面図である。第７図、第９図、
第１１図、第１３図は、製造工程におけるメモリセルの
平面図である。第１図乃至第６図、第８図、第１０図及
び第１２図において、領域Ｘはメモリセルの断面図、領
域Ｙは書き込み回路を構成する高耐圧ＭＩＳＦＥＴの断
面図、領域Ｚは周辺回路を構成する常耐圧ＭＩＳＦＥＴ
の断面図である。
、各製造工程における断面図である。第７図、第９図、
第１１図、第１３図は、製造工程におけるメモリセルの
平面図である。第１図乃至第６図、第８図、第１０図及
び第１２図において、領域Ｘはメモリセルの断面図、領
域Ｙは書き込み回路を構成する高耐圧ＭＩＳＦＥＴの断
面図、領域Ｚは周辺回路を構成する常耐圧ＭＩＳＦＥＴ
の断面図である。
なお、前記平面図においては、Ｉｌ造工程におけるメモ
リセルの構成を見易すくするために、導電層間に設けら
れる絶縁膜を図示していない。
リセルの構成を見易すくするために、導電層間に設けら
れる絶縁膜を図示していない。
第１図に示すように、まずｐ−型シリコン半導体基板１
のｐチャネル型窩耐圧Ｍ Ｉ Ｓ ＦＥＴが設けられる
領域（領域Ｙ）にｎ−型ウェル領域２を形成する６次に
、フィールド絶縁［３と、ｐ型チャネルストッパ領域４
とを形成する。チャネルストッパ領域４は、ウェル領域
２以外のフィールド絶縁膜３の下部の半導体基板ｌの主
面部に形成する。フィールド絶縁膜３は、半導体基板１
の主面を選択的に熱酸化して形成する。チャネルストッ
パ領域４は、これが設けられる半導体基板ｌの主面にイ
オン打ち込みによってＰ型不純物、例えばボロンを導入
して形成する６次に、半導体基板ｌの主面を酸化するこ
とによって、メモリセルであるＭＩＳＦＥＴ（以下、単
にメモリセルという）の第１ゲート絶縁膜として用いら
れる絶縁膜５を形成する。次に、レジストＩ！Ｉ６を領
域Ｙ及びＺを覆うように形成する。このレジスト膜６は
、メモリセルのチャネル領域に不純物を導入するイオン
打ち込み工程のマスクとして用いるものである。
のｐチャネル型窩耐圧Ｍ Ｉ Ｓ ＦＥＴが設けられる
領域（領域Ｙ）にｎ−型ウェル領域２を形成する６次に
、フィールド絶縁［３と、ｐ型チャネルストッパ領域４
とを形成する。チャネルストッパ領域４は、ウェル領域
２以外のフィールド絶縁膜３の下部の半導体基板ｌの主
面部に形成する。フィールド絶縁膜３は、半導体基板１
の主面を選択的に熱酸化して形成する。チャネルストッ
パ領域４は、これが設けられる半導体基板ｌの主面にイ
オン打ち込みによってＰ型不純物、例えばボロンを導入
して形成する６次に、半導体基板ｌの主面を酸化するこ
とによって、メモリセルであるＭＩＳＦＥＴ（以下、単
にメモリセルという）の第１ゲート絶縁膜として用いら
れる絶縁膜５を形成する。次に、レジストＩ！Ｉ６を領
域Ｙ及びＺを覆うように形成する。このレジスト膜６は
、メモリセルのチャネル領域に不純物を導入するイオン
打ち込み工程のマスクとして用いるものである。
次に、Ｐ型不純物、例えばボロンをイオン打込みによっ
て、メモリセルのチャネル領域に導入する。
て、メモリセルのチャネル領域に導入する。
このイオン打込み工程では１周辺回路を構成するＭＩＳ
ＦＥＴのチャネル領域に前記不純物を導入しないことが
重要である。後のメモリセルの第２ゲート絶縁膜を形成
する工程で、周辺回路を構成するＭＩＳＦＥＴのしきい
値電圧を制御するための不純物が、不要に拡散するのを
防止するためである。
ＦＥＴのチャネル領域に前記不純物を導入しないことが
重要である。後のメモリセルの第２ゲート絶縁膜を形成
する工程で、周辺回路を構成するＭＩＳＦＥＴのしきい
値電圧を制御するための不純物が、不要に拡散するのを
防止するためである。
次に、第２図に示すように、後にフローティングゲート
電極（第１？！極）となる導電層７を形成する。導電層
７は１次のような方法で形成する。
電極（第１？！極）となる導電層７を形成する。導電層
７は１次のような方法で形成する。
まず、例えばＣＶＤ技術によって得られる多結晶シリコ
ン層を基板１上面全域に形成する。この多結晶シリコン
層には、フローティングゲート電極の抵抗値を低減する
ためのｎ型不純物、例えばリンを拡散によって導入する
。そして、不要な多結晶シリコン層を、例えばドライエ
ツチングによって除去して導電層７を形成する６次に、
導電層７の側部に被着し、かつ延在するようにサイドウ
オールスペーサ９を形成する。このサイドウオールスペ
ーサ９は、後に、コントロールゲート電極およびワード
線を形成する工程で、隣接するコントロールゲート電極
間に不要な多結晶シリコン層等が残るのを防止するため
に用いるものである。サイド、ウオールスペーサ９は、
次のような方法で形成する。まず、例えばＣＶＤによっ
て、多結晶シリコン層を、導電層７を覆うように基板１
上に形成する。そして、反応性イオンエツチングによっ
て、導電層７の上面が露出する程度に、前記多結晶シリ
コン層をその上面からエツチングする６前記多結晶シリ
コン層は、導電層７の側部に特に厚く形成されるので、
導電層７の側部にサイドウオールスペーサ９を形成する
ことができる。
ン層を基板１上面全域に形成する。この多結晶シリコン
層には、フローティングゲート電極の抵抗値を低減する
ためのｎ型不純物、例えばリンを拡散によって導入する
。そして、不要な多結晶シリコン層を、例えばドライエ
ツチングによって除去して導電層７を形成する６次に、
導電層７の側部に被着し、かつ延在するようにサイドウ
オールスペーサ９を形成する。このサイドウオールスペ
ーサ９は、後に、コントロールゲート電極およびワード
線を形成する工程で、隣接するコントロールゲート電極
間に不要な多結晶シリコン層等が残るのを防止するため
に用いるものである。サイド、ウオールスペーサ９は、
次のような方法で形成する。まず、例えばＣＶＤによっ
て、多結晶シリコン層を、導電層７を覆うように基板１
上に形成する。そして、反応性イオンエツチングによっ
て、導電層７の上面が露出する程度に、前記多結晶シリ
コン層をその上面からエツチングする６前記多結晶シリ
コン層は、導電層７の側部に特に厚く形成されるので、
導電層７の側部にサイドウオールスペーサ９を形成する
ことができる。
本実施例では、サイドウオールスペーサ９を形成する際
に、高耐圧ＭＩＳＦＥＴ、常耐圧ＭＩＳＦＥＴが設けら
れる領域の絶縁膜５およびフィールド絶縁ＩＩ！１３が
エツチングされるのを防止するために、フィールド絶縁
膜３および絶縁膜５とエツチング速度の異る多結晶シリ
コン層を用いてサイドウオールスペーサ９を形成してい
る。次に、図示していないが、メモリセル形成領域にレ
ジストからなるマスクを形成し、周辺回路領域に形成さ
れていた不要な絶縁膜５を、例えばウェットエツチング
によって除去する。このエツチングによって、周辺回路
を構成するＭ Ｉ Ｓ ＦＥＴが設けられる半導体基板
１およびウェル領域２（領域ＹおよびＺ）の上面が露出
する。
に、高耐圧ＭＩＳＦＥＴ、常耐圧ＭＩＳＦＥＴが設けら
れる領域の絶縁膜５およびフィールド絶縁ＩＩ！１３が
エツチングされるのを防止するために、フィールド絶縁
膜３および絶縁膜５とエツチング速度の異る多結晶シリ
コン層を用いてサイドウオールスペーサ９を形成してい
る。次に、図示していないが、メモリセル形成領域にレ
ジストからなるマスクを形成し、周辺回路領域に形成さ
れていた不要な絶縁膜５を、例えばウェットエツチング
によって除去する。このエツチングによって、周辺回路
を構成するＭ Ｉ Ｓ ＦＥＴが設けられる半導体基板
１およびウェル領域２（領域ＹおよびＺ）の上面が露出
する。
次に、第３図に示すように、熱酸化によって、導電層７
の上部に絶縁膜（ＳｉＯ２膜）１４を形成し、高耐圧Ｍ
Ｉ Ｓ ＦＥＴが設けられる領域Ｙに絶縁膜（ＳｉＯ
ｚ膜）１０を形成する。前記熱酸化工程は、絶縁膜１０
および絶縁膜１４を適正の膜厚になるように形成する。
の上部に絶縁膜（ＳｉＯ２膜）１４を形成し、高耐圧Ｍ
Ｉ Ｓ ＦＥＴが設けられる領域Ｙに絶縁膜（ＳｉＯ
ｚ膜）１０を形成する。前記熱酸化工程は、絶縁膜１０
および絶縁膜１４を適正の膜厚になるように形成する。
前記熱酸化工程でサイドウオールスペーサ９の表面部に
も絶縁膜（ＳｉＯ２［ＩＩ）１４が形成される。
も絶縁膜（ＳｉＯ２［ＩＩ）１４が形成される。
また、常耐圧Ｍ Ｉ Ｓ ＦＥＴが設けられる領域Ｚも
酸化されるので、絶縁膜ｌＯが形成されるが。
酸化されるので、絶縁膜ｌＯが形成されるが。
この絶縁膜１０は、後に除去する。すなわち、常耐圧Ｍ
Ｉ Ｓ ＦＥＴのゲート絶縁膜は、前記絶縁膜１０お
よび絶縁膜１４を形成する熱酸化工程と異る熱酸化工程
によって形成する。
Ｉ Ｓ ＦＥＴのゲート絶縁膜は、前記絶縁膜１０お
よび絶縁膜１４を形成する熱酸化工程と異る熱酸化工程
によって形成する。
次に、第４図に示したように、メモリセルが設けられる
領域Ｘおよび高耐圧ＭＩＳＦＥが設けられる領域Ｙにシ
リコン窒化膜からなるマスク８を形成する。このマスク
８は、後に常耐圧ＭＩ ５ＦＥＴのゲート絶縁膜を形成
する熱酸化工程によって絶縁膜１０．絶縁膜１４が所定
の膜厚より厚くなるのを防止するためのものである。ま
た、マスク８は、第３図領域Ｚに示した不要な絶縁膜１
０を除去するエツチング工程のエツチングマスクとして
用いる。次に、マスク８を用いて常耐圧ＭＩＳＦＥＴが
設けられる領域Ｚに形成された不要な絶縁膜１０を１例
えばウェットエツチングによって除去する。エツチング
液としては、フッ酸系のものを用いる。このときマスク
８はエツチングされない。
領域Ｘおよび高耐圧ＭＩＳＦＥが設けられる領域Ｙにシ
リコン窒化膜からなるマスク８を形成する。このマスク
８は、後に常耐圧ＭＩ ５ＦＥＴのゲート絶縁膜を形成
する熱酸化工程によって絶縁膜１０．絶縁膜１４が所定
の膜厚より厚くなるのを防止するためのものである。ま
た、マスク８は、第３図領域Ｚに示した不要な絶縁膜１
０を除去するエツチング工程のエツチングマスクとして
用いる。次に、マスク８を用いて常耐圧ＭＩＳＦＥＴが
設けられる領域Ｚに形成された不要な絶縁膜１０を１例
えばウェットエツチングによって除去する。エツチング
液としては、フッ酸系のものを用いる。このときマスク
８はエツチングされない。
次に、第５図に示したように、常耐圧ＭＩＳＦＥＴが設
けられる領域Ｚに、熱酸化によって、ゲート絶縁膜とし
て用いられる絶縁膜（ＳｉＯ２膜）１３を形成する。こ
の絶縁膜１３の形成のため。
けられる領域Ｚに、熱酸化によって、ゲート絶縁膜とし
て用いられる絶縁膜（ＳｉＯ２膜）１３を形成する。こ
の絶縁膜１３の形成のため。
他のゲート絶縁膜となる絶縁膜５及び１０を形成するた
めの熱酸化工程を用いていないことが重要である。した
がって、絶縁膜１３を最適の膜厚に形成することができ
る。次に、熱酸化マスク８を、例えば熱リン酸系のエツ
チング液を用いて除去する。
めの熱酸化工程を用いていないことが重要である。した
がって、絶縁膜１３を最適の膜厚に形成することができ
る。次に、熱酸化マスク８を、例えば熱リン酸系のエツ
チング液を用いて除去する。
次に、第６図に示したように、高耐圧ＭＩＳＦＥＴおよ
び常耐圧ＭＩＳＦＥＴのしきい値電圧を制御するイオン
を導入する。初めにイオン打ち込みのマスクとなるレジ
スト膜１５を、メモリセル領域に形成する。次に、周辺
回路を構成する高耐圧Ｍ Ｉ Ｓ ＦＥＴおよび常耐圧
ＭＩＳＦＥＴのしきい値電圧を制御するためのｐ型不純
物、例えばボロンをイオン打ち込みによって導入する。
び常耐圧ＭＩＳＦＥＴのしきい値電圧を制御するイオン
を導入する。初めにイオン打ち込みのマスクとなるレジ
スト膜１５を、メモリセル領域に形成する。次に、周辺
回路を構成する高耐圧Ｍ Ｉ Ｓ ＦＥＴおよび常耐圧
ＭＩＳＦＥＴのしきい値電圧を制御するためのｐ型不純
物、例えばボロンをイオン打ち込みによって導入する。
絶縁膜１０．絶縁膜１３を形成した後に、前記Ｐ型不純
物を導入したので、このＰ型不純物が絶縁膜１０、絶縁
膜１３を形成するための熱酸化工程によって不要に拡散
するのを防止することができる。次に、レジスト膜１５
を除去する。
物を導入したので、このＰ型不純物が絶縁膜１０、絶縁
膜１３を形成するための熱酸化工程によって不要に拡散
するのを防止することができる。次に、レジスト膜１５
を除去する。
次に、第７図及び第８図に示すように、メモリセルのコ
ントロールゲート電極およびワード線ＷＬ１８を形成す
る。最初に、ＣＶＤによって多結晶シリコン層からなる
導電層１７を基板１上全面に形成する。この導電層１７
には、抵抗値を低減するためのｎ型不純物、例えばリン
を拡散によって導入する。次に、フォトレジスト膜１６
を、領域Ｙ及びＺ上全面に形成すると共に、領域Ｘにお
いてコントロールゲート電極またはワード線の形状に形
成する。レジスト膜１６をマスクとして。
ントロールゲート電極およびワード線ＷＬ１８を形成す
る。最初に、ＣＶＤによって多結晶シリコン層からなる
導電層１７を基板１上全面に形成する。この導電層１７
には、抵抗値を低減するためのｎ型不純物、例えばリン
を拡散によって導入する。次に、フォトレジスト膜１６
を、領域Ｙ及びＺ上全面に形成すると共に、領域Ｘにお
いてコントロールゲート電極またはワード線の形状に形
成する。レジスト膜１６をマスクとして。
領域Ｘ内の導電層１７を選択的にエツチングし導電層１
８を形成する。導電層１８はコントロールゲート電極で
あり、またワード線としても働く。
８を形成する。導電層１８はコントロールゲート電極で
あり、またワード線としても働く。
サイドウオールスペーサ９を導電層７の側部に設けたこ
とによって、導電層１８の間に不要な多結晶シリコン層
が残るのを防止することができる。
とによって、導電層１８の間に不要な多結晶シリコン層
が残るのを防止することができる。
なお、導電層１Ｂは、高融点金属（Ｍｏ、Ｗ、Ｔａ、Ｔ
ｉ等）層、またはそのシリサイド層、または多結晶シリ
コン層とその上の高融点金属層またはそのシリサイド層
からなる２層膜等で構成することもできる。次に、図示
していないが、導電層１Ｂから露出している絶縁膜１４
を除去し、さらに導電層７の露出した部分をエツチング
によって除去する。このエツチング工程によって導電層
７からなるフローティングゲート電極が完成する。
ｉ等）層、またはそのシリサイド層、または多結晶シリ
コン層とその上の高融点金属層またはそのシリサイド層
からなる２層膜等で構成することもできる。次に、図示
していないが、導電層１Ｂから露出している絶縁膜１４
を除去し、さらに導電層７の露出した部分をエツチング
によって除去する。このエツチング工程によって導電層
７からなるフローティングゲート電極が完成する。
次に、レジストＭ１６を除去する。なお、第８図の領域
Ｘは、第７図の■−■切断線に沿う断面図である。
Ｘは、第７図の■−■切断線に沿う断面図である。
次に、第９図及び第１０図に示すように１周辺回路を構
成する高耐圧Ｍ Ｉ Ｓ ＦＥＴおよび常耐圧Ｍ Ｉ
Ｓ ＦＥＴのゲート電極となる導電層１８を形成する。
成する高耐圧Ｍ Ｉ Ｓ ＦＥＴおよび常耐圧Ｍ Ｉ
Ｓ ＦＥＴのゲート電極となる導電層１８を形成する。
前記導電層１８を形成する工程では、メモリセルが設け
られる領域Ｘ全域をレジスト膜で覆うとともに、領域Ｙ
及びＺにおいてゲート電極の形状にレジスト膜を形成す
る。このレジストをマスクとして用いて、領域Ｙ、Ｚの
導電層１７をエツチングしてゲート電極となる導Ｗ１ｐ
！Ｊ１８を形成する。レジストを除いた後、導電層７、
導電層１７および導電層１８の表面を酸化して、酸化シ
リコン膜からなる絶縁膜１９を形成する。この絶縁膜１
９は、メモリセルにおいては、主としてフローティング
ゲート電極に注入されるべき情報となる少数キャリアの
保持特性を向上させるために用いられる。次に、ｐチャ
ネル型Ｍ Ｉ Ｓ ＦＥＴが設けられる領域に、ｎチャ
ネル型Ｍ Ｉ Ｓ ＦＥＴのソース領域、ドレイン領域
を形成するイオン打込み工程のマスクとなるレジスト膜
２０を形成する。
られる領域Ｘ全域をレジスト膜で覆うとともに、領域Ｙ
及びＺにおいてゲート電極の形状にレジスト膜を形成す
る。このレジストをマスクとして用いて、領域Ｙ、Ｚの
導電層１７をエツチングしてゲート電極となる導Ｗ１ｐ
！Ｊ１８を形成する。レジストを除いた後、導電層７、
導電層１７および導電層１８の表面を酸化して、酸化シ
リコン膜からなる絶縁膜１９を形成する。この絶縁膜１
９は、メモリセルにおいては、主としてフローティング
ゲート電極に注入されるべき情報となる少数キャリアの
保持特性を向上させるために用いられる。次に、ｐチャ
ネル型Ｍ Ｉ Ｓ ＦＥＴが設けられる領域に、ｎチャ
ネル型Ｍ Ｉ Ｓ ＦＥＴのソース領域、ドレイン領域
を形成するイオン打込み工程のマスクとなるレジスト膜
２０を形成する。
次に、ｎ−型イオン打込み領域２ＬＡを形成するために
、ｎ型不純物、例えばリンをイオン打込みによって半導
体基板ｌの表面部に導入する。このときメモリセルと常
耐圧Ｍ Ｉ Ｓ ＦＥＴとで別々にイオン打込みを行っ
てもよい。このイオン打込み工程の後に、レジスト膜２
０を除去する。なお、第１０図の領域Ｘは、第９図のＸ
−Ｘ切断線に沿う断面である。
、ｎ型不純物、例えばリンをイオン打込みによって半導
体基板ｌの表面部に導入する。このときメモリセルと常
耐圧Ｍ Ｉ Ｓ ＦＥＴとで別々にイオン打込みを行っ
てもよい。このイオン打込み工程の後に、レジスト膜２
０を除去する。なお、第１０図の領域Ｘは、第９図のＸ
−Ｘ切断線に沿う断面である。
次に、第１１図及び第１２図に示すように、導電層７お
よび導電層１８の側部にサイドウオール絶縁膜２２を形
成する。このサイドウオール絶縁膜２２は、先に形成し
たサイドウオールスペーサ９と同様の方法によって形成
する。このサイドウオール絶縁［１１２２を形成するエ
ツチング工程によって、サイドウオール絶縁膜２２から
露出する不要な絶縁１１！５が除去されて半導体基板１
の上面が露出する。次に、メモリセルおよびｎチャネル
聖堂耐圧ＭＩＳＦＥＴのソース領域、ドレイン領域とな
るｎ＋型半導体領域２３を形成する。これは、ｎ型不純
物、例えばヒ素を、ゲート電極１８と７、サイドウオー
ル絶縁膜２２をマスクとして用いたイオン打込みによっ
て半導体基板ｌの表面部に導入して形成する。前記イオ
ン打込み工程では、ｐチャネル型ＭＩＳＦＥＴ′ｈ＜設
けられる領域Ｙはレジストからなるマスクによって覆わ
れる。次に、Ｐチャネル型高耐圧ＭＩＳＦＥＴのソース
領域、トレイン領域となるｐ１型型半体領域２４をウェ
ル領域２の主面部に形成する。これは、ｐ型不純物、例
えばボロンを、ゲート電極１８及びサイドウオール絶縁
膜２２をマスクとして用いたイオン打込みによってウェ
ル領域２に導入して形成する。
よび導電層１８の側部にサイドウオール絶縁膜２２を形
成する。このサイドウオール絶縁膜２２は、先に形成し
たサイドウオールスペーサ９と同様の方法によって形成
する。このサイドウオール絶縁［１１２２を形成するエ
ツチング工程によって、サイドウオール絶縁膜２２から
露出する不要な絶縁１１！５が除去されて半導体基板１
の上面が露出する。次に、メモリセルおよびｎチャネル
聖堂耐圧ＭＩＳＦＥＴのソース領域、ドレイン領域とな
るｎ＋型半導体領域２３を形成する。これは、ｎ型不純
物、例えばヒ素を、ゲート電極１８と７、サイドウオー
ル絶縁膜２２をマスクとして用いたイオン打込みによっ
て半導体基板ｌの表面部に導入して形成する。前記イオ
ン打込み工程では、ｐチャネル型ＭＩＳＦＥＴ′ｈ＜設
けられる領域Ｙはレジストからなるマスクによって覆わ
れる。次に、Ｐチャネル型高耐圧ＭＩＳＦＥＴのソース
領域、トレイン領域となるｐ１型型半体領域２４をウェ
ル領域２の主面部に形成する。これは、ｐ型不純物、例
えばボロンを、ゲート電極１８及びサイドウオール絶縁
膜２２をマスクとして用いたイオン打込みによってウェ
ル領域２に導入して形成する。
このイオン打ち込み工程中には、前記ｎチャネル型ＭＩ
ＳＦＥＴが設けられる領域Ｘ及びＺは、例えばレジスト
からなるマスクによって覆われる。
ＳＦＥＴが設けられる領域Ｘ及びＺは、例えばレジスト
からなるマスクによって覆われる。
そして、半導体基板１をアニールする。なお、第１２図
領域Ｘは、第１１図のＸ■−Ｘ■切断線に沿う断面図で
ある。
領域Ｘは、第１１図のＸ■−Ｘ■切断線に沿う断面図で
ある。
次に、第１３図、第１４図、第１５図及び第１６図に示
すように、絶縁膜２５を基板ｌ上全面に形成する。なお
、第１３図には、サイドウオール９．２２．絶縁膜２５
を図示していない。前記絶縁膜２５は、例えばＣＶＤに
よって、酸化シリコン膜と、その上のフォスフオシリケ
ードガラス膜とで構成する。次に、接続孔２６を形成す
る。次に、例えば、スパッタによって、アルミニュウム
層かなる導電層２７を形成する。この導電層２７は、メ
モリセルアレイ領域においては、データ線ＤＬとして用
いられる。導電Ｎ２７を形成した後、導電層２７を覆っ
て保護膜を形成する。なお、第１４図は、第１３図のＸ
ＩＶ−ＸＩＶ切断線に沿う断面である。
すように、絶縁膜２５を基板ｌ上全面に形成する。なお
、第１３図には、サイドウオール９．２２．絶縁膜２５
を図示していない。前記絶縁膜２５は、例えばＣＶＤに
よって、酸化シリコン膜と、その上のフォスフオシリケ
ードガラス膜とで構成する。次に、接続孔２６を形成す
る。次に、例えば、スパッタによって、アルミニュウム
層かなる導電層２７を形成する。この導電層２７は、メ
モリセルアレイ領域においては、データ線ＤＬとして用
いられる。導電Ｎ２７を形成した後、導電層２７を覆っ
て保護膜を形成する。なお、第１４図は、第１３図のＸ
ＩＶ−ＸＩＶ切断線に沿う断面である。
なお、前記熱酸化マスク８（シリコンナイトライド膜）
の上面に、絶縁膜１３を形成する際に形成される酸化シ
リコン膜を残し、そのまま層間絶ａ１漠として用いるこ
ともできる。すなわち、メモリセルの第２ゲート絶縁膜
を、導電層７の上部の絶縁膜１４．熱酸化マスク８およ
びこの熱酸化マスク８の上面の酸化シリコン膜とからな
る３層構造としてもよい。
の上面に、絶縁膜１３を形成する際に形成される酸化シ
リコン膜を残し、そのまま層間絶ａ１漠として用いるこ
ともできる。すなわち、メモリセルの第２ゲート絶縁膜
を、導電層７の上部の絶縁膜１４．熱酸化マスク８およ
びこの熱酸化マスク８の上面の酸化シリコン膜とからな
る３層構造としてもよい。
さらに、前記熱酸化マスク８が高耐圧ＭＩＳＦＥＴ形成
領域にも設けられるので、高耐圧ＭＩＳＦＥＴのゲート
絶縁膜も前記のような３層構造のグー１−絶縁膜とする
ことができる。
領域にも設けられるので、高耐圧ＭＩＳＦＥＴのゲート
絶縁膜も前記のような３層構造のグー１−絶縁膜とする
ことができる。
本実施例では、高耐圧Ｍ Ｉ Ｓ ＦＥＴのゲート絶縁
膜または常耐圧ＭＩＳＦＥＴのゲート絶縁膜を専用の熱
酸化工程で形成し、さらにメモリセルの第２ゲート絶縁
膜を形成した後に、高耐圧ＭＩＳＦＥＴおよび常耐圧Ｍ
ＩＳＦＥＴのしきい値電圧を調整するため不純物を導入
している。
膜または常耐圧ＭＩＳＦＥＴのゲート絶縁膜を専用の熱
酸化工程で形成し、さらにメモリセルの第２ゲート絶縁
膜を形成した後に、高耐圧ＭＩＳＦＥＴおよび常耐圧Ｍ
ＩＳＦＥＴのしきい値電圧を調整するため不純物を導入
している。
したがって、周辺回路を構成するＭＩＳＦＥＴのしきい
値電圧を制御するためのｐ型不純物が。
値電圧を制御するためのｐ型不純物が。
前記絶−緑膜１Ｏ１１３を形成した後に導入される。
したがって、前記ｐ型不純物がメモリセルの前記絶縁膜
１４を形成する熱酸化工程中に不要に拡散するのを防止
することができる。
１４を形成する熱酸化工程中に不要に拡散するのを防止
することができる。
本実施例では、絶縁１１１１０．１４を形成した後に絶
縁膜１３を形成したが、先に絶縁膜１３を形成し、この
後、絶縁膜１ｏと絶縁膜１４とを形成することもできる
。すなわち、第２図に示したように、導電層７とサイド
ウオール９とを形成した後に、半導体基板ｌ全体を酸化
性雰囲気中で酸化することにより、常耐圧Ｍ Ｉ Ｓ
ＦＥＴが設けられる領域Ｚに絶縁膜１３を所定の膜厚に
形成する。
縁膜１３を形成したが、先に絶縁膜１３を形成し、この
後、絶縁膜１ｏと絶縁膜１４とを形成することもできる
。すなわち、第２図に示したように、導電層７とサイド
ウオール９とを形成した後に、半導体基板ｌ全体を酸化
性雰囲気中で酸化することにより、常耐圧Ｍ Ｉ Ｓ
ＦＥＴが設けられる領域Ｚに絶縁膜１３を所定の膜厚に
形成する。
このとき、高耐圧Ｍ Ｉ Ｓ ＦＥＴが設けられる領域
Ｙの半導体基板ｌの上面と、導電層７の上面とに酸化シ
リコン膜が形成される。そこで、常耐圧ＭＩＳＦＥＴが
設けられる領域Ｚの絶縁膜１３の上に熱酸化マスク８を
選択的に形成し、前記高耐圧ＭＩＳＦＥＴが設けられる
領域Ｙと導電層７との上面の不要な酸化シリコン膜とを
エツチングによって除去する。次に、再度、半導体基板
１全体を酸化性雰囲気中で酸化することにより、高耐圧
ＭＩＳＦＥＴが設けられる領域に絶縁膜１ｏを形成し、
導電層７の上面に絶縁膜１４を形成する。
Ｙの半導体基板ｌの上面と、導電層７の上面とに酸化シ
リコン膜が形成される。そこで、常耐圧ＭＩＳＦＥＴが
設けられる領域Ｚの絶縁膜１３の上に熱酸化マスク８を
選択的に形成し、前記高耐圧ＭＩＳＦＥＴが設けられる
領域Ｙと導電層７との上面の不要な酸化シリコン膜とを
エツチングによって除去する。次に、再度、半導体基板
１全体を酸化性雰囲気中で酸化することにより、高耐圧
ＭＩＳＦＥＴが設けられる領域に絶縁膜１ｏを形成し、
導電層７の上面に絶縁膜１４を形成する。
また、本実施例では、前記絶縁膜１３を、絶縁膜１０．
１４と異る工程で形成したが、絶縁膜１３と絶縁ｆｌ１
１４とを同一工程で形成し、絶縁膜１０を異る工程で形
成することもできる。
１４と異る工程で形成したが、絶縁膜１３と絶縁ｆｌ１
１４とを同一工程で形成し、絶縁膜１０を異る工程で形
成することもできる。
すなわち、高耐圧ＭＩＳＦＥＴのゲート絶縁膜または常
耐圧Ｍ Ｉ Ｓ ＦＥＴのゲート絶縁膜のいずれかを、
メモリセルの第２ゲート絶縁膜と同一工程で形成し、前
記の工程で形成されていない高耐圧Ｍ Ｉ Ｓ ＦＥＴ
または常耐圧ＭＩＳＦＥＴのいずれかのゲート絶縁膜を
専用の工程で形成するものである。
耐圧Ｍ Ｉ Ｓ ＦＥＴのゲート絶縁膜のいずれかを、
メモリセルの第２ゲート絶縁膜と同一工程で形成し、前
記の工程で形成されていない高耐圧Ｍ Ｉ Ｓ ＦＥＴ
または常耐圧ＭＩＳＦＥＴのいずれかのゲート絶縁膜を
専用の工程で形成するものである。
［効果］
本願によって開示された新規な技術によれば、以下の効
果を得ることができる。
果を得ることができる。
（１）、高耐圧Ｍ Ｉ Ｓ ＦＥＴのゲート絶縁膜また
は周辺回路を構成する常耐圧Ｍ Ｉ Ｓ ＦＥＴのゲー
ト絶縁膜を、メモリセルの第２ゲート絶縁膜を形成する
工程と同一工程で形成し、前記工程で形成していない高
耐圧ＭＩＳＦＥＴのゲート絶縁膜または常耐圧ＭＩＳＦ
ＥＴのゲート絶縁膜いずれかを専用の工程で形成し、さ
らに前記第２ゲート絶縁膜を形成した後に、高耐圧ＭＩ
ＳＦＥＴおよび常耐圧ＭＩＳＦＥＴのしきい値電圧を調
整するための不純物を導入したことより、前記不純物が
半導体基板およびウェル領域内に不要に拡散するのを防
止することができる。
は周辺回路を構成する常耐圧Ｍ Ｉ Ｓ ＦＥＴのゲー
ト絶縁膜を、メモリセルの第２ゲート絶縁膜を形成する
工程と同一工程で形成し、前記工程で形成していない高
耐圧ＭＩＳＦＥＴのゲート絶縁膜または常耐圧ＭＩＳＦ
ＥＴのゲート絶縁膜いずれかを専用の工程で形成し、さ
らに前記第２ゲート絶縁膜を形成した後に、高耐圧ＭＩ
ＳＦＥＴおよび常耐圧ＭＩＳＦＥＴのしきい値電圧を調
整するための不純物を導入したことより、前記不純物が
半導体基板およびウェル領域内に不要に拡散するのを防
止することができる。
（２）、前記（１）より、周辺回路を構成する高耐圧Ｍ
Ｉ ５ＦＥＴお、、及び常耐圧Ｍ Ｉ Ｓ ＦＥＴ（７
）Ｌ。
Ｉ ５ＦＥＴお、、及び常耐圧Ｍ Ｉ Ｓ ＦＥＴ（７
）Ｌ。
きい値電圧を良好に設定することができる。
（３）、前記（１）により、特にＰチャネル型窩耐圧Ｍ
Ｉ Ｓ ＦＥＴのチャネル領域の空乏層がウェル領域
の内部に深く延びるのを低減することができるので、高
耐圧Ｍ Ｉ Ｓ ＦＥＴのソース領域とドレイン領域と
の間のパンチスルーを防止することができる。
Ｉ Ｓ ＦＥＴのチャネル領域の空乏層がウェル領域
の内部に深く延びるのを低減することができるので、高
耐圧Ｍ Ｉ Ｓ ＦＥＴのソース領域とドレイン領域と
の間のパンチスルーを防止することができる。
（４）、前記（１）により１周辺回路を構成するＭＩＳ
ＦＥＴのゲート絶縁膜を適正の膜厚に形成することがで
きるので、特に相互フンダクタンを向上することができ
る。
ＦＥＴのゲート絶縁膜を適正の膜厚に形成することがで
きるので、特に相互フンダクタンを向上することができ
る。
（５）、前記（４）により、周辺回路を構成するＭＩＳ
ＦＥＴＭＩＳＦＥＴの電気的特性を向上することができ
る。
ＦＥＴＭＩＳＦＥＴの電気的特性を向上することができ
る。
（６）、前記（３）により、高耐圧ＭＩＳＦＥＴのチャ
ネル長を縮小することができるので、半導体記憶装置の
集積度を向上することができる。
ネル長を縮小することができるので、半導体記憶装置の
集積度を向上することができる。
以上１本発明者によってなされた発明を実施例にもとず
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変形可能であることはいうまでもない。
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲において種
々変形可能であることはいうまでもない。
例えば、常耐圧Ｍ Ｉ Ｓ ＦＥＴをｐチャネル型とし
、高耐圧ＭＩＳＦＥＴをｎチャネル型としてもよい。さ
らに、これらと上記実施例とを１つの基板上に種々組合
せて形成してもよい。また、本発明は、半導体記憶装置
に限らず、広く半導体集積回路装置全般に適要できる。
、高耐圧ＭＩＳＦＥＴをｎチャネル型としてもよい。さ
らに、これらと上記実施例とを１つの基板上に種々組合
せて形成してもよい。また、本発明は、半導体記憶装置
に限らず、広く半導体集積回路装置全般に適要できる。
Ｐ型半導体基板ばかりでなく、ｎ型半導体基板およびｐ
型ウェル領域を用いた半導体集積回路装置に適用するこ
とができる。
型ウェル領域を用いた半導体集積回路装置に適用するこ
とができる。
更には２層のゲートｌ！極を有するＤＲＡＭ等の半導体
集積回路装置に適用できる。
集積回路装置に適用できる。
第１図乃至第６図、第８図、第１０図及び第１２２図は
、製造工程におけるメモリセルの断面図、第７図、第９
図、第１１図及び第１３図は、メモリセルの製造工程に
おける平面図、 第１４図は、第１３図のＸＩ”／−ＸＩＶ切断線におけ
る断面図、 第１５図は、書き込み回路を構成する高耐圧ＭＩＳＦＥ
Ｔの製造工程における断面図、第１６図は、周辺回路を
構成する常耐圧ＭＩＳＦＥＴの製造工程における断面図
である。 １・・・半導体基板、２・・・ウェル領域、３・・・フ
ィールド絶縁膜、４・・・チャネルストッパ領域、５．
１０．１１．１３．１４．１９．２５・・・絶縁膜、６
．１２．１５．１６．２０・・・レジスト膜、７．１７
．１８．２７・・・導電層、８・・・熱酸化マスク、９
，２２・・・サイドウオール、２１．２３．２４・・・
半導体領域、２６・・・接続孔。 ＋−６＼
、製造工程におけるメモリセルの断面図、第７図、第９
図、第１１図及び第１３図は、メモリセルの製造工程に
おける平面図、 第１４図は、第１３図のＸＩ”／−ＸＩＶ切断線におけ
る断面図、 第１５図は、書き込み回路を構成する高耐圧ＭＩＳＦＥ
Ｔの製造工程における断面図、第１６図は、周辺回路を
構成する常耐圧ＭＩＳＦＥＴの製造工程における断面図
である。 １・・・半導体基板、２・・・ウェル領域、３・・・フ
ィールド絶縁膜、４・・・チャネルストッパ領域、５．
１０．１１．１３．１４．１９．２５・・・絶縁膜、６
．１２．１５．１６．２０・・・レジスト膜、７．１７
．１８．２７・・・導電層、８・・・熱酸化マスク、９
，２２・・・サイドウオール、２１．２３．２４・・・
半導体領域、２６・・・接続孔。 ＋−６＼
Claims (1)
- 【特許請求の範囲】 １、半導体基板の第１の領域に形成された第１ゲート電
極とその上の第２ゲート電極とを有する第１ＭＩＳＦＥ
Ｔと、前記半導体基板の第２および第３の領域に形成さ
れた第２および第３ＭＩＳＦＥＴとを備えた半導体記憶
装置の製造方法であって、前記第２ＭＩＳＦＥＴのゲー
ト絶縁膜または第３ＭＩＳＦＥＴのゲート絶縁膜を、第
１ゲート電極と第２ゲート電極との間のゲート絶縁膜を
形成する工程を用いて形成する工程と、該工程の後に第
２ＭＩＳＦＥＴおよび第３ＭＩＳＦＥＴのしきい値電圧
調整用の不純物をチャネル領域に導入する工程とを、備
えた半導体集積回路装置の製造方法。 ２、前記第１ゲート電極はフローティングゲート電極で
あり、第２ゲート電極はコントロールゲート電極である
ことを特徴とする特許請求の範囲第１項に記載の半導体
集積回路装置の製造方法。 ３、前記フローティングゲート電極とコントロールゲー
ト電極との間のゲート絶縁膜を形成する工程は、フロー
ティングゲート電極となる導電層の上面を酸化性雰囲気
中で酸化して形成することを特徴とする特許請求の範囲
第２項に記載の半導体集積回路装置の製造方法。 ４、第２ＭＩＳＦＥＴのゲート絶縁膜を形成する工程は
、第３ＭＩＳＦＥＴのゲート絶縁膜より絶縁耐圧の高い
ゲート絶縁膜を形成することを特徴とする特許請求の範
囲第２項に記載の半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161862A JPS6223150A (ja) | 1985-07-24 | 1985-07-24 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60161862A JPS6223150A (ja) | 1985-07-24 | 1985-07-24 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6223150A true JPS6223150A (ja) | 1987-01-31 |
Family
ID=15743372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60161862A Pending JPS6223150A (ja) | 1985-07-24 | 1985-07-24 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6223150A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155769A (ja) * | 1986-12-04 | 1988-06-28 | テキサス インスツルメンツ インコーポレイテッド | フローティングゲート素子の製造方法 |
| JPH01119070A (ja) * | 1987-10-31 | 1989-05-11 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH01223759A (ja) * | 1988-03-02 | 1989-09-06 | Seiko Epson Corp | 半導体装置 |
| FR2642900A1 (fr) * | 1989-01-17 | 1990-08-10 | Sgs Thomson Microelectronics | Procede de fabrication de circuits integres a transistors de memoire eprom et a transistors logiques |
| WO1997001867A1 (fr) * | 1995-06-29 | 1997-01-16 | Hitachi, Ltd. | Procede de fabrication d'un dispositif de circuit integre a semi-conducteur et dispositif de circuit integre a semi-conducteur |
| WO2000060661A1 (fr) * | 1997-10-02 | 2000-10-12 | Asahi Kasei Microsystems Co., Ltd. | Procede de production d'un dispositif a semi-conducteur |
| US6472259B1 (en) | 1999-04-01 | 2002-10-29 | Asahi Kasei Microsystems Co., Ltd. | Method of manufacturing semiconductor device |
| JP2005533370A (ja) * | 2002-05-16 | 2005-11-04 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 層アレイおよびメモリーアレイ |
| JP2007234878A (ja) * | 2006-03-01 | 2007-09-13 | Toshiba Corp | 半導体装置 |
-
1985
- 1985-07-24 JP JP60161862A patent/JPS6223150A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155769A (ja) * | 1986-12-04 | 1988-06-28 | テキサス インスツルメンツ インコーポレイテッド | フローティングゲート素子の製造方法 |
| JPH01119070A (ja) * | 1987-10-31 | 1989-05-11 | Toshiba Corp | 半導体装置およびその製造方法 |
| JPH01223759A (ja) * | 1988-03-02 | 1989-09-06 | Seiko Epson Corp | 半導体装置 |
| FR2642900A1 (fr) * | 1989-01-17 | 1990-08-10 | Sgs Thomson Microelectronics | Procede de fabrication de circuits integres a transistors de memoire eprom et a transistors logiques |
| US5013674A (en) * | 1989-01-17 | 1991-05-07 | Sgs-Thomson Microelectronics S.A. | A method of manufacturing integrated circuits comprising EPROM memory and logic transistors |
| WO1997001867A1 (fr) * | 1995-06-29 | 1997-01-16 | Hitachi, Ltd. | Procede de fabrication d'un dispositif de circuit integre a semi-conducteur et dispositif de circuit integre a semi-conducteur |
| WO2000060661A1 (fr) * | 1997-10-02 | 2000-10-12 | Asahi Kasei Microsystems Co., Ltd. | Procede de production d'un dispositif a semi-conducteur |
| US6472259B1 (en) | 1999-04-01 | 2002-10-29 | Asahi Kasei Microsystems Co., Ltd. | Method of manufacturing semiconductor device |
| JP2005533370A (ja) * | 2002-05-16 | 2005-11-04 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 層アレイおよびメモリーアレイ |
| US7713810B2 (en) | 2002-05-16 | 2010-05-11 | Infineon Technologies Ag | Method for fabricating a layer arrangement, layer arrangement and memory arrangement |
| JP2007234878A (ja) * | 2006-03-01 | 2007-09-13 | Toshiba Corp | 半導体装置 |
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