JPS6370556A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6370556A JPS6370556A JP61216435A JP21643586A JPS6370556A JP S6370556 A JPS6370556 A JP S6370556A JP 61216435 A JP61216435 A JP 61216435A JP 21643586 A JP21643586 A JP 21643586A JP S6370556 A JPS6370556 A JP S6370556A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
分離絶縁層を挟んでｎウェルとｎウェルを形成し、両ウ
ェルを含んで形成された凸部の両側面にゲート絶縁層を
形成し、それに接して側壁に形成した４電層をゲートと
したｎチャネルとｐチャネルの縦方向ＭＯＳＦＥＴ （
チャネル電流が基板に対し縦方向に流れる）を形成した
サブミクロンセルファラインＣＭＯＳデバイスの製造方
法を提起する。
ェルを含んで形成された凸部の両側面にゲート絶縁層を
形成し、それに接して側壁に形成した４電層をゲートと
したｎチャネルとｐチャネルの縦方向ＭＯＳＦＥＴ （
チャネル電流が基板に対し縦方向に流れる）を形成した
サブミクロンセルファラインＣＭＯＳデバイスの製造方
法を提起する。
本発明はＣＭＯ５を微細化するために有効な半導体装置
の製造方法に関する。
の製造方法に関する。
ＣＭＯＳデバイスは同一基板上に形成されたｎチャネル
ＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴが相補的に接続
され、低消費電力集積回路としてメモリセルや論理回路
に多用されている。
ＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴが相補的に接続
され、低消費電力集積回路としてメモリセルや論理回路
に多用されている。
従来のＣＭＯＳデバイスは基板上に反対導電型のウェル
を形成し、基板とウェル内にそれぞれ反対導電型チャネ
ルをもつＭＯＳＰＥＴを形成していた。
を形成し、基板とウェル内にそれぞれ反対導電型チャネ
ルをもつＭＯＳＰＥＴを形成していた。
この場合は基板とウェルの境界を通じてｐｎｐｎ構造と
なり、ｎチャネルＭＯＳＦＥＴとｐチャネル）１０ＳＰ
ＥＴが電気的に結合される、いわゆるランチアンプ現象
を生じたり、また、基板抵抗が低く各素子の基板に対す
る浮遊容量が大きくなり、デバイスの高速化を阻害して
いた。
なり、ｎチャネルＭＯＳＦＥＴとｐチャネル）１０ＳＰ
ＥＴが電気的に結合される、いわゆるランチアンプ現象
を生じたり、また、基板抵抗が低く各素子の基板に対す
る浮遊容量が大きくなり、デバイスの高速化を阻害して
いた。
このため、高抵抗基板にｐウェルとｎウェルを形成し、
両ウェル内にそれぞれｎチャネルＭＯＳＦＥＴとｎチャ
ネルＭＯＳＦＥＴを形成する方法がとられる場合もある
。このようにすると上記の欠点は改善されるが、基板上
に両ウェルを形成するため集積度の点で不利となり、在
来の横方向のＭＯＳＰＥＴ （チャネル電流が基板に対
し横方向に流れる）ではデバイスが大型化するという欠
点があった。
両ウェル内にそれぞれｎチャネルＭＯＳＦＥＴとｎチャ
ネルＭＯＳＦＥＴを形成する方法がとられる場合もある
。このようにすると上記の欠点は改善されるが、基板上
に両ウェルを形成するため集積度の点で不利となり、在
来の横方向のＭＯＳＰＥＴ （チャネル電流が基板に対
し横方向に流れる）ではデバイスが大型化するという欠
点があった。
従来の高抵抗基板にｐウェルとｎウェルを形成してＣＭ
Ｏ５を形成する方法では高集積化ができなかった。
Ｏ５を形成する方法では高集積化ができなかった。
一方、デバイスの性能を上げるためには寸法を縮小する
ことが試みられ、ＭＯＳＰＥＴであればチャネル長を短
くすることで高速化が可能となる。
ことが試みられ、ＭＯＳＰＥＴであればチャネル長を短
くすることで高速化が可能となる。
従って、高集積化と高速化が可能なＣ？ｌＯＳデバ・イ
スの形成方法が課題である。
スの形成方法が課題である。
Ｃ問題点を解決するための手段〕
上記問題点の解決は、半導体基板内に表面よりｎ型、お
よびｐ型の不純物をそれぞれ異なった領域に導入してｎ
ウェルとｐウェルを形成し、両ウェルの境界上に分離絶
縁層を形成し、該分離絶縁層を覆って第１、第２、第３
の絶縁層を順次被着する工程と、 該分離絶縁層を含んだ領域を残して該第３、第２、第１
の絶縁層と該半導体基板の深さ方向の一部を除去して該
半導体基板表面に凸部を形成し、該凸部の側面に第４の
絶縁層よりなる側壁を形成する工程と、 該凸部の両側の両ウェル内にそれぞれウェルと反対導電
型の不純物を４人して第１のソース、ドレイン領域を形
成し、該第１のソース、ドレイン領域上に第５の絶′４
＆層を形成する工程と、該凸部の側面を露出し、該側面
にゲート絶縁層を形成し、該ゲート絶縁層に接して導電
層よりなるゲート電極を形成する工程と、 該ゲート電極上に第６の絶縁層を形成し、該分離絶縁層
の両側の両ウェル表面を露出し、両ウェル内にそれぞれ
ウェルと反対導電型の不純物を厚大して第２のソース、
ドレイン領域を形成する工とを含む半導体装置の製造方
法により達成される。
よびｐ型の不純物をそれぞれ異なった領域に導入してｎ
ウェルとｐウェルを形成し、両ウェルの境界上に分離絶
縁層を形成し、該分離絶縁層を覆って第１、第２、第３
の絶縁層を順次被着する工程と、 該分離絶縁層を含んだ領域を残して該第３、第２、第１
の絶縁層と該半導体基板の深さ方向の一部を除去して該
半導体基板表面に凸部を形成し、該凸部の側面に第４の
絶縁層よりなる側壁を形成する工程と、 該凸部の両側の両ウェル内にそれぞれウェルと反対導電
型の不純物を４人して第１のソース、ドレイン領域を形
成し、該第１のソース、ドレイン領域上に第５の絶′４
＆層を形成する工程と、該凸部の側面を露出し、該側面
にゲート絶縁層を形成し、該ゲート絶縁層に接して導電
層よりなるゲート電極を形成する工程と、 該ゲート電極上に第６の絶縁層を形成し、該分離絶縁層
の両側の両ウェル表面を露出し、両ウェル内にそれぞれ
ウェルと反対導電型の不純物を厚大して第２のソース、
ドレイン領域を形成する工とを含む半導体装置の製造方
法により達成される。
上記の工程において、第１〜第４の絶縁層は最終的には
除去されるが、それぞれはつぎのようなはたらきをする
。
除去されるが、それぞれはつぎのようなはたらきをする
。
第１の絶Ｉｉ層は二酸化珪素（Ｓｉｎｇ）層等より、つ
ぎに被着する非常に硬い第２の絶縁層の緩衝層としては
たらき、基板に対して応力の発生を緩和する。
ぎに被着する非常に硬い第２の絶縁層の緩衝層としては
たらき、基板に対して応力の発生を緩和する。
第２、第４の絶縁層は窒化珪素（Ｓ１ａＮｔ）等の耐酸
化性を有する物質よりなり、基板を酸化する際のマスク
としてはたらく。
化性を有する物質よりなり、基板を酸化する際のマスク
としてはたらく。
第３の絶縁層はＳｉＯ□層等より、基板に凸部を形成す
る際のエツチングマスクとしてはたらく。
る際のエツチングマスクとしてはたらく。
本発明はこれらの絶縁層を利用して基板に凸部を形成し
、凸部の両側面にそれぞれ両温電型の縦方向のＭＯＳＰ
ＥＴを形成して高集積化と高速化をはがったものである
。
、凸部の両側面にそれぞれ両温電型の縦方向のＭＯＳＰ
ＥＴを形成して高集積化と高速化をはがったものである
。
第１図（１）〜（７）は本発明の製造工程の一実施例を
説明する断面図である。
説明する断面図である。
第１図（１）において、半導体基板としてｎ型珪素（ｎ
−Ｓｉ）基板を用い１．拡散、またはイオン注入等によ
り半導体基板内に表面よりｎ型、およびｐ型の不純物を
それぞれ異なった領域に導入してｎウェルＩＮとｐウェ
ルＩＰを形成し、両ウェルの境界上に熱酸化により分離
絶縁層ＩＦを形成する。
−Ｓｉ）基板を用い１．拡散、またはイオン注入等によ
り半導体基板内に表面よりｎ型、およびｐ型の不純物を
それぞれ異なった領域に導入してｎウェルＩＮとｐウェ
ルＩＰを形成し、両ウェルの境界上に熱酸化により分離
絶縁層ＩＦを形成する。
つぎに、該分離絶縁層を覆って
第１の絶縁層として熱酸化による
厚さ５００人のＳｉＯ□層２、
第２の絶縁層として厚さ１０００人のＳｉ３Ｎ４層３、
第３の絶縁層として化学気相成長（ＣＶＤ）法による厚
さ２０００人の５ｉＯｚ層４ を順次被着する。
第３の絶縁層として化学気相成長（ＣＶＤ）法による厚
さ２０００人の５ｉＯｚ層４ を順次被着する。
第１図（２）において、ＣＦ、と０□を用いたりアクテ
ィブイオンエツチング（ＲＩＥ）法により、分離絶縁層
ＩＦを含んだ領域を戎してＳｉＯ□層４、Ｓ ｉ ３
Ｎ ＃層３、ＳｉＯ□層２と該半導体基板の深さ方向の
一部を除去して該半導体基板表面に凸部を形成する。
ィブイオンエツチング（ＲＩＥ）法により、分離絶縁層
ＩＦを含んだ領域を戎してＳｉＯ□層４、Ｓ ｉ ３
Ｎ ＃層３、ＳｉＯ□層２と該半導体基板の深さ方向の
一部を除去して該半導体基板表面に凸部を形成する。
第１図（３）において、該凸部の側面に第４の絶縁層と
してＳｉ３Ｎ４ Ｆ！よりなる側壁５を形成する。
してＳｉ３Ｎ４ Ｆ！よりなる側壁５を形成する。
側壁形成は、ＣＶＤ法により厚さ１０００人の５ｉ３Ｎ
ｉ層を基板全面に成長し、ＲＩＥ法により凸部側面にこ
の層を残すことにより行う。
ｉ層を基板全面に成長し、ＲＩＥ法により凸部側面にこ
の層を残すことにより行う。
つぎに、凸部の両側の両ウェル内にそれぞれウェルと反
対導電型の不純物をイオン注入して第１のソース、ドレ
イン領域ＩＮ−Ｐｉ 、およびＩＰ−Ｎｌを形成する。
対導電型の不純物をイオン注入して第１のソース、ドレ
イン領域ＩＮ−Ｐｉ 、およびＩＰ−Ｎｌを形成する。
第１図（４）において、５ｉ３Ｎｉ 層よりなる側壁５
を耐酸化マスクにして、それぞれの第１のソース、ドレ
イン領域上に熱酸化により第５の絶縁層として厚さ３０
００人の５ｉ０２層６を形成する。
を耐酸化マスクにして、それぞれの第１のソース、ドレ
イン領域上に熱酸化により第５の絶縁層として厚さ３０
００人の５ｉ０２層６を形成する。
つぎに、熱燐酸を用いたエツチングによりＳｉ、Ｎ４５
よりなる側壁５を除去し、凸部の側面を露出する。この
露出したＳｉ面がチャネル領域となる。
よりなる側壁５を除去し、凸部の側面を露出する。この
露出したＳｉ面がチャネル領域となる。
第１図（５）において、凸部側面にゲート絶縁層として
熱酸化により所望の厚さ、例えば厚さ２００人のＳｉ０
２層７を形成する。
熱酸化により所望の厚さ、例えば厚さ２００人のＳｉ０
２層７を形成する。
第１図（６）において、ゲート絶縁層の５ｔＯ１層７に
接して、導電層として高濃度にドープした多結晶珪素（
ポリｓｉ） Ｎよりなるゲート電極８を形成する。
接して、導電層として高濃度にドープした多結晶珪素（
ポリｓｉ） Ｎよりなるゲート電極８を形成する。
ゲート電極形成は、ＣＶＤ法により基板凸部を埋める厚
さのポリＳｉ層を基板全面に成長し、バイアススパッタ
法、またはレジスト塗布によるエッチバンク法により、
凸部のみをエツチングすることにより行う。
さのポリＳｉ層を基板全面に成長し、バイアススパッタ
法、またはレジスト塗布によるエッチバンク法により、
凸部のみをエツチングすることにより行う。
第１図（６）、（７）において、Ｓｉ０２層４をエツチ
ング除去後、Ｓｉ３Ｎ、層３を耐酸化マスクにした熱酸
化によりゲート電極８上に第６の絶縁層として厚さ４０
００人のＳｉＯ！Ｎ９を形成する。
ング除去後、Ｓｉ３Ｎ、層３を耐酸化マスクにした熱酸
化によりゲート電極８上に第６の絶縁層として厚さ４０
００人のＳｉＯ！Ｎ９を形成する。
つぎに、５ｉＪ４Ｎ ３ 、ＳｉＯ□層２を除去して、
分離絶縁層ＩＦの両側の両ウェル表面を露出し、両ウェ
ル内にそれぞれウェルと反対導電型の不純物を不純物を
イオン注入して第２のソース、ドレイン領域ＩＮ−Ｐ２
、およびＩＰ−Ｎ２を形成する。
分離絶縁層ＩＦの両側の両ウェル表面を露出し、両ウェ
ル内にそれぞれウェルと反対導電型の不純物を不純物を
イオン注入して第２のソース、ドレイン領域ＩＮ−Ｐ２
、およびＩＰ−Ｎ２を形成する。
この後は、通常の工程により基板上に眉間絶縁層、また
はカバー絶８＆層を被着し、必要な個所にこれを開口し
、ソース、ドレイン、ゲートを引き出して配線を行う。
はカバー絶８＆層を被着し、必要な個所にこれを開口し
、ソース、ドレイン、ゲートを引き出して配線を行う。
以上の工程により、縦方向ＭＯ５ＦＥＴにより構成され
るサブミクロンセルファラインＣＭＯＳデバイスが形成
できる。
るサブミクロンセルファラインＣＭＯＳデバイスが形成
できる。
以上詳細に説明したように本発明によれば、高集積化と
高速化が可能なＣＭＯＳデバイスの形成が可能となる。
高速化が可能なＣＭＯＳデバイスの形成が可能となる。
第１図（１）〜（７）は本発明の製造工程の一実施例を
説明する断面図である。 図において、 １は半導体基板でｎ−５ｉ基板、 ＩＮはｎウェル、 ＩＰはｐウェル、１Ｆは分離絶
忌層、 ＩＮ−Ｐｉ 、ＩＰ−Ｎｌは第１のソース、ドレイン領
域、ＩＮ−Ｐ２ 、ＩＰ−Ｎ２は第２のソース、ドレイ
ン領域、２は第１の絶縁層でＳｔｏ、層、 ３は第２の絶縁層で５ｉｆｆＮ４１． ４は第３の絶縁’ＦＭ テｃＶＤ−ＳｔＯ□ｊ５．５は
Ｓｉ３Ｎ４層よりなる側壁、 ６は第５の絶縁層でＳｉＯ２層、 ７はゲート絶縁層で５ｉＯＺＦＷ、 ８はポリＳｔ層よりなるゲート電極、 ９は第６の絶縁層でＳｉｎｇ層
説明する断面図である。 図において、 １は半導体基板でｎ−５ｉ基板、 ＩＮはｎウェル、 ＩＰはｐウェル、１Ｆは分離絶
忌層、 ＩＮ−Ｐｉ 、ＩＰ−Ｎｌは第１のソース、ドレイン領
域、ＩＮ−Ｐ２ 、ＩＰ−Ｎ２は第２のソース、ドレイ
ン領域、２は第１の絶縁層でＳｔｏ、層、 ３は第２の絶縁層で５ｉｆｆＮ４１． ４は第３の絶縁’ＦＭ テｃＶＤ−ＳｔＯ□ｊ５．５は
Ｓｉ３Ｎ４層よりなる側壁、 ６は第５の絶縁層でＳｉＯ２層、 ７はゲート絶縁層で５ｉＯＺＦＷ、 ８はポリＳｔ層よりなるゲート電極、 ９は第６の絶縁層でＳｉｎｇ層
Claims (1)
- 【特許請求の範囲】 半導体基板内に表面よりｎ型、およびｐ型の不純物を
それぞれ異なった領域に導入してｎウェルとｐウェルを
形成し、両ウェルの境界上に分離絶縁層を形成し、該分
離絶縁層を覆って第１、第２、第３の絶縁層を順次被着
する工程と、 該分離絶縁層を含んだ領域を残して該第３、第２、第１
の絶縁層と該半導体基板の深さ方向の一部を除去して該
半導体基板表面に凸部を形成し、該凸部の側面に第４の
絶縁層よりなる側壁を形成する工程と、 該凸部の両側の両ウェル内にそれぞれウェルと反対導電
型の不純物を導入して第１のソース、ドレイン領域を形
成し、該第１のソース、ドレイン領域上に第５の絶縁層
を形成する工程と、 該凸部の側面を露出し、該側面にゲート絶縁層を形成し
、該ゲート絶縁層に接して導電層よりなるゲート電極を
形成する工程と、 該ゲート電極上に第６の絶縁層を形成し、該分離絶縁層
の両側の両ウェル表面を露出し、両ウェル内にそれぞれ
ウェルと反対導電型の不純物を導入して第２のソース、
ドレイン領域を形成する工程 とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216435A JPS6370556A (ja) | 1986-09-12 | 1986-09-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61216435A JPS6370556A (ja) | 1986-09-12 | 1986-09-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6370556A true JPS6370556A (ja) | 1988-03-30 |
Family
ID=16688504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61216435A Pending JPS6370556A (ja) | 1986-09-12 | 1986-09-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6370556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0271556A (ja) * | 1988-09-06 | 1990-03-12 | Toshiba Corp | 半導体装置 |
-
1986
- 1986-09-12 JP JP61216435A patent/JPS6370556A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0271556A (ja) * | 1988-09-06 | 1990-03-12 | Toshiba Corp | 半導体装置 |
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