JP3070554B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板上に形
成されたバイポーラトランジスタと、相補型電界効果型
トランジスタ（以下、ＣＭＯＳと記す）をあわせ持った
半導体装置及びその製造方法に関する。
成されたバイポーラトランジスタと、相補型電界効果型
トランジスタ（以下、ＣＭＯＳと記す）をあわせ持った
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】バイポーラトランジスタの持つ高速動作
・高駆動能力及びＣＭＯＳの低消費電力の両方の性質を
兼ね備え、これを同一基板に形成した半導体集積回路装
置（以下、ＢｉＣＭＯＳと記す）技術は、近年の低消費
電力化及び高速化の要求を実現するための最も有効な手
法の一つである。
・高駆動能力及びＣＭＯＳの低消費電力の両方の性質を
兼ね備え、これを同一基板に形成した半導体集積回路装
置（以下、ＢｉＣＭＯＳと記す）技術は、近年の低消費
電力化及び高速化の要求を実現するための最も有効な手
法の一つである。
【０００３】そこで、従来の技術として、最近のＢｉＣ
ＭＯＳの構造及びその製造方法について図１０乃至図１
２に基づいて説明する。以下、この技術を第１の従来例
と記す。図１０乃至図１２はＢｉＣＭＯＳの製造工程順
の断面図である。この製造工程の説明の中でこのＢｉＣ
ＭＯＳの構造も説明される。
ＭＯＳの構造及びその製造方法について図１０乃至図１
２に基づいて説明する。以下、この技術を第１の従来例
と記す。図１０乃至図１２はＢｉＣＭＯＳの製造工程順
の断面図である。この製造工程の説明の中でこのＢｉＣ
ＭＯＳの構造も説明される。
【０００４】図１０（ａ）に示すように、導電型がＰ型
のシリコン基板３０１表面に、公知のＬＯＣＯＳ分離
法、トレンチ分離法等を用いて素子分離酸化膜３０２、
第１の酸化膜３０３を形成する。次に、ＮチャネルＭＯ
Ｓトランジスタ（ＮＭＯＳ）形成領域にはボロンのイオ
ン注入と熱処理とにより、第１のＰ型ウエル領域３０４
を、また、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）
形成領域及びバイポーラトランジスタのコレクタ領域に
は、リンのイオン注入と熱処理とにより、第１のＮ型ウ
エル領域３０５を形成する。
のシリコン基板３０１表面に、公知のＬＯＣＯＳ分離
法、トレンチ分離法等を用いて素子分離酸化膜３０２、
第１の酸化膜３０３を形成する。次に、ＮチャネルＭＯ
Ｓトランジスタ（ＮＭＯＳ）形成領域にはボロンのイオ
ン注入と熱処理とにより、第１のＰ型ウエル領域３０４
を、また、ＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）
形成領域及びバイポーラトランジスタのコレクタ領域に
は、リンのイオン注入と熱処理とにより、第１のＮ型ウ
エル領域３０５を形成する。
【０００５】次に、図１０（ｂ）に示すように、シリコ
ン基板３０１表面にゲート酸化膜３０６を形成し、第１
のポリシリコン３０７を成長させる。そして、図１０
（ｃ）に示すように、フォトレジスト等のマスクを用い
て、公知の異方性エッチングによりゲート電極３０８を
形成する。そして、図１０（ｄ）に示すように、ボロン
のイオン注入でＰ型ベース領域３０９を形成し、次に、
フォトレジスト等のマスクを用いたイオン注入で、Ｎ型
ＬＤＤ層３１０、Ｐ型ＬＤＤ層３１１をそれぞれ形成
し、第２の酸化膜３１２を堆積させる。
ン基板３０１表面にゲート酸化膜３０６を形成し、第１
のポリシリコン３０７を成長させる。そして、図１０
（ｃ）に示すように、フォトレジスト等のマスクを用い
て、公知の異方性エッチングによりゲート電極３０８を
形成する。そして、図１０（ｄ）に示すように、ボロン
のイオン注入でＰ型ベース領域３０９を形成し、次に、
フォトレジスト等のマスクを用いたイオン注入で、Ｎ型
ＬＤＤ層３１０、Ｐ型ＬＤＤ層３１１をそれぞれ形成
し、第２の酸化膜３１２を堆積させる。
【０００６】次に、図１１（ａ）に示すように、フォト
レジスト等のマスクを用いて、公知のエッチング技術に
よりゲート酸化膜３０６と第２の酸化膜３１２を選択的
に除去し、エミッタコンタクト３１３及びコレクタコン
タクト３１４を形成し、第２のポリシリコン３１５を、
ノンドープ、または、リン、ヒ素等の不純物をドープさ
れた状態で堆積させるようにする。
レジスト等のマスクを用いて、公知のエッチング技術に
よりゲート酸化膜３０６と第２の酸化膜３１２を選択的
に除去し、エミッタコンタクト３１３及びコレクタコン
タクト３１４を形成し、第２のポリシリコン３１５を、
ノンドープ、または、リン、ヒ素等の不純物をドープさ
れた状態で堆積させるようにする。
【０００７】次に、図１１（ｂ）に示すように、フォト
レジスト等のマスクを用いて、公知の異方性エッチング
によりエミッタ引き出し電極３１６を形成した後、さら
に上記、フォトレジスト等のマスクと第２の酸化膜３１
２をそれぞれコレクタトレンチ形成時のマスクとして、
同一のエッチング条件で連続的に行うか、もしくは、複
数のステップで他段階に分けて行うことによって、第１
のＮ型ウエル領域３０５のエッチングを行い、コレクタ
トレンチ３１７を形成する。
レジスト等のマスクを用いて、公知の異方性エッチング
によりエミッタ引き出し電極３１６を形成した後、さら
に上記、フォトレジスト等のマスクと第２の酸化膜３１
２をそれぞれコレクタトレンチ形成時のマスクとして、
同一のエッチング条件で連続的に行うか、もしくは、複
数のステップで他段階に分けて行うことによって、第１
のＮ型ウエル領域３０５のエッチングを行い、コレクタ
トレンチ３１７を形成する。
【０００８】次に、図１１（ｃ）に示すように、第３の
酸化膜３１８を堆積後、公知の異方性のドライエッチン
グすなわちエッチバックにより、エミッタ引き出し電極
３１６、コレクタトレンチ３１７の各側壁には第３の酸
化膜３１８からなるサイドウォール絶縁膜を形成し、ゲ
ート電極３０８の側壁には第２の酸化膜３１２及び第３
の酸化膜３１８の積層膜からなるサイドウォール絶縁膜
３１９を形成する。
酸化膜３１８を堆積後、公知の異方性のドライエッチン
グすなわちエッチバックにより、エミッタ引き出し電極
３１６、コレクタトレンチ３１７の各側壁には第３の酸
化膜３１８からなるサイドウォール絶縁膜を形成し、ゲ
ート電極３０８の側壁には第２の酸化膜３１２及び第３
の酸化膜３１８の積層膜からなるサイドウォール絶縁膜
３１９を形成する。
【０００９】次に、図１１（ｄ）に示すように、薄い酸
化膜３２０を介し、フォトレジスト等のマスクを用い、
リン、ヒ素等の不純物のイオン注入により、ＮＭＯＳの
Ｎ+型ソース・ドレイン３２１及びコレクタトレンチ３
１７の底にＮ+ 型拡散層３２２を形成し、続いてフォト
レジスト等のマスクを用い、ボロン、ＢＦ2 等の不純物
のイオン注入により、ＰＭＯＳのＰ+ 型ソース・ドレイ
ン３２３及びＰ+ 型グラフトベース３２４を形成する。
化膜３２０を介し、フォトレジスト等のマスクを用い、
リン、ヒ素等の不純物のイオン注入により、ＮＭＯＳの
Ｎ+型ソース・ドレイン３２１及びコレクタトレンチ３
１７の底にＮ+ 型拡散層３２２を形成し、続いてフォト
レジスト等のマスクを用い、ボロン、ＢＦ2 等の不純物
のイオン注入により、ＰＭＯＳのＰ+ 型ソース・ドレイ
ン３２３及びＰ+ 型グラフトベース３２４を形成する。
【００１０】尚、上記、エミッタ引き出し電極３１６を
形成している、上記、第２のポリシリコン３１５がノン
ドープの状態で成長された場合、上記、エミッタ引き出
し電極３１６への不純物の導入は、ＮＭＯＳのＮ+ 型ソ
ース・ドレイン３２１形成の際のリン、ヒ素等の不純物
をイオン注入により行ってもよいし、別に工程を追加し
てリン、ヒ素等の不純物を導入してもよい。
形成している、上記、第２のポリシリコン３１５がノン
ドープの状態で成長された場合、上記、エミッタ引き出
し電極３１６への不純物の導入は、ＮＭＯＳのＮ+ 型ソ
ース・ドレイン３２１形成の際のリン、ヒ素等の不純物
をイオン注入により行ってもよいし、別に工程を追加し
てリン、ヒ素等の不純物を導入してもよい。
【００１１】次に、図１２（ａ）に示すように、公知の
方法により、チタン、コバルト、ニッケル等の金属を用
い、ゲート電極３０８、エミッタ引き出し電極３１６、
コレクタトレンチ３１７の底のＮ+ 型拡散層３２２、Ｎ
+ 型ソース・ドレイン３２１、Ｐ+ 型ソース・ドレイン
３２３及びＰ+ 型グラフトベース３２４の各表面をシリ
サイド化しシリサイド層３２５を形成する。
方法により、チタン、コバルト、ニッケル等の金属を用
い、ゲート電極３０８、エミッタ引き出し電極３１６、
コレクタトレンチ３１７の底のＮ+ 型拡散層３２２、Ｎ
+ 型ソース・ドレイン３２１、Ｐ+ 型ソース・ドレイン
３２３及びＰ+ 型グラフトベース３２４の各表面をシリ
サイド化しシリサイド層３２５を形成する。
【００１２】次に、図１２（ｂ）に示すように、ＢＰＳ
Ｇ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏｒｕｓ−Ｓｉｌｉｃａ
ｔｅ−Ｇｌａｓｓ）膜で構成された層間絶縁膜３２６を
形成し、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌｉｎｇ）のアニールを施しエミッタ拡散層３２７
を形成後、コンタクトを開孔し、バリアメタル（図中に
示していない）を介し、コンタクトプラグ３２８を形成
し、次にそれぞれ金属配線３２９を形成する。
Ｇ（Ｂｏｒｏｎ−Ｐｈｏｓｐｈｏｒｕｓ−Ｓｉｌｉｃａ
ｔｅ−Ｇｌａｓｓ）膜で構成された層間絶縁膜３２６を
形成し、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎ
ｅａｌｉｎｇ）のアニールを施しエミッタ拡散層３２７
を形成後、コンタクトを開孔し、バリアメタル（図中に
示していない）を介し、コンタクトプラグ３２８を形成
し、次にそれぞれ金属配線３２９を形成する。
【００１３】次に、アイイーイーイー １９９７ シン
ポジウム オン ヴィイ エル エス アイ テクノロ
ギー（ＩＥＥＥ １９９７ Ｓｙｍｐｏｓｉｕｍ ｏｎ
ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ ）の学会の予稿集
である、ダイジェスト オブテクニカル ペーパー（Ｄ
ｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ
ｓ）３５−３６ページに記載されているＢｉＣＭＯＳの
構造及びその製造方法について図１３と図１４に基づい
て説明する。以下、この技術を第２の従来例と記す。図
１３および図１４はＢｉＣＭＯＳの製造工程順の断面図
である。ここで、この技術は、第１の従来例と同様な製
造工程でもって説明される。そこで、第１の従来例と同
様なものは同一符号で説明される。
ポジウム オン ヴィイ エル エス アイ テクノロ
ギー（ＩＥＥＥ １９９７ Ｓｙｍｐｏｓｉｕｍ ｏｎ
ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ ）の学会の予稿集
である、ダイジェスト オブテクニカル ペーパー（Ｄ
ｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒ
ｓ）３５−３６ページに記載されているＢｉＣＭＯＳの
構造及びその製造方法について図１３と図１４に基づい
て説明する。以下、この技術を第２の従来例と記す。図
１３および図１４はＢｉＣＭＯＳの製造工程順の断面図
である。ここで、この技術は、第１の従来例と同様な製
造工程でもって説明される。そこで、第１の従来例と同
様なものは同一符号で説明される。
【００１４】この場合も、初めの工程は第１の従来例で
説明した図１０（ｃ）までの工程と同一である。そし
て、図１３（ａ）に示すように、フォトレジスト等のマ
スクを用いて、公知の異方性エッチングによりゲート電
極３０８を形成する。そして、ボロンもしくはＢＦ2 を
イオン注入し熱処理をして、第１のＮウエル領域３０５
表面にＰ型ベース領域３０９を形成し、次に、フォトレ
ジスト等のマスクを用いたイオン注入で、第１のＰ型ウ
エル領域３０４表面にＮ型ＬＤＤ層３１０、第１のＮウ
エル領域３０５表面にＰ型ＬＤＤ層３１１をそれぞれ形
成する。また、例えば、リンを７０ｋｅＶのエネルギ
ー、１×１０15〜３×１０16ｃｍ-2のドーズ量でイオン
注入し、コレクタ引き出し領域３３０を形成する。
説明した図１０（ｃ）までの工程と同一である。そし
て、図１３（ａ）に示すように、フォトレジスト等のマ
スクを用いて、公知の異方性エッチングによりゲート電
極３０８を形成する。そして、ボロンもしくはＢＦ2 を
イオン注入し熱処理をして、第１のＮウエル領域３０５
表面にＰ型ベース領域３０９を形成し、次に、フォトレ
ジスト等のマスクを用いたイオン注入で、第１のＰ型ウ
エル領域３０４表面にＮ型ＬＤＤ層３１０、第１のＮウ
エル領域３０５表面にＰ型ＬＤＤ層３１１をそれぞれ形
成する。また、例えば、リンを７０ｋｅＶのエネルギ
ー、１×１０15〜３×１０16ｃｍ-2のドーズ量でイオン
注入し、コレクタ引き出し領域３３０を形成する。
【００１５】次に、図１３（ｂ）に示すように、膜厚の
厚い第２の酸化膜３１２を全面に堆積させる。そして、
図１３（ｃ）に示すように、フォトレジスト等のマスク
を用いて、公知のエッチング技術によりゲート酸化膜３
０６と第２の酸化膜３１２を選択的に除去し、エミッタ
コンタクト３１３を形成し、１５０〜４００ｎｍの第２
のポリシリコン３１５を、ノンドープ、または、リン、
ヒ素等の不純物を１×１０18〜１×１０21ｃｍ-3ドープ
された状態で堆積させるようにする。
厚い第２の酸化膜３１２を全面に堆積させる。そして、
図１３（ｃ）に示すように、フォトレジスト等のマスク
を用いて、公知のエッチング技術によりゲート酸化膜３
０６と第２の酸化膜３１２を選択的に除去し、エミッタ
コンタクト３１３を形成し、１５０〜４００ｎｍの第２
のポリシリコン３１５を、ノンドープ、または、リン、
ヒ素等の不純物を１×１０18〜１×１０21ｃｍ-3ドープ
された状態で堆積させるようにする。
【００１６】次に、図１３（ｄ）に示すように、フォト
レジスト等のマスクを用いて、公知の異方性エッチング
によりエミッタ引き出し電極３１６を形成する。そし
て、図１４（ａ）に示すように、第２の酸化膜３１２を
エミッタ引き出し電極３１６の直下と、ゲート電極３０
８の側壁にサイドウォール絶縁膜３１９として残す以外
はすべて除去する。そして、５〜２０ｎｍ程度の薄い酸
化膜３２０を形成する。
レジスト等のマスクを用いて、公知の異方性エッチング
によりエミッタ引き出し電極３１６を形成する。そし
て、図１４（ａ）に示すように、第２の酸化膜３１２を
エミッタ引き出し電極３１６の直下と、ゲート電極３０
８の側壁にサイドウォール絶縁膜３１９として残す以外
はすべて除去する。そして、５〜２０ｎｍ程度の薄い酸
化膜３２０を形成する。
【００１７】次に、図１４（ｂ）に示すように、フォト
レジスト等のマスクを用い、リン、ヒ素等の不純物のイ
オン注入により、ＮＭＯＳのＮ+ 型ソース・ドレイン３
２１及びコレクタ引き出し領域３３０上のＮ+ 型拡散層
３２２を形成し、続いてフォトレジスト等のマスクを用
い、ボロン、ＢＦ2 等の不純物のイオン注入により、Ｐ
ＭＯＳのＰ+ 型ソース・ドレイン３２３及びＰ+ 型グラ
フトベース３２４を形成する。
レジスト等のマスクを用い、リン、ヒ素等の不純物のイ
オン注入により、ＮＭＯＳのＮ+ 型ソース・ドレイン３
２１及びコレクタ引き出し領域３３０上のＮ+ 型拡散層
３２２を形成し、続いてフォトレジスト等のマスクを用
い、ボロン、ＢＦ2 等の不純物のイオン注入により、Ｐ
ＭＯＳのＰ+ 型ソース・ドレイン３２３及びＰ+ 型グラ
フトベース３２４を形成する。
【００１８】次に、図１４（ｃ）に示すように、ゲート
電極３０８、エミッタ引き出し電極３１６、Ｎ+ 型拡散
層３２２、Ｎ+ 型ソース・ドレイン３２１、Ｐ+ 型ソー
ス・ドレイン３２３及びＰ+ 型グラフトベース３２４の
各表面をシリサイド化しシリサイド層３２５を形成す
る。
電極３０８、エミッタ引き出し電極３１６、Ｎ+ 型拡散
層３２２、Ｎ+ 型ソース・ドレイン３２１、Ｐ+ 型ソー
ス・ドレイン３２３及びＰ+ 型グラフトベース３２４の
各表面をシリサイド化しシリサイド層３２５を形成す
る。
【００１９】次に、図１４（ｄ）に示すように、例え
ば、５０ｎｍの酸化膜（ＴＥＯＳ−ＳｉＯ2 膜）と、８
００ｎｍのＢＰＳＧ膜で構成された層間絶縁膜３２６を
形成し、ＲＴＡを施しエミッタ拡散層３２７を形成後、
コンタクトを開孔し、バリアメタル（図中に示していな
い）を介し、コンタクトプラグ３２８を形成し、次にそ
れぞれ金属配線３２９を形成する。
ば、５０ｎｍの酸化膜（ＴＥＯＳ−ＳｉＯ2 膜）と、８
００ｎｍのＢＰＳＧ膜で構成された層間絶縁膜３２６を
形成し、ＲＴＡを施しエミッタ拡散層３２７を形成後、
コンタクトを開孔し、バリアメタル（図中に示していな
い）を介し、コンタクトプラグ３２８を形成し、次にそ
れぞれ金属配線３２９を形成する。
【００２０】
【発明が解決しようとする課題】従来の技術で説明した
第１の従来例及び第２の従来例によるＢｉＣＭＯＳにお
いて、バイポーラトランジスタのエミッタ引き出し電極
３１６の端部とＰ型ベース領域３０９の間の絶縁は、ゲ
ート酸化膜３０６と第２の酸化膜３１２とによって行わ
れている。そして、この第２の酸化膜３１２は、ＣＭＯ
Ｓのゲート電極３０８の側壁にあるサイドウォール絶縁
膜３１９を構成している。
第１の従来例及び第２の従来例によるＢｉＣＭＯＳにお
いて、バイポーラトランジスタのエミッタ引き出し電極
３１６の端部とＰ型ベース領域３０９の間の絶縁は、ゲ
ート酸化膜３０６と第２の酸化膜３１２とによって行わ
れている。そして、この第２の酸化膜３１２は、ＣＭＯ
Ｓのゲート電極３０８の側壁にあるサイドウォール絶縁
膜３１９を構成している。
【００２１】また、一般に、ＣＭＯＳの性能向上を図る
場合には、ゲート電極のチャネル幅を微細化する、ゲー
ト酸化膜の膜厚を薄くする、サイドウォール絶縁膜の幅
を狭くする等が有効であることが知られている。そこ
で、従来の技術を用いたＢｉＣＭＯＳにおいてＣＭＯＳ
部の性能向上を図る場合、例えば、前述したように、Ｃ
ＭＯＳのサイドウォール絶縁膜３１９幅を狭くする方法
があるが、この方法を用いると、第２の酸化膜３１２の
膜厚も薄くなり、前述したエミッタ引き出し電極３１６
の端部とＰ型ベース領域３０９間の絶縁膜による分離耐
圧低下を招く。
場合には、ゲート電極のチャネル幅を微細化する、ゲー
ト酸化膜の膜厚を薄くする、サイドウォール絶縁膜の幅
を狭くする等が有効であることが知られている。そこ
で、従来の技術を用いたＢｉＣＭＯＳにおいてＣＭＯＳ
部の性能向上を図る場合、例えば、前述したように、Ｃ
ＭＯＳのサイドウォール絶縁膜３１９幅を狭くする方法
があるが、この方法を用いると、第２の酸化膜３１２の
膜厚も薄くなり、前述したエミッタ引き出し電極３１６
の端部とＰ型ベース領域３０９間の絶縁膜による分離耐
圧低下を招く。
【００２２】また、一方で、図１１（ａ）や、図１３
（ｃ）に示したように、エミッタコンタクト３１３の開
孔後に、第２のポリシリコン３１５を成長させた際に、
第２のポリシリコン３１５とＰ型ベース領域３０９の接
続を確実なものとするためには、例えばフッ酸（ＨＦ）
等によるエミッタコンタクト３１３内のＰ型ベース領域
３０９の表面クリーニングが必要で、表面クリーニング
を行うとＣＭＯＳのサイドウォール絶縁膜３１９を構成
する第２の酸化膜３１２がエッチングされ、膜厚ばらつ
きが生じるので、これがＣＭＯＳの特性のばらつきを起
こしてしまうという問題があった。
（ｃ）に示したように、エミッタコンタクト３１３の開
孔後に、第２のポリシリコン３１５を成長させた際に、
第２のポリシリコン３１５とＰ型ベース領域３０９の接
続を確実なものとするためには、例えばフッ酸（ＨＦ）
等によるエミッタコンタクト３１３内のＰ型ベース領域
３０９の表面クリーニングが必要で、表面クリーニング
を行うとＣＭＯＳのサイドウォール絶縁膜３１９を構成
する第２の酸化膜３１２がエッチングされ、膜厚ばらつ
きが生じるので、これがＣＭＯＳの特性のばらつきを起
こしてしまうという問題があった。
【００２３】本発明の目的は、前述した、ＣＭＯＳのサ
イドウォール絶縁膜を構成する絶縁膜と、バイポーラト
ランジスタのエミッタ引き出し電極とＰ型ベース領域の
間の絶縁を行う絶縁膜を別々の絶縁膜で形成することに
より、互いに影響を及ぼさないようにすることと、バイ
ポーラトランジスタの微細化が進んだ際にエミッタ引き
出し電極の配線抵抗の増加によるエミッタ抵抗の増加を
防ぐことを目的としている。
イドウォール絶縁膜を構成する絶縁膜と、バイポーラト
ランジスタのエミッタ引き出し電極とＰ型ベース領域の
間の絶縁を行う絶縁膜を別々の絶縁膜で形成することに
より、互いに影響を及ぼさないようにすることと、バイ
ポーラトランジスタの微細化が進んだ際にエミッタ引き
出し電極の配線抵抗の増加によるエミッタ抵抗の増加を
防ぐことを目的としている。
【００２４】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上にバイポーラトランジスタと、少なくとも
Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳ
トランジスタの一方をあわせ持つ半導体装置であって、
前記ＭＯＳトランジスタのゲート電極が第１の導電体膜
のパターニングで形成され、前記バイポーラトランジス
タのエミッタ引き出し電極が第２の導電体膜のパターニ
ングで形成され、且つ、前記バイポーラトランジスタ領
域を囲むようにしてリング状の構造体が前記第１の導電
体膜のパターニングで形成されている。
半導体基板上にバイポーラトランジスタと、少なくとも
Ｎチャネル型ＭＯＳトランジスタとＰチャネル型ＭＯＳ
トランジスタの一方をあわせ持つ半導体装置であって、
前記ＭＯＳトランジスタのゲート電極が第１の導電体膜
のパターニングで形成され、前記バイポーラトランジス
タのエミッタ引き出し電極が第２の導電体膜のパターニ
ングで形成され、且つ、前記バイポーラトランジスタ領
域を囲むようにしてリング状の構造体が前記第１の導電
体膜のパターニングで形成されている。
【００２５】ここで、前記ゲート電極および前記エミッ
タ引き出し電極の側壁部に同一の絶縁膜でサイドウォー
ル絶縁膜が形成されている。あるいは、前記リング状の
構造体に電気接続するエミッタ引き出し電極外周部が前
記第２の導電体膜のパターニングで形成されている。
タ引き出し電極の側壁部に同一の絶縁膜でサイドウォー
ル絶縁膜が形成されている。あるいは、前記リング状の
構造体に電気接続するエミッタ引き出し電極外周部が前
記第２の導電体膜のパターニングで形成されている。
【００２６】また、本発明の半導体装置では、前記ＭＯ
Ｓトランジスタのソース・ドレイン拡散層、前記ゲート
電極、前記エミッタ引き出し電極および前記エミッタ引
き出し電極外周部の表面にシリサイド層が形成されてい
る。
Ｓトランジスタのソース・ドレイン拡散層、前記ゲート
電極、前記エミッタ引き出し電極および前記エミッタ引
き出し電極外周部の表面にシリサイド層が形成されてい
る。
【００２７】本発明の半導体装置の製造方法は、半導体
基板上に素子分離絶縁膜を形成する工程と、一導電型の
ウエル領域、逆導電型のウエル領域および一導電型のコ
レクタ領域を形成する工程と、前記両ウエル領域とコレ
クタ領域の表面に第１の絶縁膜と第１の導電体膜を順次
形成する工程と、バイポーラトランジスタを形成する領
域の前記第１の導電体膜を除去し前記第１の絶縁膜を露
出させて逆導電型のベース領域を形成する工程と、第２
の絶縁膜を形成する工程と、前記ベース領域上の前記第
１の絶縁膜および前記第２の絶縁膜に第１のエミッタコ
ンタクトを形成する工程と、前記第１のエミッタコンタ
クトの形成後、第２の導電体膜を全面に形成する工程
と、前記第２の導電体膜をエッチングしエミッタ引き出
し電極を形成する工程と、前記、第１の導電膜をエッチ
ングしてＭＯＳトランジスタのゲート電極とバイポーラ
トランジスタ周辺のリング状の構造体を形成する工程
と、第３の絶縁膜を全面に形成する工程と、前記ゲート
電極、エミッタ引き出し電極およびリング状の構造体の
側壁に前記第３の絶縁膜から成るサイドウォール絶縁膜
を形成する工程とを含む。
基板上に素子分離絶縁膜を形成する工程と、一導電型の
ウエル領域、逆導電型のウエル領域および一導電型のコ
レクタ領域を形成する工程と、前記両ウエル領域とコレ
クタ領域の表面に第１の絶縁膜と第１の導電体膜を順次
形成する工程と、バイポーラトランジスタを形成する領
域の前記第１の導電体膜を除去し前記第１の絶縁膜を露
出させて逆導電型のベース領域を形成する工程と、第２
の絶縁膜を形成する工程と、前記ベース領域上の前記第
１の絶縁膜および前記第２の絶縁膜に第１のエミッタコ
ンタクトを形成する工程と、前記第１のエミッタコンタ
クトの形成後、第２の導電体膜を全面に形成する工程
と、前記第２の導電体膜をエッチングしエミッタ引き出
し電極を形成する工程と、前記、第１の導電膜をエッチ
ングしてＭＯＳトランジスタのゲート電極とバイポーラ
トランジスタ周辺のリング状の構造体を形成する工程
と、第３の絶縁膜を全面に形成する工程と、前記ゲート
電極、エミッタ引き出し電極およびリング状の構造体の
側壁に前記第３の絶縁膜から成るサイドウォール絶縁膜
を形成する工程とを含む。
【００２８】あるいは、本発明の半導体装置の製造方法
は、半導体基板上に素子分離絶縁膜を形成する工程と、
一導電型のウエル領域、逆導電型のウエル領域および一
導電型のコレクタ領域を形成する工程と、前記両ウエル
領域とコレクタ領域の表面に第１の絶縁膜と第１の導電
体膜を順次形成する工程と、バイポーラトランジスタを
形成する領域の前記第１の導電体膜を除去し前記第１の
絶縁膜を露出させて逆導電型のベース領域を形成する工
程と、第２の絶縁膜を形成する工程と、前記ベース領域
上の前記第１の絶縁膜および前記第２の絶縁膜に第１の
エミッタコンタクトを前記第１の導電体膜上の前記第２
の絶縁膜に第２のエミッタコンタクトをそれぞれ形成す
る工程と、前記第１および第２のエミッタコンタクトの
形成後、第２の導電体膜を全面に形成する工程と、前記
第２の導電体膜をエッチングしエミッタ引き出し電極と
エミッタ引き出し電極外周部とを形成する工程と、前記
第１の導電膜をエッチングしてＭＯＳトランジスタのゲ
ート電極とバイポーラトランジスタ周辺のリング状の構
造体を形成する工程と、第３の絶縁膜を全面に形成する
工程と、前記ゲート電極、エミッタ引き出し電極、エミ
ッタ引き出し電極外周部およびリング状の構造体の側壁
に前記第３の絶縁膜から成るサイドウォール絶縁膜を形
成する工程とを含む。
は、半導体基板上に素子分離絶縁膜を形成する工程と、
一導電型のウエル領域、逆導電型のウエル領域および一
導電型のコレクタ領域を形成する工程と、前記両ウエル
領域とコレクタ領域の表面に第１の絶縁膜と第１の導電
体膜を順次形成する工程と、バイポーラトランジスタを
形成する領域の前記第１の導電体膜を除去し前記第１の
絶縁膜を露出させて逆導電型のベース領域を形成する工
程と、第２の絶縁膜を形成する工程と、前記ベース領域
上の前記第１の絶縁膜および前記第２の絶縁膜に第１の
エミッタコンタクトを前記第１の導電体膜上の前記第２
の絶縁膜に第２のエミッタコンタクトをそれぞれ形成す
る工程と、前記第１および第２のエミッタコンタクトの
形成後、第２の導電体膜を全面に形成する工程と、前記
第２の導電体膜をエッチングしエミッタ引き出し電極と
エミッタ引き出し電極外周部とを形成する工程と、前記
第１の導電膜をエッチングしてＭＯＳトランジスタのゲ
ート電極とバイポーラトランジスタ周辺のリング状の構
造体を形成する工程と、第３の絶縁膜を全面に形成する
工程と、前記ゲート電極、エミッタ引き出し電極、エミ
ッタ引き出し電極外周部およびリング状の構造体の側壁
に前記第３の絶縁膜から成るサイドウォール絶縁膜を形
成する工程とを含む。
【００２９】ここで、前記エミッタ引き出し電極の形成
と同時にバイポーラトランジスタのコレクタ領域をエッ
チングし前記コレクタ領域に溝を形成する。または、前
記エミッタ引き出し電極の形成と同時に前記第２の導電
体膜のエッチングで容量の上部電極を形成し、前記ゲー
ト電極とリング状の構造体の形成と同時に前記第１の導
電体膜のエッチングで容量の下部電極を形成する。ある
いは、前記エミッタ引き出し電極の形成と同時に容量の
上部電極を形成し、前記ゲート電極とリング状の構造体
の形成と同時に容量の下部電極を形成する。
と同時にバイポーラトランジスタのコレクタ領域をエッ
チングし前記コレクタ領域に溝を形成する。または、前
記エミッタ引き出し電極の形成と同時に前記第２の導電
体膜のエッチングで容量の上部電極を形成し、前記ゲー
ト電極とリング状の構造体の形成と同時に前記第１の導
電体膜のエッチングで容量の下部電極を形成する。ある
いは、前記エミッタ引き出し電極の形成と同時に容量の
上部電極を形成し、前記ゲート電極とリング状の構造体
の形成と同時に容量の下部電極を形成する。
【００３０】本発明では、ＭＯＳトランジスタのゲート
電極と同じ導電体膜から構成されるリング状の構造物を
バイポーラトランジスタの領域の周囲にリング状に配置
する。そして、リング状の構造物のリングの内側にある
バイポーラトランジスタのエミッタ引き出し電極とＰ型
ベース領域の間の絶縁を行う絶縁膜と、ＣＭＯＳトラン
ジスタのゲート電極側壁およびバイポーラトランジスタ
のエミッタ引き出し電極側壁のサイドウォール絶縁膜を
構成する絶縁膜とを異なる絶縁膜とする。このために信
頼性の高いＢｉＣＭＯＳが形成できる。
電極と同じ導電体膜から構成されるリング状の構造物を
バイポーラトランジスタの領域の周囲にリング状に配置
する。そして、リング状の構造物のリングの内側にある
バイポーラトランジスタのエミッタ引き出し電極とＰ型
ベース領域の間の絶縁を行う絶縁膜と、ＣＭＯＳトラン
ジスタのゲート電極側壁およびバイポーラトランジスタ
のエミッタ引き出し電極側壁のサイドウォール絶縁膜を
構成する絶縁膜とを異なる絶縁膜とする。このために信
頼性の高いＢｉＣＭＯＳが形成できる。
【００３１】さらに、リング状の構造物の上にエミッタ
引き出し電極の一部すなわちエミッタ引き出し電極外周
部をリング状に配置し、エミッタコンタクトを介して互
いに接続させることにより、エミッタ抵抗の配線部分の
抵抗の増加を防ぐことが可能となる。
引き出し電極の一部すなわちエミッタ引き出し電極外周
部をリング状に配置し、エミッタコンタクトを介して互
いに接続させることにより、エミッタ抵抗の配線部分の
抵抗の増加を防ぐことが可能となる。
【００３２】
【発明の実施の形態】次に、本発明の第１の実施の形態
について図１及び図２に基づいて説明する。ここで、図
１はＢｉＣＭＯＳの断面図であり、図２は、このＢｉＣ
ＭＯＳのバイポーラトランジスタ部の構造を説明するた
めの平面図とその断面図である。図２（ａ）に記したＡ
−Ｂで切断したところが図２（ｂ）の断面図となってい
る。
について図１及び図２に基づいて説明する。ここで、図
１はＢｉＣＭＯＳの断面図であり、図２は、このＢｉＣ
ＭＯＳのバイポーラトランジスタ部の構造を説明するた
めの平面図とその断面図である。図２（ａ）に記したＡ
−Ｂで切断したところが図２（ｂ）の断面図となってい
る。
【００３３】本発明の第１の実施の形態のバイポーラト
ランジスタの断面構造は、図１及び図２（ｂ）に示すよ
うに、シリコン基板１０１上に素子分離酸化膜１０２で
囲われた第１のＮ型ウエル領域１０５を有し、Ｐ型ベー
ス領域１０９とＰ+ 型グラフトベース１２９からなるベ
ース領域は、第１のＮ型ウエル領域１０５内に形成さ
れ、また、ベース領域とコレクタ領域のＮ+ 型拡散層１
２７上に形成されたコンタクトプラグ１３３とは、上
記、第１のＮ型ウエル領域１０５の表面に形成された素
子分離酸化膜１０２によって分離され、Ｐ型ベース領域
１０９内には、エミッタ拡散層１３２が形成されてい
る。そして、エミッタ引き出し電極１１４はエミッタ拡
散層１３２と接続し、エミッタ引き出し電極１１４の側
壁には、サイドウォール絶縁膜１２５が形成されてい
る。
ランジスタの断面構造は、図１及び図２（ｂ）に示すよ
うに、シリコン基板１０１上に素子分離酸化膜１０２で
囲われた第１のＮ型ウエル領域１０５を有し、Ｐ型ベー
ス領域１０９とＰ+ 型グラフトベース１２９からなるベ
ース領域は、第１のＮ型ウエル領域１０５内に形成さ
れ、また、ベース領域とコレクタ領域のＮ+ 型拡散層１
２７上に形成されたコンタクトプラグ１３３とは、上
記、第１のＮ型ウエル領域１０５の表面に形成された素
子分離酸化膜１０２によって分離され、Ｐ型ベース領域
１０９内には、エミッタ拡散層１３２が形成されてい
る。そして、エミッタ引き出し電極１１４はエミッタ拡
散層１３２と接続し、エミッタ引き出し電極１１４の側
壁には、サイドウォール絶縁膜１２５が形成されてい
る。
【００３４】そして、エミッタ引き出し電極１１４の側
壁にあるサイドウォール絶縁膜１２５の外側の部分に
は、ＣＭＯＳのＰ+ 型ソース・ドレイン１２８形成の際
に同時に設けられたＰ+ 型グラフトベース１２９が形成
されている。さらに、ＣＭＯＳのＮ+ 型ソース・ドレイ
ン１２６形成の際に設けられたＮ+ 型拡散層１２７、Ｐ
+ 型グラフトベース１２９、エミッタ引き出し電極１１
４の表面にはシリサイド層１３０が形成された構造とな
っている。
壁にあるサイドウォール絶縁膜１２５の外側の部分に
は、ＣＭＯＳのＰ+ 型ソース・ドレイン１２８形成の際
に同時に設けられたＰ+ 型グラフトベース１２９が形成
されている。さらに、ＣＭＯＳのＮ+ 型ソース・ドレイ
ン１２６形成の際に設けられたＮ+ 型拡散層１２７、Ｐ
+ 型グラフトベース１２９、エミッタ引き出し電極１１
４の表面にはシリサイド層１３０が形成された構造とな
っている。
【００３５】そして、本発明の特徴的なところは、上記
のようなバイポーラトランジスタを囲むように素子分離
酸化膜１０２上にリング状の構造物１２１が形成されて
いることである。このリング状の構造物１２１の上部に
もシリサイド層１３０が形成されている。
のようなバイポーラトランジスタを囲むように素子分離
酸化膜１０２上にリング状の構造物１２１が形成されて
いることである。このリング状の構造物１２１の上部に
もシリサイド層１３０が形成されている。
【００３６】また、本発明の第１の実施の形態のバイポ
ーラトランジスタの平面図では、図２（ａ）に示すよう
に、エミッタ電極用の金属配線１３４Ｅがエミッタ電極
用のコンタクト１３５Ｅを通してエミッタ引き出し電極
１１４上のシリサイド層１３０に接続される。同様に、
ベース電極用の金属配線１３４Ｂ、コレクタ電極用の金
属配線１３４Ｃはそれぞれベース電極用のコンタクト１
３５Ｂ、コレクタ電極用のコンタクト１３５Ｃを通して
Ｐ+ 型グラフトベース１２９のシリサイド層１３０、Ｎ
+ 型拡散層１２７上のシリサイド層１３０に接続され
る。そして、バイポーラトランジスタ領域周辺に、上述
したリング状の構造物１２１が形成されている。
ーラトランジスタの平面図では、図２（ａ）に示すよう
に、エミッタ電極用の金属配線１３４Ｅがエミッタ電極
用のコンタクト１３５Ｅを通してエミッタ引き出し電極
１１４上のシリサイド層１３０に接続される。同様に、
ベース電極用の金属配線１３４Ｂ、コレクタ電極用の金
属配線１３４Ｃはそれぞれベース電極用のコンタクト１
３５Ｂ、コレクタ電極用のコンタクト１３５Ｃを通して
Ｐ+ 型グラフトベース１２９のシリサイド層１３０、Ｎ
+ 型拡散層１２７上のシリサイド層１３０に接続され
る。そして、バイポーラトランジスタ領域周辺に、上述
したリング状の構造物１２１が形成されている。
【００３７】次に、再度、図１を用いて本発明の第１の
実施の形態のＢｉＣＭＯＳにおけるＣＭＯＳ部の構造及
び容量部の構造について説明する。
実施の形態のＢｉＣＭＯＳにおけるＣＭＯＳ部の構造及
び容量部の構造について説明する。
【００３８】まず、本発明の第１の実施の形態のＣＭＯ
Ｓ部の構造は、図１に示したように、シリコン基板１０
１上に、第１のＰ型ウエル領域１０４及び第１のＮ型ウ
エル領域１０５を有し、第１のＰ型ウエル領域１０４及
び第１のＮ型ウエル領域１０５の表面に、ゲート酸化膜
１０６を介してゲート電極１１９がある。そして、ゲー
ト電極１１９の側壁には、前述した、エミッタ引き出し
電極１１４の側壁にあるのと同じサイドウォール絶縁膜
１２５が形成され、サイドウォール絶縁膜１２５の直下
に、ＮＭＯＳにおいては、Ｎ型ＬＤＤ層が形成され、サ
イドウォール絶縁膜１２５の外側の第１のＰ型ウエル領
域１０４表面には、Ｎ+ 型ソース・ドレイン１２６が形
成されている。また、ＰＭＯＳにおいては、Ｐ型ＬＤＤ
層が形成され、同様にサイドウォール絶縁膜１２５の外
側の第１のＮ型ウエル領域１０５表面には、Ｐ+ 型ソー
ス・ドレイン１２８が形成され、ゲート電極１１９、Ｎ
+型ソース・ドレイン１２６、Ｐ+ 型ソース・ドレイン
１２８の各表面にはシリサイド層１３０が形成された構
造となっている。
Ｓ部の構造は、図１に示したように、シリコン基板１０
１上に、第１のＰ型ウエル領域１０４及び第１のＮ型ウ
エル領域１０５を有し、第１のＰ型ウエル領域１０４及
び第１のＮ型ウエル領域１０５の表面に、ゲート酸化膜
１０６を介してゲート電極１１９がある。そして、ゲー
ト電極１１９の側壁には、前述した、エミッタ引き出し
電極１１４の側壁にあるのと同じサイドウォール絶縁膜
１２５が形成され、サイドウォール絶縁膜１２５の直下
に、ＮＭＯＳにおいては、Ｎ型ＬＤＤ層が形成され、サ
イドウォール絶縁膜１２５の外側の第１のＰ型ウエル領
域１０４表面には、Ｎ+ 型ソース・ドレイン１２６が形
成されている。また、ＰＭＯＳにおいては、Ｐ型ＬＤＤ
層が形成され、同様にサイドウォール絶縁膜１２５の外
側の第１のＮ型ウエル領域１０５表面には、Ｐ+ 型ソー
ス・ドレイン１２８が形成され、ゲート電極１１９、Ｎ
+型ソース・ドレイン１２６、Ｐ+ 型ソース・ドレイン
１２８の各表面にはシリサイド層１３０が形成された構
造となっている。
【００３９】さらに、本発明の第１の実施の形態の容量
部の構造は、図１に示すように、シリコン基板１０１上
に形成された素子分離酸化膜１０２上に容量の下部電極
１２０を有し、上記、容量の下部電極１２０の上に、容
量絶縁膜となる酸化膜を介し、容量の上部電極１１５を
持ち、上記、容量の下部電極１２０の一部、及び、容量
の上部電極１１５表面にシリサイド層１３０が形成され
た構造となっている。
部の構造は、図１に示すように、シリコン基板１０１上
に形成された素子分離酸化膜１０２上に容量の下部電極
１２０を有し、上記、容量の下部電極１２０の上に、容
量絶縁膜となる酸化膜を介し、容量の上部電極１１５を
持ち、上記、容量の下部電極１２０の一部、及び、容量
の上部電極１１５表面にシリサイド層１３０が形成され
た構造となっている。
【００４０】次に、本発明の第１の実施の形態のＢＩＣ
ＭＯＳの製造方法を図３乃至５に基づいて説明する。
ＭＯＳの製造方法を図３乃至５に基づいて説明する。
【００４１】まず、図３（ａ）に示すように、導電型が
Ｐ型のシリコン基板１０１表面に、公知のＬＯＣＯＳ分
離法あるいはトレンチ法等で素子分離酸化膜１０２を形
成する。更に熱酸化法で第１の酸化膜１０３を形成す
る。
Ｐ型のシリコン基板１０１表面に、公知のＬＯＣＯＳ分
離法あるいはトレンチ法等で素子分離酸化膜１０２を形
成する。更に熱酸化法で第１の酸化膜１０３を形成す
る。
【００４２】次に、図３（ｂ）に示すように、ＮＭＯＳ
形成領域にはボロンイオンの注入エネルギー３５０ｋｅ
Ｖ、ドーズ量５×１０13ｃｍ-2でのイオン注入と熱処理
とで、第１のＰ型ウエル領域１０４を、また、ＰＭＯＳ
形成領域及びバイポーラトランジスタのコレクタ領域に
は、リンイオンの注入エネルギー７００ｋｅＶ、ドーズ
量５×１０13ｃｍ-2でのイオン注入と熱処理とで、第１
のＮ型ウエル領域１０５を形成する。
形成領域にはボロンイオンの注入エネルギー３５０ｋｅ
Ｖ、ドーズ量５×１０13ｃｍ-2でのイオン注入と熱処理
とで、第１のＰ型ウエル領域１０４を、また、ＰＭＯＳ
形成領域及びバイポーラトランジスタのコレクタ領域に
は、リンイオンの注入エネルギー７００ｋｅＶ、ドーズ
量５×１０13ｃｍ-2でのイオン注入と熱処理とで、第１
のＮ型ウエル領域１０５を形成する。
【００４３】次に、図３（ｃ）に示すように、シリコン
基板１０１表面に５〜１０ｎｍのゲート酸化膜１０６を
形成し、１５０〜４００ｎｍの第１のポリシリコン１０
７を成長させる。そして、第１のマスク１０８をエッチ
ングマスクにして、公知の異方性エッチングにより第１
のポリシリコン１０７の一部を除去する。そして、例え
ば、ボロンもしくはＢＦ2 を１０〜５０ｋｅＶのエネル
ギー、１×１０13〜５×１０14ｃｍ-2のドーズ量で注入
し、Ｐ型ベース領域１０９を形成する。
基板１０１表面に５〜１０ｎｍのゲート酸化膜１０６を
形成し、１５０〜４００ｎｍの第１のポリシリコン１０
７を成長させる。そして、第１のマスク１０８をエッチ
ングマスクにして、公知の異方性エッチングにより第１
のポリシリコン１０７の一部を除去する。そして、例え
ば、ボロンもしくはＢＦ2 を１０〜５０ｋｅＶのエネル
ギー、１×１０13〜５×１０14ｃｍ-2のドーズ量で注入
し、Ｐ型ベース領域１０９を形成する。
【００４４】次に、レジストマスク１０８を除去した
後、膜厚が１００ｎｍ程度の第４の酸化膜１１０を堆積
する。そして、図３（ｄ）に示すように、フォトリソグ
ラフィ技術とドライエッチングとで第４の酸化膜１１０
とゲート酸化膜１０６を選択的に除去し、エミッタコン
タクト１１１及びコレクタコンタクト１１２を形成し、
１５０〜４００ｎｍの第２のポリシリコン１１３を、ヒ
素不純物を１×１０18〜１×１０21ｃｍ-3ドープされた
状態で堆積させる。
後、膜厚が１００ｎｍ程度の第４の酸化膜１１０を堆積
する。そして、図３（ｄ）に示すように、フォトリソグ
ラフィ技術とドライエッチングとで第４の酸化膜１１０
とゲート酸化膜１０６を選択的に除去し、エミッタコン
タクト１１１及びコレクタコンタクト１１２を形成し、
１５０〜４００ｎｍの第２のポリシリコン１１３を、ヒ
素不純物を１×１０18〜１×１０21ｃｍ-3ドープされた
状態で堆積させる。
【００４５】次に、図４（ａ）に示すように、フォトレ
ジスト等のマスクを用いて、公知の異方性エッチングに
よりエミッタ引き出し電極１１４と容量の上部電極１１
５を形成した後、さらに、上記フォトレジスト等のマス
クと第４の酸化膜１１０をそれぞれコレクタトレンチ形
成時のマスクとして、同一のエッチング条件で連続的に
行うか、もしくは、複数のステップで他段階に分けて行
うことによって、第１のＮ型ウエル領域１０５のエッチ
ングを行い、コレクタトレンチ１１６を形成し、次に、
公知の酸化膜の異方性エッチングにより、エミッタ引き
出し電極１１４と容量の上部電極１１５の下と、第１の
ポリシリコン１０７の開口部の側壁に第１のサイドウォ
ール絶縁膜１１７として残す以外は除去し、上記フォト
レジスト等のマスクを除去する。
ジスト等のマスクを用いて、公知の異方性エッチングに
よりエミッタ引き出し電極１１４と容量の上部電極１１
５を形成した後、さらに、上記フォトレジスト等のマス
クと第４の酸化膜１１０をそれぞれコレクタトレンチ形
成時のマスクとして、同一のエッチング条件で連続的に
行うか、もしくは、複数のステップで他段階に分けて行
うことによって、第１のＮ型ウエル領域１０５のエッチ
ングを行い、コレクタトレンチ１１６を形成し、次に、
公知の酸化膜の異方性エッチングにより、エミッタ引き
出し電極１１４と容量の上部電極１１５の下と、第１の
ポリシリコン１０７の開口部の側壁に第１のサイドウォ
ール絶縁膜１１７として残す以外は除去し、上記フォト
レジスト等のマスクを除去する。
【００４６】次に、図４（ｂ）に示すように、フォトレ
ジスト等の第２のマスク１１８を用いて、公知の異方性
エッチングによりゲート電極１１９、容量の下部電極１
２０、リング状の構造物１２１を形成する。
ジスト等の第２のマスク１１８を用いて、公知の異方性
エッチングによりゲート電極１１９、容量の下部電極１
２０、リング状の構造物１２１を形成する。
【００４７】次に、図４（ｃ）に示すように、第２のマ
スク１１８を除去し、フォトレジスト等のマスクを用い
たイオン注入法で、Ｎ型ＬＤＤ層１２２、Ｐ型ＬＤＤ層
１２３を形成し、２００ｎｍ程度の第２の酸化膜１２４
を全面に堆積させる。
スク１１８を除去し、フォトレジスト等のマスクを用い
たイオン注入法で、Ｎ型ＬＤＤ層１２２、Ｐ型ＬＤＤ層
１２３を形成し、２００ｎｍ程度の第２の酸化膜１２４
を全面に堆積させる。
【００４８】次に、図４（ｄ）に示すように、公知の異
方性エッチングにより、ゲート電極１１９、エミッタ電
極１１４、コレクタトレンチ１１６ａ、容量の上部電極
１１５、容量の下部電極１２０の各側壁、及び、リング
状の構造物１２１の外側の側壁に第２の酸化膜１２４か
らなるサイドウォール絶縁膜１２５を形成する。
方性エッチングにより、ゲート電極１１９、エミッタ電
極１１４、コレクタトレンチ１１６ａ、容量の上部電極
１１５、容量の下部電極１２０の各側壁、及び、リング
状の構造物１２１の外側の側壁に第２の酸化膜１２４か
らなるサイドウォール絶縁膜１２５を形成する。
【００４９】次に、図５（ａ）に示すように、フォトレ
ジスト等のマスクを用いて、リン、ヒ素等の不純物のイ
オン注入により、ＮＭＯＳのＮ+ 型ソース・ドレイン１
２６及びコレクタトレンチ１１６ａの底にＮ+ 型拡散層
１２７を形成し、続いてフォトレジスト等のマスクを用
いて、ボロン、ＢＦ2 等の不純物のイオン注入により、
ＰＭＯＳのＰ+ 型ソース・ドレイン１２８及びＰ+ 型グ
ラフトベース１２９を形成する。
ジスト等のマスクを用いて、リン、ヒ素等の不純物のイ
オン注入により、ＮＭＯＳのＮ+ 型ソース・ドレイン１
２６及びコレクタトレンチ１１６ａの底にＮ+ 型拡散層
１２７を形成し、続いてフォトレジスト等のマスクを用
いて、ボロン、ＢＦ2 等の不純物のイオン注入により、
ＰＭＯＳのＰ+ 型ソース・ドレイン１２８及びＰ+ 型グ
ラフトベース１２９を形成する。
【００５０】次に、図５（ｂ）に示すように、チタン、
コバルト、ニッケル等の金属を用い、ゲート電極１１
９、エミッタ引き出し電極１１４、容量の下部電極１２
０、容量の上部電極１１５、リング状の構造物１２１、
コレクタトレンチ１１６ａの底のＮ+ 型拡散層１２７、
Ｎ+ 型ソース・ドレイン１２６、Ｐ+ 型ソース・ドレイ
ン１２８及びＰ+ 型グラフトベース１２９の各表面をシ
リサイド化しシリサイド層１３０を形成する。
コバルト、ニッケル等の金属を用い、ゲート電極１１
９、エミッタ引き出し電極１１４、容量の下部電極１２
０、容量の上部電極１１５、リング状の構造物１２１、
コレクタトレンチ１１６ａの底のＮ+ 型拡散層１２７、
Ｎ+ 型ソース・ドレイン１２６、Ｐ+ 型ソース・ドレイ
ン１２８及びＰ+ 型グラフトベース１２９の各表面をシ
リサイド化しシリサイド層１３０を形成する。
【００５１】そして、図１で示したように、酸化膜（Ｔ
ＥＯＳ−ＳｉＯ2 膜）と、８００ｎｍのＢＰＳＧ膜とで
構成された層間絶縁膜１３１を堆積し、１０５０℃、５
〜１５秒のＲＴＡを施し、エミッタ拡散層１３２を形成
後、コンタクトを開孔し、バリアメタルを介し、コンタ
クトプラグ１３３を形成し、次に金属配線１３４を形成
する。
ＥＯＳ−ＳｉＯ2 膜）と、８００ｎｍのＢＰＳＧ膜とで
構成された層間絶縁膜１３１を堆積し、１０５０℃、５
〜１５秒のＲＴＡを施し、エミッタ拡散層１３２を形成
後、コンタクトを開孔し、バリアメタルを介し、コンタ
クトプラグ１３３を形成し、次に金属配線１３４を形成
する。
【００５２】本発明の第１の実施の形態による効果は、
ゲート電極１１９と同じ材質すなわち第１のポリシリコ
ン１０７から構成されるリング状の構造物１２１のリン
グの内側にバイポーラトランジスタを形成し、エミッタ
引き出し電極１１４とＰ型ベース領域１０９の間の絶縁
を行う絶縁膜をリング状の構造物のリングの内側のみで
用いることにより、ＣＭＯＳのサイドウォール絶縁膜１
２５を構成する絶縁膜と、バイポーラトランジスタのエ
ミッタ引き出し電極とＰ型ベース領域の間の絶縁を行う
絶縁膜を別々の絶縁膜とし、ＣＭＯＳのサイドウォール
絶縁膜を構成する絶縁膜が膜厚ばらつきが生じるのを防
ぎ、ＣＭＯＳの特性のばらつきが起きないようできるこ
とである。そして、本発明の第１の実施の形態を用いて
実験を行ったところ、ＣＭＯＳのドレイン電圧−ドレイ
ン電流の特性において、ドレイン電流のばらつきを、従
来の５〜１０％から１〜５％へ低減することができた。
ゲート電極１１９と同じ材質すなわち第１のポリシリコ
ン１０７から構成されるリング状の構造物１２１のリン
グの内側にバイポーラトランジスタを形成し、エミッタ
引き出し電極１１４とＰ型ベース領域１０９の間の絶縁
を行う絶縁膜をリング状の構造物のリングの内側のみで
用いることにより、ＣＭＯＳのサイドウォール絶縁膜１
２５を構成する絶縁膜と、バイポーラトランジスタのエ
ミッタ引き出し電極とＰ型ベース領域の間の絶縁を行う
絶縁膜を別々の絶縁膜とし、ＣＭＯＳのサイドウォール
絶縁膜を構成する絶縁膜が膜厚ばらつきが生じるのを防
ぎ、ＣＭＯＳの特性のばらつきが起きないようできるこ
とである。そして、本発明の第１の実施の形態を用いて
実験を行ったところ、ＣＭＯＳのドレイン電圧−ドレイ
ン電流の特性において、ドレイン電流のばらつきを、従
来の５〜１０％から１〜５％へ低減することができた。
【００５３】次に、本発明の第２の実施の形態について
図６に基づいて説明する。図６はＢｉＣＭＯＳのバイポ
ーラトランジスタ部の平面図と断面図である。ここで、
図６（ａ）に記したＣ−Ｄで切断したところが図６
（ｂ）の断面図である。なお、この場合には、ＣＭＯＳ
あるいは容量部は第１の実施の形態と同じであるので説
明は省略される。
図６に基づいて説明する。図６はＢｉＣＭＯＳのバイポ
ーラトランジスタ部の平面図と断面図である。ここで、
図６（ａ）に記したＣ−Ｄで切断したところが図６
（ｂ）の断面図である。なお、この場合には、ＣＭＯＳ
あるいは容量部は第１の実施の形態と同じであるので説
明は省略される。
【００５４】本発明の第２の実施の形態のバイポーラト
ランジスタの構造は、図６（ｂ）に示したように、シリ
コン基板２０１上に第１のＮ型ウエル領域２０５を有
し、Ｐ型ベース領域２０９とＰ+ 型グラフトベース２２
９からなるベース領域は、第１のＮ型ウエル領域２０５
内に形成され、また、ベース領域とコレクタトレンチ内
に形成されたコンタクトプラグ２３３は、上記、第１の
Ｎ型ウエル領域２０５の表面に形成された素子分離酸化
膜２０２によって分離され、Ｐ型ベース領域２０９内に
は、エミッタ拡散層２３２が形成され、エミッタ引き出
し電極２１４はエミッタ拡散層２３２と接続し、また、
リング状のエミッタ引き出し電極外周部２１８はリング
状の構造物２２１と積み重り互いに接続した構造となっ
ていて、エミッタ引き出し電極２１４の側壁には、サイ
ドウォール絶縁膜２２５が形成され、エミッタ引き出し
電極２１４の側壁にあるサイドウォール絶縁膜２２５の
外側の部分には、ＣＭＯＳのＰ+ 型ソース・ドレイン注
入の際に同時に形成されたＰ+ 型グラフトベース２２９
が形成され、さらに、コレクタのコンタクト部は、上
記、第１のＮ型ウエル領域２０５内の不純物濃度のピー
クの部分にぶつかるようにコレクタトレンチが形成さ
れ、上記、コレクタトレンチの底部には、ＣＭＯＳのＮ
+ 型ソース・ドレイン注入の際に形成されたＮ+ 型拡散
層２２７が形成され、Ｐ+ 型グラフトベース２２９、エ
ミッタ引き出し電極２１４、エミッタ引き出し電極外周
部２１８、Ｎ+ 型拡散層２２７の表面にはシリサイド層
２３０が形成された構造となっている。
ランジスタの構造は、図６（ｂ）に示したように、シリ
コン基板２０１上に第１のＮ型ウエル領域２０５を有
し、Ｐ型ベース領域２０９とＰ+ 型グラフトベース２２
９からなるベース領域は、第１のＮ型ウエル領域２０５
内に形成され、また、ベース領域とコレクタトレンチ内
に形成されたコンタクトプラグ２３３は、上記、第１の
Ｎ型ウエル領域２０５の表面に形成された素子分離酸化
膜２０２によって分離され、Ｐ型ベース領域２０９内に
は、エミッタ拡散層２３２が形成され、エミッタ引き出
し電極２１４はエミッタ拡散層２３２と接続し、また、
リング状のエミッタ引き出し電極外周部２１８はリング
状の構造物２２１と積み重り互いに接続した構造となっ
ていて、エミッタ引き出し電極２１４の側壁には、サイ
ドウォール絶縁膜２２５が形成され、エミッタ引き出し
電極２１４の側壁にあるサイドウォール絶縁膜２２５の
外側の部分には、ＣＭＯＳのＰ+ 型ソース・ドレイン注
入の際に同時に形成されたＰ+ 型グラフトベース２２９
が形成され、さらに、コレクタのコンタクト部は、上
記、第１のＮ型ウエル領域２０５内の不純物濃度のピー
クの部分にぶつかるようにコレクタトレンチが形成さ
れ、上記、コレクタトレンチの底部には、ＣＭＯＳのＮ
+ 型ソース・ドレイン注入の際に形成されたＮ+ 型拡散
層２２７が形成され、Ｐ+ 型グラフトベース２２９、エ
ミッタ引き出し電極２１４、エミッタ引き出し電極外周
部２１８、Ｎ+ 型拡散層２２７の表面にはシリサイド層
２３０が形成された構造となっている。
【００５５】また、本発明の第２の実施の形態のバイポ
ーラトランジスタの平面図は、図６（ａ）に示すよう
に、バイポーラトランジスタ領域の周辺には、ＣＭＯＳ
のゲート電極にも用いられている第１のポリシリコンか
らなる、リング状の構造物２２１があり、このリング状
の構造物２２１の上にはリング状のエミッタ引き出し電
極外周部２１８があり、これらは、第２のエミッタコン
タクトを介して互いに接続されている。
ーラトランジスタの平面図は、図６（ａ）に示すよう
に、バイポーラトランジスタ領域の周辺には、ＣＭＯＳ
のゲート電極にも用いられている第１のポリシリコンか
らなる、リング状の構造物２２１があり、このリング状
の構造物２２１の上にはリング状のエミッタ引き出し電
極外周部２１８があり、これらは、第２のエミッタコン
タクトを介して互いに接続されている。
【００５６】また、図６（ａ）に示すように、エミッタ
電極用の金属配線２３４Ｅがエミッタ電極用のコンタク
ト２３５Ｅを通してエミッタ引き出し電極２１４上のシ
リサイド層２３０に接続される。同様に、ベース電極用
の金属配線２３４Ｂ、コレクタ電極用の金属配線２３４
Ｃは、それぞ、れベース電極用のコンタクト２３５Ｂ、
コレクタ電極用のコンタクト２３５Ｃを通してＰ+ 型グ
ラフトベース２２９のシリサイド層２３０、Ｎ+ 型拡散
層２２７上のシリサイド層２３０に接続されている。
電極用の金属配線２３４Ｅがエミッタ電極用のコンタク
ト２３５Ｅを通してエミッタ引き出し電極２１４上のシ
リサイド層２３０に接続される。同様に、ベース電極用
の金属配線２３４Ｂ、コレクタ電極用の金属配線２３４
Ｃは、それぞ、れベース電極用のコンタクト２３５Ｂ、
コレクタ電極用のコンタクト２３５Ｃを通してＰ+ 型グ
ラフトベース２２９のシリサイド層２３０、Ｎ+ 型拡散
層２２７上のシリサイド層２３０に接続されている。
【００５７】本発明の第２の実施の形態のＢｉＣＭＯＳ
におけるバイポーラトランジスタでは、図６（ａ）に示
すように、エミッタ引き出し電極の配線の一部がリング
状になっており、エミッタ引き出し電極外周部２１８の
幅を広くとることができるので、エミッタ引き出し電極
の配線抵抗の増加を抑えることができる。
におけるバイポーラトランジスタでは、図６（ａ）に示
すように、エミッタ引き出し電極の配線の一部がリング
状になっており、エミッタ引き出し電極外周部２１８の
幅を広くとることができるので、エミッタ引き出し電極
の配線抵抗の増加を抑えることができる。
【００５８】次に、図７と図８に基づいて本発明の第２
の実施の形態のＢｉＣＭＯＳの製造方法について説明す
る。図７（ａ）に示すように、導電型がＰ型のシリコン
基板２０１表面に、素子分離酸化膜２０２を形成する。
そして、第１の実施の形態で説明したように、ＮＭＯＳ
形成領域にはボロンのイオン注入により、第１のＰ型ウ
エル領域２０４を、また、ＰＭＯＳ形成領域及びバイポ
ーラトランジスタのコレクタ領域には、リンの注入によ
り、第１のＮ型ウエル領域２０５を形成する。また、シ
リコン基板２０１表面に５〜１０ｎｍのゲート酸化膜２
０６を形成し、１５０〜４００ｎｍの第１のポリシリコ
ン２０７を成長させ、第１の実施の形態で説明したよう
に、公知の異方性エッチングにより第１のポリシリコン
２０７の一部を除去する。そして、例えば、ボロンもし
くはＢＦ2 を１０〜５０ｋｅＶのエネルギー、１×１０
13〜５×１０14ｃｍ-2のドーズ量でイオン注入し、Ｐ型
ベース領域２０９を形成する。
の実施の形態のＢｉＣＭＯＳの製造方法について説明す
る。図７（ａ）に示すように、導電型がＰ型のシリコン
基板２０１表面に、素子分離酸化膜２０２を形成する。
そして、第１の実施の形態で説明したように、ＮＭＯＳ
形成領域にはボロンのイオン注入により、第１のＰ型ウ
エル領域２０４を、また、ＰＭＯＳ形成領域及びバイポ
ーラトランジスタのコレクタ領域には、リンの注入によ
り、第１のＮ型ウエル領域２０５を形成する。また、シ
リコン基板２０１表面に５〜１０ｎｍのゲート酸化膜２
０６を形成し、１５０〜４００ｎｍの第１のポリシリコ
ン２０７を成長させ、第１の実施の形態で説明したよう
に、公知の異方性エッチングにより第１のポリシリコン
２０７の一部を除去する。そして、例えば、ボロンもし
くはＢＦ2 を１０〜５０ｋｅＶのエネルギー、１×１０
13〜５×１０14ｃｍ-2のドーズ量でイオン注入し、Ｐ型
ベース領域２０９を形成する。
【００５９】そして、膜厚が１００ｎｍ程度の第４の酸
化膜２１０を堆積し、この第４の酸化膜２１０とゲート
酸化膜２０６を選択的に除去し、エミッタコンタクト２
１１及びコレクタコンタクト２１２を形成し、１５０〜
４００ｎｍの第２のポリシリコン２１３を、ヒ素不純物
を１×１０18〜１×１０21ｃｍ-3ドープされた状態で堆
積させる。
化膜２１０を堆積し、この第４の酸化膜２１０とゲート
酸化膜２０６を選択的に除去し、エミッタコンタクト２
１１及びコレクタコンタクト２１２を形成し、１５０〜
４００ｎｍの第２のポリシリコン２１３を、ヒ素不純物
を１×１０18〜１×１０21ｃｍ-3ドープされた状態で堆
積させる。
【００６０】次に、図７（ｂ）に示すように、フォトレ
ジスト等のマスクを用いて、公知の異方性エッチングに
よりエミッタ引き出し電極２１４、容量の上部電極２１
５およびエミッタ引き出し電極外周部２１８を形成した
後、さらに、上記フォトレジスト等のマスクと第４の酸
化膜２１０をそれぞれコレクタトレンチ形成時のマスク
として、同一のエッチング条件で連続的に行うか、もし
くは、複数のステップで他段階に分けて行うことによっ
て、第１のＮ型ウエル領域２０５のエッチングを行い、
コレクタトレンチ２１６を形成し、次に、公知の酸化膜
の異方性エッチングにより、エミッタ引き出し電極２１
４と容量の上部電極２１５の下と、第１のポリシリコン
２０７の開口部の側壁に第１のサイドウォール絶縁膜２
１７として残す以外は除去し、上記フォトレジスト等の
マスクを除去する。
ジスト等のマスクを用いて、公知の異方性エッチングに
よりエミッタ引き出し電極２１４、容量の上部電極２１
５およびエミッタ引き出し電極外周部２１８を形成した
後、さらに、上記フォトレジスト等のマスクと第４の酸
化膜２１０をそれぞれコレクタトレンチ形成時のマスク
として、同一のエッチング条件で連続的に行うか、もし
くは、複数のステップで他段階に分けて行うことによっ
て、第１のＮ型ウエル領域２０５のエッチングを行い、
コレクタトレンチ２１６を形成し、次に、公知の酸化膜
の異方性エッチングにより、エミッタ引き出し電極２１
４と容量の上部電極２１５の下と、第１のポリシリコン
２０７の開口部の側壁に第１のサイドウォール絶縁膜２
１７として残す以外は除去し、上記フォトレジスト等の
マスクを除去する。
【００６１】次に、図７（ｃ）に示すように、フォトレ
ジスト等の第２のマスク２３６を用いて、公知の異方性
エッチングによりゲート電極２１９、容量の下部電極２
２０、リング状の構造物２２１を形成する。
ジスト等の第２のマスク２３６を用いて、公知の異方性
エッチングによりゲート電極２１９、容量の下部電極２
２０、リング状の構造物２２１を形成する。
【００６２】次に、図７（ｄ）に示すように、第２のマ
スク２３６を除去し、フォトレジスト等のマスクを用い
たイオン注入法で、Ｎ型ＬＤＤ層２２２、Ｐ型ＬＤＤ層
２２３を形成し、２００ｎｍ程度の第２の酸化膜２２４
を全面に堆積させる。
スク２３６を除去し、フォトレジスト等のマスクを用い
たイオン注入法で、Ｎ型ＬＤＤ層２２２、Ｐ型ＬＤＤ層
２２３を形成し、２００ｎｍ程度の第２の酸化膜２２４
を全面に堆積させる。
【００６３】次に、図８（ａ）に示すように、公知の異
方性エッチングにより、ゲート電極２１９、エミッタ電
極２１４、コレクタトレンチ２１６、容量の上部電極２
１５、容量の下部電極２２０の各側壁、及び、リング状
の構造物２２１の側壁に上記第２の酸化膜２２４からな
るサイドウォール絶縁膜２２５を形成する。
方性エッチングにより、ゲート電極２１９、エミッタ電
極２１４、コレクタトレンチ２１６、容量の上部電極２
１５、容量の下部電極２２０の各側壁、及び、リング状
の構造物２２１の側壁に上記第２の酸化膜２２４からな
るサイドウォール絶縁膜２２５を形成する。
【００６４】次に、図８（ｂ）に示すように、フォトレ
ジスト等のマスクを用いて、リン、ヒ素等の不純物のイ
オン注入により、ＮＭＯＳのＮ+ 型ソース・ドレイン２
２６及びコレクタトレンチ２１６ａの底にＮ+ 型拡散層
２２７を形成し、続いてフォトレジスト等のマスクを用
いて、ボロン、ＢＦ2 等の不純物のイオン注入により、
ＰＭＯＳのＰ+ 型ソース・ドレイン２２８及びＰ+ 型グ
ラフトベース２２９を形成する。
ジスト等のマスクを用いて、リン、ヒ素等の不純物のイ
オン注入により、ＮＭＯＳのＮ+ 型ソース・ドレイン２
２６及びコレクタトレンチ２１６ａの底にＮ+ 型拡散層
２２７を形成し、続いてフォトレジスト等のマスクを用
いて、ボロン、ＢＦ2 等の不純物のイオン注入により、
ＰＭＯＳのＰ+ 型ソース・ドレイン２２８及びＰ+ 型グ
ラフトベース２２９を形成する。
【００６５】次に、図８（ｃ）に示すように、ゲート電
極２１９、エミッタ引き出し電極２１４、容量の下部電
極２２０、容量の上部電極２１５、エミッタ引き出し電
極外周部２１８、コレクタトレンチ２１６ａの底のＮ+
型拡散層２２７、Ｎ+ 型ソース・ドレイン２２６、Ｐ+
型ソース・ドレイン２２８及びＰ+ 型グラフトベース２
２９の各表面をシリサイド化しシリサイド層２３０を形
成する。
極２１９、エミッタ引き出し電極２１４、容量の下部電
極２２０、容量の上部電極２１５、エミッタ引き出し電
極外周部２１８、コレクタトレンチ２１６ａの底のＮ+
型拡散層２２７、Ｎ+ 型ソース・ドレイン２２６、Ｐ+
型ソース・ドレイン２２８及びＰ+ 型グラフトベース２
２９の各表面をシリサイド化しシリサイド層２３０を形
成する。
【００６６】次に、図８（ｄ）に示すように、例えば、
５０ｎｍの酸化膜（ＴＥＯＳ−ＳｉＯ2 膜）と、８００
ｎｍのＢＰＳＧ膜で構成された層間絶縁膜２３１を成長
し、例えば、１０５０℃で、１０秒のＲＴＡ、または、
９００℃で２０〜３０分の炉アニールを施しエミッタ拡
散層２３２を形成後、コンタクトを開孔し、バリアメタ
ル（図中に示していない）を介し、コンタクトプラグ２
３３を形成し、次に金属配線２３４を形成する。
５０ｎｍの酸化膜（ＴＥＯＳ−ＳｉＯ2 膜）と、８００
ｎｍのＢＰＳＧ膜で構成された層間絶縁膜２３１を成長
し、例えば、１０５０℃で、１０秒のＲＴＡ、または、
９００℃で２０〜３０分の炉アニールを施しエミッタ拡
散層２３２を形成後、コンタクトを開孔し、バリアメタ
ル（図中に示していない）を介し、コンタクトプラグ２
３３を形成し、次に金属配線２３４を形成する。
【００６７】本発明の第２の実施の形態を用いて実験を
行ったところ、バイポーラトランジスタのエミッタ長が
２０μｍ以上の場合、エミッタ電極の配線抵抗に起因す
る抵抗を約３０〜６０％低減することができた。
行ったところ、バイポーラトランジスタのエミッタ長が
２０μｍ以上の場合、エミッタ電極の配線抵抗に起因す
る抵抗を約３０〜６０％低減することができた。
【００６８】次に、本発明の第３の実施の形態を図９に
基づいて説明する。図９は、本発明のＢｉＣＭＯＳのバ
イポーラトランジスタ部の平面図と断面図である。ここ
で、本発明の第２の実施の形態の説明に用いた図６と異
なるところを主に説明することにする。
基づいて説明する。図９は、本発明のＢｉＣＭＯＳのバ
イポーラトランジスタ部の平面図と断面図である。ここ
で、本発明の第２の実施の形態の説明に用いた図６と異
なるところを主に説明することにする。
【００６９】図９（ａ）及び図９（ｂ）に示すように、
リング状の構造物２２１に接続するようにエミッタ引き
出し電極外周部２１８ａが形成されている。そして、第
２の実施の形態よりもエミッタ引き出し電極外周部２１
８ａの配線幅が広くなっている。また、エミッタ電極用
の金属配線２３４Ｅは、エミッタ引き出し電極外周部２
１８ａの上の２箇所でコンタクトプラグ２３３を介しエ
ミッタ引き出し電極に接続している。このため、エミッ
タ引き出し電極の配線抵抗をより低減できるようにな
る。この第３の実施の形態を用いて実験を行ったとこ
ろ、本発明の第２の実施の形態よりもエミッタ抵抗を約
３０〜４０％低減することができた。
リング状の構造物２２１に接続するようにエミッタ引き
出し電極外周部２１８ａが形成されている。そして、第
２の実施の形態よりもエミッタ引き出し電極外周部２１
８ａの配線幅が広くなっている。また、エミッタ電極用
の金属配線２３４Ｅは、エミッタ引き出し電極外周部２
１８ａの上の２箇所でコンタクトプラグ２３３を介しエ
ミッタ引き出し電極に接続している。このため、エミッ
タ引き出し電極の配線抵抗をより低減できるようにな
る。この第３の実施の形態を用いて実験を行ったとこ
ろ、本発明の第２の実施の形態よりもエミッタ抵抗を約
３０〜４０％低減することができた。
【００７０】
【発明の効果】本発明では、半導体基板上にバイポーラ
トランジスタと、少なくともＮチャネル型ＭＯＳトラン
ジスタとＰチャネル型ＭＯＳトランジスタの一方をあわ
せ持つ半導体装置において、上記ＭＯＳトランジスタの
ゲート電極が第１の導電体膜のパターニングで形成さ
れ、バイポーラトランジスタのエミッタ引き出し電極が
第２の導電体膜のパターニングで形成され、且つ、上記
バイポーラトランジスタ領域を囲むようにしてリング状
の構造体が上記第１の導電体膜のパターニングで形成さ
れる。あるいは、上記リング状の構造体に電気接続する
エミッタ引き出し電極外周部が上記第２の導電体膜のパ
ターニングで形成されている。
トランジスタと、少なくともＮチャネル型ＭＯＳトラン
ジスタとＰチャネル型ＭＯＳトランジスタの一方をあわ
せ持つ半導体装置において、上記ＭＯＳトランジスタの
ゲート電極が第１の導電体膜のパターニングで形成さ
れ、バイポーラトランジスタのエミッタ引き出し電極が
第２の導電体膜のパターニングで形成され、且つ、上記
バイポーラトランジスタ領域を囲むようにしてリング状
の構造体が上記第１の導電体膜のパターニングで形成さ
れる。あるいは、上記リング状の構造体に電気接続する
エミッタ引き出し電極外周部が上記第２の導電体膜のパ
ターニングで形成されている。
【００７１】さらには、上記ゲート電極およびエミッタ
引き出し電極の側壁部に同一の絶縁膜でサイドウォール
絶縁膜が形成される。
引き出し電極の側壁部に同一の絶縁膜でサイドウォール
絶縁膜が形成される。
【００７２】このために、ＢｉＣＭＯＳの製造が簡便で
あるとともに、リング状の構造物の上にエミッタ引き出
し電極の一部すなわちエミッタ引き出し電極外周部をリ
ング状に配置し、エミッタコンタクトを介して互いに接
続させることにより、ＢｉＣＭＯＳが微細構造になって
も、エミッタ抵抗の配線部分の抵抗の増加を防ぐことが
可能となる。
あるとともに、リング状の構造物の上にエミッタ引き出
し電極の一部すなわちエミッタ引き出し電極外周部をリ
ング状に配置し、エミッタコンタクトを介して互いに接
続させることにより、ＢｉＣＭＯＳが微細構造になって
も、エミッタ抵抗の配線部分の抵抗の増加を防ぐことが
可能となる。
【００７３】また、リング状の構造物のリングの内側に
あるバイポーラトランジスタのエミッタ引き出し電極と
Ｐ型ベース領域の間の絶縁を行う絶縁膜と、ＣＭＯＳト
ランジスタのゲート電極側壁およびバイポーラトランジ
スタのエミッタ引き出し電極側壁のサイドウォール絶縁
膜を構成する絶縁膜とを異なる絶縁膜とする。このため
に信頼性の高いＢｉＣＭＯＳが形成できる。
あるバイポーラトランジスタのエミッタ引き出し電極と
Ｐ型ベース領域の間の絶縁を行う絶縁膜と、ＣＭＯＳト
ランジスタのゲート電極側壁およびバイポーラトランジ
スタのエミッタ引き出し電極側壁のサイドウォール絶縁
膜を構成する絶縁膜とを異なる絶縁膜とする。このため
に信頼性の高いＢｉＣＭＯＳが形成できる。
【図１】本発明の第１の実施の形態のＢｉＣＭＯＳの構
造を説明するための断面図である。
造を説明するための断面図である。
【図２】本発明の第１の実施の形態のＢｉＣＭＯＳにお
けるバイポーラトランジスタ部の構造を説明するための
平面図及び断面図である。
けるバイポーラトランジスタ部の構造を説明するための
平面図及び断面図である。
【図３】上記第１の実施の形態のＢｉＣＭＯＳの製造工
程順の断面図である。
程順の断面図である。
【図４】上記第１の実施の形態のＢｉＣＭＯＳの製造工
程順の断面図である。
程順の断面図である。
【図５】上記第１の実施の形態のＢｉＣＭＯＳの製造工
程順の断面図である。
程順の断面図である。
【図６】本発明の第２の実施の形態のＢｉＣＭＯＳにお
けるバイポーラトランジスタ部の構造を説明するための
平面図及び断面図である。
けるバイポーラトランジスタ部の構造を説明するための
平面図及び断面図である。
【図７】上記第２の実施の形態のＢｉＣＭＯＳの製造工
程順の断面図である。
程順の断面図である。
【図８】上記第２の実施の形態のＢｉＣＭＯＳの製造工
程順の断面図である。
程順の断面図である。
【図９】本発明の第３の実施の形態のＢｉＣＭＯＳにお
けるバイポーラトランジスタ部の構造を説明するための
平面図及び断面図である。
けるバイポーラトランジスタ部の構造を説明するための
平面図及び断面図である。
【図１０】第１の従来例でのＢｉＣＭＯＳの製造工程順
の断面図である。
の断面図である。
【図１１】第１の従来例でのＢｉＣＭＯＳの製造工程順
の断面図である。
の断面図である。
【図１２】第１の従来例でのＢｉＣＭＯＳの製造工程順
の断面図である。
の断面図である。
【図１３】第２の従来例でのＢｉＣＭＯＳの製造工程順
の断面図である。
の断面図である。
【図１４】第２の従来例でのＢｉＣＭＯＳの製造工程順
の断面図である。
の断面図である。
１０１，２０１，３０１ シリコン基板 １０２，２０２，３０２ 素子分離酸化膜 １０３，３０３ 第１の酸化膜 １０４，２０４，３０４ 第１のＰ型ウエル領域 １０５，２０５，３０５ 第１のＮ型ウエル領域 １０６，２０６，３０６ ゲート酸化膜 １０７，２０７，３０７ 第１のポリシリコン １０８ 第１のマスク １０９，２０９，３０９ Ｐ型ベース領域 １１０，２１０ 第４の酸化膜 １１１，２１１，３１３ エミッタコンタクト １１２，２１２，３１４ コレクタコンタクト １１３，２１３，３１５ 第２のポリシリコン １１４，２１４，３１６ エミッタ引き出し電極 １１５，２１５ 容量の上部電極 １１６，１１６ａ，２１６，２１６ａ，３１７ コレ
クタトレンチ １１７，２１７ 第１のサイドウォール絶縁膜 １１８，２３６ 第２のマスク １１９，２１９，３０８ ゲート電極 １２０，２２０ 容量の下部電極 １２１，２２１ リング状の構造物 １２２，２２２，３１０ Ｎ型ＬＤＤ層 １２３，２２３，３１１ Ｐ型ＬＤＤ層 １２４，２２４，３１２ 第２の酸化膜 １２５，２２５，３１９ サイドウォール絶縁膜 １２６，２２６，３２１ Ｎ+ 型ソース・ドレイン １２７，２２７，３２２ Ｎ+ 型拡散層 １２８，２２８，３２３ Ｐ+ 型ソース・ドレイン １２９，２２９，３２４ Ｐ+ 型グラフトベース １３０，２３０，３２５ シリサイド層 １３１，２３１，３２６ 層間絶縁膜 １３２，２３２，３２７ エミッタ拡散層 １３３，２３３，３２８ コンタクトプラグ １３４，２３４，３２９ 金属配線 １３４Ｅ，２３４Ｅ エミッタ電極用の金属配線 １３４Ｂ，２３４Ｂ ベース電極用の金属配線 １３４Ｃ，２３４Ｃ コレクタ電極用の金属配線 １３５Ｅ，２３５Ｅ エミッタ電極用のコンタクト １３５Ｂ，２３５Ｂ ベース電極用のコンタクト １３５Ｃ，２３５Ｃ コレクタ電極用のコンタクト ２１８，２１８ａ エミッタ引き出し電極外周部 ３１８ 第３の酸化膜 ３２０ 薄い酸化膜
クタトレンチ １１７，２１７ 第１のサイドウォール絶縁膜 １１８，２３６ 第２のマスク １１９，２１９，３０８ ゲート電極 １２０，２２０ 容量の下部電極 １２１，２２１ リング状の構造物 １２２，２２２，３１０ Ｎ型ＬＤＤ層 １２３，２２３，３１１ Ｐ型ＬＤＤ層 １２４，２２４，３１２ 第２の酸化膜 １２５，２２５，３１９ サイドウォール絶縁膜 １２６，２２６，３２１ Ｎ+ 型ソース・ドレイン １２７，２２７，３２２ Ｎ+ 型拡散層 １２８，２２８，３２３ Ｐ+ 型ソース・ドレイン １２９，２２９，３２４ Ｐ+ 型グラフトベース １３０，２３０，３２５ シリサイド層 １３１，２３１，３２６ 層間絶縁膜 １３２，２３２，３２７ エミッタ拡散層 １３３，２３３，３２８ コンタクトプラグ １３４，２３４，３２９ 金属配線 １３４Ｅ，２３４Ｅ エミッタ電極用の金属配線 １３４Ｂ，２３４Ｂ ベース電極用の金属配線 １３４Ｃ，２３４Ｃ コレクタ電極用の金属配線 １３５Ｅ，２３５Ｅ エミッタ電極用のコンタクト １３５Ｂ，２３５Ｂ ベース電極用のコンタクト １３５Ｃ，２３５Ｃ コレクタ電極用のコンタクト ２１８，２１８ａ エミッタ引き出し電極外周部 ３１８ 第３の酸化膜 ３２０ 薄い酸化膜
Claims (9)
- 【請求項１】 半導体基板上にバイポーラトランジスタ
と、少なくともＮチャネル型ＭＯＳトランジスタとＰチ
ャネル型ＭＯＳトランジスタの一方をあわせ持つ半導体
装置において、前記ＭＯＳトランジスタのゲート電極が
第１の導電体膜のパターニングで形成され、前記バイポ
ーラトランジスタのエミッタ引き出し電極が第２の導電
体膜のパターニングで形成され、且つ、前記バイポーラ
トランジスタ領域を囲むようにしてリング状の構造体が
前記第１の導電体膜のパターニングで形成されているこ
とを特徴とする半導体装置。 - 【請求項２】 前記ゲート電極および前記エミッタ引き
出し電極の側壁部に同一の絶縁膜でサイドウォール絶縁
膜が形成されていることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 前記リング状の構造体に電気接続するエ
ミッタ引き出し電極外周部が前記第２の導電体膜のパタ
ーニングで形成されていることを特徴とする請求項１ま
たは請求項２記載の半導体装置。 - 【請求項４】 前記ＭＯＳトランジスタのソース・ドレ
イン拡散層、前記ゲート電極、前記エミッタ引き出し電
極および前記エミッタ引き出し電極外周部の表面にシリ
サイド層が形成されていることを特徴とする請求項３記
載の半導体装置。 - 【請求項５】 半導体基板上に素子分離絶縁膜を形成す
る工程と、一導電型のウエル領域、逆導電型のウエル領
域および一導電型のコレクタ領域を形成する工程と、前
記両ウエル領域とコレクタ領域の表面に第１の絶縁膜と
第１の導電体膜を順次形成する工程と、バイポーラトラ
ンジスタを形成する領域の前記第１の導電体膜を除去し
前記第１の絶縁膜を露出させて逆導電型のベース領域を
形成する工程と、第２の絶縁膜を形成する工程と、前記
ベース領域上の前記第１の絶縁膜および前記第２の絶縁
膜に第１のエミッタコンタクトを形成する工程と、前記
第１のエミッタコンタクトの形成後、第２の導電体膜を
全面に形成する工程と、前記第２の導電体膜をエッチン
グしエミッタ引き出し電極を形成する工程と、前記、第
１の導電膜をエッチングしてＭＯＳトランジスタのゲー
ト電極とバイポーラトランジスタ周辺のリング状の構造
体を形成する工程と、第３の絶縁膜を全面に形成する工
程と、前記ゲート電極、エミッタ引き出し電極およびリ
ング状の構造体の側壁に前記第３の絶縁膜から成るサイ
ドウォール絶縁膜を形成する工程と、を含むことを特徴
とする半導体装置の製造方法。 - 【請求項６】 半導体基板上に素子分離絶縁膜を形成す
る工程と、一導電型のウエル領域、逆導電型のウエル領
域および一導電型のコレクタ領域を形成する工程と、前
記両ウエル領域とコレクタ領域の表面に第１の絶縁膜と
第１の導電体膜を順次形成する工程と、バイポーラトラ
ンジスタを形成する領域の前記第１の導電体膜を除去し
前記第１の絶縁膜を露出させて逆導電型のベース領域を
形成する工程と、第２の絶縁膜を形成する工程と、前記
ベース領域上の前記第１の絶縁膜および前記第２の絶縁
膜に第１のエミッタコンタクトを前記第１の導電体膜上
の前記第２の絶縁膜に第２のエミッタコンタクトをそれ
ぞれ形成する工程と、前記第１および第２のエミッタコ
ンタクトの形成後、第２の導電体膜を全面に形成する工
程と、前記第２の導電体膜をエッチングしエミッタ引き
出し電極とエミッタ引き出し電極外周部とを形成する工
程と、前記第１の導電膜をエッチングしてＭＯＳトラン
ジスタのゲート電極とバイポーラトランジスタ周辺のリ
ング状の構造体を形成する工程と、第３の絶縁膜を全面
に形成する工程と、前記ゲート電極、エミッタ引き出し
電極、エミッタ引き出し電極外周部およびリング状の構
造体の側壁に前記第３の絶縁膜から成るサイドウォール
絶縁膜を形成する工程と、を含むことを特徴とする半導
体装置の製造方法。 - 【請求項７】 請求項５または請求項６において、前記
エミッタ引き出し電極の形成と同時にバイポーラトラン
ジスタのコレクタ領域をエッチングし溝を形成すること
を特徴とする半導体装置の製造方法。 - 【請求項８】 請求項５または請求項６において、前記
エミッタ引き出し電極の形成と同時に前記第２の導電体
膜のエッチングで容量の上部電極を形成し、前記ゲート
電極とリング状の構造体の形成と同時に前記第１の導電
体膜のエッチングで容量の下部電極を形成することを特
徴とする半導体装置の製造方法。 - 【請求項９】 請求項７において、エミッタ引き出し電
極の形成と同時に容量の上部電極を形成し、前記ゲート
電極とリング状の構造体の形成と同時に容量の下部電極
を形成することを特徴とする半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9327936A JP3070554B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置及びその製造方法 |
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| GB9826118A GB2331845B (en) | 1997-11-28 | 1998-11-27 | Semiconductor device and manufacturing method for same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9327936A JP3070554B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH11163177A JPH11163177A (ja) | 1999-06-18 |
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Family
ID=18204672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9327936A Expired - Fee Related JP3070554B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
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| JP (1) | JP3070554B2 (ja) |
| GB (1) | GB2331845B (ja) |
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| US6703685B2 (en) * | 2001-12-10 | 2004-03-09 | Intel Corporation | Super self-aligned collector device for mono-and hetero bipolar junction transistors |
| US8049282B2 (en) * | 2006-09-21 | 2011-11-01 | Agere Systems Inc. | Bipolar device having buried contacts |
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| US9543403B2 (en) * | 2015-01-21 | 2017-01-10 | Globalfoundries Inc. | Bipolar junction transistor with multiple emitter fingers |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930010116B1 (ko) * | 1990-10-22 | 1993-10-14 | 한국전기통신공사 | BiCMOS 소자의 제조방법 |
| US5169794A (en) | 1991-03-22 | 1992-12-08 | National Semiconductor Corporation | Method of fabrication of pnp structure in a common substrate containing npn or MOS structures |
| US5158900A (en) | 1991-10-18 | 1992-10-27 | Hewlett-Packard Company | Method of separately fabricating a base/emitter structure of a BiCMOS device |
| JPH05283623A (ja) | 1992-04-02 | 1993-10-29 | Oki Electric Ind Co Ltd | ＢｉＣＭＯＳ集積回路装置の製造方法 |
| US5348896A (en) | 1992-11-27 | 1994-09-20 | Winbond Electronic Corp. | Method for fabricating a BiCMOS device |
| US5334549A (en) | 1993-08-13 | 1994-08-02 | Texas Instruments Incorporated | BiCMOS process that supports merged devices |
| US5936284A (en) * | 1997-11-03 | 1999-08-10 | Sgs-Thomson Microelectronics S.R.L. | Electrostatic discharge protection circuit and transistor |
-
1997
- 1997-11-28 JP JP9327936A patent/JP3070554B2/ja not_active Expired - Fee Related
-
1998
- 1998-11-25 US US09/199,459 patent/US6232638B1/en not_active Expired - Fee Related
- 1998-11-27 GB GB9826118A patent/GB2331845B/en not_active Expired - Fee Related
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| GB2331845B (en) | 2000-03-29 |
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