JPH05283623A - ＢｉＣＭＯＳ集積回路装置の製造方法 - Google Patents
ＢｉＣＭＯＳ集積回路装置の製造方法Info
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- JPH05283623A JPH05283623A JP8089492A JP8089492A JPH05283623A JP H05283623 A JPH05283623 A JP H05283623A JP 8089492 A JP8089492 A JP 8089492A JP 8089492 A JP8089492 A JP 8089492A JP H05283623 A JPH05283623 A JP H05283623A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は、ＢｉＣＭＯＳ半導体装置における
バイポーラトランジスタのエミッタ電極の形成方法に関
するもので、従来の製法では、そのエミッタ電極を形成
するためポリシリコンをエッチングする際、ＭＯＳ領域
のゲート電極側面にポリシリコンが残ってしまうことを
除去する製法を提供するものである。 【構成】 前記目的のため本発明は、バイポーラトラン
ジスタのエミッタ２３２を形成するに当たり、そのベー
ス領域やＮＭＯＳ、ＰＭＯＳ領域のゲート電極、拡散領
域などを形成した後、その上全面にポリシリコン膜２３
１、さらにその上に窒化膜２３４を形成し、その窒化膜
２３４にエミッタ電極領域の窓２３５を開け、そこに酸
化膜２５０を形成し、その後、そこ以外の前記ポリシリ
コン膜２３１と窒化膜２３４を除去してエミッタ電極２
３２を形成するようにしたものである。
バイポーラトランジスタのエミッタ電極の形成方法に関
するもので、従来の製法では、そのエミッタ電極を形成
するためポリシリコンをエッチングする際、ＭＯＳ領域
のゲート電極側面にポリシリコンが残ってしまうことを
除去する製法を提供するものである。 【構成】 前記目的のため本発明は、バイポーラトラン
ジスタのエミッタ２３２を形成するに当たり、そのベー
ス領域やＮＭＯＳ、ＰＭＯＳ領域のゲート電極、拡散領
域などを形成した後、その上全面にポリシリコン膜２３
１、さらにその上に窒化膜２３４を形成し、その窒化膜
２３４にエミッタ電極領域の窓２３５を開け、そこに酸
化膜２５０を形成し、その後、そこ以外の前記ポリシリ
コン膜２３１と窒化膜２３４を除去してエミッタ電極２
３２を形成するようにしたものである。
Description
【０００１】
【産業上の利用分野】この発明は、ＬＤＤ（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造をもつＣＭＯＳＦ
ＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔａ
ｒ以下ＣＭＯＳと略す）と、Ｄｏｐｏｓ（Ｄｏｐｅｄ
Ｐｏｌｙｓｉｌｉｃｏｎ）電極をエミッタにもつバイポ
ーラトランジスタ（以下バイポーラと略す）とを同一基
板上に形成できるＢｉＣＭＯＳ集積回路装置の製造方法
に関するものである。
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造をもつＣＭＯＳＦ
ＥＴ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔａ
ｒ以下ＣＭＯＳと略す）と、Ｄｏｐｏｓ（Ｄｏｐｅｄ
Ｐｏｌｙｓｉｌｉｃｏｎ）電極をエミッタにもつバイポ
ーラトランジスタ（以下バイポーラと略す）とを同一基
板上に形成できるＢｉＣＭＯＳ集積回路装置の製造方法
に関するものである。
【０００２】
【従来の技術】ＢｉＣＭＯＳ集積回路装置は、バイポー
ラの高い駆動能力とＣＭＯＳの高い集積度を合せもつ論
理回路技術として、ゲートアレイ，スタンダードセル，
ＳＲＡＭなど高速・高集積を必要とする数多くの集積回
路装置に用いられている。
ラの高い駆動能力とＣＭＯＳの高い集積度を合せもつ論
理回路技術として、ゲートアレイ，スタンダードセル，
ＳＲＡＭなど高速・高集積を必要とする数多くの集積回
路装置に用いられている。
【０００３】この高速・高集積の回路装置を実現できる
ＢｉＣＭＯＳの製造工程として、ＣＭＯＳはＬＤＤ構造
とし、バイポーラはＮ型にＤｏｐｅされた多結晶シリコ
ンをエミッタ層の拡散に用い、かつエミッタのとり出し
電極に用いるところのＤｏｐｏｓ型エミッタを用いる技
術が一般的である。この理由は高集積にはゲート長１μ
ｍ以下のつまりサブミクロンのデザインルールを用いる
ことが必要であり、この１μｍ以下の微細なＣＭＯＳを
高信頼度で用いるには、耐ホットエレクトロン耐量を確
保するためにＬＤＤ構造を用いることが必須であるこ
と、又高速のバイポーラトランジスタを実現するには、
なるべく幅の狭いエミッタを形成することが必須である
ことによるものである。
ＢｉＣＭＯＳの製造工程として、ＣＭＯＳはＬＤＤ構造
とし、バイポーラはＮ型にＤｏｐｅされた多結晶シリコ
ンをエミッタ層の拡散に用い、かつエミッタのとり出し
電極に用いるところのＤｏｐｏｓ型エミッタを用いる技
術が一般的である。この理由は高集積にはゲート長１μ
ｍ以下のつまりサブミクロンのデザインルールを用いる
ことが必要であり、この１μｍ以下の微細なＣＭＯＳを
高信頼度で用いるには、耐ホットエレクトロン耐量を確
保するためにＬＤＤ構造を用いることが必須であるこ
と、又高速のバイポーラトランジスタを実現するには、
なるべく幅の狭いエミッタを形成することが必須である
ことによるものである。
【０００４】ところでこのＤｏｐｏｓ型エミッタ構造以
外の構造、例えばセルフアライン技術を駆使したダブル
ポリシリコンバイポーラをもつＢｉＣＭＯＳなども数多
く報告されているが、いずれも工程が複雑で量産性に乏
しいか、あるいは工程数が多く結果としてコスト高とな
ってしまうなどの問題があった。
外の構造、例えばセルフアライン技術を駆使したダブル
ポリシリコンバイポーラをもつＢｉＣＭＯＳなども数多
く報告されているが、いずれも工程が複雑で量産性に乏
しいか、あるいは工程数が多く結果としてコスト高とな
ってしまうなどの問題があった。
【０００５】以下に、すでに一般化している従来のＬＤ
ＤＣＭＯＳとＤｏｐｏｓ型エミッタをもつＢｉＣＭＯＳ
の製造工程について図４ないし図６（Ａ）〜（Ｏ）を用
いて順に説明する。
ＤＣＭＯＳとＤｏｐｏｓ型エミッタをもつＢｉＣＭＯＳ
の製造工程について図４ないし図６（Ａ）〜（Ｏ）を用
いて順に説明する。
【０００６】図４（Ａ）Ｐ型（１００）基板１０１に、
Ｎ型埋込み層１０２，Ｐ型埋込み層１０３を形成し、Ｎ
- 型エピタキシャル層１０４を形成する。
Ｎ型埋込み層１０２，Ｐ型埋込み層１０３を形成し、Ｎ
- 型エピタキシャル層１０４を形成する。
【０００７】図４（Ｂ）基板表面よりＮｗｅｌｌ層１０
５とＰｗｅｌｌ層１０６を拡散し、各々埋込み層１０２
・１０３と連続させる。
５とＰｗｅｌｌ層１０６を拡散し、各々埋込み層１０２
・１０３と連続させる。
【０００８】こうしてＰＭＯＳ用のＮｗｅｌｌ領域１０
７，ＮＭＯＳ用のＰｗｅｌｌ領域１０８，バイポーラの
素子形成領域１０９と分離領域１１０を得る。
７，ＮＭＯＳ用のＰｗｅｌｌ領域１０８，バイポーラの
素子形成領域１０９と分離領域１１０を得る。
【０００９】図４（Ｃ）ついで薄い酸化膜１１１を基板
表面に３００Åの厚さ（以下一々厚さと記さない）成長
させ、全面にＬＰＣＶＤ（減圧化学的気相成長）法でＳ
ｉ3Ｎ4 膜１１２を１５００Å成長させたのち、選択的
にＳｉ3 Ｎ4 膜１１２を残す。
表面に３００Åの厚さ（以下一々厚さと記さない）成長
させ、全面にＬＰＣＶＤ（減圧化学的気相成長）法でＳ
ｉ3Ｎ4 膜１１２を１５００Å成長させたのち、選択的
にＳｉ3 Ｎ4 膜１１２を残す。
【００１０】図４（Ｄ）フィールド酸化を１０００℃、
１５０分のウェットＯ2 雰囲気で成長させ、Ｓｉ3 Ｎ4
膜１１２でおおわれていない領域に７０００Åの厚い酸
化膜１１３を成長させる。
１５０分のウェットＯ2 雰囲気で成長させ、Ｓｉ3 Ｎ4
膜１１２でおおわれていない領域に７０００Åの厚い酸
化膜１１３を成長させる。
【００１１】図４（Ｅ）ついでＳｉ3 Ｎ4 膜１１２をリ
ン酸ボイルでエッチング除去したのち、基板全面をうす
いＨＦ系のエッチング液にひたし、前記（Ｃ）項で成長
させた酸化膜１１１を３００Åエッチングすることによ
り、ＰＭＯＳ領域１１４，ＮＭＯＳ領域１１５，バイポ
ーラのコレクタ領域１１６，ベース・エミッタ領域１１
７を得る。
ン酸ボイルでエッチング除去したのち、基板全面をうす
いＨＦ系のエッチング液にひたし、前記（Ｃ）項で成長
させた酸化膜１１１を３００Åエッチングすることによ
り、ＰＭＯＳ領域１１４，ＮＭＯＳ領域１１５，バイポ
ーラのコレクタ領域１１６，ベース・エミッタ領域１１
７を得る。
【００１２】図４（Ｆ）ついで基板を酸化し２００Åの
ゲート酸化膜１１８を得る。この酸化膜１１８に不必要
なところは、レジストでおおった状態でベース・エミッ
タ領域１１７にイオン注入法でボロンをイオン注入する
ことによりベース層１１９を得る。
ゲート酸化膜１１８を得る。この酸化膜１１８に不必要
なところは、レジストでおおった状態でベース・エミッ
タ領域１１７にイオン注入法でボロンをイオン注入する
ことによりベース層１１９を得る。
【００１３】図５（Ｇ）全面にポリシリコンを成長させ
たのち、選択的にゲート電極１２０を形成する。つい
で、この電極１２０とフィールド酸化膜１１３をマスク
に、不必要なところはレジストでおおった状態で、ＬＤ
ＤＰ- 層１２１，ＬＤＤＮ- 層１２２を各々イオン注入
法で形成する。
たのち、選択的にゲート電極１２０を形成する。つい
で、この電極１２０とフィールド酸化膜１１３をマスク
に、不必要なところはレジストでおおった状態で、ＬＤ
ＤＰ- 層１２１，ＬＤＤＮ- 層１２２を各々イオン注入
法で形成する。
【００１４】図５（Ｈ）全面にＰＳＧ（リン・シリケー
トガラス）膜１２３を２６００Å成長させる。
トガラス）膜１２３を２６００Å成長させる。
【００１５】図５（Ｉ）ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉ
ｏｎ Ｅｔｃｈｉｎｇ）法により基板全面をエッチング
し、ゲート電極１２０の側壁にサイドウォール層１２４
を得る。このとき、フィールド膜１１３やゲート電極１
２０でおおわれていない各素子の形成領域は基板表面が
露出する。
ｏｎ Ｅｔｃｈｉｎｇ）法により基板全面をエッチング
し、ゲート電極１２０の側壁にサイドウォール層１２４
を得る。このとき、フィールド膜１１３やゲート電極１
２０でおおわれていない各素子の形成領域は基板表面が
露出する。
【００１６】図５（Ｊ）マスクとなる酸化膜１２５を全
面に２００Å成長させる。
面に２００Å成長させる。
【００１７】図５（Ｋ）ＰＭＯＳのソースドレイン１２
６とバイポーラのベース取出し領域１２９にボロンイン
プランテーション（以下インプラと略す）を行ない、Ｎ
ＭＯＳのソースドレイン１２７とバイポーラのコレクタ
領域１２８にＡｓインプラしたのち、熱処理を行ない各
領域の拡散層を得る。
６とバイポーラのベース取出し領域１２９にボロンイン
プランテーション（以下インプラと略す）を行ない、Ｎ
ＭＯＳのソースドレイン１２７とバイポーラのコレクタ
領域１２８にＡｓインプラしたのち、熱処理を行ない各
領域の拡散層を得る。
【００１８】図５（Ｌ）バイポーラのエミッタ領域１３
０に窓あけを行なう。
０に窓あけを行なう。
【００１９】図６（Ｍ）全面にＡｓドープのポリシリコ
ン１３１を成長させたのち、後の熱処理による外方拡散
を防止するため１００Åの酸化膜１３５を形成する。
ン１３１を成長させたのち、後の熱処理による外方拡散
を防止するため１００Åの酸化膜１３５を形成する。
【００２０】図６（Ｎ）ついで、前記（Ｍ）項で成長し
たポリシリコン１３１と酸化膜１３５を選択的にエッチ
ングし、エミッタの電極でかつエミッタの拡散源となる
エミッタ電極１３２を形成したのち熱処理を行ない、エ
ミッタ電極１３２によりＮ+層がベース領域に拡散され
エミッタ層１３３が形成される。
たポリシリコン１３１と酸化膜１３５を選択的にエッチ
ングし、エミッタの電極でかつエミッタの拡散源となる
エミッタ電極１３２を形成したのち熱処理を行ない、エ
ミッタ電極１３２によりＮ+層がベース領域に拡散され
エミッタ層１３３が形成される。
【００２１】しかし、ポリシリコンを選択的にエッチン
グを行なったとき図７に示すように、ＭＯＳ領域のサイ
ドウォール部分にポリシリコンの残りが発生する問題点
がある。この問題点については次項で説明する。
グを行なったとき図７に示すように、ＭＯＳ領域のサイ
ドウォール部分にポリシリコンの残りが発生する問題点
がある。この問題点については次項で説明する。
【００２２】図６（Ｏ）全面にＢＰＳＧ（ボロン・リン
・シリケートガラス）膜１３４を成長させたのち、ＢＰ
ＳＧの平坦化処理（フロー）を行ない、ついで電極取出
し穴を開孔し配線することによりＢｉＣＭＯＳが完成す
る。
・シリケートガラス）膜１３４を成長させたのち、ＢＰ
ＳＧの平坦化処理（フロー）を行ない、ついで電極取出
し穴を開孔し配線することによりＢｉＣＭＯＳが完成す
る。
【００２３】
【発明が解決しようとする課題】しかしながら以上述べ
たＢｉＣＭＯＳの製造方法では、既に説明した通りバイ
ポーラのエミッタ電極を形成するために、ポリシリコン
上に酸化膜を設ける際、図６（Ｈ）〜（Ｎ）で説明した
ように、バイポーラのエミッタ領域を窓あけしたのち、
全面にポリシリコンを形成し、うすい酸化膜を設けてか
らサブミクロンパターン形成のためＲＩＥエッチングを
行なっている。
たＢｉＣＭＯＳの製造方法では、既に説明した通りバイ
ポーラのエミッタ電極を形成するために、ポリシリコン
上に酸化膜を設ける際、図６（Ｈ）〜（Ｎ）で説明した
ように、バイポーラのエミッタ領域を窓あけしたのち、
全面にポリシリコンを形成し、うすい酸化膜を設けてか
らサブミクロンパターン形成のためＲＩＥエッチングを
行なっている。
【００２４】ところが、図７に示すように酸化膜とポリ
シリコンを選択的にエッチングする際、バイポーラのエ
ミッタ電極は形成できるが、ＭＯＳ領域のサイドウォー
ル側壁面にポリシリコンが残ってしまう。この理由は、
ＲＩＥエッチングでは、ポリシリコン上の酸化膜を最初
にエッチングするとき、ゲート電極の酸化膜は電極上部
とサイドウォール部の側壁面では、酸化膜厚がサイドウ
ォール側壁面の方が実効的に厚くなっていることから、
ＭＯＳ領域上のポリシリコンを除去するときゲート電極
上部はエッチングされるが、サイドウォール部の壁面に
は酸化膜が残るためポリシリコンが残る。結果として注
入エレクトロンの影響でＭＯＳ特性の変動につながるな
ど集積回路装置の歩留りを低下させるという問題点があ
り、技術的に満足できるものは得られなかった。
シリコンを選択的にエッチングする際、バイポーラのエ
ミッタ電極は形成できるが、ＭＯＳ領域のサイドウォー
ル側壁面にポリシリコンが残ってしまう。この理由は、
ＲＩＥエッチングでは、ポリシリコン上の酸化膜を最初
にエッチングするとき、ゲート電極の酸化膜は電極上部
とサイドウォール部の側壁面では、酸化膜厚がサイドウ
ォール側壁面の方が実効的に厚くなっていることから、
ＭＯＳ領域上のポリシリコンを除去するときゲート電極
上部はエッチングされるが、サイドウォール部の壁面に
は酸化膜が残るためポリシリコンが残る。結果として注
入エレクトロンの影響でＭＯＳ特性の変動につながるな
ど集積回路装置の歩留りを低下させるという問題点があ
り、技術的に満足できるものは得られなかった。
【００２５】又、図６（Ｍ）におけるポリシリコン１３
１上の薄い酸化膜１３５をなくすという方法をとると、
ポリシリコンにイオン注入したＡｓが熱処理で外方拡散
する。外方拡散すると、Ａｓはエミッタの拡散源として
用いていることからエミッタ拡散層１３３の希望の深さ
のｘｊが得られないために、バイポーラトランジスタの
ベース幅が広くなり希望の特性（バイポーラトランジス
タのＨFE）が得られなくなるという問題があった。
１上の薄い酸化膜１３５をなくすという方法をとると、
ポリシリコンにイオン注入したＡｓが熱処理で外方拡散
する。外方拡散すると、Ａｓはエミッタの拡散源として
用いていることからエミッタ拡散層１３３の希望の深さ
のｘｊが得られないために、バイポーラトランジスタの
ベース幅が広くなり希望の特性（バイポーラトランジス
タのＨFE）が得られなくなるという問題があった。
【００２６】この発明は、以上述べたバイポーラのエミ
ッタ電極を形成するためのポリシリコンを選択的にエッ
チングする際、ゲート電極のサイドウォールにポリシリ
コンが残ることなく、バイポーラのエミッタ電極を形成
できるための製造方法を提供することを目的とする。
ッタ電極を形成するためのポリシリコンを選択的にエッ
チングする際、ゲート電極のサイドウォールにポリシリ
コンが残ることなく、バイポーラのエミッタ電極を形成
できるための製造方法を提供することを目的とする。
【００２７】
【課題を解決するための手段】この発明は前記目的のた
め、ＬＤＤ構造をもつＣＭＯＳとＤｏｐｏｓ電極をエミ
ッタにもつバイポーラとを同一基板上に形成できるＢｉ
ＣＭＯＳ集積回路装置の製造方法において、特にバイポ
ーラのエミッタ電極形成に当たって、（１）バイポーラ
トランジスタのベース領域やＮＭＯＳ，ＰＭＯＳ領域の
ゲートや拡散層を形成した後、（２）全面にポリシリコ
ンと窒化膜を形成して、エミッタ形成領域のエミッタ電
極形成予定領域の前記窒化膜を除去して窓開けし、
（３）前記窓部に薄い酸化膜を形成し、（４）その後、
エミッタ領域以外の前記窒化膜とポリシリコンを除去し
てエミッタ電極を形成するようにした。
め、ＬＤＤ構造をもつＣＭＯＳとＤｏｐｏｓ電極をエミ
ッタにもつバイポーラとを同一基板上に形成できるＢｉ
ＣＭＯＳ集積回路装置の製造方法において、特にバイポ
ーラのエミッタ電極形成に当たって、（１）バイポーラ
トランジスタのベース領域やＮＭＯＳ，ＰＭＯＳ領域の
ゲートや拡散層を形成した後、（２）全面にポリシリコ
ンと窒化膜を形成して、エミッタ形成領域のエミッタ電
極形成予定領域の前記窒化膜を除去して窓開けし、
（３）前記窓部に薄い酸化膜を形成し、（４）その後、
エミッタ領域以外の前記窒化膜とポリシリコンを除去し
てエミッタ電極を形成するようにした。
【００２８】
【作用】前述したように本発明の製造方法では、ＢｉＣ
ＭＯＳ集積回路装置のバイポーラ部のエミッタ電極部形
成に当たって、ポリシリコンとその上に窒化膜とを形成
して、その窒化膜にエミッタ形成予定領域の窓を開口
し、その窓のポリシリコン膜上に酸化膜を形成し、エミ
ッタ電極部以外の前記窒化膜とポリシリコン膜を除去し
てエミッタ電極を形成するようにしたので、エミッタ電
極形成時に従来のような酸化膜とポリシリコンのエッチ
ングがなく、ＭＯＳ領域のゲート電極の側面にポリシリ
コン残りが生じず、良好な特性のバイポーラ部をもつＢ
ｉＣＭＯＳ集積回路装置が実現できる。
ＭＯＳ集積回路装置のバイポーラ部のエミッタ電極部形
成に当たって、ポリシリコンとその上に窒化膜とを形成
して、その窒化膜にエミッタ形成予定領域の窓を開口
し、その窓のポリシリコン膜上に酸化膜を形成し、エミ
ッタ電極部以外の前記窒化膜とポリシリコン膜を除去し
てエミッタ電極を形成するようにしたので、エミッタ電
極形成時に従来のような酸化膜とポリシリコンのエッチ
ングがなく、ＭＯＳ領域のゲート電極の側面にポリシリ
コン残りが生じず、良好な特性のバイポーラ部をもつＢ
ｉＣＭＯＳ集積回路装置が実現できる。
【００２９】
【実施例】図１ないし図３（Ａ）〜（Ｑ）は、この発明
の実施例を示す構造の製造工程断面図であり、以下同図
（Ａ）〜（Ｑ）の順に従って説明する。
の実施例を示す構造の製造工程断面図であり、以下同図
（Ａ）〜（Ｑ）の順に従って説明する。
【００３０】図１（Ａ）従来同様（以下（Ｌ）項ま
で）、Ｐ型（１００）基板２０１にＮ型埋込み層２０
２，Ｐ型埋込み層２０３を形成し、Ｎ- 型エピタキシャ
ル層２０４を形成する。
で）、Ｐ型（１００）基板２０１にＮ型埋込み層２０
２，Ｐ型埋込み層２０３を形成し、Ｎ- 型エピタキシャ
ル層２０４を形成する。
【００３１】図１（Ｂ）基板表面よりＮｗｅｌｌ層２０
５とＰｗｅｌｌ層２０６を拡散し各々埋込み層２０２，
２０３を連続させる。
５とＰｗｅｌｌ層２０６を拡散し各々埋込み層２０２，
２０３を連続させる。
【００３２】こうしてＰＭＯＳ用のＮｗｅｌｌ領域２０
７，ＮＭＯＳ用のＰｗｅｌｌ領域２０８，バイポーラの
素子形成領域２０９と分離領域２１０を得る。
７，ＮＭＯＳ用のＰｗｅｌｌ領域２０８，バイポーラの
素子形成領域２０９と分離領域２１０を得る。
【００３３】図１（Ｃ）ついで薄い酸化膜２１１を基板
表面に３００Å成長させ全面にＬＰＣＶＤ法でＳｉ3 Ｎ
4 膜２１２を１５００Å成長させたのち選択的にＳｉ3
Ｎ4膜２１２を残す。
表面に３００Å成長させ全面にＬＰＣＶＤ法でＳｉ3 Ｎ
4 膜２１２を１５００Å成長させたのち選択的にＳｉ3
Ｎ4膜２１２を残す。
【００３４】図１（Ｄ）フィールド酸化を１０００℃、
１５０分のｗｅｔＯ2 雰囲気で成長させＳｉ3 Ｎ4 膜２
１２でおおわれていない領域に７０００Åの厚い酸化膜
２１３を成長させる。
１５０分のｗｅｔＯ2 雰囲気で成長させＳｉ3 Ｎ4 膜２
１２でおおわれていない領域に７０００Åの厚い酸化膜
２１３を成長させる。
【００３５】図１（Ｅ）ついで、Ｓｉ3 Ｎ4 膜２１２を
リン酸ボイルでエッチング除去したのち、基板全面をう
すいＨＦ系のエッチング液にひたし、前記（Ｃ）項で成
長させた酸化膜２１１を３００Åエッチングすることに
より、ＰＭＯＳ領域２１４，ＮＭＯＳ領域２１５，バイ
ポーラのコレクタ領域２１６，ベース・エミッタ領域２
１７を得る。
リン酸ボイルでエッチング除去したのち、基板全面をう
すいＨＦ系のエッチング液にひたし、前記（Ｃ）項で成
長させた酸化膜２１１を３００Åエッチングすることに
より、ＰＭＯＳ領域２１４，ＮＭＯＳ領域２１５，バイ
ポーラのコレクタ領域２１６，ベース・エミッタ領域２
１７を得る。
【００３６】図１（Ｆ）ついで、前記（Ｅ）項の領域へ
２００Åのゲート酸化膜２２５を成長し、このゲート酸
化膜２２５の不必要なところは、もちろんレジストでお
おった状態でバイポーラのベース・エミッタ形成領域２
１７にイオン注入法でボロンを注入しついでアニールを
することによりベース層２１９を得る。
２００Åのゲート酸化膜２２５を成長し、このゲート酸
化膜２２５の不必要なところは、もちろんレジストでお
おった状態でバイポーラのベース・エミッタ形成領域２
１７にイオン注入法でボロンを注入しついでアニールを
することによりベース層２１９を得る。
【００３７】図２（Ｇ）ついで、全面にポリシリコンを
３６００Å成長させたのちシート抵抗１０〜２０Ω／口
のリン拡散させたのち、選択的にゲート電極２２０を形
成する。ついで、ゲート電極２２０とフィールド酸化膜
２１３をマスクに、不必要なところはもちろんレジスト
でおおった状態でＬＤＤＰ- 層２２１にボロン１×１０
13ｉｏｎｓ／ｃｍ2 とＬＤＤＮ- 層２２２にリン２.０
×１０13ｉｏｎｓ／ｃｍ2をイオン注入で形成する。
３６００Å成長させたのちシート抵抗１０〜２０Ω／口
のリン拡散させたのち、選択的にゲート電極２２０を形
成する。ついで、ゲート電極２２０とフィールド酸化膜
２１３をマスクに、不必要なところはもちろんレジスト
でおおった状態でＬＤＤＰ- 層２２１にボロン１×１０
13ｉｏｎｓ／ｃｍ2 とＬＤＤＮ- 層２２２にリン２.０
×１０13ｉｏｎｓ／ｃｍ2をイオン注入で形成する。
【００３８】図２（Ｈ）全面にＰＳＧ膜２２３を２６０
０Å成長させる。
０Å成長させる。
【００３９】図２（Ｉ）ＲＩＥ法により基板全面をエッ
チングし、ゲート電極２２０の側壁にサイドウォール層
２２４を得る。このときフィールド酸化膜２１３やゲー
ト電極２２０でおおわれていない各素子の形成領域は基
板表面が露出する。
チングし、ゲート電極２２０の側壁にサイドウォール層
２２４を得る。このときフィールド酸化膜２１３やゲー
ト電極２２０でおおわれていない各素子の形成領域は基
板表面が露出する。
【００４０】図２（Ｊ）マスクとなる酸化膜２２５を全
面に２００Å成長させる。
面に２００Å成長させる。
【００４１】図２（Ｋ）ＰＭＯＳのソースドレイン２２
６とバイポーラのベース取出し領域２２９にボロンイン
プラを行ない、ＮＭＯＳのソースドレイン２２７とバイ
ポーラのコレクタ領域２２８にＡｓインプラしたのち、
熱処理を行ない各領域の拡散層２２６，２２７を得る。
６とバイポーラのベース取出し領域２２９にボロンイン
プラを行ない、ＮＭＯＳのソースドレイン２２７とバイ
ポーラのコレクタ領域２２８にＡｓインプラしたのち、
熱処理を行ない各領域の拡散層２２６，２２７を得る。
【００４２】図２（Ｌ）バイポーラのエミッタ領域２３
０に窓あけを行なう。
０に窓あけを行なう。
【００４３】ここまでは、従来と同様の製造工程であ
る。
る。
【００４４】図３（Ｍ）全面に、２０００Å程度のポリ
シリコン２３１を成長させ、Ａｓを４０ｋｅＶ、１×１
０16ｉｏｎｓ／ｃｍ2 の条件でイオン注入する。
シリコン２３１を成長させ、Ａｓを４０ｋｅＶ、１×１
０16ｉｏｎｓ／ｃｍ2 の条件でイオン注入する。
【００４５】次いで、そのポリシリコン膜２３１の上
に、ＬＰＣＶＤ法で窒化膜２３４を３００Å程度成長さ
せる。
に、ＬＰＣＶＤ法で窒化膜２３４を３００Å程度成長さ
せる。
【００４６】図３（Ｎ）次いで、ホトリソグラフィ技術
にて、バイポーラのエミッタ電極形成予定領域２３５以
外にレジスト２３６を形成、つまりレジスト２３６に２
３５部の窓を開口し、それをマスクにして選択的に窒化
膜２３４をエッチングすれば、前記エミッタ電極形成予
定領域２３５を得る。前記窒化膜２３４の窓２３５を開
けるエッチングは、窒化膜２３４とその下のポリシリコ
ン膜２３１とのエッチングレートが異なるので、その差
を利用すれば窒化膜２３４のみ除去できる。この後、前
記レジスト２３６を除去する。
にて、バイポーラのエミッタ電極形成予定領域２３５以
外にレジスト２３６を形成、つまりレジスト２３６に２
３５部の窓を開口し、それをマスクにして選択的に窒化
膜２３４をエッチングすれば、前記エミッタ電極形成予
定領域２３５を得る。前記窒化膜２３４の窓２３５を開
けるエッチングは、窒化膜２３４とその下のポリシリコ
ン膜２３１とのエッチングレートが異なるので、その差
を利用すれば窒化膜２３４のみ除去できる。この後、前
記レジスト２３６を除去する。
【００４７】図３（Ｏ）次いで、前記窓２３５に３００
Å程度の薄い酸化膜２５０を選択的に形成する。この場
合、窓２３５の部分は下地はポリシリコン２３１となっ
ており、それ以外は窒化膜２３４である。従って、窒化
膜とポリシリコン膜との酸化レートの差を利用すれば前
記ポリシリコン膜上（つまり窓２３５の部分）のみ酸化
膜２５０を容易に（自己整合的に）形成できる。
Å程度の薄い酸化膜２５０を選択的に形成する。この場
合、窓２３５の部分は下地はポリシリコン２３１となっ
ており、それ以外は窒化膜２３４である。従って、窒化
膜とポリシリコン膜との酸化レートの差を利用すれば前
記ポリシリコン膜上（つまり窓２３５の部分）のみ酸化
膜２５０を容易に（自己整合的に）形成できる。
【００４８】図３（Ｐ）そして、前記（Ｍ）（Ｏ）項で
形成したポリシリコン膜２３１と窒化膜２３４とを、エ
ミッタ電極部以外プラズマエッチング（使用ガスによ
り、前記両膜２３１と２３４のエッチングレートをほぼ
同じにでき、かつ酸化膜２５０とはそのエッチングレー
トが異なるようにできるのでこのエッチング法がよい）
で連続エッチングして除去し、エミッタ電極２３２を形
成する。即ち、ポリシリコン（前記２３１）の表面に酸
化膜２５０が形成されている電極２３２となる。
形成したポリシリコン膜２３１と窒化膜２３４とを、エ
ミッタ電極部以外プラズマエッチング（使用ガスによ
り、前記両膜２３１と２３４のエッチングレートをほぼ
同じにでき、かつ酸化膜２５０とはそのエッチングレー
トが異なるようにできるのでこのエッチング法がよい）
で連続エッチングして除去し、エミッタ電極２３２を形
成する。即ち、ポリシリコン（前記２３１）の表面に酸
化膜２５０が形成されている電極２３２となる。
【００４９】次いで、その電極２３２の部分にＡｓを注
入して熱処理すればエミッタ層２３３が形成される。こ
のＡｓ注入は前記（Ｎ）項での窓開けしたところで行な
っておいてもよい。
入して熱処理すればエミッタ層２３３が形成される。こ
のＡｓ注入は前記（Ｎ）項での窓開けしたところで行な
っておいてもよい。
【００５０】図３（Ｑ）その後、従来同様、全面にＢＰ
ＳＧ膜２３７を成長させる。このとき、前記エミッタ電
極２３２上の酸化膜２５０は該ＢＰＳＧ膜２３７に取り
込まれるので、この図では消えている。そして、前記Ｂ
ＰＳＧ膜２３７の平坦化処理（フロー）を行ない、配線
などを行なえばＢｉＣＭＯＳが完成する。
ＳＧ膜２３７を成長させる。このとき、前記エミッタ電
極２３２上の酸化膜２５０は該ＢＰＳＧ膜２３７に取り
込まれるので、この図では消えている。そして、前記Ｂ
ＰＳＧ膜２３７の平坦化処理（フロー）を行ない、配線
などを行なえばＢｉＣＭＯＳが完成する。
【００５１】
【発明の効果】以上説明したように本発明の製造方法で
は、ＢｉＣＭＯＳ集積回路装置のバイポーラ部のエミッ
タ電極部形成に当たって、ポリシリコンとその上に窒化
膜とを形成して、その窒化膜にエミッタ形成予定領域の
窓を開口し、その窓のポリシリコン膜上に酸化膜を形成
し、その後、エミッタ電極部以外の前記窒化膜とポリシ
リコン膜を除去してエミッタ電極を形成するようにした
ので、エミッタ電極形成時に従来のような酸化膜とポリ
シリコンのエッチングがなく、ＭＯＳ領域のゲート電極
の側面にポリシリコン残りが生じず、良好な特性のバイ
ポーラ部をもつＢｉＣＭＯＳ集積回路装置が実現でき
る。
は、ＢｉＣＭＯＳ集積回路装置のバイポーラ部のエミッ
タ電極部形成に当たって、ポリシリコンとその上に窒化
膜とを形成して、その窒化膜にエミッタ形成予定領域の
窓を開口し、その窓のポリシリコン膜上に酸化膜を形成
し、その後、エミッタ電極部以外の前記窒化膜とポリシ
リコン膜を除去してエミッタ電極を形成するようにした
ので、エミッタ電極形成時に従来のような酸化膜とポリ
シリコンのエッチングがなく、ＭＯＳ領域のゲート電極
の側面にポリシリコン残りが生じず、良好な特性のバイ
ポーラ部をもつＢｉＣＭＯＳ集積回路装置が実現でき
る。
【００５２】また、製造上エミッタ電極部形成における
マスクは、そのエミッタ電極領域の窓開け（図３
（Ｎ））のときだけであり、その後は、いわゆる自己整
合（セルフアライン）的に作り込むので、製造も容易で
かつ工程も短縮でき、歩留まりも向上する。
マスクは、そのエミッタ電極領域の窓開け（図３
（Ｎ））のときだけであり、その後は、いわゆる自己整
合（セルフアライン）的に作り込むので、製造も容易で
かつ工程も短縮でき、歩留まりも向上する。
【図１】本発明の実施例（その１）。
【図２】本発明の実施例（その２）。
【図３】本発明の実施例（その３）。
【図４】従来例（その１）。
【図５】従来例（その２）。
【図６】従来例（その３）。
【図７】従来例の欠点説明図。
２０１ 基板 ２３１ ポリシリコン ２３２ エミッタ電極 ２３３ エミッタ層 ２３４ 窒化膜 ２３５ エミッタ電極領域 ２３６ レジスト ２５０ 酸化膜
Claims (1)
- 【請求項１】 ＢｉＣＭＯＳ集積回路装置におけるバイ
ポーラトランジスタのエミッタ電極の製造方法として、 （ａ）少なくとも、半導体基板上にバイポーラトランジ
スタのゲート酸化膜を形成した後、同バイポーラトラン
ジスタのベース領域を形成する工程、 （ｂ）バイポーラトランジスタ部以外のＮＭＯＳ、ＰＭ
ＯＳ領域に、ポリシリコンによるゲート領域やイオン注
入によるＬＤＤ拡散層などを形成する工程、 （ｃ）前記までの構造の基板上全面に、ポリシリコン膜
を形成し、その上に窒化膜を形成する工程、 （ｄ）前記窒化膜に、前記バイポーラトランジスタのエ
ミッタ形成領域に対応した窓を開口する工程、 （ｅ）前記開口したエミッタ形成領域窓部に酸化膜を形
成する工程、 （ｆ）前記エミッタ形成領域以外の前記ポリシリコン膜
と窒化膜を除去して、前記エミッタ電極を形成する工
程、 以上の工程を含むことを特徴とするＢｉＣＭＯＳ集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8089492A JPH05283623A (ja) | 1992-04-02 | 1992-04-02 | ＢｉＣＭＯＳ集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8089492A JPH05283623A (ja) | 1992-04-02 | 1992-04-02 | ＢｉＣＭＯＳ集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283623A true JPH05283623A (ja) | 1993-10-29 |
Family
ID=13731075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8089492A Pending JPH05283623A (ja) | 1992-04-02 | 1992-04-02 | ＢｉＣＭＯＳ集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283623A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6232638B1 (en) | 1997-11-28 | 2001-05-15 | Nec Corporation | Semiconductor device and manufacturing method for same |
-
1992
- 1992-04-02 JP JP8089492A patent/JPH05283623A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6232638B1 (en) | 1997-11-28 | 2001-05-15 | Nec Corporation | Semiconductor device and manufacturing method for same |
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