KR100890613B1 - 마스크롬 소자 및 그 제조 방법 - Google Patents

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Abstract

기판의 온 셀 영역 및 오프 셀 영역에 제1 게이트 전극 및 제2 게이트 전극이 구비된 마스크롬 셀이 제공된다. 상기 제1 게이트 전극에 인접하도록 상기 온 셀 영역의 기판에 제1 불순물 영역이 구비된다. 상기 제2 게이트 전극의 측벽으로부터 떨어지도록 상기 오프 셀 영역의 기판에 상기 제1 불순물과 동일한 도전형의 제2 불순물 영역이 구비된다. 상기 제2 불순물 영역으로부터 연장하여 상기 제2 게이트 전극의 측벽과 중첩하며 상기 제2 불순물 영역과 반대 도전형을 나타내고 상기 제2 불순물 영역보다 상대적으로 깊게 형성되는 제4 불순물 영역이 상기 오프 셀 영역의 기판에 구비된다.
Figure R1020070008464
마스크롬, 온셀, 오프셀

Description

마스크롬 소자 및 그 제조 방법{Mask ROM devices and method for manufacturing the same}
도 1은 본 발명의 실시예 1에 따른 마스크롬 소자의 셀들을 나타내는 단면도이다.
도 2 내지 5는 도 1에 도시된 마스크롬 소자의 셀들의 형성 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 실시예 2에 따른 마스크롬 소자를 나타내는 단면도이다.
도 7 내지 13은 도 6에 도시된 마스크롬 소자의 제조 방법을 설명하기 위한 단면도들이다.
본 발명은 롬(ROM) 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 마스크롬 셀, 노아형 마스크롬 소자 및 그 제조 방법에 관한 것이다.
상기 롬 소자는 전원의 공급이 중단되더라도 저장된 데이터가 변하지 않는 불휘발성 메모리(nonvolatile memory) 장치로 데이터를 저장하는 방법에 따라 마스크 ROM, PROM(Programmable ROM), EPROM(Electrically Programmable ROM) 또는 EEPROM(Erasable and Electrically Programmable ROM) 등으로 구별된다.
상기 롬 소자들 중에서 마스크 롬은 제조 공정 중에 사용자가 원하는 데이터를 갖는 마스크를 사용하여 코딩하여 데이터를 저장하는 것으로, 데이터를 저장한 이 후에는 데이터의 소거 및 재기입이 불가능하고 단지 저장된 데이터를 읽는 동작만이 가능하다.
상기 마스크롬은 그 제조 공정 중에 마스크롬의 각 셀에 데이터를 기입하기 위한 코딩(coding)이 수행된다. 통상적인 마스크롬 소자의 코딩 방법으로, 먼저 모스 트랜지스터로 이루어진 각 셀들을 형성한 후에, "0" 데이터를 갖는 일부의 트랜지스터에만 선택적으로 불순물 이온들을 주입하는 방식을 사용한다.
구체적으로, 모스 트랜지스터들이 형성되어 있는 기판 상에 "0" 데이터를 갖도록 하기 위한 모스 트랜지스터만을 선택적으로 노출하는 포토레지스트 패턴을 형성한다. 이 후, 상기 노출된 모스 트랜지스터의 채널 영역에 소오스/드레인과 반대의 도전형을 갖는 불순물을 도핑시킨다.
이 경우, 상기 불순물이 도핑된 모스 트랜지스터는 불순물이 도핑되지 않은 모스 트랜지스터에 비해 높은 문턱 전압을 갖게된다. 상기와 같은 트랜지스터의 문턱 전압 차이에 따라, 특정한 게이트 전압에서 각 트랜지스터들의 온/오프 특성이 달라지게 되며 이를 이용하여 각 셀에서 데이터를 구분할 수 있게 된다. 즉, 불순물이 채널에 도핑된 트랜지스터는 항상 데이터 '0'을 출력하는 오프 트랜지스터가 되고, 불순물이 채널에 도핑되지 않은 트랜지스터는 항상 데이터 '1'을 력하는 온 트랜지스터가 된다.
상기 설명한 코딩 공정을 사용하는 마스크롬 제조 방법은 일본 공개 특허 2001-351992호에도 개시되어 있다.
상기 설명한 방법에 의해 데이터를 코딩하는 경우 몇 가지 문제가 발생하게 된다.
우선, 상기 오프 트랜지스터가 충분히 높은 문턱 전압을 갖기 위해서는 채널 영역에 고농도의 불순물이 도핑되어야 한다. 그러나, 상기 불순물 도핑을 위한 이온 주입 공정을 수행하면, 채널 영역 뿐 아니라 소오스/드레인 영역의 아래 부위에도 상기 소오스/드레인과 반대의 도전형을 갖는 불순물이 고농도로 도핑된다. 이로 인해, 상기 드레인 및 벌크 기판 사이에 정션 항복 전압(Breakdown voltage)이 낮아지게 된다.
또한, 트랜지스터의 게이트 전극 아래의 채널 영역으로 고농도의 불순물을 주입하기 위하여 고에너지를 사용하는 이온 주입 공정을 수행하여야 한다. 그런데, 상기 이온 주입 공정을 수행할 때 온 트랜지스터가 형성되는 영역에는 상기 불순물이 전혀 주입되지 않아야 하므로, 상기 온 트랜지스터가 형성되는 영역에는 매우 두꺼운 이온 주입 마스크가 형성되어야 한다. 상기 이온 주입 마스크로는 통상적으로 포토레지스트 패턴을 사용한다. 그런데, 포토레지스트막이 두껍게 형성되는 경우 미세한 패턴으로 패터닝하는 것이 용이하지 않다. 때문에, 상기 마스크롬 소자를 고집적화시키기가 매우 어렵다.
더구나, 상기 이온 주입 공정을 수행하기 위해서 고에너지의 이온 주입 장비가 요구된다. 때문에, 상기 마스크롬 소자를 제조하는데 소요되는 비용이 증가된 다.
따라서, 본 발명의 실시예들은 오프 셀 트랜지스터의 문턱전압을 높여 센싱 마진을 확보하고, 셀 트랜지스터에 낮은 누설전류 및 높은 접합 항복 전압을 갖는 마스크롬 셀을 제공한다.
본 발명의 실시예들에 따른 마스크롬 셀은 기판의 온 셀 영역 및 오프 셀 영역에 각각 구비된 제1 게이트 전극 및 제2 게이트 전극을 포함한다. 상기 제1 게이트 전극에 인접하도록 상기 온 셀 영역의 기판에 제1 불순물 영역이 구비된다. 상기 제2 게이트 전극의 측벽으로부터 떨어지도록 상기 오프 셀 영역의 기판에 상기 제1 불순물과 동일한 도전형의 제2 불순물 영역이 구비된다. 상기 제2 불순물 영역으로부터 연장하여 상기 제2 게이트 전극의 측벽과 중첩하며 상기 제2 불순물 영역과 반대 도전형을 나타내고 상기 제2 불순물 영역보다 상대적으로 깊게 형성되는 제4 불순물 영역이 상기 오프 셀 영역의 기판에 구비된다.
본 발명의 실시예들에 따른 마스크롬셀 형성 방법은 기판의 온 셀 영역 및 오프 셀 영역에 각각 제1 게이트 전극 및 제2 게이트 전극을 형성하는 것을 포함한다. 상기 제1 게이트 전극에 인접하도록 상기 온 셀 영역의 기판에 제1 불순물 영역이 형성된다. 상기 제2 게이트 전극의 측벽으로부터 떨어지도록 상기 오프 셀 영역의 기판에 상기 제1 불순물과 동일한 도전형의 제2 불순물 영역이 형성된다. 상기 제2 불순물 영역으로부터 연장하여 상기 제2 게이트 전극의 측벽과 중첩하며 상 기 제2 불순물 영역과 반대 도전형을 나타내고 상기 제2 불순물 영역보다 상대적으로 깊게 형성되는 제4 불순물 영역이 상기 오프 셀 영역에 형성된다.
본 발명의 실시예들에 따른 노아형 마스크롬 소자의 제조 방법은 기판의 셀 영역의 온 셀 영역 및 오프 셀 영역에 각각 제1 게이트 전극 및 제2 게이트 전극을 형성하고, 상기 기판의 로직 영역의 제1 트랜지스터 영역 및 제2 트랜지스터 영역에 각각 제3 게이트 전극 및 제4 게이트 전극을 형성하는 것을 포함한다. 상기 제1게이트 전극 및 상기 제2게이트 전극 양측에 위치한 기판 표면 아래로 제2도전형의 불순물을 주입하여 상기 제1 게이트 전극에 인접한 제3불순물 영역과 상기 제2 게이트 전극에 인접한 제4 불순물 영역이 형성된다. 상기 제1 게이트 전극 양측에 위치한 온 셀 영역의 기판에 그리고 상기 제3 게이트 전극 양측에 위치한 로직 회로 영역의 제1 트랜지스터 영역의 기판에 제1 도전형의 불순물을 이온 주입하여 상기 제1 게이트 전극 및 제3 게이트 전극에 인접한 제1 도핑 영역들이 형성된다. 상기 제1 내지 제4 게이트 전극의 측벽에 각각 제1 내지 제4 스페이서들이 형성된다. 상기 제1 내지 제3 스페이서들 사이의 기판에 상기 제1 도전형의 불순물을 이온 주입하여, 대응하는 제1 도핑 영역에서 연장하고 대응하는 게이트 전극으로부터 떨어진 제2 도핑 영역들이 형성되어 상기 온 셀 영역에는 제1 불순물 영역이 상기 로직 영역의 제1 트랜지스터 영역에는 제5 불순물 영역이 형성되고, 상기 오프 셀 영역에는 상기 제2 게이트 전극으로부터 떨어진제2 불순물 영역이 형성된다. 상기 로직 회로 영역의 제2 트랜지스터 영역의 기판에 제2 도전형의 불순물을 이온 주입하여 제6 불순물 영역이 형성된다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명하고자 한다. 본 명세서에서 '기판' 또는 '반도체 기판'은 실리콘 표면을 가지는 임의의 반도체 근거 구조(semiconductor based structure)를 포함한다. 이와 같은 반도체 근거 구조는 실리콘, 절연체 상의 실리콘(SOI), 도핑 또는 도핑 되지 않은 실리콘, 반도체 구조에 의해 지지가 되는 실리콘 에피탁시얼층, 또는 다른 반도체 구조물들을 가리킨다. 또한, 반도체 구조는 실리콘-게르마늄(SiGe), 게르마늄, 또는 갈륨-아세나이드(GaAs)일 수 있다. 또한, '기판' 또는 '반도체 기판'은 절연막 그리고/또는 도전막이 형성되어 있는 기판을 가리킬 수 있다. 도면들에 도시된 요소(element)의 형상이 제조 공정상의 변이 등에 의해서 다소 변경될 수 있을 것이다. 따라서, 본 명세서에서 개시된 실시예들은 특별한 언급이 없는 한 도면에 도시된 형상으로 한정되어서는 안 되며, 어느 정도의 변형을 포함하는 것으로 이해되어야 한다. 또, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 불순물 영역, 게이트, 도핑 영역 등을 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 요소를 다른 요소와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안 된다. 또, 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 예컨대, 이하의 실시예에서는 N형 온 셀 트랜지스터 및 N형 오프 셀 트랜지스터가 예로서 설명되었지만, 예시되는 실시예는 본 발명의 사상의 범위 내에서 P형 온 셀 트랜지스터 및 P형 오프 셀 트랜지스터에도 적용될 수 있다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 마스크롬 소자의 셀들을 나타내는 단면도 이다.
도 1을 참조하면, 온 셀 영역 및 오프 셀 영역이 구분되는 기판(100)이 마련된다. 상기 기판(100)은 저농도의 P형 불순물이 도핑되어 있는 단결정 실리콘을 포함할 수 있다.
상기 마스크롬 소자의 셀들은 읽기 동작 시에 항상 턴 온되는 온 셀 트랜지스터와 읽기 동작 시에 항상 턴 오프되는 오프 셀 트랜지스터를 포함한다. 그러므로, 상기 온 셀 영역의 기판에는 온 셀 트랜지스터가 형성되어 있고, 상기 오프 셀 영역의 기판에는 오프 셀 트랜지스터가 형성되어 있다. 본 실시예에서, 상기 온 셀 트랜지스터는 N형 트랜지스터로 이루어진다.
우선, 상기 온 셀 영역에 형성되어 있는 온 셀 트랜지스터(140a)에 대해 설명한다.
상기 온 셀 영역의 기판(100) 상에 게이트 산화막(102)이 구비된다. 상기 게이트 산화막(102)은 상기 기판(100)을 열처리함으로서 생성된 실리콘 산화물로 이루어질 수 있다.
상기 온 셀 영역의 게이트 산화막(102) 상에는 제1 게이트 전극(104a)이 구비된다. 상기 제1 게이트 전극(104a)은 도전 물질로 이루어질 수 있다. 구체적으로, 상기 제1 게이트 전극(104a)은 도핑된 폴리실리콘과 같은 반도체 물질, 금속 물질 같은 도체, 금속실리사이드, 도전성 금속 질화물, 도전성 금속 산화물, 이상에서 언급한 물질들의 조합 등으로 이루어질 수 있다.
상기 온 셀 영역 내에서 상기 제1 게이트 전극(104a) 측벽과 인접하는 기 판(100)에 N형 불순물이 도핑된 형상을 갖는 제1 불순물 영역(120)이 구비된다. 상기 제1 불순물 영역(120)은 그 일부가 적어도 상기 제1 게이트 전극(104a)의 측벽과 중첩하는 위치까지 연장될 수 있다.
예를 들어, 상기 제1 불순물 영역(120)은 상기 제1 게이트 전극(104a)의 측벽과 인접하는 부위에 제1 농도를 갖는 제1 도핑 영역(120a)과, 상기 제1 도핑 영역(120a)과 접하면서 상기 제1 스페이서(110a) 측방의 기판(100)에 위치하고 상기 제1 농도보다 높은 제2 농도를 갖는 제2 도핑 영역(120b)을 포함할 수 있다. 상기 제2 도핑 영역(120b)은 상기 제1 도핑 영역(120a)보다 도핑 깊이가 더 깊다.
상기 제1 게이트 전극(104a)의 측벽에는 절연 물질로 이루어지는 제1 스페이서(110a)가 구비될 수 있다. 상기 제1 스페이서(110a)는 실리콘 질화물을 포함할 수 있다. 상기 제1 스페이서(110a)는 예를 들어 상기 제1 불순물 영역(120)의 제1 도핑 영역(120a)을 덮을 수 있다. 즉, 상기 제1 스페이서(110a) 아래의 기판에는 상기 제1 스페이서(110a) 외측의 기판에 형성된 불순물 영역(120b)과 동일한 도전형이며 상대적으로 더 낮은 불순물 영역(120a)이 위치한다. 또, 상기 제1 스페이서(110a)는 상기 제1 도핑 영역(120a)에 인접한 제2 도핑 영역(120b)의 일부분을 덮을 수 있다.
상기 제1불순물 영역(120)보다 도핑 깊이가 깊은 제3불순물 영역(130a)이 구비될 수 있다. 상기 제3불순물 영역(130a)의 불순물은 상기 제1불순물 영역(120)의 불순물과는 서로 반대의 도전형을 나타낸다. 예를 들어 상기 제3불순물 영역(130a)은 P형 불순물을 포함한다. 상기 제3불순물 영역(130a)은 예를 들어 상기 제1 게이트 전극(104a)의 일부분과 겹치도록 기판(100)에 형성될 수 있다. 상기와 같은 온 셀 트랜지스터(140a)의 제1 게이트 전극(104a)에 문턱 전압 이상의 전압이 인가되면, 상기 제1 게이트 전극(104a) 아래의 기판에는 채널이 형성되어 턴 온 상태가 유지된다.
이하에서는, 상기 오프 셀 영역에 형성되어 있는 오프 셀 트랜지스터(140b)에 대해 설명한다.
상기 오프 셀 영역의 기판(100)의 표면 상에 게이트 산화막(102)이 구비된다.
상기 오프 셀 영역의 게이트 산화막(102) 상에는 제2 게이트 전극(104b)이 구비된다. 상기 제2 게이트 전극(104b)은 상기 제1 게이트 전극(104a)과 동일한 도전 물질로 이루어 질 수 있다.
상기 오프 셀 영역 내에서 상기 제2 게이트 전극(104b) 외측의 기판에 N형 불순물이 도핑된 형상을 갖는 제2 불순물 영역(122)이 구비된다. 상기 제2 불순물 영역(122)은 상기 제2 게이트 전극(104b)의 측면으로부터 떨어져 위치할 수 있다. 상기 제2 불순물 영역(122)은 상기 온 셀 트랜지스터(140a)의 제1 불순물 영역(120)의 제2 도핑 영역(120b)과 동일한 불순물 농도를 또는/그리고 동일한 도핑 깊이를 가질 수 있다.
상기 오프 셀 영역 내에서 상기 제2불순물 영역(122)보다 도핑 깊이가 깊은 제4불순물 영역(130b)이 구비될 수 있다. 상기 제4 불순물 영역(130b)은 예를 들어 상기 제2 불순물 영역(122)에서 연장하여 상기 제2 게이트 전극(140b)의 측벽으로 확장한다. 더 나아가서, 상기 제4 불순물 영역(130b)은 상기 제2 게이트 전극(140b)과 일부분 중첩하도록 상기 제2 불순물 영역(122)으로부터 연장할 수 있다. 상기 제4 불순물 영역(130b)은 상기 제2 불순물 영역(122)의 불순물과는 반대 도전형의 불순물을 포함한다. 상기 제4 불순물 영역(130b)은 예를 들어 상기 온 셀 영역의 상기 제3 불순물 영역(130a)과 동일한 도전형으로서 실질적으로 동일한 농도 또는/그리고 동일한 도핑 깊이를 나타낼 수 있다.
상기 제2 게이트 전극(104b)의 측벽에는 절연 물질로 이루어지는 제2 스페이서(110b)가 구비된다. 상기 제2 스페이서(110b)는 상기 제1 스페이서(110a)와 동일한 물질로 이루어 질 수 있다.
온 셀 트랜지스터(140a)의 경우 제2 도핑 영역(120b)과 동일한 도전형이면서 더 낮은 농도를 갖는 제1 도핑 영역(120a)이 제2 도핑 영역(120b)으로부터 연장하여 제1 게이트 전극(104a)쪽으로 확장하지만, 오프 셀 트랜지스터(140b)의 경우 제2 불순물 영역(122)과 반대 도전형을 나타내는 제4 불순물 영역(133b)이 제2 불순물 영역(122)으로부터 연장하여 제2 게이트 전극(104b)쪽으로 확장한다.
상술한 실시예에 따른 오프 셀 트랜지스터(140b)의 경우, 제4 불순물 영역(130b)으로 인해서 제2 불순물 영역(122)이 제2 게이트 전극(104b) 쪽으로 특히 제2 게이트 전극(104b) 아래의 기판으로 확장하는 것이 방지된다. 또, 오프 셀 트랜지스터(140b)는 제4 불순물 영역(130b)에 의한 할로(halo)이온 주입의 효과로 인하여 채널의 문턱전압이 더욱 상승하는 효과가 발생한다. 따라서, 상기 오프 셀 트랜지스터(140b)의 문턱전압이 높아지게 되고, 접합의 누설전류나 채널영역의 누설 전류 특성이 향상된다.
상기와 같은 오프 셀 트랜지스터(140b)의 제2 게이트 전극(104b)에 전압이 인가되더라도 상기 제2 게이트 전극(104b) 아래의 기판에는 채널이 형성되지 않는다. 때문에, 상기 오프 셀 트랜지스터는 게이트 전압과 상관없이 항상 턴 오프 상태가 유지된다.
도 1에 도시된 것과 같이, 상기 온 셀 영역 및 오프 셀 영역은 서로 인접하게 위치될 수 있다. 이 경우, 상기 제1 불순물 영역(120) 및 제2 불순물 영역(122)들 중 일부는 서로 연결된 형상을 가질 수 있다. 이와 마찬가지로 온 셀 영역의 제3불순물 영역(130a) 및 오프 셀 영역의 제4불순물 영역(130b) 중 일부는 서로 연결된 형상을 가질 수 있다.
도 2 내지 5는 일 실시예에 따라 도 1에 도시된 마스크롬 소자의 셀들의 형성 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 온 셀 영역 및 오프 셀 영역이 구분되는 기판(100) 상에 게이트 산화막(102)을 형성한다. 상기 기판(100)은 저농도의 P형 불순물의 도핑되어 있는 단결정 실리콘으로 이루어질 수 있다. 또한, 상기 게이트 산화막(102)은 상기 기판을 열산화시켜 형성할 수 있다.
상기 게이트 산화막(102) 상에 게이트 전극용 도전막(도시안됨)을 형성한다. 상기 게이트 전극용 도전막으로 사용할 수 있는 물질은 폴리실리콘, 금속, 금속 실리사이드, 도전성 금속 질화물, 도전성 금속 산화물, 이상에서 언급한 물질들의 조합 등을 들 수 있다. 본 실시예에서는 건식 식각 공정을 통해 용이하게 식각할 수 있는 폴리실리콘 물질을 사용하여 상기 도전막을 형성한다.
이 후, 사진 식각 공정을 통해 상기 게이트 전극용 도전막을 패터닝함으로서 상기 온 셀 영역에는 제1 게이트 전극(104a)을 형성하고, 상기 오프 셀 영역에는 제2 게이트 전극(104b)을 형성한다.
상기 제1 및 제2게이트 전극들이 형성된 기판에 P 형의 불순물을 이온 주입하여 온 셀 영역 및 오프 셀 영역에 각각 제3 불순물 영역(130a) 및 제4 불순물 영역(130b)을 형성한다. 여기서 오프 셀 영역에만 선택적으로 제4 불순물 영역(130b)이 형성되고 온 셀 영역에서는 제3 불순물 영역이 형성되지 않을 수 도 있다.
도 3을 참조하면, 상기 오프 셀 영역을 덮는 이온 주입 마스크 패턴(106)을 형성한다. 상기 이온 주입 마스크 패턴(106)은 사진 공정을 통해 형성되는 포토레지스트 패턴을 포함한다. 상기 이온 주입 마스크 패턴(106)에 의해 노출되어 있는 상기 온 셀 영역의 기판(100)으로 N형의 불순물을 이온 주입하여 제1 농도를 갖는 제1 도핑 영역(120a)을 형성한다. 상기 제1 도핑 영역(120a)은 상기 제1 게이트 전극(104a)의 측벽과 인접하도록 형성될 수 있다.
다음에, 도시하지는 않았지만, 상기 이온 주입 마스크 패턴(106)을 제거한다. 상기 이온 주입 마스크 패턴(106)이 포토레지스트 패턴으로 이루어지는 경우 애싱 및 스트립 공정을 통해 제거될 수 있다.
도 4를 참조하면, 상기 제1 및 제2 게이트 전극(104a, 104b)의 측벽 및 게이트 산화막(102) 상에 스페이서용 절연막(도시안됨)을 형성한다. 상기 스페이서용 절연막은 실리콘 질화물을 저압 화학 기상 증착법을 통해 증착함으로서 형성할 수 있다. 이 후, 상기 스페이서용 절연막을 이방성으로 식각함으로서, 상기 제1 및 제2 게이트 전극(104a, 104b)의 측벽에 각각 제1 및 제2 스페이서(110a, 110b)를 형성한다. 이 때, 상기 제1 및 제2 스페이서(110a, 110b)는 후속의 공정에서 기판 표면 아래로 도핑되는 불순물들이 상기 제1 및 제2 게이트 전극(104a, 104b) 방향으로 확산될 수 있는 거리보다 더 두껍게 형성될 수 있다.
도 5를 참조하면, 게이트 전극 및 스페이서를 이온주입 마스크로 N형 불순물을 이온 주입하여, 상기 온 셀 영역에는 제2 도핑 영역(120b)을 형성하고, 상기 오프 셀 영역에는 제2 불순물 영역(122)을 형성한다.
상기 온 셀 영역에서 상기 제2 도핑 영역(120b)은 상기 제1 도핑 영역(120a)과 접하면서 상기 스페이서(110a) 측방의 기판 아래에 위치하며 상기 제1 도핑 영역(120a)보다 높은 제2 농도를 나타내도록 형성된다. 또, 상기 제2 도핑 영역(120b)은 상기 제1 도핑 영역(120a)보다 도핑 깊이가 더 깊도록 형성될 수 있다. 온 셀 영역에서, 제1 도핑 영역(120a) 및 제2 도핑 영역(120b)은 제1 불순물 영역(120)을 구성한다. 따라서, 상기 제1 불순물 영역(120)은 LDD 구조를 가진다.
한편, 상기 오프 셀 영역에 형성되는 제2 불순물 영역(122)은 일 단부가 상기 제2 스페이서(110b)의 저면과 마주하도록 위치할 수 있다. 예를 들어 상기 제2 불순물 영역(122)은 상기 제2 스페이서(110b)의 일부와 중첩하도록 위치할 수 있다. 상기 이온 주입 공정을 통해 형성되는 오프 셀 영역의 제2 불순물 영역(122)은 상기 온 셀 영역의 제1 도핑 영역(120a)에 비해 높은 고농도의 불순물이 도핑된다. 또한, 상기 이온 주입 공정을 통해 형성되는 오프 셀 영역의 제2 불순물 영역(122) 은 이 전의 공정에 의해 형성된 상기 온 셀 영역의 제1 도핑 영역(120a)에 비해 도핑 깊이가 더 깊게 되도록 한다.
상기 오프 셀 영역에서는 P형 제4 불순물 영역(130b)으로 인해서 N 형 제2 불순물 영역(122)이 열처리 공정 중에 제2 게이트 전극(104b)의 측면으로 확장하는 것이 방지될 수 있다. 즉, N형 제2 불순물 영역(122)이 제2 게이트 전극(104b)과 중첩되는 것이 방지될 수 있다.
상기 제2 불순물 영역(122)에 도핑되어 있는 불순물들은 고온을 수반하는 후속 공정들을 수행하면서 다소 확산될 수 도 있다. 그러므로, 상기 불순물들이 제2 게이트 전극(104b) 쪽으로 확산되더라도 상기 제2 불순물 영역(122)이 상기 제2 게이트 전극(104b)과 오버랩되지 않도록 하기 위하여, 상기 제2 스페이서(110b)는 상기 불순물들이 상기 제2 게이트 전극(104b) 쪽으로 확산될 수 있는 거리보다 더 두껍게 형성될 수 있다.
상기 설명한 공정을 수행함으로써, 상기 온 셀 영역에는 온 셀 트랜지스터가 완성되고, 상기 오프 셀 영역에는 오프 셀 트랜지스터가 완성된다.
본 실시예에 의하면, 상기 오프 셀 트랜지스터를 형성함에 있어 종래와 다르게 채널 영역에 불순물을 주입하는 공정이 요구되지 않는다. 이로 인해, 마스크롬 소자의 동작 특성 및 신뢰성을 향상시킬 수 있다.
실시예 2
도 6은 본 발명의 실시예 2에 따른 마스크롬 소자를 나타내는 단면도이다. 도 6을 참조하면, 온 셀 영역 및 오프 셀 영역이 포함되는 셀 영역과 로직 회로 영 역이 구분되는 기판(200)이 마련된다.
상기 셀 영역 내에는 사용자가 원하는 데이터대로 온 셀 트랜지스터(on cell transistor)(250a) 및 오프 셀 트랜지스터(off cell transistor)(250b)가 배치되어 있다. 상기 온 셀 트랜지스터(250a) 및 오프 셀 트랜지스터(250b)는 도 1을 참조하여 설명을 한 마스크 롬 소자의 온 셀 트랜지스터(140a) 및 오프 셀 트랜지스터(140b)와 실질적으로 동일한 구조를 나타낸다.
상기 로직 회로 영역에는 N형 트랜지스터(250c)와 P형 트랜지스터(250d)가 구비되어 있다. 이하 설명에서 로직 회로 영역에서 N형 트랜지스터(250c)가 형성된 영역을 N형 트랜지스터 영역으로, P형 트랜지스터(250d)가 형성된 영역을 P형 트랜지스터 영역으로 칭한다.
상기 기판(200)은 저농도의 P형 불순물이 도핑되어 있는 단결정 실리콘으로 이루어질 수 있다. 상기 로직 회로 영역에서 P형 트랜지스터 영역의 기판에는 채널 영역으로 제공되기 위한 N형 웰 영역(202)이 깊게 형성되어 있다.
상기 기판(200)에는 액티브 영역을 정의하기 위한 소자 분리막 패턴(204)들이 구비된다. 구체적으로, 상기 셀 영역에는 제1 방향을 길이 방향으로 하는 소자 분리막 패턴(204)들이 구비된다. 상기 셀 영역에 형성되는 각각의 소자 분리막 패턴(204)들은 서로 나란하게 반복적으로 배치된다. 또한, 상기 로직 회로 영역에는 N형 트랜지스터들과 P형 트랜지스터를 분리하기 위한 소자 분리막 패턴(204)들이 구비된다.
상기 기판(200) 표면 상에 게이트 산화막(206)이 구비된다. 상기 게이트 산 화막(206)은 상기 기판을 열처리함으로서 생성된 실리콘 산화물로 이루어질 수 있다.
상기 온 셀 영역 및 오프 셀 영역에 위치하는 게이트 산화막(206) 상에 다수의 게이트 전극 라인(208a, 208b)들이 구비된다. 상기 게이트 전극 라인(208a, 208b)들은 다수의 소자 분리막 패턴(204)들과 서로 직교하도록 배치된다. 상기 게이트 전극 라인(208a, 208b)에서 온 셀 영역을 경유하는 부위는 온 셀 트랜지스터의 게이트 전극으로 제공되고, 오프 셀 영역을 경유하는 부위는 오프 셀 트랜지스터의 게이트 전극으로 제공된다. 이하에서는, 상기 게이트 전극 라인에서 온 셀 영역을 경유하는 부위를 제1 게이트 전극(208a)이라 하고, 오프 셀 영역을 경유하는 부위를 제2 게이트 전극(208b)이라 하면서 설명한다.
상기 로직 회로 영역에 위치하는 게이트 산화막(206) 상에는 제3 및 제4 게이트 전극(208c, 208d)이 구비된다.
상기 제1 내지 제4 게이트 전극(208a, 208b, 208c, 208d)은 도핑된 폴리실리콘과 같은 반도체 물질, 금속 물질, 금속 실리사이드, 도전성 금속 질화물, 도전성 금속 산화물, 이상에서 언급한 물질들의 조합 등으로 이루어질 수 있다. 본 실시예에서, 상기 제1 내지 제4 게이트 전극(208a, 208b, 208c, 208d)은 도핑된 폴리실리콘 물질로 이루어진다.
상기 제1, 제2, 제3 및 제4 게이트 전극(208a, 208b, 208c, 208d)의 측벽에는 절연 물질로 이루어지는 스페이서가 구비된다. 상기 스페이서는 실리콘 질화물을 포함할 수 있다. 이하에서는, 상기 제1 내지 제4 게이트 전극(208a, 208b, 208c, 208d)의 측벽에 형성되는 스페이서를 각각 제1 내지 제4 스페이서(220a, 220b, 220c, 220d)라 하면서 설명한다.
상기 온 셀 영역 내에서 상기 제1 게이트 전극(208a) 측벽과 인접하는 기판 아래에는 N형 불순물이 도핑된 형상을 갖는 제1 불순물 영역(222)이 구비된다. 상기 제1 불순물 영역(222)은 일 단부가 적어도 상기 제1 게이트 전극(208a)의 측벽과 중첩하는 위치까지 연장되어 있다.
상기 제1 불순물 영역(222)은 상기 제1 게이트 전극(208a)의 측벽과 인접하는 부위에 제1 불순물 농도를 갖는 제1 도핑 영역(222a)과, 상기 제1 도핑 영역(222a)과 접하면서 상기 제1 스페이서(220a) 측방의 기판(200) 표면 아래에 위치하고 상기 제1 불순물 농도보다 높은 제2 불순물 농도를 갖는 제2 도핑 영역(222b)을 포함한다. 상기 제2 도핑 영역(222b)은 상기 제1 도핑 영역(222a)보다 도핑 깊이가 더 깊다.
상기 온 셀 영역 내에 상기 제1 불순물 영역(222)보다 도핑 깊이가 더 깊은 제3 불순물 영역(240a)이 구비될 수 있다. 상기 제3불순물 영역(240a)의 불순물은 상기 제1불순물 영역(222)의 불순물과는 서로 반대의 도전형을 갖는 불순물이며, 상기 제3불순물 영역(240a)은 상기 제1불순물 영역(222)보다 도핑 깊이가 더 깊다.
상기와 같은 온 셀 트랜지스터의 제1 게이트 전극(208a)에 문턱 전압 이상의 전압이 인가되면, 상기 제1 게이트 전극(208a) 아래의 기판에는 채널이 형성되어 턴 온 상태가 유지된다.
상기 오프 셀 영역 내에 전극(208b)과 떨어져서 N형의 제2 불순물 영역(226) 이 구비된다. 그리고, 상기 제2불순물 영역(226)보다 도핑 깊이가 깊은 제4불순물 영역(240b)이 상기 오프 셀 영역에 구비될 수 있다. 상기 제4 불순물 영역(240b)은 예를 들어 상기 제2 불순물 영역(226)에서 연장하여 상기 제2 게이트 전극(208b)의 측면으로 확장한다. 더 나아가서, 상기 제4 불순물 영역(240b)은 상기 제2 게이트 전극(208b)과 일부분 중첩하도록 상기 제2 불순물 영역(226)으로부터 연장할 수 있다. 상기 제4 불순물 영역(240b)은 상기 제2 불순물 영역(226)의 불순물과는 반대 도전형의 불순물을 포함한다. 상기 제4 불순물 영역(240b)은 예를 들어 상기 제3 불순물 영역(240a)과 동일한 도전형으로서 실질적으로 동일한 농도와 동일한 도핑 깊이를 나타낼 수 있다.
상기와 같은 오프 셀 트랜지스터의 제2 게이트 전극(208b)에 전압이 인가되더라도 상기 제2 게이트 전극(208b) 아래의 기판에는 채널이 형성되지 않는다. 때문에, 상기 오프 셀 트랜지스터는 게이트 전압과 상관없이 항상 턴 오프 상태가 유지된다.
오프 셀 트랜지스터는 상기 제4불순물 영역(240b)으로 인하여, 할로(halo)이온 주입의 효과로 채널의 문턱전압이 더욱 상승하는 효과가 발생한다. 따라서, 접합의 누설전류나 채널영역의 누설전류 특성이 향상된다.
상기 로직 회로 영역 내에서 상기 제3 게이트 전극(208c) 측벽과 인접하는 기판 아래로 N형 불순물이 도핑된 형상을 갖는 제5 불순물 영역(224)이 구비된다. 상기 제5 불순물 영역(224)은 일부(224a)가 적어도 상기 제3 게이트 전극(208c)의 측벽과 중첩하는 위치까지 연장되어 있다. 상기 제5 불순물 영역(224)은 상기 제1 불순물 영역(222)과 동일하게 상기 제3 게이트 전극(208c)의 측벽과 인접하는 부위(224a)의 불순물 농도가 상대적으로 낮은 LDD 구조를 가질 수 있다.
상기 로직 회로 영역 내에서 상기 제4 게이트 전극(208d) 측벽과 인접하는 기판 아래로 P형 불순물이 도핑된 형상을 갖는 제6 불순물 영역(228)이 구비된다. 상기 제6 불순물 영역(228)은 일 단부(228a)가 적어도 상기 제4 게이트 전극(208d)의 측벽과 중첩하는 위치까지 연장되어 있다. 상기 제6 불순물 영역(228)은 도핑되는 불순물의 도전형이 다를 뿐 상기 제1 및 제5 불순물 영역(222, 224)과 동일한 LDD 구조를 가질 수 있다.
상기 스페이서들과 소자 분리막 패턴 사이의 기판(200)에 금속 실리사이드막 패턴(232)이 구비된다. 즉, 상기 금속 실리사이드막 패턴(232)은 상기 게이트 전극들 외측의 불순물 영역(222, 226, 240, 224, 228)의 상부면에 형성된다.
또한, 상기 제1 내지 제4 게이트 전극(208a, 208b, 208c, 208d)의 상부면에 금속 실리사이드막 패턴(234)이 구비될 수 있다. 상기 금속 실리사이드막 패턴(232)이 형성됨으로서 각 게이트 전극(208a, 208b, 208c, 208d) 및 금속 실리사이드 패턴(232)을 포함하는 전체 구조물의 저항이 감소되는 효과가 있다.
상기 금속 실리사이드막 패턴(232)으로 사용될 수 있는 물질의 예로는 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있으며 바람직하게는 단독으로 사용된다.
상기 기판(200) 상에는 제1 내지 제4 게이트 전극(208a, 208b, 208c, 208d)을 덮는 층간 절연막(234)이 구비된다. 상기 층간 절연막(234)에는 상기 불순물 영 역(222, 226, 224, 228) 중 적어도 하나의 불순물 영역 표면을 노출하는 콘택홀(236)이 구비된다. 상기 콘택홀(236) 내부에는 상기 불순물 영역들과 접촉하는 콘택(238)이 구비된다.
도시되지는 않았지만, 상기 콘택과 연결되는 배선 라인이 구비된다. 상기 배선 라인은 비트 라인 및 공통 소오스 라인 등을 포함한다.
도 7 내지 13은 도 6에 도시된 마스크롬 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 셀 영역 및 로직 회로 영역이 구분되는 기판(200)을 마련한다. 상기 셀 영역 내에는 온 셀 영역 및 오프 셀 영역이 포함된다. 상기 로직 회로 영역에는 N형 트랜지스터 영역 및 P형 트랜지스터 영역이 포함된다. 상기 기판(200)은 저농도의 P형 불순물의 도핑되어 있는 단결정 실리콘으로 이루어진다.
로직회로 영역의 일부분, 예를 들어 P형 트랜지스터 영역에 선택적으로 N형 불순물 이온을 주입하여 N형 웰 영역(202)을 형성한다. 예를 들어 상기 기판(200) 상에 로직 회로 영역의 P형 트랜지스터 영역을 노출하는 제1 포토레지스트 패턴(도시안됨)을 형성한다.
상기 제1 포토레지스트 패턴을 이온 주입 마스크로 사용하여 노출된 기판 표면 아래로 저농도의 N형 불순물을 주입한다.
상기 기판(200)에 액티브 영역을 정의하기 위한 소자 분리막 패턴(204)을 형성한다. 구체적으로, 상기 기판(200)의 일부분을 식각함으로서 소자 분리 영역을 정의하기 위한 트렌치(도시안됨)를 형성한다. 이 때, 상기 셀 영역에는 제1 방향을 길이 방향으로 하는 고립된 형상의 트렌치를 형성하고, 상기 로직 회로 영역에는 N형 트랜지스터와 P형 트랜지스터가 서로 분리되는 부위에 트렌치를 형성한다. 이 후, 상기 트렌치 내부에 절연 물질을 채움으로서 소자 분리막 패턴(204)을 완성한다.
이 때, 상기 셀 영역에 고립된 각 트렌치들은 서로 나란하게 반복 배치하도록 형성된다. 때문에, 상기 셀 영역에 형성되는 각각의 소자 분리막 패턴(204)들은 서로 나란하게 배치된다.
다음에, 액티브 영역에 해당하는 기판(200) 상에 게이트 산화막(206)을 형성한다. 상기 게이트 산화막(206)은 상기 기판(200)을 열산화시켜 형성할 수 있다.
상기 게이트 산화막(206) 상에 게이트 전극용 도전막(도시안됨)을 형성한다. 상기 도전막으로 사용할 수 있는 물질은 폴리실리콘, 금속, 금속실리사이드, 도전성 금속 질화물, 도전성 금속 산화물, 또는 이들의 조합 등을 들 수 있다. 본 실시예에서는 건식 식각 공정을 통해 용이하게 식각할 수 있는 폴리실리콘 물질을 사용하여 상기 도전막을 형성한다.
이 후, 사진 식각 공정을 통해 상기 도전막을 패터닝함으로서, 도 7에 도시된 것과 같이, 상기 셀 영역에는 게이트 전극 라인들을 형성하고, 동시에 상기 로직 회로 영역에는 고립된 패턴 형상을 갖는 게이트 전극들을 형성한다.
상기 온 셀 영역에 위치하는 게이트 전극 라인 부위를 제1 게이트 전극(208a)이라 하고, 오프 셀 영역에 위치하는 게이트 전극 라인 부위를 제2 게이트 전극(208b)이라 한다.
또한, 상기 로직 회로 영역에서 NMOS 트랜지스터의 게이트 전극으로 사용되는 도전막 패턴을 제3 게이트 전극(208c)이라 하고, PMOS 트랜지스터의 게이트 전극으로 사용되는 도전막 패턴을 제4 게이트 전극(208d)이라 한다.
도 8을 참조하면, 상기 셀 영역에서 상기 셀 트랜지스터 형성 영역을 선택적으로 노출하는 제2 포토레지스트 패턴(209)을 형성한다.
이 후, 상기 제2 포토레지스트 패턴(209)을 마스크로 사용하여 상기 제1 게이트 전극(208a) 및 상기 제2게이트전극(208b) 양측의 기판 표면 아래로 P형의 불순물을 주입한다. 상기 공정을 통해 제3 및 제4 불순물 영역(240a, 240b)이 형성된다. 온 셀 영역에는 제3 불순물 영역(240a)이 형성되고 오프 셀 영역에는 제4 불순물 영역(240b)이 형성된다. 여기서 온 셀 영역의 제3 불순물 영역(240a)은 형성되지 않을 수 있다. 예를 들어 상기 제2 포토레지스트 패턴(209)이 온 셀 영역을 덮을 경우 오프 셀 영역에 선택적으로 제4 불순물 영역(240b)이 형성될 수 있다. 상기 제2 포토레지스트 패턴(209)은 고전압 P형 웰 형성을 위한 이온 주입 그리고/또는 극고전압(ultra high voltage) P형 소스/드레인 형성을 위한 이온 주입 마스크를 이용할 수 있다. 즉, 상기 제3 및 제4 불순물 영역(240a, 240b)을 위한 별도의 마스크가 필요 없으며, 고전압 P형 웰 그리고/또는 극고전압 P형 소스/드레인을 형성하기 위해 필요한 마스크를 변형하여 사용할 수 있다.
다음에, 도시하지는 않았지만 상기 제2 포토레지스트 패턴(209)을 애싱 및 스트립 공정을 통해 제거한다.
도 9를 참조하면, 상기 로직 회로 영역에서 상기 P형 트랜지스터 영역을 선택적으로 노출하는 제3 포토레지스트 패턴(210)을 형성한다.
이 후, 상기 제3 포토레지스트 패턴(210)을 식각 마스크로 사용하여 상기 제4 게이트 전극(208d) 양측의 기판 표면 아래로 P형의 불순물을 주입한다. 상기 공정을 통해, 제6 불순물 영역의 제3 도핑 영역(228a)이 형성된다. 제3 도핑 영역(228a)은 제4 게이트 전극(208d)의 측벽과 중첩하도록 형성될 수 있다.
다음에, 도시하지는 않았지만 상기 제3 포토레지스트 패턴(210)을 애싱 및 스트립 공정을 통해 제거한다.
도 10을 참조하면, 상기 로직 회로 영역 내의 N형 트랜지스터 영역과 상기 온 셀 영역을 노출하는 제4 포토레지스트 패턴(214)을 형성한다. 즉, 상기 제4 포토레지스트 패턴(214)은 상기 로직 회로 영역 내의 P형 트랜지스터 영역과 셀 영역 내의 상기 오프 셀 영역을 덮는다.
이 후, 상기 제4 포토레지스트 패턴(214)을 마스크로 사용하여 상기 온 셀 영역의 제1 게이트 전극(208a) 양측의 기판 표면과 상기 제3 게이트 전극(208c) 양측 기판 표면 아래로 N형의 불순물을 주입한다. 상기 공정을 통해, 상기 온 셀 영역의 제1 게이트 전극(208a)의 양측 기판에는 제1 불순물 영역의 제1 도핑 영역(222a)이 형성되고, 상기 제3 게이트 전극(208c) 양측의 기판 표면에는 제5 불순물 영역의 제1 도핑 영역(224a)이 형성된다. 상기 제1 불순물 영역의 제1 도핑 영역(222a)은 제1 게이트 전극(208a)의 측벽과 중첩하도록 형성될 수 있다. 마찬가지로 상기 제5 불순물 영역의 제1 도핑 영역(224a)도 제3 게이트 전극(208c)의 측벽 과 중첩하도록 형성될 수 있다.
설명한 것과 같이, 본 실시예에서는 상기 로직 회로 영역 내의 P형 트랜지스터 영역을 마스킹하기 위한 사진 공정에서 동시에 오프 셀 영역도 함께 마스킹되도록 제4 포토레지스트 패턴(214)을 형성한다. 즉, 상기와 같이 오프 셀 영역을 마스킹함으로서 사용자가 원하는 데이터로 코딩된다. 때문에, 종래와 같이 데이터 코딩을 위한 별도의 사진 공정 및 채널 영역에 불순물을 주입하는 공정 등이 요구되지 않는다.
다음에, 도시하지는 않았지만 상기 제4 포토레지스트 패턴(214)을 애싱 및 스트립 공정을 통해 제거한다.
도 11을 참조하면, 상기 게이트 전극 라인들, 제3 및 제4 게이트 전극(208c, 208d)의 측벽에 스페이서용 절연막(도시안됨)을 형성한다. 상기 스페이서용 절연막은 실리콘 질화물을 증착하여 형성할 수 있다.
이 후, 상기 스페이서용 절연막을 이방성으로 식각함으로서, 상기 게이트 전극 라인들, 제3 및 제4 게이트 전극(208c, 208d)의 측벽에 스페이서들을 형성한다. 이하에서, 상기 제1 및 제2 게이트 전극(208a, 208b)의 측벽에 형성되는 스페이서들을 각각 제1 및 제2 스페이서(220a, 220b)라 하고, 제3 및 제4 게이트 전극(208c, 208d)의 측벽에 형성되는 스페이서들을 각각 제3 및 제4 스페이서(220c, 220d)라 한다.
다음에, 상기 로직 회로 영역에서 P형 트랜지스터 영역을 덮는 제5 포토레지스트 패턴(221)을 형성한다.
상기 제5 포토레지스트 패턴(221)을 이온 주입 마스크로 사용하여 상기 온 및 오프 셀 영역과 로직 회로 영역에서 N형 트랜지스터 영역에 고농도의 N형 불순물을 주입한다.
상기 이온 주입 공정을 수행함으로서, 상기 온 셀 영역에는 제1 불순물 영역의 제2 도핑 영역(222b)이 형성되고, 오프 셀 영역에는 제2 불순물 영역(226)이 형성된다. 그리고, 로직 회로 영역의 N형 트랜지스터 영역에는 제5 불순물 영역의 제2 도핑 영역(224b)이 형성된다. 제1 불순물 영역의 제2 도핑 영역(222b)는 제1 도핑 영역(222a)보다 농도가 낮으며 상대적으로 더 깊게 형성될 수 있다. 또, 제1 불순물 영역의 제2 도핑 영역(222b)는 제1 게이트 전극(208a)의 측벽으로부터 떨어져서 형성될 수 있다. 제1 불순물 영역의 제2 도핑 영역(222b)과 동일하게 제5 불순물 영역의 제2 도핑 영역(224b)이 형성될 수 있다.
상기 온 셀 영역의 제1 도핑 영역(222a) 및 제2 도핑 영역(222b)이 제1 불순물 영역(222)을 형성하며, 이로써 제1 불순물 영역(222)는 LDD 구조를 나타낼 수 있다. 마찬가지로 로직 회로 영역의 제1 도핑 영역(224a) 및 제2 도핑 영역(224b)이 제5 불순물 영역(224)을 형성하며, 이로써 제5 불순물 영역(224)는 LDD 구조를 나타낼 수 있다다.
한편, 상기 오프 셀 영역에 형성되는 제2 불순물 영역(226)은 일 단부가 상기 제2 스페이서(220b)의 저면과 마주하도록 위치할 수 있다. 즉, 상기 제2 불순물 영역(226)은 상기 제2 게이트 전극(208b)과 오버랩되지 않도록 위치하여야 한다.
상기 제2 불순물 영역(226)에 도핑되어 있는 불순물들이 고온을 수반하는 후 속 공정들을 수행하면서 다소 확산될 수 있다. 따라서, 상기 불순물들이 제2 게이트 전극(208b) 쪽으로 확산되더라도 상기 제2 불순물 영역(226)이 상기 제2 게이트 전극(208b)과 오버랩되지 않도록 하기 위하여, 상기 제2 스페이서(220b)는 상기 불순물들이 상기 제2 게이트 전극(208b) 쪽으로 확산될 수 있는 거리보다 더 두껍게 형성하는 것이 바람직하다.
상기 이온 주입 공정을 수행하면, 상기 온 셀 영역에는 온 셀 트랜지스터가 형성되고, 상기 오프 셀 영역에는 오프 셀 트랜지스터가 형성되고, 상기 로직 회로 영역의 일부 영역에는 N형 트랜지스터가 형성된다.
오프 셀 트랜지스터의 제2 불순물 영역(226)은 온 셀 트랜지스터의 제1 불순물 영역의 제1 도핑 영역에 대응하는 도핑 영역을 구비하지 않는다. 즉, 온 셀 트랜지스터에서는 게이트 전극에 인접한 제2 도핑 영역에 제1 도핑 영역이 연결되지만 오프 셀 트랜지스터에서는 게이트 전극에 인접한 제2 불순물 영역에 제4 불순물 영역(240b)이 연결되어 게이트 전극 쪽으로, 즉 게이트 전극의 측벽을 향해 연장한다. 이 같은 제4 불순물 영역(240b)으로 인해 오프 셀 트랜지스터의 문턱 전압을 상승시킬 수 있다.
상기 이온 주입 공정을 수행한 이 후에, 이온 주입 마스크로 사용한 상기 제5 포토레지스트 패턴(221)을 애싱 및 스트립 공정을 통해 제거한다.
도 12를 참조하면, 상기 로직 회로 영역에서 P형 트랜지스터 영역을 선택적으로 노출하는 제6 포토레지스트 패턴(230)을 형성한다. 상기 제6 포토레지스트 패턴(230)을 형성함으로서 상기 온 및 오프 셀 영역과 로직 회로 영역에서 N형 트랜 지스터 영역이 덮혀진다.
다음에, 상기 제6 포토레지스트 패턴(230)을 이온 주입 마스크로 사용하여 상기 로직 회로 영역 내에서 P형 트랜지스터 영역에 고농도의 P형 불순물을 주입하여 상기 제4 게이트 전극(208d)의 측벽으로부터 떨어진 제6 불순물 영역의 제4 도핑 영역(228b)을 형성한다. 제4 도핑 영역(228b)은 제3 도핑 영역(228a)보다 상대적으로 농도가 높으며 더 깊게 형성된다. 제4 도핑 영역(228b) 및 제3 도핑 영역(228a)이 제6 불순물 영역(228)을 형성하며, 따라서 제6 불순물 영역(228)은 LDD 구조를 나타낼 수 있다.
상기 공정을 수행함으로서, 상기 로직 회로 영역의 일부분에 P형 트랜지스터가 완성된다.
상기 이온 주입 공정을 수행한 이 후에, 이온 주입 마스크로 사용한 상기 제6 포토레지스트 패턴(230)을 애싱 및 스트립 공정을 통해 제거한다.
도 13을 참조하면, 상기 스페이서들(220a, 220b, 220c, 220d) 측방으로 노출된 기판 표면(100)에 잔류하는 게이트 산화막(206)을 세정 공정을 통해 제거한다. 상기 공정을 수행하면, 상기 게이트 전극들(208a, 208b, 208c, 208d) 및 스페이서들(220a, 220b, 220c, 220d) 아래에만 게이트 산화막(206)이 남게된다.
이 후, 노출된 기판(200), 스페이서들(220a, 220b, 220c, 220d) 및 제1 내지 제4 게이트 전극(208a, 208b, 208c, 208d)의 표면 상에 금속막(도시안됨)을 증착한다. 상기 금속막으로 사용할 수 있는 금속 물질의 예로는 텅스텐, 코발트, 티타늄 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.
선택 공정으로, 상기 금속막 상에 캡핑막(도시안됨)을 더 형성할 수 있다. 상기 캡핑막으로 사용할 수 있는 물질의 예로는 티타늄, 티타늄 질화물 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다. 상기 캡핑막은 후속의 열처리 공정에서 상기 기판과 제1 내지 제4 게이트 전극(208a, 208b, 208c, 208d)의 표면에 형성되는 계면 산화막을 환원시키고 실리시데이션 반응이 더욱 안정적으로 일어나도록 하는 역할을 한다.
다음에, 상기 기판(200)을 열처리하여 상기 기판(200)과 제1 내지 제4 게이트 전극(208a, 208b, 208c, 208d)의 표면과 상기 금속막을 반응시킴으로서 금속 실리사이드막 패턴(232)을 형성한다. 이 때, 상기 스페이서 상에 형성되어 있는 금속막은 반응이 일어나지 않고 잔류하게 된다.
상기 금속 실리사이드막 패턴(232)을 형성하면, 상기 기판(200)과 제1 내지 제4 게이트 전극(208a, 208b, 208c, 208d)의 표면이 반응하면서 다소 소모된다. 그러므로, 상기 금속 실리사이드막 패턴(232)은 상기 불순물 영역(222, 226, 224, 228)이 과도하게 소모되지 않도록 얇게 형성되는 것이 바람직하다.
상기 금속 실리사이드막 패턴(232)을 형성하기 위한 열처리 공정은 퍼니스 방식 또는 RTP 방식으로 수행할 수 있다. 상기 열처리 공정은 1회만 수행할 수도 있고, 서로 온도를 다르게 하여 2회 이상 수행할 수도 있다.
이 후, 상기 제1 내지 제4 스페이서(220a, 220b, 220c, 220d) 상에 잔류하는 미반응 금속막 및 캡핑막을 제거한다. 상기 미반응 금속막 및 캡핑막은 습식 식각 공정에 의해 제거할 수 있다.
상기 기판(200) 상에 상기 제1 내지 제4 게이트 전극(208a, 208b, 208c, 208d)을 덮는 층간 절연막(234)을 형성한다. 상기 층간 절연막(234)은 실리콘 산화물을 증착하여 형성할 수 있다.
다음에, 상기 층간 절연막(234)의 일부분을 식각하여 상기 제1 내지 제4 불순물 영역 중 적어도 하나의 불순물 영역 표면을 노출하는 콘택홀(236)을 형성한다.
이 후, 상기 콘택홀(236) 내부를 채우도록 도전 물질을 형성하고 평탄화함으로서 상기 불순물 영역들과 접촉하는 콘택(238)을 형성한다.
도시되지는 않았지만, 상기 콘택(238)과 연결되는 배선 라인을 형성한다. 상기 배선 라인은 비트 라인 및 공통 소오스 라인 등을 포함한다.
본 실시예에 의하면, 노아형 마스크롬 소자의 데이터 코딩 시에 채널 영역에 불순물을 주입하는 공정이 요구되지 않는다. 이로 인해, 노아형 마스크롬 소자의 동작 특성 및 신뢰성을 향상시킬 수 있다. 또한, 데이터 코딩을 위한 별도의 사진 공정이 요구되지 않으므로 보다 공정이 간단해지며, 이로 인해 반도체 소자의 제조 비용을 감소시킬 수 있다.
상술한 바와 같이 본 발명의 실시예에 의하면, 고도로 집적화되고 높은 문턱전압 및 높은 정션 항복 전압을 갖는 마스크롬 소자를 구현할 수 있다. 또한, 상기 마스크롬 소자를 간단한 공정을 통해 제조할 수 있다. 이로써, 마스크롬 소자의 신뢰성이 향상되고 제조 비용이 감소되는 효과가 있다.
상술한 바와 같이, 본 발명의 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 기판의 온 셀 영역 및오프 셀 영역에 각각 구비된 제1 게이트 전극 및 제2 게이트 전극;
    상기 제1 게이트 전극에 인접하도록 상기 온 셀 영역의 기판에 구비된 제1 불순물 영역;
    상기 제2 게이트 전극의 측벽으로부터 떨어지도록 상기 오프 셀 영역의 기판에 구비되며 상기 제1 불순물과 동일한 도전형의 제2 불순물 영역; 및
    상기 오프 셀 영역의 기판에 구비되고 상기 제2 불순물 영역으로부터 연장하여 상기 제2 게이트 전극의 측벽과 중첩하며 상기 제2 불순물 영역과 반대 도전형을 나타내고 상기 제2 불순물 영역보다 상대적으로 깊게 형성되는 제4 불순물 영역을 포함하되,
    상기 온 셀 영역에 구비되며 상기 제1 게이트 전극의 측벽과 중첩되고 상기 제1 불순물 영역보다 상대적으로 깊게 형성되며 상기 제1 불순물 영역과 반대 도전형의 제3 불순물 영역을 포함하는 것을 특징으로 하는 마스크롬 셀.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 불순물 영역은, 상기 제1 게이트 전극의 측벽과 중첩하는 제1 도핑 영역과, 상기 제1 도핑 영역에 연결되고 상기 제1 게이트 전극의 측면으로부터 떨어져 위치하고 상기 제1 도핑 영역보다 농도가 높은 제2 도핑 을 포함하는 것을 특징으로 하는 마스크롬 셀.
  4. 제1항에 있어서, 상기 제1 게이트 전극 및 제2 게이트 전극은 불순물이 도핑된 폴리실리콘으로 이루어지는 것을 특징으로 하는 마스크롬 셀.
  5. 제1항에 있어서, 상기 제1 불순물 영역 및 제2 불순물 영역은 서로 연결된 형상을 갖는 것을 특징으로 하는 마스크롬 셀.
  6. 제1항에 있어서,
    상기 기판의 로직 회로 영역에 구비된 제3 게이트 전극; 및
    상기 제3 게이트 전극에 인접하도록 상기 로직 회로 영역의 기판에 구비된 제5 불순물 영역을 더 포함하는 마스크롬 셀.
  7. 제6항에 있어서, 상기 제5 불순물 영역은 상기 제1 불순물 영역과 동일한 도전형을 나타내는 마스크 롬 셀.
  8. 제6항에 있어서,
    상기 기판의 로직 회로 영역에 구비된 제4 게이트 전극; 및
    상기 제4 게이트 전극에 인접하도록 상기 로직 회로 영역의 기판에 구비되고 상기 제5 불순물 영역과 반대 도전형의 제6 불순물 영역을 더 포함하는 마스크롬 셀.
  9. 기판의 온 셀 영역 및 오프 셀 영역에 각각 제1 게이트 전극 및 제2 게이트 전극을 형성하고;
    상기 제1 게이트 전극에 인접하도록 상기 온 셀 영역의 기판에 제1 불순물 영역을 형성하고;
    상기 제2 게이트 전극의 측벽으로부터 떨어지도록 상기 오프 셀 영역의 기판에 상기 제1 불순물과 동일한 도전형의 제2 불순물 영역을 형성하고; 그리고
    상기 제2 불순물 영역으로부터 연장하여 상기 제2 게이트 전극의 측벽과 중첩하며 상기 제2 불순물 영역과 반대 도전형을 나타내고 상기 제2 불순물 영역보다 상대적으로 깊게 형성되는 제4 불순물 영역을 상기 오프 셀 영역에 형성하는 것을 포함하되,
    제4 불순물 영역을 상기 오프 셀 영역에 형성할 때, 상기 제1 게이트 전극의 측벽과 중첩되고 상기 제1 불순물 영역보다 상대적으로 깊게 형성되며 상기 제1 불순물 영역과 반대 도전형의 제3 불순물 영역을 상기 온 셀 영역에 형성하는 것을 특징으로 하는 마스크롬 셀 형성 방법.
  10. 삭제
  11. 제9항에 있어서, 상기 제1 불순물 영역을 형성하는 것은:
    상기 제4 불순물 영역을 형성한 후에, 상기 오프 셀 영역을 덮는 이온 주입 마스크 패턴을 형성하는 단계;
    상기 이온 주입 마스크 패턴에 의해 노출된 상기 온 셀 영역에 제1 농도의 불순물을 주입하여 상기 제1 게이트 전극의 측벽과 중첩하는 제1 도핑 영역을 형성하는 단계; 및
    상기 제1 게이트 전극 및 제2 게이트 전극의 측벽에 스페이서를 형성한 후에, 상기 제1 농도보다 높은 제2 농도의 불순물을 주입하여 상기 제1 도핑 영역에 연속하며 상기 제1 게이트 전극 측벽으로부터 떨어진 제2 도핑 영역을 형성하는 것을 포함하는 마스크롬 셀 형성 방법.
  12. 제9항에 있어서,
    상기 제2 도핑 영역을 형성하기 위한 제2 농도의 불순물 주입으로 상기 제2 불순물 영역이 형성되는 마스크롬 셀 형성 방법.
  13. 제9항에 있어서,
    상기 제1 및 제2 불순물 영역은 상기 제4 불순물 영역 내에 형성되는 마스크롬 셀 형성 방법.
  14. 기판의 셀 영역의 온 셀 영역 및 오프 셀 영역에 각각 제1 게이트 전극 및 제2 게이트 전극을 형성하고, 상기 기판의 로직 영역의 제1 트랜지스터 영역 및 제2 트랜지스터영역에 각각 제3 게이트 전극 및 제4 게이트 전극을 형성하는 단계;
    상기 제1게이트 전극 및 상기 제2게이트 전극 양측에 위치한 기판 표면 아래로 제2도전형의 불순물을 주입하여 상기 제1 게이트 전극에 인접한 제3불순물 영역과 상기 제2 게이트 전극에 인접한 제4 불순물 영역을 형성하는 단계;
    상기 제1 게이트 전극 양측에 위치한 온 셀 영역의 기판에 그리고 상기 제3 게이트 전극 양측에 위치한 로직 회로 영역의 제1 트랜지스터 영역의 기판에 제1 도전형의 불순물을 이온 주입하여 상기 제1 게이트 전극 및 제3 게이트 전극에 인접한 제1 도핑 영역들을 형성하는 단계;
    상기 제1 내지 제4 게이트 전극의 측벽에 각각 제1 내지 제4 스페이서들을 형성하는 단계;
    상기 제1 내지 제3 스페이서들 사이의 기판에 상기 제1 도전형의 불순물을 이온 주입하여, 대응하는 제1 도핑 영역에서 연장하고 대응하는 게이트 전극으로부터 떨어진 제2 도핑 영역들을 형성하여 상기 온 셀 영역에는 제1 불순물 영역을 상기 로직 영역의 제1 트랜지스터 영역에는 제5 불순물 영역을 형성하고, 상기 오프 셀 영역에는 상기 제2 게이트 전극으로부터 떨어진 제2 불순물 영역을 형성하는 단계; 및
    상기 로직 회로 영역의 제2 트랜지스터 영역의 기판에 제2 도전형의 불순물을 이온 주입하여 제6 불순물 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 노아형 마스크롬 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 내지 제4 게이트 전극을 덮는 층간 절연막을 형성하는 단계;
    상기 층간 절연막의 일부를 식각하여 상기 제1 내지 제6 불순물 영역들을 중 적어도 하나의 영역을 노출하는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내부를 도전 물질로 매립하여 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 노아형 마스크롬 소자의 제조 방법.
  16. 제14항에 있어서, 상기 제1 내지 제4 게이트 전극은 불순물이 도핑된 폴리실리콘을 포함하는 것을 특징으로 하는 노아형 마스크롬 소자의 제조 방법.
  17. 제14항에 있어서, 상기 제1 내지 제4 게이트 전극의 상부면 및 상기 스페이서들 측방에 위치하는 기판 표면 상에 금속 실리사이드막 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 노아형 마스크롬 소자의 제조 방법.
  18. 제14항에 있어서, 상기 제1 도핑 영역들을 형성하는 단계는,
    상기 오프 셀 영역 및 로직 회로 영역의 제2 트랜지스터 영역을 덮는 이온 주입 마스크 패턴을 형성하는 단계; 및
    상기 이온 주입 마스크에 의해 노출된 상기 온 셀 영역 및 상기 로직 회로 영역의 제1 트랜지스터 영역에 제1 도전형의 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 노아형 마스크롬 소자의 제조 방법.
  19. 제14항에 있어서, 상기 제4 게이트 전극을 형성하기 이 전에, 상기 제4 게이트 전극이 형성되기 위한 로직 회로 영역의 기판에 제1 도전형의 불순물을 주입하여 채널 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 노아형 마스크롬 소자의 제조 방법
  20. 제14항에 있어서,
    상기 제3 및 제4 불순물 영역을 형성하는 단계는,
    상기 로직 회로 영역을 덮는 이온 주입 마스크 패턴을 형성하는 단계; 및
    상기 온 셀 영역 및 오프 셀 영역에 제2 도전형의 불순물을 주입하는 단계를 포함하는 노아 마스크롬 소자의 제조 방법.
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