JP2004158502A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】半導体装置の狭スペース素子と広スペース素子にそれぞれソース・ドレイン領域のイオン注入に最適な膜厚のゲート側壁を形成する。
【解決手段】狭スペース素子と広スペース素子を有する半導体装置を製造する際、狭スペース素子のゲート電極間を埋めてしまうことなくゲート電極に薄いゲート側壁8を形成し、これをマスク材として狭スペース素子に最適なソース・ドレイン領域を形成するためのイオン注入を行った後に薄いゲート側壁8を除去する。この後、薄い絶縁膜7の上にさらに厚いゲート側壁9を形成し、これをマスク材として広スペース素子に最適なソース・ドレイン領域を形成するためのイオン注入を行う。この後、厚いゲート側壁9を除去する際に、狭スペース素子のゲート電極間に埋まっているゲート側壁材形成用の絶縁膜も同時に除去する。
【選択図】 図8
【解決手段】狭スペース素子と広スペース素子を有する半導体装置を製造する際、狭スペース素子のゲート電極間を埋めてしまうことなくゲート電極に薄いゲート側壁8を形成し、これをマスク材として狭スペース素子に最適なソース・ドレイン領域を形成するためのイオン注入を行った後に薄いゲート側壁8を除去する。この後、薄い絶縁膜7の上にさらに厚いゲート側壁9を形成し、これをマスク材として広スペース素子に最適なソース・ドレイン領域を形成するためのイオン注入を行う。この後、厚いゲート側壁9を除去する際に、狭スペース素子のゲート電極間に埋まっているゲート側壁材形成用の絶縁膜も同時に除去する。
【選択図】 図8
Description
【0001】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特に半導体装置のゲート電極側壁に自己整合的にイオン注入を行ってソース・ドレイン拡散層を形成する方法とゲート電極側壁に自己整合的に微細なコンタクトホールを形成する方法およびその方法を実現するための構造に関するもので、例えばNOR型不揮発性メモリに使用されるものである。
【0002】
【従来の技術】
半導体装置において、ゲート電極間隔が狭いMOS素子(以下、狭スペース素子)と広いMOS素子(以下、広スペース素子)が混在するものがある。その一例として、狭スペース素子として低電圧系のMOSトランジスタ、広スペース素子として高電圧系のMOSトランジスタが混在するものとか、メモリセル用の狭スペースのセルトランジスタと周辺回路用の広スペースのMOSトランジスタとが混在する不揮発性半導体メモリがある。
【0003】
図27は、従来の半導体装置の製造途中における断面構造を示している。
【0004】
図27中、1´は半導体基板、2´はゲート酸化膜、3´はゲート電極、5´はゲート電極表面保護用の薄い酸化膜、6´はゲート側壁、10´は絶縁膜、11´は第1の層間絶縁膜、12´は第2の層間絶縁膜、15´はコンタクトホールである。
【0005】
前記絶縁膜10´は、前記第1の層間絶縁膜11´の平坦化をCMP法で行う場合のCMPストッパー材になるとともに、ゲート側壁6´に対して自己整合的に微細なコンタクトホールを開口する時の際のエッチングストッパー材となるものであり、例えばCVD法によりシリコン窒化膜を堆積したものである。
【0006】
ソース・ドレイン領域(図示せず)は、前記ゲート側壁6´の形成後にゲート側壁6´に自己整合的にイオン注入を行うことによって半導体基板1´の表層部に選択的に形成する。
【0007】
この際、従来の製造工程では、ゲート側壁6´の膜厚が単一であったので、ゲート側壁6´を狭スペース素子に最適な膜厚で形成した場合には、上記側壁膜厚が広スペース素子には必ずしも最適ではないという問題があった。
【0008】
上記とは逆に、ゲート側壁6´を広スペース素子に最適な膜厚で形成した場合には、上記側壁膜厚が必ずしも狭スペース素子には最適ではなく、かつ、狭スペース素子のゲート電極間がゲート側壁6´形成用の側壁材によって埋まってしまい、ソース・ドレイン領域を形成するためのイオン注入を妨げてしまうという問題があった。
【0009】
また、狭スペース素子のゲート電極間を埋めたゲート側壁6´とCMP・エッチングストッパー用絶縁膜10´により、狭スペース素子間に形成するコンタクトホールの開口が不完全になってしまうことがあり、微細なコンタクトホールを自己整合的に開口することができないという問題があった。もし、狭スペース素子間のコンタクトホールを完全に開口しようとした場合、広スペース素子のためのコンタクトホールの底部が多大にオーバーエッチングされ、そのダメージにより接合リークを起こすことがある。
【0010】
なお、特許文献1には、電界効果トランジスタにおいて、第1のサイドウォールを形成し、その上に第2のサイドウォールを形成し、イオン注入によってソース・ドレイン領域を形成し、コバルトシリサイドを形成する。その後、第2のサイドウォールを除去する点が開示されている。
【0011】
【特許文献1】
特開2000−236090号公報
【0012】
【発明が解決しようとする課題】
上記したようにMOSトランジスタの狭スペース素子と広スペース素子が混在する半導体装置の従来の製造方法は、ゲート側壁に自己整合的にイオン注入を行うことによってソース・ドレイン領域を形成する際、その前に形成されるゲート側壁の膜厚が単一であることに起因して前記したような不都合が生じていた。
【0013】
本発明は上記の問題点を解決すべくなされたもので、狭スペースのMOS素子と広スペースのMOS素子にそれぞれ最適な膜厚のゲート側壁を形成してそれぞれのソース・ドレイン領域のイオン注入を行い得る半導体装置およびその製造方法を提供することを目的とする。
【0014】
また、本発明の他の目的は、狭スペースのMOS素子と広スペースのMOS素子を有する半導体装置の製造に際して狭スペース素子に対する微細なコンタクトホールの開口を容易に行い得る半導体装置およびその製造方法を提供することにある。
【0015】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介して狭いゲート電極間隔を有する複数のMOS素子のゲート電極および広いゲート電極間隔を有する複数のMOS素子のゲート電極を形成を形成する工程と、前記MOS素子を含む半導体基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に含む半導体基板上に第2の絶縁膜を堆積した後に異方性エッチングを行って前記MOS素子のゲート電極の側壁に第1のゲート側壁を形成する工程と、前記第1のゲート側壁形成後の半導体基板上の全面に第3の絶縁膜を薄く堆積する工程と、前記第3の絶縁膜上に第4の絶縁膜を堆積した後に異方性エッチングを行って前記MOS素子のゲート電極の側壁に第2のゲート側壁を形成する工程と、前記MOS素子群のうちの一部に対応する前記第2のゲート側壁をマスクとして自己整合的にイオン注入を行い、当該MOS素子のソース・ドレイン領域となる不純物拡散層を形成する工程と、前記第2のゲート側壁をエッチング除去した後、前記第3の絶縁膜上に第5の絶縁膜を堆積した後に異方性エッチングを行って前記ゲート電極間隔が広いMOS素子のゲート電極の側壁に第3のゲート側壁を形成する工程と、前記第3のゲート側壁をマスクとして自己整合的に拡散層領域にイオン注入を行ってゲート電極間隔が広いMOS素子のソース・ドレイン領域となる不純物拡散層を形成する工程と、前記第3のゲート側壁をエッチング除去するとともに、前記狭いゲート電極間隔を有する複数のMOS素子のゲート電極間に埋まっている前記第5の絶縁膜を同時にエッチング除去する工程と、この後、前記第3の絶縁膜上に第6の絶縁膜を堆積する工程と、前記第6の絶縁膜上に第1の層間絶縁膜を堆積した後に平坦化する工程と、前記平坦化後の前記半導体基板上の全面に第2の層間絶縁膜を堆積する工程と、前記第2の層間絶縁膜および第1の層間絶縁膜を前記MOS素子のソース領域またはドレイン領域の一部に対向して選択的にエッチング除去して開口し、さらにその開口底部の前記第6の絶縁膜、第3の絶縁膜および第1の絶縁膜をエッチング除去してコンタクトホールを開口する工程とを具備することを特徴とする。
【0016】
本発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成され、狭いゲート電極間隔を有する複数のMOS素子のゲート電極および広いゲート電極間隔を有する複数のMOS素子のゲート電極と、前記ゲート電極を含む半導体基板上に薄く形成された第1の絶縁膜と、前記ゲート電極の側壁に形成された第1のゲート側壁と、前記第1のゲート側壁を含むゲート電極上に形成された第3の絶縁膜と、前記半導体基板の表層部で前記狭いゲート電極間隔を有するMOS素子のゲート電極下の領域を挟んで形成された不純物拡散層からなる第1のソース・ドレイン領域と、前記半導体基板の表層部で前記広いゲート電極間隔を有するMOS素子のゲート電極下の領域を挟んで形成された不純物拡散層からなる第2のソース・ドレイン領域と、前記第3の絶縁膜を含む半導体基板上に堆積された第6の絶縁膜と、前記第6の絶縁膜上に堆積された後に平坦化された第1の層間絶縁膜と、前記第1の層間絶縁膜を含む半導体基板上に堆積された第2の層間絶縁膜とを具備し、前記第2の層間絶縁膜、第1の層間絶縁膜、第6の絶縁膜、第3の絶縁膜および第1の絶縁膜には、前記第1のソース・ドレイン領域の一部に対応して前記狭いゲート電極間隔を有するMOS素子のゲート電極間にコンタクトホールが開口されるとともに、前記第2のソース・ドレイン領域の一部に対応してコンタクトホールが開口されていることを特徴とする。
【0017】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【0018】
<第1の実施形態>
図1乃至図14は、本発明の第1の実施形態に係る半導体装置の製造方法の主要な工程における断面構造を示している。ここで、図1〜図10において、(a)は狭スペースのMOS素子領域、(b) および(c) はそれぞれ異なる広スペースのMOS素子領域1、広スペースのMOS素子領域2を示している。また、図11〜図14において、(a) は狭スペースのMOS素子領域、(b) は広スペースのMOS素子領域を1、2を纏めて示している。
【0019】
まず、図1に示すように、半導体基板1上にゲート酸化膜2を形成する。
【0020】
次に、図2に示すように、前記ゲート酸化膜2上にゲート電極材3をCVD法により堆積し、フォトレジスト4をパターニングする。
【0021】
次に、図3に示すように、レジストパターンをマスクとして異方性エッチング、例えばRIE(反応性イオンエッチング)法によりゲート電極材およびゲート酸化膜2をエッチングすることによってゲート電極3を形成する。この後、エッチングダメージ除去のための酸化を行い、ゲート電極3を含む基板上の全面に薄い酸化膜(第1の絶縁膜)5を形成する。
【0022】
なお、この段階でイオン注入を必要とするMOS素子に対しては、前記酸化膜5で覆われたゲート電極3をマスクとして自己整合的にイオン注入を行う。これによって、本例では、ライトリー・ドープト・ドレイン(LDD)構造を必要とするMOS素子の低不純物濃度のソース・ドレイン領域(図14中のS1,D1 )を形成する。
【0023】
次に、図4に示すように、薄い第2の絶縁膜(例えばシリコン窒化膜)をCVD法で堆積し、RIE法でエッチバックして第1のゲート側壁6を形成する。この後、図5に示すように、第3の絶縁膜7(例えばシリコン窒化膜)をCVD法で堆積する。
【0024】
次に、図6に示すように、第4の絶縁膜(例えばシリコン酸化膜)をCVD法により堆積し、第3の絶縁膜7に対して選択比のあるRIE法によりエッチバックして第2のゲート側壁8を形成する。この際、第1のゲート側壁6上に第3の絶縁膜7が斜めに存在するので、ゲート側壁上に第4の絶縁膜を堆積し易く、結果として、第2のゲート側壁8を形成し易い。
【0025】
この段階でイオン注入を必要とする素子に対しては、第2のゲート側壁8をマスクとして自己整合的にイオン注入を行う。これによって、本例では、図6(a)に示すように、狭スペース素子の高不純物濃度のソース・ドレイン領域(図14中のS2,D2 )を形成する。この時、イオン注入を行わない図6(b),(c) に示す広スペース素子領域はフォトレジスト(図示せず)によりカバーしておき、前記イオン注入後に前記フォトレジストを除去する。
【0026】
次に、図7に示すように、ウェットエッチングにより第2のゲート側壁8を除去した後、図8に示すように、第2のゲート側壁8とは異なる膜厚の第5の絶縁膜(例えばシリコン酸化膜)をCVD法により堆積し、第3の絶縁膜7に対して選択比のあるRIE法によりエッチバックし、第2のゲート側壁8とは異なる膜厚の第3のゲート側壁9を形成する。この時、図8(a) に示すように、狭スペース素子間は、前記第3のゲート側壁9を形成するために堆積した第5の絶縁膜で埋まってしまうが、後工程で第3のゲート側壁9を除去する際に同時に取り除かれるので、さらに後工程において微細なコンタクトホールを開口する際の妨げにはならない。
【0027】
この段階でイオン注入を必要とする素子に対しては、第3のゲート側壁9をマスクとして自己整合的にイオン注入を行う。これによって、本例では、図8(b),(c) に示すように広スペース素子の高不純物濃度のソース・ドレイン領域(図14中のS2,D2 )を形成する。この時、図8(a) に示すようにイオン注入を行わない狭スペースMOS素子領域はフォトレジスト(図示せず)によりカバーしておき、前記イオン注入後に前記フォトレジストを除去する。
【0028】
次に、図9に示すように、ウェットエッチングにより第3のゲート側壁9を除去すると同時に、前記第3のゲート側壁9を形成するための第5の絶縁膜を堆積した際に前記狭スペース素子間に埋まっている第5の絶縁膜を除去する。
【0029】
次に、図10に示すように第6の絶縁膜10を堆積する。この絶縁膜10は、後工程で形成される第1の層間絶縁膜11の平坦化をCMP法で行う場合のCMPストッパー材、および、狭スペース素子のゲート電極に自己整合的に微細なコンタクトホールを開口する際のエッチングストッパー材として用いるものであり、例えばCVD法によりシリコン窒化膜を堆積する。
【0030】
次に、図11に示すように、第1の層間絶縁膜11を堆積し、前記絶縁膜10をストッパーとしてCMP法により平坦化を行う。そして、図12に示すように、第2の層間絶縁膜12を堆積した後、フォトレジスト13を塗布してパターニングし、コンタクトホール開口用の開口14を形成する。
【0031】
次に、図13に示すように、第6の絶縁膜10および第1のゲート側壁6に対して選択比の高いRIE法により、第2の層間絶縁膜12および第1の層間絶縁膜11をエッチングして開口15を形成する。
【0032】
次に、前記フォトレジスト13を除去した後、図14に示すように、第1の層間絶縁膜11の開口底面部の絶縁膜10、7および5に対して選択比の低いRIE法により、それらをエッチング除去してコンタクトホールを形成する。その後、コンタクトホールを通じて前記ソース・ドレイン領域の一部にコンタクトするコンタクト導電部(図示せず)が形成される。
【0033】
以上説明したように第1の実施形態の製造工程では、狭スペース素子と広スペース素子を有する半導体装置を製造する際、狭スペース素子のゲート電極間を埋めてしまうことなくゲート電極に薄い第2のゲート側壁8を形成し、これをマスクとして狭スペース素子に最適なソース・ドレイン領域を形成するためのイオン注入を行った後に第2のゲート側壁8を除去する。
【0034】
この後、薄い絶縁膜7の上に厚い第3のゲート側壁9を形成し、これをマスクとして広スペース素子に最適なソース・ドレイン領域を形成するためのイオン注入を行う。この後、第3のゲート側壁9を除去する際、狭スペース素子のゲート電極間に埋まっている第5の絶縁膜(ゲート側壁材)も同時に除去する。
【0035】
上記した第1の実施形態の製造工程によれば、ゲート側壁8、9の膜厚を変えているので、狭スペース素子および広スペース素子のそれぞれに最適なソース・ドレイン領域を形成するためのイオン注入をゲート側壁に自己整合的に行うことができる。
【0036】
しかも、第3のゲート側壁9を除去する際、狭スペース素子のゲート電極間に埋まっている第5の絶縁膜(ゲート側壁材)も同時に除去するので、狭スペース素子のゲート電極に自己整合的に微細なコンタクトホール15を開口することが可能になる。
【0037】
また、図6に示したように第2のゲート側壁8を形成するための第4の絶縁膜を堆積する際、第1のゲート側壁6上に第3の絶縁膜7が斜めに存在するので、ゲート側壁上に第4の絶縁膜を堆積し易く、結果として、第2のゲート側壁8を形成し易いという利点がある。
【0038】
しかも、上記第3の絶縁膜7の膜厚を選択的に設定することにより、第2のゲート側壁8をマスクとしてイオン注入する領域のゲート電極からの距離を任意に設定することが可能になる。
【0039】
上記した第1の実施形態の製造工程により形成された図14の半導体装置は、第1のゲート側壁6を含むゲート電極上に形成された第3の絶縁膜7が存在している点に特徴があり、この第3の絶縁膜7の存在により、前述したようにゲート側壁上に第4の絶縁膜を堆積し易く、結果として、第2のゲート側壁8を形成し易いという利点がある。
【0040】
即ち、図14に示した半導体装置は、半導体基板1上にゲート絶縁膜2を介して形成され、狭いゲート電極間隔を有する複数のMOS素子のゲート電極3および広いゲート電極間隔を有する複数のMOS素子のゲート電極3と、前記ゲート電極上に薄く形成された第1のゲート絶縁膜5と、前記ゲート電極の側壁に形成された第1のゲート側壁6と、前記第1のゲート側壁を含む半導体基板上に薄く形成された第3の絶縁膜7と、前記半導体基板の表層部で前記狭いゲート電極間隔を有するMOS素子のゲート電極下の領域を挟んで形成された不純物拡散層からなる第1のソース・ドレイン領域S2,D2 と、前記半導体基板の表層部で前記広いゲート電極間隔を有するMOS素子のゲート電極下の領域を挟んで形成された不純物拡散層からなる第2のソース・ドレイン領域S2,D2 と、前記第3の絶縁膜を含む半導体基板上に堆積された第6の絶縁膜10と、前記第6の絶縁膜10上に堆積された後に平坦化された第1の層間絶縁膜11と、前記第1の層間絶縁膜を含む半導体基板上に堆積された第2の層間絶縁膜12とを具備し、前記第2の層間絶縁膜12、第1の層間絶縁膜11、第6の絶縁膜10、第3の絶縁膜7および第1の絶縁膜5には、前記第1のソース・ドレイン領域S2,D2 の一部に対応して前記狭いゲート電極間隔を有するMOS素子のゲート電極間にコンタクトホール15が開口されるとともに、前記第2のソース・ドレイン領域S2,D2 の一部に対応してコンタクトホール15が開口されていることを特徴とするものである。この場合、第3の絶縁膜7上に堆積されたCMPストッパー材およびエッチングストッパー材としての第6の絶縁膜10の膜厚は、その役割を果たすために第3の絶縁膜7の膜厚より厚く形成されていることが望ましい。
【0041】
なお、第1の実施形態では、3種類の膜厚のゲート側壁6、8、9を形成した場合について説明したが、3種類以上の膜厚のゲート側壁を形成する場合でも同様に考えることができることは明らかである。この場合、前記広いゲート電極間隔を有する複数のMOS素子を形成する工程は、ゲート電極間隔が異なる複数種類のMOS素子を形成し、前記第3のゲート側壁9を形成してからそれをエッチング除去するまでの工程は、広いゲート電極間隔を有する複数種類のMOS素子に対応して複数回実施し、この複数回の実施で形成される複数種類の第3のゲート側壁9の膜厚をそれぞれ異ならせればよい。
【0042】
<第2の実施形態>
図15乃至図26は、本発明の第2の実施形態として、NOR型不揮発性メモリの製造方法の主要な工程における断面構造を示している。ここで、図15〜図22において、(a) は狭スペース素子としてセルトランジスタが形成されたメモリセル領域、(b) は広スペース素子として例えばNMOSトランジスタが形成された第1の周辺回路領域、(c) は広スペース素子として例えばPMOSトランジスタが形成された第2の周辺回路領域を示している。図23〜図26において、(a) はメモリセル領域、(b) は周辺回路領域を1つに纏めて示している。
【0043】
まず、図15(a) に示すように、メモリセル領域には、半導体基板100上に第1のゲート酸化膜101を形成し、その上に浮遊ゲート102、ゲート間絶縁膜103、制御ゲート電極104およびその低抵抗化のための電極材105を形成する。この際、ゲート加工のマスク材として絶縁膜106を形成する。
【0044】
また、第1の周辺回路領域には、半導体基板100上にはゲート酸化膜107を形成し、その上にゲート電極108およびその低抵抗化のための電極材105を形成する。この際、ゲート加工のマスク材として絶縁膜106を形成する。
【0045】
また、第2の周辺回路領域においても、第1の周辺回路領域(例えばNMOS領域)と同様の構造を形成する。
【0046】
次に、メモリセル領域と第1の周辺回路領域にLDD構造のソース・ドレインを形成するために、その領域におけるゲート電極をマスクとして自己整合的にイオン注入を行い、低不純物濃度のソース・ドレイン領域を形成する。この時、イオン注入を行わない第2の周辺回路領域などの領域はフォトレジスト117によりカバーしておく。
【0047】
次に、前記フォトレジスト117を除去し、図16に示すように、薄い絶縁膜、例えばシリコン酸化膜109をCVD法により堆積した後、薄い第2の絶縁膜(例えばシリコン窒化膜)をCVD(化学気相成長)法により堆積し、それをRIE法によりエッチバックして第1のゲート側壁110を形成する。
【0048】
次に、図17に示すように、第3の絶縁膜111(例えばシリコン窒化膜)をCVD法により堆積した後、さらに、第4の絶縁膜(例えばシリコン酸化膜)をCVD法により堆積し、これを第3の絶縁膜111に対して選択比の高いRIE法によりエッチバックして第2のゲート側壁112を形成する。
【0049】
次に、図18に示すように、メモリセル領域および第1の周辺回路領域をフォトレジスト117によりカバーし、第2の周辺回路領域にLDD構造のソース・ドレインを形成するために、その領域における第2のゲート側壁112をマスクとして自己整合的にイオン注入を行い、低不純物濃度のソース・ドレイン領域を形成する。
【0050】
次に、図19に示すように、前記フォトレジスト117を除去した後、今度は第2の周辺回路領域を新たなフォトレジスト117によりカバーし、メモリセル領域および第1の周辺回路領域における第2のゲート側壁112をマスクとして自己整合的にイオン注入を行い、高不純物濃度のソース・ドレイン領域
を形成する。この後、前記フォトレジスト117を除去する。
【0051】
次に、前記第2のゲート側壁112をウェットエッチングにより除去した後、図20に示すように、第5の絶縁膜(例えばシリコン酸化膜)113をCVD法により堆積し、これを前記第3の絶縁膜111に対して選択比の高いRIE法によりエッチバックし、第2のゲート側壁112の膜厚とは異なる膜厚の第3のゲート側壁113を形成する。
【0052】
この時、セルトランジスタのゲート間は前記第5の絶縁膜113により埋まってしまうが、後工程で図22に示すように、第3のゲート側壁113を除去する際に同時に取り除かれるので、後工程で微細なコンタクトホールを開口する際に妨げにはならない。
【0053】
次に、図21に示すように、メモリセル領域および第1の周辺回路領域をフォトレジスト117によりカバーし、第2の周辺回路領域における第3のゲート側壁113をマスクとして自己整合的にイオン注入を行い、高不純物濃度のソース・ドレイン領域を形成する。この後、前記フォトレジスト117を除去する。
【0054】
次に、前記第3のゲート側壁113をウェットエッチングにより除去した後、図22に示すように、後工程で堆積される第1の層間絶縁膜116の平坦化をCMP法で行う場合のCMPストッパー材になるとともに、メモリセル領域および第1の周辺回路領域のゲート間に自己整合的に微細なコンタクトホールを開口する場合のエッチングストッパー材になる第6の絶縁膜114(例えばシリコン窒化膜)をCVD法により堆積する。
【0055】
このように、ゲート側壁112、113の膜厚を変えることにより、ゲート間スペースの狭いメモリセル間を側壁材で埋めてしまうことなく、メモリセル領域のセルトランジスタ、第1の周辺回路領域のNMOSトランジスタ、第2の周辺回路領域のPMOSトランジスタにそれぞれ最適なソース・ドレインを形成するためのイオン注入を各側壁に自己整合的に行うことができる。
【0056】
次に、図23に示すように、第1の層間絶縁膜115を堆積し、前記第6の絶縁膜114をストッパーとしてCMP法により平坦化を行った後、第2の層間絶縁膜116を堆積する。
【0057】
次に、図24に示すように、フォトレジスト117を塗布し、コンタクトホール開口部118をパターニングする。
【0058】
次に、図25に示すように、第2の層間絶縁膜116および第1の層間絶縁膜115とメモリセルのゲート間の第3のゲート側壁113にホール119を開口するために、第3の絶縁膜111および第1のゲート側壁110に対して選択比の高いRIE法によりエッチングを行う。
【0059】
次に、図26に示すように、前記フォトレジスト117を除去した後、ホール119の底面部(基板上)の第6の絶縁膜114、第3の絶縁膜111および酸化膜109に対して選択比の低いRIE法によりそれらをエッチング除去し、コンタクトホール120を形成する。
【0060】
以上説明したように第2の実施形態によれば、狭スペース素子(例えばセルトランジスタ)と広スペース素子(例えば周辺回路トランジスタ)を有する半導体装置を製造する際、ゲート電極に薄いゲート側壁を形成した後、薄い絶縁膜を堆積し、その絶縁膜上にさらに厚いゲート側壁を形成し、この厚いゲート側壁をマスク材として広スペース素子に最適なソース・ドレイン領域を形成するためのイオン注入を行った後に除去する。これにより、狭スペース素子間をゲート側壁材で埋めることなく、広スペース素子に最適な厚いゲート膜厚の側壁を形成し、ソース・ドレイン領域を形成するためのイオン注入を行うことができる。
【0061】
また、狭スペース素子間に微細なコンタクトホールを開口する時のエッチングストッパーとして、前述した薄いゲート側壁と堆積した薄い絶縁膜を使用することができる。
【0062】
【発明の効果】
上述したように本発明の半導体装置およびその製造方法によれば、狭スペースのMOS素子と広スペースのMOS素子にそれぞれ最適な膜厚のゲート側壁を形成してそれぞれのソース・ドレイン領域のイオン注入を行うことができる。
【0063】
また、狭スペースのMOS素子と広スペースのMOS素子を有する半導体装置の製造に際して狭スペース素子のゲート側壁に自己整合的に微細なコンタクトホールの開口を容易に行うことができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体装置の製造工程の一部を示す断面図。
【図2】図1に続く工程を示す断面図。
【図3】図2に続く工程を示す断面図。
【図4】図3に続く工程を示す断面図。
【図5】図4に続く工程を示す断面図。
【図6】図5に続く工程を示す断面図。
【図7】図6に続く工程を示す断面図。
【図8】図7に続く工程を示す断面図。
【図9】図8に続く工程を示す断面図。
【図10】図9に続く工程を示す断面図。
【図11】図10に続く工程を示す断面図。
【図12】図11に続く工程を示す断面図。
【図13】図12に続く工程を示す断面図。
【図14】図13に続く工程を示す断面図。
【図15】本発明の第2の実施形態に係る半導体装置の製造工程の一部を示す断面図。
【図16】図15に続く工程を示す断面図。
【図17】図16に続く工程を示す断面図。
【図18】図17に続く工程を示す断面図。
【図19】図18に続く工程を示す断面図。
【図20】図19に続く工程を示す断面図。
【図21】図20に続く工程を示す断面図。
【図22】図21に続く工程を示す断面図。
【図23】図22に続く工程を示す断面図。
【図24】図23に続く工程を示す断面図。
【図25】図24に続く工程を示す断面図。
【図26】図25に続く工程を示す断面図。
【図27】従来の半導体装置の製造途中を示す断面図。
【符号の説明】
1…半導体基板、
2…ゲート酸化膜、
3…ゲート電極、
5…薄い酸化膜(第1の絶縁膜)、
6…第1のゲート側壁(第2の絶縁膜)、
7…第3の絶縁膜、
8…第2のゲート側壁(第4の絶縁膜)、
9…第3のゲート側壁(第5の絶縁膜)、
10…第6の絶縁膜、
11…第1の層間絶縁膜、
12…第2の層間絶縁膜、
15…コンタクトホール、
S1,D1 …MOS素子の低不純物濃度のソース・ドレイン領域、
S2,D2 …MOS素子の高不純物濃度のソース・ドレイン領域。
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、特に半導体装置のゲート電極側壁に自己整合的にイオン注入を行ってソース・ドレイン拡散層を形成する方法とゲート電極側壁に自己整合的に微細なコンタクトホールを形成する方法およびその方法を実現するための構造に関するもので、例えばNOR型不揮発性メモリに使用されるものである。
【0002】
【従来の技術】
半導体装置において、ゲート電極間隔が狭いMOS素子(以下、狭スペース素子)と広いMOS素子(以下、広スペース素子)が混在するものがある。その一例として、狭スペース素子として低電圧系のMOSトランジスタ、広スペース素子として高電圧系のMOSトランジスタが混在するものとか、メモリセル用の狭スペースのセルトランジスタと周辺回路用の広スペースのMOSトランジスタとが混在する不揮発性半導体メモリがある。
【0003】
図27は、従来の半導体装置の製造途中における断面構造を示している。
【0004】
図27中、1´は半導体基板、2´はゲート酸化膜、3´はゲート電極、5´はゲート電極表面保護用の薄い酸化膜、6´はゲート側壁、10´は絶縁膜、11´は第1の層間絶縁膜、12´は第2の層間絶縁膜、15´はコンタクトホールである。
【0005】
前記絶縁膜10´は、前記第1の層間絶縁膜11´の平坦化をCMP法で行う場合のCMPストッパー材になるとともに、ゲート側壁6´に対して自己整合的に微細なコンタクトホールを開口する時の際のエッチングストッパー材となるものであり、例えばCVD法によりシリコン窒化膜を堆積したものである。
【0006】
ソース・ドレイン領域(図示せず)は、前記ゲート側壁6´の形成後にゲート側壁6´に自己整合的にイオン注入を行うことによって半導体基板1´の表層部に選択的に形成する。
【0007】
この際、従来の製造工程では、ゲート側壁6´の膜厚が単一であったので、ゲート側壁6´を狭スペース素子に最適な膜厚で形成した場合には、上記側壁膜厚が広スペース素子には必ずしも最適ではないという問題があった。
【0008】
上記とは逆に、ゲート側壁6´を広スペース素子に最適な膜厚で形成した場合には、上記側壁膜厚が必ずしも狭スペース素子には最適ではなく、かつ、狭スペース素子のゲート電極間がゲート側壁6´形成用の側壁材によって埋まってしまい、ソース・ドレイン領域を形成するためのイオン注入を妨げてしまうという問題があった。
【0009】
また、狭スペース素子のゲート電極間を埋めたゲート側壁6´とCMP・エッチングストッパー用絶縁膜10´により、狭スペース素子間に形成するコンタクトホールの開口が不完全になってしまうことがあり、微細なコンタクトホールを自己整合的に開口することができないという問題があった。もし、狭スペース素子間のコンタクトホールを完全に開口しようとした場合、広スペース素子のためのコンタクトホールの底部が多大にオーバーエッチングされ、そのダメージにより接合リークを起こすことがある。
【0010】
なお、特許文献1には、電界効果トランジスタにおいて、第1のサイドウォールを形成し、その上に第2のサイドウォールを形成し、イオン注入によってソース・ドレイン領域を形成し、コバルトシリサイドを形成する。その後、第2のサイドウォールを除去する点が開示されている。
【0011】
【特許文献1】
特開2000−236090号公報
【0012】
【発明が解決しようとする課題】
上記したようにMOSトランジスタの狭スペース素子と広スペース素子が混在する半導体装置の従来の製造方法は、ゲート側壁に自己整合的にイオン注入を行うことによってソース・ドレイン領域を形成する際、その前に形成されるゲート側壁の膜厚が単一であることに起因して前記したような不都合が生じていた。
【0013】
本発明は上記の問題点を解決すべくなされたもので、狭スペースのMOS素子と広スペースのMOS素子にそれぞれ最適な膜厚のゲート側壁を形成してそれぞれのソース・ドレイン領域のイオン注入を行い得る半導体装置およびその製造方法を提供することを目的とする。
【0014】
また、本発明の他の目的は、狭スペースのMOS素子と広スペースのMOS素子を有する半導体装置の製造に際して狭スペース素子に対する微細なコンタクトホールの開口を容易に行い得る半導体装置およびその製造方法を提供することにある。
【0015】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介して狭いゲート電極間隔を有する複数のMOS素子のゲート電極および広いゲート電極間隔を有する複数のMOS素子のゲート電極を形成を形成する工程と、前記MOS素子を含む半導体基板上に第1の絶縁膜を形成する工程と、前記第1の絶縁膜上に含む半導体基板上に第2の絶縁膜を堆積した後に異方性エッチングを行って前記MOS素子のゲート電極の側壁に第1のゲート側壁を形成する工程と、前記第1のゲート側壁形成後の半導体基板上の全面に第3の絶縁膜を薄く堆積する工程と、前記第3の絶縁膜上に第4の絶縁膜を堆積した後に異方性エッチングを行って前記MOS素子のゲート電極の側壁に第2のゲート側壁を形成する工程と、前記MOS素子群のうちの一部に対応する前記第2のゲート側壁をマスクとして自己整合的にイオン注入を行い、当該MOS素子のソース・ドレイン領域となる不純物拡散層を形成する工程と、前記第2のゲート側壁をエッチング除去した後、前記第3の絶縁膜上に第5の絶縁膜を堆積した後に異方性エッチングを行って前記ゲート電極間隔が広いMOS素子のゲート電極の側壁に第3のゲート側壁を形成する工程と、前記第3のゲート側壁をマスクとして自己整合的に拡散層領域にイオン注入を行ってゲート電極間隔が広いMOS素子のソース・ドレイン領域となる不純物拡散層を形成する工程と、前記第3のゲート側壁をエッチング除去するとともに、前記狭いゲート電極間隔を有する複数のMOS素子のゲート電極間に埋まっている前記第5の絶縁膜を同時にエッチング除去する工程と、この後、前記第3の絶縁膜上に第6の絶縁膜を堆積する工程と、前記第6の絶縁膜上に第1の層間絶縁膜を堆積した後に平坦化する工程と、前記平坦化後の前記半導体基板上の全面に第2の層間絶縁膜を堆積する工程と、前記第2の層間絶縁膜および第1の層間絶縁膜を前記MOS素子のソース領域またはドレイン領域の一部に対向して選択的にエッチング除去して開口し、さらにその開口底部の前記第6の絶縁膜、第3の絶縁膜および第1の絶縁膜をエッチング除去してコンタクトホールを開口する工程とを具備することを特徴とする。
【0016】
本発明の半導体装置は、半導体基板上にゲート絶縁膜を介して形成され、狭いゲート電極間隔を有する複数のMOS素子のゲート電極および広いゲート電極間隔を有する複数のMOS素子のゲート電極と、前記ゲート電極を含む半導体基板上に薄く形成された第1の絶縁膜と、前記ゲート電極の側壁に形成された第1のゲート側壁と、前記第1のゲート側壁を含むゲート電極上に形成された第3の絶縁膜と、前記半導体基板の表層部で前記狭いゲート電極間隔を有するMOS素子のゲート電極下の領域を挟んで形成された不純物拡散層からなる第1のソース・ドレイン領域と、前記半導体基板の表層部で前記広いゲート電極間隔を有するMOS素子のゲート電極下の領域を挟んで形成された不純物拡散層からなる第2のソース・ドレイン領域と、前記第3の絶縁膜を含む半導体基板上に堆積された第6の絶縁膜と、前記第6の絶縁膜上に堆積された後に平坦化された第1の層間絶縁膜と、前記第1の層間絶縁膜を含む半導体基板上に堆積された第2の層間絶縁膜とを具備し、前記第2の層間絶縁膜、第1の層間絶縁膜、第6の絶縁膜、第3の絶縁膜および第1の絶縁膜には、前記第1のソース・ドレイン領域の一部に対応して前記狭いゲート電極間隔を有するMOS素子のゲート電極間にコンタクトホールが開口されるとともに、前記第2のソース・ドレイン領域の一部に対応してコンタクトホールが開口されていることを特徴とする。
【0017】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【0018】
<第1の実施形態>
図1乃至図14は、本発明の第1の実施形態に係る半導体装置の製造方法の主要な工程における断面構造を示している。ここで、図1〜図10において、(a)は狭スペースのMOS素子領域、(b) および(c) はそれぞれ異なる広スペースのMOS素子領域1、広スペースのMOS素子領域2を示している。また、図11〜図14において、(a) は狭スペースのMOS素子領域、(b) は広スペースのMOS素子領域を1、2を纏めて示している。
【0019】
まず、図1に示すように、半導体基板1上にゲート酸化膜2を形成する。
【0020】
次に、図2に示すように、前記ゲート酸化膜2上にゲート電極材3をCVD法により堆積し、フォトレジスト4をパターニングする。
【0021】
次に、図3に示すように、レジストパターンをマスクとして異方性エッチング、例えばRIE(反応性イオンエッチング)法によりゲート電極材およびゲート酸化膜2をエッチングすることによってゲート電極3を形成する。この後、エッチングダメージ除去のための酸化を行い、ゲート電極3を含む基板上の全面に薄い酸化膜(第1の絶縁膜)5を形成する。
【0022】
なお、この段階でイオン注入を必要とするMOS素子に対しては、前記酸化膜5で覆われたゲート電極3をマスクとして自己整合的にイオン注入を行う。これによって、本例では、ライトリー・ドープト・ドレイン(LDD)構造を必要とするMOS素子の低不純物濃度のソース・ドレイン領域(図14中のS1,D1 )を形成する。
【0023】
次に、図4に示すように、薄い第2の絶縁膜(例えばシリコン窒化膜)をCVD法で堆積し、RIE法でエッチバックして第1のゲート側壁6を形成する。この後、図5に示すように、第3の絶縁膜7(例えばシリコン窒化膜)をCVD法で堆積する。
【0024】
次に、図6に示すように、第4の絶縁膜(例えばシリコン酸化膜)をCVD法により堆積し、第3の絶縁膜7に対して選択比のあるRIE法によりエッチバックして第2のゲート側壁8を形成する。この際、第1のゲート側壁6上に第3の絶縁膜7が斜めに存在するので、ゲート側壁上に第4の絶縁膜を堆積し易く、結果として、第2のゲート側壁8を形成し易い。
【0025】
この段階でイオン注入を必要とする素子に対しては、第2のゲート側壁8をマスクとして自己整合的にイオン注入を行う。これによって、本例では、図6(a)に示すように、狭スペース素子の高不純物濃度のソース・ドレイン領域(図14中のS2,D2 )を形成する。この時、イオン注入を行わない図6(b),(c) に示す広スペース素子領域はフォトレジスト(図示せず)によりカバーしておき、前記イオン注入後に前記フォトレジストを除去する。
【0026】
次に、図7に示すように、ウェットエッチングにより第2のゲート側壁8を除去した後、図8に示すように、第2のゲート側壁8とは異なる膜厚の第5の絶縁膜(例えばシリコン酸化膜)をCVD法により堆積し、第3の絶縁膜7に対して選択比のあるRIE法によりエッチバックし、第2のゲート側壁8とは異なる膜厚の第3のゲート側壁9を形成する。この時、図8(a) に示すように、狭スペース素子間は、前記第3のゲート側壁9を形成するために堆積した第5の絶縁膜で埋まってしまうが、後工程で第3のゲート側壁9を除去する際に同時に取り除かれるので、さらに後工程において微細なコンタクトホールを開口する際の妨げにはならない。
【0027】
この段階でイオン注入を必要とする素子に対しては、第3のゲート側壁9をマスクとして自己整合的にイオン注入を行う。これによって、本例では、図8(b),(c) に示すように広スペース素子の高不純物濃度のソース・ドレイン領域(図14中のS2,D2 )を形成する。この時、図8(a) に示すようにイオン注入を行わない狭スペースMOS素子領域はフォトレジスト(図示せず)によりカバーしておき、前記イオン注入後に前記フォトレジストを除去する。
【0028】
次に、図9に示すように、ウェットエッチングにより第3のゲート側壁9を除去すると同時に、前記第3のゲート側壁9を形成するための第5の絶縁膜を堆積した際に前記狭スペース素子間に埋まっている第5の絶縁膜を除去する。
【0029】
次に、図10に示すように第6の絶縁膜10を堆積する。この絶縁膜10は、後工程で形成される第1の層間絶縁膜11の平坦化をCMP法で行う場合のCMPストッパー材、および、狭スペース素子のゲート電極に自己整合的に微細なコンタクトホールを開口する際のエッチングストッパー材として用いるものであり、例えばCVD法によりシリコン窒化膜を堆積する。
【0030】
次に、図11に示すように、第1の層間絶縁膜11を堆積し、前記絶縁膜10をストッパーとしてCMP法により平坦化を行う。そして、図12に示すように、第2の層間絶縁膜12を堆積した後、フォトレジスト13を塗布してパターニングし、コンタクトホール開口用の開口14を形成する。
【0031】
次に、図13に示すように、第6の絶縁膜10および第1のゲート側壁6に対して選択比の高いRIE法により、第2の層間絶縁膜12および第1の層間絶縁膜11をエッチングして開口15を形成する。
【0032】
次に、前記フォトレジスト13を除去した後、図14に示すように、第1の層間絶縁膜11の開口底面部の絶縁膜10、7および5に対して選択比の低いRIE法により、それらをエッチング除去してコンタクトホールを形成する。その後、コンタクトホールを通じて前記ソース・ドレイン領域の一部にコンタクトするコンタクト導電部(図示せず)が形成される。
【0033】
以上説明したように第1の実施形態の製造工程では、狭スペース素子と広スペース素子を有する半導体装置を製造する際、狭スペース素子のゲート電極間を埋めてしまうことなくゲート電極に薄い第2のゲート側壁8を形成し、これをマスクとして狭スペース素子に最適なソース・ドレイン領域を形成するためのイオン注入を行った後に第2のゲート側壁8を除去する。
【0034】
この後、薄い絶縁膜7の上に厚い第3のゲート側壁9を形成し、これをマスクとして広スペース素子に最適なソース・ドレイン領域を形成するためのイオン注入を行う。この後、第3のゲート側壁9を除去する際、狭スペース素子のゲート電極間に埋まっている第5の絶縁膜(ゲート側壁材)も同時に除去する。
【0035】
上記した第1の実施形態の製造工程によれば、ゲート側壁8、9の膜厚を変えているので、狭スペース素子および広スペース素子のそれぞれに最適なソース・ドレイン領域を形成するためのイオン注入をゲート側壁に自己整合的に行うことができる。
【0036】
しかも、第3のゲート側壁9を除去する際、狭スペース素子のゲート電極間に埋まっている第5の絶縁膜(ゲート側壁材)も同時に除去するので、狭スペース素子のゲート電極に自己整合的に微細なコンタクトホール15を開口することが可能になる。
【0037】
また、図6に示したように第2のゲート側壁8を形成するための第4の絶縁膜を堆積する際、第1のゲート側壁6上に第3の絶縁膜7が斜めに存在するので、ゲート側壁上に第4の絶縁膜を堆積し易く、結果として、第2のゲート側壁8を形成し易いという利点がある。
【0038】
しかも、上記第3の絶縁膜7の膜厚を選択的に設定することにより、第2のゲート側壁8をマスクとしてイオン注入する領域のゲート電極からの距離を任意に設定することが可能になる。
【0039】
上記した第1の実施形態の製造工程により形成された図14の半導体装置は、第1のゲート側壁6を含むゲート電極上に形成された第3の絶縁膜7が存在している点に特徴があり、この第3の絶縁膜7の存在により、前述したようにゲート側壁上に第4の絶縁膜を堆積し易く、結果として、第2のゲート側壁8を形成し易いという利点がある。
【0040】
即ち、図14に示した半導体装置は、半導体基板1上にゲート絶縁膜2を介して形成され、狭いゲート電極間隔を有する複数のMOS素子のゲート電極3および広いゲート電極間隔を有する複数のMOS素子のゲート電極3と、前記ゲート電極上に薄く形成された第1のゲート絶縁膜5と、前記ゲート電極の側壁に形成された第1のゲート側壁6と、前記第1のゲート側壁を含む半導体基板上に薄く形成された第3の絶縁膜7と、前記半導体基板の表層部で前記狭いゲート電極間隔を有するMOS素子のゲート電極下の領域を挟んで形成された不純物拡散層からなる第1のソース・ドレイン領域S2,D2 と、前記半導体基板の表層部で前記広いゲート電極間隔を有するMOS素子のゲート電極下の領域を挟んで形成された不純物拡散層からなる第2のソース・ドレイン領域S2,D2 と、前記第3の絶縁膜を含む半導体基板上に堆積された第6の絶縁膜10と、前記第6の絶縁膜10上に堆積された後に平坦化された第1の層間絶縁膜11と、前記第1の層間絶縁膜を含む半導体基板上に堆積された第2の層間絶縁膜12とを具備し、前記第2の層間絶縁膜12、第1の層間絶縁膜11、第6の絶縁膜10、第3の絶縁膜7および第1の絶縁膜5には、前記第1のソース・ドレイン領域S2,D2 の一部に対応して前記狭いゲート電極間隔を有するMOS素子のゲート電極間にコンタクトホール15が開口されるとともに、前記第2のソース・ドレイン領域S2,D2 の一部に対応してコンタクトホール15が開口されていることを特徴とするものである。この場合、第3の絶縁膜7上に堆積されたCMPストッパー材およびエッチングストッパー材としての第6の絶縁膜10の膜厚は、その役割を果たすために第3の絶縁膜7の膜厚より厚く形成されていることが望ましい。
【0041】
なお、第1の実施形態では、3種類の膜厚のゲート側壁6、8、9を形成した場合について説明したが、3種類以上の膜厚のゲート側壁を形成する場合でも同様に考えることができることは明らかである。この場合、前記広いゲート電極間隔を有する複数のMOS素子を形成する工程は、ゲート電極間隔が異なる複数種類のMOS素子を形成し、前記第3のゲート側壁9を形成してからそれをエッチング除去するまでの工程は、広いゲート電極間隔を有する複数種類のMOS素子に対応して複数回実施し、この複数回の実施で形成される複数種類の第3のゲート側壁9の膜厚をそれぞれ異ならせればよい。
【0042】
<第2の実施形態>
図15乃至図26は、本発明の第2の実施形態として、NOR型不揮発性メモリの製造方法の主要な工程における断面構造を示している。ここで、図15〜図22において、(a) は狭スペース素子としてセルトランジスタが形成されたメモリセル領域、(b) は広スペース素子として例えばNMOSトランジスタが形成された第1の周辺回路領域、(c) は広スペース素子として例えばPMOSトランジスタが形成された第2の周辺回路領域を示している。図23〜図26において、(a) はメモリセル領域、(b) は周辺回路領域を1つに纏めて示している。
【0043】
まず、図15(a) に示すように、メモリセル領域には、半導体基板100上に第1のゲート酸化膜101を形成し、その上に浮遊ゲート102、ゲート間絶縁膜103、制御ゲート電極104およびその低抵抗化のための電極材105を形成する。この際、ゲート加工のマスク材として絶縁膜106を形成する。
【0044】
また、第1の周辺回路領域には、半導体基板100上にはゲート酸化膜107を形成し、その上にゲート電極108およびその低抵抗化のための電極材105を形成する。この際、ゲート加工のマスク材として絶縁膜106を形成する。
【0045】
また、第2の周辺回路領域においても、第1の周辺回路領域(例えばNMOS領域)と同様の構造を形成する。
【0046】
次に、メモリセル領域と第1の周辺回路領域にLDD構造のソース・ドレインを形成するために、その領域におけるゲート電極をマスクとして自己整合的にイオン注入を行い、低不純物濃度のソース・ドレイン領域を形成する。この時、イオン注入を行わない第2の周辺回路領域などの領域はフォトレジスト117によりカバーしておく。
【0047】
次に、前記フォトレジスト117を除去し、図16に示すように、薄い絶縁膜、例えばシリコン酸化膜109をCVD法により堆積した後、薄い第2の絶縁膜(例えばシリコン窒化膜)をCVD(化学気相成長)法により堆積し、それをRIE法によりエッチバックして第1のゲート側壁110を形成する。
【0048】
次に、図17に示すように、第3の絶縁膜111(例えばシリコン窒化膜)をCVD法により堆積した後、さらに、第4の絶縁膜(例えばシリコン酸化膜)をCVD法により堆積し、これを第3の絶縁膜111に対して選択比の高いRIE法によりエッチバックして第2のゲート側壁112を形成する。
【0049】
次に、図18に示すように、メモリセル領域および第1の周辺回路領域をフォトレジスト117によりカバーし、第2の周辺回路領域にLDD構造のソース・ドレインを形成するために、その領域における第2のゲート側壁112をマスクとして自己整合的にイオン注入を行い、低不純物濃度のソース・ドレイン領域を形成する。
【0050】
次に、図19に示すように、前記フォトレジスト117を除去した後、今度は第2の周辺回路領域を新たなフォトレジスト117によりカバーし、メモリセル領域および第1の周辺回路領域における第2のゲート側壁112をマスクとして自己整合的にイオン注入を行い、高不純物濃度のソース・ドレイン領域
を形成する。この後、前記フォトレジスト117を除去する。
【0051】
次に、前記第2のゲート側壁112をウェットエッチングにより除去した後、図20に示すように、第5の絶縁膜(例えばシリコン酸化膜)113をCVD法により堆積し、これを前記第3の絶縁膜111に対して選択比の高いRIE法によりエッチバックし、第2のゲート側壁112の膜厚とは異なる膜厚の第3のゲート側壁113を形成する。
【0052】
この時、セルトランジスタのゲート間は前記第5の絶縁膜113により埋まってしまうが、後工程で図22に示すように、第3のゲート側壁113を除去する際に同時に取り除かれるので、後工程で微細なコンタクトホールを開口する際に妨げにはならない。
【0053】
次に、図21に示すように、メモリセル領域および第1の周辺回路領域をフォトレジスト117によりカバーし、第2の周辺回路領域における第3のゲート側壁113をマスクとして自己整合的にイオン注入を行い、高不純物濃度のソース・ドレイン領域を形成する。この後、前記フォトレジスト117を除去する。
【0054】
次に、前記第3のゲート側壁113をウェットエッチングにより除去した後、図22に示すように、後工程で堆積される第1の層間絶縁膜116の平坦化をCMP法で行う場合のCMPストッパー材になるとともに、メモリセル領域および第1の周辺回路領域のゲート間に自己整合的に微細なコンタクトホールを開口する場合のエッチングストッパー材になる第6の絶縁膜114(例えばシリコン窒化膜)をCVD法により堆積する。
【0055】
このように、ゲート側壁112、113の膜厚を変えることにより、ゲート間スペースの狭いメモリセル間を側壁材で埋めてしまうことなく、メモリセル領域のセルトランジスタ、第1の周辺回路領域のNMOSトランジスタ、第2の周辺回路領域のPMOSトランジスタにそれぞれ最適なソース・ドレインを形成するためのイオン注入を各側壁に自己整合的に行うことができる。
【0056】
次に、図23に示すように、第1の層間絶縁膜115を堆積し、前記第6の絶縁膜114をストッパーとしてCMP法により平坦化を行った後、第2の層間絶縁膜116を堆積する。
【0057】
次に、図24に示すように、フォトレジスト117を塗布し、コンタクトホール開口部118をパターニングする。
【0058】
次に、図25に示すように、第2の層間絶縁膜116および第1の層間絶縁膜115とメモリセルのゲート間の第3のゲート側壁113にホール119を開口するために、第3の絶縁膜111および第1のゲート側壁110に対して選択比の高いRIE法によりエッチングを行う。
【0059】
次に、図26に示すように、前記フォトレジスト117を除去した後、ホール119の底面部(基板上)の第6の絶縁膜114、第3の絶縁膜111および酸化膜109に対して選択比の低いRIE法によりそれらをエッチング除去し、コンタクトホール120を形成する。
【0060】
以上説明したように第2の実施形態によれば、狭スペース素子(例えばセルトランジスタ)と広スペース素子(例えば周辺回路トランジスタ)を有する半導体装置を製造する際、ゲート電極に薄いゲート側壁を形成した後、薄い絶縁膜を堆積し、その絶縁膜上にさらに厚いゲート側壁を形成し、この厚いゲート側壁をマスク材として広スペース素子に最適なソース・ドレイン領域を形成するためのイオン注入を行った後に除去する。これにより、狭スペース素子間をゲート側壁材で埋めることなく、広スペース素子に最適な厚いゲート膜厚の側壁を形成し、ソース・ドレイン領域を形成するためのイオン注入を行うことができる。
【0061】
また、狭スペース素子間に微細なコンタクトホールを開口する時のエッチングストッパーとして、前述した薄いゲート側壁と堆積した薄い絶縁膜を使用することができる。
【0062】
【発明の効果】
上述したように本発明の半導体装置およびその製造方法によれば、狭スペースのMOS素子と広スペースのMOS素子にそれぞれ最適な膜厚のゲート側壁を形成してそれぞれのソース・ドレイン領域のイオン注入を行うことができる。
【0063】
また、狭スペースのMOS素子と広スペースのMOS素子を有する半導体装置の製造に際して狭スペース素子のゲート側壁に自己整合的に微細なコンタクトホールの開口を容易に行うことができる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体装置の製造工程の一部を示す断面図。
【図2】図1に続く工程を示す断面図。
【図3】図2に続く工程を示す断面図。
【図4】図3に続く工程を示す断面図。
【図5】図4に続く工程を示す断面図。
【図6】図5に続く工程を示す断面図。
【図7】図6に続く工程を示す断面図。
【図8】図7に続く工程を示す断面図。
【図9】図8に続く工程を示す断面図。
【図10】図9に続く工程を示す断面図。
【図11】図10に続く工程を示す断面図。
【図12】図11に続く工程を示す断面図。
【図13】図12に続く工程を示す断面図。
【図14】図13に続く工程を示す断面図。
【図15】本発明の第2の実施形態に係る半導体装置の製造工程の一部を示す断面図。
【図16】図15に続く工程を示す断面図。
【図17】図16に続く工程を示す断面図。
【図18】図17に続く工程を示す断面図。
【図19】図18に続く工程を示す断面図。
【図20】図19に続く工程を示す断面図。
【図21】図20に続く工程を示す断面図。
【図22】図21に続く工程を示す断面図。
【図23】図22に続く工程を示す断面図。
【図24】図23に続く工程を示す断面図。
【図25】図24に続く工程を示す断面図。
【図26】図25に続く工程を示す断面図。
【図27】従来の半導体装置の製造途中を示す断面図。
【符号の説明】
1…半導体基板、
2…ゲート酸化膜、
3…ゲート電極、
5…薄い酸化膜(第1の絶縁膜)、
6…第1のゲート側壁(第2の絶縁膜)、
7…第3の絶縁膜、
8…第2のゲート側壁(第4の絶縁膜)、
9…第3のゲート側壁(第5の絶縁膜)、
10…第6の絶縁膜、
11…第1の層間絶縁膜、
12…第2の層間絶縁膜、
15…コンタクトホール、
S1,D1 …MOS素子の低不純物濃度のソース・ドレイン領域、
S2,D2 …MOS素子の高不純物濃度のソース・ドレイン領域。
Claims (13)
- 半導体基板上にゲート絶縁膜を介して狭いゲート電極間隔を有する複数のMOS素子のゲート電極および広いゲート電極間隔を有する複数のMOS素子のゲート電極を形成する工程と、
前記MOS素子を含む半導体基板上に第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に第2の絶縁膜を堆積した後に異方性エッチングを行って前記MOS素子のゲート電極の側壁に第1のゲート側壁を形成する工程と、
前記第1のゲート側壁形成後の半導体基板上の全面に第3の絶縁膜を薄く堆積する工程と、
前記第3の絶縁膜上に第4の絶縁膜を堆積した後に異方性エッチングを行って前記MOS素子のゲート電極の側壁に第2のゲート側壁を形成する工程と、
前記MOS素子群のうちの一部に対応する前記第2のゲート側壁をマスクとして自己整合的にイオン注入を行い、当該MOS素子のソース・ドレイン領域となる不純物拡散層を形成する工程と、
前記第2のゲート側壁をエッチング除去した後、前記第3の絶縁膜上に第5の絶縁膜を堆積した後に異方性エッチングを行って前記ゲート電極間隔が広いMOS素子のゲート電極の側壁に第3のゲート側壁を形成する工程と、
前記第3のゲート側壁をマスクとして自己整合的に拡散層領域にイオン注入を行ってゲート電極間隔が広いMOS素子のソース・ドレイン領域となる不純物拡散層を形成する工程と、
前記第3のゲート側壁をエッチング除去するとともに、狭いゲート電極間隔を有する複数のMOS素子のゲート電極間に埋まっている前記第5の絶縁膜を同時にエッチング除去する工程と、
この後、前記第3の絶縁膜上に第6の絶縁膜を堆積する工程と、
前記第6の絶縁膜上に第1の層間絶縁膜を堆積した後に平坦化する工程と、
前記平坦化後の前記半導体基板上の全面に第2の層間絶縁膜を堆積する工程と、 前記第2の層間絶縁膜および第1の層間絶縁膜を前記MOS素子のソース領域またはドレイン領域の一部に対向して選択的にエッチング除去して開口し、さらにその開口底部の前記第6の絶縁膜、第3の絶縁膜および第1の絶縁膜をエッチング除去してコンタクトホールを開口する工程
とを具備することを特徴とする半導体装置の製造方法。 - 前記第1のゲート側壁、第2のゲート側壁および第3のゲート側壁のうち、少なくとも1つのゲート側壁の膜厚を他のゲート側壁の膜厚とは異なるように形成することを特徴とする請求項1記載の半導体装置の製造方法。
- 前記ゲート電極間隔が狭い素子に対して前記第2のゲート側壁をマスクとして自己整合的にイオン注入を行う工程を実施し、
前記第3のゲート側壁を形成する際、その膜厚を第2のゲート側壁の膜厚より厚く形成し、
前記ゲート電極間隔が広い素子に対して前記第3のゲート側壁をマスクとして自己整合的にイオン注入を行う工程を実施する
ことを特徴とする請求項2記載の半導体装置の製造方法。 - 前記ゲート電極間隔が狭い素子および一部のゲート電極間隔が広い素子に対して前記第2のゲート側壁をマスクとして自己整合的にイオン注入を行う工程を実施し、
前記第3のゲート側壁を形成する際、その膜厚を第2のゲート側壁の膜厚より厚く形成し、
前記ゲート電極間隔が広い素子の一部に対して前記第3のゲート側壁をマスクとして自己整合的にイオン注入を工程を実施する
ことを特徴とする請求項2記載の半導体装置の製造方法。 - 前記ゲート電極間隔が狭いMOS素子のソース・ドレイン領域の一部に対応してコンタクトホールを開口する際、前記第6の絶縁膜、第3の絶縁膜および第1のゲート側壁をエッチングストッパーとして自己整合的にコンタクトホールを開口することを特徴とする請求項1乃至4のいずれか1つに記載の半導体装置の製造方法。
- 前記第1の層間絶縁膜を平坦化する際、前記第6の絶縁膜および第3の絶縁膜をエッチングストッパーとして行うことを特徴とする請求項1乃至5のいずれか1つに記載の半導体装置の製造方法。
- 前記第3の絶縁膜は、前記第2のゲート側壁を形成するための第4の絶縁膜に対してエッチングの選択比が大きく、
前記第3の絶縁膜は、前記第3のゲート側壁を形成するための第5の絶縁膜に対してエッチングの選択比が大きい
ことを特徴とする請求項1乃至6のいずれか1つに記載の半導体装置の製造方法。 - 前記第1のゲート側壁、第3の絶縁膜および第6の絶縁膜はそれぞれシリコン窒化膜であり、前記第2のゲート側壁および第3のゲート側壁の絶縁膜はそれぞれシリコン酸化膜であるることを特徴とする請求項1乃至7のいずれか1つに記載の半導体装置の製造方法。
- 前記複数のMOS素子のうちでLDD構造を持たせるMOS素子がある場合には、当該MOS素子のゲート電極をマスクとして自己整合的にイオン注入を行って当該MOS素子のソース・ドレイン領域に対応して不純物濃度が薄い拡散層を形成する工程
をさらに具備することを特徴とする請求項1乃至8のいずれか1つに記載の半導体装置の製造方法。 - 前記広いゲート電極間隔を有する複数のMOS素子を形成する工程は、ゲート電極間隔が異なる複数種類のMOS素子を形成し、
前記第3のゲート側壁を形成してからそれをエッチング除去するまでの工程は、前記広いゲート電極間隔を有する複数種類のMOS素子に対応して複数回実施し、 前記複数回の実施で形成される複数種類の前記第3のゲート側壁の膜厚はそれぞれ異なることを特徴とする請求項1乃至9のいずれか1つに記載の半導体装置の製造方法。 - 半導体基板上にゲート絶縁膜を介して形成され、狭いゲート電極間隔を有する複数のMOS素子のゲート電極および広いゲート電極間隔を有する複数のMOS素子のゲート電極と、
前記ゲート電極を含む半導体基板上に薄く形成された第1の絶縁膜と、
前記ゲート電極の側壁に形成された第1のゲート側壁と、
前記第1のゲート側壁を含むゲート電極上に形成された第3の絶縁膜と、
前記半導体基板の表層部で前記狭いゲート電極間隔を有するMOS素子のゲート電極下の領域を挟んで形成された不純物拡散層からなる第1のソース・ドレイン領域と、
前記半導体基板の表層部で前記広いゲート電極間隔を有するMOS素子のゲート電極下の領域を挟んで形成された不純物拡散層からなる第2のソース・ドレイン領域と、
前記第3の絶縁膜を含む半導体基板上に堆積された第6の絶縁膜と、
前記第6の絶縁膜上に堆積された後に平坦化された第1の層間絶縁膜と、
前記第1の層間絶縁膜を含む半導体基板上に堆積された第2の層間絶縁膜と、
を具備し、前記第2の層間絶縁膜、第1の層間絶縁膜、第6の絶縁膜、第3の絶縁膜および第1の絶縁膜には、前記第1のソース・ドレイン領域の一部に対応して前記狭いゲート電極間隔を有するMOS素子のゲート電極間にコンタクトホールが開口されるとともに、前記第2のソース・ドレイン領域の一部に対応してコンタクトホールが開口されていることを特徴とする半導体装置。 - 前記第6の絶縁膜の膜厚は、前記第3の絶縁膜の膜厚より厚く形成されていることを特徴とする請求項11記載の半導体装置。
- 前記狭いゲート電極間隔を有する複数のMOS素子は不揮発性半導体装置におけるメモリセルトランジスタであり、前記広いゲート電極間隔を有する複数のMOS素子は不揮発性半導体装置における周辺回路トランジスタであることを特徴とする請求項11または12記載の半導体装置。
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