KR20050045697A - 반도체 소자의 전계 효과 트랜지스터의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 전계 효과 트랜지스터의 형성 방법을 제공한다. 이 방법은 채널 도핑 불순물 이온들을 주입하고, 열 공정을 수행하여 매몰 절연 베리어 상의 활성층에 축적 확산층을 형성한다. 매몰 절연 베리어와 소정부분 중첩되도록 게이트 패턴을 형성하고, 게이트 패턴 양측의 활성층에 소오스/드레인 영역을 형성한다. 이때, 게이트 패턴과 중첩된 메몰 절연 베리어의 일부분 상의 축적 확산층은 할로우 영역이다. 이로써, 소오스/드레인 영역간의 펀치스루 특성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히,반도체 소자의 전계 효과 트랜지스터의 형성 방법에 관한 것이다.
통상적으로, 반도체 소자의 전계 효과 트랜지스터는 기판 내에 형성되되, 서로 이격된 소오스 영역 및 드레인 영역과, 상기 소오스 영역과 드레인 영역 사이의 채널 영역 상부에 형성된 게이트 전극을 포함한다. 상기 소오스/드레인 영역들은 불순물들이 도핑된 불순물확산층으로 형성되고, 상기 게이트 전극과 상기 채널 영역 사이에는 게이트 산화막이 개재된다.
반도체 소자의 고집적화 경향에 따라, 상기 전계 효과 트랜지스터의 특성을 악화시키는 펀치스루 특성(punch-through characteristic)의 열화가 심화되고 있다. 상기 펀치스루 특성의 열화는 상기 전계 효과 트랜지스터를 갖는 반도체 소자의 신뢰성을 악화시킬 수 있다. 상기 펀치스루 특성은 상기 소오스 영역 및 드레인 영역간의 펀치스루 전압의 정도를 나타내는 특성이다. 상기 전계 효과 트랜지스터가 엔모스 전계 효과 트랜지스터일 경우, 상기 펀치스루 전압이 높을수록 상기 펀치스루 특성은 향상된다. 상기 펀치스루 전압이란 상기 전계 효과 트랜지스터가 턴오프(turn off)된 상태에서, 상기 소오스 영역 및 드레인 영역간을 전기적으로 도통시키는 드레인 전압을 말한다. 상기 펀치스루 특성의 열화는 상기 소오스 영역 및 드레인 영역간의 거리가 좁아질수록 심화된다. 따라서, 반도체 소자의 고집적화가 심화되고 있는 현 상황에서, 상기 전계 효과 트랜지스터의 펀치스루 특성을 향상시키기 위한 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 향상된 펀치스루 특성을 갖는 전계 효과 트랜지스터의 형성 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화에 적합한 전계 효과 트랜지스터의 형성 방법을 제공하는 데 있다.
상술한 기술적 과제 및 다른 기술적 과제를 해결하기 위하여, 본 발명은 모스 트랜지스터의 형성 방법을 제공한다. 이 방법은 기판 상에 형성된 희생 반도체층 상에 형성되되, 그것의 일부분이 상기 희생 반도체층을 관통하여 상기 기판과 접속하는 활성층을 형성하는 단계를 포함한다. 상기 활성층 및 희생 반도체층을 연속적으로 패터닝하여 내측벽에 상기 희생 반도체층을 노출시키고, 활성영역을 한정하는 트렌치를 형성한다. 상기 노출된 희생 반도체층을 선택적으로 제거하여 빈 영역을 형성한다. 상기 빈 영역을 채우는 매몰 절연 베리어와, 상기 트렌치를 채우는 소자분리막을 형성한다. 상기 활성영역에 채널 도핑 불순물 이온들을 주입하고, 상기 기판에 열 공정을 수행하여 상기 활성층의 기판에 연결된 부분보다 높은 불순물 농도를 갖는 축적 확산층을 상기 매몰 절연 베리어 상에 형성한다. 상기 활성영역을 가로지르되, 일측이 상기 매몰 절연 베리어의 일측과 중첩되는 게이트 패턴을 형성한다. 상기 게이트 패턴 양측의 상기 활성영역에 제1 소오스/드레인 불순물 이온들을 주입하여 소오스/드레인 영역을 형성한다. 이때, 상기 매몰 절연 베리어의 상기 게이트 패턴과 중첩된 부분 상에 위치한 상기 축적 확산층은 할로우 영역이다.
구체적으로, 상기 희생 반도체층 및 활성층을 형성하는 방법은 기판 상에 제1 에피택시얼 성장 공정으로 희생 반도체층을 형성하는 단계, 상기 희생 반도체층 상에 제2 에피택시얼 성장 공정으로 하부 반도체층을 형성하는 단계, 상기 하부 반도체층 및 희생 반도체층을 연속적으로 패터닝하여 상기 기판의 소정영역을 노출시키는 그루브를 형성하는 단계 및, 상기 기판 전면에 제3 에피택시얼 성장 공정으로 상기 그루브를 채우는 상부 반도체층을 형성하는 단계를 포함할 수 있다. 이때, 상기 하부 및 상부 반도체층들은 상기 활성층을 구성하고, 상기 희생 반도체층은 상기 기판 및 활성층에 대하여 식각선택비를 갖는 반도체 물질로 형성하는 것이 바람직하다. 이 경우에, 상기 기판은 실리콘 기판이고, 상기 희생 반도체층은 실리콘-게르마늄으로 형성하고, 상기 활성층은 실리콘으로 형성하는 것이 바람직하다. 상기 그루브를 형성하는 방법은 상기 하부 반도체층 상에 하드마스크막을 형성하는 단계를 포함할 수 있다. 상기 하드마스크막을 패터닝하여 상기 하부 반도체층의 소정영역을 노출시키는 오프닝을 형성하고, 상기 오프닝 측벽에 측벽 스페이서를 형성한다. 상기 하드마스크막 및 측벽 스페이서를 마스크로 사용하여 상기 하부 반도체층 및 희생 반도체층을 연속적으로 식각하여 상기 그루브를 형성한다. 상기 채널 도핑 불순물들은 제1 도전형의 불순물들이고, 상기 제1 소오스/드레인 불순물들은 제2 도전형의 불순물들인 것이 바람직하다. 상기 게이트 패턴 양측벽에 게이트 스페이서를 형성하는 단계와, 상기 게이트 패턴 및 게이트 스페이서를 마스크로 사용하여 제2 소오스/드레인 불순물 이온들을 주입하는 단계를 더 수행할 수 있다. 상기 제2 소오스/드레인 불순물들은 상기 제1 소오스/드레인 불순물들과 동일한 도전형인 것이 바람직하다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 9는 본 발명의 실시예에 따른 전계 효과 트랜지스터의 형성 방법을 설명하기 위한 평면도들이다.
도 1 및 도 2를 참조하면, 반도체기판(100, 이하, 기판이라고 함) 상에 제1 에피택시얼 성장 공정을 수행하여 희생 반도체층(102)을 형성한다. 상기 희생 반도체층(102)은 상기 기판(100)에 대하여 식각선택비를 갖는 반도체 물질로 형성하는 것이 바람직하다. 예를 들면, 상기 기판(100)은 실리콘 기판을 사용하고, 상기 희생 반도체층(102)은 실리콘-게르마늄으로 형성하는 것이 바람직하다. 상기 실리콘-게르마늄은 상기 실리콘 기판에 대하여 식각선택비를 갖는다.
상기 희생 반도체층(102)을 갖는 기판 전면에 제2 에피택시얼 성장 공정을 수행하여 하부 반도체층(104)을 형성한다. 상기 하부 반도체층(104)은 상기 희생 반도체층(102)에 대하여 식각선택비를 갖는 것이 바람직하다. 예컨대, 상기 하부 반도체층(104)은 상기 기판(100)과 동일한 물질인 실리콘층으로 형성하는 것이 바람직하다.
상기 하부 반도체층(104) 상에 제1 하드마스크막(106)을 형성하고, 상기 제1 하드마스크막(106)을 패터닝하여 상기 제1 반도체층(104)의 소정영역을 노출시키는 오프닝을 형성한다. 상기 제1 하드마스크막(106)은 상기 하부 반도체층(104), 희생 반도체층(102) 및 기판(100)에 대하여 식각선택비를 갖는 물질로 형성한다. 예를 들면, 상기 제1 하드마스막(106)은 실리콘 질화막으로 형성할 수 있다.
이어서, 상기 오프닝의 측벽에 측벽 스페이서(108)를 형성한다. 상기 측벽 스페이서(108)는 상기 하부 반도체층(104), 희생 반도체층(102) 및 기판(100)에 대하여 식각선택비를 갖는 물질로 형성한다. 예를 들면, 상기 측벽 스페이서(108)는 실리콘 질화막으로 형성할 수 있다.
상기 제1 하드마스크막(106) 및 측벽 스페이서(108)를 식각 마스크로 사용하여 상기 하부 반도체층(104) 및 희생 반도체층(102)을 연속적으로 식각하여 상기 기판(100)의 소정영역을 노출시키는 그루브(110)를 형성한다. 상기 그루브(110) 형성시, 상기 희생 반도체층(102)은 상기 기판(100)에 대하여 식각선택비를 가짐으로써, 상기 노출된 기판(100)의 리세스되는 량을 최소화할 수 있다.
상기 제1 하드마스크막(106)의 오프닝 폭이 포토리소그라피 공정이 정의할 수 있는 최소 선폭으로 형성될 경우, 상기 측벽 스페이서(108)로 인하여, 상기 그루브(110)의 폭은 포토리소그라피 공정이 정의할 수 있는 최소 선폭에 비하여 작게 형성할 수 있다. 경우에 따라, 상기 측벽 스페이서(108)를 형성하는 단계는 생략될 수도 있다.
이어서, 상기 제1 하드마스크막(106) 및 측벽 스페이서(108)를 제거하여 상기 하부 반도체층(104)을 노출시킨다.
상기 노출된 하부 반도체층(104)을 갖는 기판(100) 전면 상에 제3 에피택시얼 성장 공정을 수행하여 상부 반도체층(112)을 형성한다. 상기 상부 반도체층(112)은 상기 그루브(110)를 채우도록 형성되는 것이 바람직하다. 이에 따라, 상기 상부 반도체층(112)은 상기 하부 반도체층(104) 및 상기 기판(100)을 접속시킨다. 상기 상부 반도체층(112)은 상기 희생 반도체층(102)에 대하여 식각선택비를 갖는 물질인 것이 바람직하다. 또한, 상기 상부 반도체층(112)은 상기 하부 반도체층(104)과 동일한 물질로 형성하는 것이 바람직하다. 예를 들면, 상기 상부 반도체층(112)은 실리콘층으로 형성되는 것이 바람직하다. 상기 하부 및 상부 반도체층들(104,112)은 활성층(114)을 구성한다.
상기 활성층(114)을 갖는 기판(100)에 선택적으로 웰 불순물 이온들을 주입하여 웰(well, 미도시함)을 형성할 수 있다. 상기 웰은 제1 도전형의 불순물들로 도핑된다. 본 실시예에 따른 전계 효과 트랜지스터가 엔모스 전계 효과 트랜지스터일 경우, 상기 웰은 p형 불순물들로 도핑된다. 이와는 반대로, 상기 전계 효과 트랜지스터가 피모스 전계 효과 트랜지스터일 경우, 상기 웰은 n형 불순물들로 도핑된다.
도 3 및 도 4를 참조하면, 상기 활성층(114) 상에 제2 하드마스크막(116)을 형성한다. 상기 제2 하드마스크막(116)은 상기 활성층(114), 희생 반도체층(102) 및 기판(100)에 대하여 식각선택비를 갖는 물질로 형성한다. 예를 들면, 상기 제2 하드마스크막(116)은 실리콘 질화막으로 형성할 수 있다.
상기 제2 하드마스크막(116), 활성층(114), 희생 반도체층(102) 및 기판(100)을 연속적으로 패터닝하여 활성영역을 한정하는 트렌치(118)를 형성한다. 이때, 상기 트랜치(118)의 측벽에는 상기 희생 반도체층(102)이 노출된다.
상기 노출된 희생 반도체층(102)을 선택적으로 제거하여 빈 영역(120)을 형성한다. 상기 빈 영역(120)은 활성층(114)의 기판(100)에 연결된 부분(a)의 양측에 형성된다. 이때, 상기 활성층(114)은 상기 기판(100)에 연결된 부분(a)에 의하여 상기 기판(100)에 지지된다. 상기 노출된 희생 반도체층(102)은 습식식각으로 제거되는 것이 바람직하다.
도 5 및 도 6을 참조하면, 상기 기판(100) 전면에 상기 트렌치(118) 및 빈 영역(120)을 채우는 소자 분리 절연막(122)을 형성한다. 이때, 상기 빈 영역(120)을 채우는 소자 분리 절연막(122)은 매몰 절연 베리어(122a)에 해당한다. 상기 소자분리 절연막(122)은 화학기상 증착법 또는 스핀 코팅법으로 형성되는 실리콘 산화막들 중에서 선택된 적어도 하나로 형성할 수 있다. 예를 들면, 상기 소자 분리 절연막(122)은 고밀도 플라즈마 산화막, USG막 또는 SOG계열의 물질들 중 하나로 형성할 수 있다.
상기 소자 분리 절연막(122)을 형성하기 전에, 상기 트렌치(118) 및 빈 영역(120)을 갖는 기판(100) 전면에 열산화 공정을 수행하여 열산화막을 형성할 수 있다. 상기 열산화 공정은 상기 트렌치(118)의 바닥면 또는 측벽의 식각 손상을 치유하기 위하여 수행한다. 상기 열산화 공정을 수행할 경우, 상기 매몰 절연 베리어(122a)는 상기 빈 영역(120)의 내벽에 형성된 열산화막을 더 포함할 수 있다. 즉, 상기 매몰 절연 베리어(122a)는 상기 소자 분리 절연막(122)의 일부분으로 형성되거나, 상기 소자분리 절연막(122) 및 열산화막으로 형성될 수 있다.
이어서, 상기 소자 분리 절연막(122)을 상기 제2 하드마스크막(116)의 상부면이 노출될때까지 평탄화시키어 상기 트렌치(118)를 채우는 소자분리막(122b)을 형성한다. 상기 노출된 제2 하드마스크막(116)을 제거하여 상기 활성층(114)의 상부면을 노출시킨다.
상기 노출된 활성층(114)에 채널 도핑 불순물 이온들을 주입한다. 상기 채널 도핑 불순물들은 전계 효과 트랜지스터의 문턱전압을 조절하는 불순물들이다. 상기 채널 도핑 불순물들은 상기 웰 불순물들과 동일한 도전형인 것이 바람직하다. 즉, 상기 전계 효과 트랜지스터가 엔모스 전계 효과 트랜지스터일 경우, 상기 채널 도핑 불순물들은 p형 불순물들일 수 있다. 이와는 반대로, 상기 전계 효과 트랜지스터가 피모스 전계 효과 트랜지스터일 경우, 상기 채널 도핑 불순물들은 n형 불순물들일 수 있다.
이어서, 상기 기판(100)에 열 공정을 수행한다. 상기 열 공정은 700℃ 내지 1200℃ 의 온도에서 수행할 수 있다. 상기 열 공정으로 인하여, 상기 주입된 채널 도핑 불순물들이 활성화됨과 동시에, 상기 매몰 절연 베리어(122a) 상에 축적 확산층(124)이 형성된다. 상기 축적 확산층(124)은 상기 활성층(114)의 기판(100)에 연결된 부분(a)에 비하여 높은 불순물 농도를 갖는다. 이는, 상기 열공정 수행시, 상기 매몰 절연 베리어(122a)가 상기 채널 도핑 불순물들의 일부가 상기 기판(100)으로 확산되는 것을 방지하기 때문이다. 즉, 상기 채널 도핑 불순물들의 일부는 상기 매몰 절연 베리어(122a) 상에 축적되어 상기 축적 확산층(124)이 형성된다. 이와는 다르게, 상기 활성층(114)의 기판(100)에 연결된 부분(a)에 주입된 채널 도핑 불순물들의 일부는 상기 열 공정으로 인하여 상기 기판(100)으로 확산된다. 따라서, 상기 축적 확산층(124)은 상기 활성층(114)의 기판(100)에 연결된 부분(a)에 비하여 높은 불순물 농도를 갖는다.
도 7, 도 8 및 도 9를 참조하면, 상기 축적 확산층(124)을 갖는 기판(100)에 게이트 절연막(126)을 형성한다. 상기 게이트 절연막(126)은 실리콘 산화막, 특히, 열산화막으로 형성할 수 있다. 상기 게이트 절연막(126)을 갖는 기판(100) 전면 상에 게이트 도전막(128) 및 캐핑막(130)을 차례로 형성한다. 상기 게이트 도전막(128)은 도전막인, 도핑된 폴리실리콘, 폴리사이드 또는 도전성 금속 함유 물질로 형성할 수 있다. 상기 도전성 금속 함유 물질은 텅스텐 또는 몰리브덴과 같은 금속, 티타늄질화막, 탄탈늄질화막 또는 텅스텐질화막과 같은 도전성 금속질화막 및, 텅스텐실리사이드와 같은 금속실리사이드 중에 선택된 적어도 하나일 수 있다. 상기 캐핑막(130)은 실리콘 질화막으로 형성할 수 있다.
상기 캐핑막(130), 게이트 도전막(128) 및 게이트 절연막(126)을 연속적으로 패터닝하여 상기 활성영역 상부를 가로지르는 게이트 패턴(132)을 형성한다. 이때, 게이트 패턴(132)의 일측은 상기 매몰 절연 베리어(122a)의 일측과 소정 부분 중첩되도록 형성하는 것이 바람직하다. 상기 게이트 패턴(132)은 포토리소그라피 공정이 정의할 수 있는 최소선폭으로 형성할 수 있다. 이는, 도 2의 그루브(110)가 포토리소그라피 공정이 정의할 수 있는 최소 선폭에 비하여 작은 폭을 갖도록 형성될 수 있기 때문이다. 따라서, 상기 게이트 패턴(132)의 선폭이 포토리소그라피 공정이 정의할 수 있는 최소 선폭으로 형성될지라도, 상기 게이트 패턴(132)과 상기 매몰 절연 베리어(122a)은 중첩되도록 형성할 수 있다.
상기 게이트 패턴(132)은 차례로 적층된 게이트 절연 패턴(126a), 게이트 전극(128a) 및 캐핑 패턴(130a)으로 구성된다. 도 8에서는, 상기 게이트 절연 패턴(126a)이 상기 게이트 전극(128a)과 상기 활성층(114) 사이에만 개재되도록 도시되어 있으나, 상기 게이트 전극(128a) 양측의 상기 활성영역 상에 상기 게이트 절연 패턴(126a)의 일부가 잔존할 수 있다.
상기 게이트 패턴(132)을 마스크로 사용하여 제1 소오스/드레인 불순물 이온들을 주입하여 상기 게이트 패턴(132) 양측의 상기 활성영역 내에 저농도 불순물층(134)을 형성한다. 상기 제1 소오스/드레인 불순물들은 상기 채널 도핑 불순물들과 다른 타입의 불순물들인 것이 바람직하다. 즉, 상기 채널 도핑 불순물들은 제1 도전형이고, 상기 제1 소오스/드레인 불순물들은 제2 도전형인 것이 바람직하다. 예를 들면, 상기 채널 도핑 불순물들이 p형 불순물들일 경우, 상기 제1 소오스/드레인 불순물들은 n형 불순물들일 수 있다. 이와는 반대로, 상기 채널 도핑 불순물들이 n형 불순물들일 경우, 상기 제1 소오스/드레인 불순물들은 p형 불순물들이다.
상기 저농도 불순물층(134)의 하부면은 상기 매몰 절연 베리어(122a)와 접촉하는 것이 바람직하다. 이때, 상기 게이트 패턴(132)과 중첩된 상기 매몰 절연 베리어(122a)의 일부분 상에는 상기 축적 확산층(124)이 잔존한다. 상기 잔존한 축적 확산층(124)은 할로우 영역(124a, halo region)에 해당한다.
이어서, 상기 게이트 패턴(132) 양측벽에 게이트 스페이서(136)을 형성하고, 상기 게이트 패턴(132) 및 게이트 스페이서(136)를 마스크로 사용하여 제2 소오스/드레인 불순물 이온들을 주입하여 고농도 불순물층(138)을 형성한다. 상기 제2 소오스/드레인 불순물들은 상기 제1 소오스/드레인 불순물들과 동일한 도전형 타입이다. 상기 제2 소오스/드레인 불순물 이온들은 상기 제1 소오스/드레인 불순물 이온들에 비하여 높은 도즈(dose)로 주입될 수 있다. 상기 저농도 및 고농도 불순물층들(134,138)은 소오스/드레인 영역(139)에 해당한다. 상기 고농도 불순물층(138)을 형성하는 단계가 생략되어, 상기 소오스/드레인 영역(139)은 상기 저농도 불순물층(134)으로만 구성될 수도 있다.
상술한 구조의 전계 효과 트랜지스터에 있어서, 상기 소오스/드레인 영역(139)의 일측에는 상기 할로우 영역(124a)이 접촉하며, 상기 할로우 영역(124a)은 상기 소오스/드레인 영역들(139) 사이에 배치된다. 상기 할로우 영역(124a)은 상기 활성층(114)의 기판(100)에 연결된 부분(a)에 비하여 높은 불순물 농도를 갖는다. 이에 따라, 상기 소오스/드레인 영역(139)과 상기 할로우 영역(124a)의 정션(junction) 부근에 형성되는 공핍층(depletion region)은 종래에 비하여 감소한다. 특히, 상기 정션을 기준으로 상기 할로우 영역(124a) 내에 형성되는 공핍층의 감소가 두드러진다. 이로 인하여, 상기 소오스/드레인 영역들(139) 간의 펀치스루 특성이 향상된다. 또한, 상기 소오스/드레인 영역(139)의 하부면은 상기 매몰 절연 베리어(122a)와 접촉한다. 이로써, 상기 펀치스루 특성은 더욱 향상될 수 있다.
이에 더하여, 상기 할로우 영역(124a)은 형성하는데 있어서, 상기 할로우 영역(124a)을 위한 추가된 불순물 이온 주입 공정이 요구되지 않는다. 이로 인하여, 상기 추가된 불순물 이온 주입 공정시 발생할 수 있는 활성층(114)의 격자 손상을 방지할 수 있다. 또한, 상기 추가된 불순물 이온 주입 공정으로 발생할 수 있는 상기 소오스/드레인 영역(139)의 불순물들 농도의 변화가 방지된다. 그 결과, 상기 전계 효과 트랜지스터의 특성은 더욱 향상될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 활성층에 문턱전압의 조절을 위한 채널 도핑 불순물 이온들을 주입하고, 열 공정을 수행하여 매몰 절연 베리어 상의 상기 활성층에 축적 확산층을 형성한다. 이어서, 활성층 상에 상기 매몰 절연 베리어의 일측과 소정부분 중첩된 일측을 갖는 게이트 패턴을 형성한다. 이에 따라, 상기 게이트 패턴과 중첩된 상기 메몰 절연 베리어의 일부분 상에 할로우 영역을 형성할 수 있다. 상기 할로우 영역으로 인하여, 상기 게이트 패턴 양측의 소오스/드레인 영역들간의 펀치스루 특성을 향상시킬 수 있다. 그 결과, 보다 고집적화된 전계 효과 트랜지스터를 형성할 수 있다.
또한, 상기 할로우 영역의 형성 방법에는, 추가적인 불순물 이온 주입 공정이 요구되지 않는다. 이로 인하여, 상기 활성층의 격자 손상을 방지할 수 있으며, 상기 소오스/드레인 영역의 농도 변화를 방지할 수 있다.
도 1 내지 도 9는 본 발명의 실시예에 따른 전계 효과 트랜지스터의 형성 방법을 설명하기 위한 평면도들이다.
Claims (6)
- 기판 상에 형성된 희생 반도체층 상에 형성되되, 그것의 일부분이 상기 희생 반도체층을 관통하여 상기 기판과 접속하는 활성층을 형성하는 단계;상기 활성층 및 희생 반도체층을 연속적으로 패터닝하여 내측벽에 상기 희생 반도체층을 노출시키고, 활성영역을 한정하는 트렌치를 형성하는 단계;상기 노출된 희생 반도체층을 선택적으로 제거하여 빈영역을 형성하는 단계;상기 빈영역을 채우는 매몰 절연 베리어와, 상기 트렌치를 채우는 소자분리막을 형성하는 단계;상기 활성영역에 채널 도핑 불순물 이온들을 주입하는 단계;상기 기판에 열공정을 수행하여 상기 활성층의 기판에 연결된 부분보다 높은 불순물 농도를 갖는 축적 확산층을 상기 매몰 절연 베리어 상에 형성하는 단계;상기 활성영역을 가로지르되, 일측이 상기 매몰 절연 베리어의 일측과 중첩되는 게이트 패턴을 형성하는 단계; 및상기 게이트 패턴 양측의 상기 활성영역에 제1 소오스/드레인 불순물 이온들을 주입하여 소오스/드레인 영역을 형성하는 단계를 포함하되, 상기 매몰 절연 베리어의 상기 게이트 패턴과 중첩된 부분 상에 위치한 상기 축적 확산층은 할로우 영역인 것을 특징으로 하는 전계 효과 트랜지스터의 형성 방법.
- 제 1 항에 있어서,상기 희생 반도체층 및 활성층을 형성하는 단계는,기판 상에 제1 에피택시얼 성장 공정으로 희생 반도체층을 형성하는 단계;상기 희생 반도체층 상에 제2 에피택시얼 성장 공정으로 하부 반도체층을 형성하는 단계;상기 하부 반도체층 및 희생 반도체층을 연속적으로 패터닝하여 상기 기판의 소정영역을 노출시키는 그루브를 형성하는 단계; 및상기 기판 전면 상에 제3 에피택시얼 성장 공정으로 상기 그루브를 채우는 상부 반도체층을 형성하는 단계를 포함하되,상기 하부 및 상부 반도체층들은 상기 활성층을 구성하고, 상기 희생 반도체층은 상기 기판 및 활성층에 대하여 식각선택비를 갖는 반도체 물질로 형성하는 것을 특징으로 하는 전계 효과 트랜지스터의 형성 방법.
- 제 2 항에 있어서,상기 그루브를 형성하는 단계는,상기 하부 반도체층 상에 하드마스크막을 형성하는 단계;상기 하드마스크막을 패터닝하여 상기 하부 반도체층의 소정영역을 노출시키는 오프닝을 형성하는 단계;상기 오프닝 측벽에 측벽 스페이서를 형성하는 단계; 및상기 하드마스크막 및 측벽 스페이서를 마스크로 사용하여 상기 하부 반도체층 및 희생 반도체층을 연속적으로 식각하여 상기 그루브를 형성하는 단계를 포함하는 전계 효과 트랜지스터의 형성 방법.
- 제 2 항에 있어서,상기 기판은 실리콘 기판이되,상기 희생 반도체층은 실리콘-게르마늄으로 형성하고, 상기 활성층은 실리콘으로 형성하는 것을 특징으로 전계 효과 트랜지스터의 형성 방법.
- 제 1 항에 있어서,상기 채널 도핑 불순물들은 제1 도전형의 불순물들이고, 상기 제1 소오스/드레인 불순물들은 제2 도전형의 불순물들인 것을 특징으로 하는 전계 효과 트랜지스터의 형성 방법.
- 제 1 항에 있어서,상기 게이트 패턴 양측벽에 게이트 스페이서를 형성하는 단계; 및상기 게이트 패턴 및 게이트 스페이서를 마스크로 사용하여 제2 소오스/드레인 불순물 이온들을 주입하는 단계를 더 포함하되, 상기 제2 소오스/드레인 불순물들은 상기 제1 소오스/드레인 불순물들과 동일한 도전형인 것을 특징으로 하는 전계 효과 트랜지스터의 형성 방법.
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