KR100826984B1 - 모스펫 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 모스펫 소자 및 그 제조방법을 개시한다. 개시된 본 발명은, 상기 활성 영역의 양측 가장자리에 대응되는 부분이 도출되게 소자분리막이 구비되고, 상기 활성 영역의 게이트 형성 영역에 벌브 형상의 홈이 구비된 실리콘기판과, 상기 홈 상에 형성된 메인 게이트 및 상기 소자분리막 상에 형성된 패싱 게이트를 포함하는 게이트 라인 및 상기 메인 게이트 양측의 실리콘기판 표면 내에 형성된 접합영역을 특징으로 한다.
Description
도 1a는 종래 기술에 따른 모스펫 소자를 보여주는 단면도.
도 1b는 소자분리막에 소실에 따른 이웃 셀의 문턱전압을 보여주는 그래프.
도 2는 본 발명의 실시예에 따른 모스펫 소자를 보여주는 평면도 및 단면도.
도 3a 내지 도 3i는 본 발명의 실시예에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 평면도 및 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
200,300: 실리콘기판 210,310: 소자분리막
230,330: 메인 게이트 240,340: 메인 게이트
250,350: 스페이서 260,360: 접합영역
302: 에피실리콘게르마늄막 304: 제1에피실리콘막
306: 에피실리콘게르마늄막과 제2에피실리콘막의 적층패턴
308: 제2에피실리콘막 M1: 제1마스크패턴
M2: 제2마스크패턴 h: 측벽 홈
H: 벌브 형상의 홈 321: 게이트 절연막
322: 폴리실리콘막 323: 게이트 금속막
324: 게이트 하드마스크막
본 발명은 모스펫 소자 및 그 제조방법에 관한 것으로써, 보다 상세하게는, 인접 게이트의 영향을 최소화할 수 있는 모스펫 소자 및 그 제조방법에 관한 것이다.
최근 개발되고 있는 모스펫(MOSFET) 소자의 디자인 룰(design rule)이 감소됨에 따라 그에 대응해서 채널 길이(channel length)도 감소되고 있는 실정이다.
그 결과, 특정한 소자에서 요구하는 모스펫 소자의 문턱전압(Vt) 타겟을 구현함에 있어서 기존의 평면(planar) 트랜지스터 구조로는 그 한계에 부딪히고 있다.
이에, 상기와 같은 문제점을 극복하기 위한 방안으로, 3차원 구조의 게이트(Gate)를 갖는 모스펫 소자, 즉, 반도체 기판을 식각해서 유(U) 형상의 홈을 형성하거나, 또는, 벌브(bulb) 형상의 홈을 형성한 후, 상기 홈 상에 게이트가 형성되는 리세스 게이트 구조의 모스펫 소자에 대한 연구가 활발히 진행되고 있다.
상기와 같은 3차원 구조의 게이트는, 식각된 기판 부분, 즉, 유 또는 벌브 형상의 홈 부분을 채널로 사용함으로서, 채널 길이를 확보할 수 있기 때문에 트랜지스터의 유효채널길이를 증가시킬 수 있는 장점을 가지고 있다.
한편, 종래 기술에 따른 홈을 형성하기 위한 식각 공정시, 실리콘기판 내에 형성된 소자분리막의 일부분도 식각되어 지는데, 통상적으로, 소자분리막이 식각되는 깊이는 홈의 깊이 대비 1/3∼1/2 수준까지 식각되어 지고 있다.
이와 같이, 소자분리막이 식각된 상태에서, 도 1a에 도시된 바와 같이, 실리콘기판(100)의 활성 영역에 형성된 벌브 형상의 홈(H) 상에는 메인 게이트(main gate, 130)가 배치되고, 상기 소자분리막(110) 상에는 패싱 게이트(passing gate, 140)가 배치되는 리세스 게이트를 형성하게 되는 경우, 상기 소자분리막(110)이 식각된 높이만큼 상기 패싱 게이트(140)와 메인 게이트(130) 간의 거리(A)가 가까워지게 된다.
이처럼, 인접 게이트 간의 거리, 즉, 패싱 게이트와 메인 게이트 간의 거리가 가까워지게 되면, 인접 게이트 간의 전기 차폐(electrical screening)가 없기 때문에 인접 게이트 간의 전계(Electrical Field)가 서로 상호작용을 하게 되면서, 상기 패싱 게이트의 상태에 따라 메인 게이트가 영향을 받는 패싱 게이트 효과(passing gate effect)가 발생하게 된다.
이러한 상기 패싱 게이트 효과는, 패싱 게이트의 전압 증가시 메인 게이트가 영향을 받음으로써, 메인 게이트의 DIBL(Drain Induced Barrier Lowering) 증대 효과를 가져와 메인 게이트의 문턱전압이 감소되는 현상을 유발시킨다.
도 1b는 패싱 게이트 전압에 따른 이웃 셀의 문턱전압의 감소 현상을 보여주는 것으로서, 도시된 바와 같이, 소자분리막의 소실이 클수록 이웃 셀의 문턱전압은 패싱 게이트 전압에 많은 영향을 받게 되는 것을 볼 수 있다.
결과적으로, 이러한 패싱 게이트 효과에 따른 메인 게이트의 문턱전압 감소 현상은 트랜지스터의 오프 전류(off current)를 증가시켜 소자의 리프레쉬(refresh) 특성을 열화시킨다.
이러한 패싱 게이트 효과는 반도체 소자의 고집적화에 따라 점점 더 증가하게 되며, 아울러, 리세스 게이트의 홈 구조 특징으로 인하여 인접 게이트 간의 거리는 더욱 가까워지고 있는 실정이다.
본 발명은 인접 게이트 간에 미치는 영향을 최소화하여 트랜지스터의 오프 전류 특성을 개선시킬 수 있는 모스펫 소자 및 그 제조방법을 제공함에 그 목적이 있다.
본 발명은, 소자분리 영역 및 활성 영역으로 구획되며, 상기 활성 영역 상에 에피실리콘막이 형성되고, 상기 소자분리 영역 내에 활성 영역의 에피실리콘막 양측 가장자리에 대응되는 부분이 도출되게 소자분리막 구비되며, 상기 활성 영역의 게이트 형성 영역에 벌브 형상의 홈이 구비된 실리콘기판; 상기 홈 상에 형성된 메인 게이트 및 상기 소자분리막 상에 형성된 패싱 게이트를 포함하는 게이트 라인; 및 상기 메인 게이트 양측의 실리콘기판 표면 내에 형성된 접합영역;을 포함하는 모스펫 소자를 제공한다.
여기서, 상기 게이트 라인 양측에 스페이서가 형성된 것을 더 포함한다.
또한, 본 발명은, 소자분리 영역 및 활성 영역으로 구획된 실리콘기판의 활성 영역 가장자리에 에피실리콘게르마늄막과 제1에피실리콘막의 적층패턴을 형성하 는 단계; 상기 에피실리콘게르마늄막과 제1에피실리콘막의 적층패턴을 포함한 실리콘기판에 대해 SEG 공정을 수행하여 상기 실리콘기판 상에 상기 적층패턴과 동일한 높이의 제2에피실리콘막을 형성하는 단계; 상기 소자분리 영역의 제2에피실리콘막을 포함한 실리콘기판을 식각하여 소자분리막 형성 영역을 노출시키는 트렌치를 형성함과 아울러 에피실리콘게르마늄막의 측면을 노출시키는 단계; 상기 노출된 에피실리콘게르마늄막을 선택적으로 제거하여 트렌치에 대응되는 활성 영역의 양측 가장자리에 측벽 홈을 형성하는 단계; 상기 측벽 홈을 포함한 트렌치 내에 소자분리막용 절연막을 매립하여 상기 활성 영역의 양측 가장자리에 대응되는 부분이 도출되는 소자분리막을 형성하는 단계; 상기 실리콘기판의 활성 영역을 식각하여 게이트 형성 영역을 노출시키는 벌브 형상의 홈을 형성하는 단계; 상기 홈 상에 메인 게이트가 배치되며, 상기 소자분리막 상에 패싱 게이트가 배치되는 게이트 라인을 형성하는 단계; 및 상기 메인 게이트 양측의 실리콘기판 표면 내에 접합영역을 형성하는 단계;를 포함하는 모스펫 소자의 제조방법을 제공한다.
여기서, 상기 에피실리콘게르마늄막과 제1에피실리콘막의 적층패턴은, 상기 소자분리 영역 및 활성 영역으로 구획된 실리콘기판에 대해 1차 SEG 공정을 수행하여 상기 실리콘기판 상에 에피실리콘게르마늄막을 형성하는 단계; 상기 에피실리콘게르마늄막에 대해 2차 SEG 공정을 수행하여 상기 에피실리콘게르마늄막 상에 제1에피실리콘막을 형성하는 단계; 상기 제1에피실리콘막 상에 활성 영역의 양측 가장자리 부분을 가리는 마스크패턴을 형성하는 단계; 및 상기 마스크패턴을 식각마스크로 이용해서 제1에피실리콘막과 에피실리콘게르마늄막을 식각하는 단계;로 형성 하는 것을 포함한다.
상기 마스크 패턴은 질화막 계열의 막으로 형성하는 것을 포함한다.
상기 소자분리막의 돌출된 부분은 상기 벌브 형상의 홈 부분과 닿지 않는 것을 포함한다.
상기 벌브 형상의 홈은 상기 소자분리막의 돌출된 부분에서 더 깊은 깊이를 갖도록 형성하는 것을 포함한다.
상기 홈 상에 메인 게이트가 배치되며, 상기 소자분리막 상에 패싱 게이트가 배치되는 게이트 라인을 형성하는 단계 후, 상기 메인 게이트 양측의 실리콘기판 표면 내에 접합영역을 형성하는 단계 전, 상기 게이트 라인 양측에 스페이서를 형성하는 단계;를 더 포함한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 설명하면, 본 발명은 실리콘기판의 활성 영역 양측 가장자리 부분에 대응되는 부분이 도출되게 소자분리막을 형성함으로써, 상기 활성 영역의 양측 가장자리에 도출된 소자분리막 부분으로 인하여 인접 게이트 간의 전기적인 영향을 최소화하는 것을 특징으로 한다.
도 2는 본 발명의 모스펫 소자를 도시한 평면도 및 단면도로서, 상기 모스펫 소자는, 소자분리 영역 및 활성 영역으로 구획되며, 상기 활성 영역 상에 에피실리콘막(208)이 형성되고, 상기 활성 영역의 에피실리콘막(208) 양측 가장자리에 대응 되는 부분이 도출되게 소자분리막(210)이 구비되며, 상기 활성 영역의 게이트 형성 영역에 벌브 형상의 홈(H)이 구비된 실리콘기판(200) 상에 상기 홈(H) 상에 배치된 메인 게이트(230) 및 상기 소자분리막(210) 상에 배치된 패싱 게이트(240)를 포함하는 게이트 라인(G/L)이 형성되며, 상기 게이트 라인(G/L) 양측벽에 스페이서(250)가 형성되며, 상기 스페이서(250)가 형성된 메인 게이트(240) 양측의 실리콘기판 표면 내에 접합영역(260)이 형성된 것을 포함한다.
여기서, 상기 게이트 라인은 게이트 절연막(221), 폴리실리콘막(222)과 게이트 금속막(223) 및 하드마스크막(224)의 적층으로 이루어진다.
이와 같이, 상기 소자분리막(210)이 활성 영역의 에피실리콘막 양측 가장자리에 일부 도출된 형태로 형성됨으로써, 상기 도출된 소자분리막 부분이 패싱 게이트(240)와 메인 게이트(230) 간의 차폐 역할을 수행하게 된다.
이처럼, 상기 패싱 게이트(240)와 메인 게이트(230) 간에 절연물질의 차폐막으로 인해 패싱 게이트(240)와 메인 게이트(230) 간의 전기적인 영향을 최소화시킬 수 있게 된다.
자세하게, 도 3a 내지 도 3i는 본 발명의 실시예에 따른 모스펫 소자의 제조방법을 설명하기 위한 공정별 평면도 및 단면도로서, 이를 설명하면 다음과 같다.
도 3a를 참조하면, 소자분리 영역 및 활성 영역으로 구획된 실리콘기판(300)에 대해 1차 선택적 에피택셜 성장(Selective Epitaxial Growth: 이하, "SEG"라 칭함) 공정을 수행하여 상기 실리콘기판(300) 상에 에피실리콘게르마늄(EpiSiGe)막(302)을 형성한다.
그런다음, 상기 에피실리콘게르마늄막(302)에 대해 2차 SEG 공정을 수행하여 상기 에피실리콘게르마늄막(302) 상에 제1에피실리콘(EpiSi)막(304)을 형성한다.
다음으로, 상기 제1에피실리콘막(304) 상에 활성 영역의 양측 가장자리 부분을 가리는 제1마스크패턴(M1)을 형성한다. 이때, 상기 제1마스크패턴(M1)은 질화막 계열의 막으로 형성한다.
도 3b를 참조하면, 상기 제1마스크패턴(M1)을 식각마스크로 이용해서 제1에피실리콘막(304)과 에피실리콘게르마늄막(302)을 식각하여 상기 실리콘기판(300)의 소자분리막 형성 영역에 대응하는 활성 영역 양측 가장자리 상에 에피실리콘게르마늄막(302)과 제1에피실리콘막(304)의 적층패턴(306)을 형성한다.
그런다음, 상기 제1마스크패턴을 제거한다.
도 3c를 참조하면, 상기 에피실리콘게르마늄막(302)과 제1에피실리콘막(304)의 적층패턴(306)이 형성된 실리콘기판(300)에 대해 3차 SEG 공정을 수행하여 상기 실리콘기판(300) 상에 상기 적층패턴(306)과 동일한 높이의 제2에피실리콘막(308)을 형성한다.
도 3d를 참조하면, 상기 제2에피실리콘막(308) 상에 소자분리막 형성 영역을 노출시키는 제2마스크패턴(M2)을 형성한 후, 상기 제2마스크패턴(M2)을 식각마스크로 이용해서 상기 소자분리 영역의 제2에피실리콘막(308)을 포함한 실리콘기판(300)을 식각하여 소자분리막 형성 영역을 노출시키는 트렌치(T)를 형성함과 아울러 에피실리콘게르마늄막(302)의 측면을 노출시킨다.
도 3e를 참조하면, 상기 노출된 에피실리콘게르마늄막(302)을 선택적으로 제 거하여 상기 트렌치(T)에 대응되는 활성 영역의 양측 가장자리에 측벽 홈(h)을 형성한다.
이때, 상기 제1 및 제2실리콘막(304,308) 보다 식각 속도가 빠른 식각 에천트(etchant)를 사용하여 상기 에피실리콘게르마늄막 부분만 선택적으로 제거한다.
여기서, 본 발명은 트렌치(T)를 형성하기 전에, SEG 공정을 수행하여 실리콘기판(300)의 활성 영역 양측 가장자리에 에피실리콘게르마늄막(302)을 형성하고, 트렌치(T)를 형성한 후에, 상기 에피실리콘게르마늄을 선택적으로 제거하여, 이를 통해, 트렌치(T)에 대응되는 활성 영역의 양측 가장자리, 바람직하게는, 상기 제2에피실리콘막(308) 양측 가장자리에 측벽 홈(h)을 형성한다.
이러한, 상기 측벽 홈(h) 부분에는 후속의 소자분리막과 동일한 물질이 형성된다.
도 3f를 참조하면, 상기 트렌치(T)를 형성하기 위한 식각 공정시 발생된 식각 데미지를 회복시키기 위해 상기 측벽 홈을 포함한 트렌치(T) 내에 열산화막(미도시)을 형성한 후, 소자의 리프레쉬 특성을 향상시키기 위해 열산화막이 형성된 트렌치(T)를 포함한 제2마스크패턴(M2) 상에 선형질화막(미도시)을 형성한다.
그런다음, 상기 선형질화막을 후속 공정으로 부터 보호하기 위해 상기 선형질화막 상에 선형산화막(미도시)을 형성한다.
다음으로, 상기 측벽 홈(h)을 포함하여 선형산화막과 선형질화막 및 열산화막이 형성된 트렌치(T)가 매립되도록 상기 제2마스크패턴(M2) 상에 소자분리막용 절연막(310a)을 증착한다.
여기서, 상기 트렌치(T)에 대응되는 활성 영역의 양측 가장자리에 형성된 측벽 홈 부분(B)에도 소자분리막용 절연막이 매립되어, 이 부분이 후속의 인접 게이트 간의 차폐 역할을 수행하게 된다.
도 3g를 참조하면, 상기 제2마스크패턴(M2)이 노출될 때까지 상기 소자분리막용 절연막(310a)을 식각한 후, 상기 제2마스크패턴을 제거하여, 이를 통해, 상기 활성 영역의 양측 가장자리, 바람직하게는, 활성 영역의 제2에피실리콘막(308) 양측 가장자리에 대응되는 부분이 도출되는 소자분리막(310)을 형성한다.
이처럼, 상기 소자분리막을 활성 영역의 제2에피실리콘막(308) 양측 가장자리에 도출되는 형태로 형성함에 따라, 상기 도출된 소자분리막이 후속의 인접 게이트 간의 차폐 역할을 수행하게 되어, 이를 통해, 인접 게이트 간의 전기적인 영향을 최소화시킬 수 있게 된다.
도 3h를 참조하면, 상기 활성 영역의 양측 가장자리에 대응하는 부분이 도출된 소자분리막(310)을 포함한 실리콘기판의 활성 영역을 식각하여 게이트 형성 영역을 노출시키는 벌브 형상의 홈(H)을 형성한다.
그런다음, 상기 홈(H)을 포함한 제2에피실리콘막(308) 상에 산화막 계열의 게이트 절연막(321)과 폴리실리콘막(322) 및 금속 계열의 게이트 금속막(323), 그리고, 질화막 계열의 게이트 하드마스크막(324)을 증착한 후, 상기 게이트 하드마스크막(324)과 게이트 금속막(323) 및 폴리실리콘막(322)에 대해 마스크 공정 및 식각 공정을 진행하여 상기 홈(H) 상에 메인 게이트(330)가 배치되며, 상기 소자분리막(310) 상에 패싱 게이트(340)가 배치되는 게이트 라인(G/L)을 형성한다.
도 3i를 참조하면, 상기 게이트 라인(G/L)을 포함한 제2에피실리콘막(308) 상에 스페이서용 절연막을 증착한 후, 상기 스페이서용 절연막을 식각하여 상기 게이트 라인(G/L) 양측에 스페이서(350)를 형성한다.
그런다음, 상기 스페이서(350)가 형성된 기판 결과물에 대해 불순물 이온주입을 수행하여 상기 스페이서(350)가 형성된 게이트 라인(G/L) 양측의 실리콘기판(300) 표면에 접합영역(360)을 형성하여, 이를 통해, 본 발명의 실시예에 따른 모스펫 소자를 제조한다.
전술한 바와 같이, 본 발명은 소자분리막을 활성 영역의 양측 가장자리에 일부 도출된 형태로 형성함으로써, 상기 도출된 소자분리막 부분이 패싱 게이트와 메인 게이트 간의 차폐 역할을 수행하는 것으로 인해, 이를 통해, 상기 홈을 형성하기 위한 식각 공정시 소자분리막 부분이 일부 소실되더라도 패싱 게이트와 메인 게이트 간의 전기적인 영향을 최소화시킬 수 있게 된다.
이로 인해, 셀(cell)의 문턱전압(Vt)이 감소 현상을 억제시킬 수 있고, 그래서, 트랜지스터의 오프 전류(off current) 특성을 개선시킬 수 있다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
본 발명은, 활성 영역의 양측 가장자리에 일부 도출된 형태의 소자분리막이 형성됨으로써, 상기 도출된 소자분리막 부분이 패싱 게이트와 메인 게이트 간의 차폐 역할을 수행하는 것으로 인해, 이를 통해, 패싱 게이트와 메인 게이트 간의 전기적인 영향을 최소화시킬 수 있게 된다.
이로 인해, 본 발명은 셀(cell)의 문턱전압(Vt)이 감소 현상을 억제시킬 수 있고, 그래서, 트랜지스터의 오프 전류(off current) 특성을 개선시킬 수 있다.
Claims (8)
- 소자분리 영역 및 활성 영역으로 구획되며, 상기 활성 영역 상에 에피실리콘막이 형성되고, 상기 소자분리 영역 내에 활성 영역의 에피실리콘막 양측 가장자리에 대응되는 부분이 도출되게 소자분리막 구비되며, 상기 활성 영역의 게이트 형성 영역에 벌브 형상의 홈이 구비된 실리콘기판;상기 홈 상에 형성된 메인 게이트 및 상기 소자분리막 상에 형성된 패싱 게이트를 포함하는 게이트 라인; 및상기 메인 게이트 양측의 실리콘기판 표면 내에 형성된 접합영역;을 포함하는 모스펫 소자.
- 제 1 항에 있어서,상기 게이트 라인 양측에 스페이서가 형성된 것을 더 포함하는 것을 특징으로 하는 모스펫 소자.
- 소자분리 영역 및 활성 영역으로 구획된 실리콘기판의 활성 영역 양측 가장자리에 에피실리콘게르마늄막과 제1에피실리콘막의 적층패턴을 형성하는 단계;상기 에피실리콘게르마늄막과 제1에피실리콘막의 적층패턴을 포함한 실리콘기판에 대해 SEG 공정을 수행하여 상기 실리콘기판 상에 상기 적층패턴과 동일한 높이의 제2에피실리콘막을 형성하는 단계;상기 소자분리 영역의 제2에피실리콘막을 포함한 실리콘기판을 식각하여 소자분리막 형성 영역을 노출시키는 트렌치를 형성함과 아울러 에피실리콘게르마늄막의 측면을 노출시키는 단계;상기 노출된 에피실리콘게르마늄막을 선택적으로 제거하여 트렌치에 대응되는 활성 영역의 양측 가장자리에 측벽 홈을 형성하는 단계;상기 측벽 홈을 포함한 트렌치 내에 소자분리막용 절연막을 매립하여 상기 활성 영역의 양측 가장자리에 대응되는 부분이 도출되는 소자분리막을 형성하는 단계;상기 실리콘기판의 활성 영역을 식각하여 게이트 형성 영역을 노출시키는 벌브 형상의 홈을 형성하는 단계;상기 홈 상에 메인 게이트가 배치되며, 상기 소자분리막 상에 패싱 게이트가 배치되는 게이트 라인을 형성하는 단계; 및상기 메인 게이트 양측의 실리콘기판 표면 내에 접합영역을 형성하는 단계;를 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 3 항에 있어서,상기 에피실리콘게르마늄막과 제1에피실리콘막의 적층패턴은,상기 소자분리 영역 및 활성 영역으로 구획된 실리콘기판에 대해 1차 SEG 공정을 수행하여 상기 실리콘기판 상에 에피실리콘게르마늄막을 형성하는 단계;상기 에피실리콘게르마늄막에 대해 2차 SEG 공정을 수행하여 상기 에피실리 콘게르마늄막 상에 제1에피실리콘막을 형성하는 단계;상기 제1에피실리콘막 상에 활성 영역의 양측 가장자리 부분을 가리는 마스크패턴을 형성하는 단계; 및상기 마스크패턴을 식각마스크로 이용해서 제1에피실리콘막과 에피실리콘게르마늄막을 식각하는 단계;로 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 4 항에 있어서,상기 마스크 패턴은 질화막 계열의 막으로 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 3 항에 있어서,상기 소자분리막의 돌출된 부분은 상기 벌브 형상의 홈 부분과 닿지 않는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 3 항에 있어서,상기 벌브 형상의 홈은 상기 소자분리막의 돌출된 부분에서 더 깊은 깊이를 갖도록 형성하는 것을 특징으로 하는 모스펫 소자의 제조방법.
- 제 3 항에 있어서,상기 홈 상에 메인 게이트가 배치되며, 상기 소자분리막 상에 패싱 게이트가 배치되는 게이트 라인을 형성하는 단계 후, 상기 메인 게이트 양측의 실리콘기판 표면 내에 접합영역을 형성하는 단계 전,상기 게이트 라인 양측에 스페이서를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 모스펫 소자의 제조방법.
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Citations (4)
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|---|---|---|---|---|
| KR20050038478A (ko) * | 2003-10-22 | 2005-04-27 | 삼성전자주식회사 | 쉘로우 트렌치 소자 분리막 및 쉘로우 트렌치 소자분리막의 형성 방법 |
| KR20050045697A (ko) * | 2003-11-12 | 2005-05-17 | 삼성전자주식회사 | 반도체 소자의 전계 효과 트랜지스터의 형성 방법 |
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2007
- 2007-03-28 KR KR1020070030517A patent/KR100826984B1/ko not_active IP Right Cessation
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