KR20090125378A - 메모리 장치 및 이를 포함하는 데이터 저장 장치 - Google Patents

메모리 장치 및 이를 포함하는 데이터 저장 장치 Download PDF

Info

Publication number
KR20090125378A
KR20090125378A KR1020080051453A KR20080051453A KR20090125378A KR 20090125378 A KR20090125378 A KR 20090125378A KR 1020080051453 A KR1020080051453 A KR 1020080051453A KR 20080051453 A KR20080051453 A KR 20080051453A KR 20090125378 A KR20090125378 A KR 20090125378A
Authority
KR
South Korea
Prior art keywords
magnetic
memory device
magnetic memory
junction structure
tunnel junction
Prior art date
Application number
KR1020080051453A
Other languages
English (en)
Inventor
강상범
이형섭
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020080051453A priority Critical patent/KR20090125378A/ko
Priority to US12/471,630 priority patent/US20090296461A1/en
Publication of KR20090125378A publication Critical patent/KR20090125378A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
    • G11C19/02—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements
    • G11C19/08—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure
    • G11C19/0808—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure using magnetic domain propagation
    • G11C19/0841—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure using magnetic domain propagation using electric current
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/01—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)

Abstract

메모리 장치 및 이를 포함하는 데이터 저장 장치가 제공된다. 메모리 장치는, 데이터 저장 영역과 주변 회로 영역이 정의된 반도체 기판과, 반도체 기판의 주변 회로 영역에 형성되고, 외부와 데이터 신호를 주고받는 제1 자기 메모리 소자 및 반도체 기판의 데이터 저장 영역에 형성되고, 제1 자기 메모리 소자와 데이터 신호를 주고받는 제2 자기 메모리 소자를 포함한다.
Figure P1020080051453
자기 메모리, 자기 터널 접합, 저장 장치

Description

메모리 장치 및 이를 포함하는 데이터 저장 장치{Memory device and data storage device including the same}
본 발명의 실시예는 메모리 장치 및 이를 포함하는 데이터 장치에 관한 것으로, 보다 상세하게는 각각 적어도 하나의 자성층을 포함하는 두 개의 자기 메모리 소자를 이용하여 구현되는 메모리 장치 및 이를 이용한 데이터 저장 장치에 관한 것이다.
일반적으로 하드 디스크 드라이브(Hard Disk Drive; HDD)는 디스크 형태의 자기 기록 매체를 회전시키면서 그 위에 읽기/쓰기 헤드를 부상시켜 정보를 읽고 쓰는 데이터 장치이다. 이러한 HDD는 고집적도의 불휘발성 데이터 저장 장치라는 장점을 지니고 있으나, 내부에 구현되는 다수의 기계시스템에 의해 이동성 및 신뢰성이 저하되고, 제조의 복잡성과 비용의 증가 그리고 소음 유발 같은 문제점을 나타낸다.
최근 들어, 기계 시스템을 포함하지 않으면서, 상기 HDD와 같이 대량의 데이터를 저장할 수 있는 데이터 저장 장치에 대한 요구가 대두됨에 따라, 자성 물질의 자구벽(magnetic domain wall) 이동 원리를 이용한 자기 메모리 소자를 이용한 데 이터 저장 장치가 제안되고 있다. 이러한 자기 메모리 소자를 예컨대 마그네틱 트랙 메모리(magnetic track memory)라 한다.
마그네틱 트랙 메모리는 HDD와 같이 고집적도의 불휘발성 데이터 저장 장치로 구현될 수 있으나, 읽기/쓰기의 속도가 랜덤 엑세스 메모리(Random Access Memory; RAM)보다 현저하게 느린 단점이 있다.
이에 따라 종래의 HDD에서 데이터 저장 영역의 보조 역할을 수행하는 버퍼 캐쉬 영역을 구비하는 것과 동일하도록, 마그네틱 트랙 메모리에서도 버퍼 캐쉬 영역이 구비되어야 한다.
즉, 대량의 데이터가 마그네틱 트랙 메모리에 저장될 때 걸리는 시간이 길기 때문에, 우선 대량의 데이터를 버퍼 캐쉬 영역에 임시로 저장하고, 다시 마그네틱 트랙 메모리에 저장하는 방법이 사용될 수 있다.
한편 데이터 저장 장치의 버퍼 캐쉬 영역은 휘발성 메모리 장치, 예컨대 랜덤 엑세스 메모리 등으로 구현될 수 있으나, 갑작스런 정전이나 사용자의 부주의로 전원이 차단되었을 때 상기 버퍼 캐쉬 영역에 저장되었던 데이터가 유실되는 문제가 발생한다.
본 발명이 해결하고자 하는 과제는, 각각이 적어도 하나의 자성층을 포함하는 두 개의 자기 메모리 소자를 이용하여 데이터 저장 영역과 버퍼 캐쉬 영역을 구현할 수 있는 메모리 장치를 제공하고자 하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는, 이러한 메모리 장치를 이용한 데이터 저장 장치를 제공하고자 하는데 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 메모리 장치는, 데이터 저장 영역과 주변 회로 영역이 정의된 반도체 기판과, 반도체 기판의 주변 회로 영역에 형성되고, 외부와 데이터 신호를 주고받는 제1 자기 메모리 소자 및 반도체 기판의 데이터 저장 영역에 형성되고, 제1 자기 메모리 소자와 데이터 신호를 주고받는 제2 자기 메모리 소자를 포함한다. 메모리 장치의 제1 자기 메모리 소자의 일부 영역과 제2 자기 메모리 소자의 일부 영역 각각에는 적어도 하나의 자성층을 포함하는 자기터널접합 구조가 형성된다.
상기 다른 과제를 해결하기 위한 본 발명의 일 실시예에 따른 데이터 저장 장치는, 제1 자기 메모리 소자와 제2 자기 메모리 소자를 포함하는 메모리 장치로서, 데이터 저장 영역과 주변 회로 영역이 정의된 반도체 기판과, 반도체 기판의 주변 회로 영역에 형성되고, 외부와 데이터 신호를 주고받는 제1 자기 메모리 소자 및 반도체 기판의 데이터 저장 영역에 형성되고, 제1 자기 메모리 소자와 데이터 신호를 주고받는 제2 자기 메모리 소자를 포함하는 메모리 장치와, 메모리 장치의 동작을 제어하기 위한 제어 신호를 출력하는 컨트롤러를 포함한다.
본 발명의 실시예에 따른 메모리 장치 및 이를 이용한 데이터 저장 장치는, 각각이 실질적으로 동일한 제조 공정 단계에서 형성된 적어도 하나의 자성층을 구 비하는 자기 접합구조가 구비된 두 개의 자기 메모리 소자를 이용하여 메모리 장치를 구현함으로써, 메모리 장치의 제조 공정의 간소화와 공정 비용을 절감할 수 있는 효과가 있다.
또한, 메모리 장치의 버퍼 영역에도 불휘발성의 자기 메모리 소자가 사용됨으로써, 갑작스런 정전이나 사용자의 부주의 등으로 전원이 차단되었을 때에도 버퍼 영역에 임시 저장되었던 데이터가 유실되지 않는 효과가 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시예에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 메모리 장치(100)는 데이터 저장 영역(B)과 주변 회로 영역(A)을 포함할 수 있다. 데이터 저장 영역(B)과 주변 회로 영역(A)은 예컨대 반도체 기판(도 2의 도면부호 10)에 형성된 소자 분리 영역(도 2의 도면부호 17)에 의해 각각 정의될 수 있다.
데이터 저장 영역(B)에는 다수의 저장 영역들을 구비하는 제2 자기 메모리 소자(120)가 형성될 수 있다. 제2 자기 메모리 소자(120)는 후술될 제1 자기 메모리 소자(110)와 데이터 신호를 주고받을 수 있다. 제2 자기 메모리 소자(120)는 예 컨대 자기 트랙 메모리(magnetic track memory)로 구현될 수 있다.
주변 회로 영역(A)에는 제1 자기 메모리 소자(110)가 형성될 수 있다. 제1 자기 메모리 소자(110)는 외부와 데이터 신호를 주고받을 수 있으며, 버퍼 동작을 수행할 수 있다. 예컨대, 제1 자기 메모리 소자(110)는 예컨대 외부로부터 제공되는 데이터 신호가 제1 자기 메모리 소자(110)에 일시적으로 저장되었다가 제2 자기 메모리 소자(120)로 제공되거나 또는 외부로 제공되는 데이터 신호가 제1 자기 메모리 소자(110)에 일시적으로 저장되었다가 출력될 수 있다. 제1 자기 메모리 소자(110)는 예컨대 자기 랜덤 액세스 메모리(magnetic random access memory; MRAM)로 구현될 수 있다.
한편, 도면에 도시하지는 않았으나, 본 발명의 메모리 장치(100)는 제1 자기 메모리 소자(110)와 제2 자기 메모리 소자(120)를 인터페이싱하는 인터페이스 회로들(미도시)을 더 포함할 수 있다.
도 2는 도 1에 도시된 메모리 장치의 개략적인 단면도이다.
도 1 및 도 2를 참조하면, 메모리 장치(100)는 반도체 기판(10)에 형성된 제1 자기 메모리 소자(110) 및 제2 자기 메모리 소자(120)를 포함할 수 있다.
제1 자기 메모리 소자(110) 및 제2 자기 메모리 소자(120)는 반도체 기판(10) 상에 형성된 소자 분리 영역(17)에 의해 분리될 수 있다.
반도체 기판(10)은 예컨대, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs, InP 등에서 선택된 어느 하나 이상의 반도체 재료로 이루어질 수 있는데 이에 한정되는 것은 아니다. 또한, SOI 기판을 사용할 수도 있다.
반도체 기판(10)의 주변 회로 영역(A)에는 제1 자기 메모리 소자(110)가 형성된다. 제1 자기 메모리 소자(110)는 제1 선택부(11, 13 및 15), 제1 자기터널접합(magnetic tunnel junction; MTJ) 구조(70) 및 비트 라인(BL)을 포함한다.
제1 선택부(11, 13 및 15)는 반도체 기판(10)의 주변 회로 영역(A)에 형성되고, 게이트 전극(11), 소스 전극(13) 및 드레인 전극(15)을 포함한다.
제1 선택부(11, 13 및 15)는 반도체 기판(10)에 대한 산화 공정, 증착 공정, 식각 공정 및 불순물 주입 공정 등을 통해 형성될 수 있다. 예컨대, 반도체 기판(10)에 대한 산화 공정과 도전체의 증착 및 식각 공정을 통해 게이트 절연막(미도시)과 게이트 전극(11)을 형성할 수 있다. 이어, 소정의 이온 주입 공정 등을 이용하여 게이트 전극(11)의 일측면 아래의 반도체 기판(10)에 제1 불순물 접합, 예컨대 소스 전극(13)을 형성하고, 게이트 전극(11)의 타측면 아래의 반도체 기판(10)에 제2 불순물 접합, 예컨대 드레인 전극(15)을 형성할 수 있다. 소스 전극(13)과 드레인 전극(15)은 반도체 기판(10)과는 반대 도전형, 예컨대 반도체 기판(10)이 P형이라면, 소스 전극(13)과 드레인 전극(15)은 N형으로 도핑될 수 있다.
제1 선택부(11, 13 및 15)가 형성된 반도체 기판(10) 상에는 제1 층간 절연막(60a)이 형성될 수 있다. 제1 층간 절연막(60a)은 예컨대 반도체 기판(10) 상에 실리콘 산화막 등의 절연막을 화학기상증착(CVD) 방법 등을 이용하여 형성할 수 있다.
제1 층간 절연막(60a)의 일부 영역은 예컨대 건식 식각 공정 등의 식각 공정으로 제거되고, 제거된 제1 층간 절연막(60a)에 의해 소스 전극(13) 및 드레인 전 극(15)이 노출될 수 있다. 다시 말하면, 제1 층간 절연막(60a)의 일부 영역을 식각 공정을 통해 제거하여 소정의 콘택홀들(미도시), 예컨대 소스 전극(13)과 드레인 전극(15)을 노출시키기 위한 콘택홀들을 형성할 수 있다. 이어, 상기 콘택홀들이 매립되도록 소정의 도전체를 증착하여 제1 플러그(31a)와 제2 플러그(31b)를 형성할 수 있다. 그리고, 제1 층간 절연막(60a)의 제1 플러그(31a) 상에 제1 도전막(51a)을 형성하고, 제2 플러그(31b) 상에 제2 도전막(51b)을 형성할 수 있다. 즉, 제1 도전막(51a)은 제1 플러그(31a)를 통해 소스 전극(13)과 접속되고, 제2 도전막(51b)은 제2 플러그(31b)를 통해 드레인 전극(15)과 접속될 수 있다.
제1 도전막(51a)과 제2 도전막(51b)이 형성된 제1 층간 절연막(60a) 상부에는 제2 층간 절연막(60b)이 형성될 수 있다. 또, 제2 층간 절연막(60b)의 일부 영역, 예컨대 제2 도전막(51b)이 노출되도록 제2 층간 절연막(60b)의 일부 영역을 식각 공정을 통해 제거하여 콘택홀(미도시)을 형성할 수 있다. 이어, 상기 콘택홀이 매립되도록 소정의 도전체, 예컨대 제3 플러그(31c)를 형성할 수 있다. 제3 플러그(31c)는 제2 도전막(51b)과 접속될 수 있다.
제3 플러그(31c)가 형성된 제2 층간 절연막(60b) 상부에는 제3 플러그(31c)와 접속되도록 제1 자기터널접합 구조(70)가 형성된다. 제1 자기터널접합 구조(70)는 예컨대 적어도 하나의 자성층이 적층되어 형성될 수 있다.
도 3은 도 2에 도시된 제1 자기터널접합 구조의 개략적인 사시도이고, 도 4a와 도 4b는 도 3에 도시된 제1 자기터널접합 구조의 동작에 대한 도면이다.
도 2 및 도 3을 참조하면, 제1 자기터널접합 구조(70)는 제1 자성층, 예컨대 고정층(71)과, 절연층(73) 및 제2 자성층, 예컨대 자유층(75)을 포함할 수 있다.
고정층(71)은 제2 층간 절연막(60b) 상부에 제3 플러그(31c)와 접속되도록 형성될 수 있다. 고정층(71)은 자화 방향이 일방향으로 선호되는 막질, 예컨대 자화 방향이 일방향으로 고정된 강자성층으로 형성될 수 있다.
절연층(73)은 고정층(71)의 상부에 적층되어 형성될 수 있다. 절연층(73)은 후술될 자유층(75)과 고정층(71) 사이에 형성되어 자유층(75)과 고정층(71) 사이의 터널링 장벽, 예컨대 전자의 양자역학적 터널링을 상당히 가능하게 하는 터널링 장벽으로서의 역할을 수행할 수 있다.
자유층(75)은 절연층(73)의 상부에 적층되고, 후술될 비트 라인(BL)과 접속되어 데이터 신호를 주고받을 수 있다. 자유층(75)은 고정층(71)에 비하여 자화 방향이 고정되어 있지 않은 저자성층으로 형성될 수 있다. 자유층(75)의 자화 방향은 비트 라인(BL)으로부터 인계되는 자계, 예컨대 데이터 신호의 전류에 따라 결정될 수 있다.
한편, 상술한 고정층(71), 절연층(73) 및 자유층(75)을 포함하는 제1 자기터널접합 구조(70)의 저항값은 고정층(71)과 자유층(75) 사이의 자화 방향에 따라 결정될 수 있다.
도 3 및 도 4a를 참조하면, 제1 자기터널접합 구조(70)의 고정층(71)과 자유층(75)은 실질적으로 동일한 방향, 예컨대 제1 방향의 자화 방향(71a, 75a)을 가질 수 있다. 그러나, 도 3 및 도 4b를 참조하면, 제1 자기터널접합 구조(70)의 고정층(71)은 제1 방향의 자화 방향(71a)을 가지는 반면, 자유층(75)은 고정층(71)의 자화 방향(71a)과 반대의 방향, 예컨대 제2 방향의 자화 방향(75b)을 가질 수 있다.
즉, 고정층(71)의 자화 방향(71a)과 자유층(75)의 자화 방향(75a)이 동일하게 되면, 제1 자기터널접합 구조(70)의 저항값이 최소화되고, 고정층(71)의 자화 방향(71a)과 자유층(75)의 자화 방향(75b)이 반대가 되면, 제1 자기터널접합 구조(70)의 저항값이 최대화될 수 있다. 이에 따른 제1 자기터널접합 구조(70)의 감지 전류를 통해서 제1 자기터널접합 구조(70)에 저장된 정보를 판독할 수 있다.
다시 도 2를 참조하면, 제1 자기터널접합 구조(70)가 형성된 제2 층간 절연막(60b) 상부에는 제3 층간 절연막(60c)이 형성되고, 제1 자기터널접합 구조(70)의 일부분, 예컨대 제1 자기터널접합 구조(70)의 자유층(75)의 일부분이 노출되도록 식각되어 콘택홀(미도시)이 형성될 수 있다. 이어, 상기 콘택홀이 매립되도록 소정의 도전체, 예컨대 제4 플러그(31d)가 형성되고, 제4 플러그(31d)는 제1 자기터널접합 구조(70)의 자유층(75)에 접속될 수 있다.
한편, 제1 층간 절연막(60a), 제2 층간 절연막(60b) 및 제3 층간 절연막(60c)은 동일한 물질, 예컨대 실리콘 산화막 등의 절연막이 화학기상증착법 등을 이용하여 형성될 수도 있다.
제3 층간 절연막(60c) 상부에는 제4 플러그(31d)와 접속되는 비트 라인(BL)이 형성될 수 있다. 비트 라인(BL)은 외부와 데이터 신호를 주고받는 역할을 수행할 수 있다. 이에 따라 제1 자기터널접합 구조(70)를 포함하는 제1 자기 메모리 소자(110)는 비트 라인(BL)을 통해 외부와 데이터 신호를 주고받을 수 있다.
반도체 기판(10)의 데이터 저장 영역(B)에는 제2 자기 메모리 소자(120)가 형성될 수 있다. 제2 자기 메모리 소자(120)는 제2 선택부(21, 23 및 25), 제2 자기터널접합 구조(80) 및 메모리 트랙(90)을 포함할 수 있다.
제2 선택부(21, 23 및 25)는 반도체 기판(10)의 주변 회로 영역(A)에 형성된 제1 선택부(11, 13 및 15)와 실질적으로 동일하게 형성될 수 있다.
제2 선택부(21, 23 및 25)는 산화 공정, 증착 공정, 식각 공정 및 불순물 주입 공정 등을 통하여 형성될 수 있으며, 게이트 전극(21), 소스 전극(23) 및 드레인 전극(25)을 포함할 수 있다.
제2 선택부(21, 23 및 25)가 형성된 반도체 기판(10) 상부에는 제1 층간 절연막(65a)이 형성되고, 제1 층간 절연막(65a)의 일부 영역은 식각되어 소스 전극(23) 및 드레인 전극(25)을 노출시킬 수 있다. 이어, 노출된 소스 전극(23)과 드레인 전극(25)에 각각 접속되는 제1 플러그(41a) 및 제2 플러그(41b)가 형성될 수 있다.
제1 도전막(53a)은 제1 층간 절연막(65a) 상에 제1 플러그(41a)와 접속되도록 형성될 수 있고, 제2 도전막(53b)은 제1 층간 절연막(65a) 상에 제2 플러그(41b)와 접속되도록 형성될 수 있다. 즉, 제1 도전막(53a)은 제1 플러그(41a)를 통해 소스 전극(23)과 접속될 수 있고, 제2 도전막(53b)은 제2 플러그(41b)를 통해 드레인 전극(25)과 접속될 수 있다.
제1 도전막(53a)과 제2 도전막(53b)이 형성된 제1 층간 절연막(65a) 상부에는 제2 층간 절연막(65b)이 형성될 수 있다. 제2 층간 절연막(65b)의 일부 영역은 식각되어 제거될 수 있으며, 제2 도전막(53b)은 노출될 수 있다. 이어, 노출된 제2 도전막(53b)에 접속되는 제3 플러그(41c)가 형성될 수 있다. 제3 플러그(41c)는 제2 도전막(53b)과 접속될 수 있다.
상술한 과정들, 예컨대 반도체 기판(10)의 데이터 저장 영역(B)에 제2 선택부(21, 23 및 25)를 형성하고, 제2 선택부(21, 23 및 25)와 접속되는 제1 도전막(53a) 및 제2 도전막(53b)을 형성하는 과정들은 제1 자기 메모리 소자(110)의 과정들, 예컨대 반도체 기판(10)의 주변 회로 영역(A)에 제1 선택부(11, 13 및 15)를 형성하고, 제1 선택부(11, 13 및 15)와 접속되는 제1 도전막(51a) 및 제2 도전막(51b)을 형성하는 과정들과 실질적으로 동일한 공정으로 수행될 수 있다.
제3 플러그(41c)가 형성된 제2 층간 절연막(65b) 상부에는 제3 플러그(41c)와 접속되도록 제2 자기터널접합 구조(80)가 형성될 수 있다. 제2 자기터널접합 구조(80)는 예컨대 적어도 하나의 자성층이 적층되어 형성될 수 있다.
도 5는 도 2에 도시된 제2 자기터널접합 구조의 개략적인 사시도이고, 도 6a와 도 6b는 도 5에 도시된 제2 자기터널접합 구조의 동작에 대한 도면이다.
도 2 및 도 5를 참조하면, 제2 자기터널접합 구조(80)는 제1 자성층, 예컨대 고정층(81) 및 절연층(83)을 포함할 수 있다. 한편, 제2 자기터널접합 구조(80)에서의 제2 자성층, 예컨대 자유층은 후술될 메모리 트랙(90)의 다수의 마그네틱 도메인들(93) 중에서 제2 자기터널접합 구조(80)의 절연층(83)에 접속되는 하나의 마그네틱 도메인(93)으로 형성될 수 있다.
고정층(81)은 제2 층간 절연막(65b) 상부에 제3 플러그(41c)와 접속되도록 형성될 수 있다. 고정층(81)은 자화 방향이 일방향으로 선호되는 막질, 예컨대 자화 방향이 일방향으로 고정된 강자성층으로 형성될 수 있다.
절연층(83)은 고정층(81)의 상부에 적층되어 형성될 수 있다. 절연층(83)은 후술될 자유층, 예컨대 하나의 마그네틱 도메인(93)과 고정층(81) 사이에 형성되어 터널링 장벽, 예컨대 전자의 양자역학적 터널링을 상당히 가능하게 하는 터널링 장벽으로서의 역할을 수행할 수 있다.
이러한 제2 자기터널접합 구조(80)는 앞서 도1 내지 도 4b를 참조하여 설명된 제1 자기터널접합 구조(70)와 실질적으로 동일한 공정 단계에서 형성될 수 있다. 즉, 제2 자기터널접합 구조(80)의 고정층(81) 및 절연층(83)은 제1 자기터널접합 구조(70)의 고정층(71) 및 절연층(73)과 실질적으로 동일한 물질로 형성될 수 있으며, 동일한 공정 단계에서 동시에 형성될 수 있다.
한편, 상술한 고정층(81) 및 절연층(83)을 포함하는 제2 자기터널접합 구조(80)의 저항값은 고정층(81)과 메모리 트랙(90)의 다수의 마그네틱 도메인들(93) 중에서 절연층(83)에 접속되는 하나의 마그네틱 도메인(93) 사이의 자화 방향에 따라 결정될 수 있다.
도 5 및 도 6a를 참조하면, 제2 자기터널접합 구조(80)의 고정층(81)은 제1 방향의 자화 방향(81a)을 가질 수 있다. 그리고, 절연층(83)과 접속되는 하나의 마그네틱 도메인(93)은 제2 자기터널접합 구조(80)의 고정층(81)과 실질적으로 동일한 자화 방향, 예컨대 제1 방향의 자화 방향(93a)을 가질 수 있다. 그러나, 도 5 및 도 6b를 참조하면, 제2 자기터널접합 구조(80)의 고정층(81)은 제1 방향의 자화 방향(81a)을 가지는 반면, 절연층(83)과 접속되는 하나의 마그네틱 도메인(93)은 후술될 입력부(125)로부터 제공된 이동 신호(MS)에 따라 제2 자기터널접합 구조(80)의 고정층(81)의 자화 방향(81a)과 반대의 방향, 예컨대 제2 방향의 자화 방향(93b)을 가질 수 있다.
즉, 고정층(81)의 자화 방향(81a)과 하나의 마그네틱 도메인(93), 예컨대 제2 자기터널접합 구조(80)의 절연층(83)과 접속되어 자유층을 형성하는 하나의 마그네틱 도메인(93)의 자화 방향(93a)이 동일하게 되면, 제2 자기터널접합 구조(80)의 저항값이 최소화되고, 고정층(81)의 자화 방향(81a)과 하나의 마그네틱 도메인(93)의 자화 방향(93b)이 반대가 되면, 제2 자기터널접합 구조(80)의 저항값이 최대화될 수 있다. 이에 따른 제2 자기터널접합 구조(80)의 감지 전류를 통해서 제2 자기터널접합 구조(80)에 저장된 정보를 판독할 수 있다.
다시 도 2를 참조하면, 제2 자기터널접합 구조(80)가 형성된 제2 층간 절연막(65b) 상부에는 제3 층간 절연막(65c)이 형성되고, 제3 층간 절연막(65c)은 제2 자기터널접합 구조(80)의 일부분, 예컨대 제2 자기터널접합 구조(80)의 절연층(83)이 노출되도록 식각될 수 있다.
제2 자기터널접합 구조(80)의 일부분이 노출된 제3 층간 절연막(65c) 상부에는 노출된 제2 자기터널접합 구조(80)와 일부분이 접속되는 메모리 트랙(90)이 형성될 수 있다.
메모리 트랙(90)은 저장 영역들(91) 및 이에 인접하는 버퍼 영역들(95)을 포함할 수 있다.
저장 영역들(91) 각각은 다수의 마그네틱 도메인들(93)을 포함할 수 있으며, 다수의 마그네틱 도메인들(93) 각각은 다수 비트의 데이터 신호를 저장할 수 있다. 다수의 마그네틱 도메인들(93) 각각은 메모리 트랙(90)에 형성된 마그네틱 도메인 장벽(magnetic domain wall), 예컨대 자구벽에 의해 구분될 수 있으며, 각각이 서로 다른 자화 방향을 가질 수 있다. 예컨대, 다수의 마그네틱 도메인들(93) 각각은 수평 자화 방향을 가지거나 수직 자화 방향을 가질 수 있는데, 본 실시예에서는 각각이 수평 자화 방향을 가지는 다수의 마그네틱 도메인들(93)을 예로 들어 설명한다.
다수의 마그네틱 도메인들(93)로 구성된 저장 영역들(91)에 인접하는 버퍼 영역들(95)은 저장 영역들(91)에 저장되는 데이터 신호를 임시적으로 저장할 수 있다. 예컨대, 버퍼 영역들(95)은 다수의 마그네틱 도메인들(93)이 외부, 예컨대 입력부(125)로부터 제공된 이동 신호(MS)에 따라 수평 방향으로 이동될 때, 저장 영역들(91) 밖으로 이동되는 데이터 신호를 임시적으로 저장할 수 있다.
제2 자기 메모리 소자(120)는 입력부(125)를 더 포함할 수 있다. 입력부(125)는 메모리 트랙(90)에 접속되고, 메모리 트랙(90)의 다수의 마그네틱 도메인들(93)을 이동시킬 수 있는 이동 신호(MS)를 출력할 수 있다. 예컨대, 입력부(125)로부터 출력되는 이동 신호(MS)는 다수의 마그네틱 도메인들(93)을 수평 방향으로 이동시킬 수 있다. 즉, 입력부(125)를 통해 메모리 트랙(90)에 제공된 이동 신호(MS)에 따라 메모리 트랙(90)의 다수의 마그네틱 도메인들(93)의 자화 방향은 인접하는 마그네틱 도메인들(93)로 이동될 수 있다. 이를 마그네틱 도메인 이동이 라 한다.
한편, 입력부(125)로부터 제공된 이동 신호(MS)에 따라 수평 방향으로 이동된 다수의 마그네틱 도메인들(93) 중에서 상술한 제2 자기터널접합 구조(80)의 절연층(83)에 대응되어 접속되는 하나의 마그네틱 도메인(93)은 제2 자기터널접합 구조(80)의 자유층으로 형성될 수 있다.
예컨대, 각각 서로 다른 자화 방향을 가지는 다수의 마그네틱 도메인들(93)이 입력부(125)로부터 제공된 입력 신호에 의해 수평 방향으로 이동되고, 이동된 다수의 마그네틱 도메인들(93) 중에서 제2 자기터널접합 구조(80)의 절연층(83)에 접속되는 하나의 마그네틱 도메인(93)이 제2 자기터널접합 구조(80)의 자유층으로 동작할 수 있다. 즉, 자유층으로 동작하는 하나의 마그네틱 도메인(93)의 자화 방향과 제2 자기터널접합 구조(80)의 고정층(81)의 자화 방향이 동일한 방향이거나 또는 반대의 방향을 가지는 데에 따라 제2 자기터널접합 구조(80)의 저항의 크기를 결정할 수 있다.
도 7은 도 1에 도시된 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 데이터 저장 장치의 개략적인 블록도이고, 도 8은 도 7에 도시된 데이터 장치를 포함하는 데이터 저장 시스템의 개략적인 블록도이다.
도 7을 참조하면, 데이터 저장 장치(200)는 메모리 장치(100) 및 컨트롤러(controller)(210)를 포함할 수 있다.
메모리 장치(100)는 앞서 도 1 내지 도 6을 참조하여 설명한 바와 같이, 제1 자기 메모리 소자(110)와 제2 자기 메모리 소자(120)를 포함하여 구성될 수 있다. 메모리 장치(100)는 외부와 데이터 신호(data)를 주고받을 수 있다. 예컨대 메모리 장치(100)의 제1 자기 메모리 소자(110)는 외부로부터 제공되는 데이터 신호(data)가 임시로 저장되는 버퍼(buffer)로서의 역할을 수행할 수 있고, 제2 자기 메모리 소자(120)는 버퍼로 동작하는 제1 자기 메모리 소자(110)에 저장 완료된 데이터 신호(data)를 제공받는 저장 장치로서의 역할을 수행할 수 있다.
컨트롤러(210)는 메모리 장치(100)의 동작을 제어할 수 있는 제어 신호(CS)를 제공할 수 있다. 즉, 컨트롤러(210)는 메모리 장치(100)가 외부와 데이터 신호(data)를 주고받을 수 있는 동작을 제어할 수 있는 제어 신호(CS)를 출력할 수 있으며, 메모리 장치(100)는 컨트롤러(210)로부터 출력된 제어 신호(CS)에 따라 데이터 신호(data)의 전송 또는 저장 동작이 제어될 수 있다.
도 8을 참조하면, 데이터 저장 시스템(300)은 CPU(310), 인터페이스(interface; IF)(330) 및 데이터 저장 장치(200)를 포함할 수 있다. 본 실시예의 데이터 저장 시스템(300)는 예컨대 PC, 이동 단말기 또는 스마트 카드 등을 포함할 수 있다.
데이터 저장 장치(200)는 앞서 도 7을 참조하여 설명한 바와 실질적으로 동일할 수 있다. 데이터 저장 장치(200)는 인터페이스(330)를 통해 CPU(310)와 통신할 수 있으며, CPU(310)로부터 제공된 제어 신호(CS)에 따라 데이터 신호(data)를 제공받아 저장하거나 외부로 출력할 수 있다.
CPU(310)는 인터페이스(330)를 통해 데이터 저장 장치(200)와 통신할 수 있으며, 데이터 저장 장치(200)에 제어 신호(CS) 및 데이터 신호(data)를 제공하고, 데이터 저장 장치(200)로부터 데이터 신호(data)를 제공받을 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록도이다.
도 2는 도 1에 도시된 메모리 장치의 개략적인 단면도이다.
도 3은 도 2에 도시된 제1 자기터널접합 구조의 개략적인 사시도이다.
도 4a와 도 4b는 도 3에 도시된 제1 자기터널접합 구조의 동작에 대한 도면이다.
도 5는 도 2에 도시된 제2 자기터널접합 구조의 개략적인 사시도이다.
도 6a와 도 6b는 도 5에 도시된 제2 자기터널접합 구조의 동작에 대한 도면이다.
도 7은 도 1에 도시된 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 데이터 저장 장치의 개략적인 블록도이다.
도 8은 도 7에 도시된 데이터 장치를 포함하는 데이터 저장 시스템의 개략적인 블록도이다.

Claims (12)

  1. 데이터 저장 영역과 주변 회로 영역이 정의된 반도체 기판;
    상기 반도체 기판의 상기 주변 회로 영역에 형성되고, 외부와 데이터 신호를 주고받는 제1 자기 메모리 소자; 및
    상기 반도체 기판의 상기 데이터 저장 영역에 형성되고, 상기 제1 자기 메모리 소자와 상기 데이터 신호를 주고받는 제2 자기 메모리 소자를 포함하며,
    상기 제1 자기 메모리 소자의 일부 영역과 상기 제2 자기 메모리 소자의 일부 영역 각각에는 적어도 하나의 자성층을 포함하는 자기터널접합 구조가 형성된 메모리 장치.
  2. 제1 항에 있어서, 상기 제1 자기 메모리 소자는,
    상기 데이터 신호를 주고받는 비트 라인; 및
    상기 비트 라인과 접속되도록 형성되어 상기 데이터 신호를 주고받는 제1 자기터널접합 구조를 포함하는 메모리 장치.
  3. 제2 항에 있어서, 상기 제1 자기터널접합 구조는,
    상기 주변 회로 영역에 형성된 선택부와 접속되며, 일방향으로 고정된 자화 방향을 가지는 고정층;
    상기 고정층의 상부에 적층되는 절연층; 및
    상기 절연층의 상부에 적층되어 상기 비트 라인에 접속되고, 상기 고정층의 자화 방향과 동일하거나 반대의 자화 방향을 가지는 자유층을 포함하는 메모리 장치.
  4. 제3 항에 있어서,
    상기 자유층은 상기 비트 라인을 통하여 전송되는 상기 데이터 신호에 따라 상기 자화 방향이 결정되는 메모리 장치.
  5. 제1 항에 있어서, 상기 제2 자기 메모리 소자는,
    다수의 저장 영역들과 상기 다수의 저장 영역들에 인접하는 다수의 버퍼 영역들을 포함하며, 상기 다수의 저장 영역들 각각은 다수의 마그네틱 도메인들을 포함하고, 상기 다수의 마그네틱 도메인들 각각은 서로 다른 자화 방향을 가지는 메모리 트랙; 및
    상기 다수의 마그네틱 도메인들 중에서 하나의 마그네틱 도메인과 접속되도록 형성된 제2 자기터널접합 구조를 포함하는 메모리 장치.
  6. 제5 항에 있어서, 상기 제2 자기터널접합 구조는,
    상기 데이터 저장 영역에 형성된 선택부와 접속되며, 일방향으로 고정된 자화 방향을 가지는 고정층; 및
    상기 고정층의 상부에 적층되며, 상기 다수의 마그네틱 도메인들 중에서 상 기 하나의 마그네틱 도메인에 접속되는 절연층을 포함하고,
    상기 절연층에 접속되는 상기 하나의 마그네틱 도메인의 자화 방향은 상기 고정층의 자화 방향과 동일하거나 반대의 방향을 가지는 메모리 장치.
  7. 제6 항에 있어서,
    상기 절연층에 접속되는 상기 하나의 마그네틱 도메인은 상기 제2 자기터널접합 구조의 자유층을 형성하는 메모리 장치.
  8. 제5 항에 있어서,
    상기 제2 자기 메모리 소자는 상기 메모리 트랙에 접속되어 상기 다수의 마그네틱 도메인들을 수평 방향으로 이동시키기 위한 이동 신호를 제공하는 입력부를 더 포함하고,
    상기 다수의 마그네틱 도메인들 중에서 상기 제2 자기터널접합 구조와 접속되는 하나의 마그네틱 도메인은 상기 입력부로부터 제공된 이동 신호에 따라 상기 자화 방향이 결정되는 메모리 장치.
  9. 제1 항에 있어서,
    상기 제1 자기 메모리 소자의 자기터널접합 구조와 상기 제2 자기 메모리 소자의 자기터널접합 구조는 실질적으로 동일한 공정에서 형성되는 메모리 장치.
  10. 제1 항에 있어서,
    상기 제1 자기 메모리 소자는 마그네틱 랜덤 액세스 메모리(magnetic random access memory)이고, 상기 제2 자기 메모리 소자는 마그네틱 트랙 메모리(magnetic track memory)인 메모리 장치.
  11. 제1 자기 메모리 소자와 제2 자기 메모리 소자를 포함하는 메모리 장치; 및
    상기 메모리 장치의 동작을 제어하기 위한 제어 신호를 출력하는 컨트롤러를 포함하며,
    상기 메모리 장치는,
    데이터 저장 영역과 주변 회로 영역이 정의된 반도체 기판;
    상기 반도체 기판의 상기 주변 회로 영역에 형성되고, 외부와 데이터 신호를 주고받는 제1 자기 메모리 소자; 및
    상기 반도체 기판의 상기 데이터 저장 영역에 형성되고, 상기 제1 자기 메모리 소자와 상기 데이터 신호를 주고받는 제2 자기 메모리 소자를 포함하고,
    상기 제1 자기 메모리 소자의 일부 영역과 상기 제2 자기 메모리 소자의 일부 영역 각각에는 적어도 하나의 자성층을 포함하는 자기터널접합 구조가 형성된 데이터 저장 장치.
  12. CPU;
    상기 CPU와 통신하기 위한 인터페이스; 및
    상기 인터페이스를 통해 상기 CPU와 통신하는 데이터 저장 장치를 포함하며,
    상기 데이터 저장 장치는,
    제1 자기 메모리 소자와 제2 자기 메모리 소자를 포함하는 메모리 장치; 및
    상기 메모리 장치의 동작을 제어하기 위한 제어 신호를 출력하는 컨트롤러를 포함하며,
    상기 메모리 장치는,
    데이터 저장 영역과 주변 회로 영역이 정의된 반도체 기판;
    상기 반도체 기판의 상기 주변 회로 영역에 형성되고, 외부와 데이터 신호를 주고받는 제1 자기 메모리 소자; 및
    상기 반도체 기판의 상기 데이터 저장 영역에 형성되고, 상기 제1 자기 메모리 소자와 상기 데이터 신호를 주고받는 제2 자기 메모리 소자를 포함하고,
    상기 제1 자기 메모리 소자의 일부 영역과 상기 제2 자기 메모리 소자의 일부 영역 각각에는 적어도 하나의 자성층을 포함하는 자기터널접합 구조가 형성된 데이터 저장 시스템.
KR1020080051453A 2008-06-02 2008-06-02 메모리 장치 및 이를 포함하는 데이터 저장 장치 KR20090125378A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020080051453A KR20090125378A (ko) 2008-06-02 2008-06-02 메모리 장치 및 이를 포함하는 데이터 저장 장치
US12/471,630 US20090296461A1 (en) 2008-06-02 2009-05-26 Memory Devices and Related Data Storage Devices and Systems Including the Same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020080051453A KR20090125378A (ko) 2008-06-02 2008-06-02 메모리 장치 및 이를 포함하는 데이터 저장 장치

Publications (1)

Publication Number Publication Date
KR20090125378A true KR20090125378A (ko) 2009-12-07

Family

ID=41379601

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020080051453A KR20090125378A (ko) 2008-06-02 2008-06-02 메모리 장치 및 이를 포함하는 데이터 저장 장치

Country Status (2)

Country Link
US (1) US20090296461A1 (ko)
KR (1) KR20090125378A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101881750B1 (ko) 2012-02-29 2018-07-25 삼성전자주식회사 정보 저장 소자 및 그 제조 방법
CN105096963B (zh) * 2014-04-25 2018-06-26 华为技术有限公司 写装置及磁性存储器
US10885961B2 (en) * 2019-03-14 2021-01-05 Samsung Electronics Co., Ltd. Race-track memory with improved writing scheme
KR20200115949A (ko) 2019-03-29 2020-10-08 삼성전자주식회사 가변 저항 메모리 장치 및 그 제조 방법

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4646485B2 (ja) * 2002-06-25 2011-03-09 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
KR100754397B1 (ko) * 2006-02-22 2007-08-31 삼성전자주식회사 마그네틱 도메인 이동을 이용한 자기메모리

Also Published As

Publication number Publication date
US20090296461A1 (en) 2009-12-03

Similar Documents

Publication Publication Date Title
US6914806B2 (en) Magnetic memory device
KR102192205B1 (ko) 메모리 장치
CN102157527B (zh) 半导体存储器件
TWI527159B (zh) 靜態隨機存取記憶胞及結構
KR100550192B1 (ko) 자기 저항 소자 및 자기 기억 장치
CN212136451U (zh) 存储器
CN104425439A (zh) 半导体装置、半导体装置制造方法和半导体单元
US9520187B2 (en) Electric device having wire contacts coupled to stack structures with variable resistance elements
US9570511B2 (en) Electronic device having buried gate and method for fabricating the same
EP3958319B1 (en) Memory, forming method therefor and control method therefor
KR20180090496A (ko) 전자 장치 및 그 형성 방법
KR100951068B1 (ko) 자기 기억 장치 및 그 제조 방법
KR20090125378A (ko) 메모리 장치 및 이를 포함하는 데이터 저장 장치
US7141842B2 (en) Magnetic memory device and method of manufacturing the same
KR102626234B1 (ko) 전자 장치 및 그 제조 방법
TWI664699B (zh) 包括開關元件及半導體記憶體之電子裝置
JP2006165556A (ja) 磁気メモリ素子、磁気メモリ素子製造、及び磁気メモリ素子動作方法
KR20160025056A (ko) 메모리 장치
US10043854B1 (en) Electronic device including transistor and method for fabricating the same
JP2005268480A (ja) 半導体記憶装置
US9318180B2 (en) MRAM wtih metal gate write conductors
US9831286B2 (en) Electronic device and method for fabricating the same
KR20180073745A (ko) 전자 장치 및 그 형성 방법
KR100399439B1 (ko) 마그네틱 램(Ｍａｇｎｅｔｉｃ ＲＡＭ) 셀 및 그의 제조방법
JP2005260083A (ja) 磁気ランダムアクセスメモリ

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid