CN104425439A - 半导体装置、半导体装置制造方法和半导体单元 - Google Patents

半导体装置、半导体装置制造方法和半导体单元 Download PDF

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Abstract

本发明提供了半导体装置、半导体装置制造方法和半导体单元。所述半导体装置包括：半导体基板，所述半导体基板具有彼此面对的第一表面和第二表面，并且具有元件区和隔离区，所述元件区包括所述第一表面中的晶体管，并且所述隔离区包括围绕所述元件区的元件隔离层；以及接触插塞，所述接触插塞在所述半导体基板的所述隔离区中从所述第一表面延伸至所述第二表面。本发明在确保设计的灵活性的同时，能够实现更高的集成度。

Description

半导体装置、半导体装置制造方法和半导体单元
技术领域
本发明涉及半导体装置、该半导体装置的制造方法、以及包括该半导体装置的半导体单元。该半导体装置具有如下的构造：在该构造中，绝缘体层和半导体层被层叠于半导体基板上。
背景技术
在包括互补金属氧化物半导体(CMOS：complementary metal oxidesemiconductor)晶体管的半导体集成电路中，已经对更高集成度和更高操作速度进行了研究。近来，在低功耗方面，已经研究了从易失性存储器到非易失性存储器的转变，并且，已经开发出了例如磁阻式随机存取存储器(MRAM：magnetoresistive random access memory)(例如，参见日本未经审查的专利申请公开第2010-171166号)。
顺便提及地，与晶体管的源极及漏极区连接的接触电极通常被设置于基板的形成有该晶体管的主表面上；然而，近来，已经尝试着将接触电极设置于基板的背面上。例如，日本未经审查的专利申请公开第2010-171166号公开了如下内容：在主元件的扩散层和硅化物层被形成于硅(Si)基板的前表面上的同时，接触电极被设置成从该基板的背面贯穿该基板。从该背面形成的接触电极贯穿基板和扩散层而与硅化物层连接。利用这样的构造，增强了布线路径等中的灵活性，从而引起设计上的优势。
在日本未经审查的专利申请公开第2010-171166号中，接触电极是从基板的背面形成的；因此，当试图实现更高的集成度时，就存在对如下的问题的担忧：因加工中的偏差或者对准精度而造成的接触电极与被形成于基板上的晶体管的栅极电极之间的短路。此外，日本未经审查的专利申请公开第2010-171166号中的技术适用于具有SOI(Silicon onInsulator：绝缘体上硅)结构的半导体晶体管，但是不能应用于具有现有的块体结构的半导体晶体管。
发明内容
所期望的的是，提供一种在设计上的灵活性良好且具有适合于更高集成度的构造的半导体装置以及该半导体装置的制造方法。此外，还期望提供包括这样的半导体装置的半导体单元。
根据本发明的实施例，提供了一种半导体装置，其包括：半导体基板，所述半导体基板具有彼此面对的第一表面和第二表面，并且具有元件区和隔离区，所述元件区包括设于所述第一表面中的晶体管，并且所述隔离区包括围绕所述元件区的元件隔离层；以及接触插塞，所述接触插塞在所述半导体基板的所述隔离区中从所述第一表面延伸至所述第二表面。
根据本发明的实施例，提供了一种半导体装置，其包括：元件形成层，在所述元件形成层中形成有晶体管，所述晶体管包括沿第一方向延伸的鳍片以及沿第二方向延伸的栅极配线、源极配线和漏极配线，所述栅极配线、所述源极配线和所述漏极配线覆盖所述鳍片的除了背面以外的表面；埋入式氧化物膜，所述埋入式氧化物膜覆盖所述晶体管；绝缘层，所述绝缘层覆盖所述埋入式氧化物膜；以及接触插塞，所述接触插塞贯穿所述元件形成层的除了形成有所述晶体管的区域以外的区域。
根据本发明的实施例，提供了一种半导体装置，其包括：半导体基板，所述半导体基板具有彼此面对的第一表面和第二表面，且具有第一区域、第二区域和第三区域，所述第一区域包括设于所述第一表面中的晶体管，所述第二区域包括设于所述第一表面中的围绕所述第一区域的元件隔离层，并且所述第三区域与所述第一区域被所述第二区域隔开，其中第一导电性半导体部被设置于所述第一区域中，第二导电性半导体部被设置于所述第三区域中，并且绝缘层被设置于所述第二区域中，所述绝缘层在所述第二表面中被夹在所述第一导电性半导体部与所述第二导电性半导体部之间。
根据本发明的实施例，提供了一种半导体装置，其包括：半导体基板，所述半导体基板具有彼此面对的第一表面和第二表面，并且具有元件区和隔离区，所述元件区包括设于所述第一表面中的晶体管，并且所述隔离区包括设于所述第一表面中的围绕所述元件区的元件隔离层；接触插塞，所述接触插塞在所述半导体基板的所述隔离区中从所述第一表面延伸至所述第二表面；阻挡层，所述阻挡层被设置成在所述第一表面中跨过所述元件区与所述隔离区之间的边界；以及配线，所述配线在所述第一表面中覆盖所述阻挡层，并且所述配线将所述接触插塞与所述晶体管彼此连接。
根据本发明的实施例，提供了一种半导体装置，其包括：半导体基板，所述半导体基板具有彼此面对的第一表面和第二表面，并且具有元件区和隔离区，所述元件区包括设于所述第一表面中的晶体管，并且所述隔离区包括设于所述第一表面中的围绕所述元件区的元件隔离层；接触插塞，所述接触插塞在所述半导体基板的所述隔离区中从所述第一表面延伸至所述第二表面；以及金属层，所述金属层被设置成在所述第一表面中跨过所述元件区与所述隔离区之间的边界，并且所述金属层被设置成将所述接触插塞与所述晶体管彼此连接。
根据本发明的实施例，提供了一种半导体装置制造方法，其包括：准备半导体基板，所述半导体基板具有彼此面对的第一表面和第二表面且具有元件区和隔离区，所述元件区包括设于所述第一表面中的晶体管，并且所述隔离区包括围绕所述元件区的元件隔离层；然后，通过在所述隔离区中形成从所述第二表面到所述第一表面的通孔、然后用金属材料填充所述通孔，形成接触插塞。
根据本发明的实施例，提供了一种半导体单元，其设置有半导体装置和层叠于所述半导体装置上的摄像装置，所述半导体装置包括：半导体基板，所述半导体基板具有彼此面对的第一表面和第二表面，并且具有元件区和隔离区，所述元件区包括设于所述第一表面中的晶体管，并且所述隔离区包括围绕所述元件区的元件隔离层；以及接触插塞，所述接触插塞在所述半导体基板的所述隔离区中从所述第一表面延伸至所述第二表面。
在根据本发明的各实施例的半导体装置和半导体装置制造方法中，所述接触插塞不是被设置于包括所述晶体管的所述元件区中，而是被设置于所述隔离区中。因此，例如，即使在所述半导体基板的与设置有所述晶体管的表面相反的一侧设置有存储元件的情况下，也能防止所述接触插塞与所述晶体管的意想不到的部分(例如，栅极电极等)之间发生的短路。
在根据本发明的各实施例的半导体装置和半导体装置制造方法中，在确保了设计的灵活性的同时，能够实现更高的集成度。需要注意的是，本发明的各实施例的效果不局限于这里所说明的效果，并且可以包括本说明书中所说明的任何效果。
需要理解的是，前面的一般说明和下面的详细说明都仅是示例性的，且旨在提供对本发明所要求保护的技术的进一步解释。
附图说明
本发明包含了附图以便提供对本技术的进一步理解，并且这些附图被并入本说明书中且构成本说明书的一部分。附图图示了各实施例，且与本说明书一起用来解释本技术的原理。
图1A是图示了本发明第一实施例的半导体装置的构造示例的截面图。
图1B是图示了图1A所示的半导体装置的构造示例的平面图。
图2是图示了图1所示的存储元件的存储部的构造示例的截面图。
图3是图示了图2所示的存储部中的各层的构造示例的截面图。
图4A是图示了图1A所示半导体装置的制造方法中的工艺的截面图。
图4B是图示了跟在图4A之后的工艺的截面图。
图4C是图示了跟在图4B之后的工艺的截面图。
图4D是图示了跟在图4C之后的工艺的截面图。
图4E是图示了跟在图4D之后的工艺的截面图。
图4F是图示了在图4E之后的工艺的截面图。
图4G是图示了跟在图4F之后的工艺的截面图。
图5是图示了本发明第一实施例的半导体装置的第一变形例的平面图。
图6是图示了本发明第一实施例的半导体装置的第二变形例的截面图。
图7是图示了本发明第二实施例的半导体装置的构造示例的截面图。
图8A是图示了图7所示半导体装置的制造方法中的工艺的截面图。
图8B是图示了跟在图8A之后的工艺的截面图。
图9是图示了本发明第二实施例的半导体装置的变形例的截面图。
图10A是图示了图9所示半导体装置的制造方法中的工艺的截面图。
图10B是图示了跟在图10A之后的工艺的截面图。
图10C是图示了跟在图10B之后的工艺的截面图。
图10D是图示了跟在图10C之后的工艺的截面图。
图10E是图示了跟在图10D之后的工艺的截面图。
图10F是图示了跟在图10E之后的工艺的截面图。
图10G是图示了跟在图10F之后的工艺的截面图。
图11A是图示了本发明第三实施例的半导体装置的构造示例的截面图。
图11B是图示了图11A所示的半导体装置的构造示例的平面图。
图12A是图示了本发明第三实施例的半导体装置的变形例的截面图。
图12B是图示了本发明第三实施例的半导体装置的另一个变形例的截面图。
图13是图示了本发明第四实施例的半导体装置的构造示例的截面图。
图14是图示了本发明第五实施例的半导体装置的构造示例的截面图。
图15A是图示了图14所示半导体装置的制造方法中的工艺的截面图。
图15B是图示了跟在图15A之后的工艺的截面图。
图15C是图示了跟在图15B之后的工艺的截面图。
图15D是图示了跟在图15C之后的工艺的截面图。
图15E是图示了跟在图15D之后的工艺的截面图。
图15F是图示了跟在图15E之后的工艺的截面图。
图15G是图示了跟在图15F之后的工艺的截面图。
图15H是图示了跟在图15G之后的工艺的截面图。
图16是图示了本发明第六实施例的半导体装置的构造示例的截面图。
图17A是图示了图16所示半导体装置的制造方法中的工艺的截面图。
图17B是图示了跟在图17A之后的工艺的截面图。
图17C是图示了跟在图17B之后的工艺的截面图。
图17D是图示了跟在图17C之后的工艺的截面图。
图17E是图示了跟在图17D之后的工艺的截面图。
图17F是图示了跟在图17E之后的工艺的截面图。
图17G是图示了跟在图17F之后的工艺的截面图。
图17H是图示了跟在图17G之后的工艺的截面图。
图18是图示了本发明第七实施例的半导体装置的构造示例的截面图。
图19是图示了图18所示半导体装置的制造方法中的工艺的截面图。
图20是图示了本发明第七实施例的半导体装置的变形例的截面图。
图21是图示了本发明第七实施例的半导体装置的另一个变形例的截面图。
图22是图示了本发明第八实施例的半导体装置的构造示例的截面图。
图23A是图示了图22所示半导体装置的制造方法中的工艺的截面图。
图23B是图示了跟在图23A之后的工艺的截面图。
图23C是图示了跟在图23B之后的工艺的截面图。
图23D是图示了跟在图23C之后的工艺的截面图。
图23E是图示了跟在图23D之后的工艺的截面图。
图23F是图示了跟在图23E之后的工艺的截面图。
图24A是图示了本发明第八实施例的半导体装置的第一变形例的平面图。
图24B是图示了图24A所示的半导体装置的变形例的截面图。
图24C是图示了图24A所示的半导体装置的变形例的另一个截面图。
图25是图示了本发明第八实施例的半导体装置的第二变形例的截面图。
图26是图示了本发明第八实施例的半导体装置的第三变形例的截面图。
图27是图示了本发明第八实施例的半导体装置的第四变形例的截面图。
图28是图示了本发明第八实施例的半导体装置的第五变形例的截面图。
图29是图示了本发明第九实施例的半导体装置的构造示例的截面图。
图30A是图示了图29所示半导体装置的制造方法中的工艺的截面图。
图30B是图示了跟在图30A之后的工艺的截面图。
图31是图示了本发明第九实施例的半导体装置的变形例的截面图。
图32A是图示了本发明实施例的半导体装置的第一应用例的截面图。
图32B是图示了本发明实施例的半导体装置的第二应用例的截面图。
图33是图示了本发明各实施例的任一个半导体装置的第十四变形例的截面图。
图34是图示了本发明各实施例的任一个半导体装置的第十五变形例的截面图。
图35是图示了本发明各实施例的任一个半导体装置的第十六变形例的截面图。
具体实施方式
下面，将参照附图详细地说明本发明的一些实施例。需要注意的是，将按照下列顺序进行说明。
1.第一实施例(包括具有块体结构的晶体管的半导体装置)
2.变形例1(平面布置的变形例)
3.变形例2(其中低电阻部被设置于接触插塞(contact plug)与存储元件之间的示例)
4.第二实施例(具有SOI结构的半导体装置)
5.变形例3(具有SOI结构且不包括背面上的半导体层的半导体装置)
6.第三实施例(包括鳍片状半导体层且具有SOI结构的半导体装置)
7.变形例4(包括鳍片状半导体层、具有SOI结构且不包括背面上的半导体层的半导体装置)
8.变形例5
9.第四实施例(包括纳米线晶体管(nanowire transistor)的半导体装置)
10.第五实施例(其中接触插塞从半导体基板的前表面形成的半导体装置)
11.第六实施例(其中接触插塞从半导体基板的前表面和背面两者形成的半导体装置)
12.第七实施例(包括从活性区延展到隔离区的局部配线(localwiring)的半导体装置)
13.变形例6(其中与接触插塞连接的连接部预先被设置至里面埋入有栅极电极的层间绝缘层的半导体装置)
14.变形例7(其中另一个导电层被设置于接触插塞与埋入在层间绝缘层中的连接部之间的半导体装置)
15.第八实施例(其中半导体层由P型阱和N型阱构成的半导体装置)
16.变形例8(包括如下部分的半导体装置：在该部分中，元件隔离层与绝缘膜的突出部是彼此分离的)
17.变形例9(包括一些在元件隔离层与绝缘膜的突出部之间的相互接触部分但不包括接触插塞的半导体装置)
18.变形例10(其中绝缘膜的突出部的高度根据位置而不同的半导体装置)
19.变形例11(其中在绝缘膜的突出部的内侧形成有沟槽的半导体装置)
20.变形例12(其中覆盖N型阱的绝缘膜和覆盖P型阱的绝缘膜由不同材料制成的半导体装置)
21.第九实施例(其中以覆盖晶体管的硅化物区与元件隔离层之间的边界的方式设置有阻挡层的半导体装置)
22.变形例13(其中以覆盖晶体管的硅化物区与元件隔离层之间的边界的方式设置有金属层的半导体装置)
23和24.应用例1和2(通过将半导体装置和摄像装置结合在一起而构成的半导体单元)
1.第一实施例
半导体装置1的构造
图1A图示了本发明第一实施例的半导体装置1的截面构造。此外，图1B图示了半导体装置1的平面构造。图1A对应于沿图1B中的线IA-IA所取得的在箭头方向上观看的截面图。
半导体装置1可以例如通过在支撑基板50上依次层叠多层配线形成部40、层间绝缘层26和27以及半导体基板10而被构成。晶体管20被设置于半导体基板10的主表面(前表面)10A的附近，并且存储元件30被设置于半导体基板10的背面10B上且绝缘层60介于存储元件30与半导体基板10的背面10B之间。需要注意的是，图1B图示了其中设置有6个晶体管20的示例；然而，被设置于半导体基板10中的晶体管20的数量没有特别限定。晶体管20的数量可以是1个，或者可以是2个以上。
半导体基板10具有设置有晶体管20的元件区R1和围绕元件区R1的隔离区R2。此外，半导体基板10具有接头区(tap region)R3，该接头区被构造用于馈电以设定其电位。通过例如浅沟槽隔离(STI：ShallowTrench Isolation)而被形成的元件隔离层11可以被设置于半导体基板10的隔离区R2中。元件隔离层11可以是由氧化硅膜(SiO2)构成的绝缘膜，并且元件隔离层11的一个表面暴露于半导体基板10的主表面10A上。
半导体基板10具有第一半导体层10S1(下文中称为“半导体层10S1”)和第二半导体层10S2(下文中称为“半导体层10S2”)的层叠构造。半导体层10S1只占据元件区R1，并且例如可以通过如下方式而被构成：以单晶硅形成构成晶体管20的一部分的沟道区以及一对扩散层22(稍后将会说明)。另一方面，半导体层10S2的极性不同于元件区R1中的半导体层10S1的极性，并且半导体层10S2被形成得遍及于元件区R1和隔离区R2上以覆盖半导体层10S1和元件隔离层11两者。半导体层10S2可以由例如单晶硅制成。需要注意的是，即使在接头区R3中，半导体基板10也具有半导体层10S1和半导体层10S2的层叠构造。然而，在接头区R3中，半导体层10S2的极性与构成半导体层10S1的扩散层22的极性相同。
半导体层10S2的前表面(即，半导体基板10的背面10B)被绝缘层60覆盖。绝缘层60是通过在背面10B上依次层叠绝缘膜61至63而构成的。半导体层10S2具有设在隔离区R2的一部分中的开口10K，并且突出部63T被设置于绝缘膜63的一部分中从而填充开口10K。突出部63T与元件隔离层11接触。
此外，接触插塞P1和P2被设置于隔离区R2中，且接触插塞P1和P2以贯穿其中有绝缘膜63和元件隔离层11这两者彼此连接的部分的方式延伸。接触插塞P1和P2例如可以由主要包括诸如Cu(铜)、W(钨)或Al(铝)等低电阻金属的材料制成。此外，接触插塞P1和P2可以是通过在该低电阻金属四周设置由Ti(钛)或Ta(钽)的单质或者它们的合金制成的势垒金属层而形成的。接触插塞P1和P2的周围被绝缘膜63的一部分覆盖，并且与半导体基板10(半导体层10S1和10S2)电绝缘。然而，元件区R1、隔离区R2和接头区R3中的半导体层10S1和10S2是彼此连接的。需要注意的是，接触插塞P1和P2各者具有如下的形状：其中，占据面积从主表面10A向背面10B逐渐增大。
晶体管20是存储元件30的选择晶体管，并且可以是包括栅极电极21以及充当源极区和漏极区的一对扩散层22(22S和22D)的平面型晶体管。栅极电极21还充当存储元件30的字线WL。
栅极电极21被设置于半导体基板10的主表面10A上。然而，由氧化硅膜等构成的栅极绝缘膜23被设置于栅极电极21与半导体基板10之间。例如，由氧化硅膜24A和氮化硅膜24B的层叠膜构成的侧壁24可以被设置于栅极电极21的侧表面上。字线WL与栅极电极21连接。
上述一对扩散层22可以是利用将杂质扩散到硅中而形成的，并且构成半导体层10S1。更具体地，该一对扩散层22是由对应于源极区的扩散层22S和对应于漏极区的扩散层22D构成的，并且在所述一对扩散层22之间设置有与半导体层10S1的栅极电极21面对的沟道区。由诸如NiSi(硅化镍)或CoSi(硅化钴)等金属硅化物制成的硅化物区25(25S和25D)分别被设置于相应扩散层22(22S和22D)的一部分中。硅化物区25被构造用于减小稍后将会说明的连接层28A至28D与扩散层22之间的接触电阻。各硅化物区25的表面暴露于半导体基板10的主表面10A上；然而，与各硅化物区25的该暴露表面相反的表面被半导体层10S2覆盖。此外，扩散层22和硅化物区25各者的厚度小于元件隔离层11的厚度。
字线WL、选择线SL和金属层M1被埋入到层间绝缘膜27中。此外，连接层28A至28D被设置成贯穿层间绝缘膜26和27。在这种情况下，栅极电极21通过连接层28A而与字线WL连接。充当漏极区的扩散层22D中的硅化物区25D通过充当漏极电极的连接层28B而与选择线SL连接。稍后将会说明的配线40A的金属层M1通过充当源极电极的连接层28C而与充当源极区的扩散层22S中的硅化物区25S连接。此外，在接头区R3中，暴露于半导体基板10的主表面10A上的硅化物区25通过连接层28D而与另一个金属层M1连接。而且，接触插塞P1贯穿层间绝缘膜26和27从而使得它的下端接触选择线SL。接触插塞P2也贯穿层间绝缘膜26和27从而使得它的下端接触稍后将会说明的配线40B的金属层M1。因此，接触插塞P1和P2延伸得贯穿绝缘层60、元件隔离层11、层间绝缘膜26和层间绝缘膜27全部。接触插塞P1和P2可以具有例如截头棱锥形状或者截头圆锥形状，并且接触插塞P1和P2各者的占据面积从主表面10A向背面10B(即，从它的下端向它的上端)增大。
多层配线形成部40可以通过将配线40A和40B设置至从更靠近晶体管20的一侧依次层叠的层间绝缘膜41、层间绝缘膜42、层间绝缘膜43、层间绝缘膜44而构成。配线40A和40B各者具有如下的构造：其中，金属层M1、金属层M2、金属层M3、金属层M4和金属层M5层叠。在这种情况下，金属层M1、金属层M2、金属层M3、金属层M4和金属层M5分别埋入到层间绝缘膜27、层间绝缘膜41、层间绝缘膜42、层间绝缘膜43和层间绝缘膜44中。此外，金属层M1和金属层M2通过贯穿层间绝缘膜41的导孔(via)V1而彼此连接。同样地，金属层M2和金属层M3通过贯穿层间绝缘膜42的导孔V2而彼此连接。金属层M3和金属层M4通过贯穿层间绝缘膜43的导孔V3而彼此连接。金属层M4和金属层M5通过贯穿层间绝缘膜44的导孔V4而彼此连接。如上所述，配线40A通过与金属层M1接触的连接层28C而与充当源极区的扩散层22S连接。此外，配线40B中的金属层M1与接触插塞P2的下端接触。需要注意的是，图1A所示的多层配线形成部40的构造仅仅是示例，并且不局限于此。
多层配线形成部40被连接至支撑基板50。支撑基板50可以是例如由单晶硅制成的基板。需要注意的是，支撑基板50的材料没有特别限定，并且支撑基板50可以是由除了单晶硅以外的诸如SiO2或玻璃等任何材料制成的。
如上所述，绝缘层60具有如下的层叠结构：其中，绝缘膜61、绝缘膜62和绝缘膜63层叠以覆盖半导体基板10。绝缘膜61可以由例如能够在低温下形成的High-K(高介电常数)膜构成，该High-K膜即：Hf氧化物；Al2O3；Ru(钌)氧化物；Ta氧化物；含Al、Ru、Ta或Hf且含Si的氧化物；含Al、Ru、Ta或Hf且含Si的氮化物；含Al、Ru、Ta或Hf且含Si的氮氧化物，等等。绝缘膜62和63可以由例如SiO2制成。可替代地，绝缘膜63可以优选地由介电常数低于SiO2的介电常数的材料(Low-K材料)制成。导电层31和34被设置于绝缘膜63的前表面63S(即，与半导体基板10相反的一侧的表面)上。导电层31和34分别与接触插塞P1和P2的上端接触。
存储元件30可以通过依次层叠充当下部电极的导电层31、存储部32、以及充当上部电极(并且还充当位线BL)的导电层33而构成。导电层31通过接触插塞P1、选择线SL和连接层28B而与硅化物区25D连接。
背面层间膜71被设置于存储部32以及导电层31、33和34的四周。作为背面层间膜71的材料，可以使用SiO2、或Low-K(低介电常数)膜等。此外，柱状导电层35被设置于导电层34上，并且埋入到背面层间膜71中。而且，导电层33和导电层35通过导电层36(该导电层36既覆盖导电层33又覆盖导电层35)而彼此电连接。用绝缘层72填充导电层36的周围。
存储元件30中的存储部32可以优选地是自旋转移力矩磁性隧道结(STT-MTJ：Spin Transfer Torque-Magnetic Tunnel Junction)型存储元件，该STT-MTJ型元件被构造成通过利用自旋注入而将稍后将会说明的存储层的磁化方向反转来保存信息。该STT-MTJ能够高速地写入和读出；因此，该STT-MTJ是作为易失性存储器的可替代物的有前景的非易失性存储器。
导电层31和导电层33可以由Cu、Ti、W、或Ru等金属层构成。导电层31和导电层33可以优选地由除了稍后将会说明的底层32A和顶层32E的材料以外的金属制成，即该金属主要为Cu、Al或W。此外，导电层31和导电层33可以由Ti、TiN(氮化钛)、Ta、TaN(氮化钽)、W、Cu、Al或它们的层叠物构成。
图2图示了存储部32的构造示例。存储部32可以具有其中底层32A、磁化固定层32B、绝缘层32C、存储层32D和顶层32E从更靠近导电层31的一侧依次层叠的构造。换言之，存储元件30具有包括沿层叠方向从下向上依次设置的磁化固定层32B、绝缘层32C和存储层32D的底部钉扎结构。通过改变具有单轴各向异性的存储层32D的磁化M32D的方向来存储信息。利用存储层32D的磁化M32D与磁化固定层32B的磁化M32B之间的相对角度(平行或反平行)，来判定信息“0”或“1”。
底层32A和顶层32E各者是由Ta或Ru等金属膜或者它们的层叠膜构成的。
磁化固定层32B是作为存储层32D的存储信息(磁化方向)的基准的参考层，并且由具有如下磁矩的铁磁性材料构成：该磁矩中，磁化M32B的方向被固定在与膜面垂直的方向。磁化固定层32B可以由例如Co-Fe-B制成。
不期望的是，磁化固定层32B的磁化M32B的方向因写入或者读出而变化；然而，磁化固定层32B的磁化M32B的方向不是必须固定在特定方向上。磁化固定层32B的磁化M32B的方向比存储层32D的磁化M32D的方向更不容易移动。例如，与存储层32D相比，磁化固定层32B可以具有更大的矫顽力、更大的磁性膜厚或者更大的磁阻尼常数。为了固定磁化M32B的方向，例如，诸如PtMn或IrMn等反铁磁材料可以被设置成与磁化固定层32B接触。可替代地，与这样的反铁磁材料接触的磁性材料可以与磁化固定层32B利用介于二者之间的诸如Ru等非磁性材料而磁耦合，从而间接地固定磁化M32B的方向。
绝缘层32C是充当隧道势垒层(隧道绝缘层)的中间层，并且可以由例如氧化铝或者氧化镁(MgO)制成。尤其是，绝缘层32C可以优选地由氧化镁构成。这使得能增大磁阻变化率(MR ratio)，并且通过提高自旋注入的效率，能减小用于使存储层32D的磁化M32D的方向反转的电流密度。
存储层32D是由具有如下磁矩的铁磁性材料制成的：该磁矩中，磁化M32D的方向能自由改变为与膜面垂直的方向。存储层32D可以由例如Co-Fe-B制成。
图3更具体地图示了存储部32中的各层的构造示例。底层32A可以具有例如如下的构造：其中，具有约3nm厚度的Ta层和具有约25nm厚度的Ru膜从更靠近第一电极31的一侧依次层叠。磁化固定层32B可以具有例如如下的构造：其中，具有约5nm厚度的Pt层、具有约1.1nm厚度的Co层、具有约0.8nm厚度的Ru层和具有约1nm厚度的(Co20Fe80)80B20层从更靠近第一电极31的一侧依次层叠。绝缘层32C可以具有例如如下的构造：其中，具有约0.15nm厚度的Mg层、具有约1nm厚度的MgO层和具有约0.15nm厚度的Mg层从更靠近第一电极31的一侧依次层叠。例如，存储层32D可以具有约1.2nm至约1.7nm(包括两端点)的厚度t，并且可以由(Co20Fe80)80B20层构成。顶层32E可以具有例如如下的构造：其中，具有约1nm厚度的Ta层、具有约5nm厚度的Ru层和具有约3nm厚度的Ta层从更靠近第一电极31的一侧依次层叠。
半导体装置1的制造方法
例如，半导体装置1可以利用下列工艺而被制造。
图4A至图4G按工艺顺序图示了半导体装置1的制造方法的一部分。首先，准备由上述材料制成的半导体基板10，然后利用通常的制造工艺在半导体基板10的主表面10A侧上形成大规模集成电路(LSI：large scaleintegrated circuit)。需要注意的是，在逻辑LSI的情况下，通常会形成由至少九层构成的多层配线层。此外，在图4A至图4G中，图示了逻辑LSI结构作为主题；然而，也可以包含诸如现有的动态随机存取存储器(DRAM：dynamic random access memory)等已知器件。
更具体地，如图4A所示，利用例如STI在半导体基板10的主表面10A侧上形成元件隔离层11。在半导体基板10中的由元件隔离层11包围的区域中，即在元件区R1中，形成包括栅极电极21和一对扩散层22的晶体管20。在每个扩散层22的一部分中，形成硅化物区25。接着，在形成了覆盖晶体管20的层间绝缘层26和27之后，形成贯穿层间绝缘层26和27的连接层28A至28D，形成字线WL、选择线SL和金属层M1。此外，在层间绝缘层27上形成多层配线形成部40。
接着，如图4B所示，将利用上述工艺形成的层叠构造上下颠倒，然后使用诸如等离子体技术等技术在低温下将支撑基板50接合至多层配线形成部40的与半导体基板10相反的一侧的表面。
接着，如图4C所示，利用例如化学机械研磨(CMP：ChemicalMechanical Polishing)来对半导体基板10的半导体层10S2进行研磨，并且在到达元件隔离层11前停止研磨。此时，半导体层10S2的留在元件隔离层11上的部分的厚度可以是例如约0.1μm至约1μm(包括两端点)。因此，形成了背面10B。
此后，如图4D所示，利用例如化学气相沉积(CVD：Chemical VaporDeposition)依次形成由上述预定的材料制成的绝缘膜61和绝缘膜62，以覆盖半导体基板10的背面10B。
接着，如图4E所示，有选择地蚀刻绝缘膜61、绝缘膜62以及半导体基板10的占据隔离区R2的部分中的一部分以形成开口10K。此后，如图4F所示，形成绝缘膜63从而覆盖被绝缘膜61和绝缘膜62覆盖着的半导体基板10且填充开口10K，然后利用CMP方法等使绝缘膜63的顶面平整化。因此，形成了这样的部分：在该部分中，元件隔离层11和绝缘膜63的一部分通过开口10K而彼此连接。此外，如图4G所示，在隔离区R2的有元件隔离层11和绝缘膜63彼此连接的部分中形成到达选择线SL或者配线40B的金属层M1的通孔K1和K2各者。通孔K1和K2的开口面积能够任意地设定。此后，形成由上述材料制成的接触插塞P1和P2以填充通孔K1和K2。接着，如图1A所示，形成导电层31和34从而覆盖接触插塞P1和P2的上端。在导电层31上形成存储部32和导电层33，在导电层34上形成导电层35，且最后，形成公共的导电层36从而与导电层33和导电层35两者的顶面都接触，因此形成了存储元件30。
于是，完成了半导体装置1。
半导体装置1的操作
在半导体装置1中，根据选择线SL和作为位线的导电层33的电位的高低，在存储部32的与膜面垂直的方向上施加电流，从而造成自旋力矩磁化转变。因此，存储层32D的磁化M32D的方向转变成与磁化固定层32B的磁化M32B的方向平行或反平行，以将存储部32的电阻值改变成高或低，从而执行信息的写入。
另一方面，为了读出存储部32中存储的信息，作为信息的基准的磁性层(未图示)被设置于存储层32D上且有薄的绝缘膜介于该磁性层与该薄的绝缘膜之间，由此使得能够利用流过绝缘层32C的铁磁性隧穿电流来读出信息。此外，还可以利用磁阻效应来读出信息。
半导体装置1的功能和效果
在半导体装置1及其制造方法中，接触插塞P1和P2不是被设置于里面设置有晶体管20的元件区R1中，而是被设置于隔离区R2中。接触插塞P1和P2的周围覆盖有元件隔离层11和绝缘膜63，并且与半导体基板10(半导体层10S2)可靠地绝缘。因此，例如，即使在存储元件30被设置于半导体基板10的与设置有晶体管20的表面相反的一侧的情况下，也能防止接触插塞P1和P2与晶体管20的意想不到的部分(例如，栅极电极21等)之间的短路。因此，在确保了设计的灵活性的同时，能够在更窄的区域中设置更大数量的晶体管20，并且能够实现更高的集成度。
此外，半导体层10S2被设置成由元件区R1、隔离区R2和接头区R3共用。因此，通过经由连接层28D向接头区R3的半导体层10S2供电，使得能够任意地设定半导体基板10的元件区R1中的电位。结果，能够将半导体基板10的电位固定在任意值，并且能够将半导体基板10有效地用作块体晶体管。而且，例如，使用所谓的基板偏置效应就使得能够实现更高的操作速度和更低的功耗。换言之，能够在操作期间通过使半导体基板10向前偏置而降低阈值电压Vth来增大晶体管20的操作速度，并且能够在待机期间通过使半导体基板10向后偏置来减小电流泄漏。
2.变形例1
图5图示了根据上述半导体装置1的第一变形例的半导体装置1A的平面构造。在上述半导体装置1中，接触插塞P1被布置于连接层28A、连接层28B和连接层28C的排列方向的延长线上；然而，本技术不限于此。如图5所示的半导体装置1A所图示的，存储元件30可以被设置于隔离区R2中，并且接触插塞P1可以被布置成在栅极电极21的延伸方向上与连接层28B毗邻。即使在这种情况下，也能可靠地防止接触插塞P1与栅极电极21等之间的短路。
3.变形例2
图6图示了根据上述半导体装置1的第二变形例的半导体装置1B的截面构造。除了设置有低电阻配线层37从而覆盖接触插塞P1和P2的上端以外，半导体装置1B具有类似于半导体装置1的构造。低电阻配线层37可以是由Cu(其是电阻低于Ta的电阻的材料)制成的，并且低电阻配线层37的周围被绝缘层64包围。在半导体装置1B中，能够减小配线电阻。需要注意的是，可以利用例如双镶嵌方法来形成低电阻配线层37。该双镶嵌方法是如下的方法：其中，集体地形成配线槽和配线孔(导孔)，然后通过镀敷方法等方法用诸如Cu等低电阻材料同时填充配线槽和配线孔。
4.第二实施例
半导体装置2的构造
图7图示了本发明第二实施例的半导体装置2的截面构造。半导体装置2包括具有SOI(绝缘体上硅：Silicon on Insulator)结构的半导体基板12，并且在功耗低的同时具有良好的操作速度。更具体地，半导体基板12具有其中有埋入式氧化物膜BOX夹于半导体层10S1与半导体层10S2之间的层叠构造。埋入式氧化物膜BOX可以由例如氧化硅膜构成，并且可以具有例如约20nm的厚度。在下面的说明中，用与上述第一实施例的半导体装置1的附图标记相同的附图标记来表示相同部件。需要注意的是，图7中没有图示接头区R3。
半导体装置2的制造方法
图8A和图8B按工艺顺序图示了半导体装置2的制造方法的一部分。首先，如图8A所示，准备通过将埋入式氧化物膜BOX插入半导体层10S1与半导体层10S2(它们由例如单晶硅制成)之间而构成的半导体基板12Z。接着，如图8B所示，例如，利用STI在隔离区R2中的半导体基板12Z的主表面10A附近形成元件隔离层11。在这种情况下，挖掘且去除隔离区R2中的半导体层10S1和埋入式氧化物膜BOX，直到到达半导体层10S2(例如，直至半导体层10S2的约20nm至约300nm(包含两端点)的深度)从而形成凹槽，然后用预定材料填充该凹槽。此后，视需要可以对半导体层10S2执行离子注入，从而在半导体层10S2的与埋入式氧化物膜BOX毗邻的界面附近提供具有高杂质浓度的地平面层。
在形成元件隔离层11后，利用与上述第一实施例的半导体装置1的制造方法中的工艺相似的工艺来完成半导体装置2。
半导体装置2的功能和效果
即使在这样的半导体装置2中，也能实现与上述第一实施例的半导体装置1的功能相似的功能。此外，即使在半导体装置2中，也能够任意地设定半导体基板12的电位；因此，与上述第一实施例的半导体装置1一样，能够任意地固定半导体基板12的电位，或者基板偏置效应能够得以利用。
5.变形例3
半导体装置2A的构造
图9图示了根据上述半导体装置2的变形例的半导体装置2A的截面构造。半导体装置2A与半导体装置2的不同之处在于：包括半导体基板12A来代替半导体基板12。半导体基板12A具有SOI结构，但是不包括半导体层10S2。换言之，半导体基板12A具有半导体层10S1(其在元件区R1中覆盖晶体管20)和埋入式氧化物膜BOX(其既覆盖半导体层10S1又覆盖元件隔离层11)的两层构造。埋入式氧化物膜BOX整个地被绝缘层63覆盖。
半导体装置2A的制造方法
图10A至图10G按工艺顺序图示了半导体装置2A的制造方法的一部分。首先，如图10A所示，在准备了半导体基板12Z之后，利用例如STI在隔离区R2中的主表面10A附近形成元件隔离层11。在这种情况下，挖掘且去除隔离区R2中的半导体层10S1，直到到达埋入式氧化物膜BOX从而形成凹槽，然后用预定材料填充该凹槽。此时，即使在隔离区R2中埋入式氧化物膜BOX还保留着。
接着，如图10B所示，在半导体层10S1上形成包括栅极电极21以及一对扩散层22S和22D的晶体管20。在扩散层22S的一部分中和扩散层22D的一部分中分别形成硅化物区25S和25D。然后，在形成覆盖晶体管20的层间绝缘膜26和27、且形成贯穿层间绝缘膜26和27的连接层28A至28C之后，形成选择线SL和金属层M1。此外，在层间绝缘膜27上形成多层配线形成部40。
接着，如图10C所示，将利用上述工艺形成的层叠构造上下颠倒，然后使用诸如等离子体技术等技术在低温下将支撑基板50接合至多层配线形成部40的与半导体基板12相反的一侧的表面。
然后，如图10D所示，利用例如CMP对半导体基板10的半导体层10S2进行研磨，并且当埋入式氧化物膜露出时停止研磨。此时，完全地去除了半导体层10S2，并且形成了由半导体层10S1和埋入式氧化物膜BOX构成的半导体基板12A。
接着，如图10E所示，形成覆盖整个半导体基板12A的绝缘膜63，然后，如图10F所示，形成通孔K1和K2，该通孔K1和K2贯穿隔离区R2中的绝缘膜63、埋入式氧化物膜BOX、元件隔离层11、层间绝缘膜26和层间绝缘膜27，从而到达选择线SL或者配线40B的金属层M1。能够任意地设定通孔K1和K2的开口面积。此后，形成由上述材料制成的接触插塞P1和P2以填充通孔K1和K2(参照图10G)。此后，与第一实施例的半导体装置1一样，形成存储元件30。
因此，完成了半导体装置2A。即使在这样的半导体装置2A中，也能够在确保设计的灵活性的同时，在更窄的区域中布置更大数量的晶体管20，并且能实现更高的集成度。
6.第三实施例
半导体装置3的构造
图11A图示了本发明第三实施例的半导体装置3的截面构造。图11B图示了半导体装置3的平面构造。图11A对应于沿图11B中的线XIA-XIA所取得的在箭头方向上观看的截面图。除了包括晶体管80A来代替晶体管20以外，半导体装置3具有与半导体装置1相似的构造。晶体管80A可以埋入到元件形成层80中，该元件形成层80被插入在由例如硅制成的半导体基板13与多层配线形成部40之间(参照图11A)。需要注意的是，在图11A中，没有图示接头区R3，并且还以简化的方式图示了多层配线形成部40的具体构造。此外，在下面的说明中，用与上述第一实施例的半导体装置1的附图标记相同的附图标记来表示相同部件。
元件形成层80包括第一层和第二层，在该第一层中连接层83S和83D被埋入到绝缘层84中，在该第二层中晶体管80A被埋入到绝缘层85中(参照图11A)。晶体管80A是存储元件30的选择晶体管，并且可以是包括鳍片81(其由Si(硅)制成)、栅极配线82G、源极配线82S和漏极配线82D的鳍式场效应晶体管(Fin-FET：fin-field effecttransistor)。与块体基板上的平面型晶体管相比，使用Fin-FET使得能够抑制短沟道特性。栅极配线82G还充当存储元件30的字线WL。
鳍片81具有平板状，并且多个鳍片81可以被布置成直立于由硅制成的半导体基板13上。所述多个鳍片81可以沿例如X方向延伸，并且可以沿Y轴方向并排地布置着。栅极配线82G、源极配线82S和漏极配线82D以在与鳍片81的延伸方向相交的Y方向上跨过鳍片81的方式延伸。鳍片81的除了背面(即，与半导体基板13接触的表面)以外的表面被栅极配线82G、源极配线82S和漏极配线82D覆盖。在这种情况下，例如，源极配线82S通过连接层83S和金属层M1而被连接至接触插塞P1的下端。
半导体装置3的功能和效果
即使在这样的半导体装置3中，也预期能够获得与上述第一实施例的半导体装置1的效果相似的效果。此外，即使在半导体装置3中，也能够任意地设定半导体基板13的电位；因此，与上述第一实施例的半导体装置1一样，能够任意地固定半导体基板13的电位，或者基板偏置效应能够得以利用。
此外，在本实施例中，作为具有高的电流驱动能力的Fin-FET的晶体管80A被安装且用作存储元件30的选择晶体管；因此，使得能够高速地读出和写入。
7.变形例4
图12A图示了根据上述半导体装置3的变形例的半导体装置3A的截面构造。半导体装置3A与半导体装置3的不同之处在于：埋入式氧化物膜BOX被设置于半导体基板13的前表面上。换言之，鳍片81、栅极配线82G、源极配线82S和漏极配线82D各者的背面与埋入式氧化物膜BOX接触。
因此，半导体装置3A包括具有SOI结构的半导体基板13，并且能够预期的是在功耗低的同时具有良好的操作速度。
8.变形例5
图12B图示了根据上述半导体装置3的另一变形例的半导体装置3B的截面构造。半导体装置3B与半导体装置3的不同之处在于：不包括半导体基板13，并且埋入式氧化物膜BOX和绝缘膜63依次层叠于形成有晶体管80A的元件形成层80上。在这种情况下，接触插塞P1贯穿元件形成层80的除了形成有晶体管80A的区域以外的区域。即使在这样的半导体装置3B中，也能够在确保设计的灵活性的同时，在更窄的区域中布置更大数量的晶体管80A，并且能够实现更高的集成度。
9.第四实施例
图13图示了本发明第四实施例的半导体装置4的截面构造。半导体装置4与根据上述第三实施例的变形例5的半导体装置3B的不同之处在于：其包括作为纳米线FET的晶体管80B。更具体地，代替半导体装置3B中的埋入式氧化物膜BOX的是，在半导体装置4中，绝缘膜61和绝缘膜62层叠以覆盖鳍片81的背面81B。此外，第四栅极电极76被设置成面对鳍片81的背面81B且绝缘膜61介于第四栅极电极76与鳍片81的背面81B之间。第四栅极电极76被绝缘膜62覆盖。半导体装置4在其他方面具有与半导体装置3B的构造相似的构造。
即使在这样的半导体装置4中，也能够在确保设计的灵活性的同时，在更窄的区域中布置更大数量的晶体管80B，并且能实现更高的集成度。
10.第五实施例
半导体装置5的构造
图14图示了本发明第五实施例的半导体装置5的截面构造。在半导体装置5中，接触插塞P1和P2的占据面积从主表面10A向背面10B(即，从下端向上端)减小。除了这点以外，半导体装置5具有与根据上述第一实施例的变形例的半导体装置1B的构造相似的构造。因此，在下面的说明中，用与半导体装置1B的附图标记相同的附图标记来表示相同部件。需要注意的是，图14中未图示接头区R3。
半导体装置5的制造方法
为了制造半导体装置5，从半导体基板10的主表面10A形成了通孔K1和K2，该通孔K1和K2中埋入有接触插塞P1和P2。图15A至图15H按工艺顺序图示了半导体装置5的制造方法的一部分。
首先，准备半导体基板10，然后利用通常的制造工艺在半导体基板10的主表面10A上形成LSI。更具体地，如图15A所示，在半导体基板10的主表面10A侧形成元件隔离层11之后，在元件区R1中形成包括栅极电极21和一对扩散层22的晶体管20。在各扩散层22的一部分中形成各自的硅化物区25。
接着，在形成覆盖晶体管20的层间绝缘膜26和27之后，形成贯穿层间绝缘膜26和27的连接层28A至28C。此外，通过有选择地挖掘占据着隔离区R2的层间绝缘膜26和27以及元件隔离层11，形成到达半导体层10S2的通孔K1和K2(参照图15B)。换言之，通过从主表面10A挖掘且贯穿元件隔离层11而获得了通孔K1和K2。
在通过用预定材料填充通孔K1和K2而形成接触插塞P1和P2之后，形成字线WL、选择线SL和金属层M1以覆盖接触插塞P1和P2以及连接层28A、28B和28C(参照图15C)。此外，在层间绝缘膜27上形成多层配线形成部40，然后将其接合至支撑基板50(参照图15D)。
接着，如图15E所示，利用CMP方法等对半导体层10S2进行研磨，并且在到达元件隔离层11前停止研磨。于是，形成了背面10B。
此后，利用例如CVD依次形成绝缘膜61和绝缘膜62以覆盖半导体基板10的背面10B(参照图15F)。
接着，如图15G所示，通过有选择地蚀刻绝缘膜61和绝缘膜62的占据着隔离区R2的部分中的一部分而形成开口10K。此后，如图15H所示，形成绝缘膜63以覆盖被绝缘膜61和绝缘膜62覆盖着的半导体基板10并且填充开口10K，然后利用CMP方法等使绝缘膜63的顶面平整化。此外，去除已填充了开口10K的绝缘膜63的覆盖着接触插塞P1和P2的部分，从而露出接触插塞P1和P2的上端，且然后形成低电阻配线层37以覆盖接触插塞P1和P2的上端。
最后，通过形成存储元件30等而完成了半导体装置5。
即使在这样的半导体装置5中，也能够在确保设计的灵活性的同时，在更窄的区域中布置更大数量的晶体管20，并且能实现更高的集成度。而且，因为通孔K1和K2是从半导体基板10的主表面10A而被形成的，所以能减小在半导体基板10的背面上的对于制造工艺的负担。
11.第六实施例
半导体装置6的构造
图16图示了本发明第六实施例的半导体装置6的截面构造。在该半导体装置6中，接触插塞P1由下部P11和上部P12这两个部分构成。同样地，接触插塞P2由下部P21和上部P22构成。在这种情况下，下部P11和P21的占据面积在从主表面10A向背面10B(即，从下端向上端)的方向上减小。另一方面，上部P12和P22的占据面积从下端向上端增大。除了这些点以外，半导体装置6具有与上述第一实施例的半导体装置1的构造相似的构造。因此，在下面的说明中，用与半导体装置1的附图标记相同的附图标记来表示相同部件。需要注意的是，图16中未图示接头区R3。
半导体装置6的制造方法
为了制造半导体装置6，从半导体基板10的主表面10A形成了通孔K11和K21，该通孔K11和K21中分别埋入有接触插塞P1和P2的下部P11和P21。图17A至图17H按工艺顺序图示了半导体装置6的制造方法的一部分。
首先，准备半导体基板10，然后利用通常的制造工艺在半导体基板10的主表面10A上形成LSI。更具体地，如图17A所示，在半导体基板10的主表面10A侧形成元件隔离层11之后，在元件区R1中形成包括栅极电极21和一对扩散层22的晶体管20。在各扩散层22的一部分中形成各自的硅化物区25。接着，在形成覆盖晶体管20的层间绝缘膜26和27之后，形成贯穿层间绝缘膜26和27的连接层28A至28C。此外，通过有选择地挖掘占据隔离区R2的层间绝缘膜26和27以及元件隔离层11，形成通孔K11和K21。需要注意的是，通孔K11和K21各者的底面位于元件隔离层11内。换言之，在这种情况下，通过从主表面10A挖掘元件隔离层11而剩下了元件隔离层11的一部分。
在通过用预定材料填充通孔K11和K21而形成下部P11和P21之后，如图17B所示，形成字线WL、选择线SL和金属层M1以覆盖下部P11和P21以及连接层28A、28B和28C。此外，在层间绝缘膜27上形成多层配线形成部40，然后将其接合至支撑基板50。
接着，如图17C所示，利用CMP方法等对半导体层10S2进行研磨，并且在到达元件隔离层11前停止研磨。于是，形成了背面10B。
此后，利用例如CVD依次形成绝缘膜61和绝缘膜62以覆盖半导体基板10的背面10B(参照图17D)。
接着，如图17E所示，通过有选择地蚀刻绝缘膜61和绝缘膜62的占据着隔离区R2的部分中的一部分，形成开口10K。此后，如图17F所示，形成绝缘膜63以覆盖被绝缘膜61和绝缘膜62覆盖着的半导体基板10并且填充开口10K，然后利用CMP方法等使绝缘膜63的顶面平整化。
此外，如图17G所示，通过有选择地去除隔离区R2中的绝缘膜63和元件隔离层11中的一部分，形成到达已经形成的下部P11和P21的通孔K12和K22。在这种情况下，通过从背面10B挖掘且去除在形成通孔K11和K21时所剩余的元件隔离层11的一部分来获得通孔K12和K22。接着，如图17H所示，通过用预定材料填充通孔K12和K22而形成上部P12和P22。因此，获得了接触插塞P1和P2。
最后，通过形成存储元件30等而完成了半导体装置6。
即使在这样的半导体装置6中，也能够在确保设计的灵活性的同时，在更窄的区域中布置更大数量的晶体管20，并且能实现更高的集成度。
12.第七实施例
半导体装置7的构造
图18图示了本发明第七实施例的半导体装置7的截面构造。半导体装置7不包括连接层28B和28C，但是包括从元件区R1延展至隔离区R2且与半导体基板10的主表面10A接触的配线29A和29B。接触插塞P1穿过绝缘层63和元件隔离层11而从绝缘层63的前表面63S延伸至主表面10A，并且接触插塞P1的下端与配线29A的顶面的一部分接触。配线29A的顶面的另一部分与元件区R1中的硅化物区25D接触。配线29B的顶面的一部分与元件区R1中的硅化物区25S接触。除了这些点以外，半导体装置7具有与上述第一实施例的半导体装置1的构造相似的构造。需要注意的是，图18中未图示接头区R3。
半导体装置7的制造方法
为了制造半导体装置7，如图19所示，首先，准备半导体基板10，然后利用通常的制造工艺在半导体基板10的主表面10A上形成LSI。更具体地，在半导体基板10的主表面10A侧形成元件隔离层11之后，在元件区R1中形成包括栅极电极21和一对扩散层22的晶体管20。在各扩散层22的一部分中形成各自的硅化物区25。接着，在形成覆盖晶体管20的层间绝缘膜26和27之后，形成贯穿层间绝缘膜26和27的连接层28A。此外，在主表面10A上在栅极电极21的两侧形成配线29A和29B。此后，利用与半导体装置1的制造方法相似的方法来完成半导体装置7。
即使在这样的半导体装置7中，也能够在确保设计的灵活性的同时，在更窄的区域中布置更大数量的晶体管20，并且能实现更高的集成度。与半导体装置1相比，能减小接触插塞P1的在深度方向上的尺寸；因此，使得能够减少形成通孔K1所必需的时间，并且能够减小绝缘膜63等上的制造负担。
13.变形例6
图20图示了根据上述半导体装置7的第一变形例的半导体装置7A的截面构造。半导体装置7A包括连接层28E，该连接层28E处于与接触插塞P1对应的位置处且与连接层28B等处于同一层。接触插塞P1的下端和连接层28E的上端在主表面10A上彼此接触。即使在这种情况下，也使得能够减小接触插塞P1的在深度方向上的尺寸；因此，能够获得与半导体装置7中的效果相似的效果。
14.变形例7
图21图示了根据上述半导体装置7的第二变形例的半导体装置7B的截面构造。半导体装置7B与半导体装置7A的不同之处在于：在接触插塞P1与连接层28E之间还包括平板状的连接层28F。连接层28F可以具有例如比连接层28E的上端的占据面积大的占据面积。在该变形例中，能够获得与半导体装置7A的效果相似的效果，并且能容易地执行在将接触插塞P1和连接层28E彼此连接时的对齐；因此，改善了可制造性。
15.第八实施例
半导体装置8的构造
图22图示了本发明第八实施例的半导体装置8的截面构造。在半导体装置8中，半导体基板10具有：设置有晶体管20的元件区R1、设置有围绕元件区R1的元件隔离层11的隔离区R2、以及利用隔离区R2而与元件区R1隔开的接头区R3。例如，P型阱10S2P可以被设置为半导体基板10的元件区R1中的第一导电性半导体部，并且例如，N型阱10S2N可以被设置为半导体基板10的接头区R3中的第二导电性半导体部。换言之，在半导体装置8中，半导体层10S2由P型阱10S2P和N型阱10S2N构成。例如可以通过将诸如B(硼)等P型杂质离子注入到硅中来形成P型阱10S2P。另一方面，例如可以通过将诸如P(磷)等N型杂质离子注入到硅中来形成N型阱10S2N。例如，可以通过将N型杂质扩散到硅中来形成元件区R1中的所述一对扩散层22S和22D，并且这一对扩散层22S和22D的极性可以不同于P型阱10S2P的极性。例如可以通过将P型杂质扩散到硅中来形成接头区R3中的扩散层22，并且扩散层22的极性可以不同于N型阱10S2N的极性。
在隔离区R2中，绝缘膜63的被夹在P型阱10S2P与N型阱10S2N之间的突出部63T被设置于背面10B上。在隔离区R2中，存在着如下的部分：在该部分中，绝缘膜63的突出部63T的底面与元件隔离层11的顶面接触，并且在该部分中，接触插塞P1和P2延伸以贯穿层间绝缘膜27、元件隔离层11和绝缘层60。
半导体装置8的制造方法
除了P型阱10S2P和N型阱10S2N被形成于半导体基板10中以外，半导体装置8的制造方法与上述第一实施例的半导体装置1的制造方法相似。
更具体地，例如，如图23A所示，在半导体基板10的主表面10A上形成元件隔离层11、晶体管20、层间绝缘膜26和27、连接层28A至28D、字线WL、选择线SL以及金属层M1。此外，在层间绝缘膜27上形成多层配线形成部40。接着，如图23B所示，在将支撑基板50接合至多层配线形成部40的与半导体基板10相反的一侧的表面之后，利用CMP对半导体基板10的半导体层10S2进行研磨，并且在到达元件隔离层11前停止研磨。因此，形成了背面10B。此时，半导体层10S2的厚度例如可能大到足以让耗尽层到达背面10B。当在研磨期间在背面10B上产生了缺陷或者刮伤时，在背面10B的附近就可能会生成表面漏电流。
因此，为了防止表面漏电流，以下列方式来设置绝缘膜63的将P型阱10S2P和N型阱10S2N在背面10B上彼此隔开的突出部63T。首先，如图23C所示，依次形成绝缘膜61和绝缘膜62，从而覆盖半导体基板10的背面10B。此后，如图23D所示，通过有选择地蚀刻绝缘膜61、绝缘膜62以及半导体基板10的占据隔离区R2的部分中的一部分，形成开口10K。此外，如图23E所示，形成绝缘膜63以覆盖被绝缘膜61和绝缘膜62覆盖着的半导体基板10且填充开口10K，然后利用CMP方法等使绝缘膜63的顶面63S平整化。因此，形成了如下的部分：该部分中，元件隔离层11和绝缘膜63的突出部63T通过开口10K而彼此连接。进一步，如图23F所示，在隔离区R2中的有元件隔离层11和绝缘膜63彼此连接的部分中形成通孔K1和K2，该通孔K1和K2到达选择线SL或者配线40B的金属层M1。能够任意地设定通孔K1和K2的开口面积。此后，形成由上述材料制成的接触插塞P1和P2以填充通孔K1和K2。接着，如图22所示，形成导电层31和34从而分别覆盖接触插塞P1和P2的上端。在导电层31上形成存储部32和导电层33，在导电层34上形成导电层35，最后，形成公共的导电层36以与导电层33和导电层35两者的顶面都接触，由此形成了存储元件30。
即使在这样的半导体装置8中，也能够在确保设计的灵活性的同时，在更窄的区域中布置更大数量的晶体管20，并且能实现更高的集成度。此外，突出部63T使P型阱10S2P与N型阱10S2N在背面10B上彼此隔开；因此，防止了因在半导体装置8的背面10B的形成过程中的研磨而造成的在背面10B附近生成的漏电流。
16.变形例8
在本例中，在隔离区R2中可以混合有其中元件隔离层11与绝缘膜63的突出部63T彼此接触的部分以及其中元件隔离层11与绝缘膜63的突出部63T彼此隔开的部分。图24A图示了根据上述半导体装置8的第一变形例的半导体装置8A的平面构造，并且图24B和图24C分别是半导体装置8A的沿线XXIVB-XXIVB和线XXIVC-XXIVC所取得的在箭头方向上观看的截面图。在半导体装置8A中，在沿线XXIVB-XXIVB所取得的截面中，在隔离区R2中存在着其中突出部63T与元件隔离层11之间彼此接触的部分(参照图24B)。另一方面，在沿线XXIVC-XXIVC所取得的截面中，在隔离区R2中存在着其中突出部63T与元件隔离层11彼此隔开的部分(参照图24C)。接触插塞P1和P2被设置成贯穿突出部63T与元件隔离层11之间彼此接触的部分，但接触插塞P1和P2不被设置于突出部63T与元件隔离层11彼此隔开的部分中。
需要注意的是，元件隔离层11和突出部63T可以在整个隔离区R2中是彼此隔开的。即使在这种情况下，突出部63T也使P型阱10S2P和N型阱10S2N在背面10B上彼此隔开；因此，防止了在背面10B附近生成漏电流。
17.变形例9
此外，如同图25所示的根据半导体装置8的第二变形例的半导体装置8B，突出部63T与元件隔离层11之间彼此接触的部分中的一些部分中可以不包括接触插塞P1和P2。图25图示了半导体装置8B的截面构造。
18.变形例10
此外，如同图26所示的根据半导体装置8的第三变形例的半导体装置8C，绝缘膜63的突出部63T的高度可以根据位置而不同。例如，突出部63T与元件隔离层11彼此隔开的部分以及突出部63T与元件隔离层11之间彼此接触的部分可以混合。
19.变形例11
此外，如同图27所示的根据半导体装置8的第四变形例的半导体装置8D，突出部63T内可以包括沟槽63TR。换言之，可以只要求使P型阱10S2P和N型阱10S2N彼此电绝缘，并且绝缘膜63可以被形成为覆盖开口10K的内表面。需要注意的是，图27图示了半导体装置8D的主要部分的截面构造。在本例中，能减少形成绝缘膜63用的材料。
20.变形例12
此外，如同图28所示的根据半导体装置8的第五变形例的半导体装置8E，N型阱10S2N可以被绝缘膜61N覆盖，并且P型阱10S2P可以被与绝缘膜61N不同的绝缘膜61P覆盖。通过这样做，抑制了在背面10B中因半导体层10S2的缺陷能级而造成的表面漏电流的生成。需要注意的是，图28图示了半导体装置8E的主要部分的截面构造。
绝缘膜61N可以是由具有负平带(negative flat band)的High-K(高介电常数)材料制成的，并且该材料的具体示例包括诸如Y2O3、La2O3、GeO2、Lu2O3和SrO等氧化物以及氮氧化物。绝缘膜61N例如可以是如下的带结构调制膜：该带结构调制膜起到通过使形成N型阱10S2N(其是半导体层10S2)用的硅的能带向下移动而限制导带附近的自由电子的捕获的作用。另一方面，绝缘膜61P可以是由具有正平带(positive flatband)的High-K(高介电常数)材料制成的，并且该材料的具体示例包括诸如Al2O3、HfO2、TiO2、ZrO2和MgO等含Al、Hf、Ti、Zr或Mg的氧化物以及氮氧化物。绝缘膜61P可以是如下的带结构调制膜：该带结构调制膜起到通过使形成P型阱10S2P(其是半导体层10S2)用的硅的能带向上移动而限制价带附近的自由电子的捕获的作用。
需要注意的是，作为应用，可以只形成绝缘膜61N和绝缘膜61P中的一者。即使在这样的情况下，也能将漏电流减小到一定程度。此外，与设置有绝缘膜61N和绝缘膜61P两者的情况相比，简化了制造工艺，并且能够降低制造成本。而且，就图27所示的上述半导体装置8D中的包括沟槽63TR的绝缘膜63而言，绝缘膜61N和绝缘膜61P可以被形成为也覆盖P型阱10S2P和N型阱10S2N的端面。因为能够执行在P型阱10S2P和N型阱10S2N的端面处的带调制，所以整体上提高了减小漏电流的效果。此外，能减少制造工艺的数量；因此，能降低制造成本。
21.第九实施例
半导体装置9的构造
图29图示了本发明第九实施例的半导体装置9的截面构造。在半导体装置9中，阻挡层51被设置成覆盖晶体管20的硅化物区25D与毗邻于硅化物区25D的元件隔离层11之间的边界。除了这点以外，半导体装置9基本上具有与上述第七实施例的半导体装置7的构造相似的构造。因此，在下面的说明中，用与半导体装置7的附图标记相同的附图标记来表示相同部件。需要注意的是，图29中未图示接头区R3。
半导体装置9的制造方法
为了制造半导体装置9，如图30A所示，首先，准备半导体基板10，然后利用通常的制造工艺在半导体基板10的主表面10A上形成LSI。更具体地，在半导体基板10的主表面10A侧形成元件隔离层11之后，在元件区R1中形成包括栅极电极21和一对扩散层22的晶体管20。在各扩散层22的一部分中分别形成相应的硅化物区25D和25S。接着，在主表面10A上形成阻挡层51，该阻挡层51跨过硅化物区25D与元件隔离层11之间的边界。当在稍后的工艺中是通过蚀刻来挖掘层间绝缘膜27时，阻挡层51可以由蚀刻速率比元件隔离层11的蚀刻速率低的材料(例如SiN)形成。接着，在形成层间绝缘膜26和27以覆盖整个表面之后，形成贯穿层间绝缘膜26和27的连接层28A。此外，如图30B所示，通过利用蚀刻而有选择地挖掘层间绝缘膜27来形成开口27K1和27K2。进一步，用预定的高导电性材料填充这些开口27K1和27K2，从而形成配线29A和连接层28C。此后，利用与半导体装置1的制造方法相似的方法来完成半导体装置9。
半导体装置9的功能和效果
因为设置了通过将接触插塞P1的下部和连接层28B一体化而构成的配线29A，所以能进一步减小存储元件30与晶体管20的硅化物区25D之间的连接电阻。此外，设置有阻挡层51。因此，即使在通过利用蚀刻而有选择地挖掘层间绝缘膜27来形成开口27K1和27K2的情况下元件隔离层11与层间绝缘膜27一起被蚀刻，但是仍能防止在意想不到的路径上生成漏电流。换言之，能防止在配线29A(该配线29A在稍后的工艺中填充开口27K1)与硅化物区25D的端面之间的连结处生成漏电流。
22.变形例13
图31图示了根据上述半导体装置9的第一变形例的半导体装置9A的截面构造。在半导体装置9A中，代替阻挡层51的是，金属层52被设置成覆盖晶体管20的硅化物区25D与毗邻于硅化物区25D的元件隔离层11之间的边界。此外，没有设置配线29A，并且接触插塞P1和硅化物区25D通过金属层52而彼此连接。除了这些点以外，半导体装置9A基本上具有与上述第九实施例的半导体装置9的构造相似的构造。金属层52的材料的示例包括Al、Ti、TiN、Ta和TaN。
23.应用例1
图32A图示了通过将背侧照射式图像传感器(摄像装置)90A层叠于图1A和图1B所示的半导体装置1上而构成的半导体单元。在该半导体单元中，半导体装置1包括作为该半导体装置的最上层的、由铜制成的导电层36A和36B，并且摄像装置90A包括作为该摄像装置的最下层的、由铜制成的导电层91A和91B。在这种情况下，半导体装置1和摄像装置90A被层叠起来，使得导电层36A和导电层91A彼此直接接触、且导电层36B和导电层91B彼此直接接触。摄像装置90A例如可以通过在埋入有光电二极管94A、晶体管94B等的半导体基板94上依次设置平坦化膜95、彩色滤光片层96和微透镜97而构成。
24.应用例2
图32B图示了通过将背侧照射式图像传感器(摄像装置)90B层叠于图1A和图1B所示的半导体装置1上而构成的半导体单元。在该半导体单元中，半导体装置1包括作为该半导体装置的最上层的、由铜制成的导电层36，并且摄像装置90B包括作为该摄像装置的除了最下层以外的中间层或最上层的导电层91C。在这种情况下，半导体装置1的导电层36和摄像装置90B的导电层91C通过沿厚度方向贯穿摄像装置90B的整体或者一部分的连接部92A和92B、位于摄像装置90B的最上部的导电层92C、以及位于摄像装置90B的最下层的导电层93而彼此连接。
虽然参照各实施例等说明了本发明，但是本发明不限于此，并且可以进行各种修改。
例如，在上述各实施例等中，具体地说明了晶体管20、80和80A以及存储元件30的构造；然而，它们不是必须包括所有的部件，或者它们可以进一步包括任何其他的部件。
此外，例如，各部件的材料、厚度、形成方法等不局限于上述各实施例等中所说明的那些，并且各部件可以是通过任何其他方法、由具有任何其他厚度的任何其他材料制成的。例如，在绝缘膜63(其覆盖接触插塞P1的周围)是由介电常数低于SiO2的介电常数的材料制成的情况下，例如就像图33所示的第十四变形例的半导体装置14一样，绝缘膜63还可以占据元件隔离层11的内部。在这种情况下，例如在图4E所示的用于形成开口10K的工艺中，可以将开口10K形成为贯穿元件隔离层11。
此外，在上述各实施例等中，作为示例而说明了将接触插塞P1通过选择线SL而连接至充当漏极电极的连接层28B的情形；然而，本技术不限于此。例如，接触插塞P1可以被连接至充当源极电极的连接层28C。可替代地，就像图34所示的第十五变形例的半导体装置15一样，接触插塞P1可以通过字线WL和连接层28A而被连接至栅极电极21。需要注意的是，在这种情况下，接触插塞P1的上端可以与例如被设置于绝缘膜63的前表面63S上的配线层38连接。配线层38可以与例如外部设备(未图示)连接。
此外，在上述各实施例等中，说明了如下的示例：该示例中，存储元件30被设置于半导体基板10的背面10B上且绝缘层60介于半导体基板10的背面10B与存储元件30之间，并且接触插塞P1的一端被连接至存储元件30。然而，在本技术中，例如，就像图35所示的第十六变形例的导体装置1AA一样，代替了存储元件30的是，可以进一步包括通过层叠多个配线层39(39A至39C)且利用导电层35将配线层39彼此连接起来而构成的配线结构S39。在这种情况下，接触插塞P1的一端可以与配线结构S39中的一个配线层39连接。利用这样的构造，能够将被设置于半导体基板10的主表面10A上的晶体管20容易地连接至外部设备。
需要注意的是，本说明书中所说明的效果仅仅是示例；因此，本技术中的效果不限于这些，并且本技术可以具有其他效果。此外，本技术可以采用下列技术方案。
(1)一种半导体装置，包括：
半导体基板，其具有彼此面对的第一表面和第二表面，并且具有元件区和隔离区，所述元件区包括所述第一表面中的晶体管，并且所述隔离区包括围绕所述元件区的元件隔离层；以及
接触插塞，其在所述半导体基板的所述隔离区中从所述第一表面延伸至所述第二表面。
(2)根据(1)所述的半导体装置，其还包括：
存储元件，其被设置于所述半导体基板的所述第二表面上，且绝缘层介于所述存储元件与所述半导体基板的所述第二表面之间，
其中所述接触插塞的第一端与所述存储元件连接。
(3)根据(2)所述的半导体装置，其中所述存储元件是自旋转移力矩磁性隧道结存储元件(STT-MTJ元件)。
(4)根据(2)所述的半导体装置，其中
所述晶体管包括：
一对扩散层，其构成所述半导体基板的一部分，
源极电极和漏极电极，它们两者分别与所述一对扩散层中的对应一者连接，以及
栅极电极，并且
所述栅极电极、所述源极电极或者所述漏极电极被连接至所述接触插塞的第二端。
(5)根据(2)或(4)中任一项所述的半导体装置，其中所述接触插塞的周围覆盖有所述绝缘层的一部分，并且所述接触插塞和所述半导体基板彼此隔开。
(6)根据(5)所述的半导体装置，其中
所述半导体基板包括所述隔离区的一部分中的开口，
所述绝缘层通过所述半导体基板的所述开口而与所述元件隔离层连接，并且
所述接触插塞贯穿所述绝缘层与所述元件隔离层之间的连接部。
(7)根据(1)至(6)中任一项所述的半导体装置，其中所述接触插塞的占据面积从所述第一表面向所述第二表面增大。
(8)根据(2)所述的半导体装置，其中
所述半导体基板包括如下的层叠结构：该层叠结构包括第一半导体层、埋入式氧化物膜和第二半导体层，所述第一半导体层被设置于所述元件区中，所述埋入式氧化物膜覆盖所述第一半导体层，并且所述第二半导体层覆盖所述埋入式氧化物膜和所述元件隔离层两者，并且
所述接触插塞的周围覆盖有所述绝缘层的一部分，并且所述接触插塞和所述第二半导体层彼此隔开。
(9)根据(2)所述的半导体装置，其中
所述半导体基板在所述元件区中包括覆盖所述晶体管的埋入式氧化物膜，并且
所述埋入式氧化物膜和所述元件隔离层两者覆盖有所述绝缘层。
(10)根据(6)所述的半导体装置，其中
所述晶体管包括沿第一方向延伸的鳍片以及沿第二方向延伸的栅极配线、源极配线和漏极配线，所述栅极配线、所述源极配线和所述漏极配线覆盖所述鳍片的除了背面以外的表面，并且
所述源极配线或者所述漏极配线被连接至所述接触插塞的第二端。
(11)根据(2)所述的半导体装置，其中
所述晶体管包括沿第一方向延伸的鳍片以及沿第二方向延伸的栅极配线、源极配线和漏极配线，所述栅极配线、所述源极配线和所述漏极配线覆盖所述鳍片的除了背面以外的表面，并且
所述半导体基板包括如下的层叠结构：该层叠结构包括埋入式氧化物膜和半导体层，所述埋入式氧化物膜覆盖所述鳍片、所述栅极配线、所述源极配线和所述漏极配线各者的背面，并且所述半导体层覆盖所述埋入式氧化物膜和所述元件隔离层两者，并且
所述接触插塞的周围覆盖有所述绝缘层的一部分，并且所述接触插塞和所述半导体层彼此隔开。
(12)一种半导体装置，其包括：
其中形成有晶体管的元件形成层，所述晶体管包括沿第一方向延伸的鳍片以及沿第二方向延伸的栅极配线、源极配线和漏极配线，所述栅极配线、所述源极配线和所述漏极配线覆盖所述鳍片的除了背面以外的表面；
埋入式氧化物膜，其覆盖所述晶体管；
绝缘层，其覆盖所述埋入式氧化物膜；以及
接触插塞，其贯穿所述元件形成层的除了形成有所述晶体管的区域以外的区域。
(13)根据(5)至(7)中任一项所述的半导体装置，其中所述绝缘层的覆盖所述接触插塞的所述周围的所述一部分是由介电常数低于SiO2的介电常数的材料制成的。
(14)根据(1)至(12)中任一项所述的半导体装置，其中所述接触插塞的占据面积从所述第一表面向所述第二表面减小。
(15)根据(1)所述的半导体装置，其中所述接触插塞是通过把具有从所述第一表面向所述第二表面减小的占据面积的部分和具有从所述第二表面向所述第一表面减小的占据面积的部分连接起来而构成的。
(16)根据(4)所述的半导体装置，其中
所述半导体装置包括如下配线：所述配线从所述元件区延伸至所述隔离区以接触所述半导体基板的所述第一表面，并且
所述源极电极或者所述漏极电极通过所述配线而与所述接触插塞的所述第二端彼此连接。
(17)根据(1)所述的半导体装置，其还包括如下的配线结构：在该配线结构中，多个配线层被层叠于所述半导体基板的所述第二表面上，
其中所述接触插塞的第一端与所述配线结构中的一个所述配线层连接。
(18)一种半导体装置的制造方法，其包括：
准备具有彼此面对的第一表面和第二表面且具有元件区和隔离区的半导体基板，所述元件区包括所述第一表面中的晶体管，并且所述隔离区包括围绕所述元件区的元件隔离层；然后
通过在所述隔离区中形成从所述第二表面到所述第一表面的通孔、然后用金属材料填充所述通孔，形成接触插塞。
(19)根据(18)所述的半导体装置的制造方法，其中
在所述半导体基板中形成开口之后形成绝缘层，所述绝缘层覆盖所述半导体基板，并且所述绝缘层的一部分通过所述开口而与所述元件隔离层接触，并且
所述通孔被形成在所述元件隔离层和所述绝缘层彼此连接的部分中。
(20)根据(18)或(19)所述的半导体装置的制造方法，其中通过从所述第一表面将所述元件隔离层挖掘至贯穿所述元件隔离层而获得所述通孔。
(21)根据(18)或(19)所述的半导体装置的制造方法，其中通过从所述第一表面将所述元件隔离层挖掘至留下所述元件隔离层的一部分，然后从所述第二表面挖掘且去除所述元件隔离层的剩余的所述一部分而获得所述通孔。
(22)一种半导体装置，其包括：
半导体基板，其具有彼此面对的第一表面和第二表面，且具有第一区域、第二区域和第三区域，所述第一区域包括所述第一表面中的晶体管，所述第二区域包括所述第一表面中的围绕所述第一区域的元件隔离层，并且所述第三区域通过所述第二区域而与所述第一区域隔开，
其中第一导电性半导体部被设置于所述第一区域中，
第二导电性半导体部被设置于所述第三区域中，并且
绝缘层被设置于所述第二区域中，所述绝缘层在所述第二表面中被夹在所述第一导电性半导体部与所述第二导电性半导体部之间。
(23)根据(22)所述的半导体装置，其中所述元件隔离层和所述绝缘层在所述第二区域中彼此接触。
(24)根据(23)所述的半导体装置，其还包括接触插塞，所述接触插塞在所述第二区域中从所述第一表面延伸至所述第二表面以贯穿所述元件隔离层和所述绝缘层。
(25)根据(22)所述的半导体装置，其中所述元件隔离层和所述绝缘层在所述第二区域中彼此隔开。
(26)根据(22)所述的半导体装置，其中所述第二区域包括所述元件隔离层和所述绝缘层彼此接触的部分以及所述元件隔离层和所述绝缘层彼此隔开的部分。
(27)根据(22)至(26)中任一项所述的半导体装置，其中所述绝缘层包括所述第二区域中的沟槽。
(28)根据(22)所述的半导体装置，其中
包括第一绝缘膜和第二绝缘膜，所述第一绝缘膜覆盖所述第一导电性半导体部，并且所述第二绝缘膜覆盖所述第二导电性半导体部，
所述第一绝缘膜是被用来通过使所述第一导电性半导体部的能带向上移动而限制价带附近的自由电子的捕获的第一带结构调制膜，并且
所述第二绝缘膜是被用来通过使所述第二导电性半导体部的能带向下移动而限制导带附近的自由电子的捕获的第二带结构调制膜。
(29)根据(28)所述的半导体装置，其中
所述第一绝缘膜是由具有正平带的高介电常数材料制成的，并且
所述第二绝缘膜是由具有负平带的高介电常数材料制成的。
(30)根据(29)所述的半导体装置，其中具有所述正平带的所述高介电常数材料是Al2O3、HfO2、TiO2、ZrO2、MgO或者含Al、Hf、Ti、Zr或Mg的氧化物或氮氧化物。
(31)根据(29)或(30)所述的半导体装置，其中具有所述负平带的所述高介电常数材料是Y2O3、La2O3、GeO2、Lu2O3或SrO。
(32)一种半导体装置，其包括：
半导体基板，其具有彼此面对的第一表面和第二表面，并且具有元件区和隔离区，所述元件区包括所述第一表面中的晶体管，并且所述隔离区包括所述第一表面中的围绕所述元件区的元件隔离层；
接触插塞，其在所述半导体基板的所述隔离区中从所述第一表面延伸至所述第二表面；
阻挡层，其被设置成在所述第一表面中跨过所述元件区与所述隔离区之间的边界；以及
配线，其在所述第一表面中覆盖所述阻挡层，并且所述配线将所述接触插塞与所述晶体管彼此连接。
(33)根据(32)所述的半导体装置，其中所述阻挡层被设置成跨过所述晶体管的扩散区与所述元件隔离层之间的边界。
(34)一种半导体装置，其包括：
半导体基板，其具有彼此面对的第一表面和第二表面，并且具有元件区和隔离区，所述元件区包括所述第一表面中的晶体管，并且所述隔离区包括所述第一表面中的围绕所述元件区的元件隔离层；
接触插塞，其在所述半导体基板的所述隔离区中从所述第一表面延伸至所述第二表面；以及
金属层，其被设置成在所述第一表面中跨过所述元件区与所述隔离区之间的边界，并且所述金属层被设置成将所述接触插塞与所述晶体管彼此连接。
(35)一种半导体单元，其设置有半导体装置和层叠于所述半导体装置上的摄像装置，所述半导体装置包括：
半导体基板，其具有彼此面对的第一表面和第二表面，并且具有元件区和隔离区，所述元件区包括所述第一表面中的晶体管，并且所述隔离区包括围绕所述元件区的元件隔离层；以及
接触插塞，其在所述半导体基板的所述隔离区中从所述第一表面延伸至所述第二表面。
(36)根据(35)所述的半导体单元，其中
所述半导体装置包括作为其最上层的第一配线，
所述摄像装置包括作为其最下层的第二配线，并且
所述半导体装置和所述摄像装置被层叠，从而使得所述第一配线和所述第二配线彼此直接接触。
(37)根据(35)所述的半导体单元，其中
所述半导体装置包括作为其最上层的第一配线，
所述摄像装置包括作为其最上层或者中间层的第二配线，并且
所述第一配线和所述第二配线通过沿厚度方向贯穿所述摄像装置的连接部而彼此连接。
本领域技术人员应当理解，依据设计要求和其他因素，可以在本发明随附的权利要求或其等同物的范围内进行各种修改、组合、次组合以及改变。
相关申请的交叉参考
本申请要求2013年09月02日提交的日本优先权专利申请JP2013-181337和2014年06月20日提交的日本优先权专利申请JP2014-127622的权益，且将这两个申请的全部内容以引用的方式并入本文中。

Claims (37)

1.一种半导体装置，其包括：
半导体基板，所述半导体基板具有彼此面对的第一表面和第二表面，所述半导体基板具有元件区和隔离区，所述元件区包括设于所述第一表面中的晶体管，并且所述隔离区包括围绕所述元件区的元件隔离层；以及
接触插塞，所述接触插塞在所述半导体基板的所述隔离区中从所述第一表面延伸至所述第二表面。
2.根据权利要求1所述的半导体装置，其还包括：
存储元件，所述存储元件被设置于所述半导体基板的所述第二表面上，且绝缘层介于所述存储元件与所述半导体基板的所述第二表面之间，
其中所述接触插塞的第一端与所述存储元件连接。
3.根据权利要求2所述的半导体装置，其中所述存储元件是自旋转移力矩磁性隧道结存储元件。
4.根据权利要求2所述的半导体装置，其中
所述晶体管包括：
一对扩散层，所述一对扩散层构成所述半导体基板的一部分；
源极电极和漏极电极，它们分别与所述一对扩散层中的对应一者连接；以及
栅极电极，并且
所述栅极电极、所述源极电极或者所述漏极电极被连接至所述接触插塞的第二端。
5.根据权利要求2所述的半导体装置，其中所述接触插塞的周围被所述绝缘层的一部分覆盖，并且所述接触插塞和所述半导体基板彼此隔开。
6.根据权利要求5所述的半导体装置，其中
所述半导体基板包括设于所述隔离区的一部分中的开口，
所述绝缘层通过所述半导体基板的所述开口与所述元件隔离层连接，并且
所述接触插塞贯穿所述绝缘层与所述元件隔离层之间的连接部。
7.根据权利要求1至6中任一项所述的半导体装置，其中所述接触插塞的占据面积从所述第一表面向所述第二表面增大。
8.根据权利要求2所述的半导体装置，其中
所述半导体基板包括层叠结构，所述层叠结构包括第一半导体层、埋入式氧化物膜和第二半导体层，所述第一半导体层被设置于所述元件区中，所述埋入式氧化物膜覆盖所述第一半导体层，并且所述第二半导体层覆盖所述埋入式氧化物膜和所述元件隔离层，并且
所述接触插塞的周围被所述绝缘层的一部分覆盖，且所述接触插塞和所述第二半导体层彼此隔开。
9.根据权利要求2所述的半导体装置，其中
所述半导体基板在所述元件区中包括覆盖所述晶体管的埋入式氧化物膜，并且
所述埋入式氧化物膜和所述元件隔离层都被所述绝缘层覆盖。
10.根据权利要求6所述的半导体装置，其中
所述晶体管包括沿第一方向延伸的鳍片以及沿第二方向延伸的栅极配线、源极配线和漏极配线，所述栅极配线、所述源极配线和所述漏极配线覆盖所述鳍片的除了背面以外的表面，并且
所述源极配线或者所述漏极配线被连接至所述接触插塞的第二端。
11.根据权利要求2所述的半导体装置，其中
所述晶体管包括沿第一方向延伸的鳍片以及沿第二方向延伸的栅极配线、源极配线和漏极配线，所述栅极配线、所述源极配线和所述漏极配线覆盖所述鳍片的除了背面以外的表面，并且
所述半导体基板包括层叠结构，所述层叠结构包括埋入式氧化物膜和半导体层，所述埋入式氧化物膜覆盖所述鳍片、所述栅极配线、所述源极配线和所述漏极配线各者的背面，并且所述半导体层覆盖所述埋入式氧化物膜和所述元件隔离层，并且
所述接触插塞的周围被所述绝缘层的一部分覆盖，且所述接触插塞和所述半导体层彼此隔开。
12.根据权利要求5所述的半导体装置，其中所述绝缘层的覆盖所述接触插塞的周围的所述一部分由介电常数比SiO2的介电常数低的材料制成。
13.根据权利要求1至6中任一项所述的半导体装置，其中所述接触插塞的占据面积从所述第一表面向所述第二表面减小。
14.根据权利要求1至6中任一项所述的半导体装置，其中所述接触插塞是通过把具有从所述第一表面向所述第二表面减小的占据面积的部分和具有从所述第二表面向所述第一表面减小的占据面积的部分连接起来而构成的。
15.根据权利要求4所述的半导体装置，其中
所述半导体装置包括如下配线：该配线从所述元件区延伸至所述隔离区以接触到所述半导体基板的所述第一表面，并且
所述源极电极或者所述漏极电极与所述接触插塞的所述第二端通过该配线而彼此连接。
16.根据权利要求1所述的半导体装置，其还包括如下的配线结构：在所述配线结构中，多个配线层被层叠于所述半导体基板的所述第二表面上，
其中所述接触插塞的第一端与所述配线结构中的所述多个配线层中的一者连接。
17.一种半导体装置，其包括：
元件形成层，在所述元件形成层中形成有晶体管，所述晶体管包括沿第一方向延伸的鳍片以及沿第二方向延伸的栅极配线、源极配线和漏极配线，所述栅极配线、所述源极配线和所述漏极配线覆盖所述鳍片的除了背面以外的表面；
埋入式氧化物膜，所述埋入式氧化物膜覆盖所述晶体管；
绝缘层，所述绝缘层覆盖所述埋入式氧化物膜；以及
接触插塞，所述接触插塞贯穿所述元件形成层的除了形成有所述晶体管的区域以外的区域。
18.一种半导体装置制造方法，其包括：
准备半导体基板，所述半导体基板具有彼此面对的第一表面和第二表面，所述半导体基板具有元件区和隔离区，所述元件区包括设于所述第一表面中的晶体管，并且所述隔离区包括围绕所述元件区的元件隔离层；以及
通过在所述隔离区中形成从所述第二表面到所述第一表面的通孔、然后用金属材料填充所述通孔，形成接触插塞。
19.根据权利要求18所述的半导体装置制造方法，其中
在所述半导体基板中形成开口之后形成绝缘层，所述绝缘层覆盖所述半导体基板，且所述绝缘层的一部分通过所述开口与所述元件隔离层接触，并且
所述通孔被形成在所述元件隔离层与所述绝缘层彼此连接的部分中。
20.根据权利要求18或19所述的半导体装置制造方法，其中所述通孔是通过如下方式而获得的：从所述第一表面将所述元件隔离层挖掘至贯穿所述元件隔离层。
21.根据权利要求18或19所述的半导体装置制造方法，其中所述通孔是通过如下方式而获得的：从所述第一表面将所述元件隔离层挖掘至留下所述元件隔离层的一部分，然后从所述第二表面挖掘且去除所述元件隔离层的剩余的所述一部分。
22.一种半导体装置，其包括：
半导体基板，所述半导体基板具有彼此面对的第一表面和第二表面，所述半导体基板具有第一区域、第二区域和第三区域，所述第一区域包括设于所述第一表面中的晶体管，所述第二区域包括设于所述第一表面中的围绕所述第一区域的元件隔离层，且所述第三区域与所述第一区域被所述第二区域隔开，
其中在所述第一区域中设置有第一导电性半导体部，
在所述第三区域中设置有第二导电性半导体部，并且
在所述第二区域中设置有绝缘层，所述绝缘层在所述第二表面中被夹在所述第一导电性半导体部与所述第二导电性半导体部之间。
23.根据权利要求22所述的半导体装置，其中所述元件隔离层和所述绝缘层在所述第二区域中彼此接触。
24.根据权利要求23所述的半导体装置，其还包括接触插塞，所述接触插塞在所述第二区域中从所述第一表面延伸至所述第二表面以贯穿所述元件隔离层和所述绝缘层。
25.根据权利要求22所述的半导体装置，其中所述元件隔离层和所述绝缘层在所述第二区域中彼此隔开。
26.根据权利要求22所述的半导体装置，其中所述第二区域包括如下的两个部分：在一个部分中，所述元件隔离层和所述绝缘层彼此接触；在另一个部分中，所述元件隔离层和所述绝缘层彼此隔开。
27.根据权利要求22至26中任一项所述的半导体装置，其中所述绝缘层包括所述第二区域中的沟槽。
28.根据权利要求22所述的半导体装置，其中
所述半导体装置包括第一绝缘膜和第二绝缘膜，所述第一绝缘膜覆盖所述第一导电性半导体部，且所述第二绝缘膜覆盖所述第二导电性半导体部，
所述第一绝缘膜是第一带结构调制膜，所述第一带结构调制膜通过使所述第一导电性半导体部的能带向上移动而起到对价带附近的自由电子的捕获进行限制的作用，并且
所述第二绝缘膜是第二带结构调制膜，所述第二带结构调制膜通过使所述第二导电性半导体部的能带向下移动而起到对导带附近的自由电子的捕获进行限制的作用。
29.根据权利要求28所述的半导体装置，其中
所述第一绝缘膜由具有正平带的高介电常数材料制成，并且
所述第二绝缘膜由具有负平带的高介电常数材料制成。
30.根据权利要求29所述的半导体装置，其中具有所述正平带的所述高介电常数材料是Al2O3、HfO2、TiO2、ZrO2、MgO或者含Al、Hf、Ti、Zr或Mg的氧化物或氮氧化物。
31.根据权利要求29或30所述的半导体装置，其中具有所述负平带的所述高介电常数材料是Y2O3、La2O3、GeO2、Lu2O3或SrO。
32.一种半导体装置，其包括：
半导体基板，所述半导体基板具有彼此面对的第一表面和第二表面，所述半导体基板具有元件区和隔离区，所述元件区包括设于所述第一表面中的晶体管，且所述隔离区包括设于所述第一表面中的围绕所述元件区的元件隔离层；
接触插塞，所述接触插塞在所述半导体基板的所述隔离区中从所述第一表面延伸至所述第二表面；
阻挡层，所述阻挡层被设置成在所述第一表面中跨过所述元件区与所述隔离区之间的边界；以及
配线，所述配线在所述第一表面中覆盖所述阻挡层，且所述配线将所述接触插塞与所述晶体管彼此连接。
33.根据权利要求32所述的半导体装置，其中所述阻挡层被设置成跨过所述晶体管的扩散区与所述元件隔离层之间的边界。
34.一种半导体装置，其包括：
半导体基板，所述半导体基板具有彼此面对的第一表面和第二表面，所述半导体基板具有元件区和隔离区，所述元件区包括设于所述第一表面中的晶体管，并且所述隔离区包括设于所述第一表面中的围绕所述元件区的元件隔离层；
接触插塞，所述接触插塞在所述半导体基板的所述隔离区中从所述第一表面延伸至所述第二表面；以及
金属层，所述金属层被设置成在所述第一表面中跨过所述元件区与所述隔离区之间的边界，且所述金属层被设置成将所述接触插塞与所述晶体管彼此连接。
35.一种半导体单元，其设置有：
权利要求1至16、17、22至31、32至33、34中任一项所述的半导体装置；和
层叠于所述半导体装置上的摄像装置。
36.根据权利要求35所述的半导体单元，其中
所述半导体装置包括作为所述半导体装置的最上层的第一配线，
所述摄像装置包括作为所述摄像装置的最下层的第二配线，并且
所述半导体装置和所述摄像装置被层叠且使所述第一配线和所述第二配线彼此直接接触。
37.根据权利要求35所述的半导体单元，其中
所述半导体装置包括作为所述半导体装置的最上层的第一配线，
所述摄像装置包括作为所述摄像装置的最上层或者中间层的第二配线，并且
所述第一配线和所述第二配线通过沿厚度方向贯穿所述摄像装置的连接部而彼此连接。
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