DE102018127446B4 - Metallschienenleiter für nichtplanare Halbleiterbauteile und Verfahren zur Bildung derselben - Google Patents

Metallschienenleiter für nichtplanare Halbleiterbauteile und Verfahren zur Bildung derselben Download PDF

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    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET

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Abstract

Halbleiterstruktur (100), die Folgendes umfasst:ein Substrat (102) und eine dielektrische Zwischenschicht (112), die auf dem Substrat (102) gebildet ist;eine Finne (104), die aus dem Substrat (102) und der dielektrischen Zwischenschicht (112) vorragt;eine Schienenstruktur (114), die in der dielektrischen Zwischenschicht (112) gebildet ist, wobei die Schienenstruktur (114) einer ersten Seitenwand der Finne (104) gegenüberliegend und zu der Finne (104) parallel ist; undeine erste und eine zweite leitende Struktur (106, 110), die um die Finne (104) gebildet sind und die Schienenstruktur (114) direkt berühren;wobei die erste und die zweite leitende Struktur (106, 110) Source-/Drain-Anschlüsse von Finnen-Feldeffekttransistoren umfassen.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Die Industrie der integrierten Halbleiterschaltungen (IC) hat ein exponentielles Wachstum erfahren. Technologische Fortschritte bei IC-Materialien und -Design haben Generationen integrierter Schaltungen erzeugt, die kleinere und komplexere Schaltungen haben als die vorhergehende Generation. Im Laufe der Entwicklung der integrierten Halbleiterschaltungen ist die Funktionsdichte (zum Beispiel die Anzahl von verschalteten Bauteilen pro Chipfläche) im Allgemeinen gestiegen, während die Größe der Geometrie (zum Beispiel das kleinste Bauteil oder die kleinste Leitung, das/die unter Verwenden eines Herstellungsprozesses geschaffen werden kann), zurückgegangen ist. Dieser Verkleinerungsprozess stellt im Allgemeinen Vorteile durch Erhöhen der Produktionseffizienz und Verringern der damit verbundenen Kosten bereit.
  • Aus der Druckschrift US 2017 / 0 062 421 A1 ist eine Halbleiterschaltung mit einem Front-End-of-Line (FEOL) mit einer Mehrzahl von Transistoren bekannt, von denen jeder einen Source-Bereich, einen Drain-Bereich und einen Gate-Bereich aufweist sowie eine Gate-Elektrode umfasst. Ferner ist eine vergrabene Zwischenverbindung offenbart, welche von unten durch einen unteren Kontaktabschnitt der Gate-Elektrode elektrisch mit dem Gate-Bereich verbunden ist. Ähnliche Halbleiterschaltungen sind außerdem bekannt aus den Druckschriften US 2015 / 0 060 697 A1 und DE 10 2016 115 795 A1 .
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung versteht man am besten aus der folgenden ausführlichen Beschreibung unter Heranziehung der begleitenden Figuren. Es wird betont, dass in Übereinstimmung mit der Standardpraxis der Industrie diverse Elemente eventuell nicht maßstabgerecht gezeichnet sind. Die Maße der diversen Merkmale können nämlich zur Klarheit der Besprechung willkürlich vergrößert oder verkleinert werden.
    • 1A veranschaulicht eine isometrische Ansicht eines nichtplanaren Halbleiterbauteils gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung;
    • 1B veranschaulicht eine isometrische Ansicht einer ersten Konfiguration und Einrichtung eines dielektrischen Bereichs innerhalb des beispielhaften nichtplanaren Halbleiterbauteils gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung;
    • 1C veranschaulicht eine isometrische Ansicht einer zweiten Konfiguration und Einrichtung eines dielektrischen Bereichs innerhalb des beispielhaften nichtplanaren Halbleiterbauteils gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung;
    • die 1D und 1E veranschaulichen isometrische Ansichten jeweils einer ersten beispielhaften integrierten Schaltung und einer zweiten beispielhaften integrierten Schaltung, die nichtplanare Halbleiterbauteile gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung aufweisen;
    • 2 veranschaulicht ein Blockschaltbild einer elektronischen Design-Plattform gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung;
    • die 3A bis 12 veranschaulichen isometrische Ansichten teilweise gefertigter Halbleiterstrukturen, bei welchen Metallschienenstrukturen, die in dielektrischen Zwischenschichtmaterialien gebildet sind, verwendet werden können, um elektrische Verbindungen zwischen mehreren Gate-/Source-/Drain-Anschlüssen von FinFET-Arrays gemäß beispielhaften Ausführungsformen der vorliegenden Offenbarung bereitzustellen;
    • die 13 bis 15 sind isometrische Ansichten teilweise gefertigter Halbleiterstrukturen, bei welchen Metallleiterschienenstrukturen, die in dielektrischen Zwischenschichtmaterialien gebildet sind, verwendet werden können, um elektrische Verbindung zwischen mehreren Gate-Strukturen von FinFET-Arrays bereitzustellen; und elektrische Verbindung zwischen mehreren Gate-Strukturen von FinFET-Arrays bereitzustellen; und
    • 16 ist ein Ablaufdiagramm eines beispielhaften Verfahrens zum Bilden von Metallschienenleitern in einer ILD-Schicht gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung.
    • Die 17 bis 20 sind Zellen-Layoutdiagramme von Halbleiterstrukturen, bei welchen Metallschienenstrukturen verwendet werden können, um elektrische Verbindung zwischen mehreren Gate-/Source-/Drain-Anschlüssen von FinFET-Arrays gemäß beispielhaften Ausführungsformen der vorliegenden Offenbarung bereitzustellen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen oder Beispiele zum Umsetzen unterschiedlicher Elemente des bereitgestellten Gegenstands bereit. Spezifische Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Es sind dies natürlich nur Beispiele und sie bezwecken nicht, einschränkend zu sein. Das Ausbilden eines ersten Merkmals über einem zweiten Merkmal in der folgenden Beschreibung kann zum Beispiel Ausführungsformen aufweisen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen aufweisen, bei welchen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal eventuell nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung Bezugszeichen und/oder Bezugsbuchstaben in den diversen Beispielen wiederholen. Diese Wiederholung schreibt als solche keine Beziehung zwischen den diversen Ausführungsformen und/oder Konfigurationen, die beschrieben werden, vor.
  • ÜBERSICHT
  • Die vorliegende Offenbarung beschreibt diverse nichtplanare Halbleiterbauteile, wie Finnen-Feldeffekttransistoren (FinFETs), um ein Beispiel bereitzustellen, die einen oder mehrere Metallschienenleiter aufweisen, und diverse Verfahren zum Herstellen dieser nichtplanaren Halbleiterbauteile. In einigen Situationen können die einen oder mehreren Metallschienenleiter elektrisch mit Gate-, Source- und/oder Drain-Bereichen dieser diversen nichtplanaren Halbleiterbauteile verbunden sein. In diesen Situationen können die einen oder mehreren Metallschienenleiter eingesetzt werden, um die Gate-, Source- und/oder Drain-Bereiche diverser nichtplanarer Halbleiterbauteile mit anderen Gate-, Source- und/oder Drain-Bereichen diverser nichtplanarer Halbleiterbauteile und/oder anderer Halbleiterbauteile elektrisch zu verbinden. In anderen Situationen können die einen oder mehreren Metallschienenleiter jedoch von den Gate-, Source- und/oder Drain-Bereichen dieser diversen nichtplanaren Halbleiterbauteile isoliert sein. Diese Isolation verhindert elektrische Verbindung zwischen der einen oder den mehreren Metallschienenleitern und den Gate-, Source- und/oder Drain-Bereichen dieser diversen nichtplanaren Halbleiterbauteile.
  • BEISPIELHAFTE NICHTPLANARE HALBLEITERBAUTEILE
  • 1A veranschaulicht eine isometrische Ansicht eines nichtplanaren Halbleiterbauteils gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung. Bei der beispielhaften Ausführungsform, die in 1A veranschaulicht ist, stellt ein Finnen-Feldeffekttransistor (FinFET) 100 ein nichtplanares Halbleiterbauteil dar, das auf einem dielektrischen Bereich liegt, der einen oder mehrere Metallschienenleiter aufweist. In einigen Situationen können der eine oder die mehreren Metallschienenleiter elektrisch mit leitenden Strukturen, wie zum Beispiel Gate-, Source- und/oder Drain-Bereichen des FinFET 100 verbunden werden. In diesen Situationen können die einen oder mehreren Metallschienenleiter eingesetzt werden, um die Gate-, Source- und/oder Drain-Bereiche diverser nichtplanarer Halbleiterbauteile elektrisch mit anderen Gate-, Source- und/oder Drain-Bereichen diverser nichtplanarer Halbleiterbauteile und/oder anderer Halbleiterbauteile des FinFET 100 und/oder anderer Halbleiterbauteile zu verbinden. In anderen Situationen kann der dielektrische Bereich jedoch den einen oder die mehreren Metallschienenleiter von den Gate-, Source- und/oder Drain-Bereichen des FinFET 100 isolieren. Diese Isolation verhindert elektrische Verbindung zwischen der einen oder den mehreren Metallschienenleitern und den Gate-, Source- und/oder Drain-Bereichen des FinFET 100. Bei einigen Ausführungsformen können die Metallschienenleiter gebildet werden, indem andere zweckdienliche leitende Materialien, wie zum Beispiel dotiertes Halbleitermaterial, verwendet werden. Wie in 1A veranschaulicht, weist der FinFET 100 ein Halbleitersubstrat 102, eine Finnenstruktur 104, einen Source-Bereich 106, einen Gate-Bereich 108, einen Drain-Bereich 110, einen dielektrischen Bereich 112 und einen oder mehrere Metallschienenleiter 114 auf. Der FinFET 100 kann jedoch andere Bereiche aufweisen, wie andere dielektrische Bereiche und/oder Kurzgrabenisolations-(Short Trench Isolation - STI)-Bereiche, um einige Beispiele bereitzustellen, ohne vom Geist der vorliegenden Offenbarung abzuweichen. Obwohl unten Stehendes den einen oder die mehreren Metallschienenleiter 114 in Zusammenhang mit einem FinFET beschreibt, können der eine oder die mehreren Metallschienenleiter 114 in anderen nichtplanaren Halbleiterbauteilen sowie planaren Halbleiterbauteilen verwendet werden, ohne vom Geist der vorliegenden Offenbarung abzuweichen.
  • Wie in 1A veranschaulicht, liegen die Finnenstruktur 104, der Source-Bereich 106, der Gate-Bereich 108, der Drain-Bereich 110, der dielektrische Bereich 112 und der eine oder die mehreren Metallschienenleiter 114 auf dem Halbleitersubstrat 102. Bei der beispielhaften Ausführungsform, die in 1A veranschaulicht ist, kann das Halbleitersubstrat 102 ein oder mehrere Halbleitermaterialien aufweisen, wie Germanium (Ge), Siliziumkarbid (SiC), Gallium-Arsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indium-Arsenid (InAs), Gallium-Arsenid-Phosphid (GaAsP), Aluminium-Indiumarsenid (AlInAs), Aluminium-Gallium-Arsenid (AlGaAs), Gallium-Indiumarsenid (GaInAs), Gallium-Indiumphosphid (GaInP), Gallium-Indium-Arsenid-Phosphid (GaInAsP), Indium-Antimon (InSb), Silizium-Germanium (SiGe) und/oder ein anderes beliebiges zweckdienliches Halbleitermaterial.
  • Bei der beispielhaften Ausführungsform, die in 1A veranschaulicht ist, sind die Finnenstruktur 104, der Source-Bereich 106, der Gate-Bereich 108 und der Drain-Bereich 110 eingerichtet, um einen Finnen-Feldeffekttransistor (FinFET) zu bilden. Die Konfiguration der Finnenstruktur 104, des Source-Bereichs 106, des Gate-Bereichs 108 und des Drain-Bereichs 110, die in 1A veranschaulicht sind, dienen nur veranschaulichenden Zwecken. Bei einigen Ausführungsformen können andere Konfigurationen für die Finnenstruktur 104, den Source-Bereich 106, den Gate-Bereich 108 und den Drain-Bereich 110 enthalten sein. Wie in 1A veranschaulicht, geht die Finnenstruktur 104 durch den Gate-Bereich 108 in eine horizontale Richtung, nämlich entlang der x-Achse des kartesischen Koordinatensystems, zwischen dem Source-Bereich 106 und dem Drain-Bereich 110. Die Finnenstruktur 104 kann das eine oder die mehreren Halbleitermaterialien, wie oben beschrieben, aufweisen. Bei einer beispielhaften Ausführungsform weist die Finnenstruktur 104 im Wesentlichen ähnliche Halbleitermaterialien wie das Halbleitersubstrat 102 auf. Hierin wird eine Breite der Finnenstruktur 104, nämlich entlang einer y-Achse eines kartesischen Koordinatensystems, eine Finnenbreite genannt, und ein Mindestabstand zwischen benachbarten Finnen, der von Lithographie an einem besonderen Technologieknoten erlaubt wird, nämlich entlang einer y-Achse des kartesischen Koordinatensystems, wird ein Finnenabstand genannt. Obwohl der FinFET 100 als die Finnenstruktur 104 aufweisend in 1A veranschaulicht ist, kann der FinFET 100 in Übereinstimmung mit einigen Ausführungsformen mehr als eine Finnenstruktur 104 aufweisen.
  • Bei einer beispielhaften Ausführungsform können der Source-Bereich 106 und/oder der Drain-Bereich 110 ein oder mehrere epitaktische Materialien aufweisen, wie epitaktisches Silizium (Si), epitaktisches Silizium-Germanium (SiGe), Gallium-Arsenid (GaAs) und/oder ein beliebiges anderes zweckdienliches epitaktisches Material. Alternativ oder zusätzlich kann der Gate-Bereich 108 bei einer anderen beispielhaften Ausführungsform ein oder mehrere p-Typ-Arbeitsaustrittsmetalle und/oder ein oder mehrere n-Typ-Arbeitsaustrittsmetalle aufweisen. Die p-Typ-Arbeitsfunktionsmetalle können Titannitrid (TiN), Tantalnitrid (TaN), Ruthenium (Ru), Molybdän (Mo), Aluminium (Al), Wolframnitrid (WN), Zirkoniumdisilizid (ZrSi2), Molybdändisilizid (MoSi2), Tantaldisilizid (TaSi2), Nickeldisilizid (NiSi2), Platin (Pt), und/oder ein beliebiges anderes zweckdienliches p-Typ-Arbeitsfunktionsmetall in Übereinstimmung mit einigen Ausführungsformen aufweisen. Die n-Typ-Arbeitsfunktionsmetalle können Aluminium (Al), Titan (Ti), Silber (Ag), Tantal-Aluminium (TaAl), Tantal-Aluminium-Kohlenstoff (TaAlC), Tantal-Aluminiumnitrid (TiAlN), Tantalkarbid (TaC), Tantalkarbid Nitrid (TaCN), Tantalsilizidnitrid (TaSiN), Mangan (Mn), Zirkonium (Zr) und/oder ein beliebiges anderes n-Typ-Arbeitsfunktionsmetall in Übereinstimmung mit einigen Ausführungsformen aufweisen. Alternativ oder zusätzlich dazu kann der Gate-Bereich 108 bei einer weiteren beispielhaften Ausführungsform ein oder mehrere polykristalline Materialien, wie polykristallines Silizium, um ein Beispiel bereitzustellen, aufweisen. Zusätzlich, wie in 1A veranschaulicht, liegen der Source-Bereich 106, der Gate-Bereich 108 und der Drain-Bereich 110 auf dem dielektrischen Bereich 112, wobei die Finnenstruktur 104 den dielektrischen Bereich 112 auf das Halbleitersubstrat 102 durchquert. Der dielektrische Bereich 112, der auch ein ZwischenschichtDielektrikum-(Interlayer Dielectric - ILD)-Bereich genannt wird, kann ein oder mehrere dielektrische Materialien, wie Siliziumoxid, Spin-On-Glass, Siliziumnitrid, Siliziumkarbid, Siliziumcarbonitrid, Siliziumoxinitrid, Siliziumoxicarbid, Fluor-dotiertes Silikatglas (Fluorine-doped Silicate Glass - FSG), ein dielektrisches Low-κ-Material und/oder ein beliebiges anderes zweckdienliches dielektrisches Material in Übereinstimmung mit einigen Ausführungsformen aufweisen. Obwohl es in 1A nicht veranschaulicht ist, können in Übereinstimmung mit einigen Ausführungsformen andere dielektrische Bereiche zwischen dem Halbleitersubstrat 102 und dem dielektrischen Bereich 112 liegen.
  • Außerdem können der eine oder die mehreren Metallschienenleiter 114 innerhalb des dielektrischen Bereichs 112, wie in 1A veranschaulicht, liegen. Der eine oder die mehreren Metallschienenleiter 114 können Wolfram (W), Cobalt (Co), Kupfer (Cu), Aluminium (Al), und/oder ein beliebiges anderes zweckdienliches leitendes oder halbleitendes Material in Übereinstimmung mit einigen Ausführungsformen aufweisen. Der eine oder die mehreren Metallschienenleiter 114 können zum Beispiel unter Verwenden hoch dotierten Siliziummaterials gebildet werden. Bei der beispielhaften Ausführungsform, die in 1A veranschaulicht ist, weisen der eine oder die mehreren Metallschienenleiter 114 Metallschienenleiter auf, die innerhalb des dielektrischen Bereichs 112 liegen. Die Anzahl von Schienenleitern des einen oder der mehreren Metallschienenleiter 114 kann jedoch in Abhängigkeit von der Anwendung in Übereinstimmung mit einigen Ausführungsformen unterschiedlich sein.
  • Wie in 1A veranschaulicht, durchqueren der eine oder die mehreren Metallschienenleiter 114 eine Länge des Halbleitersubstrats 102 in die horizontale Richtung, nämlich entlang der x-Achse des kartesischen Koordinatensystems, zwischen dem Source-Bereich 106 und dem Drain-Bereich 110. Bei der beispielhaften Ausführungsform, die in 1A veranschaulicht ist, liegen der eine oder die mehreren Metallschienenleiter 114 derart, dass sie zu der Finnenstruktur 104 parallel sind (sich zum Beispiel in dieselbe Richtung erstrecken). Der eine oder die mehreren Metallschienenleiter 114 können jedoch gemäß einigen Ausführungsformen senkrecht zu der Finnenstruktur 104 liegen. In diesen Situationen durchqueren der eine oder die mehreren Metallschienenleiter 114 die Finnenstruktur 104.
  • Wie unten in 1B ausführlicher beschrieben, kann der dielektrische Bereich 112 konfiguriert sein, um den Source-Bereich 106, den Gate-Bereich 108 und/oder den Drain-Bereich 110 und den einen oder die mehreren Metallschienenleiter 114 zu isolieren, um elektrische Verbindung zwischen dem Source-Bereich 106 und dem Gate-Bereich 108 und/oder dem Drain-Bereich 110 und dem einen oder den mehreren Metallschienenleiter 114 zu verhindern. Und wie unten in 1C ausführlicher beschrieben, können der Source-Bereich 106, der Gate-Bereich 108 und/oder der Drain-Bereich 110 mit dem einen oder den mehreren Metallschienenleitern 114 elektrisch verbunden sein, um elektrische Verbindung zwischen dem Source-Bereich 106, dem Gate-Bereich 108 und/oder dem Drain-Bereich 110 und dem einen oder den mehreren Metallschienenleitern 114 bereitzustellen. Bei einer beispielhaften Ausführungsform betragen Breiten, insbesondere entlang der y-Achse des kartesischen Koordinatensystems des einen oder der mehreren Metallschienenleiter 114 zwischen etwa 0,8 und etwa 2,2 Mal die Finnenbreite. Bei dieser beispielhaften Ausführungsform beträgt eine Trennung zwischen benachbarten Metallschienenleitern aus dem einen oder den mehreren Metallschienenleitern 114 zwischen etwa 0,8 und etwa 1,2 Mal dem Finnenabstand. Bei dieser beispielhaften Ausführungsform betragen auch Höhen, insbesondere entlang der z-Achse des kartesischen Koordinatensystems des einen oder der mehreren Metallschienenleiter 114 zwischen in etwa 0,8 und in etwa 1,2 Mal den Gate-Abstand, insbesondere einen Mindestabstand zwischen benachbarten Gate-Bereichen, der durch Lithographie an dem besonderen Technologieknoten erlaubt wird, nämlich entlang der x-Achse und/oder der y-Achse des kartesischen Koordinatensystems.
  • Bei der beispielhaften Ausführungsform, die in 1A veranschaulicht ist, haben der eine oder die mehreren Metallschienenleiter 114 eine im Wesentlichen ähnliche Länge, insbesondere entlang der x-Achse des kartesischen Koordinatensystems. Die Längen des einen oder der mehreren Metallschienenleiter 114 können sich jedoch in Übereinstimmung mit einigen Ausführungsformen unterscheiden. Bei einer beispielhaften Ausführungsform haben der eine oder die mehreren Metallschienenleiter 114 eine im Wesentlichen ähnliche Länge, insbesondere entlang der x-Achse des kartesischen Koordinatensystems, wie das Halbleitersubstrat 102. Bei dieser beispielhaften Ausführungsform können der eine oder die mehreren Metallschienenleiter 114 elektrisch und/oder mechanisch mit anderen Metallschienenleitern eines oder mehrerer anderer FinFETs mechanisch verbunden sein, um ein verschaltetes Netzwerk von Metallschienenleitern zu bilden. Dieses verschaltete Netzwerk von Metallschienenleitern kann verwendet werden, um diverse leitende Strukturen elektrisch zu verbinden, wie zum Beispiel Gate-, Source-und/oder Drain-Bereiche dieser FinFETs, um eine oder mehrere integrierte Schaltungen zu bilden. Diese integrierten Schaltungen können grundlegende logische Gates aufweisen, wie logische AND-Gate, logische OR-Gate, logische XOR-Gate, logische XNOR-Gate oder logische NOT-Gate, um einige Beispiele bereitzustellen, sowie andere kompliziertere logische Schaltungen. Dieses verschaltete Netzwerk aus Metallschienenleitern erlaubt es, diese elektrischen Verbindungen zwischen den diversen Gate-, Source-und/oder Drain-Bereichen dieser FinFETs herzustellen, ohne herkömmliche Metallschichten, die üblicherweise für das Routen von Signalen verfügbar sind, zu durchqueren. Das verschaltete Netzwerk aus Metallschienenleitern verringert daher die Fläche hinsichtlich des Platzbedarfs, die erforderlich sind, um die eine oder mehreren integrierten Schaltungen zu bilden, im Vergleich zum Verwenden der herkömmlichen Metallschichten, um diese elektrischen Verbindungen zwischen den diversen Source-Bereichen und/oder Drain-Bereichen dieser FinFETs zu bilden.
  • 1B veranschaulicht eine isometrische Ansicht einer ersten Konfiguration eines dielektrischen Bereichs innerhalb des beispielhaften nichtplanaren Halbleiterbauteils gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung. Wie in 1A beschrieben, weist der FinFET 100 die Finnenstruktur 104, den Source-Bereich 106, den Gate-Bereich 108, den Drain-Bereich 110, den dielektrischen Bereich 112 und den einen oder die mehreren Metallschienenleiter 114 auf dem Halbleitersubstrat 102 auf. Ein Metallschienenleiter 120 und ein dielektrischer Bereich 122, wie in 1B veranschaulicht, können beispielhafte Ausführungsformen jeweils des einen oder der mehreren Metallschienenleiter 114 und des dielektrischen Bereichs 112, wie oben in 1A beschrieben, darstellen. Auf ähnliche Art kann ein Anschlussbereich 124, wie in 1B veranschaulicht, eine beispielhafte Ausführungsform des Source-Bereichs 106, des Gate-Bereichs 108 und/oder des Drain-Bereichs 110, wie oben in 1A beschrieben, darstellen.
  • Unter Bezugnahme auf 1B ist der dielektrische Bereich 122 konfiguriert, um elektrische Verbindung zwischen dem Metallschienenleiter 120 und dem Anschluss 124 zu verhindern. Bei der beispielhaften Ausführungsform, die in 1B veranschaulicht ist, isoliert der dielektrische Bereich 122 effektiv den Metallschienenleiter 120 von dem Anschlussbereich 124, um die elektrische Verbindung zu verhindern.
  • 1C veranschaulicht eine isometrische Ansicht einer Konfiguration eines dielektrischen Bereichs innerhalb des beispielhaften nichtplanaren Halbleiterbauteils gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung. Wie in 1A beschrieben, weist der FinFET 100 die Finnenstruktur 104, der Source-Bereich 106, den Gate-Bereich 108, den Drain-Bereich 110, den dielektrischen Bereich 112 und den einen oder die mehreren Metallschienenleiter 114, die auf dem Halbleitersubstrat 102 liegen, auf. Der Metallschienenleiter 120 und ein dielektrischer Bereich 126, wie in 1C veranschaulicht, können beispielhafte Ausführungsformen jeweils des einen oder der mehreren Metallschienenleiter 114 und des dielektrischen Bereichs 102, wie oben in 1A beschrieben, darstellen. Auf ähnliche Art kann ein Anschlussbereich 128, wie in 1C veranschaulicht, eine beispielhafte Ausführungsform des Source-Bereichs 106, des Gate-Bereichs 108 und/oder des Drain-Bereichs 110, wie oben in 1A beschrieben, darstellen.
  • Unter Bezugnahme auf 1C können der Source-Bereich 106, der Metallschienenleiter 120 mit dem Anschlussbereich 128 elektrisch verbunden sein, um elektrische Verbindung zwischen dem Metallschienenleiter 120 und dem Anschlussbereich 128 bereitzustellen. Bei der beispielhaften Ausführungsform, die in 1B veranschaulicht ist, ist der Metallschienenleiter 120 ausreichend innerhalb des dielektrischen Bereichs 126 freigelegt, um mit dem Anschlussbereich 128 zu verbinden, um die elektrische Verbindung bereitzustellen. Wie unten ausführlicher beschrieben, kann ein Abschnitt des dielektrischen Bereichs 126 durch einen Strukturierungsprozess, wie, um einige Beispiele bereitzustellen, ein Trockenätzen oder ein Nassätzen, während der Herstellung entfernt werden, um den Abschnitt des dielektrischen Bereichs 126 freizulegen. Danach kann der Anschlussbereich 128 auf den Abschnitt des dielektrischen Bereichs 126 durch eine Abscheidung, bei der Material aufgewachsen, beschichtet oder anderswie transferiert wird, abgeschieden werden. Bei einer beispielhaften Ausführungsform ist eine Höhe, nämlich entlang der z-Achse des kartesischen Koordinatensystems, wie in 1A veranschaulicht, des Anschlussbereichs 128, wie in 1C veranschaulicht, größer als eine Höhe des Anschlussbereichs 124, wie in 1B veranschaulicht. Bei dieser beispielhaften Ausführungsform resultiert dieser Höhenunterschied zwischen dem Anschlussbereich 124 und dem Anschlussbereich 128 aus dem Entfernen ausreichender Abschnitte des dielektrischen Bereichs 126, um den Metallschienenleiter 120 freizulegen, um die elektrische Verbindung zwischen dem Metallschienenleiter 120 und dem Anschlussbereich 128 zu erlauben.
  • Die 1D und 1E veranschaulichen isometrische Ansichten einer ersten beispielhaften integrierten Schaltung und einer zweiten beispielhaften integrierten Schaltung, die jeweils nichtplanare Halbleiterbauteile gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung aufweisen.
  • Bei der beispielhaften Ausführungsform, die in 1D veranschaulicht ist, weist eine integrierte Schaltung 129 nichtplanare Halbleiterbauteile auf, die auf einem dielektrischen Bereich liegen, der mehrere Metallschienenleiter darin liegend aufweist. Der dielektrische Bereich kann selektiv konfiguriert werden, um elektrische Verbindung zwischen den mehreren Metallschienenleitern und dem Gate-, Source- und/oder Drain-Bereich der nichtplanaren Halbleiterbauteile zu erlauben, oder um die elektrische Verbindung zwischen den mehreren Metallschienenleitern und Gate-, Source- und/oder Drain-Bereichen der nichtplanaren Halbleiterbauteile zu verhindern. Bei der beispielhaften Ausführungsform, die in 1D veranschaulicht ist, weist die integrierte Schaltung 129 einen ersten FinFET 130, der einen Source-Bereich 134.1, einen Gate-Bereich 136.1 und einen Drain-Bereich 138.1 auf, sowie einen zweiten FinFET 132, der einen Source-Bereich 134.2, einen Gate-Bereich 136.2 und einen Drain-Bereich 138.2 sowie einen dielektrischen Bereich 142 aufweist, die auf einem Halbleitersubstrat 140 liegen. Zu bemerken ist, dass die integrierte Schaltung 129, wie in 1D veranschaulicht, nur Beispielzwecken dient, und dass die integrierte Schaltung 129 mehr FinFETs aufweisen kann, die auf eine im Wesentlichen ähnliche Art wie der erste FinFET 130 und der zweite FinFET 132 konfiguriert sind. Bei der beispielhaften Ausführungsform, die in 1D veranschaulicht ist, können der erste FinFET 130 und der zweite FinFET 132 beispielhafte Ausführungsformen des FinFET 100, wie oben in 1A beschrieben, darstellen. Der Source-Bereich 134.1 und der Source-Bereich 104 30.2 können daher beispielhafte Ausführungsformen des Source-Bereichs 106, wie oben in 1A beschrieben, darstellen, der Gate-Bereich 136.1 und der Gate-136 2 können beispielhafte Ausführungsformen des Gate-Bereichs 108, wie oben in 1A beschrieben, darstellen, und der Drain-Bereich 138.1 und der Drain-Bereich 138.2 können beispielhafte Ausführungsformen des Drain-Bereichs 110, wie oben in 1A beschrieben, darstellen. Wie in 1D veranschaulicht, können der Drain-Bereich 138.1 und der Drain-Bereich 138.2 als ein gemeinsamer Drain-Bereich charakterisiert sein, der zwischen dem ersten FinFET 130 und dem zweiten FinFET 132 gemeinsam verwendet wird.
  • Wie in 1D veranschaulicht, weist die integrierte Schaltung 129 weiter Metallschienenleiter 144.1 und 144.2 auf, die innerhalb des dielektrischen Bereichs 142 liegen. Die Metallschienenleiter 144.1 und 144.2 können beispielhafte Ausführungsformen des einen oder der mehreren Metallschienenleiter 114, wie oben in 1A beschrieben, darstellen. Bei der beispielhaften Ausführungsform, die in 1D veranschaulicht ist, durchqueren die Metallschienenleiter 144.1 und 144.2 eine Länge des Halbleitersubstrats 140 in die horizontale Richtung, nämlich entlang der x-Achse des kartesischen Koordinatensystems, wie in 1A veranschaulicht, zwischen dem Source-Bereich 134.1 und dem Source 134. Bei der beispielhaften Ausführungsform, die in 1D veranschaulicht ist, und wie in dem Kreis 146.1 in 1D veranschaulicht, kann der Metallschienenleiter 144.1 mit dem Source-Bereich 134.2 elektrisch verbunden sein, um elektrische Verbindung zwischen dem Source-Bereich 134.2 und dem Metallschienenleiter 144.1, wie oben in 1C beschrieben, bereitzustellen. Bei dieser beispielhaften Ausführungsform kann der Metallschienenleiter 144.1 mit dem Source-Bereich 134.1 elektrisch verbunden sein, um elektrische Verbindung zwischen dem Source-Bereich 134.1 und dem Metallschienenleiter 144.1, wie oben in 1C beschrieben, bereitzustellen. Der Metallschienenleiter 144.1 stellt daher eine elektrische Verbindung zwischen dem Source-Bereich 134.1 und dem Source-Bereich 134.2 bereit. Bei der beispielhaften Ausführungsform, die in 1D veranschaulicht ist, und wie in dem Kreis 146.2 in 1D veranschaulicht, ist der dielektrische Bereich 142 konfiguriert, um elektrische Verbindung zwischen dem Metallschienenleiter 144.2 und dem Source-Bereich 134.1, wie oben in 1B beschrieben, zu verhindern. In dieser Situation isoliert der dielektrische Bereich 142 den Metallschienenleiter 144.2 effektiv von dem Source-Bereich 134.2, um die elektrische Verbindung zwischen dem Metallschienenleiter 144.2 und dem Source-Bereich 134.1 zu verhindern. Zu bemerken ist, dass, obwohl nur der Source-Bereich 134.1 als elektrisch mit dem Metallschienenleiter 144.2 in 1D verbunden gezeigt ist, andere Source-/Drain-Anschlüsse auch mit Metallschienenleitern in Abhängigkeit von den Erfordernissen des Schaltungsdesigns und der Bauteilkonfiguration verbunden sein können. Da die Metallschienenleiter innerhalb des dielektrischen Bereichs 142 gebildet sind, können sie mehrere Source-/Drain-Anschlüsse elektrisch verbinden, ohne zusätzlichen Bauteilraum zu belegen.
  • Wie in 1E veranschaulicht, weist eine integrierte Schaltung 150 FinFETs 152.1.1 bis 152.m.n auf, die in einem Array aus m Zeilen und n Spalten eingerichtet sind. Andere Anordnungen für die FinFETs 152.1.1 bis 152.m.n sind jedoch möglich, ohne vom Geist der vorliegenden Offenbarung abzuweichen. Bei dieser beispielhaften Ausführungsform weist jede der m Zeilen einen oder mehrere Metallschienenleiter aus dem einen oder den mehreren Metallschienenleitern 154.1 bis 154.a auf. Bei der beispielhaften Ausführungsform, die in 1E veranschaulicht ist, kann jeder der FinFETs 152.1.1 bis 152.m.n eine beispielhafte Ausführungsform des FinFET 100, wie oben in 1A beschrieben, und/oder des ersten FinFET 130 und des zweiten FinFET 130, wie oben in 1D beschrieben, darstellen. Zu bemerken ist, dass, obwohl nur ein Source-Bereich von FinFETs 152.m.n als mit dem Metallschienenleiter 154.1 in 1E elektrisch verbunden gezeigt ist, andere Source-/Drain-Anschlüsse auch mit Metallschienenleitern in Abhängigkeit von den Erfordernissen des Schaltungsdesigns und der Bauteilkonfiguration verbunden sein können. Da die Metallschienenleiter innerhalb des dielektrischen Bereichs gebildet sind, können sie mehrere Source-/Drain-Anschlüsse elektrisch verbinden, ohne zusätzlichen Bauteilraum zu belegen.
  • ELEKTRONISCHE DESIGN-PLATTFORM ZUM BILDEN INTEGRIERTER SCHALTUNGEN, DIE DIE BEISPIELHAFTEN NICHTPLANAREN HALBLEITERBAUTEILE AUFWEISEN
  • 2 veranschaulicht ein Blockschaltbild einer elektronischen Design-Plattform gemäß einer beispielhaften Ausführungsform der vorliegenden Erfindung. Wie in 2 veranschaulicht, stellt eine elektronische Design-Plattform 200 einen Design-Ablauf dar, der eine oder mehrere elektronische Design-Softwareanwendungen aufweist, die, wenn sie von einer oder mehreren Rechenvorrichtungen, Prozessoren, Steuervorrichtungen oder anderen Bauteilen, die für den Fachmann des bzw. der relevanten Gebiete ohne Abweichen vom Geist der vorliegenden Offenbarung klar sind, eine oder mehrere High-Level-Softwareniveaubeschreibungen analoger und/oder digitaler Schaltungen für ein elektronisches Bauteil entwerfen, simulieren, analysieren und/oder prüfen können. Bei einer beispielhaften Ausführungsform können die eine oder die mehreren High-Level-Softwareniveaubeschreibungen unter Verwenden einer High-Level-Softwaresprache umgesetzt werden, wie eine grafische Designanwendung, zum Beispiel C, System C, C++, LabVIEW und/oder MATLAB, eine Allzweck-Systemdesignsprache, wie SysML, SMDL und/oder SSDL, oder eine beliebige andere zweckdienliche High-Level-Software oder Allzweck-Systemdesignsprache, die für den Fachmann des relevanten Gebiets bzw. der Gebiete klar ist, ohne vom Geist der vorliegenden Offenbarung abzuweichen, oder ein High-Level-Softwareformat, wie Common Power Format (CPF), Unified Power Formant (UPF) oder ein beliebiges anderes zweckdienliches High-Level-Softwareformat, das für den Fachmann in dem bzw. den relevanten Gebieten klar ist, ohne vom Geist der vorliegenden Offenbarung abzuweichen. Bei der beispielhaften Ausführungsform, die in 2 veranschaulicht ist, weist die elektronische Design-Plattform 200 eine Syntheseanwendung 202, eine Platzierungs- und Routing-Anwendung 204, eine Simulationsanwendung 206 und eine Prüfanwendung 208 auf.
  • Ausführungsformen der Offenbarung können außerdem in Hardware, Firmware, Software oder einer beliebigen Kombination davon umgesetzt werden. Ausführungsformen der Offenbarung können auch als Anweisungen umgesetzt werden, die auf einem maschinenlesbaren Medium, das durch einen oder mehrere Prozessoren gelesen und ausgeführt werden kann, gespeichert sind. Ein maschinenlesbares Medium kann jeden beliebigen Mechanismus zum Speichern oder Übertragen von Informationen in einer Form, die von einer Maschine (zum Beispiel einer Rechenvorrichtung) lesbar ist, aufweisen. Ein maschinenlesbares Medium kann zum Beispiel nichtflüchtige maschinenlesbare Medien wie Nurlesespeicher (ROM); Direktzugriffsspeicher (RAM); Magnetplatten-Speichermedien; optische Speichermedien; Flash-Speichergeräte sowie andere aufweisen. Als ein anderes Beispiel kann das maschinenlesbare Medium ein flüchtiges maschinenlesbares Medium, wie elektrische, optische, akustische oder andere Formen ausgebreiteter Signale (zum Beispiel Trägerwellen, Infrarotsignale, digitale Signale usw.) aufweisen. Weiter können Firmware, Software, Routinen, Anweisungen hierin als bestimmte Aktionen ausführend beschrieben sein. Man muss jedoch verstehen, dass solche Beschreibungen nur zur Erleichterung dienen, und dass solche Aktionen in der Tat aus Rechenvorrichtungen, Prozessoren, Steuervorrichtungen oder anderen Vorrichtungen, die Firmware, Software, Routinen, Anweisungen usw. ausführen, resultieren. Bei einer beispielhaften Ausführungsform stellen die Syntheseanwendung 202, die Platzierungs- und Routing-Anwendung 204, die Simulationsanwendung 206 und die Prüfanwendung 208 eine oder mehrere elektronische Design-Softwareanwendungen dar, die, wenn sie von einer oder mehreren Rechenvorrichtungen, einem oder mehreren Prozessoren, einer oder mehreren Steuervorrichtungen oder anderen Vorrichtungen ausgeführt werden, die für den Fachmann in dem bzw. den Gebieten klar sind, ohne vom Geist der vorliegenden Offenbarung abzuweichen, die eine oder mehreren Rechenvorrichtungen, die Prozessoren, Steuervorrichtungen oder anderen Vorrichtungen aus elektronischen Allzweckvorrichtungen in elektronische Sonderzweckvorrichtungen konfigurieren, um eine oder mehrere dieser Anwendungen, wie unten ausführlicher beschrieben, auszuführen.
  • Die Syntheseanwendung 202 übersetzt ein oder mehrere Merkmale, Parameter oder Attribute der elektronischen Vorrichtung in einen oder mehrere logische Vorgänge, einen oder mehrere arithmetische Vorgänge, einen oder mehrere Steuervorgänge und/oder einen beliebigen anderen zweckdienlichen Vorgang oder Vorgänge, die für den Fachmann des relevanten Gebiets bzw. der relevanten Gebiete klar sind, ohne vom Geist der vorliegenden Ausführung abzuweichen, in die eine oder mehreren High-Level-Software-Niveaubeschreibungen bezüglich analoger Schaltungen und/oder digitaler Schaltungen des elektronischen Bauteils. Die Syntheseanwendung 202 kann einen Simulationsalgorithmus einsetzen, um den einen oder die mehreren logischen Vorgänge, den einen oder die mehreren arithmetischen Vorgänge, einen oder mehrere Steuervorgänge und/oder den anderen zweckdienlichen Vorgang oder Vorgänge zu simulieren, um zu prüfen, ob der eine oder die mehreren logischen Vorgänge, ein oder mehrere arithmetische Vorgänge, ein oder mehrere Steuervorgänge und/oder der andere zweckdienliche Vorgang in Übereinstimmung mit einem oder mehreren Merkmalen, Parametern oder Attributen des elektronischen Bauteils, wie in einer elektronischen Design-Spezifikation umrissen, arbeiten.
  • Die Platzierungs- und Routing-Anwendung 204 übersetzt die eine oder die mehreren High-Level-Software-Niveaubeschreibungen, um ein elektronisches architektonisches Design für die analogen Schaltungen und/oder die digitalen Schaltungen des elektronischen Bauteils zu bilden. Die Platzierungs- und Routing-Anwendung 204 wählt selektiv aus einer oder mehreren Standardzellen innerhalb von Bibliotheken von Standardzellen aus, um den einen oder die mehreren logischen Vorgänge, den einen oder die mehreren arithmetischen Vorgänge, den einen oder die mehreren Steuervorgänge und/oder den anderen zweckdienlichen Vorgang bzw. Vorgänge der einen oder mehreren High - Level-Software- Niveau beschreibungen in geometrische Formen und/oder die Verschaltungen zwischen den geometrischen Formen zu übersetzen, um das elektronische architektonische Design für die analogen Schaltungen und/oder die digitalen Schaltungen des elektronischen Bauteils zu bilden. Bei einer beispielhaften Ausführungsform weist mindestens eine der einen oder mehreren Standardzellen einen oder mehrere nichtplanare Halbleiterbauteile, wie, um ein Beispiel bereitzustellen, den FinFET 100 auf.
  • Bei dieser beispielhaften Ausführungsform können diverse leitende Strukturen, wie zum Beispiel Source-Bereiche, Gate-Bereiche und/oder Drain-Bereiche des einen oder der mehreren nichtplanaren Halbleiterbauteile mit einem oder mehreren Metallschienenleitern, wie dem einen oder den mehreren Metallschienenleitern 114, um ein Beispiel bereitzustellen, innerhalb des einen oder der mehreren Halbleiterbauteile, wie oben in 1 beschrieben, elektrisch verbunden sein.
  • Nach dem Auswählen der einen oder der mehreren Standardzellen aus den Bibliotheken von Standardzellen, platziert die Platzierungs- und Routing-Anwendung 204 die eine oder die mehreren Standardzellen auf einer Design-Fläche eines elektronischen Bauteils. Anschließend verlegt die Platzierungs- und Routing-Anwendung 204 diverse Verschaltungen zwischen der einen oder den mehreren ausgewählten Standardzellen in Übereinstimmung mit dem einen oder den mehreren logischen Vorgängen, dem einen oder den mehreren arithmetischen Vorgängen, dem einen oder den mehreren Steuervorgängen und/oder dem bzw. den geeigneten Vorgängen der einen oder mehreren High-Level-Software-Niveaubeschreibungen, um ein elektronisches architektonisches Design für die analogen Schaltungen und/oder die digitalen Schaltungen des elektronischen Bauteils zu bilden. Bei einer beispielhaften Ausführungsform kann die Platzierungs- und Routing-Anwendung 204 den einen oder die mehreren Metallschienenleiter zwischen benachbarten Standardzellen aus der einen oder den mehreren ausgewählten Standardzellen elektrisch verbinden.
  • Die Simulationsanwendung 206 simuliert das elektronische architektonische Design für die analogen Schaltungen und/oder die digitalen Schaltungen des Elektronikbauteils, um ein oder mehrere Merkmale, Parameter oder Attribute des elektronischen architektonischen Designs für die analogen Schaltungen und/oder die digitalen Schaltungen des elektronischen Bauteils zu simulieren. Bei einer beispielhaften Ausführungsform kann die Simulationsanwendung 206 eine statische Timinganalyse (Static Timing Analysis - STA), eine Spannungsabfallanalyse, auch eine IREM-Analyse genannt, eine Clock-Domain-Crossing-Prüfung (CDC-Prüfung), eine formelle Prüfung, auch Modellprüfung, Äquivalenzprüfung oder eine andere beliebige zweckdienliche Analyse bereitstellen. Bei einer weiteren beispielhaften Ausführungsform kann die Simulationsanwendung 206 eine Wechselstrom-(AC)-Analyse, wie eine lineare Kleinsignal-Frequenzdomänenanalyse und/oder eine Gleichstrom-(DC)-Analyse, wie eine nichtlineare Quiescent-Point-Berechnung oder eine Abfolge nichtlinearer Betriebspunkte, die während des Abtastens einer Spannung, eines Stroms und/oder eines Parameter berechnet werden, um die STA-, IREM-Analyse oder andere zweckdienliche Analysen auszuführen.
  • Die Prüfanwendung 208 prüft, ob das eine oder die mehreren Merkmale, Parameter oder Attribute des elektronischen architektonischen Designs der analogen Schaltungen und/oder der digitalen Schaltungen des elektronischen Bauteils, wie sie von der Simulationsanwendung 206 repliziert werden, die elektronische Designspezifikation erfüllen. Die Prüfanwendung 208 kann auch eine physische Prüfung ausführen, die auch Design Rule Check (DRC) genannt wird, um zu prüfen, ob das elektronische architektonische Design der analogen Schaltungen und/oder der digitalen Schaltungen des elektronischen Bauteils einen oder mehrere empfohlene Parameter, die Design-Regeln genannt werden, wie durch eine Halbleiter-Foundry und/oder einen Halbleiter-Technologieknoten zum Herstellen des elektronischen Bauteils definiert, erfüllen.
  • BEISPIELHAFTE FERTIGUNG NICHTPLANARER HALBLEITERBAUTEILE
  • Die 3A bis 15C veranschaulichen diverse Ansichten teilweise gefertigter Halbleiterstrukturen, bei welchen Metallschienenstrukturen, die in dielektrischen Zwischenschichtmaterialien gebildet sind, verwendet werden können, um elektrische Verbindungen zu und/oder zwischen mehreren leitenden Strukturen, wie zum Beispiel Gate-/Source-/Drain-Anschlüssen von FinFET-Arrays gemäß beispielhaften Ausführungsformen der vorliegenden Offenbarung bereitzustellen.
  • 3A ist eine isometrische Ansicht einer teilweise gefertigten Halbleiterstruktur gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung. Eine teilweise gefertigte Halbleiterstruktur 300 weist Abschnitte von FinFETs auf. Wie in 3A veranschaulicht, weist die teilweise gefertigte Halbleiterstruktur 300 ein Halbleitersubstrat 302, Finnenstrukturen 304, Hartmasken 306, dielektrische Abstandhalter 308 und die Keimschichtstrukturen 310 auf.
  • Bei der beispielhaften Ausführungsform, die in 3A veranschaulicht ist, kann das Halbleitersubstrat 302 ein Siliziumsubstrat sein. Das Halbleitersubstrat 302 kann jedoch alternativ (i) ein anderer Halbleiter sein, wie Germanium; (ii) ein Verbindungshalbleiter, der Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid, Galliumarsenidphosphid (GaAsP), Aluminium-Indium-Arsenid (AlInAs), Aluminium-Galliumarsenid (AlGaAs), Gallium-Indiumarsenid (GaInAs), Gallium-Indiumphosphid (GaInP), Gallium-Indium-Arsenid-Phosphid (GaInAsP) und/oder Indiumantimonid aufweist; (iii) ein Legierungshalbleiter, der Silizium-Germanium (SiGe) aufweist oder (iv) Kombinationen davon. Bei einer beispielhaften Ausführungsform kann das Halbleitersubstrat 302 ein Halbleiter-auf-Isolator (Semiconductor on Insulator - SOI) sein. Bei einer beispielhaften Ausführungsform kann das Halbleitersubstrat 302 ein epitaktisches Material sein.
  • Wie in 3A veranschaulicht, können die Finnenstrukturen 304 finnenförmiges Halbleitermaterial aufweisen, das aus dem Substrat vorragt und können zueinander parallel sein (zum Beispiel sich in dieselbe Richtung erstrecken). Die Finnenstrukturen 304 weisen aktive Bereiche auf, in welchen ein oder mehrere Transistoren gebildet sind. Die Finnenstrukturen 304 können Folgendes aufweisen: (i) Silizium (Si) oder einen anderen elementaren Halbleiter, wie Germanium; (ii) einen Verbindungshalbleiter, der Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid GaAsP, AlinAs, AlGaAs, GaInAs, GaInP, GaInAsP und/oder Indiumantimonid; (iii) einen Legierungshalbleiter, der SiGe aufweist; oder (iv) Kombinationen davon aufweisen. Die Finnenstrukturen 304 können unter Verwenden zweckdienlicher Prozesse, einschließlich von Strukturierungs- und Ätzprozessen, gefertigt werden. Der Strukturierungsprozess kann das Bilden einer Fotoresistschicht, die über dem Substrat (zum Beispiel auf einer Siliziumschicht) liegt, das Exponieren der Fotolackschicht mit einer Struktur, das Ausführen eines Aushärtprozesses nach der Exposition und das Entwickeln des Fotolacks aufweisen, um ein Maskierungselement, das die Fotolackschicht aufweist, zu bilden. Das Maskierungselement kann dann verwendet werden, um Bereiche des Substrats zu schützen, während ein Ätzprozess Vertiefungen in das Halbleitersubstrat 302, die vorragende Finnen hinterlassen, bildet. Die Vertiefungen können unter Verwenden von reaktivem Ionenätzen (Reactive Ion Etch - RIE) und/oder anderen zweckdienlichen Prozessen geätzt werden. Zahlreiche andere Verfahren zum Bilden der Finnenstrukturen 304 auf dem Halbleitersubstrat 302 können geeignet sein. Die Finnenstrukturen 304 können zum Beispiel in Übereinstimmung mit einigen Ausführungsformen epitaktisches Material aufweisen.
  • Die Hartmasken 306 können verwendet werden, um die Finnenstrukturen 304 zu strukturieren, wie zum Beispiel durch Ätzen. Die Hartmasken 306 können auch verwendet werden, um die Finnenstrukturen 304 während darauffolgender Verarbeitungsschritte zu schützen. Bei einer beispielhaften Ausführungsform werden die Hartmasken 306 auf den oberen Oberflächen der Finnenstrukturen 304 gebildet. Die Hartmasken 306 können auch zwischen den Finnenstrukturen und auf oberen Oberflächen des Halbleitersubstrats 302 gebildet werden. Die Hartmasken können aus dielektrischem Material bestehen, wie aus Siliziumnitrid, Siliziumoxid, Siliziumkarbid, Siliziumcarbonitrid, Siliziumoxicarbid, Titanoxid, aus anderem zweckdienlichem dielektrischem Material und/oder Kombinationen davon. Bei einer beispielhaften Ausführungsform werden die Hartmasken 306 auf den oberen Oberflächen des Halbleitersubstrats 302 gebildet.
  • Wie in 3A veranschaulicht, können die Isolationsabstandhalter 308 die Vertiefungen zwischen den Finnenstrukturen 304 teilweise füllen und auf den Seitenwänden der Finnenstrukturen 304 gebildet werden. Bei einer beispielhaften Ausführungsform können die Isolationsabstandhalter 308 aus einem dielektrischen Material bestehen, wie zum Beispiel aus Siliziumoxid, Spin-On-Glas, Siliziumnitrid, Siliziumkarbid, Siliziumcarbonitrid, Siliziumoxinitrid, fluordotiertem Silikatglas (Fluorine-Doped Silicate Glass - FSG), einem dielektrischen Low-κ-Material, anderen zweckdienlichen Isoliermaterialien und/oder Kombinationen dieser. Bei einer beispielhaften Ausführungsform können die Isolationsabstandhalter 308 durch ganzflächiges Abscheiden eines Isolationsmaterials über den freigelegten Oberflächen gebildet werden und einen anisotropen Ätzprozess verwenden, um horizontale Abschnitte der abgeschiedenen Isolationsschicht zu entfernen. Die Isolationsabstandhalter 308 können durch chemische Gasphasenabscheidung (Chemical Vapor Deposition - CVD), plasmaverstärkte chemische Gasphasenabscheidung (Plasma Enhanced Chemical Vapor Deposition - PECVD), physikalische Gasphasenabscheidung (Physical Vapor Deposition - PVD), Atomschichtabscheidung (Atomic Layer Deposition - ALD), andere zweckdienliche Prozesse und/oder Kombinationen davon abgeschieden werden. Andere Fertigungstechniken für die Isolationsabstandhalter 308 und/oder die Finnenstrukturen 304 sind möglich. Die Isolationsabstandhalter 308 können eine mehrschichtige Struktur aufweisen, wie zum Beispiel eine Struktur mit einem oder mehreren Sub-Abstandhaltern oder dielektrischen Linerschichten. Die Isolationsabstandhalter 308 können auch durch Abscheiden einer verstärkten Abstandshalterschicht unter Verwenden von Abscheidung in mehreren Schritten und eines Behandlungsprozesses zum Eliminieren von Leerstellen und Säumen in dem Abstandhaltermaterial gebildet werden. Bei einer beispielhaften Ausführungsform können die Isolationsabstandhalter 308 dielektrisches Zwischenschichtmaterial sein. Bei einer beispielhaften Ausführungsform werden die Isolationsabstandhalter 308 direkt auf Hartmasken 306 und auf den Seitenwänden der Finnenstrukturen 304, wie in 3A gezeigt, gebildet. Bei einer beispielhaften Ausführungsform werden die Isolationsabstandhalter 308 direkt auf Halbleitersubstrat 302 und auf den Seitenwänden der Finnenstrukturen 304 gebildet.
  • Wie in 3A veranschaulicht, werden Keimschichtmaterialien 309 auf den Seitenwänden der Isolationsabstandhalter 308 gebildet. Bei einer beispielhaften Ausführungsform können Keimschichtmaterialien aus Siliziummaterial, wie zum Beispiel aus Silizium, Siliziumverbindungen, Titannitrid (TiN), Wolfram, Cobalt, anderen zweckdienlichen Materialien und/oder Kombinationen davon gebildet werden. Bei einer beispielhaften Ausführungsform können die Keimschichtmaterialien 309 eine von der der Isolationsabstandhalter 308 unterschiedliche Ätzselektivität aufweisen. Bei einer beispielhaften Ausführungsform werden die Keimschichtmaterialien 309 direkt auf Halbleitersubstrat 302 und auf den Seitenwänden der Isolationsabstandhalter 308 gebildet. Bei einer beispielhaften Ausführungsform können die Keimschichtmaterialien 309 durch ganzflächiges Abscheiden eines Halbleitermaterials über den freigelegten Oberflächen, durch Strukturieren des abgeschiedenen Halbleitermaterials gebildet werden und unter Verwenden eines anisotropen Ätzprozesses, um freigelegte Abschnitte des abgeschiedenen Keimschichtmaterials, die nicht durch Fotolacke geschützt sind, zu entfernen. Bei einigen Ausführungsformen bildet ein Strukturierungs- und Ätzprozess Keimschichtmaterialien 309 auf Seitenwänden der Finne 304 mit gleichmäßiger Länge L, wie in 3A veranschaulicht.
  • Wie in 3B veranschaulicht, werden die Keimschichtmaterialien 309 strukturiert und geätzt, um Keimschichtstrukturen 310 unter Verwenden einer Maskierungsschicht 320 zu bilden. Ein beispielhafter Strukturierungsprozess kann das Bilden einer Fotolackschicht über den freigelegten Oberflächen des abgeschiedenen Keimschichtmaterials, das Exponieren der Fotolackschicht mit einer Maske oder einem Retikel, auf dem sich eine Struktur befindet, das Ausführen eines Ausheizprozesses nach der Exposition und das Entwickeln des Fotolacks zum Bilden einer Maskierungsschicht 320 aufweisen. Bei einer beispielhaften Ausführungsform kann die Maskierungsschicht 320 Hartmasken sein, wie zum Beispiel Siliziumnitridschichten, andere zweckdienliche Schichten und/oder Kombinationen davon. Oberflächenbereiche von Keimschichtmaterialien, die nicht durch die Maskierungsschicht 320 geschützt sind, werden zum Beispiel unter Verwenden eines reaktiven Ionenätz-(Reactive Ion Etch - RIE)-Prozesses, eines Nassätzprozesses, anderer zweckdienlicher Prozesse und/oder Kombinationen davon geätzt. Bei einer beispielhaften Ausführungsform kann die Ätzselektivität im Wesentlichen zwischen dem Keimschichtmaterial und anderen Strukturen der teilweise gefertigten Halbleiterstruktur 300 durch Steuern von Ätzparametern des Ätzprozesses unterschiedlich sein, wie zum Beispiel des Ätzgastyps, der Gasflussrate, der Ätztemperatur, der Plasmaleistung, des Kammerdrucks, anderer zweckdienlicher Parameter und/oder Kombinationen davon. Der Ätzprozess kann zum Beispiel ein RIE-Prozess sein, der Flurkohlenstoffgase wie CF4, Fluoroform (CHF3), Octafluorpropan (C3F8), andere zweckdienliche Ätzgase und/oder Kombinationen davon verwendet. Der Ätzprozess kann ein anisotroper Ätzprozess sein. Andere Fertigungstechniken für die Keimschichtstrukturen 310 sind möglich. Die Keimschichtstrukturen 310 können eine mehrschichtige Struktur aufweisen, wie zum Beispiel eine Struktur mit einer oder mehreren Linerschichten. Bei einigen Ausführungsformen können nach der ganzflächigen Abscheidung des Keimschichtmaterials die Keimschichtstrukturen 310 unter Verwenden eines einzigen Strukturierungs-/Ätzprozesses gebildet werden.
  • Die Länge der Keimschichtstrukturen 310 entlang der Finnenlänge gemessen kann basierend auf den Bauteilerfordernissen, zum Beispiel der Länge nacheinander gebildeter Metall-Drain-Kanäle, variieren. 3B veranschaulicht Keimschichtstrukturen 310 mit unterschiedlichen Längen, wie zum Beispiel den Längen L1 und L2. Wie in 3B veranschaulicht, können die oberen Oberflächen der Hartmasken 306, Isolationsabstandhalter 308 und Keimschichtstrukturen 310 im Wesentlichen an dem gleichen Niveau sein, indem zweckdienliche Planarisierungsprozesse auf den oberen Oberflächen dieser Strukturen ausgeführt werden. Der Planarisierungsprozess kann zum Beispiel ein chemisch-mechanischer (Chemical Mechanical Polishing - CMP)-Polierprozess sein.
  • 3C veranschaulicht die teilweise gefertigte Halbleiterstruktur 300 nach einem Fotolack-Entfernungsprozess. Der Fotolack 320 kann unter Verwenden eines beliebigen zweckdienlichen Prozesses entfernt werden, wie zum Beispiel durch einen chemischen Nassätzprozess, Trockenätzprozess und/oder beliebige Kombinationen davon. Nach dem Entfernungsprozess sind die oberen Oberflächen der Hartmasken 306, der Isolationsabstandhalter 308 und der Keimschichtstrukturen 310 freigelegt.
  • 4 ist eine isometrische Ansicht einer teilweise gefertigten Halbleiterstruktur nachdem Lückenfüllung in den Öffnungen ausgeführt wurde und Keimschichtstrukturen teilweise gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung entfernt wurden. Die teilweise gefertigte Halbleiterstruktur 400 weist das Halbleitersubstrat 302, die Finnenstrukturen 304, die Hartmasken 306, die dielektrischen Abstandhalter 308, die Keimschichtstrukturen 410 und die Lückenfüllstrukturen 402 auf.
  • Wie in 4 veranschaulicht, können die Lückenfüllstrukturen 402 die Öffnungen in der teilweise gefertigten Halbleiterstruktur 300, wie in 3C oben beschrieben, füllen. Die Lückenfüllstrukturen 402 können die Öffnungen füllen, die zwischen beliebigen benachbarten Strukturen gebildet sind, wie zum Beispiel zwischen benachbarten Finnenstrukturen 304, zwischen entgegengesetzten Finnenstrukturen 304 und den Keimschichtstrukturen 310, zwischen entgegengesetzten Keimschichtstrukturen 310 und/oder anderen Öffnungen zwischen Strukturen. Bei einer beispielhaften Ausführungsform können die Lückenfüllstrukturen 402 kann aus einem dielektrischen Material ähnlich den Isolationsabstandhaltern 308, wie zum Beispiel aus Siliziumoxid, Spin-On-Glass, Siliziumnitrid, Siliziumkarbid, Siliziumcarbonitrid, Siliziumoxinitrid, Siliziumoxicarbid, FSG, einem dielektrischen Low-κ-Material, anderem zweckdienlichem Isoliermaterial und/oder Kombinationen davon bestehen. Bei einer beispielhaften Ausführungsform können die Lückenfüllstrukturen 402 durch ganzflächiges Abscheiden eines Lückenfüllmaterials über den freigelegten Oberflächen und in den Öffnungen sowie durch Ausführen eines Planarisierungsprozesses zum Entfernen des überschüssigen Lückenfüllmaterials, das über den oberen Oberflächen der Hartmasken 306 und der Keimschichtstrukturen 310 gebildet ist, gebildet werden, so dass die oberen Oberflächen der teilweise gefertigten Halbleiterstruktur 400 im Wesentlichen an derselben Ebene liegen. Beispielhafte Planarisierungsprozesse können CMP-Prozesse aufweisen. Die Lückenfüllstrukturen 402 können durch CVD, PECVD, PVD, ALD, andere zweckdienliche Prozesse und/oder Kombinationen davon abgeschieden werden. Andere Fertigungstechniken für die Lückenfüllstrukturen 402 sind möglich. Die Lückenfüllstrukturen 402 können eine mehrschichtige Struktur aufweisen, wie zum Beispiel eine Struktur mit einer oder mehreren Linerschichten. Die Lückenfüllstrukturen 402 können auch durch Abscheiden einer verstärkten Lückenfüllschicht unter Verwenden von Abscheidung in mehreren Schritten und eines Behandlungsprozesses zum Eliminieren von Leerstellen und Säumen in dem Abstandhaltermaterial gebildet werden.
  • Nachdem die Lückenfüllstrukturen 402 gebildet wurden, werden die Keimschichtstrukturen 310 zurückgeätzt, um die Keimschichtstrukturen 410 zu bilden. Die Keimschichtstrukturen 310 können durch ein beliebiges zweckdienliches Ätzverfahren geätzt werden, zum Beispiel durch einen RIE-Prozess, einen Nassätzprozess, andere ähnliche Prozesse und/oder Kombinationen davon. Bei einer beispielhaften Ausführungsform kann der Ätzprozess ein anisotroper Ätzprozess sein. Bei einer beispielhaften Ausführungsform kann die Ätzselektivität im Wesentlichen zwischen dem Keimschichtmaterial und anderen Strukturen der teilweise gefertigten Halbleiterstruktur 400 durch Steuern der Ätzparameter des Ätzprozesses unterschiedlich sein. Der Ätzprozess kann fortsetzen, bis eine Nennstärke der teilweise gefertigten Halbleiterstruktur 400 erreicht ist. Bei einer beispielhaften Ausführungsform kann die Stärke der Keimschichtstrukturen 410 in einem Bereich von zwischen etwa 5 Å bis etwa 15 Å (zum Beispiel 5 Å bis 15 Å) liegen (1 Å = 0,1 nm). Bei einer beispielhaften Ausführungsform können die Keimschichtstrukturen 410 eine Stärke von etwa 10 Å aufweisen. Die Stärke der Keimschichtstrukturen 410 kann durch einige wenige Faktoren bestimmt werden, einschließlich, ohne darauf beschränkt zu sein, der Stärkengleichmäßigkeit und der Auswirkung auf die Leitfähigkeit. Eine verringerte Keimschichtstärke kann sich zum Beispiel auf die Gleichmäßigkeit der Keimschichtstärke auswirken, während sich eine größere Stärke auf die Gesamtleitfähigkeit der darauffolgend gebildeten Metallschienenleiter auswirken kann.
  • Die 5A - 5B sind isometrische Ansichten einer teilweise gefertigten Halbleiterstruktur, nachdem die Metallschienenleiter und dielektrische Zwischenschichtfüllungen gebildet wurden, gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung. Wie in 5A veranschaulicht, weist die teilweise gefertigte Halbleiterstruktur 500 das Halbleitersubstrat 302, die Finnenstrukturen 304, der Hartmasken 306, die dielektrischen Abstandhalter 308, die Lückenfüllstrukturen 402, die Keimschichtstrukturen 410, die Metallschienenleiter 502 und die dielektrische Füllung 504 auf. Bei einer beispielhaften Ausführungsform können die dielektrischen Abstandhalter 308, die Lückenfüllstrukturen 402 und die dielektrische Füllung 504 aus demselben Material gebildet sein. Der Einfachheit halber werden sie kombiniert und als ein Zwischenschichtdielektrikum (ILD) 506 veranschaulicht, wie in 5B veranschaulicht.
  • Wie in 5A veranschaulicht, können die Metallschienenleiter 502 auf den Keimschichtstrukturen 410 gebildet werden. Bei einer beispielhaften Ausführungsform können die Metallschienenleiter 502 aus beliebigen zweckdienlichen Materialien wie Wolfram, Cobalt, Kupfer, Aluminium, anderen zweckdienlichen Materialien und/Kombinationen davon gebildet sein. Bei einer beispielhaften Ausführungsform können die Metallschienenleiter 502 unter Verwenden von Metalllegierungen des oben aufgelisteten Materials gebildet werden. Die obere Oberfläche der Metallschienenleiter 502 kann eine im Wesentlichen glatte Oberfläche sein. Die Metallschienenleiter 502 können unter Verwenden der Keimschichtstrukturen 410 als eine Keimschicht, auf der das Wachstum der Metallschienenleiter 502 gestartet wird, gebildet werden. Die Metallschienenleiter 502 können zum Beispiel beginnen, sich von der oberen Oberfläche der Keimschichtstrukturen 410 zu bilden, bis eine Nennstärke des Metallschienenleiters erzielt ist. Bei einer beispielhaften Ausführungsform kann das Wachstum des Metallschienenleitermaterials unter Verwenden zweckdienlicher Prozesse, wie CVD, Elektroplattieren, stromloses Plattieren, anderen zweckdienlichen Prozessen und/oder Kombinationen davon abgeschlossen werden. Wolframmaterial kann zum Beispiel unter Verwenden von Siliziummaterial als eine Keimschicht gebildet werden. Die Höhe der Metallschienenleiter 502 kann in einem Bereich zwischen etwa 0,8 bis etwa 1,2 Mal dem Gate-Abstand der FinFET-Bauteile liegen. Bei einer beispielhaften Ausführungsform kann die Breite der Metallschienenleiter in einem Bereich zwischen etwa 0,8 bis etwa 2,2 Mal die Breite der Finnenstrukturen 304 liegen. Bei einer beispielhaften Ausführungsform kann der Abstand von Metallschienenleitern (zum Beispiel der Abstand zwischen Mitten benachbarter Metallschienenleiter) in einem Bereich zwischen etwa 0,8 bis etwa 1,2 Mal der Finnenabstand der Finnenstrukturen 304 sein. Bei einer beispielhaften Ausführungsform kann jeder der Metallschienenleiter 502 im Wesentlichen ähnliche Breiten oder Höhen aufweisen. Bei beispielhaften Ausführungsformen können die Breiten oder Höhen zwischen jedem der Metallschienenleiter 502 unterschiedlich sein.
  • Nachdem die Metallschienenleiter 502 gebildet wurden, werden die dielektrischen Füllungen 504 über den Metallschienenleitern 502 gebildet und füllen die Öffnungen innerhalb der Lückenfüllstrukturen 402. Bei einer beispielhaften Ausführungsform können die dielektrischen Füllungen 504 durch Ausführen einer ganzflächigen Abscheidung aus dielektrischem Füllmaterial auf der Struktur gebildet werden, bis die Öffnungen innerhalb der Lückenfüllstrukturen 402 vollständig gefüllt sind. Ein Planarisierungsprozess wird anschließend ausgeführt, um das überschüssige dielektrische Füllmaterial zu entfernen und das dielektrische Füllmaterial zu planarisieren, bis die oberen Oberflächen des dielektrischen Füllmaterials im Wesentlichen an demselben Niveau sind wie die Hartmasken 360. Nach dem Planarisierungsprozess bildet das planarisierte dielektrische Füllmaterial die dielektrischen Füllungen 504. Bei einer beispielhaften Ausführungsform können die dielektrischen Füllungen 504 unter Verwenden desselben Materials wie die dielektrischen Abstandhalter 308 und die Lückenfüllstrukturen 402 gebildet werden. Die dielektrischen Füllungen 504 können zum Beispiel unter Verwenden von Siliziumoxid, Spin-On-Glass, Siliziumnitrid, Siliziumkarbid, Siliziumcarbonitrid, Siliziumoxinitrid, FSG, einem dielektrischen Low-κ-Material, anderem zweckdienlichem Isoliermaterial und/oder Kombinationen davon gebildet werden. In einigen Situationen können die dielektrischen Abstandhalter 308, die Lückenfüllstrukturen 402 und die dielektrischen Füllungen 504 unter Verwenden desselben Materials wie das, das als die ILD 506 in 5B veranschaulicht ist, zur Vereinfachung gebildet werden. Darauf folgende Fertigungsschritte basieren auf den in 5B gezeigten Strukturen.
  • 6 ist eine isometrische Ansicht einer teilweise gefertigten Halbleiterstruktur nach dem Zurückätzen der ILD-Schicht und dem Bilden von Poly-Gates über den Finnen gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung. Die teilweise gefertigte Halbleiterstruktur 600 weist das Halbleitersubstrat 302, die Finnenstrukturen 304, die Hartmasken 306, die Keimschichtstrukturen 410, die Metallschienenleiter 502, das teilweise geätzte ILD 602 und die Poly-Gate-Strukturen 604 auf.
  • Bei der beispielhaften Ausführungsform, die in 6 veranschaulicht ist, wird das ILD 506 aus der teilweise gefertigten Halbleiterstruktur 500 der 5B gleichmäßig geätzt, bis eine Nenntiefe erzielt ist. Der Ätzprozess kann ein isotroper Ätzprozess sein, bei dem die geätzte Stärke des ILD 506 über die Halbleiterstruktur hinweg gleichmäßig ist. Das ILD 506 bildet nach dem Ätzprozess das teilweise geätzte ILD 602. Nach dem Ätzprozess können Abschnitte der Finnenstrukturen 304 aus den oberen Oberflächen des teilweise geätzten ILD 602 vorragen. Die Menge des ILD 506, die entfernt wird, kann von einigen wenigen Faktoren abhängen. Zunächst werden die vorragenden Abschnitte der Finnenstrukturen 304 verwendet, um die aktiven Abschnitte der FinFET-Bauteile in aufeinanderfolgenden Fertigungsschritten zu bilden. Die vorragenden Abschnitte der Finnenstrukturen 304 stellen zum Beispiel aktive Abschnitte der Finne dar, die verwendet werden, um die Kanal- und Source-/Drain-Bereiche der FinFET-Bauteile zu bilden. Eine ausreichende Höhe für die Finnenstrukturen 304 kann folglich über den oberen Oberflächen des teilweise geätzten ILD 602 liegen. Dann sollten die Metallschienenleiter 502 unter teilweise geätzten ILD 602 nach dem Ätzprozess verbleiben, ohne freigelegt zu sein.
  • Nachdem das teilweise geätzte ILD 602 gebildet wurde, können die Poly-Gate-Strukturen 604 auf den freigelegten Oberflächen der Finnenstrukturen 304, einschließlich der oberen Oberflächen und Seitenwandoberflächen, die nicht durch das teilweise geätzte ILD 602 abgedeckt sind, gebildet werden. Bei einer beispielhaften Ausführungsform können Abschnitte der Hartmasken 306 strukturiert und entfernt werden, bevor das Poly-Gate-Material abgeschieden wird, so dass sich die Poly-Gate-Strukturen 604 direkt auf den oberen Oberflächen der Finnenstrukturen 304 bilden können. Bei einer beispielhaften Ausführungsform weist das Entfernen der Hartmaskenschicht das Ausführen eines chemischen Nassätzprozesses mit Phosphorsäure (H3PO4), die Siliziumnitrid ätzt, auf. Die Poly-Gate-Strukturen 604 können durch ganzflächiges Abscheiden eines Halbleitermaterials und Ausführen von Strukturierungs- und Ätzprozessen gebildet werden. Die Poly-Gate-Strukturen 604 können eine dielektrische Gate-Schicht, eine Gate-Elektrodenstruktur und/oder eine oder mehrere zusätzliche Schichten gemäß einigen Ausführungsformen aufweisen. Bei einer beispielhaften Ausführungsform verwenden die Poly-Gate-Strukturen 604 Polysilizium als die Gate-Elektrodenstrukturen. Bei einer beispielhaften Ausführungsform verwenden die Poly-Gate-Strukturen 604 amorphes Silizium als die Gate-Elektrodenstruktur. Bei einer beispielhaften Ausführungsform können die Poly-Gate-Strukturen 604 Opfer-Gate-Strukturen sein, wie in einem Gate-Ersatzprozess, der zum Bilden von Metall-Gate-Strukturen verwendet wird, gebildet sein. Bei einer beispielhaften Ausführungsform ist eine Hartmaske (in 6 nicht gezeigt) auf einer oberen Oberfläche der Poly-Gate-Strukturen 604 angeordnet. Die Hartmaske kann verwendet werden, um Halbleitermaterial zu strukturieren, wie durch Ätzen, um die Poly-Gate-Strukturen 604 zu bilden. Bei einer beispielhaften Ausführungsform kann die Hartmaske aus einem dielektrischen Material, wie aus Siliziumnitrid, bestehen. Bei einer beispielhaften Ausführungsform kann der Poly-Gate-Abstand (das heißt der Abstand zwischen Mitten benachbarter Poly-Gate-Strukturen 604) in einem Bereich zwischen etwa 100 nm bis etwa 300 nm liegen. Bei einer beispielhaften Ausführungsform kann die Poly-Gate-Länge Lg in einem Bereich zwischen etwa 3 nm bis etwa 80 nm liegen.
  • Die 7A und 7B sind isometrische Ansichten einer teilweise gefertigten Halbleiterstruktur zum Öffnen eines Grabens in dem teilweise geätzten ILD, um Abschnitte von Metallschienenleitern freizulegen, gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung. Die teilweise gefertigte Halbleiterstruktur 700 weist das Halbleitersubstrat 302, die Finnenstrukturen 304, die Hartmasken 306, die Keimschichtstrukturen 410, die Metallschienenleiter 502, das teilweise geätzte ILD 602, die Poly-Gate-Strukturen 604 und Gräben 702, die in dem teilweise geätzten ILD 602 gebildet sind, auf.
  • Ein oder mehrere Strukturierungs- und Ätzprozesse können verwendet werden, um Abschnitte der Metallschienenleiter freizulegen. Wie in 7A veranschaulicht, kann der Strukturierungsprozess zum Beispiel das Bilden einer Fotolackschicht, die über der Struktur (zum Beispiel auf den Poly-Gate-Strukturen) liegt, wobei der Fotolack mit einem Muster exponiert wird, das Ausführen eines Aushärtprozesses nach dem Exponieren und das Entwickeln des Fotolacks, um eine Maskierungsschicht 704 zu bilden, aufweisen. Aufgrund der kleinen Merkmalgröße und kleinen Abstands zwischen benachbarten Poly-Gate-Strukturen 604, kann die strukturierte Maskierungsschicht ausreichend mechanische Stärke aufweisen, um zwischen benachbarten Poly-Gate-Strukturen zu hängen oder als eine Kante über dem Rand einer Poly-Gate-Struktur zu hängen.
  • 7B veranschaulicht eine teilweise gefertigte Halbleiterstruktur nach einem Ätzprozess zum Freilegen von Abschnitten von Metallschienenleitern und einem Entfernungsprozess zum Entfernen der Maskierungsschicht. Nach dem Bilden der strukturierten Maskierungsschicht 704, können ein oder mehrere Ätzprozesse ausgeführt werden, um das exponierte teilweise geätzte ILD 602 zu entfernen und die ausgewählten darunterliegenden Metallschienenleiter 502 freizulegen. Bei der beispielhaften Ausführungsform, die in 7B veranschaulicht ist, werden die Gräben 702 zwischen benachbarten Poly-Gate-Strukturen 604 und in dem teilweise geätzten ILD 602 gebildet. Die Gräben 702 werden verwendet, um Abschnitte des einen oder der mehreren der Metallschienenleiter 502, die zwischen benachbarten Poly-Gate-Strukturen 604 gebildet sind, derart freizulegen, dass darauffolgende Strukturen (zum Beispiel leitende Strukturen, wie zum Beispiel Source-/Drain-Kontakte und/oder Gate-Kontakte) direkten elektrischen Kontakt mit den Metallschienenleitern 502 bilden können. Die spezifischen Metallschienenleiter 502, die freigelegt werden sollen, hängen von Schaltungs-Designs ab und können einer oder mehrere der Metallschienenleiter 502 sein. Der Fertigungsprozess zum Freilegen der ausgewählten Metallschienenleiter 502 kann das Strukturieren und Entfernen von Abschnitten des teilweise geätzten ILD 602, die über den ausgewählten Metallschienenleitern 502 gebildet sind, aufweisen. Bei einer beispielhaften Ausführungsform wird eine gesamte Fläche des teilweise geätzten ILD 602, die von entgegengesetzten benachbarten Finnenstrukturen 304 und entgegengesetzten benachbarten Poly-Gate-Strukturen 604 umgeben sind, geätzt, um die darunterliegenden Metallschienenleiter 502 freizulegen. Das Freilegen der gesamten Fläche, die oben beschrieben ist, maximiert die Kontaktfläche zu den Metallschienenleitern 502 und stellt daher den Vorteil bereit, den Kontaktwiderstand zu den Metallschienenleitern 502 zu minimieren. Bei einer beispielhaften Ausführungsform werden nur Abschnitte der Fläche freigelegt. Die Metallschienenleiterbereiche 502A und 502B der Metallschienenleiter 502 werden, wie in 7B veranschaulicht, freigelegt. Das Strukturieren und Freilegen eines Abschnitts der Fläche bietet den Vorteil einer größeren Toleranz gegenüber Lithographieausrichtung, dass sie die Möglichkeit des Freilegens unerwünschter benachbarter Flächen des teilweise geätzten ILD 602 in dem Fall des Auftretens einer Fehlausrichtung verringern. Bei einer beispielhaften Ausführungsform hängt die freigelegte Fläche von der Schaltung und Bauteilerfordernissen und Betrachtungen ab. 8 ist eine isometrische Ansicht einer teilweise gefertigten Halbleiterstruktur, nachdem Source-/Drain-Anschlüsse gebildet wurden, gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung. Die teilweise gefertigte Halbleiterstruktur 800 weist das Halbleitersubstrat 302, die Finnenstrukturen 304, die Keimschichtstrukturen 410, die Metallschienenleiter 502, das teilweise geätzte ILD 602, die Poly-Gate-Strukturen 604 und epitaktische Source-/Drain-Anschlüsse 802 auf.
  • Bei der beispielhaften Ausführungsform, die in 8 veranschaulicht ist, weist jeder FinFET ein Paar von Source-/Drain-Anschlüssen auf. Die Source- und Drain-Anschlüsse sind gegenseitig austauschbar und in, auf, und/oder die Finnenstrukturen 304 umgebend gebildet. Ein Source- oder Drain-Anschluss ist auf einer Seite einer Poly-Gate-Struktur gebildet. Bei einer beispielhaften Ausführungsform verwenden benachbarte FinFET-Bauteile einen gemeinsamen Source-/Drain-Anschluss. Kanalbereiche der Finnenstrukturen 304 liegen unter den jeweiligen Poly-Gate-Strukturen 604. Ein oder mehrere epitaktische Source-/Drain-Anschlüsse 802 kontaktieren die freigelegten Metallschienenleiter direkt und sind mit ihnen elektrisch verbunden. Die epitaktischen Source-/Drain-Anschlüsse 802A und 802B der epitaktischen Source-/Drain-Anschlüsse 802 verbinden zum Beispiel jeweils mit Metallschienenleiterbereichen 502A und 502B. Obwohl nur epitaktische Source-/Drain-Anschlüsse 802A und 802B in 8 als angeschlossen gezeigt sind, können auch andere Source-/Drain-Anschlüsse in Abhängigkeit von dem Design und Bauteilerfordernissen angeschlossen sein. Da die Metallschienenleiter innerhalb des teilweise geätzten ILD 602 gebildet sind, können sie mehrere Source-/Drain-Anschlüsse elektrisch verbinden, ohne zusätzlichen Bauteilraum zu belegen.
  • Wie in 8 veranschaulicht, können die Source-/Drain-Anschlüsse 802 auf aktiven Finnenstrukturen der Finnenstrukturen 304, die aus der oberen Oberfläche des teilweise geätzten ILD 602 vorragen, gebildet sein. Bei einer beispielhaften Ausführungsform können die Source-/Drain-Anschlüsse 802 epitaktische Source-/Drain-Anschlüsse sein, die durch Aufwachsen epitaktischer Schichten über freigelegten Oberflächen der Finne 304 gebildet werden. Bei einer beispielhaften Ausführungsform werden die Hartmasken 306 von der Oberseite der Finnenstrukturen 304 vor dem Bilden der epitaktischen Source-/Drain-Anschlüsse 802 entfernt. Bei einer beispielhaften Ausführungsform werden die Finnenstrukturen 304 unter Verwenden eines epitaktischen Materials, wie von epitaktischem Silizium, epitaktischem Silizium-Germanium (SiGe), Galliumarsenid, anderen zweckdienlichen Materialien und/oder Kombinationen davon gebildet. Das Aufwachsen der epitaktischen Schichten auf freigelegten Oberflächen der Finnenstrukturen 304 kann das Ausführen eines Vorreinigungsprozesses zum Entfernen von nativem Oxid auf der Oberfläche der Finnenstrukturen 304 aufweisen. Dann wird ein Epitaxieprozess ausgeführt, um die Epitaxieschichten auf den freigelegten Oberflächen der Finnenstrukturen 304 aufzuwachsen. Bei einer beispielhaften Ausführungsform ist der Epitaxieprozess ein SiGe-Epitaxieprozess, der an einer Temperatur zwischen etwa 400 °C und etwa 500 °C (zum Beispiel zwischen 400 °C und 500 °C) ausgeführt wird. Der Epitaxieprozess ist ein selektiver Prozess, der nur die Epitaxieschicht auf den exponierten Oberflächen der aktiven Finnenstrukturen aufwächst. Der Epitaxieprozess kann die freigelegten Oberflächen der Finnenstrukturen 304 als Keimschichten verwenden, und der Aufwachsprozess setzt fort, bis eine Nenngröße und/oder Struktur von Source-/Drain-Anschlüssen erreicht ist. Ein In-Situ-Dotierprozess kann auch während des Epitaxieprozesses auch ausgeführt werden. Bei einer beispielhaften Ausführungsform ist der Source-/Drain-Anschluss 802 eine SiGe-Struktur. Bei einer beispielhaften Ausführungsform können die epitaktischen Source-/Drain- Anschlüsse 802 eine Siliziumstruktur sein. Bei einer beispielhaften Ausführungsform liegt die Stärke der epitaktischen Source-/Drain-Anschlüsse 802 in etwa zwischen etwa 10 nm und etwa 20 nm (zum Beispiel zwischen 10 nm und 20 nm). Bei einer beispielhaften Ausführungsform werden die epitaktischen Source-/Drain-Anschlüsse 802 mit p-Typ- oder n-Typ-Dotierstoffen während des Epitaxieprozesses dotiert. Die epitaktischen Source-/Drain-Anschlüsse 802 können zum Beispiel mit Bor (B) während des Epitaxieprozesses dotiert werden. Die epitaktischen Source-/Drain-Anschlüsse 802 können in Abhängigkeit von diversen Faktoren, wie zum Beispiel den Epitaxieprozessbedingungen, der kristallinen Ausrichtung der aktiven Finnenstrukturen und/oder anderer zweckdienlicher Faktoren auch unterschiedliche Formen annehmen. Bei einer beispielhaften Ausführungsform hat die Form der epitaktischen Source-/Drain-Anschlüsse 802 unter Verwenden von epitaktischem Material einen im Wesentlichen diamantförmigen Querschnitt. Bei einer beispielhaften Ausführungsform können obere Oberflächen der epitaktischen Source-/Drain-Anschlüsse 802 unter obere Oberflächen der Poly-Gate-Strukturen 604, wie in 8 veranschaulicht, vertieft werden. Bei einer beispielhaften Ausführungsform sind die oberen Oberflächen der epitaktischen Source-/Drain-Anschlüsse 802 im Wesentlichen an derselben Ebene wie die oberen Oberflächen der Poly-Gate-Strukturen 604.
  • 9 ist eine isometrische Ansicht einer teilweise gefertigten Halbleiterstruktur, nachdem Flachgraben-Isolationsstrukturen gebildet wurden, gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung. Die teilweise gefertigte Halbleiterstruktur 900 weist das Halbleitersubstrat 302, die Finnenstrukturen 304, die Keimschichtstrukturen 410, die Metallschienenleiter 502, das teilweise geätzte ILD 602, die Poly-Gate-Strukturen 604 und Flachgraben-Isolationsstrukturen (STI) 902 auf.
  • Wie in 9 veranschaulicht, können die STI-Strukturen 902 in Öffnungen der teilweise gefertigten Halbleiterstruktur 800, die oben unter Bezugnahme auf 8 beschrieben ist, abgeschieden werden. Die STI-Strukturen 902 können verwendet werden, um elektrische Isolation und mechanisches Stützen für anschließend gebildete Strukturen bereitzustellen. Die STI-Strukturen 902 können unter Verwenden eines dielektrischen Materials hergestellt werden, wie zum Beispiel aus Siliziumoxid, Spin-On-Glas, Siliziumnitrid, Siliziumoxinitrid, FSG, einem dielektrischen Low-κ-Material, anderem zweckdienlichem Isoliermaterial und/oder Kombinationen dieser. Die STI-Strukturen 902 können durch Abscheiden isolierenden dielektrischen Materials zum Füllen der Öffnungen gefolgt von einem Planarisierungsprozess (zum Beispiel einem CMP-Prozess) gebildet werden. Die STI-Strukturen 902 können durch CVD, PECVD, PVD, ALD, andere zweckdienliche Prozesse und/oder Kombinationen davon abgeschieden werden. Andere Fertigungstechniken für die STI-Strukturen 902 sind möglich. Die STI-Strukturen 902 können eine mehrschichtige Struktur aufweisen, wie zum Beispiel eine Struktur mit einer oder mehreren Linerschichten. Die STI-Strukturen 902 können auch durch Abscheiden einer verstärkten Lückenfüllschicht unter Verwenden von Abscheidung in mehreren Schritten und eines Behandlungsprozesses zum Eliminieren von Leerstellen und Säumen in dem dielektrischen Material gebildet werden. Nach dem Planarisierungsprozess liegen die oberen Oberflächen der Poly-Gate-Strukturen 604 und der STI-Strukturen 902 im Wesentlichen an derselben Ebene.
  • 10 ist eine isometrische Ansicht einer teilweise gefertigten Halbleiterstruktur nach einem Gate-Ersatzprozess gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung. Die teilweise gefertigte Halbleiterstruktur 1000 weist das Halbleitersubstrat 302, die Finnenstrukturen 304, die Keimschichtstrukturen 410, die Metallschienenleiter 502, das teilweise geätzte ILD 602, die STI-Strukturen 902 und Metall-Gate-Strukturen 1002 auf.
  • Wie oben unter Bezugnahme auf 6 beschrieben, obwohl die Poly-Gate-Strukturen 604 als Polysilizium oder amorphes Silizium verwendend beschrieben sind, können die Poly-Gate-Strukturen 604 Opfer-Gate-Strukturen wie die sein, die in einem Ersatz-Gate-Prozess, der zum Bilden von Metall-Gate-Strukturen verwendet wird, gebildet werden. Die Poly-Gate-Strukturen 604 können zum Beispiel durch Metall-Gate-Strukturen 1002, wie in 10 veranschaulicht, ersetzt werden. Die Metall-Gate-Strukturen 1002 können weiter eine bzw. Barrierenschichten, die elektrische Gateschicht(en), Arbeitsaustrittsschicht(en), Füllmetallschicht(en) und/oder andere zweckdienliche Materialien für Metall-Gate-Strukturen aufweisen. Bei einer beispielhaften Ausführungsform können die Metall-Gate-Strukturen 1002 Abdeckschichten, Ätzstoppschichten und/oder andere zweckdienliche Materialien aufweisen. Der Gate-Ersatzprozess kann ein selbst ausrichtender Gate-Ersatzprozess sein, bei dem kein Ausrichten erforderlich ist. Der Gate-Ersatzprozess kann zum Beispiel mit dem Entfernen der Poly-Gate-Strukturen 604 durch einen Ätzprozess, wie zum Beispiel einen Trockenätzprozess, einen Nassätzprozess, andere zweckdienliche Prozesse und/oder Kombinationen davon beginnen. Das Entfernen der Poly-Gate-Strukturen 604 hinterlässt Öffnungen in der teilweise gefertigten Halbleiterstruktur 1000. Leitendes Material, das verwendet wird, um die Metall-Gate-Strukturen 1002 zu bilden, kann dann ganzflächig über den Öffnungen abgeschieden werden. Ein darauf folgender Planarisierungsprozess kann dann verwendet werden, so dass die oberen Oberflächen von STI-Strukturen 902 und der Metall-Gate-Strukturen 1002 im Wesentlichen an derselben Ebene sind. Nach dem Planarisierungsprozess bildet das abgeschiedene Metall-Gate-Material die Metall-Gate-Strukturen 1002. Weil sich das abgeschiedene Metall-Gate-Material in den Öffnungen ohne Bedarf an Ausrichten bildet, ist der Gate-Ersatzprozess ein selbst ausrichtender Prozess.
  • 11A ist eine isometrische Ansicht einer teilweise gefertigten Halbleiterstruktur nach dem Bilden von Metall-Source-/Drain-Kontakten gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung. Die teilweise gefertigte Halbleiterstruktur 1100 weist das Halbleitersubstrat 302, die Finnenstrukturen 304, die Keimschichtstrukturen 410, die Metallschienenleiter 502, das teilweise geätzte ILD 602, die Poly-Gate-Strukturen 1002, die geätzten STI-Strukturen 1102 und Source-/Drain-Anschlüsse 1104 auf. 11B ist eine Querschnittansicht der teilweise gefertigten Halbleiterstruktur 1100 entlang der Linie A-A', die in 11A veranschaulicht ist. Die unten stehende Besprechung von Elementen der teilweise gefertigten Halbleiterstruktur 1100 in 11A gilt für Elemente in 11B mit denselben Anmerkungen, außer wenn Anderes erwähnt ist. Man erkennt, dass die Ansichten der teilweise gefertigten Halbleiterstruktur 1100 zu Veranschaulichungszwecken gezeigt und eventuell nicht maßstabgerecht gezeichnet sind. Wie in den 11A - 11B veranschaulicht, ist der epitaktische Source-/Drain-Anschluss 802A mit Metallschienenleitern 502A elektrisch verbunden.
  • Bei der beispielhaften Ausführungsform, die in den 11A - 11B veranschaulicht ist, können die Source-/Drain-Kontakte 1104 metallische Kontakte sein, die direkt auf den epitaktischen Source-/Drain-Anschlüssen 802 gebildet und verwendet werden, um elektrische Verbindung zu den epitaktischen Source-/Drain-Anschlüssen 802 bereitzustellen. Bei einigen Ausführungsformen können die Source-/Drain-Kontakte 1104 auf den epitaktischen Source-/Drain-Anschlüssen 802A und in physischem Kontakt mit den Metallschienenleitern 502A gebildet werden. Bei solchen Szenarien können die Source-/Drain-Anschlüsse 802A geätzt werden, um einen Abschnitt der darunterliegenden Metallschienenleiter 502A freizulegen, und Source-/Drain-Kontakte 1104 können auf und in Kontakt mit den Metallschienenleitern 502A abgeschieden werden. Zusätzlich können diverse leitende Strukturen in der teilweise gefertigten Halbleiterstruktur 1100, wie Durchkontaktierungen und Transistorbauteile, gebildet werden. Bei einigen Ausführungsformen können Durchkontaktierungen auf den Metallschienenleitern 502A durch Ätzen durch die Source-/Drain-Anschlüsse 802 oder 802A gebildet werden. Bei einigen Ausführungsformen können Durchkontaktierungen durch Bilden von Öffnungen in dem teilweise geätzten ILD 602 gebildet werden, indem die darunterliegenden Metallschienenleiter 502 oder 502A freigelegt werden, und durch Abscheiden leitenden Materials in den Öffnungen, um Durchkontaktierungen zu bilden. Die Durchkontaktierungen können elektrische Verbindungen zwischen den Metallschienenleitern 502 oder 502A und anderen Bauteilen der teilweise gefertigten Halbleiterstruktur 1100 bereitstellen. Wie in 11B gezeigt, stellen die vorragenden Abschnitte der Finnenstrukturen 304 aktive Finnenabschnitte 1120 der Finne dar, die verwendet werden, um die Kanal- und Source-/Drain-Bereiche der FinFET-Bauteile zu bilden. Die Abschnitte der Finnenstrukturen 304, die in das teilweise geätzte ILD 602 eingelassen sind, stellen nichtaktive Finnenabschnitte 1130 der Finne dar. Source-/Drain-Kontakte 1104 können auf aktiven Finnenbereichen 1120 von Finnenstrukturen 304 und über nichtaktiven Finnenbereichen 1130 gebildet werden. Strukturierungs- und Ätzprozesse können verwendet werden, um Öffnungen in den STI-Strukturen 902 für das Abscheiden von Source-/Drain-Kontaktmaterial zu bilden. Bei einer beispielhaften Ausführungsform kann STI-Material aus zwischen entgegengesetzten Metall-Gate-Strukturen 1002 entfernt werden, um die darunterliegenden epitaktischen Source-/Drain-Anschlüsse 802 freizulegen. Bei einer beispielhaften Ausführungsform kann dieses STI-Material zwischen benachbarten Finnenstrukturen 304 verbleiben, um elektrische Isolation bereitzustellen. Die geätzten STI-Strukturen 1102 werden durch Strukturieren und Ätzen des STI-Materials zum Freilegen der darunterliegenden epitaktischen Source-/Drain-Anschlüsse 802 gebildet. Bei einer beispielhaften Ausführungsform werden die Source-/Drain-Kontakte 1104 durch ein ganzflächiges Abscheiden unter Verwenden eines ALD-Prozesses, eines CVD-Prozesses, eines PVD-Prozesses oder einer Kombination davon gebildet. Bei einer beispielhaften Ausführungsform können die Source-/Drain-Kontakte 1104 aus Metall, wie zum Beispiel aus Cobalt (Co), Wolfram (W), Kupfer (Cu), Nickel (Ni), Ruthenium (Ru) oder anderen zweckdienlichen Materialien gebildet werden. Bei einer beispielhaften Ausführungsform wird ein Planarisierungsprozess (zum Beispiel ein CMP-Prozess) ausgeführt, um überschüssiges Source-/Drain-Kontaktmaterial der Source-/Drain-Kontakte 1104, die über den oberen Oberflächen der STI-Strukturen 902 und den Metall-Gate-Strukturen 1002 gebildet sind, zu entfernen. Die Source-/Drain-Kontakte 1104 können nach dem Planarisierungsprozess gebildet werden, und die oberen Oberflächen der Source-/Drain-Kontakte 1104, der geätzten STI-Strukturen 1102 und die Metall-Gate-Strukturen 1002 sind im Wesentlichen an derselben Ebene. Bei einer beispielhaften Ausführungsform können die Source-/Drain-Kontakte 1104 weiter eine Sperrschicht aufweisen, die zwischen den Source-/Drain-Kontakten und den STI-Strukturen 1102 gebildet wird, um die Fusion von Materialien aus den Source-/Drain-Kontakten 1104 in die geätzten STI-Strukturen 1102 zu verhindern.
  • Bei einer beispielhaften Ausführungsform kann das Bilden der Source-/Drain-Kontakte 1104 weiter das Bilden einer Silizidschicht zwischen den Source-/Drain-Kontakten 1104 und den epitaktischen Source-/Drain-Anschlüssen 802 aufweisen. Bei einer beispielhaften Ausführungsform wird ein Ätzprozess ausgeführt, um die oberen Oberflächen der epitaktischen Source-/Drain-Anschlüsse 802 zu vertiefen, um eine flache Oberfläche für die Source-/Drain-Kontakte zu bilden. Bei einer beispielhaften Ausführungsform erhöht das Vertiefen der epitaktischen Source-/Drain-Anschlüsse 802 die Kontaktfläche zwischen den Source-/Drain-Kontakten 1104 und den epitaktischen Source-/Drain-Anschlüssen 802, was den Kontaktwiderstand verringern kann. Bei einer beispielhaften Ausführungsform wird das Bilden der Silizidschicht durch einen Silizidbildungsprozess ausgeführt, der das Abscheiden einer Metallschicht, das Veranlassen des Metalls, mit den Epitaxieschichten oder den aktiven Finnenstrukturen zu reagieren, und das Entfernen der Metallschicht, die nicht reagiert hat, aufweist. Bei einer beispielhaften Ausführungsform kann die Silizidschicht Cobaltsilizid (CoSix), Nickeldisilizid (NiSix), andere zweckdienliche Silizidschichten und/oder Kombinationen davon aufweisen.
  • 12A ist eine isometrische Ansicht einer teilweise gefertigten Halbleiterstruktur nach dem Bilden von Metall-Source-/Drain-Kontakten gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung. Die teilweise gefertigte Halbleiterstruktur 1200 weist ähnliche Strukturen wie die teilweise gefertigte Halbleiterstruktur 1100 der 11A auf. 12B ist eine Querschnittansicht der teilweise gefertigten Halbleiterstruktur 1200 entlang der Linie B-B', die in 12A veranschaulicht ist. Die unten stehende Besprechung von Elementen der teilweise gefertigten Halbleiterstruktur 1200 in 12A gilt für Elemente in 12B mit denselben Anmerkungen, außer wenn Anderes erwähnt ist. Man erkennt, dass die Ansichten der teilweise gefertigten Halbleiterstruktur 1200 zu Veranschaulichungszwecken gezeigt und eventuell nicht maßstabgerecht gezeichnet sind. Wie in den 12A - 12B veranschaulicht, ist der epitaktische Source-/Drain-Anschluss 802A elektrisch mit Metallschienenleitern 502A, die in dem teilweise geätzten ILD 602 eingelassen sind, verbunden.
  • Wie in den 12A - 12B veranschaulicht, weist die teilweise gefertigte Halbleiterstruktur 1200 die Metallschienenleiter 502, die auf einer Seite der Finnenstrukturen 304 gebildet sind, auf. Die Metallschienenleiter 502, die in den 12A - 12B gezeigt sind, können unter Verwenden von Prozessen gebildet werden, die den Prozessen ähnlich sind, die oben unter Bezugnahme auf die 3 bis 11B beschrieben sind, die Prozesse zum Bilden der Metallschienenleiter 502 können jedoch auf einer Seite der Finnenstrukturen 304 auftreten. Für Jede Finnenstruktur 304 kann der Fertigungsprozess zum Beispiel die Keimschichtstrukturen 310 auf einem der Abstandhalter 308 statt auf beiden Abstandhaltern bilden. Darauffolgende Fertigungsprozesse würden folglich einen Metallschienenleiter 502 für jede Finnenstruktur 304 bilden. Bei einer beispielhaften Ausführungsform kann der eine Metallschienenleiter 502A verwendet werden, um die Source-/Drain-Anschlüsse der FinFET-Arrays, zum Beispiel den Source-/Drain-Anschluss 802A, anzuschließen. Zu bemerken ist, dass FinFET-Arrays nur als Beispiele bereitgestellt werden, dass Metallschienenleiter jedoch auch in beliebigen anderen Halbleiterstrukturen gebildet werden können, ohne vom Geist der vorliegenden Offenbarung abzuweichen.
  • Die 13 bis 15A sind isometrische Ansichten teilweise gefertigter Halbleiterstrukturen, bei welchen Metallleiterschienenstrukturen, die in dielektrischen Zwischenschichtmaterialien gebildet sind, verwendet werden können, um elektrische Verbindung zwischen mehreren Gate-Strukturen von FinFET-Arrays bereitzustellen.
  • 13 ist eine isometrische Ansicht einer teilweise gefertigten Halbleiterstruktur nach dem Bilden Entfernen des Poly-Gate-Materials gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung. Die teilweise gefertigte Halbleiterstruktur 1300 weist Strukturen auf, die den Strukturen, die in den 3 bis 9 gebildet werden, ähnlich sind. Zum Beispiel weist die teilweise gefertigte Halbleiterstruktur 1300 ein Substrat 1302, Finnenstrukturen 1304, teilweise entfernte Keimschichtstrukturen 1306, Metallschienenleiter 1308, ein teilweise geätztes ILD 1310, epitaktische Source-/Drain-Anschlüsse 1312 und STI-Strukturen 1314, die ihren jeweiligen Strukturen in den 3 bis 9 ähnlich sind, auf. Bei einer beispielhaften Ausführungsform kann die teilweise gefertigte Halbleiterstruktur 1300 nach dem Entfernen der Poly-Gate-Strukturen 604 der 9 gebildet werden. Bei einer beispielhaften Ausführungsform können andere Prozesse und Verfahren zum Bilden der teilweise gefertigten Halbleiterstruktur 1300 verwendet werden. Poly-Gate-Strukturen können durch einen beliebigen zweckdienlichen Entfernungsprozess, wie zum Beispiel durch einen trockenen RIE-Ätzprozess, einen Nassätzprozess, andere zweckdienliche Entfernungsprozesse und/oder Kombinationen davon entfernt werden. Bei einer beispielhaften Ausführungsform kann der Entfernungsprozess ein selbst ausrichtender Entfernungsprozess, bei dem kein Strukturierungsprozess erforderlich ist, sein. Der Entfernungsprozess kann zum Beispiel hohe Ätzselektivität des Poly-Gate-Materials über anderen freigelegten Strukturen aufweisen, so dass ein Maskenmaterial nicht benötigt wird, um die anderen freigelegten Strukturen abzuschirmen. Bei einer beispielhaften Ausführungsform können andere freigelegte Strukturen als die Poly-Gate-Strukturen abgedeckt werden, um weiteren Schutz vor dem Entfernungsprozess bereitzustellen. Der Entfernungsprozess kann fortsetzen, bis das Poly-Gate-Material vollständig entfernt wurde, und die darunterliegenden Finnenstrukturen 1304 und das teilweise geätzte ILD 1310, wie in 13 gezeigt, freigelegt sind. Nach dem Entfernungsprozess verbleiben die Metallschienenleiter 1308 unter dem teilweise geätzten ILD 1310. Die Metallschienenleiter 1308A und 1308B sind zum Beispiel durch das teilweise geätzte ILD 1310 geschützt und nicht mit dem Ätzprozess exponiert.
  • 14 ist eine isometrische Ansicht einer teilweise gefertigten Halbleiterstruktur nach dem Öffnen eines Grabens in dem teilweise geätzten ILD, um Abschnitte von Metallschienenleitern freizulegen, gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung. Die teilweise gefertigte Halbleiterstruktur 1400 weist ein Substrat 1302, Finnenstrukturen 1304, teilweise entfernte Keimschichtstrukturen 1306, Metallschienenleiter 1308, ein teilweise geätztes ILD 1310, epitaktische Source-/Drain-Anschlüsse 1312 und STI-Strukturen 1314 sowie Gräben 1402, die in dem teilweise geätzten ILD 1310 gebildet sind, auf.
  • Bei der beispielhaften Ausführungsform, die in 14 veranschaulicht ist, werden die Gräben 1402 in selektiven Öffnungen gebildet, in welchen Poly-Gate-Material entfernt wurde. Ähnlich wie die Gräben 702 werden die Gräben 1402 verwendet, um Abschnitte eines oder mehrerer Metallschienenleiter 1308 derart freizulegen, dass darauffolgende Strukturen (zum Beispiel Gate-Elektroden) direkt elektrischen Kontakt mit den Metallschienenleitern 1308 bilden können. Die spezifischen Metallschienenleiter 1308, die freigelegt werden sollen, hängen von Schaltungs-Designs ab und können ein oder mehrere Metallschienenleiter 1308 der teilweise gefertigten Halbleiterstruktur sein. Bei einer beispielhaften Ausführungsform kann der Fertigungsprozess zum Freilegen ausgewählter Metallschienenleiter 1308 dem Fertigungsprozess, der oben unter Bezugnahme auf 7 beschrieben ist, ähnlich sein. Wie in 14 veranschaulicht, werden Abschnitte der Metallschienenleiter 1308A und 1308B durch Bilden der Gräben 1402 freigelegt. Der Grabenbildungsprozess kann dem Grabenbildungsprozess, der oben unter Bezugnahme auf die 7A und 7B beschrieben ist, ähnlich sein, zum Beispiel kann der Grabenbildungsprozess das Strukturieren und Entfernen von Abschnitten des teilweise geätzten ILD 1310 aufweisen.
  • 15A ist eine isometrische Ansicht einer teilweise gefertigten Halbleiterstruktur nach dem Abscheiden von Metall-Gate-Material und Bilden von Source-/Drain-Kontakten gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung. Die teilweise gefertigte Halbleiterstruktur 1500 weist das Substrat 1302, die Finnenstrukturen 1304, die teilweise entfernten Keimschichtstrukturen 1306, die Metallschienenleiter 1308, das teilweise geätzte ILD 1310, die STI-Strukturen 1314, die Metall-Gate-Strukturen 1502 und Source-/Drain-Kontakte 1504 auf. 15B ist eine Querschnittansicht der teilweise gefertigten Halbleiterstruktur 1500. Bei einigen Ausführungsformen können die Metall-Gate-Strukturen 1502A mit einem oder mehreren Metallschienenleitern 1308A, die in das teilweise geätzte ILD 602 eingebettet sind, elektrisch verbunden sein. 15C veranschaulicht eine teilweise gefertigte Halbleiterstruktur, die einzelne Metallschienenleiter, die benachbart zu jeder Finnenstruktur gebildet sind, aufweist.
  • Bei der beispielhaften Ausführungsform, die in den 15A - 15B veranschaulicht ist, kann das leitende Material, das verwendet wird, um die Metall-Gate-Strukturen 1502 zu bilden, ganzflächig gefolgt von einem Planarisierungsprozess abgeschieden werden. Bei einer beispielhaften Ausführungsform können das Abscheiden des leitenden Materials und das Bilden der Metall-Gate-Strukturen 1502 ähnlich wie das Bilden der Metall-Gate-Strukturen 1002, wie oben unter Bezugnahme auf 10 beschrieben, sein. Bei einer beispielhaften Ausführungsform können andere Bildungsprozesse verwendet werden. Nachdem die Metall-Gate-Strukturen 1502 gebildet wurden, können eine oder mehrere Metall-Gate-Strukturen 1502 mit Metallschienenleitern direkt elektrisch verbunden werden. Die Metall-Gate-Struktur 1502A wird zum Beispiel um eine der Finnenstrukturen 1304 und auch in dem Graben 1402 direkt mit den darunterliegenden Metallschienenleitern 1308A und 1308B verbindend gebildet. Wie in 15B gezeigt, stellen die vorragenden Abschnitte der Finnenstrukturen 1304 aktive Finnenabschnitte 1520 der Finne dar, die verwendet werden, um die Kanal- und Source-/Drain-Bereiche der FinFET-Bauteile zu bilden. Die Abschnitte der Finnenstrukturen 304, die in das teilweise geätzte ILD 602 eingelassen sind, stellen nichtaktive Finnenabschnitte 1530 der Finne dar. Metall-Gate-Strukturen 1502 können auf aktiven Finnenbereichen 1520 der Finnenstrukturen 1304 und über nichtaktiven Finnenbereichen 1530 gebildet werden. Bei einigen Ausführungsformen wird ein einziger Metallschienenleiter 1308A benachbart zu der Finnenstruktur 1304, wie in 15C veranschaulicht, gebildet, und die Metall-Gate-Struktur 1502A wird mit dem Metallschienenleiter 1308A elektrisch verbunden. Bei einer beispielhaften Ausführungsform können andere Metall-Gate-Strukturen 1502 mit den Metallschienenleitern 1308A und 1308B verbunden werden. Da die Metallschienenleiter innerhalb der ILD-Schicht gebildet sind, können sie mehrere Source-/Drain-Anschlüsse elektrisch verbinden, ohne zusätzlichen Bauteilraum zu belegen.
  • Bei der beispielhaften Ausführungsform, die in 15A veranschaulicht ist, können die Source-/Drain-Kontakte 1504 metallische Kontakte sein, die direkt auf den epitaktischen Source-/Drain-Anschlüssen 1312 gebildet und verwendet werden, um elektrische Verbindung zu den epitaktischen Source-/Drain-Anschlüssen 1312 bereitzustellen. Ähnlich wie das Bilden der Source-/Drain-Kontakte 1104, das oben unter Bezugnahme auf die 11A-11B beschrieben ist, können Strukturierungs- und Ätzprozesse verwendet werden, um Öffnungen in den STI-Strukturen 1314 für das Abscheiden von Source-/Drain-Kontaktmaterial zu bilden. Bei einer beispielhaften Ausführungsform können Abschnitte von STI-Material aus zwischen entgegengesetzten Metall-Gate-Strukturen 1502 entfernt werden, um darunterliegende epitaktische Source-/Drain-Anschlüsse 1312 freizulegen. Bei einer beispielhaften Ausführungsform bleibt das STI-Material zwischen benachbarten Finnenstrukturen, um elektrische Isolation bereitzustellen.
  • 16 ist ein Ablaufdiagramm eines beispielhaften Verfahrens zum Bilden von Metallschienenleitern in einer ILD-Schicht gemäß einer beispielhaften Ausführungsform der vorliegenden Offenbarung. Andere Vorgänge bei dem Verfahren 1600 können ausgeführt werden, und Vorgänge des Verfahrens 1600 können in einer unterschiedlichen Reihenfolge ausgeführt werden und/oder variieren.
  • Bei Vorgang 1602 werden Strukturen und Schichten auf und/oder innerhalb einer Halbleiterstruktur in Übereinstimmung mit einigen Ausführungsformen gebildet. Die Halbleiterstruktur weist Abschnitte von FinFETs auf. Die Halbleiterstruktur weist zum Beispiel ein Halbleitersubstrat, Finnenstrukturen, Hartmasken, dielektrische Abstandhalter und Keimschichtstrukturen auf. Das Halbleitersubstrat kann gemäß einigen Ausführungsformen ein Siliziumhalbleitersubstrat sein. Bei einer beispielhaften Ausführungsform kann das Halbleitersubstrat ein Halbleiter-auf-Isolator (Semiconductor on Insulator - SOI) sein. Bei einer beispielhaften Ausführungsform kann das Halbleitersubstrat ein epitaktisches Material sein. Ein Beispiel eines Halbleitersubstrats ist das Halbleitersubstrat 302, das in 3 beschrieben ist. Die Finnenstrukturen weisen aktive Bereiche auf, in welchen ein oder mehrere Transistoren gebildet sind. Die Finnenstrukturen können Silizium oder einen anderen elementaren Halbleiter aufweisen. Die Finnenstrukturen können unter Verwenden zweckdienlicher Prozesse, einschließlich von Strukturierungs- und Ätzprozessen, gefertigt werden. Die Finnenstrukturen können zum Beispiel in Übereinstimmung mit einigen Ausführungsformen epitaktisches Material aufweisen. Die Finnenstrukturen können eine beispielhafte Ausführungsform der Finnenstrukturen 304, wie oben in 3 beschrieben, darstellen. Die Hartmasken können zum Bilden der Finnenstrukturen verwendet werden. Die Hartmasken können auch verwendet werden, um die Finnenstrukturen während darauffolgender Verarbeitungsschritte zu schützen. Bei einer beispielhaften Ausführungsform werden die Hartmasken auf den oberen Oberflächen der Finnenstrukturen gebildet. Die Hartmasken können auch zwischen den Finnenstrukturen und auf oberen Oberflächen des Halbleitersubstrats gebildet werden. Die Hartmasken können aus einem dielektrischen Material bestehen. Ein Beispiel der Hartmaske ist die Hartmaske 306, die oben unter Bezugnahme auf 3 beschrieben ist. Die Isolationsabstandhalter können die Vertiefungen zwischen Finnenstrukturen teilweise füllen und auf den Seitenwänden von Finnenstrukturen gebildet sein. Bei einer beispielhaften Ausführungsform können die Isolationsabstandhalter aus einem dielektrischen Material bestehen. Bei einer beispielhaften Ausführungsform können die Isolationsabstandhalter durch ganzflächiges Abscheiden eines Isolationsmaterials über den freigelegten Oberflächen gebildet werden und einen anisotropen Ätzprozess verwenden, um horizontale Abschnitte der abgeschiedenen Isolationsschicht zu entfernen. Ein Beispiel der Isolationsabstandhalter sind die Isolationsabstandhalter 308, die oben unter Bezugnahme auf 3 beschrieben sind. Die Keimschichtstrukturen werden auf den Seitenwänden des Isolationsabstandhalters gebildet. Bei einer beispielhaften Ausführungsform können die Keimschichtstrukturen aus Siliziummaterial gebildet werden. Die Keimschichtstrukturen können eine andere Ätzselektivität als die Isolationsabstandhalter haben. Ein Beispiel der Keimschichtstrukturen können die Keimschichtstrukturen 1310, die oben unter Bezugnahme auf 3 beschrieben sind, sein. Die Länge der Keimschichtstrukturen entlang einer Länge der Finnenstrukturen gemessen, kann basierend auf den Bauteilerfordernissen, zum Beispiel der Länge nacheinander gebildeter Metall-Drain-Kanäle, variieren. Die oberen Oberflächen der Hartmasken, Isolationsabstandhalter und Keimschichtstrukturen können im Wesentlichen an dem gleichen Niveau sein, indem zweckdienliche Planarisierungsprozesse auf den oberen Oberflächen dieser Strukturen ausgeführt werden.
  • Bei Vorgang 1604 wird in Übereinstimmung mit einigen Ausführungsformen Lückenfüllung in Öffnungen gebildet, und Keimschichtstrukturen werden teilweise entfernt. Lückenfüllstrukturen können die Öffnungen, die in der Struktur, die bei Vorgang 1602 oben beschrieben ist, füllen. Die Lückenfüllstrukturen können die Öffnungen füllen, die zwischen beliebigen benachbarten Strukturen gebildet sind, wie zum Beispiel zwischen benachbarten Finnenstrukturen, zwischen entgegengesetzten Finnenstrukturen und Keimschichtstrukturen, zwischen entgegengesetzten Keimschichtstrukturen 310 und/oder anderen Öffnungen zwischen Strukturen. Bei einer beispielhaften Ausführungsform können die Isolationsabstandhalter aus einem dielektrischen Material ähnlich dem der Isolationsabstandhalter bestehen. Bei einer beispielhaften Ausführungsform können die Lückenfüllstrukturen durch ganzflächiges Abscheiden eines Lückenfüllmaterials über den freigelegten Oberflächen und in den Öffnungen und Ausführen eines Planarisierungsprozesses zum Entfernen überschüssigen Lückenfüllmaterials gebildet werden.
  • Bei Vorgang 1606 werden in Übereinstimmung mit einigen Ausführungsformen Metallschienenleiter und dielektrische Zwischenschichtfüllungen gebildet. Die Metallschienenleiter können auf den Keimschichtstrukturen gebildet werden. Bei einer beispielhaften Ausführungsform können die Metallschienenleiter aus beliebigen zweckdienlichen Materialien wie Wolfram, Cobalt, Kupfer, Aluminium, anderen zweckdienlichen Materialien und/oder Kombinationen davon gebildet sein. Die Metallschienenleiter können unter Verwenden teilweise entfernter Keimschichten als eine Keimschicht, auf der das Aufwachsen der Metallschienenleiter gestartet wird, gebildet werden. Die Metallschienenleiter können zum Beispiel beginnen, sich von der oberen Oberfläche der teilweise entfernten Keimschicht zu bilden, bis eine Nennstärke des Metallschienenleiters erreicht ist. Wolframmaterial kann zum Beispiel unter Verwenden von Siliziummaterial als eine Keimschicht gebildet werden. Bei einer beispielhaften Ausführungsform kann das Wachstum des Metallschienenleitermaterials unter Verwenden zweckdienlicher Prozesse, wie CVD, Elektroplattieren, stromloses Plattieren, anderen zweckdienlichen Prozessen und/oder Kombinationen davon abgeschlossen werden. Die Höhe der Metallschienenleiter kann in einem Bereich zwischen etwa 0,8 bis etwa 1,2 Mal dem Gate-Abstand der FinFET-Bauteile liegen. Bei einer beispielhaften Ausführungsform kann die Breite der Metallschienenleiter in einem Bereich zwischen etwa 0,8 bis etwa 2,2 Mal die Breite der Finnenstrukturen liegen. Bei einer beispielhaften Ausführungsform kann der Abstand der Metallschienenleiter (zum Beispiel der Abstand zwischen Mitten benachbarter Metallschienenleiter) in einem Bereich zwischen etwa 0,8 bis etwa 1,2 Mal der Finnenabstand sein. Ein Beispiel der Metallschienenleiter können die Metallschienenleiter 502, die oben unter Bezugnahme auf die 5A und 5B beschrieben sind, sein. Nachdem die Metallschienenleiter gebildet wurden, werden die dielektrischen Füllungen über den Metallschienenleitern gebildet und füllen die Öffnungen innerhalb der Lückenfüllstrukturen. Bei einer beispielhaften Ausführungsform können die dielektrischen Füllungen durch Ausführen eines ganzflächigen Abscheidens des dielektrischen Füllmaterials gefolgt von einem Planarisierungsprozess gebildet werden. Ein Beispiel dielektrische Füllungen sind die dielektrischen Füllungen 504.
  • Bei Vorgang 1608 wird die ILD-Schicht zurückgeätzt, und Poly-Gates werden über den Finnenstrukturen in Übereinstimmung mit einigen Ausführungsformen gebildet. Die ILD-Schicht wird gleichmäßig zurückgeätzt, bis eine Nenntiefe erzielt wird. Bei einer beispielhaften Ausführungsform kann der Ätzprozess ein isotroper Ätzprozess sein. Nach dem Ätzprozess können Abschnitte der Finnenstrukturen aus den oberen Oberflächen der verbleibenden ILD-Schicht vorragen. Die Menge der entfernten ILD-Schicht bestimmt die Höhe aktiver Finnenstrukturen und kann von mindestens den Funktionalitätsforderungen der FinFET-Bauteile abhängen. Der Rückätzprozess kann dem Rückätzprozess, der oben unter Bezugnahme auf 6 beschrieben ist, ähnlich sein. Nachdem die ILD-Schicht teilweise geätzte wurde, werden Poly-Gate-Strukturen auf den freigelegten Oberflächen der Finnenstrukturen, einschließlich der oberen Oberflächen und Seitenwandoberflächen, die nicht von der ILD-Schicht bedeckt sind, gebildet. Die Poly-Gate-Strukturen können eine dielektrische Gate-Schicht, eine Gate-Elektrodenstruktur und/oder eine oder mehrere zusätzliche Schichten gemäß einigen Ausführungsformen aufweisen. Bei einer beispielhaften Ausführungsform verwendet die Poly-Gate-Struktur Polysilizium als die Gate-Elektrodenstruktur. Bei einer beispielhaften Ausführungsform kann der Poly-Gate-Abstand (das heißt der Abstand zwischen Mitten benachbarter Poly-Gate-Strukturen) in einem Bereich zwischen etwa 100 nm bis etwa 300 nm liegen. Bei einer beispielhaften Ausführungsform kann die Poly-Gate-Länge in einem Bereich zwischen etwa 3 nm bis etwa 80 nm liegen.
  • Bei Vorgang 1610 werden Gräben in der ILD-Schicht geöffnet, um Abschnitte der Metallschienenleiter in Übereinstimmung mit einigen Ausführungsformen freizulegen. Bei einer beispielhaften Ausführungsform können Gräben zwischen benachbarten Poly-Gate-Strukturen und in der ILD-Schicht derart gebildet werden, dass darauffolgende Source-/Drain-Anschlüsse die Metallschienenleiter elektrisch kontaktieren können. Beispiele der Gräben, die zwischen benachbarten Poly-Gate-Strukturen gebildet werden, können die Gräben 702, die oben unter Bezugnahme auf 7 beschrieben sind, sein. Bei einer beispielhaften Ausführungsform können Gräben in der ILD-Schicht derart gebildet werden, dass darauffolgende Metall-Gate-Strukturen die Metallschienenleiter elektrisch kontaktieren können. Gräben können zum Beispiel nach dem Entfernen der Poly-Gate-Struktur und vor dem Bilden der Metall-Gate-Strukturen gebildet werden. Source-/Drain-Anschlüsse und STI-Bereiche werden auch während des Prozesses und ähnlich zu dem Prozess, der unter Bezugnahme auf die 11A bis 13 oben beschrieben wurde, gebildet. Beispiele von Gräben, die einen Metallschienenleiter unter den Metall-Gate-Strukturen freilegen, können die Gräben 1402, die oben in 14 beschrieben sind, sein.
  • Bei Vorgang 1612 werden in Übereinstimmung mit einigen Ausführungsformen leitende Materialien in dem Graben und auf den freigelegten Abschnitten der Metallschienenleiter abgeschieden. Bei einer beispielhaften Ausführungsform kontaktieren leitende Materialien, wie ein oder mehrere Source- und Drain-Anschlüsse, direkt und sind mit den freigelegten Metallschienenleitern elektrisch verbunden. Die epitaktischen Source-/Drain-Anschlüsse 802A und 802B der epitaktischen Source-/Drain-Anschlüsse 802, die in 8 beschrieben sind, verbinden zum Beispiel jeweils mit Metallschienenleiterbereichen 502A und 502B. Obwohl nur die epitaktischen Source-/Drain-Anschlüsse 802A und 802B in 8 als angeschlossen gezeigt sind, können auch andere Source-/Drain-Anschlüsse in Abhängigkeit von dem Design und Bauteilerfordernissen angeschlossen sein. Bei einer beispielhaften Ausführungsform kontaktieren leitende Materialien, wie eine oder mehrere Metall-Gate-Strukturen, direkt und sind mit den freigelegten Metallschienenleitern elektrisch verbunden. Die Metall-Gate-Struktur 1502A, die oben in 15A beschrieben ist, wird zum Beispiel um eine der Finnenstrukturen 1304 und auch in dem Graben 1402 direkt mit den darunterliegenden Metallschienenleitern 1308A und 1308B verbindend gebildet. Da die Metallschienenleiter innerhalb der ILD-Schicht gebildet sind, können sie mehrere Metall-Gate-Strukturen oder mehrere Source-/Drain-Anschlüsse elektrisch verbinden, ohne zusätzlichen Bauteilraum zu belegen.
  • Die 17 bis 20 sind Zellen-Layoutdiagramme von Abschnitten von Halbleiter-FinFET-Arrays, bei welchen Metallschienenstrukturen verwendet werden können, um elektrische Verbindung zwischen mehreren leitenden Strukturen, wie Gate-/Source-/Drain-Anschlüssen gemäß beispielhaften Ausführungsformen der vorliegenden Offenbarung bereitzustellen.
  • 17 veranschaulicht doppelte Metallschienenleiter, die elektrische Verbindung zwischen mehreren Source-/Drain-Anschlüssen gemäß beispielhaften Ausführungsformen der vorliegenden Offenbarung bereitstellen. Das Zellen-Layoutdiagramm 1700 veranschaulicht Halbleiter-FinFET-Arrays und weist Finnen 1701A und 1701B, Poly-Gate-Strukturen 1702, Kontaktöffnungen 1704, Source-/Drain-Kontakte 1706, Metallschienenleiter 1708A bis 1708D sowie Durchkontaktierungen 1710 auf. Source-/Drain-Kontakte liegen jeweils in Source-/Drain-Bereichen in den Zellen-Layoutdiagrammen der Abschnitte von Halbleiter-FinFET-Arrays. Andere Strukturen können in den FinFET-Arrays enthalten sein und sind hier in den Zellen-Layoutdiagrammen zur Vereinfachung nicht veranschaulicht. Wie in 17 veranschaulicht, sind Metallschienenleiter 1708A und 1708B benachbart zu und parallel (zum Beispiel sich in dieselbe Richtung erstreckend) zu Finnen 1701A gebildet. Auf ähnliche Art sind Metallschienenleiter 1708C und 1708D benachbart zu und parallel zu der Finne 1701B gebildet. Eine Mehrzahl von Poly-Gate-Strukturen 1702 ist auf und senkrecht zu Finnen 1701A und 1701B gebildet. Source-/Drain-Kontakte 1706 sind zwischen benachbarten Poly-Gate-Strukturen 1702 gebildet. Kontaktöffnungen 1704 können verwendet werden, um Abschnitte von Metallschienenleitern 1708A bis 1708D von der dielektrischen Schicht (in 17 nicht veranschaulicht) derart freizulegen, dass darauffolgend gebildete Source-/Drain-Kontakte 1706 elektrisch verbunden werden können. Die dielektrische Schicht liegt in einem dielektrischen Bereich in dem Zellen-Layoutdiagramm. Bei einigen Ausführungsformen können die Finnen 1701A und 1701B den Finnen 304, die oben unter Bezugnahme auf 3A bis 11B beschrieben sind, ähnlich sein. Auf ähnliche Art können Poly-Gate-Strukturen 1702 Poly-Gate-Strukturen 1002 ähnlich sein. Kontaktöffnungen 1704 können Gräben 702, die in 7B veranschaulicht sind, ähnlich sein. Metallschienenleiter 1708A bis 1708D können Metallschienenleitern 502, wie in 3 bis 11B veranschaulicht, ähnlich sein. Durchkontaktierungen 1710 können verwendet werden, um elektrische Verbindung zwischen unterschiedlichen Schichten des FinFET-Arrays bereitzustellen, zum Beispiel können die Durchkontaktierungen 1710 verwendet werden, um Source-/Drain-Kontakte oder Poly-Gate-Strukturen mit einer Mo-Schicht der Halbleiterstruktur zu verbinden. Mo-Metallleitungen können Metallleitungen in einer Metall-0-Schicht einer Back-End-Of-Line-(BEOL)-Zusammenschaltungsstrukturen sein. Die Mo-Metallleitungen können zum Beispiel lokale Verschaltungen sein, die einen erstes Verschaltungsniveau darstellen und elektrisch mit darunterliegenden FinFET-Arrays durch eine oder mehrere Durchkontaktierungen verbinden.
  • 18 veranschaulicht doppelte Metallschienenleiter, die elektrische Verbindung zwischen mehreren Poly-Gate-Anschlüssen gemäß beispielhaften Ausführungsformen der vorliegenden Offenbarung bereitstellen. Das Zellen-Layoutdiagramm 1800 veranschaulicht Halbleiter-FinFET-Arrays und weist Finnen 1801A und 1801B, Poly-Gate-Strukturen 1802, Kontaktöffnungen 1804, Source-/Drain-Kontakte 1806, Metallschienenleiter 1808A bis 1808D sowie Durchkontaktierungen 1810 auf. Andere Strukturen können in den FinFET-Arrays enthalten sein und sind hier in den Zellen-Layoutdiagrammen zur Vereinfachung nicht veranschaulicht. Metallschienenleiter 1808A und 1808B sind benachbart zu und parallel (zum Beispiel sich in dieselbe Richtung erstreckend) zu der Finne 1801A gebildet, und die Metallschienenleiter 1808C und 1808D sind benachbart zu und parallel zu der Finne 1801B gebildet. Eine Mehrzahl von Poly-Gate-Strukturen 1802 ist auf und senkrecht zu Finnen 1801A und 1801B gebildet. Source-/Drain-Kontakte 1806 sind zwischen benachbarten Poly-Gate-Strukturen 1802 gebildet. Kontaktöffnungen 1804 können verwendet werden, um Abschnitte von Metallschienenleitern 1808A bis 1808D von der dielektrischen Schicht (in 18 nicht veranschaulicht) derart freizulegen, dass darauffolgend gebildete eine oder mehrere Poly-Gate-Strukturen elektrisch durch die Metallschienenleiter verbunden werden können.
  • Die 19 und 20 sind Zellen-Layoutdiagramme von Abschnitten von Halbleiter-FinFET-Arrays, bei welchen eine einzige Metallschienenstruktur verwendet werden kann, um elektrische Verbindung zwischen mehreren Gate-/Source-/Drain-Anschlüssen gemäß beispielhaften Ausführungsformen der vorliegenden Offenbarung bereitzustellen.
  • Das Zellen-Layoutdiagramm 1900 veranschaulicht Halbleiter-FinFET-Arrays und weist Finnen 1901A und 1901B, Poly-Gate-Strukturen 1902, Kontaktöffnungen 1904, Source-/Drain-Kontakte 1906, Metallschienenleiter 1908A bis 1908D sowie Durchkontaktierungen 1910 auf. Andere Strukturen können in den FinFET-Arrays enthalten sein und sind hier in den Zellen-Layoutdiagrammen zur Vereinfachung nicht veranschaulicht. Die Strukturen, die in 19 veranschaulicht sind, können den entsprechenden Strukturen ähnlich sein, die oben in 17 veranschaulicht sind, jede Finne 1901A und 1901B in 19 weist jedoch jeweils einen einzigen Metallschienenleiter 1908A und 1908B auf. Kontaktöffnungen 1904 können verwendet werden, um Abschnitte von Metallschienenleitern 1908A bis 1908B von der dielektrischen Schicht (in 19 nicht veranschaulicht) derart freizulegen, dass darauffolgend gebildete Source-/Drain-Kontakte 1906 elektrisch verbunden werden können.
  • 20 veranschaulicht einen einzigen Metallschienenleiter, der elektrische Verbindung zwischen mehreren Poly-Gate-Anschlüssen gemäß beispielhaften Ausführungsformen der vorliegenden Offenbarung bereitstellt. Das Zellen-Layoutdiagramm 2000 veranschaulicht Halbleiter-FinFET-Arrays und weist Finnen 2001A und 2001B, Poly-Gate-Strukturen 2002, Kontaktöffnungen 2004, Source-/Drain-Kontakte 2006, Metallschienenleiter 2008A bis 2008D sowie Durchkontaktierungen 2010 auf. Andere Strukturen können in den FinFET-Arrays enthalten sein und sind hier in den Zellen-Layoutdiagrammen zur Vereinfachung nicht veranschaulicht. Die Metallschienenleiter 2008A und 2008B sind benachbart zu und parallel zu der Finne 2001A gebildet, und Metallschienenleitern 2008C und 2008D und benachbart zu und parallel zu der Finne 2001B gebildet. Eine Mehrzahl von Poly-Gate-Strukturen 2002 ist auf und senkrecht zu Finnen 2001A und 2001B gebildet. Source-/Drain-Kontakte 2006 sind zwischen benachbarten Poly-Gate-Strukturen 2002 gebildet. Kontaktöffnungen 2004 können verwendet werden, um Abschnitte von Metallschienenleitern 2008A bis 2008D von der dielektrischen Schicht (in 20 nicht veranschaulicht) derart freizulegen, dass darauffolgend gebildete eine oder mehrere Poly-Gate-Strukturen elektrisch durch die Metallschienenleiter verbunden werden können.
  • SCHLUSSFOLGERUNG
  • Die Erfindung wird durch den Hauptanspruch und die nebengeordneten Patentansprüche definiert. Weitere Ausführungsformen der Erfindung werden durch die abhängigen Patentansprüche wiedergegeben.

Claims (20)

  1. Halbleiterstruktur (100), die Folgendes umfasst: ein Substrat (102) und eine dielektrische Zwischenschicht (112), die auf dem Substrat (102) gebildet ist; eine Finne (104), die aus dem Substrat (102) und der dielektrischen Zwischenschicht (112) vorragt; eine Schienenstruktur (114), die in der dielektrischen Zwischenschicht (112) gebildet ist, wobei die Schienenstruktur (114) einer ersten Seitenwand der Finne (104) gegenüberliegend und zu der Finne (104) parallel ist; und eine erste und eine zweite leitende Struktur (106, 110), die um die Finne (104) gebildet sind und die Schienenstruktur (114) direkt berühren; wobei die erste und die zweite leitende Struktur (106, 110) Source-/Drain-Anschlüsse von Finnen-Feldeffekttransistoren umfassen.
  2. Halbleiterstruktur (100) nach Anspruch 1, die weiter eine andere Schienenstruktur (114) umfasst, die in der dielektrischen Zwischenschicht (112) gebildet ist, wobei die andere Schienenstruktur (114) einer zweiten Seitenwand der Finne (104) entgegengesetzt und zu der Finne (104) parallel ist.
  3. Halbleiterstruktur (100) nach Anspruch 2, wobei mindestens eine der ersten und zweiten leitenden Strukturen (106, 110) die andere Schienenstruktur (114) direkt kontaktiert.
  4. Halbleiterstruktur (100) nach einem der vorstehenden Ansprüche, wobei die Schienenstruktur (114) eine Breite von zwischen 0,8 bis etwa 2,2 einer Breite der Finne (104) aufweist.
  5. Halbleiterstruktur (100) nach einem der vorstehenden Ansprüche, wobei die Schienenstruktur (114) ein leitendes Material umfasst.
  6. Halbleiterstruktur (100) nach einem der vorstehenden Ansprüche, wobei eine untere Oberfläche der Schienenstruktur auf einer Ebene mit einem unteren Ende der Finne liegt.
  7. Halbleiterstruktur (100) nach Anspruch 1, die weiter eine Gate-Struktur (108) umfasst, die zwischen der ersten und zweiten leitenden Struktur (106, 110) gebildet ist.
  8. Halbleiterstruktur (100) nach einem der vorstehenden Ansprüche, wobei die erste und die zweite leitende Struktur (106, 110) Gate-Strukturen von Finnen-Feldeffekttransistoren umfassen.
  9. Halbleiterstruktur (100) nach einem der vorstehenden Ansprüche, die weiter eine Keimschicht (309) zwischen der Schienenstruktur (114) und dem Substrat (102) umfasst.
  10. Halbleiterstruktur (100) nach Anspruch 9, wobei die Keimschicht (309) Silizium umfasst, und die Schienenstruktur (114) ein Metall umfasst.
  11. Halbleiterstruktur (100), die Folgendes umfasst: eine Mehrzahl von Finnen (104) auf einem Substrat (102); eine dielektrische Zwischenschicht (ILD) (112) auf dem Substrat (102), wobei die Mehrzahl von Finnen (104) aus der ILD-Schicht (112) vorragt; und eine Mehrzahl von Schienenstrukturen (114), die in der ILD-Schicht (112) und parallel zu der Mehrzahl von Finnen (104) gebildet ist; eine oder mehrere epitaktische Strukturen (106, 110), die auf mindestens einer Finne (104) der Mehrzahl von Finnen (104) gebildet sind, wobei die eine oder mehreren epitaktischen Strukturen (106, 110) mindestens eine Schienenstruktur (114) der Mehrzahl von Schienenstrukturen (114) kontaktieren.
  12. Halbleiterstruktur (100) nach Anspruch 11, die weiter eine oder mehrere Gate-Strukturen (108) umfasst, die auf mindestens einer Finne (104) der Mehrzahl von Finnen (104) gebildet sind, wobei die eine oder mehreren Gate-Strukturen (108) eine Schienenstruktur (114) der Mehrzahl von Schienenstrukturen (114) direkt kontaktieren.
  13. Halbleiterstruktur nach Anspruch 11 oder 12, wobei die eine oder mehreren epitaktischen Strukturen (106, 110) ein oder mehrere epitaktische Materialien aufweisen, wie epitaktisches Silizium (Si), epitaktisches Silizium-Germanium (SiGe) und/oder Gallium-Arsenid (GaAs).
  14. Halbleiterstruktur (100) nach einem der vorstehenden Ansprüche 11 bis 13, wobei die Mehrzahl von Schienenstrukturen (114) Metall umfasst.
  15. Verfahren zum Bilden einer Halbleiterstruktur (100), wobei das Verfahren Folgendes umfasst: Bilden einer Finne (104), die aus einem Substrat (102) vorragt; Abscheiden und Ätzen von Keimschichtmaterialien (309), um eine Keimschichtstruktur (310) auf dem Substrat (102) zu bilden, wobei die Keimschichtstruktur (310) zu der Finne (104) parallel ist; Abscheiden einer Schienenstruktur (114) unter Verwenden der Keimschichtstruktur (310) als eine Keimschicht; und Abscheiden und Ätzen leitenden Materials, um erste und zweite leitende Strukturen (106, 110) auf der Finne (104) zu bilden, wobei die erste und zweite leitende Struktur (106, 110) direkt die Schienenstruktur (114) kontaktieren und durch die Schienenstruktur (114) elektrisch verbunden sind.
  16. Verfahren nach Anspruch 15, wobei das Keimschichtmaterial (309) ein Siliziummaterial umfasst.
  17. Verfahren nach Anspruch 15 oder 16, das weiter das Abscheiden einer dielektrischen Zwischenschicht (ILD) (112) vor dem Ätzen des Keimschichtmaterials (309) umfasst.
  18. Verfahren nach Anspruch 17, das weiter das Ätzen der abgeschiedenen ILD-Schicht (112) umfasst, um Abschnitte der Schienenstruktur (114) freizulegen, und wobei die erste und zweite leitende Struktur (106, 110) direkt die Schienenstruktur (114) durch die freigelegten Abschnitte der Schienenstruktur (114) kontaktieren.
  19. Verfahren nach einem der Ansprüche 15 bis 18, wobei das leitende Material dotiertes epitaktisches Material umfasst.
  20. Verfahren nach einem der Ansprüche 15 bis 19, wobei das leitende Material ein Metall-Gate-Material umfasst.
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