DE102016115795A1

DE102016115795A1 - Duale leistungsstruktur mit verbindungs-pins

Info

Publication number: DE102016115795A1
Application number: DE102016115795.3A
Authority: DE
Inventors: Shih-Wei Peng; Chih-Ming Lai; Chun-Kuang Chen; Charles Chew-Yuen Young; Jiann-Tyng Tzeng; Kam-Tou SIO; Ru-Gun Liu; Yung-Sung Yen; Chih-Liang Chen
Original assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Current assignee: Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date: 2015-10-20
Filing date: 2016-08-25
Publication date: 2017-04-20
Anticipated expiration: 2036-08-26
Also published as: DE102016115795B4

Abstract

Die vorliegende Offenbarung betrifft einen integrierten Chip mit einer dualen Stromschienenstruktur. In einigen Ausführungsformen hat der integrierte Chip eine erste metallische Interconnect-Schicht mit einem unteren metallischen Draht, der sich in einer ersten Richtung erstreckt. Eine zweite metallische Interconnect-Schicht hat mehrere Verbindungs-Pins, die mit dem unteren metallischen Draht mittels einer ersten Durchkontaktierungsschicht gekoppelt sind und sich über den unteren metallischen Draht in einer zweiten Richtung erstrecken, die senkrecht zu der ersten Richtung verläuft. Eine dritte metallische Interconnect-Schicht hat einen oberen metallischen Draht, der sich über den unteren metallischen Draht und die Verbindungs-Pins in der ersten Richtung erstreckt. Der obere metallische Draht ist mit den Verbindungs-Pins mittels einer zweiten Durchkontaktierungsschicht gekoppelt, die über der ersten Durchkontaktierungsschicht angeordnet ist. Das Verbinden der Verbindungs-Pins mit dem unteren und dem oberen metallischen Draht verringert die Stromdichte in Verbindungen mit den Verbindungs-Pins, wodurch Elektromigrations- und/oder IR-Probleme verringert werden.

Description

VERWEIS AUF VERWANDTE ANMELDUNG
Diese Anmeldung beansprucht die Priorität der US-Anmeldung mit der Nummer 62/243,872, eingereicht am 20. Oktober 2015, deren Inhalt hiermit durch Bezugnahme in vollem Umfang in den vorliegenden Text aufgenommen wird.
HINTERGRUND
In den vergangenen vier Jahrzehnten war eine der Triebkräfte der Entwicklung der Halbleiterfertigungsindustrie der stete Wunsch nach höherer Leistung (zum Beispiel höherer Verarbeitungsgeschwindigkeit, Speicherkapazität usw.), einem kleineren Formfaktor, einer längeren Batterielebensdauer und niedrigeren Kosten. In Reaktion auf diesen Wunsch hat die Industrie fortlaufend die Größe von Halbleiterbauelement-Komponenten verringert, so dass moderne integrierte Chips Millionen oder Milliarden von Halbleiterbauelementen umfassen können, die auf einem einzelnen Halbleiter-Die angeordnet sind.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verstanden, wenn sie in Verbindung mit den beiliegenden Figuren gelesen wird. Es wird darauf hingewiesen, dass gemäß der gängigen Praxis in der Industrie verschiedene Strukturelemente nicht maßstabsgetreu gezeichnet sind. Die Abmessungen der verschiedenen veranschaulichten Strukturelemente können im Interesse der Übersichtlichkeit der Besprechung nach Bedarf vergrößert oder verkleinert werden.
1 veranschaulicht eine Draufsicht einiger Ausführungsformen eines integrierten Chips mit mehreren Verbindungs-Pins, die zwischen darüberliegenden und darunterliegenden metallischen Drähten angeordnet sind.
2 veranschaulicht eine Draufsicht einiger Ausführungsformen eines integrierten Chips, der eine duale Stromschienenstruktur mit mehreren Verbindungs-Pins umfasst.
3A–3F veranschaulichen einige weitere Ausführungsformen eines integrierten Chips, der eine duale Stromschienenstruktur mit mehreren Verbindungs-Pins umfasst.
4 veranschaulicht einige weitere Ausführungsformen eines integrierten Chips, der eine duale Stromschienenstruktur mit mehreren Verbindungs-Pins umfasst.
5–6 veranschaulichen eine Draufsicht einiger Ausführungsformen eines integrierten Chips mit mehreren Stromschienenstrukturen mit Verbindungs-Pins.
7–11 veranschaulichen einige Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chips, der eine duale Stromschienenstruktur mit mehreren Verbindungs-Pins umfasst.
12 veranschaulicht ein Flussdiagramm einiger Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chips, der eine duale Stromschienenstruktur mit mehreren Verbindungs-Pins umfasst.
DETAILLIERTE BESCHREIBUNG
Die folgende Offenbarung stellt viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale des hier besprochenen Gegenstandes bereit. Im Folgenden werden konkrete Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und dienen nicht der Einschränkung. Zum Beispiel kann die Ausbildung eines ersten Strukturelements über oder auf einem zweiten Strukturelement in der folgenden Beschreibung Ausführungsformen enthalten, bei denen die ersten und zweiten Strukturelemente in direktem Kontakt ausgebildet sind, und können auch Ausführungsformen enthalten, bei denen zusätzliche Strukturelemente zwischen den ersten und zweiten Strukturelementen ausgebildet sein können, so dass die ersten und zweiten Strukturelemente nicht unbedingt in direktem Kontakt stehen. Darüber hinaus kann die vorliegende Offenbarung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schafft nicht automatisch eine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Konfigurationen.
Des Weiteren können räumlich relative Begriffe, wie zum Beispiel „unterhalb”, „unter”, „unterer”, „oberhalb”, „oberer” und dergleichen, im vorliegenden Text verwendet werden, um die Beschreibung zu vereinfachen, um die Beziehung eines Elements oder Strukturelements zu einem oder mehreren anderen Elementen oder Strukturelementen zu beschreiben, wie in den Figuren veranschaulicht. Die räumlich relativen Begriffe sollen neben der in den Figuren gezeigten Ausrichtung noch weitere Ausrichtungen der Vorrichtung während des Gebrauchs oder Betriebes umfassen. Die Vorrichtung kann auch anders ausgerichtet (90 Grad gedreht oder anders ausgerichtet) sein, und die im vorliegenden Text verwendeten räumlich relativen Deskriptoren können gleichermaßen entsprechend interpretiert werden.
Integrierte Chips umfassen Stromschienen, die metallische Interconnect-Drähte sind, die innerhalb eines Back-End-Of-the-Line (BEOL) angeordnet sind und dafür konfiguriert sind, ein Spannungspotenzial für mehrere Transistorbauelemente auf einem integrierten Chips bereitzustellen. Zum Beispiel umfassen integrierte Chips oft eine erste Stromschiene, die auf einem Quellen-Spannungspotenzial (V_SS) gehalten wird, und eine zweite Stromschiene, die auf einer Erdungsspannungspotenzial (V_DD) gehalten wird. In der Regel können Stromschienen auf einem ersten metallischen Interconnect-Draht (zum Beispiel einer „M1”-Schicht) verlaufen. Wenn jedoch die Größe von integrierten Chips kleiner wird, so wird auch die Größe dieser Stromschienen kleiner. Es wurde erkannt, dass in aufkommenden Technologieknoten (zum Beispiel 14 nm, 10 nm, 7 nm, 5 nm usw.) die geringe Größe dieser Stromschienen zu einer hohen Stromdichte innerhalb der Stromschienen führen kann. Die hohe Stromdichte kann zu Zuverlässigkeitsbedenken führen, wie zum Beispiel größere Elektromigrations- und/oder IR-Probleme (aufgrund eines höheren Widerstands der kleineren metallischen Interconnect-Drähte).
Die vorliegende Offenbarung betrifft einen integrierten Chip mit einer dualen Stromschienenstruktur, die dafür konfiguriert ist, die Stromdichte zu reduzieren. In einigen Ausführungsformen umfasst der integrierte Chip eine erste metallische Interconnect-Schicht, die einen unteren metallischen Draht umfasst, der sich in einer ersten Richtung erstreckt. Eine zweite metallische Interconnect-Schicht umfasst mehrere Verbindungs-Pins, die mit dem unteren metallischen Draht mittels einer ersten Durchkontaktierungsschicht gekoppelt sind und die sich über den unteren metallischen Draht in einer zweiten Richtung, die senkrecht zu der ersten Richtung verläuft, erstrecken. Eine dritte metallische Interconnect-Schicht umfasst einen oberen metallischen Draht, der sich über den unteren metallischen Draht und die mehreren Verbindungs-Pins erstreckt. Der obere metallische Draht ist mit den mehreren Verbindungs-Pins mittels einer zweiten Durchkontaktierungsschicht gekoppelt, die über der ersten Durchkontaktierungsschicht angeordnet ist. Durch Verbinden der mehreren Verbindungs-Pins mit dem unteren metallischen Draht und dem oberen metallischen Draht wird die Stromdichte in Verbindungen mit den Verbindungs-Pins verringert, wodurch Elektromigrations- und/oder IR-Probleme verringert werden.
1 veranschaulicht eine Draufsicht einiger Ausführungsformen eines integrierten Chips 100 mit mehreren Verbindungs-Pins, die zwischen darüberliegenden und darunterliegenden metallischen Drähten angeordnet sind.
Der integrierte Chip 100 umfasst eine erste metallische Interconnect-Schicht 104, die sich in einer ersten Richtung 112 über einem Halbleitersubstrat 102 erstreckt. Die erste metallische Interconnect-Schicht 104 umfasst einen ersten unteren metallischen Draht 104a und einen zweiten unteren metallischen Draht 104b, der parallel zu dem ersten unteren metallischen Draht 104a verläuft. Eine zweite metallische Interconnect-Schicht (die 106 und 108 umfasst) liegt über der ersten metallischen Interconnect-Schicht 104. Eine dritte metallische Interconnect-Schicht 110 liegt über der zweiten metallischen Interconnect-Schicht und umfasst einen ersten oberen metallischen Draht 110a, der über dem ersten unteren metallischen Draht 104a liegt, und einen zweiten oberen metallischen Draht 110b, der über dem zweiten unteren metallischen Draht 104b liegt.
Die zweite metallische Interconnect-Schicht umfasst mehrere Verbindungs-Pins 106 und 108 die sich in einer zweiten Richtung 114 erstrecken, die senkrecht zu der ersten Richtung 112 verläuft. Die mehreren Verbindungs-Pins 106 und 108 sind vertikal zwischen der ersten metallischen Interconnect-Schicht 104 und der dritten metallischen Interconnect-Schicht 110 angeordnet. Die mehreren Verbindungs-Pins 106 und 108 sind elektrisch mit der ersten metallischen Interconnect-Schicht 104 mittels eines ersten Satzes leitfähiger Durchkontaktierungen, die unter den mehreren Verbindungs-Pins 106 und 108 (unter den veranschaulichten leitfähigen Durchkontaktierungen 116) angeordnet sind, und der dritten metallischen Interconnect-Schicht 110 mittels eines zweiten Satzes leitfähiger Durchkontaktierungen 116, die oberhalb der mehreren Verbindungs-Pins 106 und 108 angeordnet sind, gekoppelt. Zum Beispiel sind die mehreren Verbindungs-Pins 106 und 108 mit der ersten metallischen Interconnect-Schicht 104 mittels leitfähiger Durchkontaktierungen auf einer ersten Durchkontaktierungsschicht und mit der dritten metallischen Interconnect-Schicht 110 mittels leitfähiger Durchkontaktierungen auf einer zweiten Durchkontaktierungsschicht verbunden. Die mehreren Verbindungs-Pins 106 und 108 erstrecken sich von einem Punkt zwischen der ersten metallischen Interconnect-Schicht 104 und der dritten metallischen Interconnect-Schicht 110 zu einer Position, die seitlich von der ersten metallischen Interconnect-Schicht 104 und der dritten metallischen Interconnect-Schicht 110 versetzt ist. Die mehreren Verbindungs-Pins 106 und 108 sind dafür konfiguriert, eine elektrische Verbindung zwischen einem Schaltkreiselement (zum Beispiel einem metallischen Draht, einem aktiven Bereich usw.) und der ersten metallischen Interconnect-Schicht 104 und der dritten metallischen Interconnect-Schicht 110 bereitzustellen.
In einigen Ausführungsformen umfassen die mehreren Verbindungs-Pins einen ersten Satz Verbindungs-Pins 106a–106d und einen zweiten Satz Verbindungs-Pins 108a–108d. In einigen Ausführungsformen erstrecken sich der erste Satz Verbindungs-Pins 106a–106d und der zweite Satz Verbindungs-Pins 108a–108d im Wechsel über gegenüberliegende Ränder des ersten unteren metallischen Drahtes 104a und/oder gegenüberliegende Ränder des zweiten unteren metallischen Drahtes 104b, um Verbindungen zu gegenüberliegenden Seiten der metallischen Drähte bereitzustellen. Zum Beispiel erstreckt sich der erste Satz Verbindungs-Pins 106a–106d von einem ersten Ende, das über dem ersten unteren metallischen Draht 104a liegt, zu einem zweiten Ende, das von einem ersten Rand 103 des ersten unteren metallischen Drahtes 104a versetzt ist. In einigen Ausführungsformen sind erste Ränder des ersten Satzes Verbindungs-Pins 106a–106d aufeinander ausgerichtet, und die zweiten Ränder des ersten Satzes Verbindungs-Pins 106a–106d sind aufeinander ausgerichtet (entlang der Linie 107). Der zweite Satz Verbindungs-Pins 108a–108d erstreckt sich von einem ersten Ende, das über dem ersten unteren metallischen Draht 104a liegt, zu einem zweiten Ende, das von einem zweiten Rand 105 des ersten unteren metallischen Drahtes 104a versetzt ist. In einigen Ausführungsformen sind erste Ränder des zweiten Satzes Verbindungs-Pins 108a–108d aufeinander ausgerichtet, und die zweiten Ränder des zweiten Satzes Verbindungs-Pins 108a–108d sind aufeinander ausgerichtet (entlang der Linie 109).
In einigen Ausführungsformen können einer oder mehrere der mehreren Verbindungs-Pins verschiedene Längen haben. In einigen Ausführungsformen können die verschiedenen Längen der Verbindungs-Pins bewirken, dass sich einer oder mehrere der Verbindungs-Pins über mehr als einen einzigen Rand der ersten metallischen Interconnect-Schicht 104 und/oder mehr als einen einzigen metallischen Draht der ersten metallischen Interconnect-Schicht 104 erstrecken. Zum Beispiel können einer oder mehrere der Verbindungs-Pins 108c und 108d Längen haben, die bewirken, dass sich die Verbindungs-Pins 108c und 108d über gegenüberliegende Ränder des ersten unteren metallischen Drahtes 104a und/oder gegenüberliegende Ränder des zweiten unteren metallischen Drahtes 104b erstrecken.
Durch Verbinden sowohl des ersten Satzes Verbindungs-Pins 106a–106d als auch des zweiten Satzes Verbindungs-Pins 108a–108d mit der ersten metallischen Interconnect-Schicht 104 und der dritten metallischen Interconnect-Schicht 110 entsteht eine auf zwei Ebenen angeordnete Leistungsstruktur, die es erlaubt, dass Leistung durch sowohl die erste metallische Interconnect-Schicht 104 als auch die dritte metallische Interconnect-Schicht 110 transportiert wird. Dies verringert die Stromdichte an Verbindungen mit den Verbindungs-Pins 106 und 108, wodurch Elektromigrations- und IR-Probleme (aufgrund eines geringeren Widerstands der Stromschienen) verringert werden.
2 veranschaulicht eine Draufsicht einiger Ausführungsformen eines integrierten Chips 200 mit einer dualen Stromschienenstruktur mit mehreren Verbindungs-Pins.
Der integrierte Chip 200 enthält eine oder mehrere Muldenregionen 202, die jeweils einen oder mehrere aktive Bereiche umfassen. In einigen Ausführungsformen, bei denen der integrierte Chip FinFET(Feldeffekttransistor)-Bauelemente umfasst, können die aktiven Bereiche eine oder mehrere Rippen aus Halbleitermaterial umfassen, die von dem Halbleitersubstrat 102 nach außen hervorragen und seitlich durch Isolierstrukturen (zum Beispiel Flachgrabenisolations(Shallow Trench Isolation, STI)-Regionen) getrennt sind. In einigen Ausführungsformen kann der integrierte Chip 200 mehrere Muldenregionen 202a und 202b enthalten, die auf verschiedene Dotierungstypen (zum Beispiel Dotierung vom n-Typ und Dotierung vom p-Typ) dotiert sind und die elektrischen Eigenschaften der aktiven Bereiche modulieren. Zum Beispiel können die Muldenregionen 202a und 202b entgegengesetzte Dotierungstypen umfassen (zum Beispiel kann eine n-Mulde 202a, die innerhalb eines Substrats vom p-Typ angeordnet ist, einen aktiven PMOS-Bereich umfassen, und eine p-Mulde 202b, die innerhalb eines Substrats vom n-Typ angeordnet ist, kann einen aktiven NMOS-Bereich umfassen). Source/Drain-Regionen können innerhalb des Halbleitersubstrats in den aktiven Bereichen der Muldenregionen 202a und 202b angeordnet sein. Die Source/Drain-Regionen haben zu den Muldenregionen 202a und 202b entgegengesetzte Dotierungstypen.
Die Muldenregionen 202a und 202b umfassen aktive Bereiche (mit Source/Drain-Regionen), die sich in einer ersten Richtung 112 erstrecken. Mehrere Gate-Strukturen 204 erstrecken sich über die Muldenregionen 202a und 202b entlang einer zweiten Richtung 114, die senkrecht zu der ersten Richtung 112 verläuft. Die mehreren Gate-Strukturen 204 sind mit einem Gate-Mittenabstand 210 (zum Beispiel einem Kontakt-Poly-Mittenabstand) angeordnet.
In einigen Ausführungsformen können duale Stromschienen 201a und 201b über oder neben den Muldenregionen 202a und 202b und/oder den aktiven Bereichen darin angeordnet sein. In anderen Ausführungsformen können die dualen Stromschienen 201a und 201b an Stellen angeordnet sein, die von den Muldenregionen 202a und 202b und/oder den aktiven Bereichen darin versetzt sind. Die dualen Stromschienenstrukturen 201a und 201b umfassen jeweils eine erste untere Stromschiene 206a und eine zweite untere Stromschiene 206b, die parallel über den mehreren Gate-Strukturen 204 angeordnet ist. Die dualen Stromschienen 201a und 201b umfassen außerdem jeweils eine erste obere Stromschiene 208a und eine zweite obere Stromschiene 208b, die parallel über der ersten unteren Stromschiene 206a und der zweiten unteren Stromschiene 206b angeordnet ist. In einigen Ausführungsformen sind die erste untere Stromschiene 206a und eine zweite untere Stromschiene 206b innerhalb einer ersten metallischen Interconnect-Schicht (zum Beispiel einer ersten metallischen Drahtschicht (M1)) angeordnet, während die erste obere Stromschiene 208a und die zweite obere Stromschiene 208b innerhalb einer darüberliegenden dritten metallischen Interconnect-Schicht (zum Beispiel einer dritten metallischen Drahtschicht (M3)) angeordnet sind.
Die dualen Stromschienen 201a und 201b sind jeweils dafür konfiguriert, ein Spannungspotenzial von IC-Pins zu mehreren Bauelementen in dem integrierten Chip 200 zu verteilen. In einigen Ausführungsformen befinden sich die dualen Stromschienen 201a und 201b in verschiedenen elektrischen Netzen. Zum Beispiel können in einigen Ausführungsformen die erste untere Stromschiene 206a und die erste obere Stromschiene 208a auf einer Versorgungsspannung (zum Beispiel V_DD) gehalten werden, während die zweite untere Stromschiene 206b und die zweite obere Stromschiene 208b auf einer Erdungsspannung (zum Beispiel V_SS) gehalten werden können.
Eine zweite metallische Interconnect-Schicht (zum Beispiel eine zweite metallische Drahtschicht (M2)) ist vertikal zwischen der ersten metallischen Interconnect-Schicht und der dritten metallischen Interconnect-Schicht angeordnet. Die zweite metallische Interconnect-Schicht umfasst mehrere Verbindungs-Pins 106 und 108. Die mehreren Verbindungs-Pins 106 und 108 umfassen einen ersten Satz Verbindungs-Pins 106a–106d und einen zweiten Satz Verbindungs-Pins 108a–108d. Der erste Satz Verbindungs-Pins 106a–106d erstreckt sich über einen ersten Rand der unteren Stromschienen 206a–206b, während sich der zweite Satz Verbindungs-Pins 108a–108d über einen gegenüberliegenden, zweiten Rand der unteren Stromschienen 206a–206b erstreckt.
Die mehreren Verbindungs-Pins 106 und 108 sind mit den dualen Stromschienenstrukturen 201a und 201b verbunden. Zum Beispiel sind Verbindungs-Pins 106a–106b und 108a–108b elektrisch mit der ersten unteren Stromschiene 206a und der ersten oberen Stromschiene 208a mittels leitfähiger Durchkontaktierungen (zum Beispiel leitfähiger Durchkontaktierungen 116) verbunden. Gleichermaßen sind Verbindungs-Pins 106c–106d und 108c–108d elektrisch mit der zweiten unteren Stromschiene 206b und der zweiten oberen Stromschiene 208b mittels leitfähiger Durchkontaktierungen (zum Beispiel leitfähiger Durchkontaktierungen 116) verbunden. Der erste Satz Verbindungs-Pins 106a–106d umfasst Verbindungs-Pins 106a und 106b, die dafür konfiguriert sind, eine elektrische Verbindung zwischen der dualen Stromschienenstruktur 201a und Halbleiterbauelementen innerhalb einer ersten Muldenregion 202a (einem ersten aktiven Bereich, der auf einer ersten Seite der dualen Stromschienenstruktur 201a angeordnet ist) bereitzustellen. Der zweite Satz Verbindungs-Pins 108a–108d umfasst Verbindungs-Pins 108c und 108d, die dafür konfiguriert sind, eine elektrische Verbindung zwischen der dualen Stromschienenstruktur 201b und Halbleiterbauelementen innerhalb einer zweiten Muldenregion 202b (einem zweiten aktiven Bereich, der auf einer zweiten Seite der dualen Stromschienenstruktur 201b angeordnet ist) bereitzustellen.
In einigen Ausführungsformen können die mehreren Verbindungs-Pins 106 und 108 in einem Abstand angeordnet sein, der dafür konfiguriert ist, Zugang zu Routungsdrähten bereitzustellen, die Bauelemente innerhalb des aktiven Bereichs mit einer darüberliegenden metallischen Schicht verbinden (d. h. um Pinzugangsprobleme während des automatischen Anordnens und Routens zu verhindern). Zum Beispiel sind Verbindungs-Pins 106a–106b, die sich über den ersten Rand einer unteren Stromschiene (zum Beispiel der ersten unteren Stromschiene 206a oder der zweiten unteren Stromschiene 206b) erstrecken, mit einem ersten Mittenabstand 212 angeordnet. Verbindungs-Pins 106a–106b, die sich über den ersten Rand einer ersten unteren Stromschiene 206a erstrecken, sind mit Bezug auf Verbindungs-Pins 106c–106d, die sich über einen ersten Rand (die von dem ersten Rand der ersten unteren Stromschiene 206a fort weisen) einer zweiten unteren Stromschiene 206b erstrecken (d. h. Verbindungs-Pins, die sich über eine Stromschiene in einem anderen elektrischen Netz erstrecken) mit einem zweiten Mittenabstand 214 angeordnet, der kleiner als der erste Mittenabstand 212 ist. Verbindungs-Pins 106a–106b, die sich über den ersten Rand einer ersten unteren Stromschiene 206a erstrecken, sind mit Bezug auf Verbindungs-Pins 108a–108b, die sich über den zweiten Rand der ersten unteren Stromschiene 206a erstrecken, mit einem dritten Mittenabstand 216 angeordnet, der kleiner als der erste Mittenabstand 212 und größer als der zweite Mittenabstand 214 ist.
In einigen Ausführungsformen ist der erste Mittenabstand 212 gleich dem Gate-Mittenabstand 210, multipliziert mit einer ersten geraden Zahl (d. h. erster Mittenabstand 212 = Gate-Mittenabstand 210 × 2n₁, wobei n₁ ≥ 1), der zweite Mittenabstand 214 ist gleich dem Mittenabstand der mehreren Gate-Strukturen, multipliziert mit einer zweiten geraden Zahl (die kleiner als die erste gerade Zahl ist) (d. h. zweiter Mittenabstand 214 = Gate-Mittenabstand 210 × 2n₂, wobei n₂ ≥ 1), und der dritte Mittenabstand 216 ist gleich dem Mittenabstand der mehreren Gate-Strukturen, multipliziert mit einer ungeraden Zahl (d. h. dritter Mittenabstand 216 = Gate-Mittenabstand 210 × (2n₃ + 1), wobei n₃ ≥ 0). Zum Beispiel kann der erste Mittenabstand 212 gleich dem Achtzehnfachen eines Gate-Mittenabstandes 210 sein (zum Beispiel ein Kontakt-Poly-Mittenabstand), der zweite Mittenabstand 214 ist gleich dem Dreifachen des Gate-Mittenabstandes, und der dritte Mittenabstand 216 ist gleich dem Zweifachen des Gate-Mittenabstandes.
3A–3F veranschaulichen einige weitere Ausführungsformen eines integrierten Chips mit einer dualen Stromschienenstruktur mit mehreren Verbindungs-Pins.
3A veranschaulicht eine Draufsicht einiger weiterer Ausführungsformen eines integrierten Chips 300 mit einer dualen Stromschienenstruktur.
Der integrierte Chip 300 umfasst Muldenregionen 202a–202b mit aktiven Bereichen, die mehrere Source/Drain-Regionen umfassen, die sich in einer ersten Richtung 112 erstrecken. Mehrere Middle-Of-the-Line(MOL)-Strukturen 302 sind über den Muldenregionen 202a–202b angeordnet. Die mehreren MOL-Strukturen 302 erstrecken sich entlang einer zweiten Richtung 114 an Stellen zwischen benachbarten von mehreren Gate-Strukturen 204. In verschiedenen Ausführungsformen können die MOL-Strukturen 302 ein leitfähiges Metall (zum Beispiel Wolfram, Kupfer, Kobalt usw.) umfassen.
Eine erste metallische Interconnect-Schicht ist über den mehreren Gate-Strukturen 204 angeordnet. Die erste metallische Interconnect-Schicht umfasst eine erste untere Stromschiene 206a, eine zweite untere Stromschiene 206b und eine oder mehrere metallische Drahtleiterbahnen 304, die zwischen der ersten unteren Stromschiene 206a und der zweiten unteren Stromschiene 206b (in der zweiten Richtung 114) angeordnet sind. Eine zweite metallische Interconnect-Schicht ist über einer ersten metallischen Interconnect-Schicht angeordnet und umfasst mehrere Verbindungs-Pins 106 und 108. Eine dritte metallische Interconnect-Schicht ist über der zweiten metallischen Interconnect-Schicht angeordnet und umfasst eine erste obere Stromschiene 208a, die über der ersten unteren Stromschiene 206a liegt, und eine zweite obere Stromschiene 208b, die über der zweiten unteren Stromschiene 206b liegt. In einigen Ausführungsformen kann die dritte metallische Interconnect-Schicht auch mehrere metallische Drahtleiterbahnen umfassen, die sich parallel zu den oberen Stromschienen erstrecken und über den Muldenregionen 202a–202b angeordnet sind.
Die mehreren Verbindungs-Pins 106 und 108 erstrecken von einem Punkt über den MOL-Strukturen 302 zu einem Punkt zwischen den unteren Stromschienen 206a–206b und den oberen Stromschienen 208a–208b. In einigen Ausführungsformen hat die erste untere Stromschiene 206a eine erste Breite w_a, und die erste obere Stromschiene 208a hat eine zweite Breite w_b, die kleiner als die erste Breite w_a ist. In einigen Ausführungsformen können die eine oder die mehreren metallischen Drahtleiterbahnen 304 eine Breite haben, die kleiner als eine Breite der ersten unteren Stromschiene 206a und der zweiten unteren Stromschiene 206b ist.
3B veranschaulicht eine Querschnittsansicht 310 einiger weiterer Ausführungsformen des integrierten Chips 300, die entlang einer in 3A veranschaulichten ersten Querschnittslinie gezeigt ist.
Wie in der Querschnittsansicht 310 gezeigt, sind die MOL-Strukturen 302 auf einer ersten Muldenregion 202 angeordnet. In einigen Ausführungsformen kann die MOL-Struktur 302 auf einen Bereich oberhalb der ersten Muldenregion 202a beschränkt sein (d. h. sie kann seitlich von der ersten unteren Stromschiene 206a versetzt sein).
Eine erste Zwischenschichtdielektrikum(Inter-Level Dielectric, ILD)-Schicht 312a ist über dem Halbleitersubstrat 102 an Stellen angeordnet, welche die MOL-Strukturen 302 seitlich umgeben. Ein leitfähiger Kontakt 316 ist innerhalb einer zweiten ILD-Schicht 312b angeordnet, der über der ersten ILD-Schicht 312a liegt. Der leitfähige Kontakt 316 verbindet die MOL-Strukturen 302 mit der ersten metallischen Drahtleiterbahn 304, die innerhalb einer dritten ILD-Schicht 312c angeordnet sind, die über der zweiten ILD-Schicht 312b liegt. Die erste metallische Drahtleiterbahn 304 ist des Weiteren mit einem Verbindungs-Pin 106a mittels einer ersten leitfähigen Durchkontaktierung 306a verbunden, die innerhalb der vierten ILD-Schicht 312d angeordnet ist, die über der dritten ILD-Schicht 312c liegt. Der Verbindungs-Pin 106a verbindet die erste metallische Drahtleiterbahn 304 mit der ersten unteren Stromschiene 206a (mittels einer ersten leitfähigen Durchkontaktierung 306b) und mit der ersten oberen Stromschiene 208a, die innerhalb der fünften ILD-Schicht 312e angeordnet ist, die über der vierten ILD-Schicht 312d liegt (mittels einer zweiten leitfähigen Durchkontaktierung 308).
In einigen Ausführungsformen können benachbarte ILD-Schichten 312a–312e durch Ätzstoppschichten 314a–314d getrennt werden. Zum Beispiel kann die erste ILD-Schicht 312a vertikal von der zweiten ILD-Schicht 312b durch eine erste Ätzstoppschicht 314a getrennt werden, und die zweite ILD-Schicht 312b kann vertikal von der dritten ILD-Schicht 312c durch eine zweite Ätzstoppschicht 314b getrennt werden, usw. In verschiedenen Ausführungsformen können die Ätzstoppschichten 314a–314d ein Nitrid umfassen, wie zum Beispiel Siliziumnitrid.
3C veranschaulicht eine Querschnittsansicht 318 einiger weiterer Ausführungsformen des integrierten Chips 300, die entlang einer in 3A veranschaulichten zweiten Querschnittslinie gezeigt ist.
Wie in Querschnittsansicht 318 gezeigt, erstreckt sich die MOL-Struktur 302 von einem Punkt über der ersten Muldenregion 202a zu einer Position unten der ersten unteren Stromschiene 206a. Die MOL-Struktur 302 ist mit der zweiten unteren Stromschiene 206b durch einen leitfähigen Kontakt 316 verbunden, der seitlich von der ersten Muldenregion 202a versetzt ist. In einigen Ausführungsformen kann die zweite metallische Interconnect-Schicht eine Struktur 109 umfassen, die sich über die erste Muldenregion 202a erstreckt, ohne mit einem leitfähigen Kontakt verbunden zu sein, der über der ersten Muldenregion 202a liegt. In solchen Ausführungsformen erfüllt die Struktur 109 Minimumflächen-Designanforderungen.
3D veranschaulicht eine Querschnittsansicht 320 einiger weiterer Ausführungsformen des integrierten Chips 300, die entlang einer in 3A veranschaulichten dritten Querschnittslinie gezeigt ist.
Wie in Querschnittsansicht 320 gezeigt, erstreckt sich die MOL-Struktur 302 von einem Punkt über der zweiten Muldenregion 202b zu einer Position unten der zweiten unteren Stromschiene 206b. Die MOL-Struktur 302 ist mit der zweiten oberen Stromschiene 208b mittels eines ersten leitfähigen Pfades 322a und eines zweiten leitfähigen Pfades 322b verbunden, die sich durch die zweite metallische Schicht 108c erstrecken, um IR/EM weiter zu verbessern.
3E veranschaulicht eine Querschnittsansicht 324 einiger weiterer Ausführungsformen des integrierten Chips 300, die entlang einer in 3A veranschaulichten vierten Querschnittslinie gezeigt ist.
Wie in Querschnittsansicht 324 gezeigt, umfasst die erste Muldenregion 202a einen aktiven Bereich 325, der mehrere Source/Drain-Regionen 326 umfasst. Die mehreren Source/Drain-Regionen 326 umfassen hoch-dotierte Regionen (zum Beispiel mit einer Dotierungskonzentration größer als die des umgebenden Halbleitersubstrats 102), die durch Durchgangskanalregionen 328 seitlich voneinander getrennt sind. In einigen Ausführungsformen kann die erste Muldenregion 202a einen Dotierungstyp umfassen, der dem des Halbleitersubstrats 102 und der Source/Drain-Regionen 326 entgegengesetzt ist (zum Beispiel kann eine n-Mulde, die innerhalb eines Substrats vom p-Typ gebildet ist, Source/Drain-Regionen vom p-Typ innerhalb eines aktiven PMOS-Bereichs umfassen).
Die MOL-Struktur 302 ist über den Source/Drain-Regionen 326 angeordnet, während mehrere Gate-Strukturen 204 über den Kanalregionen 328 angeordnet sind. In einigen Ausführungsformen können die mehreren Gate-Strukturen 204 jeweils eine Gate-Elektrode 332 umfassen, die von dem Halbleitersubstrat 102 mittels eines Gate-Dielektrikums 330 getrennt ist. In verschiedenen Ausführungsformen kann die Gate-Elektrode 332 Polysilizium oder ein Metall (zum Beispiel Aluminium) umfassen. In verschiedenen Ausführungsformen kann das Gate-Dielektrikum 330 ein Oxid (zum Beispiel Siliziumdioxid) oder ein Material mit hohem k-Wert umfassen. In einigen Ausführungsformen können die mehreren Gate-Strukturen 204 und die MOL-Struktur 302 eine ungefähr gleiche Höhe h haben.
3F veranschaulicht eine Querschnittsansicht 334 einiger weiterer Ausführungsformen des integrierten Chips 300, die entlang einer in 3A veranschaulichten vierten Querschnittslinie gezeigt ist.
Wie in Querschnittsansicht 334 gezeigt, kann die metallische Leiterbahn 304 ebenfalls mit Gate-Strukturen 204 verbunden sein, um als Eingangs- und Ausgangspins für Eingangs- und Ausgangssignale eines Transistorbauelements zu fungieren.
4 veranschaulicht einige weitere Ausführungsformen eines integrierten Chips 400 mit einer dualen Stromschienenstruktur mit Verbindungs-Pins.
Der integrierte Chip 400 umfasst eine erste metallische Interconnect-Schicht mit unteren Stromschienen 206a–206b, die jeweils zwischen aneinandergrenzenden Zellen 401 angeordnet sind. Zum Beispiel ist eine erste untere Stromschiene 206a zwischen einer ersten Zelle 401a und einer zweiten Zelle 401b angeordnet, und eine zweite untere Stromschiene 206b ist zwischen der zweiten Zelle 401b und einer dritten Zelle 401c angeordnet. Eine Zellenhöhe 402 erstreckt sich von einer Mitte einer ersten unteren Stromschiene 206a bis zu einer Mitte einer zweiten unteren Stromschiene 206b. In einigen Ausführungsformen umfasst die erste metallische Interconnect-Schicht fünf metallische Drahtleiterbahnen 304a–304e, die zwischen der ersten unteren Stromschiene 206a und der zweiten unteren Stromschiene 206b angeordnet und sich in der ersten Richtung 112 erstrecken.
Eine zweite metallische Interconnect-Schicht umfasst mehrere Verbindungs-Pins 106 und 108 zur Bauelement-Stromversorgung (zum Beispiel mehrere Verbindungs-Pins, die zwischen V_DD oder V_SS mit einem oder mehreren Bauelementen gekoppelt sind), die über der ersten metallischen Interconnect-Schicht angeordnet sind. In einigen Ausführungsformen sind die mehreren Verbindungs-Pins 106 und 108 zur Bauelement-Stromversorgung mit Transistorbauelementen innerhalb einer Muldenregion 202a oder 202b durch Durchkontaktierungen verbunden, die an Verbindungspunkten 410 angeordnet sind. Die mehreren Verbindungs-Pins 106 und 108 sind dafür konfiguriert, die Transistorbauelemente innerhalb der Muldenregion 202a oder 202b elektrisch mit den unteren Stromschienen 206a–206b und mit oberen Stromschienen 208a–208b zu koppeln, die auf einer dritten metallischen Interconnect-Schicht angeordnet sind, die über der zweiten metallischen Interconnect-Schicht liegt.
In einigen Ausführungsformen können die Verbindungs-Pins 106 und 108 so angeordnet sein, dass sie eine erste metallische Drahtleiterbahn belegen (zum Beispiel die metallische Drahtleiterbahn 304a für Pin 106a und die metallische Drahtleiterbahn 304e für Pin 108c), während eine oder mehrere metallische Drahtleiterbahnen für das Platzieren von Durchkontaktierungen an Pin-Zugangspunkten 406 zurückbleiben, wodurch eine Bauelementsignal-Routung (zum Beispiel auf der einen oder den mehreren metallischen Drahtleiterbahnen oder auf darüberliegenden metallischen Interconnect-Schichten) von Halbleiterbauelementen innerhalb des aktiven Bereichs der Muldenregion 202 ermöglicht wird. In einigen Ausführungsformen sind die Verbindungs-Pins 106 und 108 an einer Stelle innerhalb einer Zelle 401 angeordnet, die dafür konfiguriert ist, mehrere verschiedene Pin-Zugangspunkte 406 bereitzustellen, an denen Durchkontaktierungen angeordnet werden können, um eine Bauelementsignal-Routung zu ermöglichen, um Flexibilität der Signal-Routung zu ermöglichen.
In einigen Ausführungsformen sind die metallischen Drahtleiterbahnen, die mit Verbindungs-Pins 106 und 108 verbunden sind, durch eine oder mehrere metallische Drahtleiterbahnen von den metallischen Drahtleiterbahnen getrennt, die für eine Bauelementsignal-Routung verwendet werden, um elektrische Kurzschlüsse zu vermeiden. Zum Beispiel können die Verbindungs-Pins 106 und 108 so angeordnet werden, dass sie die metallische Drahtleiterbahn 304a belegen, die metallischen Drahtleiterbahnen 304c–304e können zur Bauelementsignal-Routung verwendet werden, und die metallische Drahtleiterbahn 304b bleibt unbelegt, um elektrische Kurzschlüsse zwischen Bauelement-Stromversorgung und Signal-Routung zu vermeiden.
In einigen Ausführungsformen kann die zweite metallische Interconnect-Schicht auch eine metallische Routungsstruktur 408 umfassen, die mit einem oder mehreren der Pin-Zugangspunkte 406 innerhalb einer Zelle 401 verbunden ist. Die metallische Routungsstruktur 408 ist dafür konfiguriert, Signale von Halbleiterbauelementen innerhalb des aktiven Bereichs zu darüberliegenden metallischen Interconnect-Schichten zu routen. In einigen Ausführungsformen können die Verbindungs-Pins zur Bauelement-Stromversorgung 106 und 108 ein Mindestlänge haben Länge, die dafür konfiguriert ist, Halbleiterprozessprobleme zu vermeiden (zum Beispiel dürfen die Verbindungs-Pins 106 und 108 zur Bauelement-Stromversorgung keine Länge haben, die kleiner ist als eine Distanz zwischen Schnittregionen einer Schnittmaske). Des Weiteren kann in einigen Ausführungsformen, um genügend Einzelpin-Zugangspunkte 406 für die metallische Routungsstruktur 408 sicherzustellen, die Länge der Verbindungs-Pins 106 und 108 zur Bauelement-Stromversorgung eine maximale Länge über Muldenregionen 202 haben, die maximal ungefähr 50% der Zellenhöhe 402 beträgt. In einigen Ausführungsformen kann es in Bereichen 412, wo es keine Muldenregionen und/oder aktiven Bereiche gibt, erlaubt werden, dass sich eine Länge der Verbindungs-Pins 106 und 108 zur Bauelement-Stromversorgung entlang einer Länge erstreckt, die maximal ungefähr 50% der Zellenhöhe 402 beträgt.
5 veranschaulicht eine Draufsicht einiger Ausführungsformen eines integrierten Chips 500 mit Verbindungs-Pins, die in einem sich wiederholenden Muster angeordnet sind.
Der integrierte Chip 500 umfasst eine erste metallische Interconnect-Schicht mit mehreren unteren Stromschienen 206a–206h, die parallel angeordnet sind und sich in einer ersten Richtung 112 erstrecken. Eine zweite metallische Interconnect-Schicht ist über der ersten metallischen Interconnect-Schicht angeordnet und umfasst einen ersten Satz Verbindungs-Pins 106 und einen zweiten Satz Verbindungs-Pins 108. Der erste Satz Verbindungs-Pins 106 erstreckt sich über einen ersten Rand der mehreren unteren Stromschienen 206a–206h, während sich der zweite Satz Verbindungs-Pins 108 über einen zweiten Rand der mehreren unteren Stromschienen 206a–206h, gegenüber dem ersten Rand, erstreckt.
Die erste metallische Interconnect-Schicht und die zweite metallische Interconnect-Schicht sind in sich wiederholenden Einheiten 502a–502c angeordnet, die sich in der ersten Richtung 112 und der zweiten Richtung 114 wiederholen. Zum Beispiel sind in der ersten Richtung 112 Verbindungs-Pins 106 und 108, die innerhalb einer ersten Einheit 502a angeordnet sind, von seitlich ausgerichteten Verbindungs-Pins 106 und 108, die innerhalb einer zweiten Einheit 502b angeordnet sind, um eine erste Distanz 504 getrennt. In der zweiten Richtung 114 sind Verbindungs-Pins 106 und 108, die innerhalb der ersten Einheit 502a angeordnet sind, von vertikal ausgerichteten Verbindungs-Pins 106 und 108, die innerhalb einer dritten Einheit 502c angeordnet sind, um eine zweite Distanz 506 getrennt, die dem Vierfachen einer Zellenhöhe 508 entspricht (d. h. der Distanz von der Mitte einer ersten unteren Stromschiene 206a bis zur Mitte einer zweiten unteren Stromschiene 206b). Die sich wiederholenden Einheiten 502a–502c umfassen die duale Stromschiene und stellen einen gleichmäßigen Routungsdraht 510 zum Verbinden von Signalen bereit.
6 veranschaulicht eine Draufsicht einiger alternativer Ausführungsformen eines integrierten Chips 600 mit Verbindungs-Pins, die in einem sich wiederholenden Muster angeordnet sind.
Der integrierte Chip 600 umfasst eine erste metallische Interconnect-Schicht mit mehreren unteren Stromschienen 206a–206h, die parallel angeordnet sind und sich in einer ersten Richtung 112 erstrecken. Eine zweite metallische Interconnect-Schicht ist über der ersten metallischen Interconnect-Schicht angeordnet und umfasst einen ersten Satz Verbindungs-Pins 106 und einen zweiten Satz Verbindungs-Pins 108. Der erste Satz Verbindungs-Pins 106 erstreckt sich über einen ersten Rand der mehreren unteren Stromschienen 206a–206h, während sich der zweite Satz Verbindungs-Pins 108 über einen zweiten Rand der mehreren unteren Stromschienen 206a–206h, gegenüber dem ersten Rand, erstreckt.
Die erste metallische Interconnect-Schicht und die zweite metallische Interconnect-Schicht sind in sich wiederholenden Einheiten 602a–602c angeordnet, die sich in der ersten Richtung 112 und der zweiten Richtung 114 wiederholen. Zum Beispiel wiederholen sich die Einheiten 602a und 602b in der ersten Richtung 112, wie oben in Bezug auf 5 beschrieben. In der zweiten Richtung 114 sind Verbindungs-Pins 106 und 108, die innerhalb der ersten Einheit 602a angeordnet sind, von vertikal ausgerichteten Verbindungs-Pins 106 und 108, die innerhalb einer dritten Einheit 602c angeordnet sind, um eine Distanz getrennt, die dem Zweifachen einer Zellenhöhe 604 entspricht (d. h. der Distanz von der Mitte einer ersten unteren Stromschiene 206a bis zur Mitte einer zweiten unteren Stromschiene 206b). Die sich wiederholenden Einheiten 602a–602c umfassen eine duale Stromschiene (zum Beispiel 206a und 206b) und den Routungsdraht 604a–604c. In einigen Ausführungsformen hat der Routungsdraht 604a–604b keine Längenbegrenzung in der Richtung 114, was einen größeren Freiheitsgrad für das Routungssignal bedeutet.
Es ist zu erkennen, dass die weniger dichte Platzierung von Einheiten in dem integrierten Chip 600 es in einigen Ausführungsformen erlaubt, dass die Verbindungs-Pins 106 oder 108 eine Länge haben, wie durch Verbindungs-Pins 106b und 108b gezeigt, die es ermöglicht, die Verbindungs-Pins 106b oder 108b mit mehreren ersten unteren metallischen Stromschienen 206a–206h zu verbinden. Dies ermöglicht größere Flexibilität bei der Vermeidung des IR/EM-Problems auf der zweiten metallischen Interconnect-Schicht.
7–11 veranschaulichen einige Ausführungsformen eines Verfahrens zum Bilden eines integrierten Chips mit einer dualen Stromschienenstruktur mit mehreren Verbindungs-Pins.
Wie in der Draufsicht 700 von 7 gezeigt, werden mehrere Gate-Strukturen 204 über einem Halbleitersubstrat 102 ausgebildet. In verschiedenen Ausführungsformen kann das Halbleitersubstrat 102 jede beliebige Art von Halbleiterkörper (zum Beispiel Silizium/CMOS-Volumen, SiGe, SOI usw.) umfassen, wie zum Beispiel einen Halbleiterwafer oder einen oder mehrere Dies auf einem Wafer, sowie jede beliebige sonstige Art von Halbleiter und/oder Epitaxialschichten, die darauf ausgebildet und/oder auf sonstige Weise damit verbunden sind. In einigen Ausführungsformen können die mehreren Gate-Strukturen 204 ausgebildet werden, indem man einen Gate-Dielektrikumfilm über dem Halbleitersubstrat 102 ausbildet und anschließend einen Gate-Elektrodenfilm über dem Gate-Dielektrikumfilm ausbildet. Der Gate-Dielektrikumfilm und der Gate-Elektrodenfilm werden anschließend gemäß einem Fotolithografieprozess strukturiert, um mehrere Gate-Strukturen 204 zu bilden.
Eine Muldenregion 202 wird zwischen den mehreren Gate-Strukturen 204 ausgebildet. Die Muldenregion 202 umfasst einen aktiven Bereich mit mehreren Source/Drain-Regionen. In einigen Ausführungsformen können die mehreren Source/Drain-Regionen durch einen Implantierungsprozess ausgebildet werden, der selektiv eine Dotandenspezies in das Halbleitersubstrat implantiert. In verschiedenen Ausführungsformen kann die Dotandenspezies einen Dotanden vom p-Typ (zum Beispiel Bor, Gallium usw.) oder einen Dotanden vom n-Typ (zum Beispiel Phosphor, Arsen usw.) umfassen. In anderen Ausführungsformen können die mehreren Source/Drain-Regionen durch einen epitaxialen Wachstumsprozess ausgebildet werden.
Mehrere MOL-Strukturen 302 werden über der Muldenregion 202 an Stellen ausgebildet, die seitlich zwischen den mehreren Gate-Strukturen 204 verschachtelt sind. Die mehreren MOL-Strukturen 302 können durch Ausbilden einer MOL-Schicht auf dem Halbleitersubstrats 102 ausgebildet werden. Die MOL-Schicht wird dann gemäß einem Fotolithografieprozess strukturiert, um die mehreren MOL-Strukturen 302 über den Source/Drain-Regionen zu bilden.
Eine erste metallische Interconnect-Schicht wird über den mehreren Gate-Strukturen 204 und den mehreren MOL-Strukturen 302 ausgebildet. Die MOL-Strukturen 302 werden mit der ersten metallischen Interconnect-Schicht mittels einem oder mehreren leitfähigen Kontakten 316 verbunden. Die erste metallische Interconnect-Schicht umfasst eine erste untere Stromschiene 206a und eine zweite untere Stromschiene 206b, die von gegenüberliegenden Seiten der Muldenregion 202 versetzt sind. Die erste metallische Interconnect-Schicht umfasst des Weiteren eine oder mehrere metallische Drahtleiterbahnen 304a–304b, die über der Muldenregion 202 angeordnet sind und sich parallel zu der ersten unteren Stromschiene 206a und der zweiten unteren Stromschiene 206b erstrecken. In einigen Ausführungsformen werden der eine oder die mehreren leitfähigen Kontakte 316 durch Abscheiden einer ersten Zwischenschichtdielektrikum(ILD)-Schicht, welche die MOL-Struktur 302 umgibt, und einer zweiten ILD-Schicht über der ersten ILD-Schicht gebildet. Die zweite ILD-Schicht wird anschließend geätzt, um eine Kontaktöffnung zu bilden, in das hinein ein leitfähiges Material (zum Beispiel Wolfram, Kupfer usw.) ausgebildet werden kann. Die erste metallische Interconnect-Schicht kann durch Abscheiden einer dritten ILD-Schicht über der zweiten ILD-Schicht ausgebildet werden. Die dritte ILD-Schicht wird anschließend geätzt, um mehrere metallische Gräben zu bilden. Ein leitfähiges Material (zum Beispiel Wolfram, Kupfer usw.) kann innerhalb der mehreren metallischen Gräben ausgebildet werden.
Wie in einer Draufsicht 800 von 8 gezeigt, wird eine zweite metallische Interconnect-Schicht 802, die mehrere metallische Drähte 802a–802b umfasst, über der ersten metallischen Interconnect-Schicht ausgebildet. Die zweite metallische Interconnect-Schicht 802 wird mit der ersten metallischen Interconnect-Schicht durch eine oder mehrere leitfähige Durchkontaktierungen 312 verbunden, die unter der zweiten metallischen Interconnect-Schicht liegen. In einigen Ausführungsformen werden die eine oder die mehreren leitfähigen Durchkontaktierungen 312 und die zweite metallische Interconnect-Schicht 802 durch Ätzen einer vierten ILD-Schicht über der dritten ILD-Schicht gebildet, um eine oder mehrere Durchkontaktierungsöffnungen und einen metallischen Graben zu bilden. Ein leitfähiges Material (zum Beispiel Wolfram, Kupfer usw.) kann innerhalb der einen oder der mehreren Durchkontaktierungsöffnungen und des metallischen Grabens ausgebildet werden.
In einigen Ausführungsformen kann die zweite metallische Interconnect-Schicht 802 mittels eines Doppelstrukturierungsprozesses (zum Beispiel SADP, LELE usw.) ausgebildet werden. Der Doppelstrukturierungsprozess bewirkt, dass abwechselnde der mehreren zweiten metallischen Interconnect-Schichten 802 durch verschiedene Fotomasken ausgebildet werden. Zum Beispiel können mehrere erste metallische Drähte 802a durch eine erste Maske ausgebildet werden, und mehrere zweite metallische Drähte 802b können durch eine zweite Maske ausgebildet werden. Der Doppelstrukturierungsprozess bewirkt, dass abwechselnde der metallischen Drähte 802a–802b mit einem ersten Mittenabstand P_a (einem Mittenabstand einer ersten Maske des Doppelstrukturierungsprozesses) oder einem zweiten Mittenabstand P_b (einem Mittenabstand einer zweiten Maske des Doppelstrukturierungsprozesses) angeordnet werden. In einigen Ausführungsformen können Fehlausrichtungsfehler bewirken, dass der erste und der zweite Mittenabstand, P_a und P_b, geringfügig verschieden sind. Zum Beispiel kann der erste Mittenabstand P_a einen Mittenabstand P_a1 haben, der ungefähr gleich 1,02–0,98 × P_a2 ist, und der zweite Mittenabstand P_b kann einen Mittenabstand P_b1 haben, der ungefähr gleich 1,02–0,98 × P_b2 ist. Der Doppelstrukturierungsprozess erlaubt es, dass die metallischen Drähte auf der zweiten metallischen Interconnect-Schicht 802 mit einem Mittenabstand angeordnet werden, der in einem Bereich zwischen dem 0,95- und dem 1,05-fachen eines Mindestmittenabstandes der zweiten metallischen Interconnect-Schicht 802 liegt.
9–10B veranschaulichen das Schneiden der zweiten metallischen Interconnect-Schicht 802 zum Bilden eines ersten Satzes Verbindungs-Pins 106 und eines zweiten Satzes Verbindungs-Pins 108. Während die 9–10B die Verwendung einer „Cut Last”-Technik veranschaulichen, versteht es sich, dass auch andere Schneidtechniken verwendet werden können. Zum Beispiel kann in einigen alternativen Ausführungsformen eine „Cut First”-Technik verwendet werden, um ein Material an Schnittregionen so zu bilden, dass die zweite metallische Interconnect-Schicht 802 nicht in den Schnittregionen ausgebildet wird.
Wie in der Draufsicht 900 und der Querschnittsansicht von 9 gezeigt, kann die zweite metallische Interconnect-Schicht 802 selektiv gemäß einer oder mehreren Schnittmasken geschnitten (d. h. getrimmt) werden. In einigen Ausführungsformen kann die zweite metallische Interconnect-Schicht 802 selektiv gemäß mehreren ersten Schnittregionen 902 einer ersten Schnittmaske und gemäß mehreren zweiten Schnittregionen 904 einer zweiten Schnittmaske geschnitten werden. Der mehreren ersten Schnittregionen 902 können in einem ersten Strukturierungsprozess verwendet werden, um selektiv Teile der zweiten metallischen Interconnect-Schicht 802 zu entfernen, um einen ersten Satz Verbindungs-Pins 106 zu bilden. Der zweite Satz Schnittregionen 904 kann in einem zweiten Strukturierungsprozess verwendet werden, um selektiv Teile der zweiten metallischen Interconnect-Schicht 802 zu entfernen, um einen zweiten Satz Verbindungs-Pins 108 zu bilden. In anderen (nicht gezeigten) Ausführungsformen kann die zweite metallische Interconnect-Schicht 802 selektiv gemäß einer einzelnen Schnittmaske geschnitten werden.
In einigen Ausführungsformen können die Positionen der Schnittregionen 902 und 904 durch Designregeln gesteuert werden, um kleine Räume zu verhindern, die die Maskenkosten erhöhen können. Zum Beispiel können in einigen Ausführungsformen die Schnittregionen eine Mindest-Ende-zu-Ende-Beabstandung 906, eine Mindest-Seite-zu-Seite-Beabstandung 908 und/oder eine Mindest-Ecke-zu-Ecke-Beabstandung 910 haben. Die Mindest-Ende-zu-Ende-Beabstandung 906 ist der Raum zwischen den kurzen Seiten der kurzen Seite der Schnittmasken, während die Mindest-Seite-zu-Seite-Beabstandung 908 die Beabstandung zwischen langen Seiten der Schnittregionen ist. In einigen Ausführungsformen können die Mindest-Ende-zu-Ende-Beabstandung 906, die Mindest-Seite-zu-Seite-Beabstandung 908 und die Mindest-Ecke-zu-Ecke-Beabstandung 910 in einem Bereich zwischen ungefähr dem 1,5-fachen des Gate-Mittenabstandes und ungefähr dem 2,5-fachen des Gate-Mittenabstandes 210 liegen. In anderen Ausführungsformen kann die Mindest-Ecke-zu-Ecke-Beabstandung 910 größer als das 2,5-fache des Gate-Mittenabstandes 210 sein. Eine solche größere Ecke-zu-Ecke-Beabstandung 910 erlaubt die Verwendung einer einzelnen Schnittmaske zum Bilden der Schnittregionen 902 und 904. Wie in der Querschnittsansicht 1000 von 10A gezeigt (entlang der Querschnittslinie A-A' gezeigt), strukturiert ein Strukturierungsprozess eine Maskierungsschicht 1002, die über dem Halbleitersubstrat 102 liegt, gemäß einer Schnittmaske 1004, um Öffnungen 1006 innerhalb der Maskierungsschicht 1002 zu bilden. Die Öffnungen 1006 sind über einem Teil eines der mehreren zweiten metallischen Drähte 802b angeordnet. In einigen Ausführungsformen kann die Maskierungsschicht 1002 eine Fotoresistschicht umfassen. In solchen Ausführungsformen kann die Maskierungsschicht 1002 strukturiert werden, indem man die Maskierungsschicht 1002 selektiv einer Strahlung 1008 gemäß der Schnittmaske 1004 aussetzt und anschließend die Maskierungsschicht 1002 entwickelt, um die Öffnungen 1006 zu bilden.
Wie in der Querschnittsansicht 1010 von 10B gezeigt, wird ein Ätzprozess verwendet, um selektiv einen Teil des zweiten metallischen Drahtes (zum Beispiel 802b von 10A) gemäß den Öffnungen 1006 zu entfernen, um einen Verbindungs-Pin 106 zu bilden. Der Ätzprozess setzt den zweiten metallischen Draht (zum Beispiel 802b von 10A), der unter den Öffnungen 1006 liegt, einem Ätzmittel 1012 aus, das den zweiten metallischen Draht selektiv schneidet oder trimmt. In verschiedenen Ausführungsformen kann das Ätzmittel 1012 ein trockenes Ätzmittel (zum Beispiel ein Plasmaätzmittel mit Tetrafluormethan (CF₄), Schwefelhexafluorid (SF₆), Stickstofftrifluorid (NF₃) usw.) oder ein Nassätzmittel (zum Beispiel Fluorwasserstoff(HF)-Säure) umfassen.
Wie in der Draufsicht 1100 und der Querschnittsansicht von 11 gezeigt, wird eine dritte metallische Interconnect-Schicht über der zweiten metallischen Interconnect-Schicht ausgebildet. Die dritte metallische Interconnect-Schicht umfasst eine erste obere Stromschiene 208a und eine zweite obere Stromschiene 208b. Die erste obere Stromschiene 208a liegt über, und erstreckt sich parallel zu, der ersten unteren Stromschiene 206a und ist mit dem ersten Satz Verbindungs-Pins 106 und mit dem zweiten Satz Verbindungs-Pins 108 durch mehrere zweite leitfähige Durchkontaktierungen 308 verbunden. Die zweite obere Stromschiene 208b liegt über, und erstreckt sich parallel zu, der zweiten unteren Stromschiene 206b und ist mit dem ersten Satz Verbindungs-Pins 106 und mit dem zweiten Satz Verbindungs-Pins 108 durch mehrere zweite leitfähige Durchkontaktierungen 308 verbunden. In einigen Ausführungsformen werden die eine oder die mehreren leitfähigen Durchkontaktierungen 308 und die dritte metallische Interconnect-Schicht durch Ätzen einer fünften ILD-Schicht über der vierten ILD-Schicht gebildet, um eine oder mehrere Durchkontaktierungsöffnungen und einen metallischen Graben zu bilden. Ein leitfähiges Material (zum Beispiel Wolfram, Kupfer usw.) kann innerhalb der einen oder der mehreren Durchkontaktierungsöffnungen und des metallischen Grabens ausgebildet werden.
12 veranschaulicht ein Flussdiagramm einiger Ausführungsformen eines Verfahrens 1200 zum Bilden eines integrierten Chips mit einer dualen Stromschienenstruktur mit mehreren Verbindungs-Pins.
Obgleich das offenbarte Verfahren 1200 im vorliegenden Text als eine Reihe von Handlungen oder Ereignissen veranschaulicht und beschrieben ist, versteht es sich, dass die veranschaulichte Reihenfolge solcher Handlungen oder Ereignisse nicht in einem einschränkenden Sinn ausgelegt werden darf. Zum Beispiel können einige Handlungen in anderen Reihenfolgen und/oder gleichzeitig mit anderen Handlungen oder Ereignissen außer denen stattfinden, die im vorliegenden Text veranschaulicht und/oder beschrieben sind. Des Weiteren müssen nicht alle veranschaulichten Handlungen erforderlich sein, um einen oder mehrere Aspekte oder eine oder mehrere Ausführungsformen der Beschreibung im vorliegenden Text zu implementieren. Des Weiteren können eine oder mehrere der im vorliegenden Text gezeigten Handlungen in einer oder mehreren separaten Handlungen und/oder Phasen ausgeführt werden.
Bei 1202 werden mehrere Gate-Strukturen über einem Halbleitersubstrat ausgebildet. In einigen Ausführungsformen können die mehreren Gate-Strukturen über einer Muldenregion ausgebildet werden, deren Dotierungstyp dem des Halbleitersubstrats entgegengesetzt ist. 7 veranschaulicht einige Ausführungsformen, die Handlung 1202 entsprechen.
Bei 1204 wird ein aktiver Bereich innerhalb des Halbleitersubstrats gebildet. Der aktive Bereich erstreckt sich in einer ersten Richtung über die mehreren Gate-Strukturen hinweg. In einigen Ausführungsform kann der aktive Bereich eine Source/Drain-Region umfassen, die innerhalb eines Substrats angeordnet ist. In anderen Ausführungsformen kann der aktive Bereich mehrere Rippen aus Halbleitermaterial umfassen, die so ausgebildet werden können, dass sie in einigen Ausführungsformen von einem Halbleitersubstrat hervorragen. 7 veranschaulicht einige Ausführungsformen, die Handlung 1204 entsprechen.
Bei 1206 werden mehrere MOL-Strukturen ausgebildet, die sich über das Halbleitersubstrat in einer zweiten Richtung an Stellen erstrecken, die zwischen den mehreren Gate-Strukturen verschachtelt sind. 7 veranschaulicht einige Ausführungsformen, die Handlung 1206 entsprechen.
Bei 1208 wird eine erste metallische Interconnect-Schicht über den mehreren Gate-Strukturen ausgebildet. Die erste metallische Interconnect-Schicht umfasst eine erste untere Stromschiene und eine zweite untere Stromschiene, die sich in der ersten Richtung erstrecken. In einigen Ausführungsformen sind die erste untere Stromschiene und die zweite untere Stromschiene dafür konfiguriert, eine Spannung (zum Beispiel eine Versorgungsspannung (V_SS) oder eine Erdungsspannung (V_DD)) für mehrere Transistorbauelemente bereitzustellen, die innerhalb der Muldenregion und/oder des aktiven Bereichs angeordnet sind. 7 veranschaulicht einige Ausführungsformen, die Handlung 1208 entsprechen.
Bei 1210 wird eine zweite metallische Interconnect-Schicht über der ersten metallischen Interconnect-Schicht ausgebildet. Die zweite metallische Interconnect-Schicht umfasst mehrere metallische Drähte, die sich in der zweiten Richtung erstrecken und elektrisch mit der ersten und der zweiten unteren Stromschiene durch einen oder mehrere leitfähige Kontakte gekoppelt sind. 8 veranschaulicht einige Ausführungsformen, die Handlung 1210 entsprechen.
Bei 1212 wird ein erster Satz der mehreren metallischen Drähte durch eine erste Schnittmaske geschnitten, um einen ersten Satz Verbindungs-Pins zu bilden. 9–10B veranschaulichen einige Ausführungsformen, die Handlung 1212 entsprechen.
Bei 1214 wird ein zweiter Satz der mehreren metallischen Drähte durch eine zweite Schnittmaske geschnitten, um einen zweiten Satz Verbindungs-Pins zu bilden. 9–10B veranschaulichen einige Ausführungsformen, die Handlung 1214 entsprechen.
Bei 1216 wird eine dritte metallische Interconnect-Schicht ausgebildet. Die dritte metallische Interconnect-Schicht hat eine erste obere Stromschiene und eine zweite obere Stromschiene, die über der ersten und der zweiten unteren Stromschiene liegen und parallel zu ihnen verlaufen. Die erste und die zweite obere Stromschiene sind elektrisch mit dem ersten und dem zweiten Satz Verbindungs-Pins durch einen oder mehreren leitfähige Kontakte gekoppelt. 11 veranschaulicht einige Ausführungsformen, die Handlung 1216 entsprechen.
Darum betrifft die vorliegende Offenbarung einen integrierten Chip mit einer dualen Stromschienenstruktur, die dafür konfiguriert ist, die Stromdichte zu reduzieren und die Elektromigrations- und IR-Spezifikationen verbessern, und ein zugehöriges Verfahren zum Bilden.
In einigen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip. Der integrierte Chip umfasst eine erste metallische Interconnect-Schicht mit einem unteren metallischen Draht, der sich in einer ersten Richtung erstreckt. Der integrierte Chip umfasst des Weiteren eine zweite metallische Interconnect-Schicht, die mehrere Verbindungs-Pins umfasst, die mit dem unteren metallischen Draht mittels einer ersten Durchkontaktierungsschicht gekoppelt sind und sich über den unteren metallischen Draht in einer zweiten Richtung erstrecken, die senkrecht zu der ersten Richtung verläuft. Der integrierte Chip umfasst des Weiteren eine dritte metallische Interconnect-Schicht, die einen oberen metallischen Draht umfasst, der sich über den unteren metallischen Draht und die mehreren Verbindungs-Pins in der ersten Richtung erstreckt. Der obere metallische Draht ist mit den mehreren Verbindungs-Pins mittels einer zweiten Durchkontaktierungsschicht gekoppelt, die über der ersten Durchkontaktierungsschicht angeordnet ist.
In einigen anderen Ausführungsformen betrifft die vorliegende Offenbarung einen integrierten Chip. Der integrierte Chip umfasst mehrere Gate-Strukturen, die sich über einen aktiven Bereich erstrecken, der innerhalb eines Halbleitersubstrats angeordnet ist, und eine erste metallische Interconnect-Schicht, die eine untere Stromschiene umfasst, die sich über die mehreren Gate-Strukturen erstreckt. Der integrierte Chip umfasst des Weiteren eine zweite metallische Interconnect-Schicht, die über der ersten metallischen Interconnect-Schicht liegt und einen ersten Satz Verbindungs-Pins umfasst, die sich über einen ersten Rand der unteren Stromschiene erstrecken, und einen zweiten Satz Verbindungs-Pins umfasst, die sich über einen zweiten Rand der unteren Stromschiene erstrecken, der dem ersten Rand gegenüberliegt. Der erste Satz Verbindungs-Pins und der zweite Satz Verbindungs-Pins sind elektrisch mit der unteren Stromschiene gekoppelt. Der integrierte Chip umfasst des Weiteren eine dritte metallische Interconnect-Schicht, die eine obere Stromschiene umfasst, die über der unteren Stromschiene liegt und elektrisch mit dem ersten Satz Verbindungs-Pins und dem zweiten Satz Verbindungs-Pins gekoppelt ist.
In weiteren Ausführungsformen betrifft die vorliegende Offenbarung ein Verfahren zum Bilden eines integrierten Chips. Das Verfahren umfasst das Ausbilden einer ersten metallischen Interconnect-Schicht, die eine untere Stromschiene umfasst, die sich in einer ersten Richtung erstreckt, und das Ausbilden einer zweiten metallischen Interconnect-Schicht, die mehrere metallische Drähte umfasst, die elektrisch mit der unteren Stromschiene gekoppelt sind und sich in einer zweiten Richtung erstrecken. Das Verfahren umfasst des Weiteren das Schneiden eines ersten Satzes der mehreren metallischen Drähte gemäß einer ersten Schnittmaske, um einen ersten Satz Verbindungs-Pins zu bilden, die sich über einen ersten Rand der unteren Stromschiene erstrecken, und das Schneiden eines zweiten Satzes der mehreren metallischen Drähte gemäß einer zweiten Schnittmaske, um einen zweiten Satz Verbindungs-Pins zu bilden, die sich über einen zweiten Rand der unteren Stromschiene erstrecken. Das Verfahren umfasst des Weiteren das Ausbilden einer dritten metallischen Interconnect-Schicht mit einer oberen Stromschiene, die elektrisch mit dem ersten Satz Verbindungs-Pins und dem zweiten Satz Verbindungs-Pins gekoppelt ist, wobei die obere Stromschiene parallel zu der unteren Stromschiene verläuft und über ihr liegt.
Das oben Dargelegte umreißt Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Dem Fachmann ist klar, dass er die vorliegende Offenbarung ohne Weiteres als Basis für das Entwerfen oder Modifizieren anderer Prozesse und Strukturen verwenden kann, um die gleichen Zwecke und/oder die gleichen Vorteile wie bei den im vorliegenden Text vorgestellten Ausführungsformen zu erreichen. Dem Fachmann sollte auch klar sein, dass solche äquivalenten Bauformen nicht das Wesen und den Schutzumfang der vorliegenden Offenbarung verlassen, und dass er verschiedene Änderungen, Substituierungen und Modifizierungen an der vorliegenden Erfindung vornehmen kann, ohne vom Wesen und Schutzumfang der vorliegenden Offenbarung abzuweichen.

Claims

Integrierter Chip, der Folgendes umfasst: eine erste metallische Interconnect-Schicht, die einen unteren metallischen Draht umfasst, der sich in einer ersten Richtung erstreckt; eine zweite metallische Interconnect-Schicht, die mehrere Verbindungs-Pins umfasst, die mit dem unteren metallischen Draht mittels einer ersten Durchkontaktierungsschicht gekoppelt sind und sich über den unteren metallischen Draht in einer zweiten Richtung erstrecken, die senkrecht zu der ersten Richtung verläuft; und eine dritte metallische Interconnect-Schicht, die einen oberen metallischen Draht umfasst, der sich über den unteren metallischen Draht und die mehreren Verbindungs-Pins in der ersten Richtung erstreckt, wobei der obere metallische Draht mit den mehreren Verbindungs-Pins mittels einer zweiten Durchkontaktierungsschicht gekoppelt ist, die über der ersten Durchkontaktierungsschicht angeordnet ist.
Integrierter Chip nach Anspruch 1, wobei die mehreren Verbindungs-Pins Folgendes umfassen: einen ersten Satz Verbindungs-Pins, die sich über einen ersten Rand des unteren metallischen Drahtes erstrecken und mit einem ersten Mittenabstand angeordnet sind; und einen zweiten Satz Verbindungs-Pins, die sich über einen zweiten Rand des unteren metallischen Drahtes erstrecken, der dem ersten Rand gegenüberliegt, wobei der zweite Satz Verbindungs-Pins mit Bezug auf den ersten Satz Verbindungs-Pins mit einem zweiten Mittenabstand angeordnet ist, der kleiner als der erste Mittenabstand ist.
Integrierter Chip nach Anspruch 2, der des Weiteren Folgendes umfasst: einen aktiven Bereich, der mehrere Source/Drain-Regionen umfasst; einen zweiten unteren metallischen Draht, der auf der ersten metallischen Interconnect-Schicht angeordnet ist und sich parallel zu dem unteren metallischen Draht erstreckt, wobei der zweite untere metallische Draht auf einer Seite des aktiven Bereichs angeordnet ist, die dem unteren metallischen Draht gegenüberliegt; und wobei sich der erste Satz Verbindungs-Pins über einen ersten Rand des zweiten unteren metallischen Drahtes erstreckt und der zweite Satz Verbindungs-Pins sich über einen zweiten Rand des zweiten unteren metallischen Drahtes, der dem ersten Rand gegenüberliegt, erstreckt.
Integrierter Chip nach Anspruch 3, wobei der erste Satz Verbindungs-Pins, die sich über den unteren metallischen Draht erstrecken, mit Bezug auf den ersten Satz Verbindungs-Pins, die sich über der zweiten unteren metallischen Draht erstrecken, mit einem dritten Mittenabstand angeordnet ist, der kleiner als der zweite Mittenabstand ist.
Integrierter Chip nach Anspruch 4, der des Weiteren Folgendes umfasst: mehrere Gate-Strukturen, die sich in der zweiten Richtung über den aktiven Bereich an einer Stelle unter der ersten metallischen Interconnect-Schicht erstrecken, wobei die mehreren Gate-Strukturen mit einem Gate-Mittenabstand angeordnet sind.
Integrierter Chip nach Anspruch 5, wobei der erste Mittenabstand gleich dem Gate-Mittenabstand, multipliziert mit einer ersten geraden Zahl, ist, der zweite Mittenabstand gleich dem Gate-Mittenabstand, multipliziert mit einer ungeraden Zahl, ist, und der dritte Mittenabstand gleich dem Gate-Mittenabstand, multipliziert mit einer zweiten geraden Zahl, ist.
Integrierter Chip nach einem der Ansprüche 3 bis 6, wobei der untere metallische Draht und der zweite untere metallische Draht in verschiedenen elektrischen Netzen sind.
Integrierter Chip nach Anspruch 7, wobei die mehreren Verbindungs-Pins von einem nächstliegenden der mehreren Verbindungs-Pins in der zweiten Richtung um das Zweifache einer Zellenhöhe getrennt sind, die sich von einer Mitte des unteren metallischen Drahtes bis zur Mitte des zweiten unteren metallischen Drahtes erstreckt.
Integrierter Chip nach Anspruch 7, wobei die mehreren Verbindungs-Pins von einem nächstliegenden der mehreren Verbindungs-Pins in der zweiten Richtung um das Vierfache einer Zellenhöhe getrennt sind, die sich von einer Mitte des unteren metallischen Drahtes bis zur Mitte des zweiten unteren metallischen Drahtes erstreckt.
Integrierter Chip nach einem der Ansprüche 2 bis 9, wobei der erste Mittenabstand gleich einem Gate-Mittenabstand, multipliziert mit einer geraden Zahl, ist, und der zweite Mittenabstand gleich dem Gate-Mittenabstand, multipliziert mit einer ungeraden Zahl, ist.
Integrierter Chip, der Folgendes umfasst: mehrere Gate-Strukturen, die sich über einen aktiven Bereich erstrecken, der innerhalb eines Halbleitersubstrats angeordnet ist; eine erste metallische Interconnect-Schicht, die eine untere Stromschiene umfasst, die sich über die mehreren Gate-Strukturen erstreckt; eine zweite metallische Interconnect-Schicht, die über der ersten metallischen Interconnect-Schicht liegt und einen ersten Satz Verbindungs-Pins umfasst, die sich über einen ersten Rand der unteren Stromschiene erstrecken, und einen zweiten Satz Verbindungs-Pins umfasst, die sich über einen zweiten Rand der unteren Stromschiene erstrecken, der dem ersten Rand gegenüberliegt, wobei der erste Satz Verbindungs-Pins und der zweite Satz Verbindungs-Pins elektrisch mit der unteren Stromschiene gekoppelt sind; und eine dritte metallische Interconnect-Schicht, die eine obere Stromschiene umfasst, die über der unteren Stromschiene liegt und elektrisch mit dem ersten Satz Verbindungs-Pins und dem zweiten Satz Verbindungs-Pins gekoppelt ist.
Integrierter Chip nach Anspruch 11, wobei der erste Satz Verbindungs-Pins mit einem ersten Mittenabstand angeordnet ist und der zweite Satz Verbindungs-Pins mit Bezug auf den ersten Satz Verbindungs-Pins mit einem zweiten Mittenabstand angeordnet ist, der kleiner als der erste Mittenabstand ist.
Integrierter Chip nach Anspruch 12, wobei der erste Mittenabstand gleich einem Mittenabstand der mehreren Gate-Strukturen, multipliziert mit einer geraden Zahl, ist, und der zweite Mittenabstand gleich dem Mittenabstand der mehreren Gate-Strukturen, multipliziert mit einer ungeraden Zahl, ist.
Integrierter Chip nach einem der Ansprüche 11 bis 13, wobei Ränder des ersten Satzes Verbindungs-Pins nicht auf Ränder des zweiten Satzes Verbindungs-Pins ausgerichtet sind.
Integrierter Chip nach einem der Ansprüche 11 bis 14, wobei sich die untere Stromschiene in einer ersten Richtung erstreckt; und wobei sich der erste Satz Verbindungs-Pins und der zweite Satz Verbindungs-Pins in einer zweiten Richtung erstrecken, die senkrecht zu der ersten Richtung verläuft.
Integrierter Chip nach einem der Ansprüche 11 bis 15, der des Weiteren Folgendes umfasst: eine zweite untere Stromschiene, die sich parallel zu der unteren Stromschiene erstreckt und auf einer Seite des aktiven Bereichs angeordnet ist, die der unteren Stromschiene gegenüber liegt, wobei die untere Stromschiene und die zweite untere Stromschiene in verschiedenen elektrischen Netzen sind.
Verfahren zum Bilden eines integrierten Chips, das Folgendes umfasst: Ausbilden einer ersten metallischen Interconnect-Schicht, die eine untere Stromschiene umfasst, die sich in einer ersten Richtung erstreckt; Ausbilden einer zweiten metallischen Interconnect-Schicht, die mehrere metallische Drähte umfasst, die elektrisch mit der unteren Stromschiene gekoppelt sind und sich in einer zweiten Richtung erstrecken; Schneiden eines ersten Satzes der mehreren metallischen Drähte gemäß einer ersten Schnittmaske, um einen ersten Satz Verbindungs-Pins zu bilden, die sich über einen ersten Rand der unteren Stromschiene erstrecken; Schneiden eines zweiten Satzes der mehreren metallischen Drähte gemäß einer zweiten Schnittmaske, um einen zweiten Satz Verbindungs-Pins zu bilden, die sich über einen zweiten Rand der unteren Stromschiene erstrecken; und Ausbilden einer dritten metallischen Interconnect-Schicht mit einer oberen Stromschiene, die elektrisch mit dem ersten Satz Verbindungs-Pins und dem zweiten Satz Verbindungs-Pins gekoppelt ist, wobei die obere Stromschiene parallel zu der unteren Stromschiene verläuft und über ihr liegt.
Verfahren nach Anspruch 17, wobei der erste Satz Verbindungs-Pins mit einem ersten Mittenabstand angeordnet ist und der zweite Satz Verbindungs-Pins mit Bezug auf den ersten Satz Verbindungs-Pins mit einem zweiten Mittenabstand angeordnet ist, der kleiner als der erste Mittenabstand ist.
Verfahren nach Anspruch 17 oder 18, das des Weiteren Folgendes umfasst: Ausbilden mehrerer Gate-Strukturen, die sich in der zweiten Richtung über einen aktiven Bereich erstrecken, der innerhalb eines Substrats angeordnet ist.
Verfahren nach einem der Ansprüche 17 bis 19, wobei die mehreren metallischen Drähte mit einem Mittenabstand angeordnet sind, der in einem Bereich zwischen dem 0,95- und dem 1,05-fachen eines Mindestmittenabstandes der zweiten metallischen Interconnect-Schicht liegt.