DE102019208487B4 - Vorrichtung und Verfahren mit Verwenden von Kappen auf Source/Drain-Kontakten während eines Gate-Schnitts - Google Patents

Vorrichtung und Verfahren mit Verwenden von Kappen auf Source/Drain-Kontakten während eines Gate-Schnitts Download PDF

Info

Publication number
DE102019208487B4
DE102019208487B4 DE102019208487.7A DE102019208487A DE102019208487B4 DE 102019208487 B4 DE102019208487 B4 DE 102019208487B4 DE 102019208487 A DE102019208487 A DE 102019208487A DE 102019208487 B4 DE102019208487 B4 DE 102019208487B4
Authority
DE
Germany
Prior art keywords
gate
source
forming
structures
channel region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102019208487.7A
Other languages
English (en)
Other versions
DE102019208487A1 (de
Inventor
Haiting Wang
Shesh Mani Pandey
Jiehui SHU
Laertis Economikos
Hui Zang
Ruilong Xie
Guowei Xu
Zhaoying Hu
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalFoundries US Inc
Original Assignee
GlobalFoundries US Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalFoundries US Inc filed Critical GlobalFoundries US Inc
Publication of DE102019208487A1 publication Critical patent/DE102019208487A1/de
Application granted granted Critical
Publication of DE102019208487B4 publication Critical patent/DE102019208487B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/0886—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

Vorrichtung, umfassend:
parallele Finnen (110), die sich von einer Schicht in einer ersten Orientierung erstrecken;
parallele Gate-Strukturen (120, 122), die die Finnen (110) in einer zweiten Orientierung senkrecht zur ersten Orientierung schneiden;
parallele Source/Drain-Kontakte (130) in der zweiten Orientierung zwischen den Gate-Strukturen (120, 122), wobei die Source/Drain-Kontakte (130) diskontinuierlich ist sind und durch einen Zwischen-Gate-Isolator (112) unterbrochen werden;
Kappen (134) an den Source/Drain-Kontakten (130) zwischen den Gate-Strukturen (120, 122), wobei sich die Source/Drain-Kontakte (130) zwischen den Kappen (134) und der Schicht befinden; und
eine Gate-Schnitt-Struktur (142), die mindestens eine der Gate-Strukturen (120, 122) unterbricht,
wobei die Gate-Schnitt-Struktur (142) einen unteren Abschnitt, der sich zu der Schicht erstreckt, und einen oberen Abschnitt aufweist, so dass der untere Abschnitt zwischen der Schicht und dem oberen Abschnitt liegt,
wobei der obere Abschnitt der Gate-Schnitt-Struktur (142) Erweiterungen umfasst, die in der ersten Orientierung ausgerichtet sind, und
wobei sich die Erweiterungen des oberen Abschnitts der Gate-Schnitt-Struktur (142) in mindestens eine der Kappen (134) an den Source/Drain-Kontakten (130) erstrecken.

Description

  • Hintergrund
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft integrierte Schaltungen und die Verarbeitung zur Herstellung dieser Vorrichtungen und insbesondere die Verarbeitung, die den Gate-Schnitt nach der Bildung von Kappen auf Source/Drain-Kontakten.
  • Beschreibung des Stands der Technik
  • Integrierte Schaltungsvorrichtungen verwenden Transistoren für viele verschiedene Funktionen und diese Transistoren können viele verschiedene Formen annehmen, von planaren Transistoren bis zu Transistoren, die eine „Finnen“-Struktur verwenden. Eine Finne eines Transistors vom Finnen-Typ ist von einer dünnen, langen, sechsseitigen Form (die etwas rechteckig ist), die sich von einem Substrat erstreckt oder eine Bodenfläche aufweist, die Teil eines Substrats ist; mit Seiten, die länger als breit sind, einer Oberseite und einer Unterseite, die Längen aufweisen, die etwas ähnlich wie die Seiten sind (aber Breiten aufweisen, die viel schmaler sind) und Enden, die vom Untergrund ungefähr so hoch sind wie die Breite der Seiten, aber die ungefähr nur so breit sind wie oben und/oder unten. Bei solchen Finnenstrukturen kann es zu Rundungen und einer ungleichmäßigen Formgebung kommen (insbesondere an den Ecken und an der Oberseite) und oft haben solche Strukturen eine abgerundete, sich verjüngende Form; solche Strukturen sind jedoch stark von planaren Vorrichtungen zu unterscheiden (obwohl beide Arten von Vorrichtungen sehr nützlich sind).
  • In einem Beispiel kann eine beispielhafte Vorrichtung mehrere parallele Halbleiterfinnen umfassen, die mindestens eine erste Halbleiterfinne mit einem ersten Kanalbereich und ersten Source/Drain-Bereichen für mindestens einen ersten FinFET (z. B. einen FinFET vom P-Typ) und mindestens eine zweite Halbleiterfinne mit einem zweiten Kanalbereich und zweiten Source/Drain-Bereichen für mindestens einen zweiten FinFET-Typ (z. B. einen FinFET vom N-Typ) umfassen. Ein erstes Gate (z. B. ein erstes Replacement-Metal-Gate (RMG)) kann quer zur ersten Halbleiterfinne am ersten Kanalbereich sein und ein zweites Gate (z. B. ein zweites Replacement-Metal-Gate (RMG)) kann in einer Ende-zu-Ende-Ausrichtung mit dem ersten Gate sein und kann quer zur zweiten Halbleiterfinne im zweiten Kanalbereich sein. In Abhängigkeit von der Zellenkonstruktion können das erste Gate und das zweite Gate durch einen Gate-Schnitt-Isolationsbereich, der seitlich zwischen benachbarten Enden der beiden Gates in einem Bereich zwischen der ersten Halbleiterfinne und der zweiten Halbleiterfinne angeordnet ist, physisch getrennt und elektrisch voneinander isoliert sein.
  • Bekannt sind dabei aus US 2015 / 0 236 106 A1 Verfahren zur Herstellung von umhüllten, selbst-angeordneten Transistorkontakten, aus US 2018 /0 182 757 A1 hohe FinFET Transistoren sowie Verfahren zu deren Herstellung sowie aus US 2013 / 0 015 529 A1 Halbleiterstrukturen mit zunächst kontinuierlichen Gates welche später elektrisch isoliert werden, wobei jeweils Gate-Schnitt-Techniken angewandt werden.
  • Zusammenfassung
  • Beispielhafte Verfahren hierin strukturieren ein Material in Finnen und solche Finnen weisen eine obere Oberfläche auf, die manchmal als Schicht oder Substrat bezeichnet wird. Diese Finnenschicht kann einen Halbleiterkanalbereich darstellen oder aufweisen. Eine solche Verarbeitung bildet eine längliche Opferstruktur, die sich über einen solchen Kanalbereich der Schicht erstreckt. Außerdem werden Seitenwandabstandshalter auf der länglichen Opferstruktur ausgebildet und dann bilden solche Verfahren Source/Drain-Strukturen in und/oder auf der Schicht auf gegenüberliegenden Seiten der länglichen Opferstruktur. Die Source/Drain-Strukturen werden durch die Abstandhalter selbstausgerichtet. Diese Verfahren ersetzen die längliche Opferstruktur durch eine Gate-Struktur (die einen Gate-Leiter über dem Kanalbereich und einen Stapelisolator auf dem Gate-Leiter umfassen kann). Die Gate-Struktur umfasst einen Abschnitt, der sich über den Kanalbereich hinaus erstreckt und zwischen den Finnen liegt.
  • Ferner bilden solche Verfahren Source/Drain-Kontakte an den Source/Drain-Strukturen auf gegenüberliegenden Seiten der Gate-Struktur. Die Seitenwandabstandshalter an der Gate-Struktur isolieren die Gate-Struktur elektrisch von den Source/Drain-Kontakten. Die längliche Opferstruktur, die Gate-Struktur und die Source/Drain-Kontakte sind auch längliche Strukturen, die sich in einer „ersten“ Orientierung oder Richtung erstrecken. Die durch die Finne gebildete Schicht und die in/auf der Schicht gebildeten Source/Drain-Strukturen sind in einer „zweiten“ Orientierung, die senkrecht zu der ersten Orientierung ist, über den Kanalbereich ausgerichtet. Ferner erstreckt sich der Abschnitt der Gate-Struktur, der sich über den Kanalbereich hinaus erstreckt und zwischen den Finnen liegt, von dem Kanalbereich in der ersten Orientierung.
  • Diese Verfahren reduzieren die Höhe der Source/Drain-Kontakte (so dass sich die Gate-Struktur weiter von der Schicht erstreckt als die Source/Drain-Kontakte), wodurch eine Vertiefung erzeugt wird. Dies ermöglicht es diesen Verfahren, Kappen auf den Source/Drain-Strukturen in diesen Vertiefungen. Nach dem Bilden dieser Kappen bilden die hierin beschriebenen Verfahren eine Gate-Schnitt-Struktur (z. B. einen Isolator, der sich vollständig durch die Gate-Struktur erstreckt). Die Gate-Schnitt-Struktur unterbricht den Abschnitt der Gate-Struktur, der sich über den Kanalbereich hinaus erstreckt und zwischen den Finnen liegt. Der Prozess zum Bilden der Gate-Schnitt-Struktur umfasst Prozesse zum Entfernen des Abschnitts der Gate-Struktur, der sich über den Kanalbereich hinaus erstreckt, um eine Schnittaussparung zu erzeugen, und Bilden eines Schnittisolators in der Schnittaussparung. Die Kappen schützen die Source/Drain-Struktur während des Prozesses des Entfernens des Abschnitts der Gate-Struktur, der sich über den Kanalbereich hinaus erstreckt. Der Schnittisolator isoliert einen Teil der Gate-Struktur elektrisch von einem anderen Teil der Gate-Struktur.
  • Eine solche Verarbeitung erzeugt eine Anzahl beispielhafter Strukturen und solche Strukturen umfassen parallele Finnen (z. B. eine Schicht oder ein Substrat), die sich von einem unteren Material (in einer ersten Orientierung) erstrecken, Source/Drain-Strukturen in oder an der Finne, wobei sich ein Kanalbereich der Finne zwischen den Source/Drain-Strukturen befindet. Parallele Gate-Strukturen schneiden die Finnen (in einer zweiten Orientierung senkrecht zur ersten Orientierung) und parallele Source/Drain-Kontakte (in der zweiten Orientierung) liegen zwischen den Gate-Strukturen. Die Source/Drain-Kontakte sind diskontinuierlich und werden durch einen Zwischengateisolator unterbrochen.
  • Weiterhin befinden sich Kappen auf den Source/Drain-Kontakten zwischen den Gate-Strukturen (z. B. befinden sich die Source/Drain-Kontakte zwischen den Kappen und der Finnenschicht). Außerdem unterbricht eine Gate-Schnitt-Struktur mindestens eine der Gate-Strukturen. Die Kappen können ein von der Gate-Schnitt-Struktur verschiedenes Isolatormaterial sein.
  • Die Gate-Schnitt-Struktur weist eine T-Form auf und hat daher einen unteren Abschnitt, der sich zu der Schicht erstreckt, und einen größeren oberen Abschnitt (der untere Abschnitt befindet sich zwischen der Schicht und dem oberen Abschnitt). Der obere Abschnitt der Gate-Schnitt-Struktur umfasst Erweiterungen (in der ersten Orientierung ausgerichtet), die die T-Form bilden. Die Erweiterungen erstrecken sich um eine Entfernung von der Gate-Schnitt-Struktur, die geringer ist als eine Entfernung zwischen den Gate-Strukturen.
  • Insbesondere erstreckt sich eine erste Erweiterung des oberen Abschnitts der Gate-Schnitt-Struktur in eine der Kappen an den Source/Drain-Kontakten auf einer ersten Seite der Gate-Schnitt-Struktur und eine zweite Erweiterung des oberen Abschnitts der Gate-Schnitt-Struktur erstreckt sich in den Zwischen-Gate-Isolator auf einer zweiten Seite der Gate-Schnitt-Struktur (gegenüber der ersten Seite der Gate-Schnitt-Struktur).
  • Die erste Erweiterung, die sich in eine der Kappen erstreckt, ist jedoch dünner (in einer Richtung senkrecht zur Schicht der Finne) als die zweite Erweiterung, die sich in den Zwischen-Gate-Isolator hinein erstreckt. Anders ausgedrückt, weisen die erste Erweiterung und die zweite Erweiterung obere Flächen auf, die koplanar sind (z. B. in einer ersten Ebene liegen), während die erste Erweiterung eine erste Bodenfläche aufweist, die den oberen Oberflächen in einer von der ersten Ebene verschiedenen zweiten Ebene gegenüberliegt, und die zweite Erweiterung weist eine zweite Bodenfläche auf, die den oberen Oberflächen in einer dritten Ebene gegenüber der ersten Ebene und der zweiten Ebene gegenüberliegt. Der Abstand zwischen der ersten Bodenfläche und den oberen Flächen ist geringer als der Abstand zwischen der zweiten Bodenfläche und den oberen Flächen.
  • In Übereinstimmung mit den unterschiedlichen Dickenerweiterungen des oberen Abschnitts der Gate-Schnitt-Struktur erstreckt sich ein erster Seitenwandabstandshalter (das heißt auf dem unteren Abschnitt der ersten Seite der Gate-Schnitt-Struktur) um eine erste Distanz, die weiter von der Schicht entfernt ist relativ zum zweiten Abstand erstreckt sich ein zweiter Seitenwandabstandshalter (d. h. an dem unteren Abschnitt der zweiten Seite der Gate-Schnitt-Struktur) von der Schicht.
  • Eine solche Gate-Schnitt-Struktur unterbricht ein erstes Gate, das sich zwischen dem zweiten und dem dritten Gate (der Gate-Strukturen) befindet. Die entsprechende Kappe und der entsprechende Source/Drain-Kontakt befinden sich zwischen dem ersten Gate und dem zweiten Gate und der Zwischen-Gate-Isolator befindet sich zwischen dem ersten Gate und dem dritten Gate (wo sich die Gate-Schnitt-Struktur befindet).
  • Erfindungsgemäß ist eine Vorrichtung gemäß Anspruch 1 sowie Verfahren nach Ansprüchen 8 und 15.
  • Figurenliste
  • Die hier beschriebenen Ausführungsformen sind anhand der folgenden detaillierten Beschreibung unter Bezugnahme auf die Zeichnungen, die nicht notwendigerweise maßstabsgerecht gezeichnet sind, besser verständlich.
    • 1A ist ein konzeptionelles schematisches Diagramm einer Aufsicht (Draufsicht) einer integrierten Schaltungsstruktur gemäß hierin beschriebener Ausführungsformen;
    • 1B ist ein konzeptionelles schematisches Diagramm einer Querschnittsansicht entlang einer Linie X1-X1 in 1A einer integrierten Schaltungsstruktur gemäß hierin beschriebenen Ausführungsformen;
    • 1C ist ein konzeptionelles schematisches Querschnittsdiagramm entlang einer Linie X2-X2 in 1A einer integrierten Schaltungsstruktur gemäß hierin beschriebenen Ausführungsformen;
    • 1D ist ein konzeptionelles schematisches Diagramm einer Querschnittsansicht entlang einer Linie Y-Y in 1A einer integrierten Schaltungsstruktur gemäß hierin beschriebenen Ausführungsformen;
    • 2A - 2D sind konzeptionelle schematische Diagramme von Fertigungsstufen von integrierten Schaltungsstrukturen, die den in 1A - 1D gezeigten Ansichten entsprechen;
    • 3A-3D sind konzeptionelle schematische Diagramme von Fertigungsstufen von integrierten Schaltungsstrukturen, die den in 1A-1D gezeigten Ansichten entsprechen;
    • 4A - 4D sind konzeptionelle schematische Diagramme von Herstellungsstufen von integrierten Schaltungsstrukturen, die den in 1A - 1D gezeigten Ansichten entsprechen;
    • 5A - 5D sind konzeptionelle schematische Diagramme von Herstellungsstufen von integrierten Schaltungsstrukturen, die den in 1A - 1D gezeigten Ansichten entsprechen;
    • 6A - 6D sind konzeptionelle schematische Diagramme von Herstellungsstufen von integrierten Schaltungsstrukturen, die den in 1A - 1D gezeigten Ansichten entsprechen;
    • 7A - 7D sind konzeptionelle schematische Diagramme von Herstellungsstufen von integrierten Schaltungsstrukturen, die den in 1A - 1D gezeigten Ansichten entsprechen;
    • 8A - 8B sind konzeptionelle schematische Diagramme von Herstellungsstufen von integrierten Schaltungsstrukturen, die den in 1A - 1B gezeigten Ansichten entsprechen;
    • 9A - 9B sind konzeptionelle schematische Diagramme von Herstellungsstufen von integrierten Schaltungsstrukturen, die den in 1A - 1B gezeigten Ansichten entsprechen;
    • 10A - 10C sind konzeptionelle schematische Diagramme von Herstellungsstufen von integrierten Schaltungsstrukturen, die jeweils den in 1A - 1C gezeigten Ansichten entsprechen;
    • 11A ist ein konzeptionelles schematisches Diagramm einer Aufsicht (Draufsicht) einer integrierten Schaltungsstruktur gemäß hierin beschriebenen Ausführungsformen;
    • 11B ist ein konzeptionelles schematisches Querschnittsdiagramm entlang der Linie X1-X1 in 11A einer integrierten Schaltungsstruktur gemäß hierin beschriebenen Ausführungsformen;
    • 11C ist ein konzeptionelles schematisches Querschnittsdiagramm entlang der Linie X2-X2 in 11A einer integrierten Schaltungsstruktur gemäß hierin beschriebenen Ausführungsformen; und
    • 12 ist ein Flussdiagramm, das hier Ausführungsformen veranschaulicht.
  • Detaillierte Beschreibung
  • Wie oben erwähnt, können Abschnitte eines linearen Gates durch einen Gate-Schnitt-Isolationsbereich, der seitlich zwischen benachbarten Enden von zwei Gate-Abschnitten in einem Bereich zwischen Halbleiterfinnen angeordnet ist, physisch getrennt und elektrisch voneinander isoliert werden. Im Allgemeinen werden Gate-Schnitte durch Entfernen (Ätzen) eines Abschnitts eines linearen Gates, das sich zwischen den Finnen befindet, und durch Bilden eines Isolators in dem erzeugten Schnitt gebildet, um die verschiedenen Abschnitte des ansonsten kontinuierlichen linearen Gates elektrisch zu isolieren.
  • Während des Prozesses des Entfernens des Abschnitts des Gates, um den Schnitt zu erzeugen, kann jedoch, wenn große Abschnitte des Zwischenflossenisolators entfernt werden, der später gebildete Gate-Schnitt-Isolator die Bildung von Kontakten zu den Source/Drain-Kontakten blockieren. Dies ist besonders problematisch, da der für den Gate-Schnitt verwendete Isolator (z. B. Siliziumnitrid) viel resistenter gegenüber Ätzung ist als der Zwischen-Finnen-Isolator (z. B. Siliziumoxid); und der Ätzprozess, der zum Bilden der Source/Drain-Kontakte verwendet wird, kann den Gate-Schnittisolator nicht ausreichend entfernen, um Source/Drain-Kontakte zuverlässig zu bilden.
  • Alternativ kann der Gate-Schnitt durchgeführt werden, nachdem die Source/Drain-Kontakte gebildet werden, um zu vermeiden, dass die Source/Drain-Kontakte richtig gebildet werden. Wenn jedoch Versuche unternommen werden, den Gate-Schnitt zu bilden, nachdem die Source/Drain-Kontakte bereits vorhanden sind, kann das Entfernen des Gate-Leiters (zum Schneiden des Gates) unerwünschterweise auch Teile der Source/Drain-Kontakte entfernen, selbst wenn sehr hoch selektive Ätzverarbeitung und Materialien werden verwendet.
  • Im Hinblick auf das Vorstehende bildet die hier beschriebene Verarbeitung die Source/Drain-Kontakte vor der Bildung des Gate-Schnitts (um zu vermeiden, dass später gebildete Source/Drain-Kontakte durch übermäßige Mengen des Gate-Schnittisolators blockiert werden); die hier beschriebenen Verfahren bilden jedoch eine Kappe über den Source/Drain-Kontakten, um zu verhindern, dass die Entfernung (Schnitt) des Gates auch die zuvor ausgebildeten Source/Drain-Kontakte entfernt. Genauer gesagt, die Verarbeitung hier bildet zuerst die Source/Drain-Kontakte, dann nimmt sie die Source/Drain-Kontakte ein und bildet dann Schutzkappen an den Source-Drain-Kontakten. Sobald die Source/Drain-Kontakte und ihre Schutzkappen angebracht sind, entfernt die hierin beschriebene Verarbeitung den ausgewählten Abschnitt des Gate-Leiters (während die Source/Drain-Kappen die Source/Drain-Kontakte schützen) und füllt den so gebildeten Schnitt mit einem Isolator. Eine solche Verarbeitung erzeugt einen T-förmigen Gate-Schnitt (der einen oberen Abschnitt parallel zu den Finnen hat), der einen ungleichmäßig geformten oberen Abschnitt aufweist, wo ein dickeres Ende der Oberseite des T in den Zwischenflossenisolator hineinragt, während das andere dünnere Ende liegt von der Oberseite des T sich in die Source/Drain-Kontaktkappe erstreckt.
  • Die hier beschriebene Verarbeitung bildet nicht nur zuverlässig die Gate-Schnitt-Isolationsstruktur, ohne die Source/Drain-Kontakte zu beschädigen oder zu blockieren, so dass auch eine breitere Auswahl an Materialien für die Source/Drain-Kontakte verwendet werden kann. Da die Source/Drain-Kontakte durch ihre jeweiligen Kappen geschützt sind, können in einem Beispiel sehr ähnliche Materialien sowohl für den Gate-Leiter als auch für die Source/Drain-Kontakte verwendet werden, da diese beiden Elemente nicht selektiv zueinander geätzt werden würden. Die Kappe kann auch aus einem Material gebildet sein, das gegenüber Ätzung sehr widerstandsfähig ist (z. B. Siliziumkohlenstoff usw.) und kann aus Materialien gebildet werden, die relativ zu den Gate-Schnitt-Isolatoren (z. B. Siliziumnitrid usw.) selektiv entfernt werden, wobei ermöglicht wird, dass leitende Durchgänge wahlweise an den Gate-Leitern oder den Source/Drain-Kontakten ausgebildet werden, ohne die anderen zu beeinträchtigen.
  • Es gibt verschiedene Arten von Transistoren, die geringfügige Unterschiede in ihrer Verwendung in einer Schaltung aufweisen. Beispielsweise weist ein Bipolartransistor Anschlüsse mit der Bezeichnung Basis, Kollektor und Emitter auf. Ein kleiner Strom am Basisanschluss (d.h. der zwischen der Basis und dem Emitter fließt) kann einen viel größeren Strom zwischen den Kollektor- und Emitteranschlüssen steuern oder umschalten. Ein anderes Beispiel ist ein Feldeffekttransistor, der mit Gate, Source und Drain bezeichnete Anschlüsse aufweist. Eine Spannung am Gate kann einen Strom zwischen Source und Drain steuern. Innerhalb solcher Transistoren ist ein Halbleiter (Kanalbereich) zwischen dem leitenden Sourcebereich und dem ähnlich leitfähigen Drain (oder leitfähigen Source/Emitter-Bereich) angeordnet und wenn sich der Halbleiter in einem leitenden Zustand befindet, erlaubt der Halbleiter einen elektrischen Stromfluss zwischen diesem Source und Drain oder Kollektor und Emitter. Das Gate ist ein leitendes Element, das durch ein „Gate-Oxid“ (das ein Isolator ist) vom Halbleiter elektrisch getrennt ist. Strom/Spannung innerhalb des Gates macht den Kanalbereich leitend, so dass elektrischer Strom zwischen Source und Drain fließen kann. In ähnlicher Weise macht der Strom, der zwischen der Basis und dem Emitter fließt, den Halbleiter leitend, wodurch der Strom zwischen dem Kollektor und dem Emitter fließen kann.
  • Ein „Transistor vom P-Typ“ ist ein Transistor vom positivem Typ, der Verunreinigungen wie Bor, Aluminium oder Gallium usw. innerhalb eines intrinsischen Halbleitersubstrats (um Defizite an Valenzelektronen zu erzeugen) als einen Halbleiterbereich verwendet. In ähnlicher Weise ist ein „Transistor vom N-Typ“ ein Transistor vom negativen Typ, der Verunreinigungen wie Antimon, Arsen oder Phosphor usw. in einem intrinsischen Halbleitersubstrat (um übermäßige Valenzelektronen zu erzeugen) als einen Halbleiterbereich verwendet.
  • Im Allgemeinen können Transistorstrukturen in einem Beispiel durch Abscheiden oder Implantieren von Verunreinigungen in ein Substrat gebildet werden, um mindestens einen Halbleiterkanalbereich zu bilden, der durch Flachgrabenisolationsbereiche unterhalb der oberen (oberen) Oberfläche des Substrats begrenzt wird. Ein „Substrat“ kann hierin ein beliebiges Material sein, das für den gegebenen Zweck geeignet ist, und kann beispielsweise Wafer auf Siliziumbasis (Bulk-Materialien), keramische Materialien, organische Materialien, Oxidmaterialien, Nitridmaterialien usw. sein, ob dotiert oder undotiert. Isolationsstrukturen werden im Allgemeinen unter Verwendung von einem hochisolierenden Material gebildet (dies ermöglicht, dass verschiedene aktive Bereiche des Substrats elektrisch voneinander isoliert werden). Eine Hartmaske kann auch aus irgendeinem geeigneten Material gebildet werden, wie beispielsweise Nitrid, Metall oder einer organischen Hartmaske, das eine größere Härte als die im Rest der Struktur verwendeten Substrat- und Isolatormaterialien aufweist.
  • Wenn hier irgendein Material strukturiert wird, kann das zu strukturierende Material auf jede bekannte Weise gezüchtet oder abgeschieden werden und eine Strukturierungsschicht (beispielsweise ein organischer Fotolack) kann über dem Material gebildet werden. Die Strukturierungsschicht (Lack) kann einem Muster von Lichtstrahlung (z. B. einer strukturierten Belichtung, Laserbelichtung usw.) ausgesetzt werden, die in einem Belichtungsmuster vorgesehen ist, und dann wird der Lack unter Verwendung eines chemischen Mittels entwickelt. Dieser Vorgang ändert die physikalischen Eigenschaften des Teils des Lacks, der dem Licht ausgesetzt wurde. Dann kann ein Teil des Lacks abgespült werden, wobei der andere Teil des Lacks zurückbleibt, um das zu strukturierende Material zu schützen (welcher Teil des Lacks abgespült wird, hängt davon ab, ob der Lack ein negativer Lack ist (belichtete Abschnitte bleiben) oder ein positiver Lack ist (beleuchtete Abschnitte werden abgespült)). Anschließend wird ein Materialentfernungsprozess durchgeführt (z. B. Nassätzen, anisotropes Ätzen (orientierungsabhängiges Ätzen), Plasmaätzen (reaktives lonenätzen (RIE) usw.)), um die ungeschützten Abschnitte zu entfernen Das Material wird anschließend entfernt, um das darunter liegende Material gemäß dem Lichtbelichtungsmuster (oder einem negativen Bild davon) zu strukturieren.
  • Für Zwecke der vorliegenden Erfindung sind „Seitenwandabstandshalter“ Strukturen, die im Allgemeinen durch Abscheiden oder Aufwachsen einer konformen Isolierschicht (wie etwa einem der oben genannten Isolatoren) und dann Durchführen eines gerichteten Ätzprozesses (anisotrop) gebildet werden, der Material von horizontalen Oberflächen ätzt mit einer größeren Rate als es entfernt Material von vertikalen Oberflächen, wodurch Isoliermaterial entlang der vertikalen Seitenwände von Strukturen zurückbleibt. Dieses auf den vertikalen Seitenwänden verbleibende Material wird als Seitenwandabstandshalter bezeichnet.
  • 1A - 11C verwenden ein Beispiel, das Feldeffekttransistoren (FETs) und insbesondere Fin-Typ-FETs (FinFETs) zeigt. Während nur ein Typ oder eine begrenzte Anzahl von Transistortypen in den Zeichnungen dargestellt ist, wird der Fachmann verstehen, dass viele verschiedene Transistortypen gleichzeitig mit der vorliegenden Ausführungsform gebildet werden könnten und die Zeichnungen die gleichzeitige Bildung mehrerer unterschiedlicher Typen zeigen sollen Arten von Transistoren; die Zeichnungen wurden jedoch vereinfacht, um der Übersichtlichkeit halber nur eine begrenzte Anzahl von Transistoren zu zeigen und um dem Leser zu ermöglichen, die verschiedenen dargestellten Merkmale leichter zu erkennen. Dies soll die Erfindung nicht einschränken, da diese Erfindung, wie es für Fachleute verständlich ist, auf Strukturen anwendbar ist, die viele von jedem in den Zeichnungen gezeigten Transistortyp umfassen.
  • 1A - 1D veranschaulichen ein Beispiel einer teilweise ausgebildeten FinFET-Struktur. Insbesondere ist 1A ein konzeptionelles schematisches Diagramm einer Aufsicht (Draufsicht) einer integrierten Schaltungsstruktur gemäß den hierin beschriebenen Ausführungsformen, 1B ist ein konzeptionelles schematisches Querschnittsdiagramm des Querschnitts entlang der Linie X1-X1 in 1A, 1C ist eine konzeptionelle schematische Querschnittsansicht entlang der Linie X2-X2 in 1A, und 1D ist eine konzeptionelle schematische Querschnittsansicht entlang der Linie YY in 1A.
  • Um die in den 1A - 1D gezeigten Strukturen auszubilden, kann eine unterschiedliche Verarbeitung verwendet werden. In einigen beispielhaften Verfahren wird eine Schicht 100 (aus in situ gebildetem oder später dotiertem Halbleitermaterial) in Finnen 110 strukturiert, wie in 1D gezeigt ist. Gemäß der Darstellung in 1C bildet dies eine „erste“ Schicht oder Substratstruktur (z. B. Finnen 110). Es sei angemerkt, dass die erste Schicht 110 zwar eine Finnenstruktur sein kann, dies aber nicht sein muss, und die erste Schicht 110 kann in einigen Implementierungen einfach eine planare Schicht sein. Daher werden die Finnen 110 hier manchmal generisch einfach als eine Schicht oder ein Substrat 110 bezeichnet. Wie in 1D zu sehen ist, kann ein Isolator oder Isolationsmaterial 104 gebildet werden und in der Höhe reduziert werden, um die Finnen 110 freizulegen.
  • Für die Zwecke hierin ist ein „Halbleiter“ ein Material oder eine Struktur, die eine implantierte oder in situ (z. B. epitaktisch gewachsene) Verunreinigung umfassen kann, die es dem Material ermöglicht, manchmal ein Leiter und manchmal ein Isolator zu sein, basierend auf Elektronen und Lochträgerkonzentration. Wie hierin verwendet, können „Implantationsprozesse“ jede geeignete Form annehmen und können beispielsweise Ionenimplantation usw. sein. Epitaktisches Wachstum tritt in einer erwärmten (und manchmal unter Druck stehenden) Umgebung auf, die reich ist mit einem Gas des Materials, das gezüchtet werden soll.
  • Für die Zwecke hierin ist ein „Isolator“ ein relativer Begriff, der ein Material oder eine Struktur bedeutet, die einen wesentlich geringeren (<95%) elektrischen Stromfluss als ein „Leiter“ zulässt. Die hier genannten Dielektrika (Isolatoren) können z.B. entweder aus einer trockenen Sauerstoffumgebung oder aus Dampf gezüchtet und dann strukturiert werden. Alternativ können die Dielektrika hierin aus jedem der vielen Kandidatenmaterialien mit niedriger Dielektrizitätskonstante (Materialien mit niedrigem k (wobei k der Dielektrizitätskonstante von Siliziumdioxid entspricht) können z.B. aus Fluor oder mit Kohlenstoff dotiertem Siliziumdioxid, poröses Siliziumdioxid, porösem mit Kohlenstoff dotiertem Siliziumdioxid, Spin-On-Silizium oder organischen polymeren Dielektrika usw. gebildet (gezüchtet oder abgeschieden) werden) oder Materialien mit hoher Dielektrizitätskonstante (High-k), umfassend Siliziumnitrid, Siliziumoxynitrid, einem Gate-Dielektrikum-Stapel von, aber nicht darauf beschränkt SiO2 und Si3N4, Hafniumoxid (HfO2), Hafniumzirkoniumoxid (HfZrO2), Zirkoniumdioxid (ZrO2), Hafniumsiliciumoxynitrid (HfSiON), Hafniumaluminiumoxidverbindungen (HfAlOx) usw., anderen Metalloxiden wie Tantaloxid usw. Die hier beschriebenen Dielektrika können abhängig von der erforderlichen Vorrichtungsleistung variieren.
  • Die hier erwähnten Leiter können aus einem beliebigen leitfähigen Material gebildet sein, wie beispielsweise polykristallinem Silizium (Polysilizium), amorphem Silizium, einer Kombination aus amorphem Silizium und Polysilizium, Polysilizium-Germanium, das durch die Anwesenheit eines geeigneten Dotiermittels usw. leitfähig gemacht wird. Alternativ können die Leiter hierin ein oder mehrere Metalle sein, wie Wolfram, Hafnium, Tantal, Molybdän, Titan oder Nickel oder ein Metallsilizid, beliebige Legierungen solcher Metalle, und können unter Verwendung von physikalischer Dampfabscheidung, chemischer Dampfabscheidung oder irgendeiner anderen in der Technik bekannte Technik abgeschieden werden. Ferner können einige Leiter hierin teilweise oder vollständig aus einem Metall mit einer bestimmten Austrittsarbeit gebildet sein. Die Austrittsarbeit des Leiters kann so gewählt werden, dass eine bestimmte Energiemenge verwendet wird, um ein Elektron aus dem Festmaterial zu entfernen und dadurch die Transistorleistung zu verbessern.
  • Die 2A - 2D zeigen die gleichen Ansichten wie die oben erwähnten 1A - 1D. Wie in 2A - 2D gezeigt ist, bildet eine solche Verarbeitung längliche Opferstrukturen 106 (die üblicherweise als „Dummy-Gates“ bezeichnet werden), die sich über die Kanalbereiche 102 der Finnen-Schicht 110 erstrecken (z. B. siehe 2C). Auf den länglichen Opferstrukturen 106 sind auch Seitenwandabstandshalter 108 ausgebildet. Solche Verfahren bilden Source/Drain-Strukturen 118 (beispielsweise unter Verwendung von epitaktischem Wachstums- oder Implantationsverfahren) in und/oder auf der Finnenschicht 110 auf gegenüberliegenden Seiten des verlängerten Opfers Strukturen 106. Die Source/Drain-Strukturen 118 werden durch den Seitenwandabstandhalter 108 im epitaktischen Wachstumsprozess selbstausgerichtet.
  • Die 3A - 3D zeigen die gleichen relativen Ansichten wie die oben erwähnten 1A - 1D. Wie in den 3A - 3D gezeigt, bildet eine solche Verarbeitung eine schützende Isolatorschicht 112 (z. B. Oxide usw.) über den Source/Drain-Bereichen 118. Es sei auch darauf hingewiesen, dass in den 3A - 3D die Finnen durch die Isolatorschicht 112 gezeigt sind (und werden daher mit gestrichelten Linien dargestellt).
  • Die 4A - 4D zeigen die gleichen Ansichten wie die oben erwähnten 1A - 1D. In den 4A - 4D entfernen diese Verfahren die länglichen Opferstrukturen 106 (aber lassen die Seitenwandabstandshalter 108 und den schützenden Isolator 112 an Ort und Stelle). Wie in 4C gezeigt, kann ein Gate-Isolator 116 (z. B. Gate-Oxid) auf dem Kanalbereich 102 der Finnen-Schicht 110 abgeschieden oder gezüchtet werden (direkt damit in Kontakt treten). Die länglichen Opferstrukturen 106 werden dann durch eine Gate-Struktur 120 ersetzt. 122 (der einen Gate-Leiter 120 und einen Stapelisolator 122 auf dem Gate-Leiter 120 umfassen kann). Daher werden, wie in 4C gezeigt, Gate-Leiter 120 (die ein oder mehrere spezifische Austrittsarbeitsmetalle sein können) auf den Gate-Isolatoren 116 gebildet (über diese direkt kontaktiert). Zusätzlich sind Isolatoren 122 (wie etwa Siliziumnitrid) ausgebildet (über direktes Kontaktieren) der Gate-Leiter 120, und solche Isolatoren werden hierin manchmal als „Stapel“ -Isolatoren 122 bezeichnet, und dies bildet dadurch Gatestapel 120, 122.
  • Wie in den 4A - 4C gezeigt ist, sind die zuvor ausgebildeten Seitenwandabstandshalter 108 (z. B. Low-k-Isolatoren) entlang (seitlich neben den Gate-Stapeln 120, 122 direkt angrenzend) angeordnet. Wie auch in den 4A und 4B gezeigt, umfasst die Gate-Struktur 120, 122, da die länglichen Gate-Strukturen 120, 122 viele Finnen 110 schneiden, mindestens einen Abschnitt, der sich über den Kanalbereich 102 hinaus erstreckt und an dem Isolator 104 zwischen den Finnen 110 ausgebildet ist.
  • In einem Beispiel zeigt 4C einen Feldeffekttransistor 103, der einen Kanalbereich 102, Source/Drain-Bereiche 118 auf den Seiten des Kanalbereichs 102, ein Gate-Oxid (Isolator) 116 und ein Gate (Leiter) umfasst. Wie oben erläutert wurde, ändert die Spannung in dem Gate 120 die Leitfähigkeit des Kanals 102, wodurch der Strom zwischen den Source/Drains 118 fließen kann oder verhindert wird.
  • Die Seitenwandabstandshalter 108 sind auf gegenüberliegenden Seiten der Gatestapel 120, 122 in den 4A - 4C zu sehen. Die 4A - 4C veranschaulichen ferner, dass die Finnen 110 in etwa parallelen Strukturen langgestreckt sind (mit einer Länge, die länger als ihre Breite ist), und in ähnlicher Weise sind die Gatestapel 120, 122 etwa parallele längliche Strukturen. 4A zeigt auch, dass die Finnen 110 in einer Richtung (Orientierung) verlaufen, die ungefähr senkrecht zur Orientierung der Gatestapel 120, 122 ist.
  • Die 5A - 5D zeigen die gleichen Ansichten wie die oben erwähnten 1A - 1D. Wie in den 5A - 5D gezeigt, bilden solche Verfahren Source/Drain-Kontakte 130 auf den Source/Drain-Strukturen 118 auf gegenüberliegenden Seiten der Gate-Struktur 120, 122. Zum Beispiel werden Teile des Isolators 112 entfernt (unter Verwendung eines Ätzens durch ein Muster) Maske usw.) und ein Leiter 130 wird in den resultierenden Öffnungen gebildet.
  • Es sei angemerkt, dass die in 5A gezeigte Struktur von Source/Drain-Kontakten 130 an jeder Source/Drain-Struktur 118 entlang der Finne 110 einen Source/Drain-Kontakt 130 umfasst; es verlaufen jedoch weniger Source/Drain-Kontakte 130 zwischen den Finnen 110, wie in den 5A und 5B gezeigt ist. Die Seitenwandabstandshalter 108 an der Gate-Struktur 120, 122 isolieren die Gate-Struktur 120, 122 elektrisch von den Source/Drain-Kontakten 130.
  • Wie in solchen Zeichnungen zu sehen ist, sind die längliche Opferstruktur 106, die Gate-Struktur 120, 122 und die Source/Drain-Kontakte 130 längliche Strukturen, die sich in einer „ersten“ Orientierung oder Richtung erstrecken. Die durch die Finne 110 gebildete Schicht ist in einer „zweiten“ Orientierung, d.h. senkrecht zur ersten Orientierung, und die in/auf der Schicht 110 ausgebildeten Source/Drain-Strukturen 118 sind über dem Kanalbereich 102 ausgerichtet und liegen ebenfalls in der zweiten Orientierung. Hier sind sowohl die erste als auch die zweite Orientierung parallel zur oberen Oberfläche der Finne 110. Ferner erstreckt sich der Abschnitt der Gate-Struktur 120, 122, der sich über den Kanalbereich 102 hinaus erstreckt und zwischen den Finnen 110 liegt, von dem Kanalbereich 102 in die erste Orientierung.
  • Die 6A - 6D zeigen die gleichen Ansichten wie die oben erwähnten 1A - 1D. Wie in den 6A - 6D gezeigt, reduzieren solche Verfahren die Höhe der Source/Drain-Kontakte 130. Diese Höhenverringerung kann unter Verwendung von Maskieren und Ätzen oder durch Nassentfernungsverarbeitung erreicht werden, die selektiv nur das Source/Drain-Kontaktmaterial 130 angreift Durch eine solche Höhenverringerung erstreckt sich die Gate-Struktur 120, 122 weiter von der Schicht 110 als die Source/Drain-Kontakte 130, wodurch eine Ausnehmung 132 erzeugt wird, wie in den 6B - 6D gezeigt.
  • Die 7A - 7D zeigen die gleichen Ansichten wie die oben erwähnten 1A - 1D. Wie in den 7A bis 7D gezeigt, bilden diese Verfahren Kappen 134 (z. B. Siliziumkohlenstoff usw.) auf den Source/Drain-Strukturen 118 in solchen Aussparungen 132 unter Verwendung von Abscheidungs- oder Wachstumsprozessen, die möglicherweise von Planarisierungsprozessen, beispielsweise chemisch-mechanischem Polieren, gefolgt werden (CMP).
  • Die 8A - 8B zeigen die gleichen Ansichten wie die 1A - 1B, die oben erwähnt wurden, und Ansichten, die den 1C und 1D entsprechen, sind nicht dargestellt, da solche Strukturen bei der in den 8A - 8B gezeigten Verarbeitung nicht betroffen sind. Wie in den 8A - 8B gezeigt, strukturieren die hierin beschriebenen Verfahren nach dem Bilden der Kappen 134 eine Maske 138 (z. B. photolithographisch). Ein oder mehrere Materialentfernungsprozesse (z. B. Ätzen usw.) werden verwendet, um Material durch die Öffnungen in der Maske 138 zu entfemen, um eine Vertiefung oder einen „Schnitt“ 140 in einer oder mehreren der Gate-Leiterstrukturen 120, 122 zu erzeugen. Dies wird entfernt der Abschnitt der Gate-Struktur 120, 122, der sich über die Kanalbereiche der Finnen hinaus erstreckt (zwischen diesen liegt). Die Kappen 134 schützen die Source/Drain-Kontakte 130 während des Prozesses des Entfernens des Abschnitts der Gate-Struktur 120, 122, der sich über den Kanalbereich hinaus erstreckt.
  • Eine solche in den 8A - 8B gezeigte Verarbeitung entfernt alle Gate-Leiterstrukturen 120, 122 bis zur Isolatorschicht 104, die die Isolatorschicht 104 freilegt. Dieser Prozess kann auch Teile der Isolatorschicht 112 und der Source/Isolierschicht entfernen. Drain-Kappen 134. Man beachte, dass Ätzprozesse solche unterschiedlichen Materialien 112, 134 usw. mit unterschiedlichen Geschwindigkeiten entfernen können, wodurch eine T-förmige Schnittöffnung 140 mit einem unebenen oberen Abschnitt (wo sich die Isolatorschicht 112 und die Source/Drain-Kappen 134 befinden, erzeugt wird unterschiedlich tief eingelassen, relativ zur Finne 110).
  • Die 9A - 9B zeigen die gleichen Ansichten wie die 1A - 1B, die oben erwähnt wurden, und Ansichten, die den 1C und 1D entsprechen, sind nicht dargestellt, da solche Strukturen bei der in den 9A - 9B gezeigten Verarbeitung nicht betroffen sind. Wie in den 9A - 9B gezeigt ist, scheidet diese Verarbeitung einen Isolator ab oder bildet einen Isolator, um eine Gate-Schnitt-Struktur 142 zu bilden (z. B. einen Isolator, der sich vollständig durch die Gate-Struktur 120, 122 zur Isolatorschicht 104 erstreckt), der den betroffenen Gate-Leiter 120 teilt in getrennte Abschnitte, wodurch effektiv zwei unterschiedliche und elektrisch getrennte Gate-Leiter erzeugt werden, die durch einen elektrischen Isolator unterteilt sind.
  • Die 10A - 10B zeigen die gleichen Ansichten wie die 9A - 9B, wobei die Maske 138 entfernt ist. 10C ist eine Wiederholung von 7C und ist umfassen, um die Position der Kanalbereiche 102 zu zeigen. Die in 10A bis 10C gezeigte Gate-Schnitt-Struktur 142 unterbricht den Abschnitt der Gate-Struktur 120, 122, der sich darüber hinaus erstreckt Die Gate-Schnitt-Struktur 142 isoliert somit elektrisch einen Abschnitt der Gate-Struktur 120, 122, der sich auf einer Seite der Gate-Schnitt-Struktur 142 (z. B. ein erstes Gate) befindet, von einem anderen Abschnitt der Gate-Struktur 120, 122, die sich auf der anderen Seite der Gate-Schnitt-Struktur 142 befindet (z. B. ein zweites Gate).
  • Wie auch in 10B gezeigt ist, weist die Gate-Schnitt-Struktur 142 eine T-Form, wenn sie im Querschnitt in einer Ausrichtung parallel zu den Finnen 110 betrachtet wird. Daher hat die T-förmige Gate-Schnitt-Struktur 142 einen unteren Abschnitt 142 Sie erstrecken sich bis zur oberen Oberfläche des Isolators 104 und einen größeren (oder breiteren) oberen Abschnitt 144, 146 distal vom Isolator 104 (der untere Abschnitt 142 befindet sich zwischen dem Isolator 104 und dem oberen Abschnitt 144, 146). Der obere Abschnitt 144, 146 der Gate-Schnitt-Struktur 142 umfasst (in der ersten Orientierung orientierte) Erweiterungen, die die Oberseite der T-Form bilden. Die Erweiterungen erstrecken sich in einer Richtung parallel zu der Länge der Finnen 110 (jeweils zu jeder der seitlich benachbarten Gate-Strukturen 120, 122), und zwar in einem Abstand von der Gate-Schnitt-Struktur 142, der geringer ist als ein Abstand zwischen benachbarten Gate-Strukturen 120, 122 (z.B. können sich die Erweiterungen 144, 146 um 25%, 33%, 50%, 75% des Weges zu der am weitesten seitlich benachbarten Gate-Struktur 120, 122 erstrecken).
  • Insbesondere erstreckt sich eine erste Erweiterung 146 des oberen Abschnitts 144, 146 der Gate-Schnitt-Struktur 142 in eine der Kappen 134 an den Source/Drain-Kontakten 130 an einer ersten Seite der Gate-Schnitt-Struktur 142, und a Die zweite Erweiterung 144 des oberen Abschnitts 144, 146 der Gate-Schnitt-Struktur 142 erstreckt sich in den Zwischen-Gate-Isolator auf einer zweiten Seite der Gate-Schnitt-Struktur 142 (gegenüber der ersten Seite der Gate-Schnitt-Struktur 142).
  • Die erste Erweiterung 146, die sich in eine der Kappen 134 erstreckt, ist jedoch dünner (in einer Richtung senkrecht zur oberen Schicht der Finnen 110) als die zweite Erweiterung 144, die sich in den Zwischen-Gate-Isolator hinein erstreckt. Anders ausgedrückt weisen die erste Erweiterung 146 und die zweite Erweiterung 144 distal zu dem Isolator 104 obere Oberflächen auf, die koplanar sind (z. B. innerhalb einer ersten Ebene liegen), während die erste Erweiterung 146 eine erste Bodenfläche gegenüber den oberen Oberflächen in einer zweiten Ebene aufweist, die sich von der ersten Ebene unterscheidet. Die zweite Erweiterung 144 weist eine zweite Bodenfläche gegenüber den oberen Oberflächen in einer dritten Ebene auf, die sich von der ersten Ebene und der zweiten Ebene unterscheidet. Der Abstand zwischen der ersten Bodenfläche und den oberen Flächen ist geringer als der Abstand zwischen der zweiten Bodenfläche und den oberen Flächen.
  • In Übereinstimmung mit den unterschiedlich dicken Erweiterungen des oberen Abschnitts 144, 146 der Gate-Schnitt-Struktur 142 erstreckt sich ein erster Seitenwandabstandshalter 108B (das heißt auf dem unteren Abschnitt 142 der ersten Seite der Gate-Schnitt-Struktur 142) zu einem ersten Abstand, der weiter von dem Isolator 104 relativ zu dem zweiten Abstand entfernt ist, ein zweiter Seitenwandabstandshalter 108A (der sich an dem unteren Abschnitt 142 der zweiten Seite der Gate-Schnitt-Struktur 142 befindet) erstreckt sich vom Isolator 104.
  • 11A zeigt die gleichen Ansichten wie 1A, 11B ist eine konzeptionelle schematische Querschnittsansicht des Querschnitts entlang derselben entlang der Linie X1-X1 in 11A und 11C ist ein konzeptionelles schematisches Querschnittsdiagramm entlang der Linie X2 -X2 in 11A. Man beachte, dass 11A die Finnen 110 durch die darüberliegenden Strukturen zeigt, um die Positionen der Finnen 110 zu zeigen, aber gestrichelte Linien verwenden, um eine solche durchsichtige Ansicht anzuzeigen.
  • In den 11A - 11C wird eine dielektrische Zwischenschicht (ILD) 150 abgeschieden oder aufgewachsen und Durchgangsöffnungen werden durch die ILD 150 strukturiert. Diese Durchgangsöffnungen werden anschließend mit Leitern gefüllt, um Durchkontaktierungen einschließlich Source/Drain-Durchkontaktierungen 152 (11A und 11B) und Gate-Kontakte 154 (11A und 11C) zu erzeugen. Wie in 11C zu sehen ist, ist der elektrische Gate-Leiter 120A durch die Gate-Schnitt-Struktur 142 (11A) durchtrennt und elektrisch inaktiv. Dies ermöglicht, dass zwei Transistoren 156, 158 jeweils Source/Drains 118, Kanal 102 und Gate 120 umfassen, die durch den elektrisch inaktiven Gate-Leiter 120A elektrisch voneinander isoliert sind.
  • Daher erzeugt eine solche Verarbeitung beispielhafte Strukturen (von denen eine in den 11A - 11C gezeigt ist), die parallele Finnen 110 (z. B. eine Schicht oder ein Substrat) umfassen, die sich von einem unteren Material (in einer ersten Orientierung), Source/Drain, erstrecken Strukturen 118 in oder an den Finnen 110, wo sich ein Kanalbereich 102 der Finnen 110 zwischen den Source/Drain-Strukturen 118 befindet. Parallele Gate-Strukturen 120, 122 schneiden die Finnen 110 (in einer zweiten Orientierung senkrecht zur ersten Orientierung) und parallele Source/Drain-Kontakte 130 (in der zweiten Orientierung) befinden sich zwischen den Gate-Strukturen 120, 122. Die Source/Drain-Kontakte 130 sind diskontinuierlich und werden durch einen Zwischen-Gate-Isolator 112 unterbrochen. Ferner befinden sich die Kappen 134 auf dem Source/Drain Kontakte 130 zwischen den Gate-Strukturen 120, 122 (z. B. liegen die Source/Drain-Kontakte 130 zwischen den Kappen 134 und der Finnenschicht). Auch eine Gate-Schnitt-Struktur 142 unterbricht mindestens eine der Gate-Strukturen 120, 122. Die Kappen 134 können ein von der Gate-Schnitt-Struktur 142 verschiedenes Isolatormaterial sein.
  • Eine solche Gate-Schnitt-Struktur 142 unterbricht ein erstes Gate 120A, das sich zwischen dem zweiten und dem dritten Gate (der Gate-Strukturen 120, 122) befindet. Die entsprechende Kappe 134 und der Source/Drain-Kontakt 130 befinden sich zwischen dem ersten Gate und dem zweiten Gate, und der Zwischen-Gate-Isolator 122 befindet sich zwischen dem ersten Gate und dem dritten Gate (wo sich die Gate-Sperrstruktur 142 befindet).
  • Wie in 12 in Form eines Flussdiagramms gezeigt, strukturieren beispielhafte Verfahren hierin eine erste Materialschicht zu Finnen in Gegenstand 202 und solche Finnen weisen eine obere Oberfläche auf, die manchmal als Schicht oder Substrat bezeichnet wird. Diese Finnenschicht kann ein Halbleiterkanalbereich sein oder haben. In Punkt 204 bildet eine solche Verarbeitung eine längliche Opferstruktur, die sich über einen solchen Kanalbereich der Schicht erstreckt. In Punkt 206 sind Seitenwandabstandshalter auf der länglichen Opferstruktur ausgebildet.
  • Anschließend bilden diese Verfahren in Punkt 208 Source/Drain-Strukturen in und/oder auf der Schicht auf gegenüberliegenden Seiten der verlängerten Opferstruktur. Die Source/Drain-Strukturen werden durch die Abstandhalter selbstausgerichtet. Zwischen den Gate-Isolatoren werden in Punkt 210 über den Source/Drains gebildet. Diese Verfahren ersetzen die verlängerte Opferstruktur durch eine Gate-Struktur in Artikel 212 (die einen Gate-Leiter über dem Kanalbereich und einen Stapelisolator auf dem Gate-Leiter umfassen kann). Die Verarbeitung in Punkt 212 kann das Entfernen der verlängerten Opferstruktur, das Ausbilden eines Gateisolators (Gateoxid) auf dem Kanalbereich und das Abscheiden des Gate-Leiters und des Gatestapelisolators umfassen. Wie oben erwähnt, haben sowohl die Gate-Struktur als auch die verlängerte Opferstruktur, die sie ersetzt, Zwischen-Finnen-Abschnitte, die sich über den Kanalbereich hinaus erstrecken und zwischen den Finnen liegen.
  • Ferner bilden in Punkt 214 solche Verfahren Source/Drain-Kontakte auf den Source/Drain-Strukturen auf gegenüberliegenden Seiten der Gate-Struktur. Die Seitenwandabstandshalter an der Gate-Struktur isolieren die Gate-Struktur elektrisch von den Source/Drain-Kontakten. Die längliche Opferstruktur, die Gate-Struktur und die Source/Drain-Kontakte sind auch längliche Strukturen, die sich in einer „ersten“ Orientierung oder Richtung erstrecken, während die durch die Finne gebildete Schicht und die Source/Drain-Strukturen in/auf der Schicht quer über den Kanalbereich in einer zweiten Ausrichtung ausgerichtet sind, die senkrecht zur ersten Ausrichtung liegt. Ferner erstreckt sich der Abschnitt der Gate-Struktur, der sich über den Kanalbereich hinaus erstreckt und zwischen den Finnen liegt, von dem Kanalbereich in der ersten Orientierung.
  • In Punkt 216 reduzieren diese Verfahren die Höhe der Source/Drain-Kontakte (so dass sich die Gate-Struktur weiter von der Schicht erstreckt als die Source/Drain-Kontakte), wodurch eine Aussparung erzeugt wird. Dies ermöglicht es diesen Verfahren, Kappen auf den Source/Drain-Strukturen in solchen Aussparungen in Punkt 218 zu bilden.
  • Nach dem Bilden dieser Kappen in Punkt 218 bilden die hierin beschriebenen Verfahren in Punkt 220 eine Gate-Schnitt-Struktur (z. B. einen Isolator, der sich vollständig durch die Gate-Struktur erstreckt). Die in Punkt 220 gebildete Gate-Schnitt-Struktur unterbricht den Abschnitt des Gates Struktur, die sich über den Kanalbereich hinaus erstreckt und zwischen den Finnen liegt. Der Prozess des Bildens der Gate-Schnitt-Struktur in Punkt 220 umfasst Prozesse zum Entfernen des Abschnitts der Gate-Struktur, der sich über den Kanalbereich hinaus erstreckt, um eine Schnittaussparung zu erzeugen, und Bilden eines Schnittisolators in der Schnittaussparung. Die Kappen schützen die Source/Drain-Struktur während des Prozesses des Entfernens des Abschnitts der Gate-Struktur, der sich über den Kanalbereich hinaus erstreckt. Der in Element 220 ausgebildete Schnittisolator isoliert einen Teil der Gate-Struktur elektrisch von einem anderen Teil der Gate-Struktur.
  • Die hier verwendete Terminologie dient nur der Beschreibung bestimmter Ausführungsformen und soll das Vorstehende nicht einschränken. Wie hier verwendet, sollen die Singularformen „ein“, „eine“ und „der/die/das“ auch die Pluralformen einschließen, sofern der Kontext nicht eindeutig etwas anderes angibt. Wie hierin verwendet, werden Begriffe wie „rechts“, „links“, „vertikal“, „horizontal“, „oben“, „unten“, „oben“, „unten“, „unter“, „unter“, „Unter“, „, „über“, „überlagern“, „parallel“, „senkrecht“ usw. sind relative Positionen zu verstehen, wie sie ausgerichtet und in den Zeichnungen dargestellt sind (sofern nicht anders angegeben) und Begriffe wie „Berühren“, „In direktem Kontakt“, „aneinander stoßen“, „direkt benachbart zu“, „unmittelbar angrenzend an“ usw. sollen anzeigen, dass mindestens ein Element ein anderes Element physisch berührt (ohne andere Elemente, die die beschriebenen Elemente trennen). Der Begriff „lateral“ wird hier verwendet, um die relativen Positionen von Elementen zu beschreiben und insbesondere um anzuzeigen, dass ein Element auf der Seite eines anderen Elements positioniert ist, im Gegensatz zu über oder unter dem anderen Element, da diese Elemente ausgerichtet und dargestellt sind in den Zeichnungen. Beispielsweise befindet sich ein Element, das seitlich neben einem anderen Element positioniert ist, neben dem anderen Element, ein Element, das seitlich unmittelbar neben einem anderen Element positioniert ist, befindet sich direkt neben dem anderen Element, und ein Element, das ein anderes Element seitlich umgibt, ist benachbart zu den äußeren Seitenwänden des anderen Elements.
  • Hierin beschriebene Ausführungsformen können in einer Vielzahl von elektronischen Anwendungen verwendet werden, einschließlich fortschrittlicher Sensoren, Speicher/Datenspeicher, Halbleiter, Mikroprozessoren und anderen Anwendungen, ohne auf diese beschränkt zu sein. Eine resultierende Vorrichtung und Struktur, wie beispielsweise ein Chip mit integrierter Schaltung (IC), kann vom Hersteller in roher Waferform (d.h. als einzelner Wafer mit mehreren unverpackten Chips), als bloßer Chip oder in einer verpackten Form vertrieben werden. Im letzteren Fall ist der Chip in einem Einzelchip-Gehäuse (beispielsweise einem Kunststoffträger mit an einer Hauptplatine oder einem anderen Träger mit höherem Niveau befestigten Anschlüssen) oder in einem Multichip-Gehäuse (beispielsweise einem Keramikträger mit Oberflächenverbindungen und/oder vergrabenen Verbindungen) montiert. In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder anderen Signalverarbeitungsvorrichtungen als Teil entweder eines (a) eines Zwischenprodukts, beispielsweise einer Hauptplatine, oder (b) eines Endprodukts integriert. Das Endprodukt kann ein beliebiges Produkt sein, das integrierte Schaltungschips umfasst, von Spielzeug und anderen Low-End-Anwendungen bis zu hochentwickelten Computerprodukten mit einem Display, einer Tastatur oder einem anderen Eingabegerät und einem zentralen Prozessor.
  • Eine Bezugnahme auf ein Element im Singular soll nicht „ein und nur ein“ bedeuten, sofern nicht ausdrücklich angegeben, sondern „ein oder mehrere“.

Claims (20)

  1. Vorrichtung, umfassend: parallele Finnen (110), die sich von einer Schicht in einer ersten Orientierung erstrecken; parallele Gate-Strukturen (120, 122), die die Finnen (110) in einer zweiten Orientierung senkrecht zur ersten Orientierung schneiden; parallele Source/Drain-Kontakte (130) in der zweiten Orientierung zwischen den Gate-Strukturen (120, 122), wobei die Source/Drain-Kontakte (130) diskontinuierlich ist sind und durch einen Zwischen-Gate-Isolator (112) unterbrochen werden; Kappen (134) an den Source/Drain-Kontakten (130) zwischen den Gate-Strukturen (120, 122), wobei sich die Source/Drain-Kontakte (130) zwischen den Kappen (134) und der Schicht befinden; und eine Gate-Schnitt-Struktur (142), die mindestens eine der Gate-Strukturen (120, 122) unterbricht, wobei die Gate-Schnitt-Struktur (142) einen unteren Abschnitt, der sich zu der Schicht erstreckt, und einen oberen Abschnitt aufweist, so dass der untere Abschnitt zwischen der Schicht und dem oberen Abschnitt liegt, wobei der obere Abschnitt der Gate-Schnitt-Struktur (142) Erweiterungen umfasst, die in der ersten Orientierung ausgerichtet sind, und wobei sich die Erweiterungen des oberen Abschnitts der Gate-Schnitt-Struktur (142) in mindestens eine der Kappen (134) an den Source/Drain-Kontakten (130) erstrecken.
  2. Vorrichtung nach Anspruch 1, wobei sich eine erste Erweiterung (146) der Erweiterungen des oberen Abschnitts der Gate-Schnitt-Struktur (142) in eine der Kappen (134) auf einer ersten Seite der Gate-Schnitt-Struktur (142) erstreckt, und wobei sich eine zweite Erweiterung (144) der Erweiterungen des oberen Abschnitts der Gate-Schnitt-Struktur (142) auf einer zweiten Seite der Gate-Schnitt-Struktur (142) gegenüber der ersten Seite der Gate-Schnitt-Struktur (142) in den Zwischen-Gate-Isolator (112) erstreckt.
  3. Vorrichtung nach Anspruch 2, wobei die erste Erweiterung (146) und die zweite Erweiterung (144) obere Oberflächen in einer ersten Ebene aufweisen, wobei die erste Erweiterung (146) eine erste Bodenfläche gegenüber den oberen Oberflächen in einer zweiten Ebene aufweist, die sich von der ersten Ebene unterscheidet, wobei die zweite Erweiterung (144) eine zweite Bodenfläche gegenüber den oberen Oberflächen in einer dritten Ebene aufweist, die sich von der ersten Ebene und der zweiten Ebene unterscheidet, und wobei der Abstand zwischen der ersten Bodenfläche und den oberen Oberflächen geringer ist als der Abstand zwischen der zweiten Bodenfläche und den oberen Oberflächen, so dass die erste Erweiterung (146), die sich in eine der Kappen (134) erstreckt, in einer Richtung senkrecht zur Schicht dünner ist als die zweite Erweiterung (144), die sich in den Zwischen-Gate-Isolator (112) erstreckt.
  4. Vorrichtung nach Anspruch 2, ferner umfassend einen ersten Seitenwandabstandshalter (108B) an dem unteren Abschnitt der ersten Seite der Gate-Schnitt-Struktur (142); und einen zweiten Seitenwandabstandshalter (108A) an dem unteren Abschnitt der zweiten Seite der Gate-Schnitt-Struktur (142), wobei sich Seitenwandabstandshalter (108B) weiter von einem darunter liegenden Isolator nach oben erstreckt als der zweite Seitenwandabstandshalter (108A) von dem darunterliegenden Isolator.
  5. Vorrichtung nach Anspruch 2, wobei die Gate-Schnitt-Struktur (142) ein erstes Gate der Gate-Strukturen (120, 122) unterbricht, das sich zwischen einem zweiten Gate der Gate-Strukturen (120, 122) und einem dritten Gate der Gate-Strukturen (120, 122) befindet. wobei sich die eine der Kappen (134) und einer der Source/Drain-Kontakte (130) zwischen dem ersten Gate und dem zweiten Gate befindet, wo sich die Gate-Schnitt-Struktur (142) befindet, und wobei sich der erste der Zwischen-Gate-Isolator (112) zwischen dem ersten Gate und dem dritten Gate befindet, wo sich die Gate-Schnitt-Struktur (142) befindet.
  6. Vorrichtung nach Anspruch 1, wobei sich die Erweiterungen der Gate-Schnitt-Struktur (142) um einen Abstand von der Gate-Schnitt-Struktur (142) erstrecken, der geringer ist als eine Entfernung zwischen den Gate-Strukturen (120, 122).
  7. Vorrichtung nach Anspruch 1, wobei die Kappen (134) ein von der Gate-Schnitt-Struktur (142) verschiedenes Isolatormaterial aufweisen.
  8. Verfahren, umfassend: ein Bilden von Source/Drain-Strukturen auf gegenüberliegenden Seiten eines Kanalbereichs (102) einer Schicht; ein Bilden einer Gate-Struktur (120, 122) über dem Kanalbereich (102) der Schicht, wobei die Gate-Struktur (120, 122) einen Abschnitt umfasst, der sich über den Kanalbereich (102) hinaus erstreckt; ein Bilden von Source/Drain-Kontakten (130) auf den Source/Drain-Strukturen auf gegenüberliegenden Seiten der Gate-Struktur; ein Bilden von Kappen (134) auf den Source/Drain-Kontakten (130); nach dem Bilden der Kappen (134), ein Bilden einer Gate-Schnitt-Struktur (142), die den Abschnitt der Gate-Struktur (120, 122) unterbricht, der sich über den Kanalbereich (102) hinaus erstreckt; und nach dem Bilden der Gate-Schnitt-Struktur (142) ein Bilden einer dielektrischen Zwischenschicht (150) über der Gate-Struktur (120, 122) und den Kappen (134).
  9. Verfahren nach Anspruch 8, wobei das Bilden der Gate-Schnitt-Struktur (142) umfasst: ein Entfernen des Abschnitts der Gate-Struktur (120, 122), der sich über den Kanalbereich (102) hinaus erstreckt, um eine Aussparung zu erzeugen; und ein Bilden eines Schnittisolators in der Aussparung.
  10. Verfahren nach Anspruch 9, wobei der Schnittisolator einen Abschnitt der Gate-Struktur elektrisch von einem anderen Abschnitt der Gate-Struktur (120, 122) isoliert.
  11. Verfahren nach Anspruch 9, wobei die Kappen (134) die Source/Drain-Kontakte (130) während des Entfemens des Abschnitts der Gate-Struktur (120, 122) schützen, der sich über den Kanalbereich (102) hinaus erstreckt.
  12. Verfahren nach Anspruch 8, wobei sich die Gate-Struktur (120, 122) in einer ersten Orientierung erstreckt, wobei die Source/Drain-Strukturen in einer zweiten Orientierung, welche senkrecht zu der ersten Orientierung ist, über den Kanalbereich (102) zueinander ausgerichtet sind und wobei der Abschnitt der Gate-Struktur (120, 122), der sich über den Kanalbereich (102) hinaus erstreckt, sich vom Kanalbereich (102) in der ersten Orientierung erstreckt.
  13. Verfahren nach Anspruch 8, ferner umfassend ein Bilden von Abstandhaltern (108A, 108B) auf einer länglichen Opferstruktur (106) über einen Kanalbereich (102) einer Schicht vor dem Bilden der Source/Drain-Strukturen, wobei die Source/Drain-Strukturen durch die Abstandshalter (108A, 108B) selbstausgerichtet sind.
  14. Verfahren nach Anspruch 8, wobei sich die Gate-Struktur (120, 122) in einer ersten Orientierung erstreckt und wobei die Schicht eine Finnenstruktur (110) umfasst, die sich in einer zweiten Orientierung senkrecht zu der ersten Orientierung erstreckt.
  15. Verfahren, umfassend: ein Bilden einer länglichen Opferstruktur (106), die sich über einen Kanalbereich (102) einer Schicht erstreckt; ein Bilden von Source/Drain-Strukturen auf der Schicht auf gegenüberliegenden Seiten der länglichen Opferstruktur (106); ein Ersetzen der länglichen Opferstruktur (106) durch eine Gate-Struktur (120, 122), wobei die Gate-Struktur (120, 122) einen Abschnitt umfasst, der sich über den Kanalbereich (102) hinaus erstreckt; ein Bilden von Source/Drain-Kontakten (130) auf den Source/Drain-Strukturen auf gegenüberliegenden Seiten der Gate-Struktur (120, 122); ein Verringern einer Höhe der Source/Drain-Kontakte (130) derart, dass sich die Gate-Struktur (120, 122) weiter von der Schicht erstreckt als die Source/Drain-Kontakte (130); ein Bilden von Kappen (134) auf den Source/Drain-Kontakten (130); nach dem Bilden der Kappen (134), ein Bilden einer Gate-Schnitt-Struktur (142), die den Abschnitt der Gate-Struktur (120, 122) unterbricht, der sich über den Kanalbereich (102) hinaus erstreckt; und nach dem Bilden der Gate-Schnitt-Struktur (142) ein Bilden einer dielektrischen Zwischenschicht (150) über der Gate-Struktur (120, 122) und den Kappen (134).
  16. Verfahren nach Anspruch 15, wobei das Bilden der Gate-Schnitt-Struktur (142) umfasst: ein Entfernen des Abschnitts der Gate-Struktur (120, 122), der sich über den Kanalbereich (102) hinaus erstreckt, um eine Aussparung zu erzeugen; und ein Bilden eines Schnittisolators in der Aussparung.
  17. Verfahren nach Anspruch 16, wobei der Schnittisolator einen Abschnitt der Gate-Struktur (120, 122) elektrisch von einem anderen Abschnitt der Gate-Struktur (120, 122) isoliert.
  18. Verfahren nach Anspruch 16, wobei die Kappen (134) die Source/Drain-Kontakte (130) während des Entfemens des Abschnitts der Gate-Struktur (120, 122) schützen, der sich über den Kanalbereich (102) hinaus erstreckt.
  19. Verfahren nach Anspruch 15, wobei sich die Gate-Struktur (120, 122) in einer ersten Orientierung erstreckt, wobei die Source/Drain-Strukturen in einer zweiten Orientierung, welche senkrecht zu der ersten Orientierung ist, über den Kanalbereich (102) zueinander ausgerichtet sind und wobei der Abschnitt der Gate-Struktur (120, 122), der sich über den Kanalbereich (102) hinaus erstreckt, sich vom Kanalbereich (102) in der ersten Orientierung erstreckt.
  20. Verfahren nach Anspruch 15, femer umfassend ein Bilden von Abstandshaltern (108A, 108B) auf der länglichen Opferstruktur (106) vor dem Bilden der Source/Drain-Strukturen, wobei die Source/Drain-Strukturen durch die Abstandshalter (108A, 108B) selbstausgerichtet sind.
DE102019208487.7A 2018-07-11 2019-06-12 Vorrichtung und Verfahren mit Verwenden von Kappen auf Source/Drain-Kontakten während eines Gate-Schnitts Active DE102019208487B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/032,108 US10522538B1 (en) 2018-07-11 2018-07-11 Using source/drain contact cap during gate cut
US16/032,108 2018-07-11

Publications (2)

Publication Number Publication Date
DE102019208487A1 DE102019208487A1 (de) 2020-01-16
DE102019208487B4 true DE102019208487B4 (de) 2022-07-07

Family

ID=69057764

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102019208487.7A Active DE102019208487B4 (de) 2018-07-11 2019-06-12 Vorrichtung und Verfahren mit Verwenden von Kappen auf Source/Drain-Kontakten während eines Gate-Schnitts

Country Status (3)

Country Link
US (1) US10522538B1 (de)
DE (1) DE102019208487B4 (de)
TW (1) TWI702724B (de)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130015529A1 (en) 2011-07-15 2013-01-17 Huicai Zhong Semiconductor device structure and method for manufacturing the same
US20150236106A1 (en) 2014-02-20 2015-08-20 Globalfoundries Inc. Method for creating self-aligned transistor contacts
US20180182757A1 (en) 2016-12-22 2018-06-28 Globalfoundries Inc. Tall single-fin fin-type field effect transistor structures and methods

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8377795B2 (en) 2009-02-12 2013-02-19 International Business Machines Corporation Cut first methodology for double exposure double etch integration
US9064932B1 (en) 2014-05-02 2015-06-23 Globalfoundries Inc. Methods of forming gate structures by a gate-cut-last process and the resulting structures
US9490129B2 (en) * 2014-05-08 2016-11-08 GlobalFoundries, Inc. Integrated circuits having improved gate structures and methods for fabricating same
US9373641B2 (en) 2014-08-19 2016-06-21 International Business Machines Corporation Methods of forming field effect transistors using a gate cut process following final gate formation
KR102217246B1 (ko) 2014-11-12 2021-02-18 삼성전자주식회사 집적회로 소자 및 그 제조 방법
TWI652824B (zh) 2015-04-13 2019-03-01 聯華電子股份有限公司 半導體結構及製程
US9577036B1 (en) 2015-11-12 2017-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET isolation structure and method for fabricating the same
US9773879B2 (en) * 2015-11-30 2017-09-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and a method for fabricating the same
US20170358585A1 (en) * 2016-06-14 2017-12-14 Globalfoundries Inc. Method, apparatus and system for fabricating self-aligned contact using block-type hard mask
US9882048B2 (en) 2016-06-30 2018-01-30 International Business Machines Corporation Gate cut on a vertical field effect transistor with a defined-width inorganic mask
US10083961B2 (en) * 2016-09-07 2018-09-25 International Business Machines Corporation Gate cut with integrated etch stop layer
US11276767B2 (en) * 2017-03-15 2022-03-15 International Business Machines Corporation Additive core subtractive liner for metal cut etch processes
US9818836B1 (en) 2017-04-13 2017-11-14 Globalfoundries Inc. Gate cut method for replacement metal gate integration
US20190067115A1 (en) * 2017-08-23 2019-02-28 Globalfoundries Inc. Gate cut method for replacement metal gate
US10236213B1 (en) * 2018-03-12 2019-03-19 Globalfoundries Inc. Gate cut structure with liner spacer and related method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130015529A1 (en) 2011-07-15 2013-01-17 Huicai Zhong Semiconductor device structure and method for manufacturing the same
US20150236106A1 (en) 2014-02-20 2015-08-20 Globalfoundries Inc. Method for creating self-aligned transistor contacts
US20180182757A1 (en) 2016-12-22 2018-06-28 Globalfoundries Inc. Tall single-fin fin-type field effect transistor structures and methods

Also Published As

Publication number Publication date
US10522538B1 (en) 2019-12-31
TWI702724B (zh) 2020-08-21
US20200020687A1 (en) 2020-01-16
TW202006950A (zh) 2020-02-01
DE102019208487A1 (de) 2020-01-16

Similar Documents

Publication Publication Date Title
DE102018218518B4 (de) Epitaktische Strukturen in komplementären Feldeffekttransistoren
DE102017114427B4 (de) Verfahren zur Herstellung von Trennelementen für Halbleiterstrukturen
DE102013101113B4 (de) Leistungs-MOS-Transistor und Verfahren zu dessen Herstellung
DE112012003231B4 (de) Halbleiterstruktur und verfahren zu deren herstellung
DE102017123950B4 (de) Finfet-bauelement und verfahren zur herstellung desselben
DE112014007341B4 (de) GaN-TRANSISTOREN MIT POLYSILIZIUMSCHICHTEN ZUR BILDUNG VON ZUSÄTZLICHEN KOMPONENTEN UND VERFAHREN ZU DEREN HERSTELLUNG
DE102013106621B3 (de) Finnenform für Feldeffekttransistoren und Verfahren zu deren Bildung
DE102019207381B4 (de) Unterschiedliche untere und obere Abstandshalter für einen Kontakt
DE102014019360B4 (de) Halbleiterstruktur und ihr herstellungsverfahren
DE102019118385B4 (de) Herstellungsverfahren für eine halbleitervorrichtung
DE102019215248B4 (de) Finfet mit isolierenden schichten zwischen dem gate und source/drain-kontakten sowie verfahren zu seiner herstellung
DE102012214077A1 (de) Integrierte Schaltungen mit abstehenden Source- und Drainbereichen und Verfahren zum Bilden integrierter Schaltungen
DE102015108690A1 (de) Halbleitervorrichtung, die gratstrukturen umfasst, und herstellungsverfahren
DE112011105702T5 (de) Source-/Drain-Kontakte für nicht planare Transistoren
DE102014204114A1 (de) Transistor mit einer Gateelektrode, die sich rund um ein oder mehrere Kanalgebiete erstreckt
DE102016119021B4 (de) Dummy-MOL-Entfernung zur Leistungsverbesserung
DE112020005848T5 (de) Halbleiterbauelement, verfahren zum herstellen eines halbleiterbauelements und elektronische einrichtung mit diesem halbleiterbauelement
DE102011004922A1 (de) Erhöhte Integrität von Metallgatestapeln mit großem ε durch Abdecken von STI-Gebieten
DE102019206113A1 (de) Feldeffekttransistoren mit multiplen Gatelängen
DE102021134457A1 (de) Verfahren und strukturen zum kontaktieren des abschirmleiters in einer halbleitervorrichtung
DE102019122443A1 (de) Transistoren mit Halbleiter-Stapelschichten als Kanäle
DE102019009394B4 (de) Isolation von source-drain-regionen zweier muti-gate-transistoren in dichter anordnung
DE102020120658A1 (de) Transistorgates und Verfahren zu deren Herstellung
DE102016118207A1 (de) Halbleitervorrichtung und verfahren zu ihrer herstellung
DE102019208487B4 (de) Vorrichtung und Verfahren mit Verwenden von Kappen auf Source/Drain-Kontakten während eines Gate-Schnitts

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R081 Change of applicant/patentee

Owner name: GLOBALFOUNDRIES U.S. INC., SANTA CLARA, US

Free format text: FORMER OWNER: GLOBALFOUNDRIES INC., GRAND CAYMAN, KY

R082 Change of representative

Representative=s name: GRUENECKER PATENT- UND RECHTSANWAELTE PARTG MB, DE

R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R020 Patent grant now final