CN113421869B - 半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供了一种半导体器件及其制造方法，所述半导体器件的制造方法包括：提供承载片和器件晶圆，器件晶圆包括SOI衬底，SOI衬底包括自下向上的下层衬底、绝缘埋层和半导体层，器件晶圆中的第一通孔插塞结构经半导体层和绝缘埋层延伸至至少与下层衬底接触；将器件晶圆的正面键合于承载片上；于下层衬底中开设开口，开口至少暴露出第一通孔插塞结构的与下层衬底接触的表面；以及，填充第二绝缘介质层于开口中，以使得第一通孔插塞结构与下层衬底之间绝缘。本发明能够避免导致半导体层中的器件与下层衬底之间短路，从而避免导致半导体器件失效。
Description
技术领域
本发明涉及半导体集成电路制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
绝缘体上半导体(SOI)结构包含下层衬底、绝缘埋层和上层半导体层，根据在绝缘埋层上的上层半导体层的厚度不同，将绝缘体上半导体结构分为薄膜全耗尽结构FD-SOI和厚膜部分耗尽结构PD-SOI。其中，FD-SOI结构与PD-SOI结构相比，由于具有良好的等比例缩小特性、近于理想的亚阈摆幅、高跨导以及浮体效应较小等突出优点，在高速、低压、低功耗模拟电路、数模混合电路等应用方面受到了人们的特别重视。
但是，在FD-SOI结构中，很容易发生通孔插塞结构从上层半导体层向下延伸至下层衬底中而导致上层半导体层中的器件与下层衬底短路的情况。举例如下：
1)参阅图1a，FD-SOI结构包括自下向上的下层衬底11、绝缘埋层12和上层半导体层13，上层半导体层13中形成有浅沟槽隔离结构133围成的有源区，上层半导体层13上覆盖有绝缘介质层14，绝缘介质层14中形成有栅极结构141，栅极结构141两侧的有源区中分别形成有源极区131和漏极区132，在刻蚀绝缘介质层14以形成用于填充通孔插塞结构15的通孔(未图示)时，由于上层半导体层13和绝缘埋层12的厚度均太小(例如上层半导体层13的厚度仅5nm～20nm，绝缘埋层12的厚度仅10nm～50nm)，导致刻蚀无法准确的停止在上层半导体层13中，通孔很容易贯穿上层半导体层13和绝缘埋层12而进入下层衬底11中，导致通孔插塞结构15进入下层衬底11中；
2)参阅图1b，将图1a所示的FD-SOI结构与常规的非绝缘体上半导体结构(未包含上层半导体层13和绝缘埋层12)集成到同一结构中，由于非绝缘体上半导体结构中未包含上层半导体层13，则需要将非绝缘体上半导体结构中的通孔插塞结构15从绝缘介质层14中延伸至下层衬底11中，而FD-SOI结构中的通孔插塞结构15不能延伸至下层衬底11中，那么，导致在刻蚀通孔时需要停止在不同的选定层中；若FD-SOI结构和非绝缘体上半导体结构中的通孔同时形成，则会导致FD-SOI结构中的通孔贯穿上层半导体层13和绝缘埋层12而进入下层衬底11中；若FD-SOI结构和非绝缘体上半导体结构中的通孔分开不同步骤形成，则导致工艺的复杂度提升；
3)参阅图1c，与图1a所示的FD-SOI结构相比，在低于22nm的技术中，由于尺寸微缩，通孔插塞结构15会分别经过源极区131与浅沟槽隔离结构133的交界处以及经过漏极区132与浅沟槽隔离结构133的交界处，导致刻蚀形成通孔时，由于上层半导体层13和浅沟槽隔离结构133材质的差异会导致刻蚀无法准确停止在上层半导体层13中，且由于通孔的宽度减小，导致很难检测到刻蚀终点，从而更加容易导致通孔插塞结构15进入到下层衬底11中。
在图1a～图1c所示的结构中，由于FD-SOI结构中的通孔插塞结构15与源极区131和漏极区132连接，若通孔插塞结构15从绝缘介质层14经过源极区131和漏极区132而进入下层衬底11中，会导致源极区131和漏极区132与下层衬底11之间短路，进而导致半导体器件失效。
因此，如何避免贯穿上层半导体层而进入下层衬底中的通孔插塞结构导致器件短路的是目前亟需解决的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，使得能够避免贯穿半导体层和绝缘埋层而与下层衬底接触的第一通孔插塞结构导致半导体层中的器件与下层衬底之间短路，从而避免导致半导体器件失效。
为实现上述目的，本发明提供了一种半导体器件的制造方法，
提供承载片和器件晶圆，所述器件晶圆包括SOI衬底，所述SOI衬底包括自下向上的下层衬底、绝缘埋层和半导体层，所述器件晶圆中形成有至少两个第一通孔插塞结构，所述第一通孔插塞结构经所述半导体层和所述绝缘埋层延伸至至少与所述下层衬底接触；
将所述器件晶圆的正面键合于所述承载片上；
于所述下层衬底中开设开口，所述开口至少暴露出所述第一通孔插塞结构与所述下层衬底接触的表面；以及，
填充第二绝缘介质层于所述开口中，以使得所述第一通孔插塞结构与所述下层衬底之间绝缘。
可选地，所述器件晶圆还包括覆盖于所述半导体层上的第一绝缘介质层，所述半导体层中形成有浅沟槽隔离结构，所述浅沟槽隔离结构环绕的所述半导体层的区域为有源区，所述有源区上形成有栅极结构，所述第一绝缘介质层覆盖所述栅极结构，所述栅极结构两侧的有源区中分别形成有源极区和漏极区。
可选地，至少两个所述第一通孔插塞结构分别经过所述源极区和所述漏极区。
可选地，所述半导体层的厚度为5nm～20nm，所述绝缘埋层的厚度为10nm～50nm。
可选地，至少两个所述第一通孔插塞结构分别经过所述源极区和所述浅沟槽隔离结构的交界处以及经过所述漏极区和所述浅沟槽隔离结构的交界处。
可选地，所述器件晶圆包括第一器件区和第二器件区，所述SOI衬底位于所述第一器件区，所述第二器件区包括所述下层衬底；所述第二器件区中还形成有至少两个第二通孔插塞结构，所述第二通孔插塞结构延伸至至少与所述下层衬底接触。
可选地，在将所述器件晶圆键合于所述承载片上之后且于所述下层衬底中开设所述开口之前，所述半导体器件的制造方法还包括：减薄所述下层衬底。
可选地，所述半导体器件的制造方法还包括：执行解键合工艺，以去除所述承载片。
本发明还提供了一种半导体器件，包括：
器件晶圆，包括SOI衬底，所述SOI衬底包括自下向上的下层衬底、绝缘埋层和半导体层，所述器件晶圆中形成有至少两个第一通孔插塞结构，所述第一通孔插塞结构经所述半导体层和所述绝缘埋层延伸至至少与所述下层衬底接触；
开口，位于所述下层衬底中，所述开口至少暴露出所述第一通孔插塞结构的与所述下层衬底接触的表面；以及，
第二绝缘介质层，填充于所述开口中，以使得所述第一通孔插塞结构与所述下层衬底之间绝缘。
可选地，所述器件晶圆还包括覆盖于所述半导体层上的第一绝缘介质层，所述半导体层中形成有浅沟槽隔离结构，所述浅沟槽隔离结构环绕的所述半导体层的区域为有源区，所述有源区上形成有栅极结构，所述第一绝缘介质层覆盖所述栅极结构，所述栅极结构两侧的有源区中分别形成有源极区和漏极区。
可选地，至少两个所述第一通孔插塞结构分别经过所述源极区和所述漏极区。
可选地，所述半导体层的厚度为5nm～20nm，所述绝缘埋层的厚度为10nm～50nm。
可选地，至少两个所述第一通孔插塞结构分别经过所述源极区和所述浅沟槽隔离结构的交界处以及经过所述漏极区和所述浅沟槽隔离结构的交界处。
可选地，所述器件晶圆包括第一器件区和第二器件区，所述SOI衬底位于所述第一器件区，所述第二器件区包括所述下层衬底；所述第二器件区中还形成有至少两个第二通孔插塞结构，所述第二通孔插塞结构延伸至至少与所述下层衬底接触。
可选地，所述半导体器件还包括：承载片，与所述器件晶圆的正面键合。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件的制造方法，通过在下层衬底中开设至少暴露出第一通孔插塞结构的与下层衬底接触的表面的开口，并填充第二绝缘介质层于所述开口中，使得所述第一通孔插塞结构与所述下层衬底之间绝缘隔离，进而能够避免贯穿半导体层和绝缘埋层而与所述下层衬底接触的所述第一通孔插塞结构导致所述半导体层中的器件与所述下层衬底之间短路，从而避免导致半导体器件失效。
2、本发明的半导体器件，由于在下层衬底中开设有至少暴露出第一通孔插塞结构的与所述下层衬底接触的表面的开口，且所述开口中填充有第二绝缘介质层，使得所述第一通孔插塞结构与所述下层衬底之间绝缘隔离，进而能够避免贯穿所述半导体层和所述绝缘埋层而与所述下层衬底接触的所述第一通孔插塞结构导致所述半导体层中的器件与所述下层衬底之间短路，从而避免导致半导体器件失效。
附图说明
图1a～图1c是现有的FD-SOI结构的示意图；
图2是本发明一实施例的半导体器件的制造方法的流程图；
图3a～图3g是本发明实施例一的半导体器件的示意图；
图4a～图4b是本发明实施例二的半导体器件的示意图；
图5a～图5b是本发明实施例三的半导体器件的示意图。
其中，附图1a～图5b的附图标记说明如下：
11-下层衬底；12-绝缘埋层；13-上层半导体层；131-源极区；132-漏极区；133-浅沟槽隔离结构；14-绝缘介质层；141-栅极结构；15-通孔插塞结构；21-下层衬底；22-绝缘埋层；23-半导体层；231-第一源极区；232-第一漏极区；233-浅沟槽隔离结构；24-第一绝缘介质层；241-第一栅极结构；2411-第一栅极层；2412-第一侧墙；25-第一通孔插塞结构；26-金属互连层；27-第一键合层；281-图案化的光刻胶层；282-开口；28-第二绝缘介质层；31-承载片；32-第二键合层；41-第二源极区；42-第二漏极区；43-第二栅极结构；431-第二栅极层；432-第二侧墙；44-第二通孔插塞结构。
具体实施方式
为使本发明的目的、优点和特征更加清楚，以下结合附图对本发明提出的半导体器件及其制造方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明一实施例提供一种半导体器件的制造方法，参阅图2，图2是本发明一实施例的半导体器件的制造方法的流程图，所述半导体器件的制造方法包括：
步骤S1、提供承载片和器件晶圆，所述器件晶圆包括SOI衬底，所述SOI衬底包括自下向上的下层衬底、绝缘埋层和半导体层，所述器件晶圆中形成有至少两个第一通孔插塞结构，所述第一通孔插塞结构经所述半导体层和所述绝缘埋层延伸至至少与所述下层衬底接触；
步骤S2、将所述器件晶圆的正面键合于所述承载片上；
步骤S3、于所述下层衬底中开设开口，所述开口至少暴露出所述第一通孔插塞结构的与所述下层衬底接触的表面；
步骤S4、填充第二绝缘介质层于所述开口中，以使得所述第一通孔插塞结构与所述下层衬底之间绝缘。
下面参阅图3a～图3g、图4a～图4b和图5a～图5b更为详细的介绍本实施例提供的半导体器件的制造方法，图3a～图3g、图4a～图4b和图5a～图5b是半导体器件的纵向剖面示意图。
按照步骤S1，参阅图3a和图3b，提供承载片31和器件晶圆，所述器件晶圆包括SOI衬底和形成于所述SOI衬底上的第一绝缘介质层24，所述SOI衬底包括自下向上的下层衬底21、绝缘埋层22和半导体层23，所述第一绝缘介质层24覆盖于所述半导体层23上。
所述下层衬底21和所述半导体层23可由任何适当的半导体材料构成，包括但不限于：硅、锗、硅锗、硅碳化锗、碳化硅以及其他半导体，所述绝缘埋层22例如为氧化硅层。
所述第一绝缘介质层24上可形成有金属互连层26，所述金属互连层26包括绝缘材料层(未图示)以及形成于绝缘材料层中的金属互连线(未图示)。
所述承载片31可以无器件功能，仅用于承载所述器件晶圆，或者，所述承载片31的内部形成有MOS晶体管、电阻、电容以及金属互连结构等结构，所述承载片31可以是晶圆，也可以是其他基片，承载片31的材质或器件功能，在此不作限定。
所述半导体层23中形成有浅沟槽隔离结构233，所述浅沟槽隔离结构233环绕的所述半导体层23的区域为有源区，所述有源区上形成有第一栅极结构241，所述第一绝缘介质层24覆盖所述第一栅极结构241，所述第一栅极结构241两侧的有源区中分别形成有第一源极区231和第一漏极区232。
所述第一栅极结构241包括第一栅极层2411和位于所述第一栅极层2411侧壁上的第一侧墙2412。
所述沟槽隔离结构233的底面与所述绝缘埋层22接触或不接触，所述沟槽隔离结构233的顶面齐平、略低于或略高于所述半导体层23的顶面。所述沟槽隔离结构233的材质可以为氧化硅或氮氧硅等。
由于所述半导体层23的厚度很小，所述第一源极区231和所述第一漏极区232可以形成于所述半导体层23的整个厚度(如图3a所示)或部分厚度中，所述第一栅极结构241下方的位于所述第一源极区231和所述第一漏极区232之间的区域为沟道区。
所述第一栅极结构241与所述半导体层23之间还形成有栅介质层(未图示)，所述栅介质层的材质可以为氧化硅(相对介电常数为4.1)或者相对介电常数大于7的高K介质，例如可以包括但不限于氮氧硅、二氧化钛、五氧化二钽等；或者，所述栅介质层的材质也可以为低介电常数的材料，例如为碳氧硅(SiOC，相对介电常数为2.5)、无机或有机旋涂玻璃(SOG，相对介电常数为小于或等于3)等。
所述器件晶圆中形成有至少两个第一通孔插塞结构25，通过刻蚀所述第一绝缘介质层24及其下方的结构形成通孔并向所述通孔中填充导电材料形成所述第一通孔插塞结构25。
所述第一通孔插塞结构25位于所述第一绝缘介质层24中，至少两个所述第一通孔插塞结构25分别与所述第一源极区231和所述第一漏极区232接触，且所述第一通孔插塞结构25与所述金属互连层26中的金属互连线电连接。至少两个所述第一通孔插塞结构25分别经过所述第一源极区231和所述第一漏极区232，能够使得所述第一源极区231和所述第一漏极区232分别通过各自对应的所述第一通孔插塞结构25引出。
其中，对于薄膜全耗尽FD-SOI器件，所述半导体层23和所述绝缘埋层22的厚度均很小，例如所述半导体层23的厚度仅为5nm～20nm，所述绝缘埋层22的厚度仅为10nm～50nm，导致刻蚀形成所述通孔时无法准确地停止在所述半导体层23的表面或所述半导体层23中，所述通孔很容易贯穿所述半导体层23和所述绝缘埋层22而暴露出所述下层衬底21，进而导致所述第一通孔插塞结构25的一端从所述第一绝缘介质层24中经所述半导体层23和所述绝缘埋层22延伸至至少与所述下层衬底21接触，即所述第一通孔插塞结构25刚好延伸至与所述下层衬底21的靠近所述绝缘埋层22的一面接触，或者，所述第一通孔插塞结构25延伸至所述下层衬底21中(如图4a所示)。
或者，在低于22nm节点的技术中，由于尺寸微缩，在刻蚀形成所述通孔时，至少两个所述通孔会分别经过所述第一源极区231和所述浅沟槽隔离结构233的交界处以及经过所述第一漏极区232和所述浅沟槽隔离结构233的交界处，但是，由于所述半导体层23和所述浅沟槽隔离结构233的材质的差异，导致刻蚀无法准确停止在所述半导体层23中(例如当同一通孔的部分宽度在半导体层23中，而另一部分宽度在浅沟槽隔离结构233中)，且由于所述通孔的宽度相比22nm节点以上的技术更加减小，导致很难检测到刻蚀终点，从而更加容易导致所述通孔贯穿所述半导体层23和所述绝缘埋层22而暴露出所述下层衬底21，进而导致至少两个所述第一通孔插塞结构25的一端分别从所述第一绝缘介质层24中经过所述第一源极区231和所述浅沟槽隔离结构233的交界处以及经过所述第一漏极区232和所述浅沟槽隔离结构233的交界处延伸至至少与所述下层衬底21接触，如图3a所示。
或者，如图5a所示，所述器件晶圆包括第一器件区A1和第二器件区A2，所述第一器件区A1中形成有绝缘体上半导体器件，所述第二器件区A2中形成有非绝缘体上半导体器件，例如为体硅器件。所述SOI衬底位于所述第一器件区A1；所述第二器件区A2包括所述下层衬底21，所述第二器件区A2中未形成有所述半导体层23和绝缘埋层22，所述第二器件区A2中的下层衬底21上形成有第二栅极结构43，所述第一绝缘介质层24覆盖于所述第一器件区A1的半导体层23上以及所述第二器件区A2的下层衬底21上，所述第一绝缘介质层24将所述第二栅极结构43掩埋在内。所述第二栅极结构43包括第二栅极层431以及形成于所述第二栅极层431侧壁上的第二侧墙432，所述第二栅极结构43和所述下层衬底21之间还形成有栅介质层(未图示)，所述第二栅极结构43两侧的下层衬底21中分别形成有第二源极区41和第二漏极区42。所述第二器件区A2中还形成有至少两个第二通孔插塞结构44，所述第二通孔插塞结构44从所述第二器件区A2的所述第一绝缘介质层24中延伸至至少与所述下层衬底21接触，且至少两个所述第二通孔插塞结构44分别与所述第二源极区41和所述第二漏极区42接触，所述第二通孔插塞结构44与所述金属互连层26中的金属互连线电连接，使得所述第二源极区41和所述第二漏极区42分别通过各自对应的所述第二通孔插塞结构44引出。其中，绝缘体上半导体器件与非绝缘体上半导体器件集成到同一所述器件晶圆中，由于非绝缘体上半导体器件中未包含半导体层23，所述第二通孔插塞结构44需要与所述下层衬底21接触，而所述第一通孔插塞结构25不需要与所述下层衬底21接触，那么，导致在刻蚀所述通孔时需要停止在不同层中；若所述第一通孔插塞结构25和所述第二通孔插塞结构44同时形成，则会导致所述第一通孔插塞结构25与所述下层衬底21接触；若所述第一通孔插塞结构25和所述第二通孔插塞结构44分开不同步骤形成，则导致工艺的复杂度提升。
按照步骤S2，参阅图3c，将所述器件晶圆的正面键合于所述承载片31上，且所述第一绝缘介质层24相比所述下层衬底21更靠近所述承载片31。
可以采用键合胶将器件晶圆与承载片31键合在一起，键合胶主要起保持器件晶圆与承载片31之间粘合的作用，键合胶的胶材的选用范围较广，可以为加热固化胶材、紫外光照射固化胶材、加热分解型胶材或激光分解型胶材中的一种。或者，在将所述器件晶圆键合于所述承载片31上之前，形成第一键合层27于器件晶圆上，和/或形成第二键合层32于所述承载片31上，通过所述第一键合层27和/或所述第二键合层32将所述器件晶圆与所述承载片31键合。若承载片31具有器件功能，则键合层上进一步设置有键合垫，以使器件晶圆上的器件能与承载片31上的器件连接。
按照步骤S3，参阅图3e～图3f，于所述下层衬底21中开设开口282，所述开口282至少暴露出所述第一通孔插塞结构25的与所述下层衬底21接触的表面，所述开口至少贯穿所述下层衬底，且所述开口的位置与所述第一通孔插塞结构的位置对应。
并且，参阅图3d，在将所述器件晶圆键合于所述承载片31上之后且于所述下层衬底21中开设所述开口282之前，所述半导体器件的制造方法还包括：减薄所述下层衬底21。其中，可以采用化学机械研磨工艺(CMP)、干法刻蚀和湿法刻蚀中的至少一种减薄所述下层衬底21的远离所述承载片31的一面。
于所述下层衬底21中开设所述开口282的步骤包括：首先，如图3e所示，形成图案化的光刻胶层281于所述下层衬底21的远离所述承载片31的一面上；然后，如图3f所示，以所述图案化的光刻胶层281为掩模，刻蚀所述下层衬底21，所述开口至少贯穿下层衬底21，以使得形成的所述开口282暴露出所述第一通孔插塞结构25的与所述下层衬底21接触的表面，或者，刻蚀所述下层衬底21和部分厚度的所述绝缘埋层22，以使得所述开口282暴露出所述第一通孔插塞结构25的与所述下层衬底21接触的表面的同时，还暴露出所述第一通孔插塞结构25的与所述绝缘埋层22接触的部分表面。
所述开口282的横截面的面积可以远大于所述第一通孔插塞结构25的横截面的面积，以降低形成所述开口282的难度。
按照步骤S4，参阅图3g，填充第二绝缘介质层28于所述开口282中，以使得所述第一通孔插塞结构25与所述下层衬底21之间绝缘。所述第二绝缘介质层28还可覆盖于所述下层衬底21的远离所述承载片31的一面上。
另外，对于图4a所示的实施例，也可以采用所述步骤S2至所述步骤S4形成图4b所示的器件；对于图5a所示的实施例，也可以采用所述步骤S2至所述步骤S4形成图5b所示的器件，所述第二绝缘介质层28可同时覆盖于所述第一器件区A1和所述第二器件区A2的所述下层衬底21的远离所述承载片31的一面上。
另外，所述半导体器件的制造方法还可包括：执行解键合工艺，以去除所述承载片31。
从上述半导体器件的制造方法可知，通过在所述下层衬底21中开设至少暴露出所述第一通孔插塞结构25的与所述下层衬底21接触的表面的所述开口282，并填充所述第二绝缘介质层28于所述开口282中，使得所述第一通孔插塞结构25与所述下层衬底21之间绝缘隔离，进而能够避免贯穿所述半导体层23和所述绝缘埋层22而与所述下层衬底21接触的所述第一通孔插塞结构25导致所述半导体层23中的器件与所述下层衬底21之间短路，从而避免导致半导体器件失效。
本发明一实施例提供了一种半导体器件，所述半导体器件包括器件晶圆，所述器件晶圆包括SOI衬底，所述SOI衬底包括自下向上的下层衬底、绝缘埋层和半导体层，所述器件晶圆中形成有至少两个第一通孔插塞结构，所述第一通孔插塞结构经所述半导体层和所述绝缘埋层延伸至至少与所述下层衬底接触；所述开口位于所述下层衬底中，所述开口至少暴露出所述第一通孔插塞结构的与所述下层衬底接触的表面；以及，所述第二绝缘介质层填充于所述开口中，以使得所述第一通孔插塞结构与所述下层衬底之间绝缘。
下面参阅图图3g、图4b和图5b更为详细的介绍本实施例提供的半导体器件。
所述半导体器件包括器件晶圆，所述器件晶圆包括SOI衬底以及位于所述SOI衬底上的第一绝缘介质层24，所述SOI衬底包括自下向上的下层衬底21、绝缘埋层22和半导体层23，所述第一绝缘介质层24覆盖于所述半导体层23上。
所述下层衬底21和所述半导体层23可由任何适当的半导体材料构成，包括但不限于：硅、锗、硅锗、硅碳化锗、碳化硅以及其他半导体，所述绝缘埋层22例如为氧化硅层。
所述第一绝缘介质层24上可形成有金属互连层26，所述金属互连层26包括绝缘材料层(未图示)以及形成于绝缘材料层中的金属互连线(未图示)。
所述半导体器件可以仅包括所述器件晶圆；或者，所述半导体器件还可包括承载片31，所述承载片31与所述器件晶圆的正面键合，所述第一绝缘介质层24位于所述SOI衬底和所述承载片31之间，图3g、图4b和图5b所示的为所述承载片31与所述器件晶圆键合的实施例，所述器件晶圆和所述承载片31之间还可以形成有第一键合层27和/或第二键合层32，或者器件晶圆与承载片31之间通过键合胶键合在一起。
所述承载片31可以无器件功能，仅用于承载所述器件晶圆，或者，所述承载片31的内部形成有MOS晶体管、电阻、电容以及金属互连结构等结构，所述承载片31可以是晶圆，也可以是其他基片。承载片31的材质或器件功能，在此不作限定。
所述半导体层23中形成有浅沟槽隔离结构233，所述浅沟槽隔离结构233环绕的所述半导体层23的区域为有源区，所述有源区上形成有第一栅极结构241，所述第一绝缘介质层24覆盖所述第一栅极结构241，所述第一栅极结构241两侧的有源区中分别形成有第一源极区231和第一漏极区232。
所述第一栅极结构241包括第一栅极层2411和位于所述第一栅极层2411侧壁上的第一侧墙2412。
所述沟槽隔离结构233的底面与所述绝缘埋层22接触或不接触，所述沟槽隔离结构233的顶面齐平、略低于或略高于所述半导体层23的顶面。所述沟槽隔离结构233的材质可以为氧化硅或氮氧硅等。
由于所述半导体层23的厚度很小，所述第一源极区231和所述第一漏极区232可以形成于所述半导体层23的整个厚度(如图3a所示)或部分厚度中，所述第一栅极结构241下方的位于所述第一源极区231和所述第一漏极区232之间的区域为沟道区。
所述第一栅极结构241与所述半导体层23之间还形成有栅介质层(未图示)，所述栅介质层的材质可以为氧化硅(相对介电常数为4.1)或者相对介电常数大于7的高K介质，例如可以包括但不限于氮氧硅、二氧化钛、五氧化二钽等；或者，所述栅介质层的材质也可以为低介电常数的材料，例如为碳氧硅(SiOC，相对介电常数为2.5)、无机或有机旋涂玻璃(SOG，相对介电常数为小于或等于3)等。
所述器件晶圆中形成有至少两个第一通孔插塞结构25，通过刻蚀所述第一绝缘介质层24及其下方的结构形成通孔并向所述通孔中填充金属形成所述第一通孔插塞结构25。
所述第一通孔插塞结构25位于所述第一绝缘介质层24中，至少两个所述第一通孔插塞结构25分别与所述第一源极区231和所述第一漏极区232接触，且所述第一通孔插塞结构25与所述金属互连层26中的金属互连线和导电插塞电连接。至少两个所述第一通孔插塞结构25分别经过所述第一源极区231和所述第一漏极区232，能够使得所述第一源极区231和所述第一漏极区232分别通过各自对应的所述第一通孔插塞结构25引出。
其中，对于薄膜全耗尽FD-SOI器件，所述半导体层23和所述绝缘埋层22的厚度均很小，例如所述半导体层23的厚度仅为5nm～20nm，所述绝缘埋层22的厚度仅为10nm～50nm，导致刻蚀形成所述通孔时无法准确地停止在所述半导体层23的表面或所述半导体层23中，所述通孔很容易贯穿所述半导体层23和所述绝缘埋层22而暴露出所述下层衬底21，进而导致所述第一通孔插塞结构25的一端从所述第一绝缘介质层24中经所述半导体层23和所述绝缘埋层22延伸至至少与所述下层衬底21接触，即所述第一通孔插塞结构25刚好延伸至与所述下层衬底21的靠近所述绝缘埋层22的一面接触，或者，所述第一通孔插塞结构25延伸至所述下层衬底21中(如图4a所示)。
或者，在低于22nm节点的技术中，由于尺寸微缩，在刻蚀形成所述通孔时，至少两个所述通孔会分别经过所述第一源极区231和所述浅沟槽隔离结构233的交界处以及经过所述第一漏极区232和所述浅沟槽隔离结构233的交界处，但是，由于所述半导体层23和所述浅沟槽隔离结构233的材质的差异，导致刻蚀无法准确停止在所述半导体层23中(例如当同一通孔的部分宽度在半导体层23中，而另一部分宽度在浅沟槽隔离结构233中)，且由于所述通孔的宽度相比22nm节点以上的技术更加减小，导致很难检测到刻蚀终点，从而更加容易导致所述通孔贯穿所述半导体层23和所述绝缘埋层22而暴露出所述下层衬底21，进而导致至少两个所述第一通孔插塞结构25的一端分别从所述第一绝缘介质层24中经过所述第一源极区231和所述浅沟槽隔离结构233的交界处以及经过所述第一漏极区232和所述浅沟槽隔离结构233的交界处延伸至至少与所述下层衬底21接触，如图3a所示。
或者，如图5a所示，所述器件晶圆包括第一器件区A1和第二器件区A2，所述第一器件区A1中形成有绝缘体上半导体器件，所述第二器件区A2中形成有非绝缘体上半导体器件，例如为体硅器件。所述SOI衬底位于所述第一器件区A1；所述第二器件区A2包括所述下层衬底21，所述第二器件区A2中未形成有所述半导体层23和绝缘埋层22，所述第二器件区A2中的下层衬底21上形成有第二栅极结构43，所述第一绝缘介质层24覆盖于所述第一器件区A1的半导体层23上以及所述第二器件区A2的下层衬底21上，所述第一绝缘介质层24将所述第二栅极结构43掩埋在内。所述第二栅极结构43包括第二栅极层431以及形成于所述第二栅极层431侧壁上的第二侧墙432，所述第二栅极结构43和所述下层衬底21之间还形成有栅介质层(未图示)，所述第二栅极结构43两侧的下层衬底21中分别形成有第二源极区41和第二漏极区42。所述第二器件区A2中还形成有至少两个第二通孔插塞结构44，所述第二通孔插塞结构44从所述第二器件区A2的所述第一绝缘介质层24中延伸至至少与所述下层衬底21接触，且至少两个所述第二通孔插塞结构44分别与所述第二源极区41和所述第二漏极区42接触，所述第二通孔插塞结构44与所述金属互连层26中的金属互连线和导电插塞电连接，使得所述第二源极区41和所述第二漏极区42分别通过各自对应的所述第二通孔插塞结构44引出。其中，绝缘体上半导体器件与非绝缘体上半导体器件集成到同一所述器件晶圆中，由于非绝缘体上半导体器件中未包含半导体层23，所述第二通孔插塞结构44需要与所述下层衬底21接触，而所述第一通孔插塞结构25不需要与所述下层衬底21接触，那么，导致在刻蚀所述通孔时需要停止在不同层中；若所述第一通孔插塞结构25和所述第二通孔插塞结构44同时形成，则会导致所述第一通孔插塞结构25与所述下层衬底21接触；若所述第一通孔插塞结构25和所述第二通孔插塞结构44分开不同步骤形成，则导致工艺的复杂度提升。
所述开口(即图3f中的开口282)位于所述下层衬底21中，所述开口282至少暴露出所述第一通孔插塞结构25的与所述下层衬底21接触的表面。
所述开口282可以仅暴露出所述第一通孔插塞结构25的与所述下层衬底21接触的表面；或者，所述开口282暴露出所述第一通孔插塞结构25的与所述下层衬底21接触的表面的同时，还暴露出所述第一通孔插塞结构25的与部分厚度的所述绝缘埋层22接触的部分表面。
所述开口282的横截面的面积可以远大于所述第一通孔插塞结构25的横截面的面积，以降低形成所述开口282的难度。
所述第二绝缘介质层28填充于所述开口282中，以使得所述第一通孔插塞结构25与所述下层衬底21之间绝缘。
在图3g和图4b所示的实施例中，所述第二绝缘介质层28还可覆盖于所述下层衬底21的远离所述承载片31的一面上。在图5b所示的实施例中，所述第二绝缘介质层28可同时覆盖于所述第一器件区A1和所述第二器件区A2的所述下层衬底21的远离所述承载片31的一面上。
从上述半导体器件可知，由于在所述下层衬底21中开设有至少暴露出所述第一通孔插塞结构25的与所述下层衬底21接触的表面的所述开口282，且所述开口282中填充有所述第二绝缘介质层28，使得所述第一通孔插塞结构25与所述下层衬底21之间绝缘隔离，进而能够避免贯穿所述半导体层23和所述绝缘埋层22而与所述下层衬底21接触的所述第一通孔插塞结构25导致所述半导体层23中的器件与所述下层衬底21之间短路，从而避免导致半导体器件失效。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (15)
1.一种半导体器件的制造方法，其特征在于，包括：
提供承载片和器件晶圆，所述器件晶圆包括SOI衬底，所述SOI衬底包括自下向上的下层衬底、绝缘埋层和半导体层，所述器件晶圆中形成有至少两个第一通孔插塞结构，所述第一通孔插塞结构经所述半导体层和所述绝缘埋层延伸至至少与所述下层衬底接触；
将所述器件晶圆的正面键合于所述承载片上；
于所述下层衬底中开设开口，所述开口至少暴露出所述第一通孔插塞结构与所述下层衬底接触的表面；以及，
填充第二绝缘介质层于所述开口中，以使得所述第一通孔插塞结构与所述下层衬底之间绝缘。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述器件晶圆还包括覆盖于所述半导体层上的第一绝缘介质层，所述半导体层中形成有浅沟槽隔离结构，所述浅沟槽隔离结构环绕的所述半导体层的区域为有源区，所述有源区上形成有栅极结构，所述第一绝缘介质层覆盖所述栅极结构，所述栅极结构两侧的有源区中分别形成有源极区和漏极区。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，至少两个所述第一通孔插塞结构分别经过所述源极区和所述漏极区。
4.如权利要求1所述的半导体器件的制造方法，其特征在于，所述半导体层的厚度为5nm～20nm，所述绝缘埋层的厚度为10nm～50nm。
5.如权利要求2所述的半导体器件的制造方法，其特征在于，至少两个所述第一通孔插塞结构分别经过所述源极区和所述浅沟槽隔离结构的交界处以及经过所述漏极区和所述浅沟槽隔离结构的交界处。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述器件晶圆包括第一器件区和第二器件区，所述SOI衬底位于所述第一器件区，所述第二器件区包括所述下层衬底；所述第二器件区中还形成有至少两个第二通孔插塞结构，所述第二通孔插塞结构延伸至至少与所述下层衬底接触。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，在将所述器件晶圆键合于所述承载片上之后且于所述下层衬底中开设所述开口之前，所述半导体器件的制造方法还包括：减薄所述下层衬底。
8.如权利要求1所述的半导体器件的制造方法，其特征在于，所述半导体器件的制造方法还包括：执行解键合工艺，以去除所述承载片。
9.一种半导体器件，其特征在于，包括：
器件晶圆，包括SOI衬底，所述SOI衬底包括自下向上的下层衬底、绝缘埋层和半导体层，所述器件晶圆中形成有至少两个第一通孔插塞结构，所述第一通孔插塞结构经所述半导体层和所述绝缘埋层延伸至至少与所述下层衬底接触；
开口，位于所述下层衬底中，所述开口至少暴露出所述第一通孔插塞结构的与所述下层衬底接触的表面；以及，
第二绝缘介质层，填充于所述开口中，以使得所述第一通孔插塞结构与所述下层衬底之间绝缘。
10.如权利要求9所述的半导体器件，其特征在于，所述器件晶圆还包括覆盖于所述半导体层上的第一绝缘介质层，所述半导体层中形成有浅沟槽隔离结构，所述浅沟槽隔离结构环绕的所述半导体层的区域为有源区，所述有源区上形成有栅极结构，所述第一绝缘介质层覆盖所述栅极结构，所述栅极结构两侧的有源区中分别形成有源极区和漏极区。
11.如权利要求10所述的半导体器件，其特征在于，至少两个所述第一通孔插塞结构分别经过所述源极区和所述漏极区。
12.如权利要求9所述的半导体器件，其特征在于，所述半导体层的厚度为5nm～20nm，所述绝缘埋层的厚度为10nm～50nm。
13.如权利要求10所述的半导体器件，其特征在于，至少两个所述第一通孔插塞结构分别经过所述源极区和所述浅沟槽隔离结构的交界处以及经过所述漏极区和所述浅沟槽隔离结构的交界处。
14.如权利要求9所述的半导体器件，其特征在于，所述器件晶圆包括第一器件区和第二器件区，所述SOI衬底位于所述第一器件区，所述第二器件区包括所述下层衬底；所述第二器件区中还形成有至少两个第二通孔插塞结构，所述第二通孔插塞结构延伸至至少与所述下层衬底接触。
15.如权利要求9所述的半导体器件，其特征在于，所述半导体器件还包括：承载片，与所述器件晶圆的正面键合。
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