CN102543829A - 浅沟槽隔离和穿透基板通孔于集成电路设计之内的整合 - Google Patents

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Abstract

本公开涉及浅沟槽隔离和穿透基板通孔于集成电路设计之内的整合。一种制造IC的方法，包括提供具有第一面和相反的第二面的基板，在基板的第一面内形成STI开口以及在基板的第一面内形成局部TSV开口并且延伸局部TSV开口。所延伸的局部TSV开口比STI开口更深入基板之内。该方法还包括以第一固体材料填充STI开口以及以第二固体材料填充所扩展的局部TSV开口。STI开口、局部TSV开口和延伸的局部TSV开口都没有穿透基板的第二面的外表面。执行以下处理中的至少任一个：STI开口和局部TSV开口同时形成；STI开口和延伸的局部TSV开口被同时填充。

Description

浅沟槽隔离和穿透基板通孔于集成电路设计之内的整合
相关申请的交叉引用
本申请涉及M.A.Bachman、S.M.Merchant和J.Osenbach的，名称为METHOD OF FABRICATION OF THROUGH-SUBSTRATEVIAS(“Bachman等”)的美国专利申请No.12/969,836(档案号L09-0808)，并且该专利申请No.12/969,836与本申请一起共同受让，在此通过引用并入该专利申请No.12/969,836的全部内容。
技术领域
本申请一般地涉及集成电路及其制造，并且特别地涉及包括浅沟槽隔离和穿透基板通孔(through-substrate via)结构的集成电路。
背景技术
典型的半导体集成电路(IC)设计要求一些电路元件与在该设计内的其他电路元件电隔离以避免有害的电交互作用，例如短路或交叉串扰(cross-talk)。一种隔离电路元件的方法是使用浅沟槽隔离(STI)来隔开这些区域。同样在一些IC设计中，例如三维的IC设计，穿透基板通孔(TSV)被创建用于使正面的电路连接至基板的背面。
发明内容
本公开在一个实施例中提供了一种制造集成电路的方法。该方法包括：提供具有第一面和相反的第二面的基板，在基板的第一面内形成浅沟槽隔离开口以及在基板的第一面内形成局部穿透基板通孔开口(partial through-substrate via opening)。该方法还包括使局部穿透基板通孔开口延伸，其中所延伸的局部穿透基板通孔开口比浅沟槽隔离开口更深入基板之内。该方法还包括以第一固体材料填充浅沟槽隔离开口以及以第二固体材料填充延伸的局部穿透基板通孔开口。浅沟槽隔离开口、局部穿透基板通孔开口和延伸的局部穿透基板通孔开口都没有穿透基板的第二面的外表面。执行以下处理中的至少任一个：浅沟槽隔离开口和局部穿透基板通孔开口同时形成；浅沟槽隔离开口和延伸的局部穿透基板通孔开口被同时填充。
另一个实施例是一种集成电路。该集成电路包括具有第一面和相反的第二面的基板。该集成电路还包括浅沟槽隔离结构和穿透基板通孔。浅沟槽隔离结构的一端被掩埋于基板之内并且浅沟槽隔离结构的相反端位于基板的第一面的表面处。穿透基板通孔的一端位于基板的第一面的表面处并且穿透基板通孔的相反端位于基板的第二面的表面处。相同的绝缘层位于界定浅沟槽隔离结构的开口之内以及于界定穿透基板通孔的开口之内。
本公开的又一个实施例是一种集成电路，其包括具有第一面和相反的第二面的基板、浅沟槽隔离结构及穿透基板通孔。浅沟槽隔离结构的一端被掩埋于基板之内并且浅沟槽隔离结构的相反端位于基板的第一面的表面处。穿透基板通孔的一端位于基板的第一面的表面处并且穿透基板通孔的相反端位于基板的第二面的表面处。浅沟槽隔离结构和穿透基板通孔通过一种工艺来形成，该工艺包括：在基板的第一面内形成浅沟槽隔离开口；在基板的第一面内形成局部穿透基板通孔开口；使局部穿透基板通孔开口延伸，其中所延伸的局部穿透基板通孔开口比浅沟槽隔离开口更深入基板之内；以第一固体材料填充浅沟槽隔离开口；以及以第二固体材料填充延伸的局部穿透基板通孔开口。浅沟槽隔离开口、局部穿透基板通孔开口和延伸的局部穿透基板通孔开口都没有穿透基板的第二面的外表面。执行以下处理中的至少任一个：浅沟槽隔离开口和局部穿透基板通孔开口同时形成；浅沟槽隔离开口和延伸的局部穿透基板通孔开口被同时填充。
附图说明
为了更全面的理解本发明，结合附图来参考下面的描述，在附图中：
图1呈现了例示在本公开的一种制造集成电路的方法的实施例中的选择性步骤的流程图；
图2-7呈现了在根据图1所呈现的实例方法的本公开的一种制造示例集成电路的示例方法的所选步骤的截面图；以及
图8呈现了本公开的示例集成电路。
具体实施方式
为了本公开的目的，在此所使用的词语“或”指的是非排他性的或，除非另有说明。
本公开的实施例提高了IC设计的效率。作为单个步骤同时执行以下处理中的至少一个：形成STI开口和形成一局部TSV开口；填充STI和TSV开口。这些步骤中的一个或二者在IC制造中同时处理可以允许在电介质和金属叠层处理之前的共同的图形化、蚀刻、沉积或其他形成工艺中的一个或更多个。进而，与传统的方法相比，这可以通过减少为IC的制造所需的单独的处理步骤或工具的数量而降低成本、时间和资源使用。
本公开的一个实施例是一种制造IC的方法。图1呈现了例示在一种制造方法100的示例实施例中的选择性步骤的流程图。图2-8呈现了根据图1所呈现的示例方法100的在本公开的一种制造示例集成电路200的示例方法中的所选步骤的截面图。
全文继续参照图1，如图2所示，方法100包括提供具有第一面210和相反的第二面215的基板205的步骤105。基板205的示例实施例包括：由硅或其他半导体材料构成的晶片基板、基板管芯(substratedie)、封装基板或中间基板(interposer substrate)。基板205的一些实施例可以具有多个层以促进各种IC元件的高效制造。例如，基板205的一些实施例包括组成层(constituent layer)220。例如，组成层220的一些实施例可以包括由硅(例如，外延形成的晶体硅)构成的单晶层。在其他实施例中，组成层220可以包括绝缘体上硅层，或者多晶硅层或本领域技术人员所熟知的其他材料层。在一些情况下，组成层220可以具有10～20微米的厚度222。本领域技术人员应当意识到，若需要，可以使用其他类型的基板和组成层。
如图3A所示，方法100包括：在基板205的第一面210内形成STI开口302的步骤110；以及在基板205的第一面210内形成局部TSV开口304的步骤115。本领域技术人员应当熟悉根据步骤110、115的用于图形化(例如，通过常规的光刻和掩蔽工艺)以及用于蚀刻(例如，反应离子蚀刻或其他常规的蚀刻工艺)基板205的第一面210以形成开口302、304的过程。
如图3B所示，方法100包括使局部TSV开口304(图3A)延伸的步骤117，其中所延伸的局部TSV开口305比STI开口302更深入基板205之内。本领域技术人员应当熟悉用于另外图形化以及用于蚀刻基板205的第一面210以形成延伸的局部TSV开口305的过程。
同样如图3A-3B所示，STI开口302、局部TSV开口304和延伸的局部TSV开口305都没有穿透基板205的第二面215的外表面306。本领域技术人员应当熟悉用于在方法100中的不同步骤实现开口302、304、305的这种结构的过程。
方法100包括以第一固体材料307填充STI开口302的步骤120，以及以第二固体材料310填充延伸的局部TSV开口305的步骤125。
执行以下处理中的至少任一个：1)STI开口302和局部TSV开口304同时形成(即，步骤110、115作为单个步骤130同时执行)；2)STI开口302和延伸的局部TSV开口305被同时填充(即，步骤120、125作为单个步骤135同时执行)。
通过进行同时形成开口302、304(步骤130)和同时填充开口302、305(步骤135)中的一个或两者，在时间、成本或资源效率方面有增益。例如，有时使用相同的蚀刻工具和相同的蚀刻工艺来同时形成这两个不同的开口302、304是有利的。类似地，有时使用相同的沉积工具(或其他形成工具)以及相同的沉积工艺(或其他形成工艺)来以相同的固体材料同时填充这两个不同的类型的开口302、305是有利的。
但是，在一些情况下，可能期望使用不同的过程来形成开口302、304，或者，使用不同的工艺来填充或者使用不同的固体材料来填充开口302、305。
例如，在一些实施例中，在同时形成STI开口302和局部TSV开口304(步骤130)之后，以包括绝缘材料的第一固体材料307从基板205的第一面210填充STI开口302，并且，以包括不同的绝缘材料或导电性材料的第二固体材料310从基板205的第一面210填充延伸的局部TSV开口305。
但是，在其他实施例中，STI开口302和局部TSV开口304在步骤130中同时形成，并且然后，在步骤135中同时填充STI开口302和延伸的局部TSV开口305。在此类情况下，第一固体材料307和第二固体材料310可以包括相似的材料或相同的材料。
在另外一些实施例中，期望使用两种不同的工艺(例如，步骤110和步骤115)来形成STI开口302和局部TSV开口304，例如，使得开口302与局部TSV开口304或延伸的局部TSV开口305相比具有不同的深宽比。例如，延伸的局部TSV开口305的宽度320与深度325之比可以不同于STI开口302的宽度330与深度335之比(例如，在一些实施例中相差至少大约10％或更多)。但是，本领域技术人员应当意识到，使用不同的工艺来形成开口302、304、305并不排除使用单个相同的步骤135来填充开口302、305。
如以上所指出的，在一些情况下，期望使用两种不同的工艺(例如，步骤120，125)来以不同的固体材料307、310分别填充STI开口302和延伸的局部TSV开口305。例如，在一些实施例中，用于填充STI开口302的步骤120可以包括用于以一种或更多种类型的绝缘材料307(例如，在一些情况下，多层不同的绝缘材料)来填充STI开口302的物理气相沉积工艺和化学气相沉积工艺或者其他工艺。在一些实施例中，用于填充延伸的局部TSV开口305的步骤125可以包括用于以导电性材料310填充开口305的物理气相沉积工艺(例如，溅射)和电化学沉积工艺或者其他形成工艺。但是，本领域技术人员应当意识到，使用不同工艺来填充开口302、305(步骤120、125)并不排除使用相同的单个步骤130来形成开口302、304。
图3B示出在STI开口302和延伸的局部TSV开口305被同时填充(步骤135)时的方法100的实施例。在同时填充的这种情况下，第一和第二固体材料307、310优选为绝缘材料。在一些情况下，例如，填充STI开口302的步骤120包括：以包括钝化层312和扩散阻挡层314的绝缘材料310填充开口305。填充延伸的局部TSV开口305的步骤125可以与步骤120相同(即，同时填充步骤135)。层312和层314之一或两者可以位于STI开口302或延伸的局部TSV开口305的内壁上(例如，在一些情况下涂布整个侧壁316和底面318)。在一些情况下，填充延伸的局部TSV开口305的步骤125还包括：以包含例如可以涂布开口305的内壁(例如，侧壁316和底面318)的扩散阻挡层314的绝缘材料310填充开口305。在此类情况下，同样，填充STI开口302的步骤120可以与步骤125相同(即，同时的步骤135)，并且因此扩散阻挡层314，例如，涂布STI开口302的内壁。
如图4进一步示出的，在一些情况下，填充延伸的局部TSV开口305的步骤125可以包括：以包含绝缘塞(plug)410的绝缘材料310填充开口305。当填充STI开口302的步骤120还包括以绝缘塞410填充开口302时，则STI开口302和延伸的局部TSV开口305两者可以以相同的绝缘固体材料(例如，第一和第二材料307、310是相同的)填充。
如图4所示，在一些情况下，STI开口302和延伸的局部TSV开口305都以绝缘材料(例如，第一和第二固体材料307、310)填充，该绝缘材料包括以下的一个或更多个：涂布TSV开口和STI开口302的内壁316、318的氧化硅钝化层312；在钝化层312上的氮化硅的扩散阻挡层314；以及电介质材料(例如，在一些情况下为石英玻璃)的绝缘塞410，绝缘塞410接触扩散阻挡层并且分别基本上填满STI开口302和延伸的局部TSV开口305的深度335、325(图3)。
方法100的一些实施例还可以包括在基板205的第一面210上形成至少一个有源或无源电子元件420(图4)的步骤140。本领域技术人员应当熟悉用于制造无源元件(例如，电阻器或电感器)或者有源元件(例如，存储器电路元件(例如，SRAM或DRAM存储器)或逻辑电路元件(例如，CMOS或双CMOS逻辑集成电路))的过程。
如同Bachman等人所进一步解释的，在一些情况下，优选的是在以导电性材料填充延伸的局部TSV开口305之前形成有源或无源元件420，如果这避免使在开口305内的导电性材料暴露于后面的高温工艺(例如，在一些实施例中，温度为大约200℃或更高)。
在一些实施例中，有源或无源电子元件420通过位于两个元件420、425之间的至少一个STI开口302与相邻的有源或无源电子元件425电隔离。在一些实施例中，有源或无源电子元件420通过位于有源或无源电子元件420与相邻的TSV开口305之间的至少一个STI开口302与相邻的延伸的局部TSV开口305电隔离。形成相邻的有源或无源电子元件420、425，使得它们通过STI结构彼此分离或者与相邻的TSV分离，这有助于减少在这些元件之间的交叉串扰和其他电干扰。
方法100的一些实施例还可以包括：以导电层430覆盖在第一面上的延伸的局部TSV开口305的步骤145。本领域技术人员应当熟悉用于在基板205上形成导电层430的过程。作为非限定性的实例，步骤145可以包括形成(例如，溅射)金属(例如，钨、金或铜)的籽晶层，在一些情况下继之以相同金属(例如，铜)的电化学形成。在一些情况下，如图4所示，作为形成导电层430的一部分，首先形成阻挡层435(例如，氮化硅层)，然后图形化该阻挡层435以便覆盖延伸的局部TSV开口305。在一些实施例中，在去除开口305内的固体材料310(例如，绝缘材料)之前，或者在以导电性材料填充开口305之前，在步骤145中以导电层430来覆盖第一面的延伸的局部TSV开口305。这种步骤顺序在例如步骤145包括使基板205暴露于高温工艺时可能是有利的。
方法100的一些实施例还包括在基板205的第一面210上形成互连结构440(例如，金属线、通孔和连接焊盘)的步骤150。本领域技术人员应当熟悉用于形成互连结构440的过程。例如，作为步骤150的一部分，一个或更多个层间电介质层450可以形成于第一面210之上以对互连结构440进行支撑和电绝缘。
在一些实施例中，至少一个互连结构440接触覆盖第一面的延伸的局部TSV开口305的导电层430，并且还接触在基板205上的有源或无源元件420。也就是说，互连结构440被配置用于通过导电层430将有源或无源元件420电耦接至TSV结构。但是，在其他实施例中，TSV或其覆盖导电层430可以不耦接至基板205上的任何有源或无源元件420，并且可以简单地穿过基板205。
在一些实施例中，在去除开口305内的材料310(例如，绝缘材料)之前，或者在以导电材料填充开口305之前，在步骤150中形成互连结构440。这种步骤顺序在例如步骤150包括使基板205暴露于高温工艺时可能是有利的。
方法100的一些实施例还可以包括从基板205的第二面215去除基板的一部分(例如，基板层部分460，图4)的步骤155，使得延伸的局部TSV开口305在第二面215上露出。例如，图5示出了在执行化学机械抛光(CMP)以平坦化基板第二面的表面306直到延伸的局部TSV开口305在第二面215上露出之后的IC 200。但是，本领域技术人员应当意识到，其他类型的基板去除过程(例如，湿法和干法蚀刻)可以被用来使延伸的局部TSV开口305露出。
如图6所示，方法100的一些实施例还包括从基板205的第二面215去除在延伸的局部TSV开口305内部的至少一部分固体材料310(例如，绝缘塞410，图5)的步骤160，使得第二面的TSV开口610从第二面215延伸至基板205的第一面210。
在一些情况下，期望使部分材料310保留于第二面的TSV开口610之内。例如，当第二面的通孔开口610将以由高扩散性的金属原子(例如，铜原子)构成的导电性材料来填充时，在第二面的TSV开口610的侧壁316之上具有钝化层312和阻挡层314可以是有利的。此类金属原子能够有害地从TSV扩散到基板205之内，包括基板205上有源和无源元件420所位于的那些区域，由此损坏这些元件420。
在一些情况下，例如，在步骤160中的去除至少一部分材料310可以包括绝缘塞410(图5)的干法蚀刻过程，该绝缘塞410通过第二面的TSV开口610基本上横穿基板205的整个厚度615。在一些情况下，去除步骤160可以另外地或可替代地包括绝缘塞410(例如，石英玻璃或其他电介质材料)的湿法蚀刻工艺(例如，氢氟酸蚀刻工艺)，该绝缘塞410通过第二面的TSV开口610基本上横穿基板205的整个厚度615。在一些情况下，在步骤160中的去除至少一部分固体材料310还可以包括被配置用于从覆盖在第一面210上的延伸的局部TSV开口305的导电层430去除阻挡层435(例如，氮化硅层)的等离子体蚀刻工艺。也就是说，去除一部分材料310可以包括使覆盖开口305的导电层430的内表面620露出。本领域技术人员应当熟悉如何配置该湿法蚀刻和等离子体蚀刻工艺，以便在需要时使钝化层312和阻挡层314基本上完整保留于侧壁316上。
方法100的一些实施例还包括以导电性材料710填充在基板205的第二面上的第二面的TVS开口610的步骤165(图7)。在一些情况下，当存在覆盖第一面210上的开口305的导电层430时，导电性材料710完全填满第二面的TSV开口610，以便直接接触导电层430(例如，接触导电层430的内表面620)。
可以使用的导电性材料710的类型的非限制性的实例包括铜、钨、金、多晶硅、导电聚合物，或者本领域技术人员熟悉的类似材料。在一些实施例中，填充深开口610(例如，在基板厚度615(图6)为大约50微米或更大的一些实施例中)可以有利于填充步骤165包括用于在第二面的TSV开口610的内侧壁615上(包括在开口的侧壁316上的任意中间绝缘层312、314之上)形成金属籽晶层(例如，铜)的溅射沉积或其他工艺，以及然后电沉积或另外形成体金属层(bulk metallayer)(例如，铜)以填充开口610的剩余部分。根据步骤165的用于填充开口610的其他方法包括旋涂工艺或本领域技术人员所熟悉的其他工艺。本领域技术人员还应当熟悉其他的步骤，例如，从第二面215的表面306去除过量的导电性材料710使得材料710仅存在于开口610内的CMP。
如以上所指出的，在一些情况下，有利的是以导电性材料填充第二面的TSV开口610的步骤165在许多步骤(例如，步骤140-160中的一个或更多个)都完成之后执行。基于本公开以及Bachman等人的申请的公开内容，本领域技术人员应当意识到，在其他处理步骤都已完成之后来执行步骤165可以有利于，例如，避免使位于第二面的TSV开口610之内的一些导电材料710(例如，铜)暴露于高温工艺，并且由此避免引起材料710的热膨胀(热膨胀进而可以对基板205造成开裂或其他损坏)。
本公开的另一个实施例是一种IC。图8呈现了本公开的示例IC200。IC 200可以包括以上根据图1-7来描述的任何特征。
图8所示出的示例IC 200包括具有第一面210和相反的第二面215的基板205。IC 200还包括STI结构810，其中STI结构的一端812被掩埋于基板205之内并且STI结构810的相反端815位于基板205的第一面210的表面817处。IC 200还包括TSV 820，其中TSV 820的一端822位于基板205的第一面210的表面817处，并且TSV 820的相反端825位于基板205的第二面215的表面306处。相同的绝缘层位于界定STI结构810的开口302之内以及位于界定TSV 820的开口305之内。例如，在一些实施例中，钝化层312和扩散阻挡层314中的一个或两者位于界定STI结构810的开口302的侧壁827之上以及位于界定TSV820的开口305的侧壁316之上。
如图8所进一步示出的，在一些实施例中，至少一个STI结构810位于TSV 820与无源或有源电元件420之间，无源或有源电元件420位于基板205的第一面210之上。同样如图8所示，在一些实施例中，至少一个STI结构810位于第一无源或有源电元件420与第二无源或有源电元件425之间，第一无源或有源电元件420位于基板205的第一面210之上，第二无源或有源电元件425位于基板205的第一面210之上。
IC 200的一些实施例还可以包括位于基板205的第一面210之上的并且覆盖第一面210上的TSV开口305的导电层430。IC 200的一些实施例可以包括金属线440以及在基板205的第一面210上的层间电介质层450。在一些情况下，至少一个金属线440将位于基板205的第一面210之上的无源或有源电元件420电连接至覆盖TSV 820的导电层430。
在一些实施例中，STI结构810的开口302的宽度330小于TSV820的开口305的宽度320。
TSV开口305横穿基板205的整个厚度615，而STI开口302被掩埋于基板205之内。在一些实施例中，TSI开口302可以横穿存在于基板205的一些实施例中的组成层220。
在IC 200的一些实施例中，期望STI结构810的宽度330尽可能窄以促进在基板205上的数量更多的有源或无源电元件420电隔离。具有窄的宽度330促进了具有可用于容纳数量更多的有源或无源电元件420或TSV 820的基板205的更多面积。
TSV开口305的宽度320是在将TSV 820配置为宽到足以最小化流过TSV 820的电流的电阻与将宽度320配置过大以致占用了基板表面817的过量面积之间的仔细平衡。过高的电阻可以不利地降低通过TSV820来传达电信号的速度。如果TSV 820将占用基板205上的过多的面积，则这可能需要例如使基板管芯205变得更大以适合为特定的应用所需的必要数量的无源或有源元件，由此需要更多的资源来制造基板205并且从而使IC 200变得比所期望的要大。
如图8所进一步示出的，在一些实施例中，IC 200的基板205通过TSV 820与一个或更多个其他基板830互连。在一些实施例中，基板205以及一个或更多个基板830是三维的IC封装840的一部分。例如，在一些IC封装840中，基板205的第一面210(例如，其上具有有源或无源元件420、425的面210)可以面向其他基板830的第一面845。但是，在其他实施例中，基板205的正面210可以面向其他基板830的相反的第二面850。在IC封装840的一些实施例中可以包括多个基板205、830的叠层860，这些基板通过TSV 820与叠层840的相邻基板或非相邻基板互连。例如，第一基板可以通过穿过位于第一和第三基板之间的第二基板的TSV与第三基板互连。
图1-8示出了本公开的又一种集成电路的实施例。与以上所讨论的实例相似，图8所示的示例IC 200包括具有第一面210和相反的第二面215的基板205；STI结构810，其中STI结构的一端812被掩埋于基板205之内，以及STI结构810的相反端815位于基板205的第一面210的表面817处；以及TSV 820，其中TSV 820的一端822位于基板205的第一面210的表面817处，以及TSV 820的相反端825位于基板205的第二面215的表面306处。
对于IC 200的上述实施例，STI结构810和TSV 820通过以下工艺来形成，包括：在基板205的第一面210内形成STI开口302(步骤110)，在基板205的第一面210内形成局部TSV开口304(步骤115)；使局部TSV开口304延伸(步骤117)，其中所延伸的局部TSV开口305比STI开口302更深入基板205之内；以第一固体材料307填充STI开口302(步骤120)；以及以第二固体填充材料310填充延伸的局部TSV 305(步骤125)。
STI开口302、局部TSV开口304和延伸的局部穿透基板通孔开口305都没有穿透基板205的第二面215的外表面306。执行以下处理中的至少任一个：(1)STI开口302和局部TSV开口304同时形成(步骤130)；(2)STI开口302和延伸的局部TSV开口305被同时填充(步骤135)。IC 200还可以包括诸如以上根据图1-8所讨论的另外的特征。
本申请相关的本领域技术人员应当意识到，可以对所描述的实施例进行其他的和进一步的添加、删除、替代及修改。

Claims (10)

1.一种制造集成电路的方法，包括：
提供具有第一面和相反的第二面的基板；
在所述基板的所述第一面内形成浅沟槽隔离开口；
在所述基板的所述第一面内形成局部穿透基板通孔开口；
使所述局部穿透基板通孔开口延伸，其中延伸的局部穿透基板通孔开口比所述浅沟槽隔离开口更深入所述基板之内；
以第一固体材料填充所述浅沟槽隔离开口；以及
以第二固体材料填充所述延伸的局部穿透基板通孔开口，其中：
所述浅沟槽隔离开口、所述局部穿透基板通孔开口和所述延伸的局部穿透基板通孔开口都没有穿透所述基板的所述第二面的外表面，并且
执行以下处理中的至少任一个：所述浅沟槽隔离开口和所述局部穿透基板通孔开口同时形成；所述浅沟槽隔离开口和所述延伸的局部穿透基板通孔开口被同时填充。
2.根据权利要求1所述的方法，还包括：在所述基板的所述第一面上形成至少一个有源或无源电子元件，其中所述有源或无源电子元件通过位于所述有源或无源电子元件与相邻的有源或无源电子元件之间的所述浅沟槽隔离开口与在所述基板的所述第一面上的所述相邻的有源或无源电子元件电隔离。
3.根据权利要求1所述的方法，还包括：在所述基板的所述第一面上形成至少一个有源或无源电子元件，其中所述有源或无源电子元件通过位于所述有源或无源电子元件与相邻的延伸的局部穿透基板通孔开口之间的所述浅沟槽隔离开口与所述相邻的延伸的局部穿透基板通孔开口电隔离。
4.根据权利要求1所述的方法，还包括：从所述基板的所述第二面去除所述延伸的局部穿透基板通孔开口内部的至少一部分的所述第二固体材料，使得第二面的穿透基板通孔开口从所述第二面延伸至所述基板的所述第一面。
5.根据权利要求4所述的方法，还包括：以导电性材料填充所述第二面的穿透基板通孔开口。
6.一种集成电路，包括：
具有第一面和相反的第二面的基板；
浅沟槽隔离结构，其中所述浅沟槽隔离结构的一端被掩埋于所述基板之内并且所述浅沟槽隔离结构的相反端位于所述基板的所述第一面的表面处；以及
穿透基板通孔，其中所述穿透基板通孔的一端位于所述基板的所述第一面的所述表面处并且所述穿透基板通孔的相反端位于所述基板的所述第二面的表面处，并且
其中，相同的绝缘层位于界定所述浅沟槽隔离结构的开口之内以及于界定所述穿透基板通孔的开口之内。
7.根据权利要求6所述的集成电路，其中所述浅沟槽隔离结构位于所述穿透基板通孔与位于所述基板的所述第一面之上的无源或有源电元件之间。
8.根据权利要求6所述的集成电路，还包括：位于所述基板的所述第一面之上并覆盖在所述第一面上的所述穿透基板通孔开口的导电层。
9.根据权利要求6所述的集成电路，还包括：在所述基板的所述第一面上的金属线和层间电介质层，其中所述金属线中的至少一个将位于所述基板的所述第一面之上的无源或有源电元件电连接至覆盖所述穿透基板通孔的导电层。
10.根据权利要求6所述的集成电路，其中所述基板通过所述穿透基板通孔与一个或更多个其他基板互连。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105826302A (zh) * 2015-01-28 2016-08-03 德州仪器公司 晶片衬底移除
CN113421869A (zh) * 2021-06-18 2021-09-21 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
WO2022000433A1 (zh) * 2020-06-30 2022-01-06 复旦大学 一种用于三维封装的soi有源转接板及其制备方法

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1398204B1 (it) 2010-02-16 2013-02-14 St Microelectronics Srl Sistema e metodo per eseguire il test elettrico di vie passanti nel silicio (tsv - through silicon vias).
US8987137B2 (en) 2010-12-16 2015-03-24 Lsi Corporation Method of fabrication of through-substrate vias
US8742535B2 (en) 2010-12-16 2014-06-03 Lsi Corporation Integration of shallow trench isolation and through-substrate vias into integrated circuit designs
US20130119543A1 (en) * 2011-11-16 2013-05-16 Globalfoundries Singapore Pte. Ltd. Through silicon via for stacked wafer connections
JP6034095B2 (ja) * 2012-08-21 2016-11-30 株式会社東芝 半導体装置およびその製造方法
US9577035B2 (en) * 2012-08-24 2017-02-21 Newport Fab, Llc Isolated through silicon vias in RF technologies
TWI492343B (zh) * 2012-11-02 2015-07-11 矽品精密工業股份有限公司 半導體基板及其製法
US9123789B2 (en) * 2013-01-23 2015-09-01 United Microelectronics Corp. Chip with through silicon via electrode and method of forming the same
DE102013208816A1 (de) * 2013-05-14 2014-11-20 Robert Bosch Gmbh Verfahren zum Erzeugen eines Durchkontakts in einem CMOS-Substrat
JP2015153978A (ja) * 2014-02-18 2015-08-24 キヤノン株式会社 貫通配線の作製方法
WO2017111847A1 (en) * 2015-12-24 2017-06-29 Intel Corporation Techniques for forming electrically conductive features with improved alignment and capacitance reduction
US10043740B2 (en) * 2016-07-12 2018-08-07 Intel Coporation Package with passivated interconnects
US10290495B2 (en) * 2016-07-29 2019-05-14 Japan Display Inc. Electronic apparatus and manufacturing method of the same
WO2018026002A1 (ja) * 2016-08-04 2018-02-08 大日本印刷株式会社 貫通電極基板及び実装基板
KR102652854B1 (ko) 2016-08-17 2024-04-02 삼성전자주식회사 반도체 소자 및 그 제조 방법
FR3059464B1 (fr) * 2016-11-29 2019-03-15 Commissariat A L'energie Atomique Et Aux Energies Alternatives Circuit electronique comprenant des tranchees d'isolation electrique
US9966318B1 (en) * 2017-01-31 2018-05-08 Stmicroelectronics S.R.L. System for electrical testing of through silicon vias (TSVs)
JP2018129412A (ja) * 2017-02-09 2018-08-16 ソニーセミコンダクタソリューションズ株式会社 半導体装置、および半導体装置の製造方法
JP6640780B2 (ja) 2017-03-22 2020-02-05 キオクシア株式会社 半導体装置の製造方法および半導体装置
US10535585B2 (en) 2017-08-23 2020-01-14 Semiconductor Components Industries, Llc Integrated passive device and fabrication method using a last through-substrate via
US11296031B2 (en) 2018-03-30 2022-04-05 Intel Corporation Dielectric-filled trench isolation of vias
KR102643624B1 (ko) 2018-06-07 2024-03-05 삼성전자주식회사 이미지 센서
WO2021061481A1 (en) * 2019-09-27 2021-04-01 Corning Incorporated Vias including circumferential trenches, interposer including the vias, and method for fabricating the vias
JP7391741B2 (ja) * 2020-03-23 2023-12-05 株式会社東芝 構造体
KR20220010852A (ko) 2020-07-20 2022-01-27 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080124845A1 (en) * 2006-11-28 2008-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked structures and methods of fabricating stacked structures
US20090039471A1 (en) * 2007-08-06 2009-02-12 Haruyoshi Katagiri Semiconductor device

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7276787B2 (en) 2003-12-05 2007-10-02 International Business Machines Corporation Silicon chip carrier with conductive through-vias and method for fabricating same
JP2006278646A (ja) * 2005-03-29 2006-10-12 Sanyo Electric Co Ltd 半導体装置の製造方法
JP4869664B2 (ja) * 2005-08-26 2012-02-08 本田技研工業株式会社 半導体装置の製造方法
JP4389227B2 (ja) 2006-09-28 2009-12-24 エルピーダメモリ株式会社 半導体装置の製造方法
US7645678B2 (en) * 2007-02-13 2010-01-12 United Microelectronics Corp. Process of manufacturing a shallow trench isolation and process of treating bottom surface of the shallow trench for avoiding bubble defects
US7615480B2 (en) * 2007-06-20 2009-11-10 Lam Research Corporation Methods of post-contact back end of the line through-hole via integration
KR100895813B1 (ko) 2007-06-20 2009-05-06 주식회사 하이닉스반도체 반도체 패키지의 제조 방법
KR100945504B1 (ko) 2007-06-26 2010-03-09 주식회사 하이닉스반도체 스택 패키지 및 그의 제조 방법
US7939941B2 (en) 2007-06-27 2011-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Formation of through via before contact processing
US7859114B2 (en) * 2008-07-29 2010-12-28 International Business Machines Corporation IC chip and design structure with through wafer vias dishing correction
KR20100040455A (ko) 2008-10-10 2010-04-20 주식회사 동부하이텍 반도체 소자의 제조 방법
US8097953B2 (en) * 2008-10-28 2012-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional integrated circuit stacking-joint interface structure
JP4945545B2 (ja) * 2008-11-10 2012-06-06 株式会社日立製作所 半導体装置の製造方法
US20100224965A1 (en) 2009-03-09 2010-09-09 Chien-Li Kuo Through-silicon via structure and method for making the same
US8492241B2 (en) * 2010-10-14 2013-07-23 International Business Machines Corporation Method for simultaneously forming a through silicon via and a deep trench structure
US8987137B2 (en) 2010-12-16 2015-03-24 Lsi Corporation Method of fabrication of through-substrate vias
US8742535B2 (en) 2010-12-16 2014-06-03 Lsi Corporation Integration of shallow trench isolation and through-substrate vias into integrated circuit designs
US20130119543A1 (en) 2011-11-16 2013-05-16 Globalfoundries Singapore Pte. Ltd. Through silicon via for stacked wafer connections
US20130299950A1 (en) 2012-05-11 2013-11-14 Sematech, Inc. Semiconductor structure with buried through substrate vias

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080124845A1 (en) * 2006-11-28 2008-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked structures and methods of fabricating stacked structures
US20090039471A1 (en) * 2007-08-06 2009-02-12 Haruyoshi Katagiri Semiconductor device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105826302A (zh) * 2015-01-28 2016-08-03 德州仪器公司 晶片衬底移除
CN105826302B (zh) * 2015-01-28 2019-11-08 德州仪器公司 晶片衬底移除
WO2022000433A1 (zh) * 2020-06-30 2022-01-06 复旦大学 一种用于三维封装的soi有源转接板及其制备方法
US11881442B2 (en) 2020-06-30 2024-01-23 Shanghai integrated circuit manufacturing Innovation Center Co., Ltd. SOI active transfer board for three-dimensional packaging and preparation method thereof
CN113421869A (zh) * 2021-06-18 2021-09-21 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
CN113421869B (zh) * 2021-06-18 2022-08-02 武汉新芯集成电路制造有限公司 半导体器件及其制造方法

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Publication number Publication date
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