KR20200115949A - 가변 저항 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명에 따른 가변 저항 메모리 장치는 제1 메모리 영역 및 제2 메모리 영역을 포함하는 기판, 상기 제1 메모리 영역 상에 제공되는 복수개의 제1 메모리 셀들, 상기 제2 메모리 영역 상에 제공되는 복수개의 제2 메모리 셀들을 포함할 수 있다. 상기 제1 메모리 셀들의 각각은 제1 저항 소자 및 선택 소자를 포함하고, 상기 제2 메모리 셀들의 각각은 제2 저항 소자를 포함할 수 있다. 상기 제2 저항 소자의 가변 저항의 최대값은 상기 제1 저항 소자의 가변 저항의 최대값보다 작을 수 있다.

Description

가변 저항 메모리 장치 및 그 제조 방법{Variable Resistance memory device and method of forming the same}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 가변 저항 메모리 장치 및 그 제조방법에 관한 것이다.
반도체 소자들은 메모리 소자 및 논리 소자로 구분될 수 있다. 메모리 소자는 데이터를 저장하는 소자이다. 일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치 (Flash Memory Device) 등이 있다. 또한, 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
본 발명이 해결하고자 하는 일 기술적 과제는 반도체 칩의 효율을 극대화하는 가변 저항 메모리 장치 및 그의 제조방법을 제공하는 것에 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 이상 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 가변 저항 메모리 장치는 제1 메모리 영역 및 제2 메모리 영역을 포함하는 기판, 상기 제1 메모리 영역 상에 제공되는 복수개의 제1 메모리 셀들, 상기 제2 메모리 영역 상에 제공되는 복수개의 제2 메모리 셀들을 포함하되, 상기 제1 메모리 셀들의 각각은 제1 저항 소자 및 선택 소자를 포함하고, 상기 제2 메모리 셀들의 각각은 제2 저항 소자를 포함하고, 상기 제2 저항 소자의 가변 저항의 최대값은 상기 제1 저항 소자의 가변 저항의 최대값보다 작을 수 있다.
본 발명에 따른 가변 저항 메모리 장치의 제조방법은 제1 메모리 영역 및 제2 메모리 영역을 포함하는 기판 상에 하부 전극 물질층을 형성하는 것, 상기 하부 전극 물질층 상에 제1 가변 저항 물질층을 형성하는 것, 상기 제1 가변 저항 물질층 상에 제1 상부 전극 물질층을 형성하는 것, 상기 제2 메모리 영역 상의 제1 가변 저항 물질층 및 제1 상부 전극 물질층을 제거하는 것, 상기 기판 상에 제2 가변 저항 물질층을 형성하는 것, 상기 제2 가변 저항 물질층 상에 제2 상부 전극 물질층을 형성하는 것, 상기 제1 메모리 영역 상의 상기 제2 가변 저항 물질층 및 상기 제2 상부 전극 물질층을 제거하는 것, 상기 기판 상에 잔존하는 상기 하부 전극 물질층, 상기 제1 가변 저항 물질층, 상기 제2 가변 저항 물질층 및 상기 제1, 제2 상부 전극 물질층을 패터닝하여 상기 제1 메모리 영역 상의 제1 메모리 셀들 및 상기 제2 메모리 영역 상의 제2 메모리 셀들을 형성하는 것을 포함하고, 상기 제1 메모리 영역 상의 제2 가변 저항 물질층 및 상기 제2 상부 전극 물질층을 제거하는 것은 상기 제1 메모리 영역 상의 상기 제1 상부 전극 물질층이 노출되도록 하는 평탄화 공정을 포함하고, 상기 제1 가변 저항 물질층 및 상기 제2 가변 저항 물질층은 최대 저항값이 다른 물질을 포함할 수 있다.
본 발명에 따른 가변 저항 메모리 장치를 이용하여, 칩 전체의 성능을 향상시킬 수 있다.
도 1은 본 발명의 개념에 따른 가변 저항 메모리 장치를 나타내는 개략적인 블록도이다.
도 2는 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치를 나타내는 단면도이다.
도 3a 내지 도 3i는 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 나타내는 단면도들이다.
도 4는 본 발명의 제2 실시예에 따른 가변 저항 메모리 장치를 나타내는 단면도이다.
도 5a 내지 도 5f는 본 발명의 제2 실시예의 따른 가변 저항 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 6은 본 발명의 제3 실시예에 따른 가변 저항 메모리 장치를 나타내는 단면도이다.
도 7a 내지 도 7f는 본 발명의 제3 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 나타내는 단면도들이다.
이하, 도면들을 참조하여 본 발명의 개념에 따른 가변 저항 메모리 장치 및 그의 제조방법을 설명한다.
도 1은 본 발명의 개념에 따른 가변 저항 메모리 장치를 나타내는 개략적인 블록도이다.
도 1을 참조하면 본 발명에 따른 가변 저항 메모리 장치(1000)는 제1 메모리 소자(MD1) 및 제2 메모리 소자(MD2)를 포함할 수 있다. 제1 메모리 소자(MD1)는 금속 산화물 기반의 저항 소자, 계면 동작 형태의 저항 소자를 포함할 수 있다. 제1 메모리 소자(MD1)의 읽기/쓰기 지연 속도는(read/write latency)는 수백 ns 에서 수 ㎲이상 일 수 있다. 제1 메모리 소자(MD1)는 플래시 메모리와 유사한 특성을 가질 수 있다.
제2 메모리 소자(MD2)는 자기 저항 소자, 상변화 소자, 금속 산화물 기반 저항 소자 등으로 이루어질 수 있다. 제2 메모리 소자의 읽기/쓰기 지연속도(read/write latency)는 수 ns 내지 수십 ns 이상일 수 있다. 예를 들면 제2 메모리 소자(MD2)는 SRAM 또는 DRAM과 유사한 특성을 가질 수 있다.
제1 메모리 소자(MD1)는 제2 메모리 소자(MD2)보다 큰 리텐션 특성을 가질 수 있고, 제1 메모리 소자(MD1)의 동작 속도는 제2 메모리 소자(MD2)보다 작을 수 있다. 제2 메모리 소자(MD2)는 제1 메모리 소자(MD1)의 비교적 낮은 속도와 성능을 보완하는 버퍼(buffer)로 사용됨으로써, 가변 저항 메모리 장치(1000)의 효율이 증대될 수 있다.
가변 저항 메모리 장치(1000)는 EPROM(M1), CPU(M2), IO(M3), 시리얼 인터페이스(M4) 및 타이머(M5)를 더 포함할 수 있다. 즉, 가변 저항 메모리 장치(1000)는 제1 메모리 소자(MD1)와 제2 메모리 소자(MD2)를 구비하는 다양한 구조의 반도체 장치로 형성될 수 있다. 가변 저항 메모리 장치(1000)는 하나의 독립적인 메모리 칩으로 형성될 수 있다.
(장치 제1 실시예)
도 2는 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치를 나타내는 단면도이다.
도 2를 참조하면, 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치(2000)는 기판(100), 제1 메모리 소자(MD1) 및 제2 메모리 소자(MD2)를 포함할 수 있다. 기판(100)은 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2)을 포함할 수 있다.
기판(100) 상에는 층간절연막(101)이 제공될 수 있고, 제1 메모리 영역(AR1) 상의 층간절연막(101) 사이에는 복수개의 제1 도전 라인들(CL1)이 제공될 수 있다. 복수개의 제1 도전 라인들(CL1)은 일 예로 워드 라인들 또는 비트 라인들일 수 있다. 제1 도전 라인(CL1)들 각각은 기판(100)의 상면에 평행한 제1 방향(D1)을 따라서 연장될 수 있다. 일부 실시예들에 따르면 제1 도전 라인들(CL1) 각각의 상면 및 층간절연막(101)의 상면은 공면을 이룰 수 있다.
제1 메모리 영역(AR1) 상에는 제1 메모리 소자(MD1)가 제공될 수 있다. 제1 메모리 소자(MD1)는 복수개의 제1 메모리 셀들(MC1)을 포함할 수 있다. 제1 메모리 셀들(MC1)은 기판(100)의 상면에 평행하고 제1 방향(D1)에 수직한 제2 방향(D2)을 따라서 서로 이격될 수 있다.
제1 메모리 셀들(MC1) 각각은 제1 저항 소자(RD1) 및 선택 소자(SW)를 포함할 수 있다. 제1 메모리 셀들(MC1) 각각은 서브 하부 전극(BS)을 더 포함할 수도 있다. 기판(100)의 상면에 수직한 제3 방향(D3)을 따라서 서브 하부 전극(BS), 선택 소자(SW) 및 제1 저항 소자(RD1) 순으로 배치될 수 있다. 서브 하부 전극(BS)은 단일의 금속 전극층 또는 복수개의 금속 전극층을 포함할 수 있다.
선택 소자(SW)는 비선형적(예를 들어, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 소자일 수 있다. 일 예로, 선택 소자(SW)는 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자, PN 다이오드, MIEC 중 어느 하나를 포함할 수 있다. 선택 소자(SW)는 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 선택 소자는 (SW)은 불순물(일 예로, C, N, B, 및 O 중 적어도 하나)을 더 포함할 수 있다.
제1 메모리 셀들(MC1) 각각은 제1 도전 라인(CL1) 및 후술할 제2 도전 라인(CL2)의 교차점에 배치되어 크로스 포인트 구조를 이룰 수 있다. 이 경우 선택 소자(SW)는 크로스 포인트 구조에서 발생하는 누설 전류를 억제하는 역할을 할 수 있다.
제1 저항 소자(RD1)는 제3 방향(D3)을 따라서 차례로 배치되는 제1 하부 전극(BE1), 제1 가변 저항 패턴(RP1), 및 제1 상부 전극(TE1)을 포함할 수 있다.
제1 하부 전극(BE1) 및 제1 상부 전극(TE1)은 W, Pt, Ru, Ti, Hf, Zr, Ta, 이들의 금속 산화물 또는 금속 질화물을 포함할 수 있다. 제1 하부 전극(BE1) 및 제1 상부 전극(TE1)은 단일 금속층 또는 복수개의 금속층을 포함할 수 있다. 복수개의 금속층은 Ti, W의 산화물을 포함하는 서로 다른 종류의 막을 포함할 수 있다. 일 예로 서로 다른 종류의 막은 Ti/TiN, Ti/TiN/W 및 WN/W 중 하나를 포함할 수 있다.
제1 하부 전극(BE1) 및 제1 상부 전극(TE1)은 동일한 물질을 포함할 수 도 있고, 다른 물질을 포함할 수도 있다.
제1 가변 저항 패턴(RP1)은 전압에 따라서 고저항 상태에서 저저항 상태로 변하거나, 저저항 상태에서 고저항 상태로 변하는 소자일 수 있다. 제1 가변 저항 패턴(RP1)은 Ti, Zr, AL, Hf, Si 등의 금속 산화물 중 적어도 어느 하나를 포함할 수 있다. 제1 가변 저항 패턴(RP1)은 단일막 형태를 포함할 수 있다. 제1 가변 저항 패턴(RP1)은 사용 목적에 따라서 배리어(Barrier) 형태 또는 이중막 이상의 다중막으로 구성될 수 있다. 동작 전압 전류 조절 목적인 경우 배리어 형태를 선택할 수 있고, 스위칭 능력의 향상을 위해서 이중막 이상의 다중막 구조로 구성될 수도 있다.
제1 메모리 소자(MD1) 상부에는 제2 도전 라인(CL2)이 배치될 수 있다. 제2 도전 라인(CL2)은 기판(100)의 상면에 평행한 제2 방향(D2)을 따라서 연장될 수 있다. 제2 도전 라인(CL2)은 제1 메모리 셀들(MC1)과 전기적으로 연결될 수 있다. 제2 도전 라인(CL2)은 일 예로 워드 라인 또는 비트 라인일 수 있다. 제1 도전 라인(CL1) 및 제2 도전 라인(CL2)은 평면적 관점에서 교차될 수 있다. 제1 도전 라인(CL1), 제1 메모리 셀(MC1) 및 제2 도전 라인(CL2)은 크로스 포인트 구조를 이룰 수 있다. 도면 상에는 제1 저항 소자(RD1) 하나와 선택 소자(SW) 하나가 전기적으로 연결되는 것(1S1R)으로 도시하였으나, 본 발명의 개념에 따른 구조는 이에 한정되지 않는다.
제2 메모리 영역(AR2) 내에는 트랜지스터(TR), 소스 라인(SL), 워드 라인(WL) 및 그 밖의 반도체 소자(미도시)가 제공될 수 있다.
제2 메모리 영역(AR2) 상의 층간절연막(101) 사이에는 복수개의 도전 패턴들(CP)이 제공될 수 있다. 일부 실시예들에 따르면 도전 패턴들(CP) 및 층간절연막(101)은 공면을 이룰 수 있다. 복수개의 도전 패턴들(CP)은 트랜지스터(TR)와 후술할 제2 메모리 셀들(MC2) 사이의 전기적 신호를 전달할 수 있다. 도면 상에는 제2 메모리 셀들(MC2) 각각이 트랜지스터들(TR) 각각과 연결되는 것(1T1R)으로 도시하였으나, 연결되는 트랜지스터(TR)의 개수는 이에 한정되지 않을 수 있다.
제2 메모리 소자(MD2)는 복수개의 제2 메모리 셀들(MC2)을 포함할 수 있다. 제2 메모리 셀들(MC1)은 제2 방향(D2)을 따라서 서로 이격될 수 있다.
제2 메모리 셀들(MC2) 각각은 제2 저항 소자(RD2)를 포함할 수 있다. 제2 메모리 셀들(MC2) 각각은 서브 하부 전극(BS)을 더 포함할 수도 있다. 제3 방향(D3)을 따라서 서브 하부 전극(BS), 제2 저항 소자(RD2) 순으로 배치될 수 있다.
제2 저항 소자(RD2)는 제3 방향(D3)을 따라서 차례로 배치되는 제2 하부 전극(BE2), 제2 가변 저항 패턴(RP2), 제2 상부 전극(TE2)을 포함할 수 있다.
제2 하부 전극(BE2) 및 제2 상부 전극(TE2)은 W, Pt, Ru, Ti, Hf, Zr, Ta, 이들의 금속 산화물 및 금속 질화물 중 적어도 어느 하나를 포함할 수 있다. 제2 하부 전극(BE2) 및 제2 상부 전극(TE2)은 단일 금속층, 복수개의 금속층을 포함할 수 있다. 복수개의 금속층은 Ti, W의 산화물을 포함하는 서로 다른 종류의 막을 포함할 수 있다. 일 예로 서로 다른 종류의 막은 Ti/TiN, Ti/TiN/W, WN/W 등을 포함할 수 있다.
제2 하부 전극(BE2) 및 제2 상부 전극(TE2)은 동일한 물질을 포함할 수 도 있고, 다른 물질을 포함할 수도 있다.
제2 가변 저항 패턴(RP2)은 전압에 따라서 고저항 상태에서 저저항 상태로 변하거나, 저저항 상태에서 고저항 상태로 변하는 소자일 수 있다. 제2 가변 저항 패턴(RP2)은 Ti, Zr, AL, Hf, Si 등의 금속 산화물 중 적어도 어느 하나를 포함할 수 있다. 제2 가변 저항 패턴(RP2)은 단일막 형태를 포함할 수 있다. 제2 가변 저항 패턴(RP2)은 목적에 따라서 배리어(Barrier) 형태 또는 이중막 이상의 다중막으로 구성될 수 있다. 동작 전압 전류 조절 목적인 경우 배리어 형태를 포함할 수 있고, 스위칭 능력의 향상을 위해서 이중막 이상의 다중막 구성을 포함할 수도 있다.
제2 메모리 소자(MD2) 상부에는 제3 도전 라인(CL3)이 배치될 수 있다. 제3 도전 라인(CL3)은 복수개의 제2 메모리 셀들(MC2)과 전기적으로 연결될 수 있다. 제3 도전 라인(CL3)은 일 예로 비트 라인일 수 있다. 제2 메모리 소자(MD2)는 임베디드(embedded) 형태의 구조를 가질 수 있다.
도면 상에는 제2 저항 소자(RD2) 하나와, 트랜지스터(TR) 하나가 전기적으로 연결되는 것(1T1R)으로 도시하였으나, 본 발명의 개념에 따른 구조는 이에 한정되지 않는다.
제1 메모리 소자(MD1)와 제2 메모리 소자(MD2)의 관계를 살펴보면 제2 가변 저항 패턴(RP2)은 제1 가변 저항 패턴(RP1)과 다른 물질을 포함할 수 있다. 제2 가변 저항 패턴(RP2)은 제1 가변 저항 패턴(RP1)과 비교할 때, 동일한 전압이 가해지는 경우 더 많은 전류가 흐르는 저항 물질을 포함할 수 있다. 즉 제1 가변 저항 패턴(RP1)은 제2 가변 저항 패턴(RP2)보다 더 큰 저항 상태를 가지도록 구성될 수 있다. 또한 제2 저항 소자(RD2)의 가변 저항의 최대값은 제1 저항 소자(RD1)의 가변 저항의 최대값보다 작을 수 있다.
제1 상부 전극(TE1)의 상면(T1)의 레벨은 제2 상부 전극(TE2)의 상면(T2)의 레벨과 같거나 실질적으로 동일할 수 있다. 제1 하부 전극(BE1)의 상면(B1)의 레벨은 제2 하부 전극(BE2)의 상면(B2)의 레벨과 같거나 실질적으로 동일할 수 있다.
제1 메모리 영역(AR1) 상의 서브 하부 전극(BS)의 상면의 레벨 및 제2 메모리 영역(AR2) 상의 제2 서브 하부 전극(BS)의 상면의 레벨은 동일할 수 있다. 제1 메모리 영역(AR1) 상에는 선택 소자(SW)가 제공되기 때문에 제1 하부 전극(BE1)의 하면의 레벨은 제2 하부 전극(BE2)의 하면의 레벨보다 높을 수 있다. 또한 제1 저항 소자(RP1)의 제3 방향(D3)으로의 폭은 제2 저항 소자(RP2)의 제3 방향(D3)으로의 폭보다 작을 수 있다.
(방법 제1 실시예)
도 3a 내지 도 3i는 본 발명의 제1 실시예에 따른 가변 저항 메모리 장치 의 제조방법을 나타내는 단면도들이다.
도 3a를 참조하면, 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2)을 포함하는 기판(100)이 제공될 수 있다. 제1 메모리 영역(AR1) 상에는 층간절연층(101) 및 그 사이에 개재된 제1 도전 라인들(CL1)이 제공될 수 있다. 제2 메모리 영역(AR2) 내에는 트랜지스터(TR), 소스 라인(SL), 워드 라인(WL) 및 그 밖의 반도체 소자(미도시)가 제공될 수 있다. 제2 메모리 영역(AR2) 상의 층간절연막(101) 사이에는 복수개의 도전 패턴들(CP)이 제공될 수 있다.
도 3b를 참조하면, 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2) 상에 서브 하부 전극 물질층(SBL), 선택 소자 물질층(SWL), 제1 하부 전극 물질층(BEL1), 제1 하드 마스크막(HM1)이 차례로 증착될 수 있다. 제1 하드 마스크막(HM1)은 규소 산화물, 규소 질화물, 금속 산화물, 금속 질화물 중 적어도 어느 하나를 포함할 수 있다. 선택 소자 물질층(SWL)은 원자층 증착 공정, PVD, Co-sputter 방식 중 어느 하나를 통해서 증착될 수 있다.
도 3c를 참조하면, 제2 메모리 영역(AR2) 상의 선택 소자 물질층(SWL), 제1 하부 전극 물질층(BEL1), 제1 하드 마스크막(HM1)이 제거될 수 있다.
구체적으로 제1 메모리 영역(AR1)을 덮는 마스크 패턴(미도시)이 제공될 수 있다. 마스크 패턴(미도시)은 일 예로 포토 레지스트의 도포, 노광 및 현상으로 형성될 수 있다. 이어서 마스크 패턴(미도시)에 의해 덮이지 않는 제2 메모리 영역(AR2) 상의 제1 하드 마스크막(HM1), 제1 하부 전극 물질층(BEL1), 선택 소자 물질층(SWL)이 식각될 수 있다. 서브 하부 전극 물질층(SBL)의 상면이 식각 저지선(Stop line)이 될 수 있다. 결과적으로 선택 소자 물질층(SWL) 및 제1 하부 전극 물질층(BEL1)이 제1 메모리 영역(AR1) 상에 국소적으로(locally) 잔존할 수 있다.
도 3d를 참조하면 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2) 상에 제2 하부 전극 물질층(BEL2)이 증착될 수 있다. 이어서 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2) 상에 제1 절연층(DL1)이 형성될 수 있다.
제1 절연층(DL1)은 제1 메모리 영역(AR1) 상의 제1 절연층(DL1)의 상면 및 제2 메모리 영역(AR2) 상의 제1 절연층(DL1)의 상면의 단차가 거의 없을 정도로 두텁게 적층될 수 있다.
도 3e를 참조하면, 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2) 상에서 평탄화 공정이 이루어질 수 있다. 평탄화 공정은 일 예로 CMP 공정을 포함할 수 있다. 제1 메모리 영역(AR1) 상의 제1 하드 마스크막(HM1)의 하면이 평탄화 공정의 저지선(Stop line)이 될 수 있다.
평탄화 공정으로 인해서, 제1 메모리 영역(AR1) 상의 제1 하부 전극 물질층(BEL1) 및 2 메모리 영역(AR2) 상의 제2 하부 전극 물질층(BEL2)이 외부로 노출될 수 있다. 또한 평탄화 공정으로 인해서, 제1 메모리 영역(AR1) 상의 제1 하부 전극 물질층(BEL1)의 상면의 레벨 및 제2 메모리 영역(AR2) 상의 제2 하부 전극 물질층(BEL2)의 상면의 레벨이 실질적으로 동일해질 수 있다.
도 3f를 참조하면, 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2) 상에 차례로 제1 가변 저항 물질층(RL1), 제1 상부 전극 물질층(TEL1) 및 제2 하드 마스크 막(HM2)이 증착될 수 있다. 제2 하드 마스크막 (HM2)은 규소 산화물, 규소 질화물, 금속 산화물, 금속 질화물 등의 증착 과정에 의해서 형성될 수 있다.
도 3g를 참조하면, 제2 메모리 영역(AR2) 상의 제1 가변 저항 물질층(RL1), 제1 상부 전극 물질층(TEL1) 및 제2 하드 마스크막(HM2)이 식각될 수 있다. 구체적으로 제1 메모리 영역(AR1)을 덮는 마스크 패턴(미도시)이 제공될 수 있다. 마스크 패턴(미도시)은 일 예로 포토 레지스트의 도포, 노광 및 현상으로 형성될 수 있다. 이어서 마스크 패턴(미도시)에 덮이지 않는 제2 메모리 영역(AR2) 상의 제2 하드 마스크막(HM2), 제1 상부 전극 물질층(TEL1), 및 제1 가변 저항 물질층(RL1)이 식각될 수 있다. 결과적으로 제1 가변 저항 물질층(RL1) 및 제1 상부 전극 물질층(TEL1)이 제1 메모리 영역(AR1) 상에 국소적으로 잔존할 수 있다.
도 3h를 참조하면, 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2) 상에 차례로 제2 가변 저항 물질층(RL2), 제2 상부 전극 물질층(TEL2) 및 제2 절연층(DL2)이 형성될 수 있다. 제2 절연층(DL2)은 제1 메모리 영역(AR1) 상의 제2 절연층(DL2)의 상면의 레벨 및 제2 메모리 영역(AR2) 상의 제2 절연층(DL2)의 상면의 레벨 차이가 거의 나지 않을 정도로 두텁게 형성될 수 있다.
도 3i를 참조하면, 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2) 상에서 평탄화 공정이 이루어질 수 있다. 평탄화 공정은 일 예로 CMP 공정을 포함할 수 있다. 제1 메모리 영역(AR1) 상의 제2 하드마스크막(HM2)의 하면이 평탄화 공정의 저지선(Stop line)이 될 수 있다. 평탄화 공정에 의해서 제1 메모리 영역(AR1) 상의 제1 상부 전극 물질층(TEL1) 및 제2 메모리 영역(AR2) 상의 제2 상부 전극 물질층(TEL2)이 노출될 수 있다. 평탄화 공정은 제1 메모리 영역(AR1) 상의 제1 상부 전극 물질층(TEL1)의 상면의 레벨 및 제2 메모리 영역(AR2) 상의 제2 상부 전극 물질층(TEL2)의 상면의 레벨이 실질적으로 같아질 때까지 진행될 수 있다.
다시 도 2를 참조하면 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2) 상에서 셀 패터닝이 동시에 이루어질 수 있다. 제1 메모리 영역(AR1) 상에서 셀 패터닝은 일 예로 마스크 패턴(미도시)을 통한 포토 레지스트 공정으로 형성될 수 있다.패터닝 공정을 통해서 제1 메모리 영역(AR1) 상의 서브 하부 전극 물질층(BSL), 선택 소자 물질층(SWL), 제1 하부 전극 물질층(BEL1), 제1 가변 저항 물질층(RL1), 및 제1 상부 전극 물질층(TEL1)은 복수개의 제1 메모리 셀(MC1)로 패터닝될 수 있다.
패터닝 공정을 통해서 제2 메모리 영역(AR2) 상의 서브 하부 전극 물질층(BSL), 제2 하부 전극 물질층(BEL2), 제2 가변 저항 물질층(RL2) 및 제2 상부 전극 물질층(TEL2)은 복수개의 제2 메모리 셀(MC2)로 패터닝 될 수 있다.
추가적으로 제1 메모리 셀들(MC1)과 전기적으로 연결되는 제2 도전 라인(CL2), 제2 메모리 셀들(MC2)과 전기적으로 연결되는 제3 도전 라인(CL3)이 형성할 수 있다.
(장치 제2 실시예)
도 4는 본 발명에 따른 가변 저항 메모리 장치의 제2 실시예의 단면도이다. 이하에서 설명하는 것을 제외하면, 도 2를 참조하여 상세하게 설명하였으므로, 여기서는 추가적인 설명을 생략한다.
도 4를 참조하면, 제2 실시예에 따른 가변 저항 메모리 장치(3000)는 기판(100), 제1 메모리 소자(MD1) 및 제2 메모리 소자(MD2)를 포함할 수 있다.
기판(100)은 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2)을 포함할 수 있다. 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2) 내에는 트랜지스터(TR), 소스 라인(SL), 워드 라인(WL)이 제공될 수 있다.
기판(100) 상의 층간절연막(101) 사이에는 복수개의 도전 패턴들(CP)이 제공될 수 있다. 일부 실시예들에 따르면 도전 패턴들(CP)의 상면 및 층간절연막(101)의 상면은 공면을 이룰 수 있다.
제1 메모리 소자(MD1)는 복수개의 제1 메모리 셀들(MC1)을 포함할 수 있다. 제1 메모리 셀들(MC1) 각각은 제1 저항 소자(RD1)를 포함할 수 있다. 제1 저항 소자(RD1)는 제3 방향(D3)을 따라서 차례로 배치되는 제1 하부 전극(BE1), 제1 가변 저항 패턴(RP1), 제1 상부 전극(TE1)을 포함할 수 있다.
제1 메모리 소자(MD1) 상에는 도전 라인(CL)이 제공될 수 있다.
제2 메모리 소자(MD2)는 복수개의 제2 메모리 셀들(MC2)을 포함할 수 있다. 제2 메모리 셀들(MC2) 각각은 제2 저항 소자(RD2)를 포함할 수 있다. 제2 저항 소자(RD2)는 제3 방향(D3)을 따라서 차례로 배치되는 제2 하부 전극(BE2), 제2 가변 저항 패턴(RP2), 제2 상부 전극(TE2)을 포함할 수 있다.
제2 메모리 소자(MD2) 상에는 도전 라인(CL)이 제공될 수 있다.
제1 메모리 소자(MD1)와 제2 메모리 소자(MD2)의 관계를 살펴보면 제2 가변 저항 패턴(RP2)은 제1 가변 저항 패턴(RP1)과 다른 물질을 포함할 수 있다. 제2 가변 저항 패턴(RP2)은 제1 가변 저항 패턴(RP1)과 비교할 때, 동일한 전압이 가해지는 경우 더 많은 전류가 흐르는 저항 물질을 포함할 수 있다. 즉 제1 가변 저항 패턴(RP1)은 제2 가변 저항 패턴(RP2)보다 더 큰 저항 상태를 가지도록 구성될 수 있다. 또한 제2 저항 소자(RD2)의 가변 저항의 최대값은 제1 저항 소자(RD1)의 가변 저항의 최대값보다 작을 수 있다.
제1 상부 전극(TE1)의 상면(T1)의 레벨은 제2 상부 전극(TE2)의 상면(T2)의 레벨과 같거나 실질적으로 동일할 수 있다.
(방법 제2 실시예)
도 5a 내지 도 5f는 본 발명의 제2 실시예에 따른 제조방법을 나타내는 단면도들이다. 이하에서 설명하는 것을 제외하면, 도 3a 내지 도 3i를 참조하여 상세하게 설명하였으므로, 여기서는 추가적인 설명을 생략한다.
도 5a를 참조하면, 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2)을 포함하는 기판이 제공될 수 있다. 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2) 내에는 트랜지스터(TR), 소스 라인(SL), 워드 라인(WL)이 제공될 수 있다. 기판(100) 상의 층간절연막(101) 사이에는 복수개의 도전 패턴들(CP)이 제공될 수 있다.
도 5b를 참조하면, 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2) 상에 제1 하부 전극 물질층(BEL1), 제1 가변 저항 물질층(RL1), 제1 상부 전극 물질층(TEL1) 및 하드마스크막(HM)이 차례로 증착될 수 있다.
도 5c를 참조하면 제1 메모리 영역(AR1) 상의 하드마스크막(HM), 제1 상부 전극 물질층(TEL1) 및 제1 가변 저항 물질층(RL1)이 제거될 수 있다.
도 5d를 참조하면, 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2) 상에 차례로 제2 가변 저항 물질층(RL2), 제2 상부 전극 물질층(TEL2), 절연층(DL)이 형성될 수 있다. 절연층(DL)은 제1 메모리 영역(AR1) 상의 절연층(DL)의 상면 및 제2 메모리 영역(AR2) 상의 절연층(DL)의 상면의 단차가 거의 없을 정도로 두텁게 적층될 수 있다.
도 5e를 참조하면, 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2) 상에서 절연층(DL)의 평탄화 공정이 이루어질 수 있다. 제2 메모리 영역(AR2) 상의 제1 상부 전극 물질층(TEL1)이 노출되는 경우에, 제1 메모리 영역(AR1) 상의 절연층(DL)은 일부 잔존할 수 있다.
도 5f를 참조하면, 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2) 상에서 평탄화 공정이 더 이루어질 수 있다. 하드마스크막(HM)의 하면이 평탄화 공정의 저지선(Stop line)이 될 수 있다.
평탄화 공정으로 인해서, 제1 메모리 영역(AR1) 상의 제2 상부 전극 물질층(TEL2) 및 제2 메모리 영역(AR2) 상의 제1 상부 전극 물질층(TEL1)이 외부로 노출될 수 있다. 또한 제1 메모리 영역(AR1) 상의 제2 상부 전극 물질층(TEL2)의 상면의 레벨 및 제2 메모리 영역(AR2) 상의 제1 상부 전극 물질층(TEL1)의 상면의 레벨이 실질적으로 동일해질 수 있다.
다시 도 4를 참조하면 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2) 상에서 셀 패터닝이 동시에 이루어질 수 있다. 추가적으로 제1 메모리 셀들(MC1)과 전기적으로 연결되는 도전 라인(CL) 및 제2 메모리 셀들(MC2)과 전기적으로 연결되는 도전 라인(CL)이 형성할 수 있다.
(장치 제3 실시예)
도 6은 본 발명에 따른 가변 저항 메모리 장치의 제3 실시예의 단면도이다. 이하에서 설명하는 것을 제외하면, 도 2를 참조하여 상세하게 설명하였으므로, 여기서는 추가적인 설명을 생략한다.
도 6을 참조하면 제3 실시예에 따른 가변 저항 메모리 장치(4000)는 기판(100), 제1 메모리 소자(MD1) 및 제2 메모리 소자(MD2)를 포함할 수 있다. 기판(100)은 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2)을 포함할 수 있다. 기판(100) 상에는 층간절연막(101)이 제공될 수 있다. 층간절연막(101) 사이에는 복수개의 제1 도전 라인들(CL1)이 제공될 수 있다. 복수개의 제1 도전 라인들(CL1)은 일 예로 워드 라인들 또는 비트 라인들일 수 있다. . 제1 도전 라인(CL1)들 각각은 기판(100)의 상면에 평행한 제1 방향(D1)을 따라서 연장될 수 있다.
제1 메모리 영역(AR1) 상에는 제1 메모리 소자(MD1)가 제공될 수 있다. 제1 메모리 소자(MD1)는 복수개의 제1 메모리 셀들(MC1)을 포함할 수 있다. 제1 메모리 셀들(MC1) 각각은 제1 저항 소자(RD1) 및 선택 소자(SW)를 포함할 수 있다. 제1 메모리 셀들(MC1) 각각은 서브 하부 전극(BS)을 더 포함할 수도 있다. 제3 방향(D3)을 따라서 서브 하부 전극(BS), 선택 소자(SW) 및 제1 저항 소자(RD1) 순으로 배치될 수 있다. 제1 저항 소자(RD1)는 제3 방향(D3)을 따라서 차례로 배치되는 제1 하부 전극(BE1), 제1 가변 저항 패턴(RP1), 제1 상부 전극(TE1)을 포함할 수 있다.
제2 메모리 소자(MD2)는 복수개의 제2 메모리 셀들(MC2)을 포함할 수 있다. 제2 메모리 셀들(MC1)은 제2 방향(D2)을 따라서 서로 이격될 수 있다. 제2 메모리 셀들(MC2) 각각은 제2 저항 소자(RD2) 및 선택 소자(SW)를 포함할 수 있다. 제2 메모리 셀들(MC2) 각각은 서브 하부 전극(BS)을 더 포함할 수도 있다. 제3 방향(D3)을 따라서 서브 하부 전극(BS), 선택 소자(SW) 및 제2 저항 소자(RD2) 순으로 배치될 수 있다. 제2 저항 소자(RD2)는 제3 방향(D3)을 따라서 차례로 배치되는 제2 하부 전극(BE2), 제2 가변 저항 패턴(RP2), 제2 상부 전극(TE2)을 포함할 수 있다.
제1 메모리 소자(MD1) 및 제2 메모리 소자(MD2) 상부에는 제2 도전 라인(CL2)이 배치될 수 있다. 제1 도전 라인들(CL1), 제1 메모리 셀들(MC1) 및 제2 도전 라인들(CL2)은 크로스 포인트 구조를 이룰 수 있다. 제1 도전 라인들(CL1), 제2 메모리 셀들(MC2) 및 제2 도전 라인들(CL2)은 크로스 포인트 구조를 이룰 수 있다.
제1 메모리 소자(MD1)와 제2 메모리 소자(MD2)의 관계를 살펴보면 제2 가변 저항 패턴(RP2)은 제1 가변 저항 패턴(RP1)과 다른 물질을 포함할 수 있다. 제2 가변 저항 패턴(RP2)은 제1 가변 저항 패턴(RP1)과 비교할 때, 동일한 전압이 가해지는 경우 더 많은 전류가 흐르는 저항 물질을 포함할 수 있다. 즉 제1 가변 저항 패턴(RP1)은 제2 가변 저항 패턴(RP2)보다 더 큰 저항 상태를 가지도록 구성될 수 있다. 또한 제2 저항 소자(RD2)의 가변 저항의 최대값은 제1 저항 소자(RD1)의 가변 저항의 최대값보다 작을 수 있다.
제1 상부 전극(TE1)의 상면(T1)의 레벨은 제2 상부 전극(TE2)의 상면(T2)의 레벨과 같거나 실질적으로 동일할 수 있다.
도 7a 내지 도 7f는 본 발명의 제2 실시예에 따른 제조방법을 나타내는 단면도들이다. 이하에서 설명하는 것을 제외하면, 도 3a 내지 도 3i를 참조하여 상세하게 설명하였으므로, 여기서는 추가적인 설명을 생략한다.
도 7a를 참조하면 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2)을 포함하는 기판(100)이 제공될 수 있다. 기판(100) 상에는 층간절연막(101)이 제공될 수 있다. 층간절연막(101) 사이에는 복수개의 제1 도전 라인들(CL1)이 제공될 수 있다. 층간절연막(101) 사이에는 복수개의 제1 도전 라인들(CL1)이 제공될 수 있다. 복수개의 제1 도전 라인들(CL1)은 일 예로 워드 라인들 또는 비트 라인들일 수 있다. 제1 도전 라인(CL1)들 각각은 기판(100)의 상면에 평행한 제1 방향(D1)을 따라서 연장될 수 있다.
도 7b를 참조하면 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2) 상에 서브 하부 전극 물질층(SBL), 선택 소자 물질층(SWL), 제1 하부 전극 물질층(BEL1), 제1 가변 저항 물질층(RL1), 제1 상부 전극 물질층(TEL1) 및 하드마스크막(HM)이 증착될 수 있다.
도 7c를 참조하면, 제1 메모리 영역(AR1) 상의 하드마스크막(HM), 제1 상부 전극 물질층(TEL1), 및 제1 가변 저항 물질층(RL1)이 제거될 수 있다.
도 7d를 참조하면, 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2) 상에 제2 가변 저항 물질층(RL2), 상부 전극 물질층(TEL2)이 증착될 수 있다. 이어서 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2) 상에 절연층(DL)이 형성될 수 있다. 절연층(DL)은 제1 메모리 영역(AR1) 상의 절연층(DL)의 상면 및 제2 메모리 영역(AR2) 상의 절연층(DL)의 상면의 단차가 거의 없을 정도로 두텁게 적층될 수 있다.
도 7e를 참조하면 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2) 상에서 절연층(DL)의 평탄화 공정이 이루어질 수 있다. 제2 메모리 영역(AR2) 상의 제1 상부 전극 물질층(TEL1)이 노출되는 경우에, 제1 메모리 영역(AR1) 상의 절연층(DL)은 일부 잔존할 수 있다.
도 7f를 참조하면 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2) 상에서 평탄화 공정이 더 이루어질 수 있다. 평탄화 공정은 일 예로 CMP 공정을 포함할 수 있다. 제2 메모리 영역(AR2) 상의 하드마스크막(HM)의 하면이 평탄화 공정의 저지선(Stop line)이 될 수 있다.
평탄화 공정으로 인해서, 제1 메모리 영역(AR1) 상의 제2 상부 전극 물질층(TEL2) 및 제2 메모리 영역(AR2) 상의 제1 상부 전극 물질층(TEL1)이 외부로 노출될 수 있다. 또한 제1 메모리 영역(AR1) 상의 제2 상부 전극 물질층(TEL2)의 상면의 레벨 및 제2 메모리 영역(AR2) 상의 제1 상부 전극 물질층(TEL1)의 상면의 레벨이 실질적으로 동일해질 수 있다.
다시 도 6을 참조하면 제1 메모리 영역(AR1) 및 제2 메모리 영역(AR2) 상에서 셀 패터닝이 동시에 이루어질 수 있다. 추가적으로 제1 메모리 셀들(MC1)과 전기적으로 연결되는 제2 도전 라인(CL2), 제2 메모리 셀들(MC2)과 전기적으로 연결되는 제2 도전 라인(CL2)이 형성될 수 있다.
본 발명에 따르면 높은 저장 능력을 가지는 제1 메모리 셀과 높은 처리 속도를 가지는 제2 메모리 셀을 하나의 칩에 구성함으로써 칩의 효율을 극대화 시킬 수 있다. 또한 제1 메모리 셀 및 제2 메모리 셀의 단차가 거의 존재하지 않게 구현되는 바, 이후 포토 리소그래피 공정 등에 있어서 마진 확보에 유리할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
AR1: 제1 메모리 영역
AR2: 제2 메모리 영역
CL1: 제1 도전 라인
CL2: 제2 도전 라인
CP: 도전 패턴
101: 층간절연막
BS: 서브 하부 전극 BSL: 서브 하부 전극 물질층
BE1: 제1 하부 전극 BEL1: 제1 하부 전극 물질층
BE2: 제2 하부 전극 BEL2: 제2 하부 전극 물질층
RP1: 제1 가변 저항 패턴 RL1: 제1 가변 저항 물질층
RP2: 제2 가변 저항 패턴 RL2: 제2 가변 저항 물질층
TE1: 제1 상부 전극 TEL1: 제1 상부 전극 물질층
TE2: 제2 상부 전극 TEL2: 제2 상부 전극 물질층
SW: 선택 소자 SWL: 선택 소자 물질층
DL: 절연층

Claims (10)

  1. 제1 메모리 영역 및 제2 메모리 영역을 포함하는 기판;
    상기 제1 메모리 영역 상에 제공되는 복수개의 제1 메모리 셀들; 및
    상기 제2 메모리 영역 상에 제공되는 복수개의 제2 메모리 셀들을 포함하되,
    상기 제1 메모리 셀들의 각각은 제1 저항 소자 및 선택 소자를 포함하고,
    상기 제2 메모리 셀들의 각각은 제2 저항 소자를 포함하고,
    상기 제2 저항 소자의 가변 저항의 최대값은 상기 제1 저항 소자의 가변 저항의 최대값보다 작은 가변 저항 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 메모리 셀들 각각과 전기적으로 연결되고, 상기 제1 메모리 셀들 하부에 배치되는 제1 도전 라인;
    상기 제1 메모리 셀들과 전기적으로 연결되고 상기 제1 메모리 셀들 상부에 배치되는 제2 도전 라인; 및
    상기 제2 메모리 셀들의 각각과 전기적으로 연결되는 상기 기판 내의 트랜지스터를 더 포함하고,
    상기 제1 도전 라인은 상기 기판의 상면에 평행한 제1 방향으로 연장되고, 상기 제2 도전 라인은 상기 기판의 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 연장되는 가변 저항 메모리 장치.
  3. 제1 항에 있어서,
    상기 제1 저항 소자는 제1 하부 전극, 상기 제1 하부 전극 상의 제1 상부 전극, 상기 제1 하부 전극 및 상기 제1 상부 전극 사이에 개재된 제1 가변 저항 패턴을 포함하고,
    상기 제2 저항 소자는 제2 하부 전극, 상기 제2 하부 전극 상의 제2 상부 전극, 상기 제2 하부 전극 및 상기 제2 상부 전극 사이에 개재된 제2 가변 저항 패턴을 포함하고,
    상기 제1 상부 전극의 상면의 레벨 및 상기 제2 상부 전극의 상면의 레벨은 동일한 가변 저항 메모리 장치.
  4. 제3 항에 있어서
    상기 제1 하부 전극의 상면의 레벨과 상기 제2 하부 전극의 상면의 레벨은 동일한 가변 저항 메모리 장치.
  5. 제3 항에 있어서,
    상기 제1 가변 저항 패턴 및 상기 제2 가변 저항 패턴은 금속 산화물을 포함하되, 상기 제1 가변 저항 패턴 및 상기 제2 가변 저항 패턴은 서로 다른 물질을 포함하는 가변 저항 메모리 장치.
  6. 제1 메모리 영역 및 제2 메모리 영역을 포함하는 기판 상에 하부 전극 물질층을 형성하는 것;
    상기 하부 전극 물질층 상에 제1 가변 저항 물질층을 형성하는 것;
    상기 제1 가변 저항 물질층 상에 제1 상부 전극 물질층을 형성하는 것;
    상기 제2 메모리 영역 상의 제1 가변 저항 물질층 및 제1 상부 전극 물질층을 제거하는 것;
    상기 기판 상에 제2 가변 저항 물질층을 형성하는 것;
    상기 제2 가변 저항 물질층 상에 제2 상부 전극 물질층을 형성하는 것;
    상기 제1 메모리 영역 상의 상기 제2 가변 저항 물질층 및 상기 제2 상부 전극 물질층을 제거하는 것;
    상기 기판 상에 잔존하는 상기 하부 전극 물질층, 상기 제1 가변 저항 물질층, 상기 제2 가변 저항 물질층 및 상기 제1, 제2 상부 전극 물질층을 패터닝하여 상기 제1 메모리 영역 상의 제1 메모리 셀들 및 상기 제2 메모리 영역 상의 제2 메모리 셀들을 형성하는 것을 포함하고,
    상기 제1 메모리 영역 상의 제2 가변 저항 물질층 및 상기 제2 상부 전극 물질층을 제거하는 것은 상기 제1 메모리 영역 상의 상기 제1 상부 전극 물질층이 노출되도록 하는 평탄화 공정을 포함하고,
    상기 제1 가변 저항 물질층 및 상기 제2 가변 저항 물질층은 최대 저항값이 다른 물질을 포함하는 다른 가변 저항 메모리 장치의 제조방법.
  7. 제6항에 있어서,
    제1 메모리 영역 및 제2 메모리 영역 중 어느 하나의 영역 상에 선택 소자 물질층을 형성하는 것을 더 포함하고,
    상기 선택 소자 물질층은 상기 하부 전극 물질층의 하부에 배치되는 가변 저항 메모리 장치의 제조 방법.
  8. 제 6항에 있어서,
    상기 제1 메모리 셀들과 전기적으로 연결되고 상기 제1 메모리 셀들 상부에 배치되는 제2 도전 라인을 형성하는 것을 더 포함하고,
    상기 제1 메모리 영역은 상기 제1 메모리 셀들 각각과 전기적으로 연결되고 상기 제1 메모리 셀들 하부에 배치되는 제1 도전 라인을 포함하고,
    상기 제2 메모리 영역은 상기 제2 메모리 셀들의 각각과 전기적으로 연결되는 트랜지스터를 포함하되,
    상기 제1 도전 라인은 상기 기판의 상면에 평행한 제1 방향으로 연장되고, 상기 제2 도전 라인은 상기 기판의 상면에 평행하고 상기 제1 방향에 수직한 제2 방향으로 연장되는 가변 저항 메모리 장치의 제조 방법.

  9. 제6 항에 있어서,
    상기 평탄화 공정은 CMP 공정을 포함하는 가변 저항 메모리 장치의 제조방법.
  10. 제6항에 있어서,
    상기 기판 상에 서브 하부 전극 물질층을 형성하는 것을 더 포함하는 가변 저항 메모리 장치의 제조방법.

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