CN1269134C - 磁随机存取存储器及其制造方法 - Google Patents

Abstract

在读出位线(BLj)上连接了多个读出块(BKjn)。读出块(BKjn)具有串联在读出位线(BLj)和接地端子(VSS)之间的多个MTJ元件(12)。这些MTJ元件(12)层叠在半导体衬底上。读出位线(BLj)配置在层叠的多个MTJ元件(12)上。在读出块(BKjn)内的多个MTJ元件(12)的附近，存在沿着X方向延伸的写入字线(WWL3n、WWL3n+1、WWL3n+2)和沿着Y方向延伸的写入位线(BLj0、BLj1)。

Description

磁随机存取存储器及其制造方法

技术领域

本发明涉及利用磁阻效应存储“1”、“0”数据的磁随机存取存储器(MRAM)。

背景技术

近年，提出了很多种根据新原理存储数据的存储器，但是其中有一种是利用隧道磁阻(Tunneling Magneto Resistive：以后称作TMR。)效应存储“1”、“0”数据的磁随机存取存储器。

作为磁随机存取存储器的提案，例如有在ISSCC2000 TechnicalDigest p.128上刊登的Roy Scheuerlein等人提出的“A 10ns Read andWrite Non-Volatile Memory Array Using a Magnetic Tunnel Junctionand FET Switch in each Cell”。

磁随机存取存储器通过TMR元件存储“1”、“0”数据。TMR元件的基本构造是由两个磁性层(铁磁性层)夹着绝缘层(隧道阻挡层)的构造。但是，为了MR(磁阻)比的最优化等，提出了各种TMR元件的构造。

通过两个磁性层的磁化状态是平行还是反平行可以判断TMR元件中存储的数据。这里，平行意味着两个磁性层的磁化方向相同，反平行意味着两个磁性层的磁化方向相反。

通常，在两个磁性层中的一个(固定层)上附设了反铁磁性层。反铁磁性层是用于固定固定层的磁化方向的构件。因此，实际上根据两个磁性层中的另一个(自由层)的磁化方向，可以决定TMR元件中存储的数据(“1”或“0”)。

当TMR元件的磁化状态为平行时，在构成该TMR元件的两个磁性层之间夹着的绝缘层(隧道阻挡层)的隧道电阻变得最低。例如，以该状态为“1”状态。另外，当TMR元件的磁化状态变为反平行时，在构成该TMR元件的两个磁性层之间夹着的绝缘层(隧道阻挡层)的隧道电阻变得最高。例如，以该状态为“0”状态。

关于磁随机存取存储器的单元阵列构造，现在从存储器容量的大容量化、存取动作的稳定化等观点出发，研讨了各种构造。

例如，现在，有由一个MOS晶体管和一个TMR元件(或MTJ(磁隧道结)元件)构成一个存储单元的单元阵列构造。另外，为了实现读出动作的稳定化，还有在具有这样的单元阵列构造的同时，用两个存储单元阵列存储1位数据的磁随机存取存储器。

发明内容

可是，在这些磁随机存取存储器中，很难实现存储器容量的增大。这是因为在这些单元阵列构造中，一个TMR元件与一个MOS晶体管对应。

根据本发明的第一技术方案，提供一种磁随机存取存储器，包含：利用磁阻效应来存储数据的存储单元；在半导体衬底上层叠多个所述存储单元、且使所述多个存储单元串联起来的单元块；在彼此大致正交的第一方向和第二方向上反复配置多个所述单元块的存储单元阵列；在数据读出时，沿所述第一方向选择被配置于所述存储单元阵列上的多个所述单元块的读出字线；连接到所述读出字线，并驱动所述读出字线的读出驱动器；连接在所述多个存储单元的一端的位线；通过公共数据线连接到多个所述位线，并用于在由所述读出字线所选择的所述单元块中从所述多个存储单元之中的一个读出数据的读出电路；为了向所述多个存储单元之中的一个写入数据而使用、并在所述第一方向上延伸的第一写入线；向所述第一写入线供给第一写入电流的第一写入驱动器；吸收所述第一写入电流的第一吸收器；为了向所述多个存储单元之中的所述一个写入数据而使用、并在所述第二方向上延伸的第二写入线；向所述第二写入线供给第二写入电流的第二写入驱动器；吸收所述第二写入电流的第二吸收器；基于所输入的地址来选择所述读出字线和所述第一写入线的第一解码器；以及基于所输入的地址来选择所述第二写入线的第二解码器。

根据本发明的第二技术方案，提供一种磁随机存取存储器，包含：利用磁阻效应来存储数据的存储单元；在半导体衬底上层叠多个所述存储单元、且使所述多个存储单元并联起来的单元块；在彼此大致正交的第一方向和第二方向上反复配置多个所述单元块的存储单元阵列；在数据读出时，沿所述第一方向选择被配置于所述存储单元阵列上的多个所述单元块的读出字线；连接到所述读出字线，并驱动所述读出字线的读出驱动器；连接在所述多个存储单元的一端的位线；通过公共数据线连接到多个所述位线，并用于在由所述读出字线所选择的所述单元块中从所述多个存储单元之中的一个读出数据的读出电路；为了向所述多个存储单元之中的一个写入数据而使用、并在所述第一方向上延伸的第一写入线；向所述第一写入线供给第一写入电流的第一写入驱动器；吸收所述第一写入电流的第一吸收器；为了向所述多个存储单元之中的所述一个写入数据而使用、并在所述第二方向上延伸的第二写入线；向所述第二写入线供给第二写入电流的第二写入驱动器；吸收所述第二写入电流的第二吸收器；基于所输入的地址来选择所述读出字线和所述第一写入线的第一解码器；以及基于所输入的地址来选择所述第二写入线的第二解码器。

根据本发明的第三技术方案，提供一种磁随机存取存储器，包含：利用磁阻效应来存储数据的存储单元；在半导体衬底上层叠多个所述存储单元、且通过所述多个存储单元的串联和并联的组合而构成的单元块；在彼此大致正交的第一方向和第二方向上反复配置多个所述单元块的存储单元阵列；在数据读出时，沿所述第一方向选择被配置于所述存储单元阵列上的多个所述单元块的读出字线；连接到所述读出字线，并驱动所述读出字线的读出驱动器；连接在所述多个存储单元的一端的位线；通过公共数据线连接到多个所述位线，并用于在由所述读出字线所选择的所述多个单元块中从所述多个存储单元之中的一个读出数据的读出电路；为了向所述多个存储单元之中的一个写入数据而使用、并在所述第一方向上延伸的第一写入线；向所述第一写入线供给第一写入电流的第一写入驱动器；吸收所述第一写入电流的第一吸收器；为了向所述多个存储单元之中的所述一个写入数据而使用、并在所述第二方向上延伸的第二写入线；向所述第二写入线供给第二写入电流的第二写入驱动器；吸收所述第二写入电流的第二吸收器；基于所输入的地址来选择所述读出字线和所述第一写入线的第一解码器；以及基于所输入的地址来选择所述第二写入线的第二解码器。

根据本发明的第四技术方案，提供一种磁随机存取存储器的制造方法，包含：在半导体衬底的表面区域形成读出选择开关；在所述读出选择开关上形成在第一方向延伸的第一写入线；在所述第一写入线的正上方形成第一MTJ元件；形成覆盖所述第一MTJ元件的第一保护层；在所述第一MTJ元件的正上方隔着所述第一保护层、形成在与所述第一方向大致正交的第二方向延伸的第二写入线；在所述第二写入线的正上方形成对于所述第二写入线与所述第一MTJ元件对称的第二MTJ元件；形成覆盖所述第二MTJ元件的第二保护层；在所述第二MTJ元件的正上方隔着所述第二保护层、形成在所述第一方向延伸的第三写入线；在所述第三写入线的正上方形成对于所述第三写入线与所述第二MTJ元件对称的第三MTJ元件；形成覆盖所述第三MTJ元件的第三保护层；在所述第三MTJ元件的正上方隔着所述第三保护层、形成在所述第二方向延伸的第四写入线；在所述第四写入线的正上方形成对于所述第四写入线与所述第三MTJ元件对称的第四MTJ元件；形成覆盖所述第四MTJ元件的第四保护层；在所述第四MTJ元件的正上方隔着所述第四保护层、形成在所述第一方向延伸的第五写入线；在所述第五写入线上形成在所述第二方向延伸的读出位线。

附图说明

下面简要说明附图。

图1是关于本发明的磁随机存取存储器的构造例1的电路图。

图2是关于本发明的磁随机存取存储器的构造例1的剖视图。

图3是关于本发明的磁随机存取存储器的构造例1的剖视图。

图4是表示构造例1的变形例1的电路图。

图5是表示构造例1的变形例1的剖视图。

图6是表示构造例1的变形例2的电路图。

图7是表示构造例1的变形例2的剖视图。

图8是关于本发明的磁随机存取存储器的构造例2的电路图。

图9是关于本发明的磁随机存取存储器的构造例2的剖视图。

图10是关于本发明的磁随机存取存储器的构造例2的剖视图。

图11是表示构造例2的变形例1的剖视图。

图12是表示构造例2的变形例1的平面图。

图13是表示构造例2的变形例2的电路图。

图14是表示构造例2的变形例2的剖视图。

图15是表示构造例2的变形例3的电路图。

图16是表示构造例2的变形例3的剖视图。

图17是关于本发明的磁随机存取存储器的构造例3的电路图。

图18是关于本发明的磁随机存取存储器的构造例3的剖视图。

图19是表示构造例3的变形例1的电路图。

图20是表示构造例3的变形例1的剖视图。

图21是表示构造例3的变形例2的电路图。

图22是表示构造例3的变形例2的剖视图。

图23是关于本发明的磁随机存取存储器的构造例4的电路图。

图24是关于本发明的磁随机存取存储器的构造例4的电路图。

图25是关于本发明的磁随机存取存储器的构造例4的电路图。

图26是关于本发明的磁随机存取存储器的构造例4的剖视图。

图27是表示构造例4的变形例的剖视图。

图28是关于本发明的磁随机存取存储器的构造例5的电路图。

图29是关于本发明的磁随机存取存储器的构造例5的电路图。

图30是关于本发明的磁随机存取存储器的构造例5的电路图。

图31是关于本发明的磁随机存取存储器的构造例5的剖视图。

图32是表示构造例5的变形例的剖视图。

图33是表示构造例1读出动作时的等价电路图。

图34是表示构造例1读出动作时的等价电路图。

图35是表示构造例1读出动作时的等价电路图。

图36是表示构造例2读出动作时的等价电路图。

图37是表示构造例2读出动作时的等价电路图。

图38是表示构造例2读出动作时的等价电路图。

图39是表示构造例3读出动作时的等价电路图。

图40是表示构造例3读出动作时的等价电路图。

图41是表示构造例3读出动作时的等价电路图。

图42是表示TMR元件的构造例的图。

图43是表示TMR元件的构造例的图。

图44是表示TMR元件的构造例的图。

图45是表示第一TMR元件的构造例的图。

图46是表示第二TMR元件的构造例的图。

图47是表示第三TMR元件的构造例的图。

图48是表示第四TMR元件的构造例的图。

图49是表示第一TMR元件的构造例的图。

图50是表示第二TMR元件的构造例的图。

图51是表示第三TMR元件的构造例的图。

图52是表示第四TMR元件的构造例的图。

图53是表示与本发明有关的读出电路的电路例1的图。

图54是表示与本发明有关的读出电路的电路例2的图。

图55是表示与本发明有关的读出电路的电路例3的图。

图56是表示读出放大器的一个例子的图。

图57是表示读出放大器内的差动放大器的一个例子的图。

图58是表示读出放大器内的差动放大器的其他例子的图。

图59是表示读出放大器的其他例子的图。

图60是表示读出电路内的运算放大器的一个例子的图。

图61是表示读出电路内的运算放大器的其他例子的图。

图62是表示附加电流生成部的一个例子的电路图。

图63是表示与本发明有关的读出电路的电路例4的图。

图64是表示判定第四TMR元件的数据值的逻辑电路的图。

图65是表示判定第三TMR元件的数据值的逻辑电路的图。

图66是表示判定第二TMR元件的数据值的逻辑电路的图。

图67是表示判定第一TMR元件的数据值的逻辑电路的图。

图68是表示写入字线驱动器/吸收器(sinker)的电路例的图。

图69是表示写入位线驱动器/吸收器的电路例的图。

图70是表示读出字线驱动器的电路例的图。

图71是表示列解码器的电路例的图。

图72是表示写入字线驱动器/吸收器的电路例的图。

图73是表示写入位线驱动器/吸收器的电路例的图。

图74是表示对于写入线对称配置的TMR元件的图。

图75是表示对于写入线对称配置的TMR元件的图。

图76是表示对于写入线对称配置的TMR元件的图。

图77是表示对于写入线对称配置的TMR元件的图。

图78是表示对于写入线对称配置的TMR元件的图。

图79是表示对于写入线对称配置的TMR元件的图。

图80是表示写入位线驱动器/吸收器的电路例的图。

图81是表示适用了本发明的制造方法1的器件构造。

图82是表示本发明的制造方法1的一个步骤的剖视图。

图83是表示本发明的制造方法1的一个步骤的剖视图。

图84是表示本发明的制造方法1的一个步骤的平面图。

图85是表示沿着图84的LXXXV-LXXXV线的剖视图。

图86是表示本发明的制造方法1的一个步骤的剖视图。

图87是表示本发明的制造方法1的一个步骤的剖视图。

图88是表示本发明的制造方法1的一个步骤的剖视图。

图89是表示本发明的制造方法1的一个步骤的剖视图。

图90是表示本发明的制造方法1的一个步骤的剖视图。

图91是表示本发明的制造方法1的一个步骤的剖视图。

图92是表示本发明的制造方法1的一个步骤的平面图。

图93是表示沿着图92的XCIII-XCIII线的剖视图。

图94是表示本发明的制造方法1的一个步骤的剖视图。

图95是表示本发明的制造方法1的一个步骤的平面图。

图96是表示沿着图95的XCVI-XCVI线的剖视图。

图97是表示本发明的制造方法1的一个步骤的剖视图。

图98是表示本发明的制造方法1的一个步骤的剖视图。

图99是表示本发明的制造方法1的一个步骤的剖视图。

图100是表示本发明的制造方法1的一个步骤的平面图。

图101是表示沿着图100的CI-CI线的剖视图。

图102是表示本发明的制造方法1的一个步骤的剖视图。

图103是表示本发明的制造方法1的一个步骤的平面图。

图104是表示沿着图103的CIV-CIV线的剖视图。

图105是表示本发明的制造方法1的一个步骤的剖视图。

图106是表示本发明的制造方法1的一个步骤的剖视图。

图107是表示本发明的制造方法1的一个步骤的剖视图。

图108是表示本发明的制造方法1的一个步骤的平面图。

图109是表示沿着图108的CIX-CIX线的剖视图。

图110是表示本发明的制造方法1的一个步骤的剖视图。

图111是表示本发明的制造方法1的一个步骤的平面图。

图112是表示沿着图111的CXII-CXII线的剖视图。

图113是表示本发明的制造方法1的一个步骤的剖视图。

图114是表示本发明的制造方法1的一个步骤的剖视图。

图115是表示本发明的制造方法1的一个步骤的剖视图。

图116是表示本发明的制造方法1的一个步骤的平面图。

图117是表示沿着图116的CXVII-CXVII线的剖视图。

图118是表示本发明的制造方法1的一个步骤的剖视图。

图119是表示本发明的制造方法1的一个步骤的平面图。

图120是表示沿着图119的CXX-CXX线的剖视图。

图121是表示本发明的制造方法1的一个步骤的剖视图。

图122是表示本发明的制造方法1的一个步骤的剖视图。

图123是表示本发明的制造方法1的一个步骤的平面图。

图124是表示沿着图123的CXXIV-CXXIV线的剖视图。

图125是表示本发明的制造方法1的一个步骤的平面图。

图126是表示沿着图125的CXXVI-CXXVI线的剖视图。

图127是表示适用了本发明的制造方法2的器件构造的图。

图128是表示本发明的制造方法2的一个步骤的剖视图。

图129是表示本发明的制造方法2的一个步骤的剖视图。

图130是表示本发明的制造方法2的一个步骤的平面图。

图131是表示沿着图130的CXXXI-CXXXI线的剖视图。

图132是表示本发明的制造方法2的一个步骤的剖视图。

图133是表示本发明的制造方法2的一个步骤的剖视图。

图134是表示本发明的制造方法2的一个步骤的剖视图。

图135是表示本发明的制造方法2的一个步骤的剖视图。

图136是表示本发明的制造方法2的一个步骤的剖视图。

图137是表示本发明的制造方法2的一个步骤的剖视图。

图138是表示本发明的制造方法2的一个步骤的平面图。

图139是表示沿着图138的CXXXIX-CXXXIX线的剖视图。

图140是表示本发明的制造方法2的一个步骤的平面图。

图141是表示沿着图140的CXLI-CXLI线的剖视图。

图142是表示本发明的制造方法2的一个步骤的剖视图。

图143是表示本发明的制造方法2的一个步骤的剖视图。

图144是表示本发明的制造方法2的一个步骤的剖视图。

图145是表示本发明的制造方法2的一个步骤的平面图。

图146是表示沿着图145的CXLVI-CXLVI线的剖视图。

图147是表示本发明的制造方法2的一个步骤的平面图。

图148是表示沿着图147的CXLVIII-CXLVIII线的剖视图。

图149是表示本发明的制造方法2的一个步骤的剖视图。

图150是表示本发明的制造方法2的一个步骤的剖视图。

图151是表示本发明的制造方法2的一个步骤的剖视图。

图152是表示本发明的制造方法2的一个步骤的剖视图。

图153是表示本发明的制造方法2的一个步骤的剖视图。

图154是表示本发明的制造方法2的一个步骤的平面图。

图155是表示沿着图154的CLV-CLV线的剖视图。

图156是表示本发明的制造方法2的一个步骤的平面图。

图157是表示沿着图156的CLVII-CLVII线的剖视图。

图158是表示本发明的制造方法2的一个步骤的剖视图。

图159是表示本发明的制造方法2的一个步骤的剖视图。

图160是表示本发明的制造方法2的一个步骤的剖视图。

图161是表示本发明的制造方法2的一个步骤的平面图。

图162是表示沿着图161的CLXII-CLXII线的剖视图。

图163是表示本发明的制造方法2的一个步骤的平面图。

图164是表示沿着图163的CLXIV-CLXIV线的剖视图。

图165是表示本发明的制造方法2的一个步骤的剖视图。

图166是表示本发明的制造方法2的一个步骤的剖视图。

图167是表示本发明的制造方法2的一个步骤的剖视图。

图168是表示本发明的制造方法2的一个步骤的平面图。

图169是表示沿着图168的CLXIX-CLXIX线的剖视图。

图170是表示本发明的制造方法2的一个步骤的平面图。

图171是表示沿着图170的CLXXVI-CLXXVI线的剖视图。

图172是表示适用了本发明的制造方法3的器件构造的图。

图173是表示本发明的制造方法3的一个步骤的剖视图。

图174是表示本发明的制造方法3的一个步骤的剖视图。

图175是表示本发明的制造方法3的一个步骤的平面图。

图176是表示沿着图175的CLXXVI-CLXXVI线的剖视图。

图177是表示本发明的制造方法3的一个步骤的剖视图。

图178是表示本发明的制造方法3的一个步骤的剖视图。

图179是表示本发明的制造方法3的一个步骤的剖视图。

图180是表示本发明的制造方法3的一个步骤的剖视图。

图181是表示本发明的制造方法3的一个步骤的剖视图。

图182是表示本发明的制造方法3的一个步骤的剖视图。

图183是表示本发明的制造方法3的一个步骤的平面图。

图184是表示沿着图183的CLXXXIV-CLXXXIV线的剖视图。

图185是表示本发明的制造方法3的一个步骤的剖视图。

图186是表示沿着图185的CLXXXVI-CLXXXVI线的剖视图。

图187是表示本发明的制造方法3的一个步骤的剖视图。

图188是表示本发明的制造方法3的一个步骤的剖视图。

图189是表示本发明的制造方法3的一个步骤的剖视图。

图190是表示本发明的制造方法3的一个步骤的平面图。

图191是表示沿着图190的CXCI-CXCI线的剖视图。

图192是表示本发明的制造方法3的一个步骤的平面图。

图193是表示沿着图192的CXCIII-CXCIII线的剖视图。

图194是表示本发明的制造方法3的一个步骤的剖视图。

图195是表示本发明的制造方法3的一个步骤的剖视图。

图196是表示本发明的制造方法3的一个步骤的剖视图。

图197是表示本发明的制造方法3的一个步骤的剖视图。

图198是表示本发明的制造方法3的一个步骤的剖视图。

图199是表示本发明的制造方法3的一个步骤的平面图。

图200是表示沿着图199的CC-CC线的剖视图。

图201是表示本发明的制造方法3的一个步骤的平面图。

图202是表示沿着图201的CCII-CCII线的剖视图。

图203是表示本发明的制造方法3的一个步骤的剖视图。

图204是表示本发明的制造方法3的一个步骤的剖视图。

图205是表示本发明的制造方法3的一个步骤的剖视图。

图206是表示本发明的制造方法3的一个步骤的平面图。

图207是表示沿着图206的CCVII-CCVII线的剖视图。

图208是表示本发明的制造方法3的一个步骤的平面图。

图209是表示沿着图208的CCIX-CCIX线的剖视图。

图210是表示本发明的制造方法3的一个步骤的剖视图。

图211是表示本发明的制造方法3的一个步骤的剖视图。

图212是表示本发明的制造方法3的一个步骤的剖视图。

图213是表示本发明的制造方法3的一个步骤的平面图。

图214是表示沿着图213的CCXIV-CCXIV线的剖视图。

图215是表示本发明的制造方法3的一个步骤的平面图。

图216是表示沿着图215的CCXVI-CCXVI线的剖视图。

图217是表示变更了构造例1的一部分的构造例的电路图。

图218是表示变更了构造例1的一部分的构造例的电路图。

图219是表示变更了构造例2的一部分的构造例的电路图。

图220是表示变更了构造例2的一部分的构造例的电路图。

图221是表示变更了构造例3的一部分的构造例的电路图。

图222是表示变更了构造例3的一部分的构造例的电路图。

图223是表示变更了构造例4的一部分的构造例的电路图。

图224是表示变更了构造例4的一部分的构造例的电路图。

图225是表示变更了构造例4的一部分的构造例的电路图。

图226是表示变更了构造例5的一部分的构造例的电路图。

图227是表示变更了构造例5的一部分的构造例的电路图。

图228是表示变更了构造例5的一部分的构造例的电路图。

具体实施方式

下面，将参照附图对本发明一个方面的磁随机存取存储器加以详细说明。

1.单元阵列构造

首先，下面将对本发明一个方面的磁随机存取存储器的单元阵列构造加以详细说明。

(1)构造例1

构造例1涉及串联了层叠为多级的多个TMR元件的单元阵列构造。

①电路构造

首先，就电路构造加以说明。

图1表示了作为本发明的构造例1的磁随机存取存储器的主要部分。

存储单元阵列11具有在X方向、Y方向、Z方向配置为阵列状的多个TMR元件12。这里，Z方向是指与X方向以及Y方向正交的垂直于纸面的方向。

在本例中，存储单元阵列11具有由配置在X方向的j+1个TMR元件12、配置在Y方向的n+1个TMR元件12、层叠在Z方向的四个TMR元件12构成的单元阵列构造。层叠在Z方向的TMR元件12的数量在本例中为四个，但是该数量只要为多个，是多少都可以。

层叠在Z方向的四个TMR元件12彼此串联，构成一个块BKik(i＝0，1，…j，k＝0，1，…n)。块BKik内的四个TMR元件12实际上在垂直于纸面的方向(Z方向)彼此重合。

块BKik内的四个TMR元件12的一端通过读出选择开关(MOS晶体管)RSW，连接在接地点上。

在本例中，由配置在X方向的j+1个块BKik构成了一行。存储单元阵列11具有n+1行。另外，由配置在Y方向的n+1个块BKik构成了一列。存储单元阵列11具有j+1列。

在构成块BKik的四个TMR元件12的附近，配置了在X方向延伸，并且在Z方向层叠的多条(在本例中为3条)写入字线WWL3n、WWL3n+1、WWL3n+2。其中，n是行的号码，n＝0，1，2…。

关于在X方向延伸的写入字线，例如如图217所示，在一行内的一级中可配置一条写入字线。这时，在X方向延伸的一行内的写入字线的数量为四条(WWL4n、WWL4n+1、WWL4n+2、WWL4n+3)，即与层叠TMR元件12的级数相同。

另外，关于在Y方向延伸的写入位线，例如如图217所示，在一列内的一级中可配置一条写入位线。这时，在Y方向延伸的一列内的写入位线的数量为四条(BLj0、BLj1、BLj2、BLj3)，即与层叠TMR元件12的级数相同。

可是，在本例中，在X方向延伸的一行内的写入字线的至少一条为两个TMR元件(上级的TMR元件和下级的TMR元件)所共有。具体而言，在本例中，写入字线WWL3n+1被第二级和第三级的TMR元件共有。这时，在X方向延伸的一行内的写入字线的数量减少，能实现TMR元件12正下方绝缘膜的平坦化和制造成本的下降。

如果从块构造考虑，则如图218所示，第一级和第二级的TMR元件能共有一条写入字线，第三级和第四级的TMR元件共有一条写入字线。这时，在X方向延伸的一行内的写入字线的数量可为两条(WWL2n、WWL2n+1)。

尽管如此，在本例中，之所以在X方向延伸的一行内的写入字线的数量为三条，是因为考虑到在Y方向延伸的一列内的写入位线的位置。

即在本例中，在第一级的TMR元件12和第二级的TMR元件12之间配置了在Y方向延伸的一条写入位线BLj0，在第三级的TMR元件12和第四级的TMR元件12之间配置了在Y方向延伸的一条写入位线BLj1。

结果，关于在Y方向延伸的一列内的写入位线，第一级和第二级的TMR元件共有一条写入位线，第三级和第四级的TMR元件共有一条写入位线。这时，在Y方向延伸的一列内的写入位线的数量为两条。

须指出的是，因为在图1中未立体地描绘TMR元件12，所以描绘成两条写入位线BLj0、BLj1夹着块Bjn内的四个TMR元件12，但是，实际上如上所述，在第一级TMR元件和第二级TMR元件之间配置了一条写入位线BLj0，在第三级TMR元件和第四级TMR元件之间配置了一条写入位线BLj1。

关于块内的TMR元件及其附近的具体构造，将在后面的器件构造的说明中加以描述。

在X方向延伸的写入字线WWL3n、WWL3n+1、WWL3n+2的一端连接在写入字线驱动器23A-n上，另一端连接在写入字线吸收器24-n上。

读出选择开关RSW的栅极连接在读出字线RWLn(n＝0，1，2…)上。一条读出字线RWLn对应于一列内的一个块BKjk，并且，在配置在X方向的多个块BKjk中是公用的。

例如，当一列由四个块构成时，读出字线RWLn的数量为四条。读出字线RWLn在X方向延伸，它的一端连接在读出字线驱动器23B-n上。

行解码器25-n在写入动作时，根据行地址信号选择写入字线WWL3n、WWL3n+1、WWL3n+2中的一条。写入字线驱动器23A-n向选择的写入字线供给写入电流。写入电流流入选择的写入字线，被写入字线吸收器24-n吸收。

行解码器25-n在读出动作时，例如根据高位行地址信号，选择一行内的块。读出字线驱动器23B-n向连接在选择的块BK上的读出字线RWLn供给读出字线电压。在选择的块BK中，因为读出选择开关RSW变为导通状态，所以读出电流经由选择的块BK内的多个TMR元件流向接地点。

块BKik内的四个TMR元件12的另一端连接在读出位线BLj上。读出位线BLj的一端通过列选择开关(MOS晶体管)SWA连接在公共数据线28上。公共数据线28连接在读出电路(包含读出放大器)29B上。

写入位线BLj0、BLj1的一端连接在包含写入位线驱动器以及写入位线吸收器的电路块29A上。

写入位线BLj0、BLj1的另一端连接在包含写入位线驱动器以及写入位线吸收器的电路块31上。

在列选择开关SWA的栅极输入了列选择线信号CSLj(j＝0，1，…)。列解码器32输出列选择线信号CSLj。

在本例的磁随机存取存储器中，一列由多个块构成，以块单位进行读出。另外，一块由层叠为多级，彼此串联的多个TMR元件构成。

根据这样的单元阵列构造，因为在半导体衬底上三维地配置了TMR元件，并且可以用一个MOS晶体管(读出选择开关)对应多个TMR元件，所以作为结果，能有助于增大存储器的容量。

②器件构造

下面，就器件构造加以说明。

图2和图3表示了作为本发明的构造例1的磁随机存取存储器的一个块的器件构造。

图2表示磁随机存取存储器的一个块的Y方向的剖面，图3表示了磁随机存取存储器的一个块的X方向的剖面。在图2和图3所示的要素，为了与图1的电路的要素取得对应，采用了与图1相同的符号。

在半导体衬底41的表面区域上，配置了读出选择开关(MOS晶体管)RSW。读出选择开关RSW的源极通过源线SL连接到接地点。源线SL例如在X方向延伸为一条直线。

读出选择开关(MOS晶体管)RSW的栅极成为读出字线RWLn。读出字线RWLn在X方向延伸。在读出选择开关RSW上层叠了四个TMR元件(MTJ(磁隧道结)元件)MTJ1、MTJ2、MTJ3、MTJ4。

TMR元件MTJ1、MTJ2、MTJ3、MTJ4分别配置在下部电极41A1、41A2、41A3、41A4与上部电极41B1、41B2、41B3、41B4之间。接触栓塞42B、42C、42D、42E、42F把四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4彼此串联。

最下级的TMR元件MTJ1的下部电极41A1通过接触栓塞42A、42B以及中间层43，连接到读出选择开关(MOS晶体管)RSW的漏极上。最上级的TMR元件MTJ4的上部电极41B4通过接触栓塞42F，连接到在Y方向延伸的读出位线BLj上。

写入字线WWL3n配置在TMR元件MTJ1的正下方，写入字线WWL3n+1配置在TMR元件MTJ2和TMR元件MTJ3之间，写入字线WWL3n+2配置在TMR元件MTJ4的正上方。写入字线WWL3n、WWL3n+1、WWL3n+2在X方向延伸。

写入位线BLj0配置在TMR元件MTJ1和TMR元件MTJ2之间，写入位线BLj1配置在TMR元件MTJ3和TMR元件MTJ4之间。写入位线BLj0、BLj1在Y方向延伸。

根据这样的器件构造，对于一个读出选择开关RSW设置了多个(在本例中，为四个)TMR元件MTJ1、MTJ2、MTJ3、MTJ4。另外，这些TMR元件MTJ1、MTJ2、MTJ3、MTJ4层叠在读出选择开关RSW上，并且彼此串联。

另外，这时，读出位线BLj例如可以在最上层只设置一条。另外，对于写入字线WWL3n、WWL3n+1、WWL3n+2以及写入位线BLj0、BLj1的至少一条，可以由两个TMR元件共有。

因此，根据这样的器件构造，因为在半导体衬底上能以高密度配置TMR元件，所以有助于增大存储器容量。另外，因为能减少配置在TMR元件的阵列内的布线(写入字线、写入位线、读出位线等)的数量，所以能实现TMR元件正下方绝缘膜的平坦化，能提高TMR元件的特性。

③变形例

下面就构造例1的变形例加以说明。

图4和图5表示了构造例1的变形例1。

图4的电路图对应于图1的电路图，另外，图5的器件构造的剖视图对应于图2的器件构造的剖视图。本例的构造与图1～图3的构造的不同点在于实现读出选择开关的元件。

即在图1～图3的构造中，读出选择开关由MOS晶体管构成。而在本构造中，读出选择开关由二极管DI构成。伴随着此，读出字线RWL0、…RWLn连接在二极管DI的阴极上。

当采用本例的构造时，在读出动作时，选择的行的读出字线RWLi设定为“L”即接地电位。这时，读出电流流向构成选择的行的块的多个TMR元件。

图6和图7表示了构造例1的变形例2。

图6的电路图对应于图1的电路图，另外，图7的器件构造的剖视图对应于图2的器件构造的剖视图。本例的构造与图1～图3的构造的不同点在于：构成存储单元阵列11及其外部电路的晶体管的种类。

即在图1～图3的构造中，构成存储单元阵列11及其外部电路的晶体管是MOS晶体管。而在本例中，构成存储单元阵列11及其外部电路的晶体管变为双极晶体管。

当为本例的构造时，构成存储单元阵列11及其外部电路的晶体管的全部可以是双极晶体管，也可以是其一部分为双极晶体管。

(2)构造例2

构造例2涉及并联了层叠为多级的多个TMR元件的单元阵列构造。

①电路构造

首先，就电路构造加以说明。

图8表示了作为本发明的构造例2的磁随机存取存储器的主要部分。

存储单元阵列11具有在X方向、Y方向、Z方向配置为阵列状的多个TMR元件12。这里，Z方向是指与X方向以及Y方向正交的垂直于纸面的方向。

存储单元阵列11具有由配置在X方向的j+1个TMR元件12、配置在Y方向的n+1个TMR元件12、层叠在Z方向的四个TMR元件12构成的单元阵列构造。层叠在Z方向的TMR元件12的数量在本例中为四个，但是该数量只要为多个，是多少都可以。

层叠在Z方向的四个TMR元件12彼此并联，构成一个块BKik(i＝0，1，…j，k＝0，1，…n)。块BKik内的四个TMR元件12实际上在垂直于纸面的方向(Z方向)彼此重合。

块BKik内的四个TMR元件12的一端通过读出选择开关(MOS晶体管)RSW，连接在接地点上。

在本例中，由配置在X方向的j+1个块BKik构成了一行。存储单元阵列11具有n+1行。另外，由配置在Y方向的n+1个块BKik构成了一列。存储单元阵列11具有j+1列。

在构成块BKik的四个TMR元件12的附近，配置了在X方向延伸，并且在Z方向层叠的多条(在本例中为3条)写入字线WWL3n、WWL3n+1、WWL3n+2。其中，n是行的号码，n＝0，1，2…。

关于在X方向延伸的写入字线，例如如图219所示，在一行内的一级中可配置一条写入字线。这时，在X方向延伸的一行内的写入字线的数量为四条(WWL4n、WWL4n+1、WWL4n+2、WWL4n+3)，即与层叠TMR元件12的级数相同。

另外，关于在Y方向延伸的写入位线，例如如图219所示，在一列内的一级中可配置一条写入位线。这时，在Y方向延伸的一列内的写入位线的数量为四条(BLj0、BLj1、BLj2、BLj3)，即与层叠TMR元件12的级数相同。

可是，在本例中，在X方向延伸的一行内的写入字线的至少一条为两个TMR元件(上级的TMR元件和下级的TMR元件)所共有。具体而言，在本例中，写入字线WWL3n+1被第二级和第三级的TMR元件共有。这时，在X方向延伸的一行内的写入字线的数量减少，能实现TMR元件12正下方绝缘膜的平坦化和制造成本的下降。

如果从块构造考虑，则如图220所示，则第一级和第二级的TMR元件能共有一条写入字线，第三级和第四级的TMR元件共有一条写入字线。这时，在X方向延伸的一行内的写入字线的数量能为两条(WWL2n、WWL2n+1)。

尽管如此，在本例中，之所以在X方向延伸的一行内的写入字线的数量为三条，是因为考虑到在Y方向延伸的一列内的写入位线的位置。

即在本例中，在第一级的TMR元件12和第二级的TMR元件12之间配置了在Y方向延伸的一条写入位线BLj0，在第三级的TMR元件12和第四级的TMR元件12之间配置了在Y方向延伸的一条写入位线BLj1。

结果，关于在Y方向延伸的一列内的写入位线，第一级和第二级的TMR元件共有一条写入位线，第三级和第四级的TMR元件共有一条写入位线。这时，在Y方向延伸的一列内的写入位线的数量为两条。

须指出的是，因为在图8中未立体地描绘TMR元件12，所以描绘成两条写入位线BLj0、BLj1与块Bjn内的四个TMR元件12交叉，但是，实际上如上所述，在第一级TMR元件和第二级TMR元件之间配置了一条写入位线BLj0，在第三级TMR元件和第四级TMR元件之间配置了一条写入位线BLj1。

关于块内的TMR元件及其附近的具体构造，将在后面的器件构造的说明中加以描述。

在X方向延伸的写入字线WWL3n、WWL3n+1、WWL3n+2的一端连接在写入字线驱动器23A-n上，另一端连接在写入字线吸收器24-n上。

读出选择开关RSW的栅极连接在读出字线RWLn(n＝0，1，2…)上。一条读出字线RWLn对应于一列内的一个块BKjk，并且，在配置在X方向的多个块BKjk中是公用的。

例如，当一列由四个块构成时，读出字线RWLn的数量为四条。读出字线RWLn在X方向延伸，它的一端连接在读出字线驱动器23B-n上。

行解码器25-n在写入动作时，根据行地址信号选择写入字线WWL3n、WWL3n+1、WWL3n+2中的一条。写入字线驱动器23A-n向选择的写入字线供给写入电流。写入电流流入选择的写入字线，被写入字线吸收器24-n吸收。

行解码器25-n在读出动作时，例如根据高位行地址信号，选择一行内的块。读出字线驱动器23B-n向连接在选择的块BK上的读出字线RWLn供给读出字线电压。在选择的块BK中，因为读出选择开关RSW变为导通状态，所以读出电流经由选择的块BK内的多个TMR元件，流向接地点。

块BKik内的四个TMR元件12的另一端连接在读出位线BLj上。读出位线BLj的一端通过列选择开关(MOS晶体管)SWA连接在公共数据线28上。公共数据线28连接在读出电路(包含读出放大器)29B上。

写入位线BLj0、BLj1的一端连接在包含写入位线驱动器以及写入位线吸收器的电路块29A上。

写入位线BLj0、BLj1的另一端连接在包含写入位线驱动器以及写入位线吸收器的电路块31上。

在列选择开关SWA的栅极输入了列选择线信号CSLj(j＝0，1，…)。列解码器32输出列选择线信号CSLj。

在本例的磁随机存取存储器中，一列由多个块构成，以块单位进行读出。另外，一块由层叠为多级，并且彼此并联的多个TMR元件构成。

根据这样的单元阵列构造，因为在半导体衬底上三维地配置了TMR元件，并且可以用一个MOS晶体管(读出选择开关)对应多个TMR元件，所以作为结果，能有助于增大存储器的容量。

②器件构造

下面，就器件构造加以说明。

图9和图10表示了作为本发明的构造例2的磁随机存取存储器的一个块的器件构造。

图9表示磁随机存取存储器的一个块的Y方向的剖面，图10表示了磁随机存取存储器的一个块的X方向的剖面。在图9和图10所示的要素，为了与图8的电路的要素取得对应，采用了与图8相同的符号。

在半导体衬底41的表面区域上，配置了读出选择开关(MOS晶体管)RSW。读出选择开关RSW的源极通过源线SL连接到接地点。源线SL例如在X方向延伸为一条直线。

读出选择开关(MOS晶体管)RSW的栅极成为读出字线RWLn。读出字线RWLn在X方向延伸。在读出选择开关RSW上层叠了四个TMR元件(MTJ(磁隧道结)元件)MTJ1、MTJ2、MTJ3、MTJ4。

TMR元件MTJ1、MTJ2、MTJ3、MTJ4分别配置在下部电极41A1、41A2、41A3、41A4与上部电极41B1、41B2、41B3、41B4之间。接触栓塞42C1、42C2、42D1、42D2、42E1、42E2把四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4彼此并联。

最下级的TMR元件MTJ1的下部电极41A1通过接触栓塞42A、42B以及中间层43，连接到读出选择开关(MOS晶体管)RSW的漏极上。最上级的TMR元件MTJ4的上部电极41B4通过接触栓塞42F，连接到在Y方向延伸的读出位线BLj上。

写入字线WWL3n配置在TMR元件MTJ1的正下方，写入字线WWL3n+1配置在TMR元件MTJ2和TMR元件MTJ3之间，写入字线WWL3n+2配置在TMR元件MTJ4的正上方。写入字线WWL3n、WWL3n+1、WWL3n+2在X方向延伸。

写入位线BLj0配置在TMR元件MTJ1和TMR元件MTJ2之间，写入位线BLj1配置在TMR元件MTJ3和TMR元件MTJ4之间。写入位线BLj0、BLj1在Y方向延伸。

根据这样的器件构造，对于一个读出选择开关RSW设置了多个(在本例中，为四个)TMR元件MTJ1、MTJ2、MTJ3、MTJ4。另外，这些TMR元件MTJ1、MTJ2、MTJ3、MTJ4层叠在读出选择开关RSW上，并且彼此并联。

另外，这时，读出位线BLj例如可以在最上层只设置一条。另外，对于写入字线WWL3n、WWL3n+1、WWL3n+2以及写入位线BLj0、BLj1的至少一条，可以由两个TMR元件共有。

因此，根据这样的器件构造，因为在半导体衬底上能以高密度配置TMR元件，所以有助于增大存储器容量。另外，因为能减少配置在TMR元件的阵列内的布线(写入字线、写入位线、读出位线等)的数量，所以能实现TMR元件正下方绝缘膜的平坦化，能提高TMR元件的特性。

③变形例

下面就构造例2的变形例加以说明。

图11表示了构造例2的变形例1。

图11对应于图9。本例的器件构造与图9的器件构造的不同点在于：层叠TMR元件MTJ1、MTJ2、MTJ3、MTJ4的位置。

即在图9的器件构造中，TMR元件MTJ1、MTJ2、MTJ3、MTJ4层叠在读出选择开关(MOS晶体管)RSW的栅电极即读出字线RWLn的正上方。

这时，下部电极41A1、41A3以及上部电极41B2、41B4从TMR元件向一侧扩展，下部电极41A2、41A4以及上部电极41B1、41B3从TMR元件向另一侧扩展。另外，在TMR元件的两侧设置了对于下部电极和上部电极的接触部。

而在本例的器件构造中，TMR元件MTJ1、MTJ2、MTJ3、MTJ4层叠在连接了读出选择开关(MOS晶体管)RSW的源极的源线SL的正上方。

这时，下部电极41A1、41A2、41A3、41A4以及上部电极41B1、41B2、41B3、41B4都从TMR元件向一侧扩展。另外，直在TMR元件的一侧设置了对于下部电极和上部电极的接触部。

图12是用平面图表示了在图11的器件构造中，TMR元件、下部电极和上部电极的位置关系。

在本例中，下部电极41A1、41A3以及上部电极41B2、41B4的形状与下部电极41A2、41A4以及上部电极41B1、41B3的形状不同。另外，下部电极41A1、41A3以及上部电极41B2、41B4的一部分即与下部电极41A2、41A4以及上部电极41B1、41B3重叠的部分被除去。

图13和图14表示了构造例2的变形例2。

图13的电路图对应于图8的电路图，另外，图14的器件构造的剖视图对应于图9的器件构造的剖视图。本例的构造与图8～图10的构造的不同点在于实现读出选择开关的元件。

即在图8～图10的构造中，读出选择开关由MOS晶体管构成。而在本构造中，读出选择开关由二极管DI构成。伴随着此，读出字线RWL0、…RWLn连接在二极管DI的阴极上。

当采用本例的构造时，在读出动作时，选择的行的读出字线RWLi设定为“L”即接地电位。这时，能使读出电流流向构成选择的行的块的串联的多个TMR元件。

图15和图16表示了构造例2的变形例3。

图15的电路图对应于图8的电路图，另外，图16的器件构造的剖视图对应于图9的器件构造的剖视图。本例的构造与图8～图10的构造的不同点在于：构成存储单元阵列11及其外部电路的晶体管的种类。

即在图8～图10的构造中，构成存储单元阵列11及其外部电路的晶体管是MOS晶体管。而在本例中，构成存储单元阵列11及其外部电路的晶体管变为双极晶体管。

当为本例的构造时，构成存储单元阵列11及其外部电路的晶体管的全部可以是双极晶体管，也可以是其一部分为双极晶体管。

(3)构造例3

构造例3涉及串并联了层叠为多级的多个TMR元件的单元阵列构造。

①电路构造

首先，就电路构造加以说明。

图17表示了作为本发明的构造例3的磁随机存取存储器的主要部分。

存储单元阵列11具有在X方向、Y方向、Z方向配置为阵列状的多个TMR元件12。Z方向是指与X方向以及Y方向正交的垂直于纸面的方向。

存储单元阵列11具有由配置在X方向的j+1个TMR元件12、配置在Y方向的n+1个TMR元件12、层叠在Z方向的四个TMR元件12构成的单元阵列构造。层叠在Z方向的TMR元件12的数量在本例中为四个，但是该数量只要为多个，是多少都可以。

层叠在Z方向的四个TMR元件12彼此串并联，构成一个块BKik(i＝0，1，…j，k＝0，1，…n)。块BKik内的四个TMR元件12实际上在垂直于纸面的方向(Z方向)彼此重合。

这里，在本例中，当块Bkik内的四个TMR元件12为第一～第四TMR元件时，第一和第二TMR元件并联，第三和第四TMR元件并联。而且，并联的第一和第二TMR元件与并联的第三和第四TMR元件彼此串联。

块BKik内的四个TMR元件12的一端通过读出选择开关(MOS晶体管)RSW，连接在接地点上。

在本例中，由配置在X方向的j+1个块BKik构成了一行。存储单元阵列11具有n+1行。另外，由配置在Y方向的n+1个块BKik构成了一列。存储单元阵列11具有j+1列。

在构成块BKik的四个TMR元件12的附近，配置了在X方向延伸，并且在Z方向层叠的多条(在本例中为3条)写入字线WWL3n、WWL3n+1、WWL3n+2。其中，n是行的号码，n＝0，1，2…。

关于在X方向延伸的写入字线，例如如图221所示，在一行内的一级中可配置一条写入字线。这时，在X方向延伸的一行内的写入字线的数量为四条(WWL4n、WWL4n+1、WWL4n+2、WWL4n+3)，即与层叠TMR元件12的级数相同。

另外，关于在Y方向延伸的写入位线，例如如图221所示，在一列内的一级中可配置一条写入位线。这时，在Y方向延伸的一列内的写入位线的数量为四条(BLj0、BLj1、BLj2、BLj3)，即与层叠TMR元件12的级数相同。

可是，在本例中，在X方向延伸的一行内的写入字线的至少一条为两个TMR元件(上级的TMR元件和下级的TMR元件)所共有。具体而言，在本例中，写入字线WWL3n+1被第二级和第三级的TMR元件共有。这时，在X方向延伸的一行内的写入字线的数量减少，能实现TMR元件12的正下方绝缘膜平坦化和制造成本的下降。

如果从块构造考虑，则如图222所示，则第一级和第二级的TMR元件能共有一条写入字线，第三级和第四级的TMR元件共有一条写入字线。这时，在X方向延伸的一行内的写入字线的数量能为两条(WWL2n、WWL2n+1)。

尽管如此，在本例中，之所以在X方向延伸的一行内的写入字线的数量为三条，是因为考虑到在Y方向延伸的一列内的写入位线的位置。

即在本例中，在第一级的TMR元件12和第二级的TMR元件12之间配置了在Y方向延伸的一条写入位线BLj0，在第三级的TMR元件12和第四级的TMR元件12之间配置了在Y方向延伸的一条写入位线BLj1。

结果，关于在Y方向延伸的一列内的写入位线，第一级和第二级的TMR元件共有一条写入位线，第三级和第四级的TMR元件共有一条写入位线。这时，在Y方向延伸的一列内的写入位线的数量为两条。

须指出的是，因为在图17中未立体地描绘TMR元件12，所以描绘成两条写入位线BLj0、BLj1与块Bjn内的四个TMR元件12交叉，但是，实际上如上所述，在第一级TMR元件和第二级TMR元件之间配置了一条写入位线BLj0，在第三级TMR元件和第四级TMR元件之间配置了一条写入位线BLj1。

关于块内的TMR元件及其附近的具体构造，将在后面的器件构造的说明中加以描述。

在X方向延伸的写入字线WWL3n、WWL3n+1、WWL3n+2的一端连接在写入字线驱动器23A-n上，另一端连接在写入字线吸收器24-n上。

读出选择开关RSW的栅极连接在读出字线RWLn(n＝0，1，2…)上。一条读出字线RWLn对应于一列内的一个块BKj k，并且，在配置在X方向的多个块BKjk中是公用的。

例如，当一列由四个块构成时，读出字线RWLn的数量为四条。读出字线RWLn在X方向延伸，它的一端连接在读出字线驱动器23B-n上。

行解码器25-n在写入动作时，根据行地址信号选择写入字线WWL3n、WWL3n+1、WWL3n+2中的一条。写入字线驱动器23A-n向选择的写入字线供给写入电流。写入电流流入选择的写入字线，被写入字线吸收器24-n吸收。

行解码器25-n在读出动作时，例如根据高位行地址信号，选择一行内的块。读出字线驱动器23B-n向连接在选择的块BK上的读出字线RWLn供给读出字线电压。在选择的块BK中，因为读出选择开关RSW变为导通状态，所以读出电流经由选择的块BK内的多个TMR元件流向接地点。

块BKik内的四个TMR元件12的另一端连接在读出位线BLj上。读出位线BLj的一端通过列选择开关(MOS晶体管)SWA连接在公共数据线28上。公共数据线28连接在读出电路(包含读出放大器)29B上。

写入位线BLj0、BLj1的一端连接在包含写入位线驱动器以及写入位线吸收器的电路块29A上。

写入位线BLj0、BLj1的另一端连接在包含写入位线驱动器以及写入位线吸收器的电路块31上。

在列选择开关SWA的栅极输入了列选择线信号CSLj(j＝0，1，…)。列解码器32输出列选择线信号CSLj。

在本例的磁随机存取存储器中，一列由多个块构成，以块单位进行读出。另外，一块由层叠为多级，彼此串联的多个TMR元件构成。

根据这样的单元阵列构造，因为在半导体衬底上三维地配置了TMR元件，并且可以用一个MOS晶体管(读出选择开关)对应多个TMR元件，所以作为结果，能有助于增大存储器的容量。

②器件构造

下面，就器件构造加以说明。

图18表示了作为本发明的构造例3的磁随机存取存储器的一个块的器件构造。

图18表示磁随机存取存储器的一个块的Y方向的剖面。在图18所示的要素为了与图17的电路的要素取得对应，采用了与图17相同的符号。

在半导体衬底41的表面区域上，配置了读出选择开关(MOS晶体管)RSW。读出选择开关RSW的源极通过源线SL连接到接地点。源线SL例如在X方向延伸为一条直线。

读出选择开关(MOS晶体管)RSW的栅极成为读出字线RWLn。读出字线RWLn在X方向延伸。在读出选择开关RSW上层叠了四个TMR元件(MTJ(磁隧道结)元件)MTJ1、MTJ2、MTJ3、MTJ4。

TMR元件MTJ1、MTJ2、MTJ3、MTJ4分别配置在下部电极41A1、41A2、41A3、41A4与上部电极41B1、41B2、41B3、41B4之间。接触栓塞42C1、42C2、42D1、42E1、42E2把四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4彼此串并联。

最下级的TMR元件MTJ1的下部电极41A1通过接触栓塞42A、42B以及中间层43，连接到读出选择开关(MOS晶体管)RSW的漏极上。最上级的TMR元件MTJ4的上部电极41B4通过接触栓塞42F，连接到在Y方向延伸的读出位线BLj上。

写入字线WWL3n配置在TMR元件MTJ1的正下方，写入字线WWL3n+1配置在TMR元件MTJ2和TMR元件MTJ3之间，写入字线WWL3n+2配置在TMR元件MTJ4的正上方。写入字线WWL3n、WWL3n+1、WWL3n+2在X方向延伸。

写入位线BLj0配置在TMR元件MTJ1和TMR元件MTJ2之间，写入位线BLj1配置在TMR元件MTJ3和TMR元件MTJ4之间。写入位线BLj0、BLj1在Y方向延伸。

根据这样的器件构造，对于一个读出选择开关RSW设置了多个(在本例中，为四个)TMR元件MTJ1、MTJ2、MTJ3、MTJ4。另外，这些TMR元件MTJ1、MTJ2、MTJ3、MTJ4层叠在读出选择开关RSW上，并且彼此串并联。

另外，这时，读出位线BLj例如可以在最上层只设置一条。另外，对于写入字线WWL3n、WWL3n+1、WWL3n+2以及写入位线BLj0、BLj1的至少一条，可以由两个TMR元件共有。

因此，根据这样的器件构造，因为在半导体衬底上能以高密度配置TMR元件，所以有助于增大存储器容量。另外，因为能减少配置在TMR元件的阵列内的布线(写入字线、写入位线、读出位线等)的数量，所以能实现TMR元件正下方绝缘膜的平坦化，能提高TMR元件的特性。

③变形例

下面就构造例3的变形例加以说明。

图19和图20表示了构造例3的变形例1。

图19的电路图对应于图17的电路图，另外，图20的器件构造的剖视图对应于图18的器件构造的剖视图。本例的构造与图17以及图18的构造的不同点在于实现读出选择开关的元件。

即在图17和图18的构造中，读出选择开关由MOS晶体管构成。而在本构造中，读出选择开关由二极管DI构成。伴随着此，读出字线RWL0、…RWLn连接在二极管DI的阴极上。

当采用本例的构造时，在读出动作时，选择的行的读出字线RWLi设定为“L”即接地电位。这时，读出电流流向构成选择的行的块的串联的多个TMR元件。

图21和图22表示了构造例3的变形例2。

图21的电路图对应于图17的电路图，另外，图22的器件构造的剖视图对应于图18的器件构造的剖视图。本例的构造与图17以及图18的构造的不同点在于：构成存储单元阵列11及其外部电路的晶体管的种类。

即在图17和图18的构造中，构成存储单元阵列11及其外部电路的晶体管是MOS晶体管。而在本例中，构成存储单元阵列11及其外部电路的晶体管变为双极晶体管。

当为本例的构造时，构成存储单元阵列11及其外部电路的晶体管的全部可以是双极晶体管，也可以是其一部分为双极晶体管。

(2)构造例4

构造例4是构造例1～3的改良例。构造例4能与构造例1～3组合使用。

构造例4的特征在于：通过使在存储单元阵列的Y方向延伸的一行内的写入线为折叠构造(曲折构造)或并联构造，使一行内的写入线的数量实质上为一条。

根据这样的构造，因为能减少连接在一行内的写入线上的写入驱动器/吸收器的数量，所以能实现芯片面积的缩小导致的制造成本的下降。

①电路构造

首先，就电路构造加以说明。

图23～图25表示了作为本发明的构造例4的磁随机存取存储器的主要部分。

图23是把构造例4适用于图1的构造例1中的例子，图24是把构造例4适用于图8的构造例2中的例子，图25是把构造例4适用于图17的构造例3中的例子。

存储单元阵列11具有在X方向、Y方向、Z方向配置为阵列状的多个TMR元件12。Z方向是指与X方向以及Y方向正交的垂直于纸面的方向。

存储单元阵列11具有由配置在X方向的j+1个TMR元件12、配置在Y方向的n+1个TMR元件12、层叠在Z方向的四个TMR元件12构成的单元阵列构造。层叠在Z方向的TMR元件12的数量在本例中为四个，但是该数量只要为多个，是多少都可以。

层叠在Z方向的四个TMR元件12彼此串联(图23)、并联(图24)或串并联(图25)，构成一个块BKik(i＝0，1，…j，k＝0，1，…n)。块BKik内的四个TMR元件12实际上在垂直于纸面的方向(Z方向)彼此重合。

块BKik内的四个TMR元件12的一端通过读出选择开关(MOS晶体管)RSW，连接在接地点上。

在本例中，由配置在X方向的j+1个块BKik构成了一行。存储单元阵列11具有n+1行。另外，由配置在Y方向的n+1个块BKik构成了一列。存储单元阵列11具有j+1列。

在构成块BKik的四个TMR元件12的附近，配置了在X方向延伸，并且在Z方向层叠的多条写入字线。另外，这些写入字线在存储单元阵列11的端部彼此串联，构成一条写入字线WWLn。整体上，曲折配置了写入字线WWLn，使其穿过存储单元阵列11的内部。

把这样的写入字线的构造称作折叠构造(或曲折构造)。

根据折叠构造(或曲折构造)，因为一行内实质上只配置了一条写入字线WWLn，所以能减少构成连接在一行内的写入字线WWLn上的写入驱动器/吸收器23A-n、24-n的元件数量。因此，能实现芯片面积的缩小导致的制造成本下降。

如果从块构造考虑，则如图223～图225所示，如果在第一级和第二级的TMR元件之间以及第三级和第四级的TMR元件之间分别配置写入字线WWLn，就能缩短写入字线WWLn的长度。

可是，在本例中，具有折叠构造的写入字线WWLn分别配置在最下级的TMR元件的正下方、第二级的TMR元件和第三级的TMR元件之间以及最上级的TMR元件的正上方。

之所以采用这样的构造，是因为考虑了在Y方向延伸的一列内的写入位线的位置。

即在本例中，在第一级的TMR元件12和第二级的TMR元件12之间配置了在Y方向延伸的一条写入位线BLj0，在第三级的TMR元件12和第四级的TMR元件12之间配置了在Y方向延伸的一条写入位线BLj1。

结果，关于在Y方向延伸的一列内的写入位线，第一级和第二级的TMR元件共有一条写入位线，第三级和第四级的TMR元件共有一条写入位线。这时，在Y方向延伸的一列内的写入位线的数量为两条。

须指出的是，因为在图23～图25中未立体地描绘TMR元件12，所以描绘成两条写入位线BLj0、BLj1与块Bjn内的四个TMR元件12平行或交叉，但是，实际上如上所述，在第一级TMR元件和第二级TMR元件之间配置了一条写入位线BLj0，在第三级TMR元件和第四级TMR元件之间配置了一条写入位线BLj1。

在X方向延伸的写入字线WWLn的一端连接在写入字线驱动器23A-n上，另一端连接在写入字线吸收器24-n上。

读出选择开关RSW的栅极连接在读出字线RWLn(n＝0，1，2…)上。一条读出字线RWLn对应于一列内的一个块BKjk，并且，在配置在X方向的多个块BKjk中是公用的。

例如，当一列由四个块构成时，读出字线RWLn的数量为四条。读出字线RWLn在X方向延伸，它的一端连接在读出字线驱动器23B-n上。

行解码器25-n在写入动作时，根据行地址信号选择写入字线WWL0…WWLn中的一条。写入字线驱动器23A-n向选择的写入字线供给写入电流。写入电流流入选择的写入字线，被写入字线吸收器24-n吸收。

行解码器25-n在读出动作时，例如根据高位行地址信号，选择一行内的块。读出字线驱动器23B-n向连接在选择的块BK上的读出字线RWLn供给读出字线电压。在选择的块BK中，因为读出选择开关RSW变为导通状态，所以读出电流经由选择的块BK内的多个TMR元件，流向接地点。

块BKik内的四个TMR元件12的另一端连接在读出位线BLj上。读出位线BLj的一端通过列选择开关(MOS晶体管)SWA连接在公共数据线28上。公共数据线28连接在读出电路(包含读出放大器)29B上。

写入位线BLj0、BLj1的一端连接在包含写入位线驱动器以及写入位线吸收器的电路块29A上。

写入位线BLj0、BLj1的另一端连接在包含写入位线驱动器以及写入位线吸收器的电路块31上。

在列选择开关SWA的栅极输入了列选择线信号CSLj(j＝0，1，…)。列解码器32输出列选择线信号CSLj。

在本例的磁随机存取存储器中，一列由多个块构成，以块单位进行读出。另外，一块由层叠为多级，并且彼此串联、并联或串并联的多个TMR元件构成。

根据这样的单元阵列构造，因为在半导体衬底上三维地配置了TMR元件，并且可以用一个MOS晶体管(读出选择开关)对应多个TMR元件12，所以作为结果，能有助于增大存储器的容量。

另外，在本例的磁随机存取存储器中，因为写入字线WWLn为折叠构造(或曲折构造)，所以在一行内实质上只配置了一条写入字线WWLn。

因此，能减少构成连接在一行内的写入字线WWLn上的写入驱动器/吸收器23A-n、24-n的元件数量，能实现芯片面积的缩小导致的制造成本下降。

②器件构造

下面，就器件构造加以说明。

图26表示了作为本发明的构造例4的磁随机存取存储器的一个块的器件构造。

图26表示磁随机存取存储器的一个块的Y方向的剖面。在图26所示的要素为了与图23～图25的电路的要素取得对应，采用了与图23～图25相同的符号。

在图26中，为了明确构造例4的特征，在存储单元阵列11中，完全省略了写入字线WWLn以外的构件。

在存储单元阵列11上，构成写入字线WWLn的布线层叠为三级。这些布线在存储单元阵列11的端部通过接触栓塞彼此连接。作为结果，写入字线WWLn在存储单元阵列11上具有折叠构造(或曲折构造)。

写入字线WWLn的一端连接在写入字线驱动器23A-n上，另一端连接在写入字线吸收器24-n上。

在本例中，因为构成写入字线WWLn的布线层叠为三级(奇数级)，所以写入字线驱动器23A-n的位置和写入字线吸收器24-n的位置为夹着存储单元阵列11彼此相对的位置。

假如把构成写入字线WWLn的布线层叠为四级(多级)，则写入字线驱动器23A-n和写入字线吸收器24-n对于存储单元阵列11配置在相同的方向上。

根据这样的器件构造，因为写入字线WWLn为折叠构造(或曲折构造)，所以在一行内实质上只配置了一条写入字线WWLn。

因此，能减少构成连接在一行内的写入字线WWLn上的写入字线驱动器/吸收器23A-n、24-n的元件数量，能实现芯片面积的缩小导致的制造成本下降。

③变形例

下面就构造例4的变形例加以说明。

图27表示了作为本发明的构造例4的磁随机存取存储器的一个块的器件构造。

图27表示了磁随机存取存储器的一个块的Y方向的剖面。图27所示的要素为了与图23～图25的电路要素取得对应，采用了与图23～图25相同的符号。

在图27中，为了明确构造例4的特征，在存储单元阵列11中，完全省略了写入字线WWLn以外的构件。

在存储单元阵列11上，构成写入字线WWLn的布线层叠为三级。这些布线在存储单元阵列11的端部通过接触栓塞彼此连接。作为结果，写入字线WWLn在存储单元阵列11上具有并列连接的构造(并联构造)。

写入字线WWLn的一端连接在写入字线驱动器23A-n上，另一端连接在写入字线吸收器24-n上。

在本例中，构成写入字线WWLn的布线层叠为三级(奇数级)，但是，如果是多级(2级以上)，则层叠构成写入字线WWLn的布线的级数是几级都可以。

根据这样的结构，因为写入字线WWLn采用了并联构造，所以在一行内实质上只配置了一条写入字线WWLn。

因此，能减少构成连接在一行内的写入字线WWLn上的写入字线驱动器/吸收器23A-n、24-n的元件数量，能实现芯片面积的缩小导致的制造成本下降。

(4)构造例5

构造例5是构造例1～3的改良例。构造例5能与构造例1～3组合使用。

构造例5的特征在于：通过使在存储单元阵列的Y方向延伸的一列内的写入线为折叠构造(曲折构造)或并联构造，使一列内的写入线的数量实质上为一条。

根据这样的构造，因为能减少连接在一列内的写入线上的写入驱动器/吸收器的数量，所以能实现芯片面积的缩小导致的制造成本的下降。

①电路构造

首先，就电路构造加以说明。

图28～图30表示了作为本发明的构造例5的磁随机存取存储器的主要部分。

图28是把构造例5适用于图1的构造例1中的例子，图29是把构造例5适用于图8的构造例2中的例子，图30是把构造例5适用于图17的构造例3中的例子。

存储单元阵列11具有在X方向、Y方向、Z方向配置为阵列状的多个TMR元件12。Z方向是指与X方向以及Y方向正交的垂直于纸面的方向。

存储单元阵列11具有由配置在X方向的j+1个TMR元件12、配置在Y方向的n+1个TMR元件12、层叠在Z方向的四个TMR元件12构成的单元阵列构造。层叠在Z方向的TMR元件12的数量在本例中为四个，但是该数量只要为多个，是多少都可以。

层叠在Z方向的四个TMR元件12彼此串联(图28)、并联(图29)或串并联(图30)，构成一个块BKik(i＝0，1，…j，k＝0，1，…n)。块BKik内的四个TMR元件12实际上在垂直于纸面的方向(Z方向)彼此重合。

块BKik内的四个TMR元件12的一端通过读出选择开关(MOS晶体管)RSW，连接在接地点上。

在本例中，由配置在X方向的j+1个块BKik构成了一行。存储单元阵列11具有n+1行。另外，由配置在Y方向的n+1个块BKik构成了一列。存储单元阵列11具有j+1列。

在构成块BKik的四个TMR元件12的附近，配置了在X方向延伸，并且在Z方向层叠的多条写入字线WWL3n、WWL3n+1、WWL3n+2。

如果从块构造考虑，则如图226～图228所示，如果在第一级和第二级的TMR元件之间以及第三级和第四级的TMR元件之间分别配置写入字线WWLn，就能缩短写入字线WWLn的长度。

可是，在本例中，写入字线WWL3n、WWL3n+1、WWL3n+2分别配置在最下级的TMR元件的正下方、第二级的TMR元件和第三级的TMR元件之间以及最上级的TMR元件的正上方。

之所以采用这样的构造，是因为考虑了在Y方向延伸的一列内的写入位线的位置。

即在本例中，在第一级的TMR元件12和第二级的TMR元件12之间配置了在Y方向延伸的写入位线，在第三级的TMR元件12和第四级的TMR元件12之间配置了在Y方向延伸的写入位线。

另外，这些写入位线在存储单元阵列11的端部彼此串联，构成一条写入位线BLj1。整体上，曲折配置了写入位线BLj1，使其穿过存储单元阵列11的内部。

把这样的写入位线的构造称作折叠构造(或曲折构造)。

根据折叠构造(或曲折构造)，因为一列内实质上只配置了一条写入位线BLj1，所以能减少构成连接在一列内的写入位线BLj1上的写入驱动器/吸收器31的元件数量。因此，能实现芯片面积的缩小导致的制造成本下降。

须指出的是，因为在图28～图30中未立体地描绘TMR元件12，所以描绘成折叠构造的写入位线BLj1与块Bjn内的四个TMR元件12平行或交叉，但是，实际上如上所述，在第一级TMR元件和第二级TMR元件之间第三级TMR元件和第四级TMR元件之间配置了写入位线BLj1。

在X方向延伸的写入字线WWL3n、WWL3n+1、WWL3n+2的一端连接在写入字线驱动器23A-n上，另一端连接在写入字线吸收器24-n上。

读出选择开关RSW的栅极连接在读出字线RWLn(n＝0，1，2…)上。一条读出字线RWLn对应于一列内的一个块BKjk，并且，在配置在X方向的多个块BKjk中是公用的。

例如，当一列由四个块构成时，读出字线RWLn的数量为四条。读出字线RWLn在X方向延伸，它的一端连接在读出字线驱动器23B-n上。

行解码器25-n在写入动作时，根据行地址信号选择写入字线WWL3n、WWL3n+1、WWL3n+2中的一条。写入字线驱动器23A-n向选择的写入字线供给写入电流。写入电流流入选择的写入字线，被写入字线吸收器24-n吸收。

行解码器25-n在读出动作时，例如根据高位行地址信号，选择一行内的块。读出字线驱动器23B-n向连接在选择的块BK上的读出字线RWLn供给读出字线电压。在选择的块BK中，因为读出选择开关RSW变为导通状态，所以读出电流经由选择的块BK内的多个TMR元件，流向接地点。

块BKik内的四个TMR元件12的另一端连接在读出位线BLj上。读出位线BLj的一端通过列选择开关(MOS晶体管)SWA连接在公共数据线28上。公共数据线28连接在读出电路(包含读出放大器)29B上。

写入位线BLj1的一端以及另一端连接在包含写入位线驱动器以及写入位线吸收器的电路块31上。

在列选择开关SWA的栅极输入了列选择线信号CSLj(j＝0，1，…)。列解码器32输出列选择线信号CSLj。

在本例的磁随机存取存储器中，一列由多个块构成，以块单位进行读出。另外，一块由层叠为多级，并且彼此串联、并联或串并联的多个TMR元件构成。

根据这样的单元阵列构造，因为在半导体衬底上三维地配置了TMR元件12，并且可以用一个MOS晶体管(读出选择开关)对应多个TMR元件12，所以作为结果，能有助于增大存储器的容量。

另外，在本例的磁随机存取存储器中，因为写入位线BLj1为折叠构造(或曲折构造)，所以在一列内实质上只配置了一条写入位线BLj1。

因此，能减少构成连接在一列内的写入位线BLj1上的写入驱动器/吸收器31的元件数量，能实现芯片面积的缩小导致的制造成本下降。

②器件构造

下面，就器件构造加以说明。

图31表示了作为本发明的构造例5的磁随机存取存储器的一个块的器件构造。

图31表示磁随机存取存储器的一个块的Y方向的剖面。在图31所示的要素为了与图28～图30的电路的要素取得对应，采用了与图28～图30相同的符号。

在图31中，为了明确构造例5的特征，在存储单元阵列11中，完全省略了写入位线BLj1以及读出位线BLj以外的构件。

在存储单元阵列11上，构成写入位线BLj1的布线层叠为两级。这些布线在存储单元阵列11的端部通过接触栓塞彼此连接。作为结果，写入位线BLj1在存储单元阵列11上具有折叠构造或曲折构造)。

写入位线BLj1的一端以及另一端分别连接在写入位线驱动器/吸收器31上。

在本例中，因为构成写入位线BLJ1的布线层叠为两级(偶数级)，所以写入位线驱动器/吸收器只配置在存储单元阵列11的一端。

假如，构成写入位线BLj1的布线层叠为三级(奇数级)，则写入位线驱动器/吸收器分别配置在存储单元阵列11的两端。

根据这样的器件构造，因为写入位线BLj1为折叠构造(或曲折构造)，所以在一列内实质上只配置了一条写入位线BLj1。

因此，能减少构成连接在一列内的写入位线BLj1上的写入位线驱动器/吸收器31的元件数量，能实现芯片面积的缩小导致的制造成本下降。

③变形例

下面就构造例5的变形例加以说明。

图32表示了作为本发明的构造例5的磁随机存取存储器的一个块的器件构造。

图32表示了磁随机存取存储器的一个块的Y方向的剖面。图32所示的要素为了与图28～图30的电路要素取得对应，采用了与图28～图30相同的符号。

在图32中，为了明确构造例5的特征，在存储单元阵列11中，完全省略了写入位线BLj1以外的构件。

在存储单元阵列11上，构成写入位线BLj1的布线层叠为两级。这些布线在存储单元阵列11的端部通过接触栓塞彼此连接。作为结果，写入位线BLj1在存储单元阵列11上具有并列连接的构造(并联构造)。

写入位线BLj1的一端以及另一端连接在写入位线驱动器/吸收器31上。

在本例中，构成写入位线BLj1的布线层叠为两级，但是，如果是多级(2级以上)，则层叠写入位线BLj1的布线的级数是几级都可以。

根据这样的结构，因为写入位线BLj1采用了并联构造，所以在一列内实质上只配置了一条写入位线BLj1。

因此，能减少构成连接在一列内的写入位线BLj1上的写入位线驱动器/吸收器31的元件数量，能实现芯片面积的缩小导致的制造成本下降。

2.TMR元件的构造

在上述的阵列构造中，一块内的多个TMR元件是串联、并联或串并联的。

当以这样的阵列构造为前提时，当一块内的多个TMR元件的构造相同时，也可以采用破坏读出动作原理等读出动作原理(例如，特愿2001-350013号)。另外，也能使一块内的多个TMR元件的构造为不同构造，采用不根据破坏读出动作原理的一次读出动作原理(例如，特愿2001-365236号)。

关于这些读出动作原理，详细记载在在日本专利申请No.2001-350013和No.2001-365236中。

这里，说明用于实现这些读出动作原理的TMR元件的构造例。

(1)读出动作时的等价电路

首先，说明读出动作时的一个块内的TMR元件(存储单元)的等价电路。

图33～图35表示了单元阵列构造的构造例1的读出动作时的等价电路。

四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4彼此串联，其一端连接在读出位线BLj上。读出位线BLj的电位例如设定为电源电位VDD。在串联的TMR元件MTJ1、MTJ2、MTJ3、MTJ4的另一端和源线SL之间连接了读出选择开关(MOS晶体管)RSW。

当读出选择开关RSW为MOS晶体管时(图33)，它的栅极即读出字线RWLn的电位设定为“H”。因此，读出选择开关RSW变为导通状态。源线SL例如设定为接地电位VSS。

当读出选择开关RSW为二极管时(图34)，它的阴极即读出字线RWLn的电位设定为“L(＝VSS)”。因此，读出选择开关RSW变为导通状态。

当读出选择开关RSW为双极晶体管时(图35)，它的基极即读出字线RWLn的电位设定为“H”。因此，读出选择开关RSW变为导通状态。源线SL例如设定为接地电位VSS。

图36～图38表示了单元阵列构造的构造例2的读出动作时的等价电路。

四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4彼此并联，其一端连接在读出位线BLj上。读出位线BLj的电位例如设定为电源电位VDD。在并联的TMR元件MTJ1、MTJ2、MTJ3、MTJ4的另一端和源线SL之间连接了读出选择开关(MOS晶体管)RSW。

当读出选择开关RSW为MOS晶体管时(图36)，它的栅极即读出字线RWLn的电位设定为“H”。因此，读出选择开关RSW变为导通状态。源线SL例如设定为接地电位VSS。

当读出选择开关RSW为二极管时(图37)，它的阴极即读出字线RWLn的电位设定为“L(＝VSS)”。因此，读出选择开关RSW变为导通状态。

当读出选择开关RSW为双极晶体管时(图38)，它的基极即读出字线RWLn的电位设定为“H”。因此，读出选择开关RSW变为导通状态。源线SL例如设定为接地电位VSS。

图39～图41表示了单元阵列构造的构造例3的读出动作时的等价电路。

四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4彼此串并联，其一端连接在读出位线BLj上。读出位线BLj的电位例如设定为电源电位VDD。在串并联的TMR元件MTJ1、MTJ2、MTJ3、MTJ4的另一端和源线SL之间连接了读出选择开关(MOS晶体管)RSW。

当读出选择开关RSW为MOS晶体管时(图39)，它的栅极即读出字线RWLn的电位设定为“H”。因此，读出选择开关RSW变为导通状态。源线SL例如设定为接地电位VSS。

当读出选择开关RSW为二极管时(图40)，它的阴极即读出字线RWLn的电位设定为“L(＝VSS)”。因此，读出选择开关RSW变为导通状态。

当读出选择开关RSW为双极晶体管时(图41)，它的基极即读出字线RWLn的电位设定为“H”。因此，读出选择开关RSW变为导通状态。源线SL例如设定为接地电位VSS。

(2)TMR元件的构造

当应用破坏读出动作原理时

这时，块内的多个TMR元件MTJ1、MTJ2、MTJ3、MTJ4的构造可以都相同。

如图42～图44表示了TMR元件的构造例。

图42的例子所示的TMR元件是最基本的构造，具有两个铁磁性层和它们夹着的隧道阻挡层。

在两个铁磁性层中的固定了磁化方向的固定层(钉扎层)上附加了用于固定磁化方向的反铁磁性层。两个铁磁性层中的能自由改变磁化方向的自由层(存储层)通过由写入字线和写入位线产生的合成磁场决定了磁化方向。

图43的例子所示的TMR元件与图42的例子的TMR元件相比，是以使偏压增大为目的，在TMR元件内设置了两个隧道阻挡层。

也能说图43的TMR元件具有串联了两个图42的TMR元件的构造(双结型构造)。

在本例中，TMR元件具有三个铁磁性层，在它们之间配置了隧道阻挡层。在两端的铁磁性层(钉扎层)上分别附加了反铁磁性层。三个铁磁性层中的能自由改变磁化方向的自由层(存储层)成为正中央的铁磁性层。

图44的例子所示的TMR元件与图42的例子的TMR元件相比，容易使作为存储层的铁磁性层内的磁力线闭合。

也可以说本例的TMR元件是把图42的TMR元件的存储层替代为由两个铁磁性层和夹在它们之间的非磁性金属层(例如铝)构成的存储层。

TMR元件的存储层由于具有由两个铁磁性层和夹在它们之间的非磁性金属层构成的存储层，在构成存储层的两个铁磁性层内磁力线能容易闭合。即因为能防止构成存储层的两个铁磁性层内产生反磁场成分，所以能实现MR比的提高。

②当应用一次读出动作原理时

这时，块内的串联、并联或串并联的多个TMR元件的构造彼此不同。

具体而言，决定多个TMR元件的构造，使块内的多个TMR元件的磁化状态都为平行(平行以及反平行的定义参照背景技术一栏)时的各TMR元件的电阻值分别为不同的值。

·构造例1

图45表示了TMR元件MTJ1的例子。

TMR元件MTJ1由基本单位构成。基本单位是指由隧道阻挡层、配置在隧道阻挡层的一侧的铁磁性层(存储层)、配置在隧道阻挡层的另一侧的铁磁性层以及反铁磁性层构成的单位。

因为配置在隧道阻挡层的另一侧的铁磁性层接触反铁磁性层，所以其磁化方向被固定。配置在隧道阻挡层的另一侧的铁磁性层和与它接触的反铁磁性层构成钉扎层。

由该构造实现的TMR元件MTJ1的电阻值设为R。

图46表示了TMR元件MTJ2的例子。

TMR元件MTJ2由两个基本单位构成。可是，在两个基本单位之间，共有一个铁磁性层(存储层)。即在作为存储层的铁磁性层的一侧，通过隧道阻挡层配置了由铁磁性层和反铁磁性层构成的钉扎层，在作为存储层的铁磁性层的另一侧，也通过隧道阻挡层配置了由铁磁性层和反铁磁性层构成的钉扎层。

TMR元件MTJ2具有对于作为存储层的铁磁性层，对称配置了隧道阻挡层和钉扎层(铁磁性层和反铁磁性层)的构造。

由该构造实现的TMR元件MTJ2的电阻值为2×R。

图47表示了TMR元件MTJ3的例子。

TMR元件MTJ3由四个基本单位构成。另外，TMR元件MTJ3可以是两个TMR元件MTJ2串联在一起。即TMR元件MTJ3具有两个TMR元件MTJ2串联，并且其连接部的反铁磁性层为两个TMR元件MTJ2所共有的构造。

在TMR元件MTJ3中，存在两个存储层，但是在这两个存储层中，当然存储了相同的数据。即在TMR元件MTJ3中，由两个存储层存储了一位数据。

由该构造实现的TMR元件MTJ3的电阻值为4×R。

图48表示了TMR元件MTJ4的例子。

TMR元件MTJ4由八个基本单位构成。另外，TMR元件MTJ4可以是两个TMR元件MTJ3串联在一起。即TMR元件MTJ4具有两个TMR元件MTJ3串联，并且其连接部的反铁磁性层为两个TMR元件MTJ3所共有的构造。

在TMR元件MTJ4中，存在四个存储层，但是在这四个存储层中，当然存储了相同的数据。即在TMR元件MTJ4中，由四个存储层存储了一位数据。

由该构造实现的TMR元件MTJ3的电阻值为8×R。

·构造例2

在构造例1中，说明了通过基本单位(MTJ元件)的数量，改变隧道阻挡层的数量，从而改变TMR元件的电阻值的技术。可是，这时，在一个块内，因为对于每个TMR元件，基本单位的数量不同，所以其厚度也各式各样。

因此，在构造例2中，为了解决一个块内的各TMR元件的厚度不同的问题，由同一数量的基本单位构成一个块内的全部TMR元件，使它们的厚度相同。

例如，当一个块由四个TMR元件构成时，各TMR元件由八个基本单位构成。

另外，通过使构成该TMR元件的多个单元中的几个为虚设单位，进行TMR元件的电阻值的调整。虚设单位是指把基本单位的隧道阻挡层变为非磁性金属的单位。

由此，例如当一个基本单位的电阻值为R时，由八个基本单位的构成的TMR元件的电阻值为8×R(八个隧道阻挡层)。另外，八个单位中的四个为基本单位，并且其它四个为虚设单位的TMR元件的电阻值为4×R(四个隧道阻挡层)。

八个单位中的两个为基本单位，并且其它六个为虚设单位的TMR元件的电阻值为2×R(两个隧道阻挡层)；八个单位中的一个为基本单位，并且其它七个为虚设单位的TMR元件的电阻值为R(一个隧道阻挡层)。

夹着非磁性金属的两个铁磁性层间的电阻值比夹着隧道阻挡层的两个铁磁性层间的电阻值小很多。因此，不但能使构成TMR元件的单位(基本单位和虚拟单位的合计)的数量相同，全部的TMR元件的厚度相同，而且能使一块内的TMR元件的电阻值的比例如为：1∶2∶4∶8。

基本单位的隧道阻挡层例如由氧化铝构成。氧化铝是通过对铝进行氧化而形成的。

因此，如果形成了铝后，对该铝不进行氧化就形成单位，该单位成为虚设单位。另外，如果形成了铝后，对该铝进行氧化，产生氧化铝，最终完成的单位成为电阻值为R的基本单位。

图49表示了TMR元件MTJ1的例子。

TMR元件MTJ1由八个单位构成。八个单位中的一个是具有隧道阻挡层的基本单位，剩下的七个是不具有隧道阻挡层(具有非磁性金属)的虚设单位。

因此，由该构造实现的TMR元件MTJ1的电阻值为一个单位(或隧道阻挡层)的电阻值R。

图50表示了TMR元件MTJ2的例子。

TMR元件MTJ2由八个单位构成。八个单位中的两个是具有隧道阻挡层的基本单位，剩下的六个是不具有隧道阻挡层(具有非磁性金属)的虚设单位。

因此，由该构造实现的TMR元件MTJ2的电阻值为两个单位(或隧道阻挡层)的电阻值2×R。

图51表示了TMR元件MTJ3的例子。

TMR元件MTJ3由八个单位构成。八个单位中的四个是具有隧道阻挡层的基本单位，剩下的四个是不具有隧道阻挡层(具有非磁性金属)的虚设单位。

因此，由该构造实现的TMR元件MTJ3的电阻值为四个单位(或隧道阻挡层)的电阻值4×R。

图52表示了TMR元件MTJ4的例子。

TMR元件MTJ4由八个单位构成。八个单位都是具有隧道阻挡层的基本单位。

因此，由该构造实现的TMR元件MTJ4的电阻值为八个单位(或隧道阻挡层)的电阻值8×R。

·其它

在本例中，当块内的多个TMR元件的磁化状态都相同时，通过改变隧道阻挡层的数量，使该块内的多个TMR元件的电组值彼此不同。

可是，该构造是一个例子，还能有各种变更。例如，关于图49～图52的TMR元件MTJ1、MTJ2、MTJ3，如果不改变隧道阻挡层的数量，就能任意变更具有隧道阻挡层的基本单位的位置和具有非磁性金属的虚设单位的位置。

(3)总结

以上说明了TMR元件的构造例，但是关于本发明(电路构造、器件构造、读出动作原理、读出电路以及制造方法)，TMR元件的构造并未被限定。上述的构造例只不过表示了TMR元件的代表例。

3.读出动作原理

在磁随机存取存储器中，当只读出选择的TMR元件的数据时，应用了①通过读出放大器监测读出数据的通常的读出动作原理。另外，当以块内的所有TMR元件的数据混合形式读出时(共有读出位线时)，应用了②所谓的破坏读出动作原理或③一次读出动作原理。

须指出的是，关于能应用破坏读出动作原理的磁随机存取存储器，例如详细记载在特愿2001-350013号中。关于能应用一次读出动作原理的磁随机存取存储器，例如详细记载在特愿2001-365236号中。

4.读出电路

下面，说明用于实现本发明的读出动作原理的读出电路的电路例。

(1)当应用破坏读出动作原理时

①电路例1

图53表示了磁随机存取存储器的读出电路的电路例1。

多个TMR元件彼此并联，其一端连接了接地点，另一端经由作为列选择开关的N沟道MOS晶体管N7(SW)连接了节点n1。图示的TMR元件组在参考例、改良例1、2、5中，相当于一列，在改良例3、4、6中，相当于一列内的一块。

节点n1由箝位电路设定为箝位电位Vclamp。箝位电路由运算放大器OP1和N沟道MOS晶体管N8构成。

N沟道MOS晶体管N8配置在节点n1和电流镜电路M1之间。运算放大器OP1控制N沟道MOS晶体管N8的栅极电位，使节点n1的电位和箝位电位Vclamp相等。

箝位电路的功能在于调整一列内或一块内的TMR元件的两端间的电压。

即例如，当为TMR元件的一端提供了接地电位时，如果TMR元件的另一端的电位变得过大，则TMR元件的MR比变小。TMR元件的MR小意味着“1”状态的TMR元件的电阻值和“0”状态的TMR元件的电阻值的差小。即用于读出时的“1”、“0”判定的界限变小。

为了防止这种情况，在本例中，使用箝位电路调整TMR元件的另一端的电位即TMR元件的两端之间的电压，使TMR元件的MR比不会变小。

电流镜电路M1实现使与流向多个TMR元件的读出电流的合计值相等的电流流向N沟道MOS晶体管N9的功能。这时的节点n2的电位(例如初始数据)通过传输门电路TG1存储在存储电路43中。

传输门电路TG1的导通/断开由控制信号READ1S、bREAD1S控制。控制信号READ1S是在第一次的读出动作时(初始数据的读出时)变为“H”的信号。须指出的是，控制信号bREAD1S是具有与控制信号READ1S的值相反的值的反转信号。

当控制信号READ1S为“H”时(第一次的读出动作时)，节点n2的电位经由传输门电路TG1输入到倒相电路I7。倒相电路I7的输出信号输入到运算放大器OP2的负输入端子。运算放大器OP2的输出信号输入到倒相电路I8，倒相电路I8的输出信号输入到运算放大器OP2的正输入端子。

运算放大器OP2例如控制倒相电路I8内的N沟道MOS晶体管的栅极电位，使输入到它的负输入端子的输入电位与输入到它的正输入端子的输入电位彼此变得相等。因此，作为结果，流向接收运算放大器OP2的输出信号的倒相电路I8的电流成为初始数据(单元数据)。

传输门电路TG2连接在运算放大器OP2的输出端子和倒相电路I7的输入端子之间。如果第一次的读出动作结束，则控制信号READ1S变为“L”，控制信号bREAD1S变为“H”。结果初始数据被锁存在存储电路43内。

读出放大器SA的正输入端子连接在节点n2上，它的负输入端子连接在运算放大器OP2的输出端子n3上。当判定选择的TMR元件的数据时，读出放大器SA比较节点n2的电位和运算放大器OP2的输出端子n3的电位。

即节点n1的电位表示第二次的读出结果(比较数据)，运算放大器OP2的输出端子n3的电位表示第一次的读出结果(初始数据)。

可是，如果一列内或一个块内并联的TMR元件的数量多，则信号电流对于读出电流的值非常小，很难通过读出放大器监测该微小的信号电流。

因此，在本例中设置了附加电流生成部42。

附加电流生成部42具有电流源Is。通过该电流源Is产生的恒定电路由电流镜电路M2供给到TMR元件。

即在电路例6中，如果流向一列内或一个块内并联的TMR元件的单元电流为Icell，则流向电流镜电路M1的电流即流向N沟道MOS晶体管N9的电流Isense为Isense＝Icell-Is。

据此，因为能增大信号电流对于读出电流的值，所以能提高基于读出放大器的信号电流的检测灵敏度。

②电路例2

图54表示了磁随机存取存储器的读出电路的电路例2。

该电路例2是电路例1的变形例。电路例2如果与电路例1相比，则在存储电路43中具有特征。即在电路例1中，存储电路43具有倒相电路I7、I8和运算放大器OP2，但是在电路例2中，存储电路43不具有运算放大器，而具有四个倒相电路I9、I9’、I10、I11。

即在电路例2中，不使用运算放大器，而使用电流镜电路把初始数据锁存在存储电路43中。

例如，当第一次的读出动作时(读出初始数据时)，控制信号READ1S变为“H”，所以节点n1的电位(初始数据)传送到由四个倒相电路I9、I9’、I10、I11构成的存储电路43。如果第一次的读出动作结束，则控制信号READ1S变为“L”，因为控制信号bREAD1S变为“H”，所以初始数据被锁存在存储电路43内。

③电路例3

图55表示了磁随机存取存储器的读出电路的电路例3。

该电路例3也是电路例1的变形例，如果电路例2如果与电路例1相比，则在存储电路43中具有特征。即在电路例3中，存储电路43由电容器C1构成。

在本例中，例如节点n2的电位(初始数据)动态存储在电容器C1中。因此，例如第一次的读出到第二次的读出的期间有必要比电容器C1持续保持数据的期间短。

在DRAM(动态随机存取存储器)领域充分地研究了电容器C1持续保持数据的期间，例如为数毫秒。因此，如果从第一次的读出到第二次的读出的期间比数毫秒短，就能在存储电路43中使用电容器C1。

④读出放大器的具体例

下面，说明电路例1、2、3中使用的读出放大器SA的具体例。读出放大器SA的结构在破坏读出动作时，由向选择的TMR元件写入的试验数据的值决定。

·当试验数据为“1”时

图56表示了试验数据为“1”时的读出放大器的一个例子。

读出放大器SA例如由三个差动放大器DI1、DI2、DI3和NAND电路ND5构成。

初级的差动放大器DI1把图53～图55的节点n2的电位(例如，比较数据)与节点n3的电位(例如，初始数据)比较。差动放大器DI1根据两个输入电位输出两个输出电位。差动放大器DI1的两个输出电位的差根据两个输入电位的差决定。

在差动放大器DI2的正输入端子输入了基于节点n2的电位的电位，在它的负输入端子输入了基准电位VrefH。差动放大器DI2当在它的正输入端子输入的电位比基准电位VrefH大时，输出“H”，当比它小时，输出“L”。

在差动放大器DI3的负输入端子输入了基于节点n3的电位的电位，在它的正输入端子输入了基准电位VrefL。差动放大器DI3当在它的负输入端子输入的电位比基准电位VrefL小时，输出“H”，当比它大时，输出“L”。

例如当选择的TMR元件的数据为“0”，试验数据为“1”时，用第二次的读出动作读出的比较数据即节点n2的电位比用第一次的读出动作读出的初始数据即节点n3的电位高。

这时，在差动放大器DI2的正输入端子输入的电位比在它的负输入端子输入的基准电位VrefH高，所以差动放大器DI2的输出信号变为“H”。另外，在差动放大器DI3的负输入端子输入的电位比在它的正输入端子输入的基准电位VrefL低，所以差动放大器DI3的输出信号也变为“H”。

因此，NAND电路ND5的输出信号为“L”即读出放大器SA的输出信号变为“0”(“L”＝“0”)。即选择的TMR元件的数据判断为“0”。

另外，当选择的TMR元件的数据为“1”，试验数据为“1”时，用第二次的读出动作读出的比较数据即节点n2的电位与用第一次的读出动作读出的初始数据即节点n3的电位实质上相同。

这时，差动放大器DI1根据节点n2、n3的微小的电位差输出两个输出电位。

可是，在差动放大器D2的正输入端子输入的电位不比在其负输入端子输入的基准电位VrefH高，所以差动放大器D2的输出信号为“L”。另外，在差动放大器D3的负输入端子输入的电位不比在其正输入端子输入的基准电位VrefL低，所以差动放大器D3的输出信号也为“L”。

因此，NAND电路ND5的输出信号为“H”即读出放大器SA的输出信号变为“1”(“H”＝“1”)。即选择的TMR元件的数据判断为“1”。

图57表示了图56的差动放大器的初级放大器的一个例子。

该差动放大器DI1的特征在于：在两个输出端子之间连接了具有大电阻值的电阻Rr。

这样，通过在差动放大器DI1的两个输出端子之间连接电阻，当选择的TMR元件的数据与试验数据相同时即两个输入电位几乎没有差时，差动放大器DI1不把该差放大输出。差动放大器DI当两个输入电位有明显的差时，放大输出该差。

图58表示了图56的差动放大器的初级放大器的其他例子。

该差动放大器DI1的特征在于：在两个输出端子之间连接了耗尽型MOS晶体管QD。

耗尽型MOS晶体管QD具有与图46的电阻Rr相同的功能。即当选择的TMR元件的数据与试验数据相同时即两个输入电位几乎没有差时，差动放大器DI1不把该差放大输出。差动放大器DI只当两个输入电位有明显的差时，放大输出该差。

·当试验数据为“0”时

图59表示了试验数据为“0”时的读出放大器的一个例子。

读出放大器SA例如由三个差动放大器DI1、DI2、DI3和NOR电路NR3构成。

初级的差动放大器DI1把图53～图55的节点n2的电位(例如，比较数据)与节点n3的电位(例如，初始数据)比较。差动放大器DI1根据两个输入电位输出两个输出电位。差动放大器DI1的两个输出电位的差根据两个输入电位的差决定。

在差动放大器DI2的负输入端子输入了基于节点n2的电位的电位，在它的正输入端子输入了基准电位VrefL。差动放大器DI2当在它的负输入端子输入的电位比基准电位VrefL小时，输出“H”，当比它小时，输出“L”。

在差动放大器DI3的正输入端子输入了基于节点n3的电位的电位，在它的负输入端子输入了基准电位VrefH。差动放大器DI3当在它的正输入端子输入的电位比基准电位VrefH大时，输出“H”，当比它小时，输出“L”。

例如当选择的TMR元件的数据为“1”，试验数据为“0”时，用第二次的读出动作读出的比较数据即节点n2的电位比用第一次的读出动作读出的初始数据即节点n3的电位低。

这时，在差动放大器DI2的负输入端子输入的电位比在它的正输入端子输入的基准电位VrefL低，所以差动放大器DI2的输出信号变为“L”。另外，在差动放大器DI3的正输入端子输入的电位比在它的负输入端子输入的基准电位VrefH高，所以差动放大器DI3的输出信号也变为“L”。

因此，NOR电路NR3的输出信号为“H”即读出放大器SA的输出信号变为“1”(“H”＝“1”)。即选择的TMR元件的数据判断为“1”。

另外，当选择的TMR元件的数据为“0”，试验数据为“0”时，用第二次的读出动作读出的比较数据即节点n2的电位与用第一次的读出动作读出的初始数据即节点n3的电位实质上相同。

这时，差动放大器DI1根据节点n2、n3的微小的电位差输出两个输出电位。

可是，在差动放大器D2的负输入端子输入的电位不比在其正输入端子输入的基准电位VrefL低，所以差动放大器D2的输出信号为“H”。另外，在差动放大器D3的正输入端子输入的电位不比在其负输入端子输入的基准电位VrefH高，所以差动放大器D3的输出信号也为“H”。

因此，NAND电路ND5的输出信号为“L”即读出放大器SA的输出信号变为“0”(“L”＝“0”)。即选择的TMR元件的数据判断为“0”。

须指出的是，关于图59的读出放大器的初级差动放大器DI1，也能使用具有图57或图58所示的结构的差动放大器DI1。

据此，当选择的TMR元件的数据与试验数据相同时即两个输入电位几乎没有差时，差动放大器不把该差放大输出。差动放大器DI当两个输入电位有明显的差时，放大输出该差。

⑤运算放大器的具体例

图60表示了图53～图55的运算放大器OP1的具体例。

在运算放大器OP1的正输入端子输入了箝位电位Vclamp，在它的负输入端子输入了节点n1的电位。如果有效信号Enable变为“H”，则输出了使节点n1的电位与箝位电位Vclamp变得相等的输出信号Out。

图61表示了图53的运算放大器OP2的具体例。

在运算放大器OP2的正输入端子输入了图53的倒相电路I8的输出信号，在它负输入端子输入了倒相电路I7的输出信号。如果有效信号Enable变为“H”，则输出了使倒相电路I7的输出信号与倒相电路I8的输出信号变得相等的输出信号Out。

⑥附加电流生成部的电流源的具体例

图62表示了附加电流生成部的电流源的一个例子。

附加电流生成部42的电流源Is例如能采用与存储单元阵列部相同的结构。即电流源Is能由并联的多个TMR元件、箝位电路以及N沟道MOS晶体管构成。

这里，电流源Is内的TMR元件的数量最好比存储单元阵列的一列内或一块内的并联的TMR元件的数量少。

须指出的是，在构成附加电流生成部42时，使用了TMR元件，但是例如也可以使用BGR电路等代替它。

⑦电路例1、2、3的动作

·第一次的读出动作

在第一次的读出动作中，进行了初始数据的读出。

输入了列地址信号，列选择开关N7(SW)变为导通状态。另外，运算放大器OP1控制N沟道MOS晶体管N8的栅极电位，使节点1的电位与箝位电位Vclamp变得相等。

这时，读出电流从电源端子VDD经由晶体管M7、M8以及多个TMR元件流入接地点。电流镜电路M1实现了使与该读出电流相等的电流流向N沟道MOS晶体管N9的功能。

因此，在节点n2表现了与多个TMR元件的合成电阻对应的电位(初始数据)。

控制信号READ1S在第一次的读出动作时变为“H”。即传输门电路TG1变为导通状态，传输门电路TG2变为断开状态。因此，节点n2的电位经由传输门电路TG1输入到存储电路43。

图53的例子中，运算放大器OP2控制倒相电路I8内的N沟道MOS晶体管的栅极电位，使它的负输入电位与正输入电位彼此变得相等。作为结果，流向倒相电路I8的电流变为初始数据(单元数据)。

在图54的例子中，倒相电路I11的输出节点n3的电位变为初始数据(单元数据)。在图55的例子中，电容器C1的一端n3的电位变为初始数据(单元数据)。

如果第一次的读出动作结束，控制信号READ1S就变为“L”，控制信号bREAD1S变为“H”。结果，初始数据被锁存在存储电路43内。

·第二次的读出动作以及数据判定动作

在选择的TMR元件中写入了试验数据后(通常的破坏读出动作)或与写入同时(改良的破坏读出动作)进行了第二次的读出动作，读出了比较数据。

输入了列地址信号，列选择开关N7(SW)变为导通状态。另外，运算放大器OP1控制N沟道MOS晶体管N8的栅极电位，使节点1的电位与箝位电位Vclamp变得相等。

这时，读出电流从电源端子VDD经由晶体管M7、M8以及多个TMR元件流入接地点。电流镜电路M1实现了使与该读出电流相等的电流流向N沟道MOS晶体管N9的功能。

因此，在节点n2表现了与多个TMR元件的合成电阻对应的电位(比较数据)。

这时，在读出放大器SA的正输入端子输入了节点n2的电位，在它的负输入端子输入了存储电路43的节点n3的电位。结果，读出放大器SA根据节点n2的电位和节点n3的电位，判定选择的TMR元件的数据。

(2)当应用一次读出动作原理时

在一次读出动作原理中，当读出动作时，在读出位线BLj表现了与读出块内的多个TMR元件的合成电阻值相应的读出电位Vtotal。该合成电阻值当读出块内的TMR元件的数量为N(N为多个)个时，只存在相当于TMR元件的数据值的组合数的2^N个。

因此，如果用读出电路(包含读出放大器)检测在读出位线BLj中表现的读出电位Vtotal，就能一次并且容易地读出读出块内的TMR元件的数据。

①读出放大器

图63表示了与本发明相关的读出电路的电路例。

该读出电路由作为读出放大器的模拟/数字转换器(A/D转换器)构成。

由串联的四个TMR元件构成的块BKjn的一端通过N沟道MOS晶体管SWA以及P沟道MOS晶体管Px2连接到电源端子上，另一端连接了接地端子。块BKjn内的四个TMR元件也可以不串联，而是并联。

第一电流路线为从电源端子，经过MOS晶体管Px2、SWA以及多个TMR元件，到接地端子的路线。

具有电阻值ΔR的14个电阻元件的一端通过P沟道MOS晶体管Px3连接了电源端子，另一端通过具有15R+ΔR/2的电阻元件，连接了接地端子。第二电流路线为从电源端子，经过MOS晶体管Px3以及多个电阻元件，到接地端子的路线。

这里，R以及ΔR为与读出动作原理的栏目中说明了的R以及ΔR具有相同的意义。

P沟道MOS晶体管Px1、Px2、Px3构成电流镜电路。因此，由恒定电路源Ix生成的恒定电路流向上述的第一和第二电流路线。

流向第一电流路线的电流成为读出电流，该读出电流流向多个TMR元件。结果，在节点nr表现出与块BKjn内的TMR元件的数据值(合成电阻值)对应的读出电位Vtotal。而如果电流流向第二电流路线，各电阻元件的连接点nx0、nx1、…nx13、nx14上表现出给定的基准电位。

差动放大器DI0、DI2、…DI13、DI14把节点nr的读出电位Vtotal与给定的基准电位比较，把该比较结果作为输出信号O0b1、O1b2、…O13b14、O14b15输出。

例如，在差动放大器DI0的正输入端子输入了节点nx0的基准电位，在它的负输入端子输入了节点nr的读出电位Vtotal。同样，在差动放大器DI1的正输入端子输入了节点nx1的基准电位，在它的负输入端子输入了节点nr的读出电位Vtotal，在差动放大器DI14的正输入端子输入了节点nx14的基准电位，在它的负输入端子输入了节点nr的读出电位Vtotal。

须指出的是，因为关于读出放大器的具体动作，在特愿2001-365236号中进行了描述，所以这里省略。

②逻辑电路

下面，说明根据读出放大器(A/D转换器)的输出信号O0b1、O1b2、…O13b14、O14b15，实际判定读出块内的TMR元件MTJ1、MTJ2、MTJ3、MTJ4的数据值的逻辑电路。

图64表示了根据A/D转换器的输出信号，判定TMR元件MTJ4的数据值的逻辑电路的一个例子。

根据A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中的输出信号O7b8判断了TMR元件MTJ4的数据值。

如上所述，因为能只从输出信号O7b8的值判断TMR元件MTJ4的数据值，所以判定TMR元件MTJ4的数据值的逻辑电路由串联的倒相器IV1、IV2构成。

图65表示了根据A/D转换器的输出信号，判定TMR元件MTJ3的数据值的逻辑电路的一个例子。

根据A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中的输出信号O3b4、O7b8、O11b12判断了TMR元件MTJ3的数据值。

如上所述，因为能从输出信号O3b4、O7b8、O11b12的值判断TMR元件MTJ3的数据值，所以判定TMR元件MTJ3的数据值的逻辑电路由倒相器IV3、IV4以及NOR门电路NR1、NR2构成。

例如，当O3b4＝“1”时，TMR元件MTJ3的数据值判断为“1”，另外，当O3b4＝“0”，O7b8＝“1”时，TMR元件MTJ3的数据值判断为“0”；当O3b4＝“0”，O7b8＝“0”，O11b12＝“1”时，TMR元件MTJ3的数据值判断为“1”；当O3b4＝“0”，O7b8＝“0”，O11b12＝“0”时，TMR元件MTJ3的数据值判断为“0”。

图66表示了根据A/D转换器的输出信号，判定TMR元件MTJ2的数据值的逻辑电路的一个例子。

根据A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15中的输出信号O1b2、O3b4、O5b6、O7b8、O9b10、O11b12、O13b14判断了TMR元件MTJ2的数据值。

判定TMR元件MTJ2的数据值的逻辑电路由倒相器IV5、IV6、IV7、IV8以及NOR门电路NR3、NR4、NR5、NR6构成。

例如，当O1b2＝“1”时，TMR元件MTJ2的数据值判断为“1”。另外，当O1b2＝“0”，O3b4＝“1”时，TMR元件MTJ2的数据值判断为“0”；当O1b2＝“0”，O3b4＝“0”，O5b6＝“1”时，TMR元件MTJ2的数据值判断为“1”。

图67表示了根据A/D转换器的输出信号，判定TMR元件MTJ1的数据值的逻辑电路的一个例子。

根据A/D转换器的全部输出信号O0b1、O1b2、…O13b14、O14b15判断了TMR元件MTJ1的数据值。

判定TMR元件MTJ1的数据值的逻辑电路由倒相器IV9、IV10、IV11、IV12、IV13、IV14、IV15、IV16以及NOR门电路NR7、NR8、NR9、NR10、NR11、NR12、NR13、NR14构成。

例如，当O0b1＝“1”时，TMR元件MTJ1的数据值判断为“1”。另外，当O0b1＝“0”，O1b2＝“1”时，TMR元件MTJ1的数据值判断为“0”；当O0b1＝“0”，O1b2＝“0”，O2b3＝“1”时，TMR元件MTJ1的数据值判断为“1”。

须指出的是，A/D转换器的输出信号O0b1、O1b2、…O13b14、O14b15的输出信号模式有都为“1”、都为“0”以及存在“0”、“1”等三种。

另外，当存在“0”、“1”时，存在“0”和“1”的边界，在边界的一侧的输出信号都为“0”，在另一侧输出信号都为“1”。

5.读出电路以外的电路例

下面，说明读出电路以外的电路例即写入字线驱动器/吸收器的电路例、写入位线驱动器/吸收器的电路例、读出字线驱动器的电路例、列解码器的电路例。

(1)写入字线驱动器/吸收器

图68表示了写入字线驱动器/吸收器的电路例。

在本例中，如在“2.单元阵列构造”的栏目中说明的那样，以存在层叠为四级的TMR元件和三条写入字线为前提。在图68中，只表示了写入字线驱动器/吸收器的一行部分。

写入字线驱动器23A-0包含P沟道MOS晶体管QP15、QP16、QP17以及NAND门电路ND1、ND2、ND3。写入字线吸收器24-0由N沟道MOS晶体管QN15、QN16、QN17构成。

P沟道MOS晶体管QP15连接在电源端子和上级的写入字线WWL2之间。NAND门电路ND1的输出信号提供给P沟道MOS晶体管QP15的栅极。N沟道MOS晶体管QN15连接在上级的写入字线WWL2和接地端子之间。

当NAND门电路ND1的输出信号为“0”时，写入电流流向写入字线WWL2。

P沟道MOS晶体管QP16连接在电源端子和中级的写入字线WWL1之间。NAND门电路ND2的输出信号提供给P沟道MOS晶体管QP16的栅极。N沟道MOS晶体管QN16连接在中级的写入字线WWL1和接地端子之间。

当NAND门电路ND2的输出信号为“0”时，写入电流流向写入字线WWL1。

P沟道MOS晶体管QP17连接在电源端子和下级的写入字线WWL0之间。NAND门电路ND3的输出信号提供给P沟道MOS晶体管QP17的栅极。N沟道MOS晶体管QN17连接在下级的写入字线WWL0和接地端子之间。

当NAND门电路ND3的输出信号为“0”时，写入电流流向写入字线WWL0。

在NOR门电路NR15以及异或门电路Ex-OR1中，分别输入了多位行地址信号中的低位2位。该低位2位用于选择所选的行内的三条写入字线WWL0、WWL1、WWL2中的一条。

NOR门电路NR15的输出信号输入到NAND门电路ND1，异或门电路Ex-OR1的输出信号输入到NAND门电路ND2。

在这样的写入字线驱动器/吸收器中，在写入动作时，写入信号WRITE为“1”。另外，根据多位的行地址信号中的除了低位2位的高位行地址信号，选择了多行中的一个。在选择的行中，高位行地址信号的所有位都为“1”。

在选择的行中，根据多位的行地址信号中的低位2位，决定是否使写入电流流向写入字线WWL0、WWL1、WWL2。

例如，当写入动作时，在选择的行中，如果RA0＝“0”，RA1＝“0”，则NAND门电路ND1的输入信号都变为“1”。结果，NAND门电路ND1的输出信号变为“0”，P沟道MOS晶体管QP15变为导通状态，电流流向写入字线WWL2。

如果RA0＝“1”，RA1＝“1”，则NAND门电路ND3的输入信号都变为“1”。结果，NAND门电路ND3的输出信号变为“0”，P沟道MOS晶体管QP17变为导通状态，电流流向写入字线WWL0。

另外，如果RA0和RA1为不同值(一方为“0”，另一方为“1”)，则NAND门电路ND2的输入信号都变为“1”。结果，NAND门电路ND2的输出信号变为“0”，P沟道MOS晶体管QP16变为导通状态，电流流向写入字线WWL1。

(2)写入位线驱动器/吸收器

图69表示了写入字线驱动器/吸收器的电路例。

在本例中，以存在层叠为四级的TMR元件和两条写入位线为前提。在图69中，只表示了写入位线驱动器/吸收器的一行部分。

写入位线驱动器/吸收器29A由P沟道MOS晶体管QP18、QP19、N沟道MOS晶体管QN18、QN19、NAND门电路ND4、ND5、AND门电路AD1、AD2、NOR门电路NR16以及倒相器IV17、IV18构成。

写入位线驱动器/吸收器31由P沟道MOS晶体管QP20、QP21、N沟道MOS晶体管QN20、QN21、NAND门电路ND6、ND7、AND门电路AD3、AD4、NOR门电路NR17以及倒相器IV19、IV20构成。

P沟道MOS晶体管QP18连接在电源端子和上级的写入位线BL01之间，N沟道MOS晶体管QN18连接在上级的写入位线BL01和接地端子之间。P沟道MOS晶体管QP20连接在电源端子和上级的写入位线BL01之间，N沟道MOS晶体管QN20连接在上级的写入位线BL01和接地端子之间。

当NAND门电路ND4的输出信号为“0”，AND门电路AD3的输出信号为“1”时，在写入位线BL01中，写入电流从写入位线驱动器/吸收器29A向写入位线驱动器/吸收器31流动。

当NAND门电路ND6的输出信号为“0”，AND门电路AD1的输出信号为“1”时，在写入位线BL01中，写入电流从写入位线驱动器/吸收器31向写入位线驱动器/吸收器29A流动。

P沟道MOS晶体管QP19连接在电源端子和下级的写入位线BL00之间，N沟道MOS晶体管QN19连接在下级的写入位线BL00和接地端子之间。P沟道MOS晶体管QP21连接在电源端子和下级的写入位线BL00之间，N沟道MOS晶体管QN21连接在下级的写入位线BL00和接地端子之间。

当NAND门电路ND5的输出信号为“0”，AND门电路AD4的输出信号为“1”时，在写入位线BL00中，写入电流从写入位线驱动器/吸收器29A向写入位线驱动器/吸收器31流动。

当NAND门电路ND7的输出信号为“0”，AND门电路AD2的输出信号为“1”时，在写入位线BL00中，写入电流从写入位线驱动器/吸收器31向写入位线驱动器/吸收器29A流动。

在这样的写入位线驱动器/吸收器中，在写入动作时，写入信号WRITE变为“1”。另外，在选择的列中，多位的列选择信号的所有位都变为“1”。

另外，在本例中，使用多位的行地址信号中的一位RA1，选择一列内的两条写入位线BL00、BL01中的一条。例如当RA1为“1”时，选择了写入位线BL00，当RA1为“0”时，选择了写入位线BL01。

另外，流向选择的列内的选择的写入位线的写入电流的方向按照写入数据DATA的值决定。

例如当选择了写入位线BL00时(RA1＝“1”时)，如果写入数据DATA为“1”，则NAND门电路ND5的输出结果变为“0”，AND电路AD4的输出结果变为“1”。结果，在写入位线BL00中，写入电流从写入位线驱动器/吸收器29A向写入位线驱动器/吸收器31流动。

另外，当选择了写入位线BL00时(RA1＝“1”时)，如果写入数据DATA为“0”，则NAND门电路ND7的输出结果变为“0”，AND电路AD2的输出结果变为“1”。结果，在写入位线BL00中，写入电流从写入位线驱动器/吸收器31向写入位线驱动器/吸收器29A流动。

另外，当选择了写入位线BL01时(RA1＝“0”时)，如果写入数据DATA为“1”，则NAND门电路ND4的输出结果变为“0”，AND电路AD3的输出结果变为“1”。结果，在写入位线BL00中，写入电流从写入位线驱动器/吸收器29A向写入位线驱动器/吸收器31流动。

另外，当选择了写入位线BL01时(RA1＝“0”时)，如果写入数据DATA为“0”，则NAND门电路ND6的输出结果变为“0”；AND电路AD1的输出结果变为“1”。结果，在写入位线BL00中，写入电流从写入位线驱动器/吸收器31向写入位线驱动器/吸收器29A流动。

须指出的是，当采用了图2和图3所示的器件构造时，例如写入位线BLj0为两个TMR元件MTJ1、MTJ2所公用。这里，如果从TMR元件MTJ1观察，则写入位线BLj0位于它的上方，如果从TMR元件MTJ2观察，则写入位线BLj0位于它的下方。

因此，例如写入电流的方向为从图1的写入位线驱动器/吸收器29A向写入位线驱动器/吸收器31的方向，由于该写入电流，TMR元件MTJ1受到的磁场与TMR元件MTJ2受到的磁场彼此反向。

这样，有必要注意：当由两个TMR元件共有一条写入位线时，即使流向该写入位线的电流的方向相同，作用于两个TMR元件的磁场也彼此反向，磁化方向也彼此相反。

例如对于图3和图3的器件构造中的两个TMR元件MTJ3、MTJ4也能这样说。

当关于各TMR元件MTJ1、MTJ2、MTJ3、MTJ4能分别设定钉扎层的磁化方向时，通过使存在于写入位线BLj0的下方的TMR元件MTJ1的钉扎层的磁化方向与存在于写入位线BLj0的上方的TMR元件MTJ2的钉扎层的磁化方向彼此反向，就能原封不动地应用上述的读出动作原理和读出电路。

即能使钉扎层的磁化方向和存储层的磁化方向相同时为“1”，钉扎层的磁化方向和存储层的磁化方向不同时为“0”。

关于各TMR元件MTJ1、MTJ2、MTJ3、MTJ4，当钉扎层的方向都相同时，如果要原封不动地应用上述的读出动作原理和读出电路，就还要对写入动作或读出动作下一番功夫。

例如，在写入动作时，通过在时间上错开分别进行对于写入位线的下方的TMR元件的写入和对于写入位线的上方的TMR元件的写入，就能使钉扎层的磁化方向和存储层的磁化方向相同时为“1”，钉扎层的磁化方向和存储层的磁化方向不同时为“0”。

当写入位线的下方的TMR元件的“1”/“0”的条件(钉扎层的磁化方向和存储层的磁化方向的关系)与写入位线的上方的TMR元件的“1”/“0”的条件相反时，有必要改变读出动作时判定数据的逻辑。

(3)读出字线驱动器

图70表示了读出字线驱动器的电路例。

读出字线驱动器23B-0由AND门电路AD5构成。在AND门电路AD5输入了读出信号READ以及高位行地址信号。

读出信号是在读出动作时变为“1”的信号。高位行地址信号与写入字线驱动器/吸收器(图68)中的高位行地址信号相同。即根据多位行地址信号中的列的选择时使用的高位行地址信号，决定读出字线RWL0的电位。

在选择的行中，高位行地址信号的所有位都变为“1”，所以读出字线RWL0的电位变为“1”。

(4)列解码器

图71表示了列解码器的电路例。

列解码器32由AND门电路AD6构成。AND门电路AD6中输入了读出信号READ和列地址信号。读出信号是在读出动作时变为“1”的信号。另外，选择的列中，因为列地址信号的所有位都变为“1”，所以列选择信号CSLj的电位变为“1”。

(5)当为构造例4、5时

①写入字线驱动器/吸收器

图72表示了写入字线驱动器/吸收器的电路例。

在图72中与图68对应，只表示了写入字线驱动器/吸收器的一行部分。

如果比较图68和图72，可知：当采用了构造例4、5时，简化了写入字线驱动器/吸收器。

具体而言，当图68时，一行内需要用于驱动三条写入字线WWL0、WWL1、WWL2的三个驱动器/吸收器，但是当图72时，在一行内设置用于驱动一条写入字线WWL0的一个驱动器/吸收器就足够了。

写入字线驱动器23A-0由P沟道MOS晶体管QP15和NAND门电路ND1构成。写入字线吸收器24-0由N沟道MOS晶体管QN15构成。

P沟道MOS晶体管QP15连接在电源端子和写入字线WWL0之间。NAND门电路ND1的输出信号提供给P沟道MOS晶体管QP15的栅极。N沟道MOS晶体管QN15连接在写入字线WWL0和接地端子之间。

当NAND门电路ND1的输出信号为“0”时，写入电流流向写入字线WWL0。

在这样的写入字线驱动器/吸收器中，当写入动作时，写入信号WRITE变为“1”。另外，根据多位的行地址信号，选择了多行中的一个。在选择的行中，高位行地址信号的所有位都变为“1”。在选择的行中，写入电流流向写入字线。

②写入位线驱动器/吸收器

图73表示了写入位线驱动器/吸收器的电路例。

在图73中与图69对应，只表示了写入位线驱动器/吸收器的一行部分。

如果比较图69和图73，可知：当采用了构造例4、5时，简化了写入位线驱动器/吸收器。

具体而言，当图69时，一列内需要用于驱动两条写入位线BL00、BL01的两个驱动器/吸收器，但是当图73时，在一列内设置用于驱动一条写入位线BL01的一个驱动器/吸收器就足够了。

写入位线驱动器/吸收器31由P沟道MOS晶体管QP19、QP21、N沟道MOS晶体管QN19、QN21、NAND门电路ND5、ND7、AND门电路AD2、AD4以及倒相器IV18、IV20构成。

P沟道MOS晶体管QP19连接在电源端子和写入位线BL01之间，N沟道MOS晶体管QN19连接在写入位线BL01和接地端子之间。P沟道MOS晶体管QP21连接在电源端子和写入位线BL01之间，N沟道MOS晶体管QN21连接在写入位线BL01和接地端子之间。

当NAND门电路ND5的输出信号为“0”，AND门电路AD4的输出信号为“1”时，在写入位线BL01中，写入电流从P沟道MOS晶体管QP19向N沟道MOS晶体管QN21流动。

当NAND门电路ND7的输出信号为“0”，AND门电路AD2的输出信号为“1”时，在写入位线BL01中，写入电流从P沟道MOS晶体管QP21向N沟道MOS晶体管QN19流动。

在这样的写入位线驱动器/吸收器重，当写入动作时，写入信号WRITE为“1”。另外，在选择的列中，多位的列地址信号的所有位都为“1”。

另外，流向选择的列内的所选的写入位线的写入电流的方向按照写入数据DATA的值决定。

例如，如果写入数据DATA为“1”，则当NAND门电路ND5的输出信号变为“0”，AND门电路AD4的输出信号为“1”。结果，在写入位线BL01中，写入电流从P沟道MOS晶体管QP19向N沟道MOS晶体管QN21流动。

另外，如果写入数据DATA为“0”，则当NAND门电路ND7的输出信号变为“0”，AND门电路AD2的输出信号为“1”。结果，在写入位线BL01中，写入电流从P沟道MOS晶体管QP19向N沟道MOS晶体管QN21流动。

6.各TMR元件的钉扎层和存储层的位置关系

象构造例1～6那样，例如对于写入线(例如写入字线或写入位线)，在其上部和下部分别配置TMR元件，并且使用由流向该写入线的电流产生的磁场在位于其上部或下部的TMR元件中写入数据时，有必要研究各TMR元件的钉扎层(固定层)和存储层(自由层)的位置关系、钉扎层的磁化方向等。

这是因为根据各TMR元件的钉扎层和存储层的位置关系、流向写入线的电流的方向，写入动作原理或写入电路的结构变化。

(1)各TMR元件的钉扎层和存储层的位置关系

如图74所示，各TMR元件(MTJ元件)的钉扎层和存储层的位置关系(相对关系)最好对于使用的位线为对称的。

例如，对于写入线(例如写入字线或写入位线)，在其上部和下部分别配置TMR元件，并且使用由流向该写入线的电流产生的磁场在位于其上部或下部的TMR元件中写入数据时，把各TMR元件的钉扎层和存储层的位置关系对于该写入线设定为对称的。

具体而言，当写入线下部的TMR元件的构造为在靠近写入布线一侧存在存储层，在远离它的一侧存在钉扎层的构造时，对于写入线上部的TMR元件的构造也采用在靠近写入布线一侧存在存储层，在远离它的一侧存在钉扎层的构造。

同样，当写入线下部的TMR元件的构造为在靠近写入布线一侧存在钉扎层，在远离它的一侧存在存储层的构造时，对于写入线上部的TMR元件的构造也采用在靠近写入布线一侧存在钉扎层，在远离它的一侧存在存储层的构造。

须指出的是，这样的位置关系对于存储单元阵列内的所有TMR元件都成立。另外，对于存储单元阵列内的所有写入线，配置在其上部的TMR元件和配置在其下部的TMR元件配置为彼此对称。

根据这样的位置关系，从写入线导存储层的距离在所有的TMR元件中实质上相等。即因为由流向写入线的写入电流产生的磁场的影响在所有的TMR元件中相同，所以能使所有的TMR元件的写入特性相同。

可是，这时，对于写入线配置在下部(或上部)的TMR元件的方向和对于写入线配置在上部(或下部)的TMR元件的方向彼此相反。

可是，这样的存储单元阵列内的TMR元件不都向着相同方向，例如关于层叠为多级的TMR元件，在各级中TMR元件的方向不同对于本发明不会成为什么缺点(这里所说的方向只有向上和向下两种。另外，作为作为上和下的定义，把半导体衬底一侧定义为下。)。

这是因为当形成TMR元件时，只通过改变形成构成TMR元件的各层的顺序，就能改变TMR元件的方向。

(2)TMR元件的钉扎层的磁化方向

当对于写入线(写入字线或写入位线)，在其上部和下部分别配置TMR元件，并且使用由流向该写入线的电流产生的磁场在位于其上部或下部的TMR元件中写入数据时，有必要根据TMR元件的钉扎层的磁化方向改变写入动作原理和读出动作原理。

这是因为，即使流向该写入线的电流的方向一定，但是提供给配置在其上部的TMR元件的磁场的方向和提供给配置在其下部的TMR元件的磁场的方向是反向的。

①当个别设定钉扎层的磁化方向时

当个别设定钉扎层的磁化方向时，通过使存在于写入线(写入字线或写入位线)的下部的TMR元件的钉扎层的磁化方向和存在于写入线的上部的TMR元件的钉扎层的磁化方向彼此反向，能象通常那样应用读出动作原理和写入动作原理.

即当钉扎层的磁化方向和存储层的磁化方向相同时为“1”，当钉扎层的磁化方向和存储层的磁化方向不同时为“0”。

下面，就具体例加以描述。

作为前提条件，如图75和图76所示，TMR元件MTJ1、MTJ2的磁化容易轴向着X方向(写入字线延伸的方向)，并且配置在写入位线BL00的下部的TMR元件MTJ1的钉扎层的磁化方向为左侧，配置在写入位线BL00的上部的TMR元件MTJ2的钉扎层的磁化方向为右侧。

另外，根据流入写入位线BL00的写入电流的方向决定了写入数据，在写入字线WWL0、WWL1中，只流动向着一个方向的写入电流。

·当向写入位线的下部的TMR元件写入数据时

[写入“1” ]

如图75所示，在写入字线WWL0中，流动向着一个方向的写入电流，在写入位线BL00中，写入电流流向穿入纸面的方向。由流向写入位线BL00的写入电流产生的磁场以写入位线BL00为中心描出向右转的圆。

这时，在写入位线BL00的下部的TMR元件MTJ1上作用了向左的磁场。因此，写入位线BL00的下部的TMR元件MTJ1的磁化方向向左。

因此，写入位线BL00的下部的TMR元件MTJ1的磁化状态变为平行，写入了数据“1”。

[写入“0”]

在写入字线WWL0中，流动向着一个方向的写入电流，在写入位线BL00中，写入电流流向穿出纸面的方向。由流向写入位线BL00的写入电流产生的磁场以写入位线BL00为中心描出向左转的圆。

这时，在写入位线BL00的下部的TMR元件MTJ1上作用了向右的磁场。因此，写入位线BL00的下部的TMR元件MTJ1的磁化方向向右。

因此，写入位线BL00的下部的TMR元件MTJ1的磁化状态变为反平行，写入了数据“0”。

·当向写入位线的上部的TMR元件写入数据时

对于写入位线BL00的上部的TMR元件MTJ2，如果能以与对于TMR元件MTJ1的写入条件相同的条件写入相同的数据，对于两个TMR元件MTJ1、MTJ2，就能使用相同的写入电路(写入位线驱动器/吸收器)和相同的读出电路，执行写入/读出动作。

[写入“1” ]

如图76所示，在写入字线WWL1中，流动向着一个方向的写入电流，在写入位线BL00中，写入电流流向穿入纸面的方向。

该写入条件与对于当向写入位线的下部的TMR元件MTJ1写入“1”时的条件相同。这时，由流向写入位线BL00的写入电流产生的磁场以写入位线BL00为中心描出向右转的圆。

这时，在写入位线BL00的上部的TMR元件MTJ2上作用了向右的磁场。因此，写入位线BL00的上部的TMR元件MTJ2的磁化方向向右。

因此，写入位线BL00的上部的TMR元件MTJ2的磁化状态变为平行，写入了数据“1”。

这样，通过使TMR元件MTJ1、MTJ2的钉扎层的磁化方向不同，能以相同的写入条件向TMR元件MTJ1、MTJ2写入相同的数据。

[写入“0”]

在写入字线WWL1中，流动向着一个方向的写入电流，在写入位线BL00中，写入电流流向穿出纸面的方向。

该写入条件与对于当向写入位线的下部的TMR元件MTJ1写入“0”时的条件相同。这时，由流向写入位线BL00的写入电流产生的磁场以写入位线BL00为中心描出向左转的圆。

这时，在写入位线BL00的上部的TMR元件MTJ2上作用了向左的磁场。因此，写入位线BL00的上部的TMR元件MTJ2的磁化方向向左。

因此，写入位线BL00的上部的TMR元件MTJ2的磁化状态变为反平行，写入了数据“0”。

这样，通过使TMR元件MTJ1、MTJ2的钉扎层的磁化方向不同，能以相同的写入条件向TMR元件MTJ1、MTJ2写入相同的数据。

②当所有的TMR元件的钉扎层的磁化方向相同时

当所有的TMR元件的钉扎层的磁化方向相同时，例如在结束了晶片加工后，一次向所有的TMR元件的钉扎层提供相同方向的磁场，瞬间就能决定所有TMR元件的钉扎层的磁化方向。

当提供磁场时，通过使晶片的温度上升，能容易地决定所有的TMR元件的钉扎层的磁化方向。

可是，这时，关于配置在写入线的下部的TMR元件和配置在其上部的TMR元件，不能用相同的写入条件写入相同的数据。

因此，作为对策，有两种：A.不改变写入电路(写入位线驱动器/吸收器)的结构即写入条件，而改变读出电路的结构的对策；B.改变写入电路(写入位线驱动器/吸收器)的结构即写入条件，而不改变读出电路的结构的对策。

下面，就具体例加以说明。

作为前提条件，如图77和图79所示，TMR元件MTJ1、MTJ2的磁化容易轴向着X方向(写入字线延伸的方向)，并且配置在写入位线BL00的下部的TMR元件MTJ1的钉扎层的磁化方向以及配置在写入位线BL00的上部的TMR元件MTJ2的钉扎层的磁化方向为都是左侧。

另外，根据流入写入位线BL00的写入电流的方向决定了写入数据，在写入字线WWL0、WWL1中，只流动向着一个方向的写入电流。

A.当不改变写入条件时

·当向写入位线的下部的TMR元件写入数据时

[写入“1”]

如图77所示，在写入字线WWL0中，流动向着一个方向的写入电流，在写入位线BL00中，写入电流流向穿入纸面的方向。由流向写入位线BL00的写入电流产生的磁场以写入位线BL00为中心描出向右转的圆。

这时，在写入位线BL00的下部的TMR元件MTJ1上作用了向左的磁场。因此，写入位线BL00的下部的TMR元件MTJ1的磁化方向向左。

因此，写入位线BL00的下部的TMR元件MTJ1的磁化状态变为平行，写入了数据“1”。

[写入“0”]

在写入字线WWL0中，流动向着一个方向的写入电流，在写入位线BL00中，写入电流流向穿出纸面的方向。由流向写入位线BL00的写入电流产生的磁场以写入位线BL00为中心描出向左转的圆。

这时，在写入位线BL00的下部的TMR元件MTJ1上作用了向右的磁场。因此，写入位线BL00的下部的TMR元件MTJ1的磁化方向向右。

因此，写入位线BL00的下部的TMR元件MTJ1的磁化状态变为反平行，写入了数据“0”。

·当向写入位线的上部的TMR元件写入数据时

对于写入位线BL00的上部的TMR元件MTJ2，以与对于TMR元件MTJ1的写入条件相同的条件即使用相同的写入电路(写入位线驱动器/吸收器)执行写入动作。

[写入“1”]

如图78所示，在写入字线WWL1中，流动向着一个方向的写入电流，在写入位线BL00中，写入电流流向穿入纸面的方向。

该写入条件与对于当向写入位线的下部的TMR元件MTJ1写入“1”时的条件相同。这时，由流向写入位线BL00的写入电流产生的磁场以写入位线BL00为中心描出向右转的圆。

这时，在写入位线BL00的上部的TMR元件MTJ2上作用了向右的磁场。因此，写入位线BL00的上部的TMR元件MTJ2的磁化方向向右。

因此，写入位线BL00的上部的TMR元件MTJ2的磁化状态变为反平行，变为存储了数据“0”的状态。

这里，因为对于TMR元件MTJ2的写入数据是“1”，所以读出时，把TMR元件MTJ2中存储的“0”数据不能作为“0”而必须作为“1”读出。

因此，要稍微变更读出电路的要素。

基本上，因为对于存在于写入位线的上部的TMR元件，以相反的状态存储了写入数据，所以在用于读出存在于写入位线的上部的TMR元件的数据的读出电路的输出部(最终级)中追加一个倒相器。

例如，在构造例1～6中，第二级的TMR元件MTJ2和第四级的TMR元件MTJ4配置在写入位线的上部。

因此，例如当应用所谓的一次读出动作原理时，可以在图64和图66的逻辑电路的输出部再追加一个倒相器。

着啊，当TMR元件MTJ1、MTJ2的钉扎层的磁化方向一致时，在配置在写入位线的上部的TMR元件和配置在其下部的TMR元件中的任意一方中存储了与写入数据相反的数据。

因此，在读出存储了相反的TMR元件的数据的读出电路的输出部(最终级)中追加一个倒相器，则不用改变写入电路(写入位线驱动器/吸收器)就能进行写入动作。

[写入“0”]

在写入字线WWL1中，流动向着一个方向的写入电流，在写入位线BL00中，写入电流流向穿出纸面的方向。

该写入条件与对于当向写入位线的下部的TMR元件MTJ1写入“0”时的条件相同。这时，由流向写入位线BL00的写入电流产生的磁场以写入位线BL00为中心描出向左转的圆。

这时，在写入位线BL00的上部的TMR元件MTJ2上作用了向左的磁场。因此，写入位线BL00的上部的TMR元件MTJ2的磁化方向向左。

因此，写入位线BL00的上部的TMR元件MTJ2的磁化状态变为平行即存储了数据“1”的状态。

这里，因为对于TMR元件MTJ2的写入数据是“0”，所以读出时，把TMR元件MTJ2中存储的“1”数据不能作为“1”而必须作为“0”读出。

因此，如上所述，如果在用于读出存在于写入位线的上部的TMR元件的数据的读出电路的输出部(最终级)中追加一个倒相器，就能没问题地读出数据。

B.当改变写入条件时

如果改变写入条件，例如当写入数据为“1”时，能使TMR元件MTJ1、MTJ2的状态都为平行，当写入数据为“0”时，能使TMR元件MTJ1、MTJ2的状态都为反平行。

即没必要变更读出电路。

·当向写入位线的下部的TMR元件写入数据时

[写入“1”]

如图77所示，在写入字线WWL0中，流动向着一个方向的写入电流，在写入位线BL00中，写入电流流向穿入纸面的方向。由流向写入位线BL00的写入电流产生的磁场以写入位线BL00为中心描出向右转的圆。

这时，在写入位线BL00的下部的TMR元件MTJ1上作用了向左的磁场。因此，写入位线BL00的下部的TMR元件MTJ1的磁化方向向左。

因此，写入位线BL00的下部的TMR元件MTJ1的磁化状态变为平行，写入了数据“1”。

[写入“0”]

在写入字线WWL0中，流动向着一个方向的写入电流，在写入位线BL00中，写入电流流向穿出纸面的方向。由流向写入位线BL00的写入电流产生的磁场以写入位线BL00为中心描出向左转的圆。

这时，在写入位线BL00的下部的TMR元件MTJ1上作用了向右的磁场。因此，写入位线BL00的下部的TMR元件MTJ1的磁化方向向右。

因此，写入位线BL00的下部的TMR元件MTJ1的磁化状态变为反平行，写入了数据“0”。

·当向写入位线的上部的TMR元件写入数据时

[写入“1” ]

如图79所示，在写入字线WWL1中，流动向着一个方向的写入电流，在写入位线BL00中，写入电流流向穿出纸面的方向。

该写入条件与对于向写入位线的下部的TMR元件MTJ1写入“1”时的条件不同。即当假设写入数据相同时，根据TMR元件是存在于写入位线的上部还是下部，流向写入线的写入电流的方向改变。

须指出的是，后面将描述实现这样的动作的电路(写入位线驱动器/吸收器)。

这时，由流向写入位线BL00的写入电流产生的磁场以写入位线BL00为中心描出向左转的圆。

这时，在写入位线BL00的上部的TMR元件MTJ2上作用了向左的磁场。因此，写入位线BL00的上部的TMR元件MTJ2的磁化方向向左。

因此，写入位线BL00的上部的TMR元件MTJ2的磁化状态变为平行存储了数据“1”的状态。

[写入“0”]

在写入字线WWL1中，流动向着一个方向的写入电流，在写入位线BL00中，写入电流流向穿入纸面的方向。

该写入条件与对于向写入位线的下部的TMR元件MTJ1写入“0”时的条件不同。

这时，由流向写入位线BL00的写入电流产生的磁场以写入位线BL00为中心描出向左转的圆。即当假设写入数据相同时，根据TMR元件是存在于写入位线的上部还是下部，流向写入线的写入电流的方向改变。

这时，由流向写入位线BL00的写入电流产生的磁场以写入位线BL00为中心描出向右转的圆。

这时，在写入位线BL00的上部的TMR元件MTJ2上作用了向右的磁场。因此，写入位线BL00的上部的TMR元件MTJ2的磁化方向向右。

因此，写入位线BL00的上部的TMR元件MTJ2的磁化状态变为反平行即存储了数据“0”的状态。

③所有的TMR元件的钉扎层的方向相同时的写入电路(写入位线驱动器/吸收器)的结构

图80表示了写入位线驱动器/吸收器的电路例。

图80的电路成为图69的电路的变形例。即图80的电路的特征在于：在图69中，使电路具有新功能即根据TMR元件的位置信息改变写入电流的方向的功能。

该写入位线驱动器/吸收器对应于构造例1～6的磁随机存取存储器的单元阵列构造。

构成读出块的四个TMR元件MTJ1、MTJ2、MTJ3、MTJ4层叠为四级，写入位线BL00配置在TMR元件MTJ1和TMR元件MTJ2之间，写入位线BL01配置在TMR元件MTJ3和TMR元件MTJ4之间。

TMR元件MTJ1、MTJ3配置在写入位线BL00、BL01的下部，TMR元件MTJ2、MTJ4配置在写入位线BL00、BL01的上部。

在同一图中，只表示了写入位线驱动器/吸收器的一列部分。

写入位线驱动器/吸收器29A由P沟道MOS晶体管QP18、QP19、N沟道MOS晶体管QN18、QN19、NAND门电路ND4、ND5、AND门电路AD1、AD2、NOR门电路NR16、倒相器IV17、异或门电路Ex-OR1、Ex-OR2、Ex-OR5以及“同”电路Ex-NR1构成。

写入位线驱动器/吸收器31由P沟道MOS晶体管QP20、QP21、N沟道MOS晶体管QN20、QN21、NAND门电路ND6、ND7、AND门电路AD3、AD4、NOR门电路NR17、倒相器IV19、异或门电路Ex-OR3、Ex-OR4、Ex-OR6以及“同”电路Ex-NR2构成。

P沟道MOS晶体管QP18连接在电源端子和下级的写入位线BL00之间，N沟道MOS晶体管QN18连接在下级的写入位线BL00和接地端子之间。P沟道MOS晶体管QP20连接在电源端子和下级的写入位线BL00之间，N沟道MOS晶体管QN20连接在下级的写入位线BL00和接地端子之间。

当NAND门电路ND4的输出信号为“0”，AND门电路AD3的输出信号为“1”时，在写入位线BL00中，写入电流从写入位线驱动器/吸收器29A向写入位线驱动器/吸收器31流动。

当NAND门电路ND6的输出信号为“0”，AND门电路AD1的输出信号为“1”时，在写入位线BL00中，写入电流从写入位线驱动器/吸收器31向写入位线驱动器/吸收器29A流动。

P沟道MOS晶体管QP19连接在电源端子和上级的写入位线BL01之间，N沟道MOS晶体管QN19连接在上级的写入位线BL01和接地端子之间。P沟道MOS晶体管QP21连接在电源端子和上级的写入位线BL01之间，N沟道MOS晶体管QN21连接在上级的写入位线BL01和接地端子之间。

当NAND门电路ND5的输出信号为“0”，AND门电路AD4的输出信号为“1”时，在写入位线BL01中，写入电流从写入位线驱动器/吸收器29A向写入位线驱动器/吸收器31流动。

当NAND门电路ND7的输出信号为“0”，AND门电路AD2的输出信号为“1”时，在写入位线BL01中，写入电流从写入位线驱动器/吸收器31向写入位线驱动器/吸收器29A流动。

在这样的写入位线驱动器/吸收器中，在写入动作时，写入信号WRITE变为“1”。另外，在选择的列中，多位的列选择信号的所有位都变为“1”。

另外，在本例中，使用多位的行地址信号中的一位RA1，选择一列内的两条写入位线BL00、BL01中的一条。例如当RA1为“0”时，选择了写入位线BL00，当RA1为“1”时，选择了写入位线BL01。

另外，流向选择的列内的选择的写入位线的写入电流的方向按照写入数据DATA和RA0的值决定。

这里，RA0的值是指：决定选择写入位线BL00、BL01的下部的TMR元件MTJ1、MTJ3或选择写入位线BL00、BL01的上部的TMR元件MTJ2、MTJ4。

·当选择了BL00时

例如，当选择了写入位线BL00时(RA1＝“0”时)，如果RA0＝0，则选择了写入位线BL00的下部的TMR元件MTJ1。

这时，如果写入数据DATA为“1”，则异或门电路Ex-OR1～Ex-OR4的输出信号都为“1”。另外，NOR门电路NR16、NR17的输出信号都为“0”。

因此，NAND门电路ND4的输出结果变为“0”，AND电路AD3的输出结果变为“1”。结果，在写入位线BL00中，写入电流从写入位线驱动器/吸收器29A向写入位线驱动器/吸收器31流动。

另外，如果写入数据DATA为“0”，则异或门电路Ex-OR1～Ex-OR4的输出信号都为“0”。另外，NOR门电路NR16、NR17的输出信号都为“1”。

因此，NAND门电路ND6的输出结果变为“0”，AND电路AD1的输出结果变为“1”。结果，在写入位线BL00中，写入电流从写入位线驱动器/吸收器31向写入位线驱动器/吸收器29A流动。

另外，当选择了写入位线BL00时(RA1＝“0”时)，如果RA0＝1，则选择了写入位线BL00的上部的TMR元件MTJ2。

这时，如果写入数据DATA为“1”，则异或门电路Ex-OR1～Ex-OR4的输出信号都为“0”。另外，NOR门电路NR16、NR17的输出信号都为“1”。

因此，NAND门电路ND6的输出结果变为“0”，AND电路AD3的输出结果变为“1”。结果，在写入位线BL00中，写入电流从写入位线驱动器/吸收器31向写入位线驱动器/吸收器29A流动。

另外，如果写入数据DATA为“0”，则异或门电路Ex-OR1～Ex-OR4的输出信号都为“1”。另外，NOR门电路NR16、NR17的输出信号都为“0”。

因此，NAND门电路ND4的输出结果变为“0”，AND电路AD3的输出结果变为“1”。结果，在写入位线BL00中，写入电流从写入位线驱动器/吸收器29A向写入位线驱动器/吸收器31流动。

·当选择了BL01时

例如，当选择了写入位线BL01时(RA1＝“1”时)，如果RA0＝0，则选择了写入位线BL01的下部的TMR元件MTJ3。

这时，如果写入数据DATA为“1”，则异或门电路Ex-OR5、Ex-OR6的输出信号都为“1”。另外，“同”路电路Ex-NR1、Ex-NR2的输出信号都为“0”。

因此，NAND门电路ND5的输出结果变为“0”，AND电路AD4的输出结果变为“1”。结果，在写入位线BL01中，写入电流从写入位线驱动器/吸收器29A向写入位线驱动器/吸收器31流动。

另外，如果写入数据DATA为“0”，则异或门电路Ex-OR5、Ex-OR6的输出信号都为“0”。另外，另外，“同”路电路Ex-NR1、Ex-NR2的输出都为“1 ”。

因此，NAND门电路ND7的输出结果变为“0”，AND电路AD2的输出结果变为“1”。结果，在写入位线BL01中，写入电流从写入位线驱动器/吸收器31向写入位线驱动器/吸收器29A流动。

当选择了写入位线BL01时(RA1＝“1”时)，如果RA0＝1，则选择了写入位线BL01的上部的TMR元件MTJ4。

这时，如果写入数据DATA为“1”，则异或门电路Ex-OR5、Ex-OR6的输出信号都为“0”。另外，“同”路电路Ex-NR1、Ex-NR2的输出信号都为“1”。

因此，NAND门电路ND7的输出结果变为“0”，AND电路AD2的输出结果变为“1”。结果，在写入位线BL01中，写入电流从写入位线驱动器/吸收器31向写入位线驱动器/吸收器29A流动。

另外，如果写入数据DATA为“0”，则异或门电路Ex-OR5、Ex-OR6的输出信号都为“1”。另外，另外，“同”路电路Ex-NR1、Ex-NR2的输出都为“0”。

因此，NAND门电路ND5的输出结果变为“0”，AND电路AD4的输出结果变为“1”。结果，在写入位线BL01中，写入电流从写入位线驱动器/吸收器29A向写入位线驱动器/吸收器31流动。

7.制造方法

本发明的磁随机存取存储器的单元阵列构造、读出动作原理、TMR元件的构造、包含读出电路的外部电路以及钉扎层和存储层对于写入线的位置关系如上所述。

因此，最后说明用于实现本发明的磁随机存取存储器的制造方法。

(1)制造方法1

本制造方法1适用于具有多个TMR元件层叠为多级，并且这些TMR元件串联在读出位线和接地端子之间的单元阵列构造(1开关-nMTJ构造)的磁随机存取存储器。

首先，简单说明由本发明的制造方法完成的单元阵列构造。然后，就该单元阵列构造的制造方法加以说明。

①关于制造方法1的单元阵列构造

图81表示了一个块由串联的多个TMR元件构成的磁随机存取存储器的单元阵列构造的一个例子。

该单元阵列构造的特征在于：在一列(Y方向)内配置了一条读出位线，在其正下方配置了串联的多个TMR元件。多个TMR元件构成一个读出块，并且连接在读出位线和接地端子之间。

在半导体衬底的表面区域，配置了读出选择开关(MOS晶体管)RSW。读出选择开关RSW的源极通过源线SL连接了接地端子。源线SL为在列方向上相邻的两个读出块所共有。源线SL例如在X方向(与纸面垂直的方向)延伸为一条直线。

读出选择开关(MOS晶体管)RSW的栅极成为读出字线RWLn。读出字线RWLn在X方向延伸。在读出选择开关RSW上分别层叠了四个TMR元件(MTJ(磁隧道结)元件)MTJ1、MTJ2、MTJ3、MTJ4。

TMR元件分别配置在下部电极和上部电极之间，并且通过接触栓塞彼此串联。最下级的TMR元件的下部电极连接了读出选择开关(MOS晶体管)RSW的漏极。最上级的TMR元件的上部电极通过接触栓塞，连接了在Y方向延伸的读出位线BL0。

在一行内，存在三条在X方向延伸的写入字线WWL0、WWL1、WWL2，在一列内存在两条在Y方向延伸的读出位线BL00、BL01。

当从半导体衬底的上部观察单元阵列构造时，例如层叠的多个TMR元件布置为彼此重叠。另外，三条写入字线也布置为彼此重叠。读出位线和两条写入位线也布置为彼此重叠。

用于串联多个TMR元件的接触栓塞布置在与写入字线、写入位线不重叠的位置。用容易与接触栓塞接触的结构形成了TMR元件的上部电极和下部电极。

②制造方法1的各步骤

下面，说明用于实现图81的单元阵列构造的制造方法。这里，因为说明具体的制造方法(例如，采用双金属镶嵌工艺等)，所以留意对图81的单元阵列构造中没有的要素也进行了说明。可是，最终完成的单元阵列构造的概要与图81的单元阵列构造几乎相同。

·元件分离步骤

首先，如图82所示，在半导体衬底51内形成STI(浅沟槽隔离)构造的元件分离绝缘层52。

例如，通过以下的方法能形成元件分离绝缘层52。

通过PEP(光刻工艺)，在半导体衬底51上形成掩模图案(氮化硅等)。以该掩模图案为掩模，使用RIE(反应离子刻蚀)蚀刻半导体衬底51，在半导体衬底51上形成沟。例如，使用CVD(化学汽相淀积)法和CMP(化学机械抛光)法，在该沟内设置绝缘层(氧化硅等)。

然后，如果必要，例如通过离子注入法，在半导体衬底内注入P型杂质(B、BF₂)或N型杂质(P、As等)，形成P型阱区域或N型阱区域。

·形成MOSFET的步骤

接着，如图83所示，在半导体衬底51的表面区域形成作为读出选择开关起作用的MOS晶体管。

MOS晶体管例如能由以下方法形成。

在由元件分离绝缘层52包围的元件区域内的沟道部，离子注入用于控制MOS晶体管的阈值的杂质。通过热氧化法，在元件区域内形成栅绝缘膜(氧化硅等)53。通过CVD法，在栅绝缘膜上形成栅电极材料(包含杂质的多晶硅)以及帽状绝缘膜(氮化硅等)55。

通过PEP，对帽状绝缘膜55构图后，以该帽状绝缘膜55为掩模，通过RIE加工(蚀刻)栅电极材料和栅绝缘膜53。结果，在半导体衬底51上形成了在X方向延伸的栅电极54。

以帽状绝缘膜55和栅电极54为掩模，使用离子注入法，在半导体衬底51内注入P型杂质或N型杂质。然后，在半导体衬底内，形成低浓度的杂质区域(LDD区域或扩展区域)。

通过CVD法，在半导体衬底51上的全体，形成绝缘膜(氮化硅等)后，通过RIE蚀刻该绝缘膜，在栅电极54和帽状绝缘膜55的侧壁上形成侧壁绝缘层57。以帽状绝缘膜55、栅电极54和侧壁绝缘层57为掩模，使用离子注入法，在半导体衬底51内注入P型杂质或N型杂质。结果，在半导体衬底51内形成了源区域56A和漏区域56B。

然后，通过CVD法，在半导体衬底51上的全体形成完全覆盖MOS晶体管的层间绝缘膜(例如氧化硅等)58。另外，通过利用CMP技术，使层间绝缘膜58的表面平坦化。

·形成接触孔的步骤

接着，如图84和图85所示，在半导体衬底51上的层间绝缘膜58上，形成到达MOS晶体管的源区域56A和漏区域56B的接触孔59。

例如，如果通过PEP，在层间绝缘膜58上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜58，就能容易地形成接触孔59。该蚀刻后，抗蚀剂图形被除去。

·形成布线沟的步骤

接着，如图86所示，在半导体衬底51上的层间绝缘膜58上形成布线沟60。在本例中，布线沟60在X方向延伸，所以当在沿着Y方向的剖面观察时，布线沟60与接触孔59重叠。这里，在图86中，用虚线表示了布线沟60。

例如，如果通过PEP，在层间绝缘膜58上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜58，就能容易地形成布线沟60。该蚀刻后，抗蚀剂图形被除去。

·形成第一布线层的步骤

接着，如图87所示，例如使用溅射法，在层间绝缘膜58上、接触孔59的内表面上以及布线沟60的内表面上，分别形成阻挡金属层(Ti和TiN的叠层)61。接着，例如通过溅射法，在阻挡金属层61上形成完全充满接触孔59和布线沟60的金属层(W等)62。

然后，如图88所示，例如使用CMP法，研磨金属层62，只在接触孔59内和布线沟60内留下金属层62。残存在接触孔59内的金属层62成为接触栓塞，残存在布线沟60内的金属层62成为第一布线层。另外，通过CVD法，在层间绝缘膜58上形成层间绝缘膜(氧化硅等)63。

由形成接触孔的步骤、形成布线沟的步骤和形成第一布线层的步骤构成的步骤被称作双金属镶嵌工艺。

·形成布线沟的步骤

接着，如图89所示，在层间绝缘膜63上形成布线沟64。在本例中，布线沟64成为用于形成写入字线的沟，并且在X方向延伸。在布线沟64的侧面上，形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)65。

例如如果通过PEP，在层间绝缘膜63上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜63，就能容易地形成布线沟64。该蚀刻后，抗蚀剂图形被除去。

通过CVD法，在层间绝缘膜63上的全体形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层65。

·形成第二布线层的步骤

接着，如图90所示，例如使用溅射法，在层间绝缘膜63上、布线沟64的内表面上以及侧壁绝缘层65上分别形成阻挡金属层(Ta和TaN的叠层等)66。接着，例如通过溅射法，在阻挡金属层66上形成完全充满布线沟64的金属层(Cu等)67。

然后，如图91所示，例如使用CMP法，研磨金属层67，只在布线沟64内留下金属层67。残存在布线沟64内的金属层67成为作为写入字线起作用的第二布线层。

另外，通过CVD法，在层间绝缘膜63上，形成绝缘层(氮化硅等)68。另外，通过CMP法研磨该绝缘层，只在作为第二布线层的金属层67上留下该绝缘层68。另外，在层间绝缘膜63上形成完全覆盖作为第二布线层的金属层67的层间绝缘膜(氧化硅等)69。

须指出的是，由布线沟的形成步骤和第二布线层的形成步骤构成的步骤被称作金属镶嵌工艺。

·形成第一MTJ元件的下部电极的步骤

接着，如图92和图93所示，在层间绝缘膜69上形成到达作为第一布线层的金属层62的接触孔。

例如，如果通过PEP，在层间绝缘膜69上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜63、69，就能容易地形成该接触孔。该蚀刻后，抗蚀剂图形被除去。

另外，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)70。接着，例如通过溅射法，在阻挡金属层70上形成完全充满接触孔的金属层(W等)71。

然后，例如使用CMP法研磨金属层71，只在接触孔内留下金属层71。残存在接触孔内的金属层71成为接触栓塞。另外，通过CVD法，在层间绝缘膜69上形成成为第一MTJ元件的下部电极的金属层(Ta等)72。

·形成第一MTJ元件及其上部电极的步骤

接着，如图94所示，在金属层72上形成第一MTJ元件73。第一MTJ元件73由隧道阻挡层、夹着它的两个铁磁性层、反铁磁性层构成，例如，具有图45所示的构造。

使用CVD法，形成完全覆盖第一MTJ元件73的层间绝缘膜(氧化硅等)75A。另外，例如通过CMP法研磨层间绝缘膜75A，只在第一MTJ元件73之间使层间绝缘膜75A残存。

另外，通过溅射法，在层间绝缘膜75A上形成成为第一MTJ元件73的上部电极的金属层(Ta等)74。

·第一MTJ元件的下部/上部电极的构图步骤

接着，如图95和图96所示，分别对第一MTJ元件73的下部电极72和上部电极74进行构图。

通过PEP，在上部电极74上形成抗蚀剂图形后，以该抗蚀剂图形为掩模，通过RIE蚀刻下部/上部电极72、74，就能容易地进行第一MTJ元件73的下部/上部电极72、74的构图。然后，抗蚀剂图形被除去。

使用CVD法，形成完全覆盖第一MTJ元件73的上部电极74的层间绝缘膜75。

·形成布线沟的步骤

接着，如图97所示，在层间绝缘膜75上形成布线沟75A。在本例中，布线沟75A成为用于形成写入位线的沟，并且在Y方向延伸。在布线沟75A的侧面，形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)。

如果通过PEP，在层间绝缘膜75上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜75，就能容易地形成布线沟75A。该蚀刻后，抗蚀剂图形被除去。

通过CVD法，在层间绝缘膜75上的全体形成了绝缘膜(氮化硅膜)后，通过RIE，蚀刻该绝缘膜，就能容易地形成侧壁绝缘层。

·形成第三布线层的步骤

接着，如图98所示，例如使用溅射法，在层间绝缘膜75上、布线沟75A的内表面上以及侧壁绝缘层上，分别形成阻挡金属层(Ta和TaN的叠层等)76。接着，例如通过溅射法，在阻挡金属层76上形成完全充满布线沟75A的金属层(Cu等)77。

然后，如图99所示，例如使用CMP法，研磨金属层77，只在布线沟75A内留下金属层77。残存在布线沟75A内的金属层77成为作为写入位线起作用的第三布线层。

另外，通过CVD法，在层间绝缘膜75上形成绝缘层(氮化硅等)78。另外，通过CMP法研磨该绝缘层，只在作为第三布线层的金属层77上留下该绝缘层78。另外，在层间绝缘膜75上，形成完全覆盖作为第三布线层的金属层77的层间绝缘膜(氧化硅等)79。

·形成第二MTJ元件的下部电极的步骤

接着，如图100和图101所示，在层间绝缘膜75、79上形成到达第一MTJ元件的上部电极74的接触孔。

例如，如果通过PEP，在层间绝缘膜79上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜75、79，就能容易地形成该接触孔。该蚀刻后，抗蚀剂图形被除去。

另外，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)80。接着，例如通过溅射法，在阻挡金属层80上形成完全充满接触孔的金属层(W等)81。

然后，例如使用CMP法研磨金属层81，只在接触孔内留下金属层81。残存在接触孔内的金属层81成为接触栓塞。另外，通过溅射法，在层间绝缘膜79上形成成为第二MTJ元件的下部电极的金属层(Ta等)82。

·形成第二MTJ元件及其上部电极的步骤

接着，如图102所示，在金属层82上形成第二MTJ元件84。第二MTJ元件84由隧道阻挡层、夹着它的两个铁磁性层、反铁磁性层构成，例如，具有图46所示的构造。

使用CVD法，形成完全覆盖第二MTJ元件84的层间绝缘膜(氧化硅等)83。另外，例如通过CMP法研磨层间绝缘膜83，只在第二MTJ元件84之间使层间绝缘膜83残存。

另外，通过溅射法，在层间绝缘膜83上形成成为第二MTJ元件84的上部电极的金属层(Ta等)85。

·第二MTJ元件的下部/上部电极的构图步骤

接着，如图103和图104所示，分别对第二MTJ元件84的下部电极82和上部电极85进行构图。

通过PEP，在上部电极85上形成抗蚀剂图形后，以该抗蚀剂图形为掩模，通过RIE蚀刻下部/上部电极82、85，就能容易地进行第二MTJ元件84的下部电极82和上部电极85的构图。然后，抗蚀剂图形被除去。

使用CVD法，形成完全覆盖第二MTJ元件84的上部电极85的层间绝缘膜86。

·形成布线沟的步骤

接着，如图105所示，在层间绝缘膜86上形成布线沟87。在本例中，布线沟87成为用于形成写入字线的沟，并且在X方向延伸。在布线沟87的侧面，形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)88。

例如如果通过PEP，在层间绝缘膜86上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜86，就能容易地形成布线沟87。该蚀刻后，抗蚀剂图形被除去。

通过CVD法，在层间绝缘膜86上的全体形成了绝缘膜(氮化硅膜)后，通过RIE，蚀刻该绝缘膜，就能容易地形成侧壁绝缘层88。

·形成第四布线层的步骤

接着，如图106所示，例如使用溅射法，在层间绝缘膜86上、布线沟87的内表面上以及侧壁绝缘层88上，分别形成阻挡金属层(Ta和TaN的叠层等)89。接着，例如通过溅射法，在阻挡金属层89上，形成完全充满布线沟87的金属层(Cu等)91。

然后，如图107所示，例如使用CMP法研磨金属层91，只在布线沟87内留下金属层91。残存在布线沟87内的金属层91成为作为写入字线起作用的第四布线层。

另外，通过CVD法，在层间绝缘膜86上形成绝缘层(氮化硅等)92。另外，通过CMP法研磨该绝缘层92，只在作为第四布线层的金属层91上留下该绝缘层92。另外，在层间绝缘膜86上形成完全覆盖作为第四布线层的金属层91的层间绝缘膜(氧化硅等)93。

·形成第三MTJ元件的下部电极的步骤

接着，如图108和图109所示，在层间绝缘膜86、93上形成到达第二MTJ元件的上部电极85的接触孔。

例如，如果通过PEP，在层间绝缘膜93上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜86、93，就能容易地形成该接触孔。该蚀刻后，抗蚀剂图形被除去。

另外，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)94。接着，例如通过溅射法，在阻挡金属层94上形成完全充满接触孔的金属层(W等)95。

然后，例如使用CMP法研磨金属层95，只在接触孔内留下金属层95。残存在接触孔内的金属层95成为接触栓塞。另外，通过溅射法，在层间绝缘膜93上形成成为第三MTJ元件的下部电极的金属层(Ta等)96。

·形成第三MTJ元件及其上部电极的步骤

接着，如图110所示，在金属层96上，形成第三MTJ元件97。第三MTJ元件97由隧道阻挡层、夹着它的两个铁磁性层、反铁磁性层构成，例如，具有图47所示的构造。

使用CVD法形成完全覆盖第三MTJ元件97的层间绝缘膜(氧化硅等)98。另外，例如通过CMP法研磨层间绝缘膜98，只在第三MTJ元件97之间使层间绝缘膜98残存。

另外，通过溅射法，在层间绝缘膜98上形成成为第三MTJ元件97的上部电极的金属层(Ta等)99。

·第三MTJ元件的下部/上部电极的构图步骤

接着，如图105所示，分别对第三MTJ元件97的下部电极96和上部电极99进行构图。

通过PEP在上部电极99上形成抗蚀剂图形后，以该抗蚀剂图形为掩模，通过RIE蚀刻下部/上部电极96、99，就能容易地进行第三MTJ元件97的下部/上部电极96、99的构图。然后，抗蚀剂图形被除去。

使用CVD法形成完全覆盖第三MTJ元件97的上部电极99的层间绝缘膜100。

·形成布线沟的步骤

接着，如图113所示，在层间绝缘膜100上形成布线沟100A。在本例中，布线沟100A成为用于形成写入位线的沟，并且在Y方向延伸。在布线沟100A的侧面，形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)。

如果通过PEP在层间绝缘膜100上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜100，就能容易地形成布线沟100A。该蚀刻后，抗蚀剂图形被除去。

通过CVD法，在层间绝缘膜100上的全体形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层。

·形成第五布线层的步骤

接着，如图114所示，例如使用溅射法，在层间绝缘膜100上、布线沟100A的内表面上以及侧壁绝缘层上分别形成阻挡金属层(Ta和TaN的叠层等)101。接着，例如通过溅射法，在阻挡金属层101上形成完全充满布线沟100A的金属层(Cu等)102。

然后，如图115所示，例如使用CMP法研磨金属层102，只在布线沟100A内留下金属层102。残存在布线沟100A内的金属层102成为作为写入位线起作用的第五布线层。

另外，通过CVD法，在层间绝缘膜100上形成绝缘层(氮化硅等)103。另外，通过CMP法研磨该绝缘层103，只在作为第五布线层的金属层102上留下该绝缘层103。另外，在层间绝缘膜100上形成完全覆盖作为第五布线层的金属层102的层间绝缘膜(氧化硅等)104。

·形成第四MTJ元件的下部电极的步骤

接着，如图116和图117所示，在层间绝缘膜100、104上形成到达第三MTJ元件的上部电极99的接触孔。

例如，如果通过PEP，在层间绝缘膜104上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜100、104，就能容易地形成该接触孔。该蚀刻后，抗蚀剂图形被除去。

另外，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)105。接着，例如通过溅射法，在阻挡金属层105上形成完全充满接触孔的金属层(W等)106。

然后，例如使用CMP法研磨金属层106，只在接触孔内留下金属层106。残存在接触孔内的金属层106成为接触栓塞。另外，通过溅射法，在层间绝缘膜104上形成成为第四MTJ元件的下部电极的金属层(Ta等)107。

·形成第四MTJ元件及其上部电极的步骤

接着，如图118所示，在金属层107上，形成第四MTJ元件108。第四MTJ元件108由隧道阻挡层、夹着它的两个铁磁性层、反铁磁性层构成，例如，具有图48所示的构造。

使用CVD法，形成完全覆盖第四MTJ元件108的层间绝缘膜(氧化硅等)109。另外，例如通过CMP法研磨层间绝缘膜109，只在第四MTJ元件108之间使层间绝缘膜109残存。

另外，通过溅射法，在层间绝缘膜109上形成成为第四MTJ元件108的上部电极的金属层(Ta等)110。

·第四MTJ元件的下部/上部电极的构图步骤

接着，如图119和图120所示，分别对第四MTJ元件108的下部电极107和上部电极110进行构图。

通过PEP，在上部电极110上形成抗蚀剂图形后，以该抗蚀剂图形为掩模，通过RIE蚀刻下部/上部电极107、110，就能容易地进行第四MTJ元件108的下部/上部电极107、110的构图。然后，抗蚀剂图形被除去。

使用CVD法，形成完全覆盖第四MTJ元件108的上部电极110的层间绝缘膜111。

·形成布线沟的步骤

接着，如图112所示，在层间绝缘膜111上形成布线沟112。在本例中，布线沟112成为用于形成写入字线的沟，并且在X方向延伸。在布线沟112的侧面，形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)113。

如果通过PEP，在层间绝缘膜111上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜111，就能容易地形成布线沟112。该蚀刻后，抗蚀剂图形被除去。

通过CVD法，在层间绝缘膜111上的全体形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层113。

·形成第六布线层的步骤

接着，如图122所示，例如使用溅射法，在层间绝缘膜111上、布线沟112的内表面上以及侧壁绝缘层113上，分别形成阻挡金属层(Ta和TaN的叠层等)114。接着，例如通过溅射法，在阻挡金属层114上形成完全充满布线沟112的金属层(Cu等)115。

然后，如图123和图124所示，例如使用CMP法研磨金属层115，只在布线沟112内留下金属层115。残存在布线沟112内的金属层115成为作为写入字线起作用的第六布线层。

另外，通过CVD法，在层间绝缘膜111上形成绝缘层(氮化硅等)116。另外，通过CMP法研磨该绝缘层116，只在作为第六布线层的金属层115上留下该绝缘层116。另外，在层间绝缘膜111上，形成完全覆盖作为第六布线层的金属层115的层间绝缘膜(氧化硅等)117。

·形成第七布线层的步骤

接着，如图125和图126所示，在层间绝缘膜111、117上形成到达第四MTJ元件的上部电极110的接触孔。

例如，如果通过PEP，在层间绝缘膜117上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜111、117，就能容易地形成该接触孔。该蚀刻后，抗蚀剂图形被除去。

另外，在层间绝缘膜117上形成用于形成读出位线的布线沟。

如果通过PEP，在层间绝缘膜117上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜117，就能容易地形成该该布线沟。该蚀刻后，抗蚀剂图形被除去。

然后，例如使用溅射法，在层间绝缘膜117上、接触孔的内表面上以及布线沟的内表面上，分别形成阻挡金属层(Ti和TiN的叠层等)118。接着，例如通过溅射法，在阻挡金属层118上形成完全充满接触孔和布线沟的金属层(W等)119。

例如，例如通过CMP法研磨金属层119和阻挡金属层117，只在接触孔内和布线沟内留下金属层119和阻挡金属层117。残存在接触孔内的金属层119成为接触栓塞。另外，残存在布线沟内的金属层119成为作为读出位线起作用的第七布线层。

③总结

根据该制造方法，能实现多个TMR元件层叠为多级，并且这些TMR元件串联在读出位线和接地端子之间的单元阵列构造(1开关-nMTJ构造)。

须指出的是，在本例中，在形成布线层时，采用了金属镶嵌工艺和双金属镶嵌工艺，但是也可以代替它，而采用通过蚀刻进行布线层的加工的方法。

(2)制造方法2

该制造方法2适用于具有多个TMR元件层叠为多级，并且这些TMR元件并联在读出位线和接地端子之间的单元阵列构造(1开关-nMTJ构造)的磁随机存取存储器。

首先，简单说明由本发明的制造方法完成的单元阵列构造。然后，就该单元阵列构造的制造方法加以说明。

①关于制造方法2的单元阵列构造

图127表示了一个块由并联的多个TMR元件构成的磁随机存取存储器的单元阵列构造的一个例子。

该单元阵列构造的特征在于：在一列(Y方向)内配置了一条读出位线，在其正下方配置了并联的多个TMR元件。多个TMR元件构成一个读出块，并且连接在读出位线和接地端子之间。

在半导体衬底的表面区域，配置了读出选择开关(MOS晶体管)RSW。读出选择开关RSW的源极通过源线SL连接了接地端子。源线SL为在列方向上相邻的两个读出块共有。源线SL例如在X方向(与纸面垂直的方向)延伸为一条直线。

读出选择开关(MOS晶体管)RSW的栅极成为读出字线RWLn。读出字线RWLn在X方向延伸。在读出选择开关RSW上分别层叠了四个TMR元件(MTJ(磁隧道结)元件)MTJ1、MTJ2、MTJ3、MTJ4。

TMR元件分别配置在下部电极和上部电极之间，并且通过接触栓塞，彼此并联。最下级的TMR元件的下部电极连接了读出选择开关(MOS晶体管)RSW的漏极。最上级的TMR元件的上部电极通过接触栓塞，连接了在Y方向延伸的读出位线BL0。

在一行内，存在三条在X方向延伸的写入字线WWL0、WWL1、WWL2，在一列内存在两条在Y方向延伸的读出位线BL00、BL01。

当从半导体衬底的上部观察单元阵列构造时，例如层叠的多个TMR元件布置为彼此重叠。另外，三条写入字线也布置为彼此重叠。读出位线和两条写入位线也布置为彼此重叠。

用于串联多个TMR元件的接触栓塞布置在与写入字线、写入位线不重叠的位置。用容易与接触栓塞接触的结构形成了TMR元件的上部电极和下部电极。

②制造方法2的各步骤

下面，说明用于实现图127的单元阵列构造的制造方法。这里，因为说明具体的制造方法(例如，采用双金属镶嵌工艺等)，所以留意对图127的单元阵列构造中没有的要素也进行了说明。可是，最终完成的单元阵列构造的概要与图127的单元阵列构造几乎相同。

·元件分离步骤

首先，如图128所示，在半导体衬底51内形成STI(浅沟槽隔离)构造的元件分离绝缘层52。

例如，通过以下的方法能形成元件分离绝缘层52。

通过PEP(光刻工艺)，在半导体衬底51上形成掩模图案(氮化硅膜等)。以该掩模图案为掩模，使用RIE(反应离子刻蚀)蚀刻半导体衬底51，在半导体衬底51上上形成沟。例如，使用CVD(化学汽相淀积)法和CMP(化学机械抛光)法，在该沟内设置绝缘层(氧化硅等)。

然后，如果必要，例如通过离子注入法，在半导体衬底内注入P型杂质(B、BF₂)或N型杂质(P、As等)，形成P型阱区域或N型阱区域。

·形成MOSFET的步骤

接着，如图129所示，在半导体衬底51的表面区域，形成作为读出选择开关起作用的MOS晶体管。

MOS晶体管例如能由以下方法形成。

在由元件分离绝缘层52包围的元件区域内的沟道部，离子注入用于控制MOS晶体管的阈值的杂质。通过热氧化法，在元件区域内形成栅绝缘膜(氧化硅等)53。通过CVD法，在栅绝缘膜53上形成栅电极材料(包含杂质的多晶硅等)以及帽状绝缘膜(氮化硅等)55。

通过PEP，对帽状绝缘膜55构图后，以该帽状绝缘膜55为掩模，通过RIE加工(蚀刻)栅电极材料和栅绝缘膜53。结果，在半导体衬底51上形成了在X方向延伸的栅电极54。

以帽状绝缘膜55和栅电极54为掩模，使用离子注入法，在半导体衬底51内注入P型杂质或N型杂质。然后，在半导体衬底内，形成低浓度的杂质区域(LDD区域或扩展区域)。

通过CVD法，在半导体衬底51上的全体，形成绝缘膜(氮化硅等)后，通过RIE蚀刻该绝缘膜，在栅电极54和帽状绝缘膜55的侧壁上形成侧壁绝缘层57。以帽状绝缘膜55、栅电极54和侧壁绝缘层57为掩模，使用离子注入法，在半导体衬底51内注入P型杂质或N型杂质。结果，在半导体衬底51内形成了源区域56A和漏区域56B。

然后，通过CVD法，在半导体衬底51上的全体，形成完全覆盖MOS晶体管的层间绝缘膜(例如氧化硅等)58。另外，通过利用CMP技术，使层间绝缘膜58的表面平坦化。

·形成接触孔的步骤

接着，如图130和图131所示，在半导体衬底51上的层间绝缘膜58上，形成到达MOS晶体管的源区域56A和漏区域56B的接触孔59。

例如，如果通过PEP，在层间绝缘膜58上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜58，就能容易地形成接触孔59。该蚀刻后，抗蚀剂图形被除去。

·形成布线沟的步骤

接着，如图132所示，在半导体衬底51上的层间绝缘膜58上形成布线沟60。在本例中，布线沟60在X方向延伸，所以当在沿着Y方向的剖面观察时，布线沟60与接触孔59重叠。因此，在图120中，用虚线表示了布线沟60。

例如，如果通过PEP，在层间绝缘膜58上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜58，就能容易地形成布线沟60。该蚀刻后，抗蚀剂图形被除去。

·形成第一布线层的步骤

接着，如图133所示，例如使用溅射法，在层间绝缘膜58上、接触孔59的内表面上以及布线沟60的内表面上，分别形成阻挡金属层(Ti和TiN的叠层)61。接着，例如通过溅射法，在阻挡金属层61上形成完全充满接触孔59和布线沟60的金属层(W等)62。

然后，如图134所示，例如使用CMP法研磨金属层62，只在接触孔59内和布线沟60内留下金属层62。残存在接触孔59内的金属层62成为接触栓塞，残存在布线沟60内的金属层62成为第一布线层。另外，通过CVD法，在层间绝缘膜58上形成层间绝缘膜(氧化硅等)63。

须指出的是，由形成接触孔的步骤、形成布线沟的步骤和形成第一布线层的步骤构成的被称作双金属镶嵌工艺。

·形成布线沟的步骤

接着，如图135所示，在层间绝缘膜63上形成布线沟64。在本例中，布线沟64成为用于形成写入字线的沟，并且在X方向延伸。在布线沟64的侧面上，形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)65。

如果通过PEP，在层间绝缘膜63上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜63，就能容易地形成布线沟64。该蚀刻后，抗蚀剂图形被除去。

通过CVD法，在层间绝缘膜63上的全体形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层65。

·形成第二布线层的步骤

接着，如图136所示，例如使用溅射法，在层间绝缘膜63上、布线沟64的内表面上以及侧壁绝缘层65上，分别形成阻挡金属层(Ta和TaN的叠层等)66。接着，例如通过溅射法，在阻挡金属层66上形成完全充满布线沟64的金属层(Cu等)67。

然后，如图137所示，例如使用CMP法研磨金属层67，只在布线沟64内留下金属层67。残存在布线沟64内的金属层67成为作为写入字线起作用的第二布线层。

另外，通过CVD法，在层间绝缘膜63上形成绝缘层(氮化硅等)68。另外，通过CMP法研磨该绝缘层，只在作为第二布线层的金属层67上留下该绝缘层68。另外，在层间绝缘膜63上形成完全覆盖作为第二布线层的金属层67的层间绝缘膜(氧化硅等)69。

须指出的是，由布线沟的形成步骤和第二布线层的形成步骤构成的步骤被称作金属镶嵌工艺。

·形成第一MTJ元件的下部电极的步骤

接着，如图138和图139所示，在层间绝缘膜69上形成到达作为第一布线层的金属层62的接触孔。

例如，如果通过PEP，在层间绝缘膜69上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜63、69，就能容易地形成接触孔。该蚀刻后，抗蚀剂图形被除去。

另外，使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)70。接着，例如通过溅射法，在阻挡金属层70上形成完全充满接触孔的金属层(W等)71。

然后，例如使用CMP法研磨金属层71，只在接触孔内留下金属层71。残存在接触孔内的金属层71成为接触栓塞。另外，通过CVD法，在层间绝缘膜69上形成成为第一MTJ元件的下部电极的金属层72。

·形成第一MTJ元件及其上部电极的步骤

接着，如图140和图141所示，在金属层72上，形成第一MTJ元件73。第一MTJ元件73由隧道阻挡层、夹着它的两个铁磁性层、反铁磁性层构成，例如，具有图45所示的构造。

另外，在本例中，在第一MTJ元件73的侧面，形成保护第一MTJ元件73的保护绝缘层(氧化硅等)73A。如果使用CVD法和RIE法，在第一MTJ元件73的侧面能容易地形成该保护绝缘层73A。

使用CVD法，形成完全覆盖第一MTJ元件73的层间绝缘膜(氧化硅等)75B。另外，例如通过CMP法研磨层间绝缘膜75B，只在第一MTJ元件73之间使层间绝缘膜75B残存。

另外，如图142所示，通过溅射法，在层间绝缘膜75B上形成成为第一MTJ元件73的上部电极的金属层74。接着，通过CVD法，在金属层74上形成保护第一MTJ元件73的氧化铝层74A。

然后，通过PEP形成抗蚀剂图形，以该抗蚀剂图形为掩模，对氧化铝层74A、金属层74以及层间绝缘膜75B构图。这时，同时使作为第一MTJ元件73的下部电极的金属层72的表面露出。

如果在形成氧化铝层74A后，通过RIE蚀刻氧化铝层74A，则该氧化铝层74A以覆盖作为上部电极的金属层74以及第一MTJ元件73的上部以及侧壁部的形式残存。

然后，使用CVD法形成完全覆盖第一MTJ元件73的层间绝缘膜75。

·形成布线沟的步骤

接着，如图143所示，例如，以抗蚀剂图形为掩模，通过RIE在层间绝缘膜75上形成布线沟75A。这时，因为氧化铝层74A作为蚀刻停止层起作用，所以布线沟75A的底部不会到达金属层74以及第一MTJ元件73。

在本例中，布线沟75A成为用于形成写入位线的沟，并且在Y方向延伸。在布线沟75A的侧面，形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)。

如果通过PEP，在层间绝缘膜75上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜75，就能容易地形成布线沟75A。该蚀刻后，抗蚀剂图形被除去。

通过CVD法，在层间绝缘膜75上的全体形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层。

·形成第三布线层的步骤

接着，如图144所示，例如使用溅射法，在层间绝缘膜75上、布线沟75A的内表面上以及侧壁绝缘层上，分别形成阻挡金属层(Ta和TaN的叠层等)76。接着，例如通过溅射法，在阻挡金属层76上，形成完全充满布线沟75A的金属层(Cu等)77。

然后，例如使用CMP法研磨金属层77，只在布线沟75A内留下金属层77。残存在布线沟75A内的金属层77成为作为写入位线起作用的第三布线层。

另外，通过CVD法，在层间绝缘膜75上形成绝缘层(氮化硅等)78。另外，通过CMP法研磨该绝缘层78，只在作为第三布线层的金属层77上留下该绝缘层78。另外，在层间绝缘膜75上形成完全覆盖作为第三布线层的金属层77的层间绝缘膜(氧化硅等)79。

·形成第二MTJ元件的下部电极的步骤

接着，如图145和图146所示，在层间绝缘膜75、79以及氧化铝层74A上形成到达第一MTJ元件的上部电极74的接触孔。

例如，如果通过PEP，在层间绝缘膜79上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜75、79以及氧化铝层74A，就能容易地形成该接触孔。该蚀刻后，抗蚀剂图形被除去。

另外，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)80。接着，例如通过溅射法，在阻挡金属层80上形成完全充满接触孔的金属层(W等)81。

然后，例如使用CMP法研磨金属层81，只在接触孔内留下金属层81。残存在接触孔内的金属层81成为接触栓塞。另外，通过溅射法，在层间绝缘膜79上形成成为第二MTJ元件的下部电极的金属层(Ta等)82。

·形成第二MTJ元件及其上部电极的步骤

接着，如图147和图148所示，在金属层82上形成第二MTJ元件84。第二MTJ元件84由隧道阻挡层、夹着它的两个铁磁性层、反铁磁性层构成，例如，具有图46所示的构造。

另外，在本例中，在第二MTJ元件84的侧面形成保护第二MTJ元件84的保护绝缘层(氧化硅等)83A。如果使用CVD法和RIE法，在第二MTJ元件84的侧面能容易地形成该保护绝缘层83A。

然后，对第二MTJ元件84的下部电极82构图。通过PEP，在下部电极82上形成抗蚀剂图形后，以该抗蚀剂图形为掩模，通过RIE蚀刻下部电极82，就能容易地进行第二MTJ元件84的下部电极82的构图。然后，抗蚀剂图形被除去。

接着，如图149所示，通过CVD法，在第二MTJ元件84上，形成保护第二MTJ元件84的氧化铝层83B。然后通过RIE蚀刻了氧化铝层83B，结果，在第二MTJ元件84的侧壁部残存了氧化铝层83B。

使用CVD法，形成完全覆盖第二MTJ元件84的层间绝缘膜(氧化硅等)84B。另外，例如通过CMP法研磨层间绝缘膜84B，使层间绝缘膜84B只残存在第二MTJ元件84之间。

另外，在层间绝缘膜75、79、84B上形成到达第一MTJ元件的下部电极72的接触孔。

例如，如果通过PEP，在层间绝缘膜84B上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜75、79、84B，就能容易地形成该接触孔。该蚀刻后，抗蚀剂图形被除去。

须指出的是，在该蚀刻步骤中，氧化铝层74A、83B的蚀刻率设定为比层间绝缘膜75、79、84B小很多。

即根据本例，即使产生接触孔的配合偏移，因为氧化铝层74A、83B保护了第一和第二MTJ元件73、84，所以不会发生第一和第二MTJ元件73、84被蚀刻的事态。

接着，如图150所示，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)85A。接着，例如通过溅射法，在阻挡金属层85A上，形成完全充满接触孔的金属层(W等)85B。

然后，例如使用CMP法研磨金属层85B，只在接触孔内留下金属层85B。残存在接触孔内的金属层85B成为接触栓塞。另外，通过溅射法，在层间绝缘膜84B上形成成为第二MTJ元件84的上部电极的金属层85。接着，通过CVD法，在金属层85上形成保护第二MTJ元件84的氧化铝层85C。

然后，通过PEP形成抗蚀剂图形后，以该抗蚀剂图形为掩模，对氧化铝层85C和金属层85构图。如果在形成了氧化铝层85C后，通过RIE蚀刻氧化铝层85C，则该氧化铝层85C以覆盖了作为上部电极的金属层85以及第二MTJ元件84的上部以及侧壁部的形式残存。

然后，使用CVD法形成完全覆盖第二MTJ元件85层间绝缘膜86。

·形成布线沟的步骤

接着，如图152所示，例如以抗蚀剂图形为掩模，通过RIE，在层间绝缘膜86上形成布线沟87。这时，氧化铝层85C作为蚀刻停止层起作用，所以布线沟87的底部不会到达金属层85以及第二MTJ元件84。

在本例中，布线沟87成为用于形成写入字线的沟，并且在X方向延伸。在布线沟87的侧面，形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)88。

例如，如果通过PEP，在层间绝缘膜86上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜86，就能容易地形成布线沟87。该蚀刻后，抗蚀剂图形被除去。

通过CVD法，在层间绝缘膜86上的全体形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层88。

·形成第四布线层的步骤

接着，如图153所示，例如使用溅射法，在层间绝缘膜86上、布线沟87的内表面上以及侧壁绝缘层88上，分别形成阻挡金属层(Ta和TaN的叠层等)89。接着，例如通过溅射法，在阻挡金属层89上形成完全充满布线沟87的金属层(Cu等)90。

然后，例如使用CMP法研磨金属层90，只在布线沟87内留下金属层90。残存在布线沟87内的金属层90成为作为写入字线起作用的第四布线层。

另外，通过CVD法，在层间绝缘膜86上形成绝缘层(氮化硅等)92。另外，通过CMP法研磨该绝缘层92，只在作为第四布线层的金属层90上留下该绝缘层92。另外，在层间绝缘膜86上形成完全覆盖作为第四布线层的金属层90的层间绝缘膜(氧化硅等)93。

·形成第三MTJ元件的下部电极的步骤

接着，如图154和图155所示，在层间绝缘膜86、93上形成到达第二MTJ元件84的上部电极85的接触孔。

例如，如果通过PEP，在层间绝缘膜93上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜86、93，就能容易地形成该接触孔。该蚀刻后，抗蚀剂图形被除去。

另外，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)94。接着，例如通过溅射法，在阻挡金属层94上，形成完全充满接触孔的金属层(W等)95。

然后，例如使用CMP法，研磨金属层95，只在接触孔内留下金属层95。残存在接触孔内的金属层95成为接触栓塞。另外，通过溅射法，在层间绝缘膜93上形成成为第三MTJ元件的下部电极的金属层96。

·形成第三MTJ元件及其上部电极的步骤

接着，如图156和图157所示，在金属层96上，形成第三MTJ元件97。第三MTJ元件97由隧道阻挡层、夹着它的两个铁磁性层、反铁磁性层构成，例如，具有图47所示的构造。

另外，在本例中，在第三MTJ元件97的侧面，形成保护第三MTJ元件97的保护绝缘层(氧化硅等)97A。如果使用CVD法和RIE法，在第三MTJ元件97的侧面能容易地形成该保护绝缘层97A。

然后，对第三MTJ元件97的下部电极96构图。通过PEP，在下部电极96上形成抗蚀剂图形后，以该抗蚀剂图形为掩模，通过RIE蚀刻下部96，就能容易地进行第三MTJ元件97的下部电极96的构图。然后，抗蚀剂图形被除去。

接着，如图158所示，使用CVD法，形成完全覆盖第三MTJ元件97的层间绝缘膜(氧化硅等)98。另外，例如通过CMP法研磨层间绝缘膜98，使层间绝缘膜98只残存在第三MTJ元件97之间。

然后，在层间绝缘膜86、93、98上形成到达第二MTJ元件的下部电极82的接触孔。

例如，如果通过PEP，在层间绝缘膜98上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜86、93、98，就能容易地形成该接触孔。该蚀刻后，抗蚀剂图形被除去。

接着，如图159所示，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)99A。接着，例如通过溅射法，在阻挡金属层99A上形成完全充满接触孔的金属层(W等)99B。

然后，例如使用CMP法研磨金属层99B，只在接触孔内留下金属层99B。残存在接触孔内的金属层99B成为接触栓塞。另外，通过CVD法，在层间绝缘膜98上形成成为第三MTJ元件的上部电极的金属层99。

另外，通过CVD法，在第三MTJ元件97的上部电极99上形成保护第三MTJ元件97的氧化铝层99C。

接着，如图142所示，通过PEP形成抗蚀剂图形后，以该抗蚀剂图形为掩模，对氧化铝层99C和金属层99构图。如果在形成了氧化铝层99C后，通过RIE蚀刻氧化铝层99C，则该氧化铝层99C以覆盖了作为上部电极的金属层99以及第三MTJ元件97的上部以及侧壁部的形式残存。

然后，使用CVD法，形成完全覆盖第三MTJ元件97层间绝缘膜100。

·形成布线沟的步骤

接着，如图161所示，以抗蚀剂图形为掩模，通过RIE，在层间绝缘膜100上形成在Y方向延伸的布线沟。这时，因为氧化铝层99C作为蚀刻停止层起作用，所以布线沟的底部不会到达金属层99以及第三MTJ元件97。

在本例中，布线沟成为用于形成写入位线的沟，并且在Y方向延伸。在布线沟的侧面，形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)。

如果通过PEP，在层间绝缘膜100上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜100，就能容易地形成布线沟。该蚀刻后，抗蚀剂图形被除去。

通过CVD法，在层间绝缘膜100上的全体形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层。

·形成第五布线层的步骤

接着，如图161和图162所示，例如使用溅射法，在层间绝缘膜100上、布线沟的内表面上以及侧壁绝缘层上，分别形成阻挡金属层(Ta和TaN的叠层等)101。接着，例如通过溅射法，在阻挡金属层101上形成完全充满布线沟的金属层(Cu等)102。

然后，例如使用CMP法研磨金属层102，只在布线沟内留下金属层102。残存在布线沟内的金属层102成为作为写入位线起作用的第五布线层。

另外，通过CVD法，在层间绝缘膜100上形成绝缘层(氮化硅等)103。另外，通过CMP法研磨该绝缘层103，只在作为第五布线层的金属层102上留下该绝缘层103。另外，在层间绝缘膜100上形成完全覆盖作为第五布线层的金属层102的层间绝缘膜(氧化硅等)104。

·形成第四MTJ元件的下部电极的步骤

接着，如图163和图164所示，在层间绝缘膜100、104以及氧化铝层99C上形成到达第三MTJ元件97的上部电极99的接触孔。

例如，如果通过PEP，在层间绝缘膜104上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜100、104以及氧化铝层99C，就能容易地形成该接触孔。该蚀刻后，抗蚀剂图形被除去。

另外，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)80X。接着，例如通过溅射法，在阻挡金属层80X上形成完全充满接触孔的金属层(W等)81X。

然后，例如使用CMP法研磨金属层81X，只在接触孔内留下金属层81X。残存在接触孔内的金属层81X成为接触栓塞。另外，通过溅射法，在层间绝缘膜104上形成成为第四MTJ元件的下部电极的金属层107。

·形成第四MTJ元件及其上部电极的步骤

接着，如图163和图164所示，在金属层107上形成第四MTJ元件108。第四MTJ元件108由隧道阻挡层、夹着它的两个铁磁性层、反铁磁性层构成，例如，具有图48所示的构造。

另外，在本例中，在第四MTJ元件108的侧面，形成保护第四MTJ元件108的保护绝缘层(氧化硅等)108A。如果使用CVD法和RIE法，在第四MTJ元件108的侧面能容易地形成该保护绝缘层108A。

然后，对第四MTJ元件108的下部电极107构图。通过PEP，在下部电极107上形成抗蚀剂图形后，以该抗蚀剂图形为掩模，通过RIE蚀刻下部107，就能容易地进行第四MTJ元件108的下部电极107的构图。然后，抗蚀剂图形被除去。

接着，如图165所示，使用CVD法，在第四MTJ元件108上形成保护第四MTJ元件108的氧化铝层108B。然后，通过RIE蚀刻了氧化铝层108B，结果在第四MTJ元件108的侧壁部残存氧化铝层108B。

使用CVD法，形成完全覆盖第四MTJ元件108的层间绝缘膜(氧化硅等)109。另外，例如通过CMP法研磨层间绝缘膜109，使层间绝缘膜109只残存在第四MTJ元件108之间。

另外，在层间绝缘膜100、104、109上形成到达第三MTJ元件97的下部电极96的接触孔。

例如，如果通过PEP，在层间绝缘膜109上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜100、104、109，就能容易地形成该接触孔。该蚀刻后，抗蚀剂图形被除去。

须指出的是，在该蚀刻步骤中，氧化铝层99C、108B的蚀刻率设定为比层间绝缘膜100、104、109小很多。

即根据本例，即使产生接触孔的配合偏移，因为氧化铝层99C、108B保护了第三和第四MTJ元件97、108，所以不会发生第三和第四MTJ元件97、108被蚀刻的事态。

接着，如图166所示，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)105。接着，例如通过溅射法，在阻挡金属层105上形成完全充满接触孔的金属层(W等)106。

然后，例如使用CMP法研磨金属层106，只在接触孔内留下金属层106。残存在接触孔内的金属层106成为接触栓塞。另外，通过溅射法，在层间绝缘膜109上形成成为第四MTJ元件108的上部电极的金属层107。接着，通过CVD法，在金属层107上形成保护第四MTJ元件108的氧化铝层107A。

接着，如图167所示，通过PEP形成抗蚀剂图形后，以该抗蚀剂图形为掩模，对氧化铝层107A和金属层107构图。

如果在形成了氧化铝层107A后，通过RIE蚀刻氧化铝层107A，则该氧化铝层107A以覆盖了作为上部电极的金属层107以及第四MTJ元件108的上部以及侧壁部的形式残存。

然后，使用CVD法，形成完全覆盖第四MTJ元件108层间绝缘膜111。

·形成布线沟的步骤

接着，如图168和图169所示，以抗蚀剂图形为掩模，通过RIE，在层间绝缘膜111上形成在X方向延伸的布线沟112。这时，氧化铝层107A作为蚀刻停止层起作用，所以布线沟112的底部不会到达金属层107以及第四MTJ元件108。

在本例中，布线沟112成为用于形成写入字线的沟，并且在X方向延伸。在布线沟112的侧面，形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)113。

如果通过PEP，在层间绝缘膜111上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜111，就能容易地形成布线沟112。该蚀刻后，抗蚀剂图形被除去。

通过CVD法，在层间绝缘膜111上的全体形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层113。

·形成第六布线层的步骤

接着，如图168和图169所示，例如使用溅射法，在层间绝缘膜111上、布线沟112的内表面上以及侧壁绝缘层113上，分别形成阻挡金属层(Ta和TaN的叠层等)114。接着，例如通过溅射法，在阻挡金属层114上形成完全充满布线沟112的金属层(Cu等)115。

然后，例如使用CMP法研磨金属层115，只在布线沟112内留下金属层115。残存在布线沟112内的金属层115成为作为写入字线起作用的第六布线层。

另外，通过CVD法，在层间绝缘膜111上形成绝缘层(氮化硅等)116。另外，通过CMP法研磨该绝缘层116，只在作为第六布线层的金属层115上留下该绝缘层116。

·形成第七布线层的步骤

接着，如图170和图171所示，在层间绝缘膜111上形成完全覆盖作为第六布线层的金属层115的层间绝缘膜(氧化硅等)117。在层间绝缘膜111、117上形成到达第四MTJ元件的下部电极107的接触孔。

例如，如果通过PEP，在层间绝缘膜117上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜111、117，就能容易地形成该接触孔。该蚀刻后，抗蚀剂图形被除去。

另外，在层间绝缘膜117上形成用于形成读出位线的布线沟。

例如，如果通过PEP，在层间绝缘膜117上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜117，就能容易地形成该布线沟。该蚀刻后，抗蚀剂图形被除去。

然后，例如使用溅射法，在层间绝缘膜117上、接触孔的内表面上以及布线沟的内表面上，分别形成阻挡金属层(Ti和TiN的叠层等)118。接着，例如通过溅射法，在阻挡金属层118上形成完全充满接触孔和布线沟的金属层(W等)119。

另外，例如通过CMP法研磨金属层119和阻挡金属层117，只在接触孔内和布线沟内残留下金属层119和阻挡金属层117。残留在接触孔内的金属层119成为接触栓塞。另外，残留在布线沟内的金属层119成为作为读出位线起作用的第七布线层。

③总结

根据该制造方法2，能实现多个TMR元件层叠为多级，并且这些TMR元件并联在读出位线和接地端子之间的单元阵列构造(1开关-nMTJ构造)。

须指出的是，在本例中，在形成布线层时，采用了金属镶嵌工艺和双金属镶嵌工艺，但是也可以代替它，而采用通过蚀刻进行布线层的加工的方法。

(3)制造方法3

该制造方法3适用于具有多个TMR元件层叠为多级，并且这些TMR元件串并联在读出位线和接地端子之间的单元阵列构造(1开关-nMTJ构造)的磁随机存取存储器。

首先，简单说明由本发明的制造方法完成的单元阵列构造。然后，就该单元阵列构造的制造方法加以说明。

①关于制造方法3的单元阵列构造

图172表示了一个块由串并联的多个TMR元件构成的磁随机存取存储器的单元阵列构造的一个例子。

该单元阵列构造的特征在于：在一列(Y方向)内配置了一条读出位线，在其正下方配置了串并联的多个TMR元件。多个TMR元件构成一个读出块，并且连接在读出位线和接地端子之间。

在半导体衬底的表面区域，配置了读出选择开关(MOS晶体管)RSW。读出选择开关RSW的源极通过源线SL连接了接地端子。源线SL为在列方向上相邻的两个读出块共有。源线SL例如在X方向(与纸面垂直的方向)延伸为一条直线。

读出选择开关(MOS晶体管)RSW的栅极成为读出字线RWLn。读出字线RWLn在X方向延伸。在读出选择开关RSW上分别层叠了四个TMR元件(MTJ(磁隧道结)元件)MTJ1、MTJ2、MTJ3、MTJ4。

TMR元件分别配置在下部电极和上部电极之间，并且通过接触栓塞，彼此串并联。最下级的TMR元件的下部电极连接了读出选择开关(MOS晶体管)RSW的漏极。最上级的TMR元件的上部电极通过接触栓塞，连接了在Y方向延伸的读出位线BL0。

在一行内，存在三条在X方向延伸的写入字线WWL0、WWL1、WWL2，在一列内存在两条在Y方向延伸的读出位线BL00、BL01。

当从半导体衬底的上部观察单元阵列构造时，例如层叠的多个TMR元件布置为彼此重叠。另外，三条写入字线也布置为彼此重叠。读出位线和两条写入位线也布置为彼此重叠。

用于串联多个TMR元件的接触栓塞布置在与写入字线、写入位线不重叠的位置。用容易与接触栓塞接触的结构形成了TMR元件的上部电极和下部电极。

②制造方法3的各步骤

下面，说明用于实现图172的单元阵列构造的制造方法。这里，因为说明具体的制造方法(例如，采用双金属镶嵌工艺等)，所以留意对图172的单元阵列构造中没有的要素也进行了说明。可是，最终完成的单元阵列构造的概要与图172的单元阵列构造几乎相同。

·元件分离步骤

首先，如图173所示，在半导体衬底51内形成STI(浅沟槽隔离)构造的元件分离绝缘层52。

例如，通过以下的方法能形成元件分离绝缘层52。

通过PEP(光刻工艺)，在半导体衬底51上形成掩模图案(氮化硅膜等)。以该掩模图案为掩模，使用RIE(反应离子刻蚀)，蚀刻半导体衬底51，在半导体衬底51上上形成沟。例如，使用CVD(化学汽相淀积)法和CMP(化学机械抛光)法，在该沟内设置绝缘层(氧化硅等)。

然后，如果必要，例如通过离子注入法，在半导体衬底内，注入P型杂质(B、BF₂)或N型杂质(P、As等)，形成P型阱区域或N型阱区域。

·形成MOSFET的步骤

接着，如图174所示，在半导体衬底51的表面区域，形成作为读出选择开关起作用的MOS晶体管。

MOS晶体管例如能由以下方法形成。

在由元件分离绝缘层52包围的元件区域内的沟道部，离子注入用于控制MOS晶体管的阈值的杂质。通过热氧化法，在元件区域内形成栅绝缘膜(氧化硅等)53。通过CVD法，在栅绝缘膜53上形成栅电极材料(包含杂质的多晶硅等)以及帽状绝缘膜(氮化硅等)55。

通过PEP，对帽状绝缘膜55构图后，以该帽状绝缘层55为掩模，通过RIE加工(蚀刻)栅电极材料和栅绝缘膜53。结果，在半导体衬底51上形成了在X方向延伸的栅电极54。

以帽状绝缘膜55和栅电极54为掩模，使用离子注入法，在半导体衬底51内注入P型杂质或N型杂质。然后，在半导体衬底内形成低浓度的杂质区域(LDD区域或扩展区域)。

通过CVD法，在半导体衬底51上的全体形成绝缘膜(氮化硅等)后，通过RIE蚀刻该绝缘膜，在栅电极54和间隔绝缘膜55的侧壁上形成侧壁绝缘层57。以帽状绝缘膜55、栅电极54和侧壁绝缘层57为掩模，使用离子注入法，在半导体衬底51内注入P型杂质或N型杂质。结果，在半导体衬底51内形成了源区域56A和漏区域56B。

然后，通过CVD法，在半导体衬底51上的全体形成完全覆盖MOS晶体管的层间绝缘膜(例如氧化硅等)58。另外，通过利用CMP技术，使层间绝缘膜58的表面平坦化。

·形成接触孔的步骤

接着，如图175和图176所示，在半导体衬底51上的层间绝缘膜58上，形成到达MOS晶体管的源区域56A和漏区域56B的接触孔59。

例如，如果通过PEP，在层间绝缘膜58上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜58，就能容易地形成接触孔59。该蚀刻后，抗蚀剂图形被除去。

·形成布线沟的步骤

接着，如图177所示，在半导体衬底51上的层间绝缘膜58上，形成布线沟60。在本例中，因为布线沟60在X方向延伸，所以当在沿着Y方向的剖面观察时，布线沟60与接触孔59重叠。因此，在图177中，用虚线表示了布线沟60。

例如，如果通过PEP，在层间绝缘膜58上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜58，就能容易地形成布线沟60。该蚀刻后，抗蚀剂图形被除去。

·形成第一布线层的步骤

接着，如图178所示，例如使用溅射法，在层间绝缘膜58上、接触孔59的内表面上以及布线沟60的内表面上，分别形成阻挡金属层(Ti和TiN的叠层)61。接着，例如通过溅射法，在阻挡金属层61上形成完全充满接触孔59和布线沟60的金属层(W等)62。

然后，如图179所示，例如使用CMP法研磨金属层62，只在接触孔59内和布线沟60内留下金属层62。残存在接触孔59内的金属层62成为接触栓塞，残存在布线沟60内的金属层62成为第一布线层。另外，通过CVD法，在层间绝缘膜58上，形成层间绝缘膜(氧化硅等)63。

须指出的是，由形成接触孔的步骤、形成布线沟的步骤和形成第一布线层的步骤构成的被称作双金属镶嵌工艺。

·形成布线沟的步骤

接着，如图180所示，在层间绝缘膜63上形成布线沟64。在本例中，布线沟64成为用于形成写入字线的沟，并且在X方向延伸。在布线沟64的侧面上形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)65。

如果通过PEP，在层间绝缘膜63上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜63，就能容易地形成布线沟64。该蚀刻后，抗蚀剂图形被除去。

通过CVD法，在层间绝缘膜63上的全体形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层65。

·形成第二布线层的步骤

接着，如图181所示，例如使用溅射法，在层间绝缘膜63上、布线沟64的内表面上以及侧壁绝缘层65上，分别形成阻挡金属层(Ta和TaN的叠层等)66。接着，例如通过溅射法，在阻挡金属层66上形成完全充满布线沟64的金属层(Cu等)67。

然后，如图182所示，例如使用CMP法研磨金属层67，只在布线沟64内留下金属层67。残存在布线沟64内的金属层67成为作为写入字线起作用的第二布线层。

另外，通过CVD法，在层间绝缘膜63上形成绝缘层(氮化硅等)68。另外，通过CMP法研磨该绝缘层，只在作为第二布线层的金属层67上留下该绝缘层68。另外，在层间绝缘膜63上，形成完全覆盖作为第二布线层的金属层67的层间绝缘膜(氧化硅等)69。

须指出的是，由布线沟的形成步骤和第二布线层的形成步骤构成的步骤被称作金属镶嵌工艺。

·形成第一MTJ元件的下部电极的步骤

接着，如图183和图184所示，在层间绝缘膜69上形成到达作为第一布线层的金属层62的接触孔。

例如，如果通过PEP，在层间绝缘膜69上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜63、69，就能容易地形成接触孔。该蚀刻后，抗蚀剂图形被除去。

另外，使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)70。接着，例如通过溅射法，在阻挡金属层70上形成完全充满接触孔的金属层(W等)71。

然后，例如使用CMP法研磨金属层71，只在接触孔内留下金属层71。残存在接触孔内的金属层71成为接触栓塞。另外，通过CVD法，在层间绝缘膜69上形成成为第一MTJ元件的下部电极的金属层72。

·形成第一MTJ元件及其上部电极的步骤

接着，如图185和图186所示，在金属层72上形成第一MTJ元件73。第一MTJ元件73由隧道阻挡层、夹着它的两个铁磁性层、反铁磁性层构成，例如，具有图45所示的构造。

另外，在本例中，在第一MTJ元件73的侧面形成保护第一MTJ元件73的保护绝缘层(氧化硅等)73A。如果使用CVD法和RIE法，在第一MTJ元件73的侧面能容易地形成该保护绝缘层73A。

使用CVD法，形成完全覆盖第一MTJ元件73的层间绝缘膜(氧化硅等)75B。另外，例如通过CMP法研磨层间绝缘膜75B，只在第一MTJ元件73之间使层间绝缘膜75B残存。

另外，如图187所示，通过溅射法，在层间绝缘膜75B上形成成为第一MTJ元件73的上部电极的金属层74。接着，通过CVD法，在金属层74上形成保护第一MTJ元件73的氧化铝层74A。

然后，通过PEP形成抗蚀剂图形，以该抗蚀剂图形为掩模，对氧化铝层74A、金属层74以及层间绝缘膜75B构图。这时，同时使作为第一MTJ元件73的下部电极的金属层72的表面露出。

如果在形成氧化铝层74A后，通过RIE蚀刻氧化铝层74A，则该氧化铝层74A以覆盖作为上部电极的金属层74以及第一MTJ元件73的上部以及侧壁部的形式残存。

然后，使用CVD法形成完全覆盖第一MTJ元件73的层间绝缘膜75。

·形成布线沟的步骤

接着，如图188所示，例如，以抗蚀剂图形为掩模，通过RIE，在层间绝缘膜75上形成布线沟75A。这时，因为氧化铝层74A作为蚀刻停止层起作用，所以布线沟75A的底部不会到达金属层74以及第一MTJ元件73。

在本例中，布线沟75A成为用于形成写入位线的沟，并且在Y方向延伸。在布线沟75A的侧面，形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)。

如果通过PEP，在层间绝缘膜75上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜75，就能容易地形成布线沟75A。该蚀刻后，抗蚀剂图形被除去。

通过CVD法，在层间绝缘膜75上的全体形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层。

·形成第三布线层的步骤

接着，如图189所示，例如使用溅射法，在层间绝缘膜75上、布线沟75A的内表面上以及侧壁绝缘层上，分别形成阻挡金属层(Ta和TaN的叠层等)76。接着，例如通过溅射法，在阻挡金属层76上形成完全充满布线沟75A的金属层(Cu等)77。

然后，例如使用CMP法研磨金属层77，只在布线沟75A内留下金属层77。残存在布线沟75A内的金属层77成为作为写入位线起作用的第三布线层。

另外，通过CVD法，在层间绝缘膜75上形成绝缘层(氮化硅等)78。另外，通过CMP法研磨该绝缘层78，只在作为第三布线层的金属层77上留下该绝缘层78。另外，在层间绝缘膜75上形成完全覆盖作为第三布线层的金属层77的层间绝缘膜(氧化硅等)79。

·形成第二MTJ元件的下部电极的步骤

接着，如图190和图191所示，在层间绝缘膜75、79以及氧化铝层74A上形成到达第一MTJ元件的上部电极74的接触孔。

例如，如果通过PEP，在层间绝缘膜79上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE，蚀刻层间绝缘膜75、79以及氧化铝层74A，就能容易地形成该接触孔。该蚀刻后，抗蚀剂图形被除去。

另外，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)80。接着，例如通过溅射法，在阻挡金属层80上形成完全充满接触孔的金属层(W等)81。

然后，例如使用CMP法研磨金属层81，只在接触孔内留下金属层81。残存在接触孔内的金属层81成为接触栓塞。另外，通过溅射法，在层间绝缘膜79上形成成为第二MTJ元件的下部电极的金属层82。

·形成第二MTJ元件及其上部电极的步骤

接着，如图192和图193所示，在金属层82上形成第二MTJ元件84。第二MTJ元件84由隧道阻挡层、夹着它的两个铁磁性层、反铁磁性层构成，例如，具有图46所示的构造。

另外，在本例中，在第二MTJ元件84的侧面形成保护第二MTJ元件84的保护绝缘层(氧化硅等)83A。如果使用CVD法和RIE法，在第二MTJ元件84的侧面能容易地形成该保护绝缘层83A。

然后，对第二MTJ元件84的下部电极82构图。通过PEP，在下部电极82上形成抗蚀剂图形后，以该抗蚀剂图形为掩模，通过RIE蚀刻下部电极82，就能容易地进行第二MTJ元件84的下部电极82的构图。然后，抗蚀剂图形被除去。

接着，如图194所示，通过CVD法，在第二MTJ元件84上形成保护第二MTJ元件84的氧化铝层83B。然后通过RIE，蚀刻了氧化铝层83B，结果，在第二MTJ元件84的侧壁部残存了氧化铝层83B。

使用CVD法，形成完全覆盖第二MTJ元件84的层间绝缘膜(氧化硅等)84B。另外，例如通过CMP法研磨层间绝缘膜84B，使层间绝缘膜84B只残存在第二MTJ元件84之间。

另外，在层间绝缘膜75、79、84B上形成到达第一MTJ元件的下部电极72的接触孔。

例如，如果通过PEP，在层间绝缘膜84B上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜75、79、84B，就能容易地形成该接触孔。该蚀刻后，抗蚀剂图形被除去。

须指出的是，在该蚀刻步骤中，氧化铝层74A、83B的蚀刻率设定为比层间绝缘膜75、79、84B小很多。

即根据本例，即使产生接触孔的配合偏移，因为氧化铝层74A、83B保护了第一和第二MTJ元件73、84，所以不会发生第一和第二MTJ元件73、84被蚀刻的事态。

接着，如图195所示，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)85A。接着，例如通过溅射法，在阻挡金属层85A上形成完全充满接触孔的金属层(W等)85B。

然后，例如使用CMP法研磨金属层85B，只在接触孔内留下金属层85B。残存在接触孔内的金属层85B成为接触栓塞。另外，通过溅射法，在层间绝缘膜84B上形成成为第二MTJ元件84的上部电极的金属层85。接着，通过CVD法，在金属层85上形成保护第二MTJ元件84的氧化铝层85C。

然后，通过PEP形成抗蚀剂图形后，以该抗蚀剂图形为掩模，对氧化铝层85C和金属层85构图。如果在形成了氧化铝层85C后，通过RIE蚀刻氧化铝层85C，则该氧化铝层85C以覆盖了作为上部电极的金属层85以及第二MTJ元件84的上部以及侧壁部的形式残存。

然后，使用CVD法，形成完全覆盖第二MTJ元件85层间绝缘膜86。

·形成布线沟的步骤

接着，如图197所示，以抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜86，形成布线沟87。这时，因为氧化铝层85C作为蚀刻停止层起作用，所以布线沟87的底部不会到达金属层85以及第二MTJ元件84。

在本例中，布线沟87成为用于形成写入字线的沟，并且在X方向延伸。在布线沟87的侧面形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)88。

如果通过PEP，在层间绝缘膜86上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜86，就能容易地形成布线沟87。该蚀刻后，抗蚀剂图形被除去。

通过CVD法，在层间绝缘膜86上的全体形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层88。

·形成第四布线层的步骤

接着，如图198所示，例如使用溅射法，在层间绝缘膜86上、布线沟87的内表面上以及侧壁绝缘层88上，分别形成阻挡金属层(Ta和TaN的叠层等)89。接着，例如通过溅射法，在阻挡金属层89上形成完全充满布线沟87的金属层(Cu等)90。

然后，例如使用CMP法研磨金属层90，只在布线沟87内留下金属层90。残存在布线沟87内的金属层90成为作为写入字线起作用的第四布线层。

另外，通过CVD法，在层间绝缘膜86上形成绝缘层(氮化硅等)92。另外，通过CMP法研磨该绝缘层92，只在作为第四布线层的金属层90上留下该绝缘层92。另外，在层间绝缘膜86上形成完全覆盖作为第四布线层的金属层90的层间绝缘膜(氧化硅等)93。

·形成第三MTJ元件的下部电极的步骤

接着，如图199和图200所示，通过CVD法，在层间绝缘膜上形成成为第三MTJ元件的下部电极的金属层96。

这里，在制造方法3中，与制造方法2相比，因为串并联层叠为四级的TMR元件，所以省略了到达第二MTJ元件的上部电极85的接触孔的步骤。

·形成第三MTJ元件及其上部电极的步骤

接着，如图201和图202所示，在金属层96上形成第三MTJ元件97。第三MTJ元件97由隧道阻挡层、夹着它的两个铁磁性层、反铁磁性层构成，例如，具有图47所示的构造。

另外，在本例中，在第三MTJ元件97的侧面形成保护第三MTJ元件97的保护绝缘层(氧化硅等)97A。如果使用CVD法和RIE法，在第三MTJ元件97的侧面能容易地形成该保护绝缘层97A。

然后，对第三MTJ元件97的下部电极96构图。通过PEP，在下部电极96上形成抗蚀剂图形后，以该抗蚀剂图形为掩模，通过RIE蚀刻下部96，就能容易地进行第三MTJ元件97的下部电极96的构图。然后，抗蚀剂图形被除去。

接着，如图203所示，使用CVD法形成完全覆盖第三MTJ元件97的层间绝缘膜(氧化硅等)98。另外，例如通过CMP法研磨层间绝缘膜98，使层间绝缘膜98只残存在第三MTJ元件97之间。

然后，在层间绝缘膜86、93、98上形成到达第二MTJ元件的下部电极82的接触孔。

例如，如果通过PEP，在层间绝缘膜98上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜86、93、98，就能容易地形成该接触孔。该蚀刻后，抗蚀剂图形被除去。

接着，如图204所示，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)99A。接着，例如通过溅射法，在阻挡金属层99A上形成完全充满接触孔的金属层(W等)99B。

然后，例如使用CMP法研磨金属层99B，只在接触孔内留下金属层99B。残存在接触孔内的金属层99B成为接触栓塞。另外，通过CVD法，在层间绝缘膜98上形成成为第三MTJ元件的上部电极的金属层99。

另外，通过CVD法，在第三MTJ元件97的上部电极99上形成保护第三MTJ元件97的氧化铝层99C。

接着，如图205所示，通过PEP形成抗蚀剂图形后，以该抗蚀剂图形为掩模，对氧化铝层99C和金属层99构图。如果在形成了氧化铝层99C后，通过RIE蚀刻氧化铝层99C，则该氧化铝层99C以覆盖了作为上部电极的金属层99以及第三MTJ元件97的上部以及侧壁部的形式残存。

然后，使用CVD法，形成完全覆盖第三MTJ元件97层间绝缘膜100。

·形成布线沟的步骤

接着，如图206和图207所示，以抗蚀剂图形为掩模，通过RIE，在层间绝缘膜100上形成在Y方向延伸的布线沟。这时，因为氧化铝层99C作为蚀刻停止层起作用，所以布线沟的底部不会到达金属层99以及第三MTJ元件97。

在本例中，布线沟成为用于形成写入位线的沟，并且在Y方向延伸。在布线沟的侧面，形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)。

如果通过PEP，在层间绝缘膜100上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜100，就能容易地形成布线沟。该蚀刻后，抗蚀剂图形被除去。

通过CVD法，在层间绝缘膜100上的全体形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层。

·形成第五布线层的步骤

接着，如图206和图207所示，例如使用溅射法，在层间绝缘膜100上、布线沟的内表面上以及侧壁绝缘层上，分别形成阻挡金属层(Ta和TaN的叠层等)101。接着，例如通过溅射法，在阻挡金属层101上，形成完全充满布线沟的金属层(Cu等)102。

然后，例如使用CMP法研磨金属层102，只在布线沟内留下金属层102。残存在布线沟内的金属层102成为作为写入位线起作用的第五布线层。

另外，通过CVD法，在层间绝缘膜100上形成绝缘层(氮化硅等)103。另外，通过CMP法研磨该绝缘层103，只在作为第五布线层的金属层102上留下该绝缘层103。另外，在层间绝缘膜100上形成完全覆盖作为第五布线层的金属层102的层间绝缘膜(氧化硅等)104。

·形成第四MTJ元件的下部电极的步骤

接着，如图208和图209所示，在层间绝缘膜100、104以及氧化铝层99C上形成到达第三MTJ元件97的上部电极99的接触孔。

例如，如果通过PEP，在层间绝缘膜104上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜100、104以及氧化铝层99C，就能容易地形成该接触孔。该蚀刻后，抗蚀剂图形被除去。

另外，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)80X。接着，例如通过溅射法，在阻挡金属层80X上形成完全充满接触孔的金属层(W等)81X。

然后，例如使用CMP法研磨金属层81X，只在接触孔内留下金属层81X。残存在接触孔内的金属层81X成为接触栓塞。另外，通过溅射法，在层间绝缘膜104上形成成为第四MTJ元件的下部电极的金属层107。

·形成第四MTJ元件及其上部电极的步骤

接着，如图208和图209所示，在金属层107上，形成第四MTJ元件108。第四MTJ元件108由隧道阻挡层、夹着它的两个铁磁性层、反铁磁性层构成，例如，具有图48所示的构造。

另外，在本例中，在第四MTJ元件108的侧面形成保护第四MTJ元件108的保护绝缘层(氧化硅等)108A。如果使用CVD法和RIE法，在第四MTJ元件108的侧面能容易地形成该保护绝缘层108A。

然后，对第四MTJ元件108的下部电极107构图。通过PEP，在下部电极107上形成抗蚀剂图形后，以该抗蚀剂图形为掩模，通过RIE蚀刻下部107，就能容易地进行第四MTJ元件108的下部电极107的构图。然后，抗蚀剂图形被除去。

接着，如图210所示，使用CVD法，在第四MTJ元件108上形成保护第四MTJ元件108的氧化铝层108B。然后，通过RIE蚀刻了氧化铝层108B，结果在第四MTJ元件108的侧壁部残存氧化铝层108B。

使用CVD法，形成完全覆盖第四MTJ元件108的层间绝缘膜(氧化硅等)109。另外，例如通过CMP法研磨层间绝缘膜109，使层间绝缘膜109只残存在第四MTJ元件108之间。

另外，在层间绝缘膜100、104、109上形成到达第三MTJ元件97的下部电极96的接触孔。

例如，如果通过PEP，在层间绝缘膜109上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜100、104、109，就能容易地形成该接触孔。该蚀刻后，抗蚀剂图形被除去。

须指出的是，在该蚀刻步骤中，氧化铝层99C、108B的蚀刻率设定为比层间绝缘膜100、104、109小很多。

即根据本例，即使产生接触孔的配合偏移，因为氧化铝层99C、108B保护了第三和第四MTJ元件97、108，所以不会发生第三和第四MTJ元件97、108被蚀刻的事态。

接着，如图211所示，例如使用溅射法，在接触孔的内表面上形成阻挡金属层(Ti和TiN等的叠层)105。接着，例如通过溅射法，在阻挡金属层105上形成完全充满接触孔的金属层(W等)106。

然后，例如使用CMP法研磨金属层106，只在接触孔内留下金属层106。残存在接触孔内的金属层106成为接触栓塞。另外，通过溅射法，在层间绝缘膜109上形成成为第四MTJ元件108的上部电极的金属层107。接着，通过CVD法，在金属层107上形成保护第四MTJ元件108的氧化铝层107A。

接着，如图212所示，通过PEP，形成抗蚀剂图形后，以该抗蚀剂图形为掩模，对氧化铝层107A和金属层107构图。

如果在形成了氧化铝层107A后，通过RIE蚀刻氧化铝层107A，则该氧化铝层107A以覆盖了作为上部电极的金属层107以及第四MTJ元件108的上部以及侧壁部的形式残存。

然后，使用CVD法，形成完全覆盖第四MTJ元件108层间绝缘膜111。

·形成布线沟的步骤

接着，如图213和图214所示，以抗蚀剂图形为掩模，通过RIE，在层间绝缘膜111上形成在X方向延伸的布线沟112。这时，氧化铝层107A作为蚀刻停止层起作用，所以布线沟112的底部不会到达金属层107以及第四MTJ元件108。

在本例中，布线沟112成为用于形成写入字线的沟，并且在X方向延伸。在布线沟112的侧面形成了用于提高绝缘性能的侧壁绝缘层(氮化硅等)113。

例如，如果通过PEP，在层间绝缘膜111上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜111，就能容易地形成布线沟112。该蚀刻后，抗蚀剂图形被除去。

通过CVD法，在层间绝缘膜111上的全体形成了绝缘膜(氮化硅膜)后，通过RIE蚀刻该绝缘膜，就能容易地形成侧壁绝缘层113。

·形成第六布线层的步骤

接着，如图213和图214所示，例如使用溅射法，在层间绝缘膜111上、布线沟112的内表面上以及侧壁绝缘层113上，分别形成阻挡金属层(Ta和TaN的叠层等)114。接着，例如通过溅射法，在阻挡金属层114上形成完全充满布线沟112的金属层(Cu等)115。

然后，例如使用CMP法研磨金属层115，只在布线沟112内留下金属层115。残存在布线沟112内的金属层115成为作为写入字线起作用的第六布线层。

另外，通过CVD法，在层间绝缘膜111上形成绝缘层(氮化硅等)116。另外，通过CMP法研磨该绝缘层116，只在作为第六布线层的金属层115上留下该绝缘层116。

·形成第七布线层的步骤

接着，如图215和图216所示，在层间绝缘膜111上形成完全覆盖作为第六布线层的金属层115的层间绝缘膜(氧化硅等)117。在层间绝缘膜111、117上，形成到达第四MTJ元件的上部电极107的接触孔。

例如，如果通过PEP，在层间绝缘膜117上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜111、117，就能容易地形成该接触孔。该蚀刻后，抗蚀剂图形被除去。

另外，在层间绝缘膜117上形成用于形成读出位线的布线沟。

例如，如果通过PEP，在层间绝缘膜117上形成抗蚀剂图形，以该抗蚀剂图形为掩模，通过RIE蚀刻层间绝缘膜117，就能容易地形成该布线沟。该蚀刻后，抗蚀剂图形被除去。

然后，例如使用溅射法，在层间绝缘膜117上、接触孔的内表面上以及布线沟的内表面上，分别形成阻挡金属层(Ti和TiN的叠层等)118。接着，例如通过溅射法，在阻挡金属层118上形成完全充满接触孔和布线沟的金属层(W等)119。

另外，例如通过CMP法研磨金属层119和阻挡金属层117，只在接触孔内和布线沟内残留下金属层119和阻挡金属层117。残存在接触孔内的金属层119成为接触栓塞。另外，残留在布线沟内的金属层119成为作为读出位线起作用的第七布线层。

③总结

根据该制造方法3，能实现多个TMR元件层叠为多级，并且这些TMR元件串并联在读出位线和接地端子之间的单元阵列构造(1开关-nMTJ构造)。

须指出的是，在本例中，在形成布线层时，采用了金属镶嵌工艺和双金属镶嵌工艺，但是也可以代替它，而采用通过蚀刻进行布线层的加工的方法。

8.其他

在上述的说明中，前提是以TMR元件作为磁随机存取存储器的存储单元，但是当存储单元为GMR(巨磁阻)元件时，也能适用本发明即各种单元阵列构造、读出动作原理、读出电路的具体例等。

另外，关于TMR元件和GMR元件的构造、构成它们的材料，在本发明的适用上，没有特别限定。

作为磁随机存取存储器的读出选择开关，说明了关于MOS晶体管、双极性晶体管以及二极管时的情形，但是，也能把此外的元件例如MIS(金属绝缘体半导体)晶体管(包含MOSFET)、MES(金属半导体)晶体管、结型晶体管作为读出选择开关使用。

如上所述，根据本发明，能提供适合于存储器容量增大的具有新的单元阵列构造的磁随机存取存储器及其制造方法。

Claims (99)

1.一种磁随机存取存储器，包含：

利用磁阻效应来存储数据的存储单元；

在半导体衬底上层叠多个所述存储单元、且使所述多个存储单元串联起来的单元块；

在彼此大致正交的第一方向和第二方向上反复配置多个所述单元块的存储单元阵列；

在数据读出时，沿所述第一方向选择被配置于所述存储单元阵列上的多个所述单元块的读出字线；

连接到所述读出字线，并驱动所述读出字线的读出驱动器；

连接在所述多个存储单元的一端的位线；

通过公共数据线连接到多个所述位线，并用于在由所述读出字线所选择的所述单元块中从所述多个存储单元之中的一个读出数据的读出电路；

为了向所述多个存储单元之中的一个写入数据而使用、并在所述第一方向上延伸的第一写入线；

向所述第一写入线供给第一写入电流的第一写入驱动器；

吸收所述第一写入电流的第一吸收器；

为了向所述多个存储单元之中的所述一个写入数据而使用、并在所述第二方向上延伸的第二写入线；

向所述第二写入线供给第二写入电流的第二写入驱动器；

吸收所述第二写入电流的第二吸收器；

基于所输入的地址来选择所述读出字线和所述第一写入线的第一解码器；以及

基于所输入的地址来选择所述第二写入线的第二解码器。

2.根据权利要求1所述的磁随机存取存储器，其中：使第一读出电流流向所述多个存储单元，与向所述多个存储单元中的所述一个写入数据同时或与此平行，使所述第二读出电流流向所述多个存储单元，检测所述第一和第二读出电流的差或变化，判断所述多个存储单元中的所述一个的数据。

3.根据权利要求1所述的磁随机存取存储器，其中，所述读出电路还包含：

存储流向所述多个存储单元的第一读出电流的存储电路；以及

基于流向所述多个存储单元的第二读出电流和存储在所述存储电路中的所述第一读出电流，判断所述多个存储单元之中的所述一个的数据的读出放大器。

4.根据权利要求1所述的磁随机存取存储器，其中：当所述多个存储单元的磁化状态相同时，所述多个存储单元的电阻值彼此相同。

5.根据权利要求1所述的磁随机存取存储器，其中：即使所述多个存储单元的磁化状态相同时，所述多个存储单元的电阻值也彼此不同。

6.根据权利要求1所述的磁随机存取存储器，还包含：用于向所述多个存储单元中的所述一个以外的存储单元写入数据的在所述第一方向延伸的第三写入线；

其中，所述第一和第三写入线层叠，并且串联。

7.根据权利要求6所述的磁随机存取存储器，其中：所述第一和第三写入线配置在对应的所述多个存储单元之间、正上方或正下方。

8.根据权利要求6所述的磁随机存取存储器，其中：所述第一和第三写入线配置在从所述半导体衬底一侧开始的第奇数个或第偶数个存储单元的正上方。

9.根据权利要求1所述的磁随机存取存储器，还包含：用于向所述多个存储单元中的所述一个以外的存储单元写入数据的在所述第二方向延伸的第三写入线；

其中，所述第二和第三写入线层叠，并且串联。

10.根据权利要求9所述的磁随机存取存储器，其中：所述第二和第三写入线配置在对应的所述多个存储单元之间、正上方或正下方。

11.根据权利要求9所述的磁随机存取存储器，其中：所述第二和第三写入线配置在从所述半导体衬底一侧开始的第奇数个或第偶数个存储单元的正上方。

12.根据权利要求1所述的磁随机存取存储器，还包含：用于向所述多个存储单元中的所述一个以外的存储单元写入数据的在所述第一方向延伸的第三写入线；

其中，所述第一和第三写入线层叠，并且并联。

13.根据权利要求12所述的磁随机存取存储器，其中：所述第一和第三写入线配置在对应的所述多个存储单元之间、正上方或正下方。

14.根据权利要求12所述的磁随机存取存储器，其中：所述第一和第三写入线配置在从所述半导体衬底一侧开始的第奇数个或第偶数个存储单元的正上方。

15.根据权利要求1所述的磁随机存取存储器，还包含：用于向所述多个存储单元中的所述一个以外的存储单元写入数据的在所述第二方向延伸的第三写入线；

其中，所述第二和第三写入线层叠，并且并联。

16.根据权利要求15所述的磁随机存取存储器，其中：所述第二和第三写入线配置在对应的所述多个存储单元之间、正上方或正下方。

17.根据权利要求15所述的磁随机存取存储器，其中：所述第二和第三写入线配置在从所述半导体衬底一侧开始的第奇数个或第偶数个存储单元的正上方。

18.根据权利要求1所述的磁随机存取存储器，其中：所述第一写入驱动器被配置在所述存储单元阵列的所述第一方向的一端侧，所述第一吸收器相对所述第一写入驱动器被配置在所述存储单元阵列的所述第一方向的另一端侧；

所述第二写入驱动器被配置在所述存储单元阵列的所述第二方向的一端侧，所述第二吸收器相对所述第二写入驱动器被配置在所述存储单元阵列的所述第二方向的另一端侧。

19.根据权利要求1所述的磁随机存取存储器，其中：所述第一写入驱动器和所述第一吸收器都配置在所述存储单元阵列的所述第一方向的一端侧；

所述第二写入驱动器和所述第二吸收器都配置在所述存储单元阵列的所述第二方向的一端侧。

20.根据权利要求1所述的磁随机存取存储器，其中：所述多个存储单元中的所述一个配置在所述第一写入线和所述第二写入线之间。

21.根据权利要求1所述的磁随机存取存储器，其中：配置在所述第一写入线的正下方的存储单元的层构造与配置在所述第一写入线的正上方的存储单元的层构造对于所述第一写入线是彼此对称的。

22.根据权利要求1所述的磁随机存取存储器，其中：配置在所述第二写入线的正下方的存储单元的层构造与配置在所述第二写入线的正上方的存储单元的层构造对于所述第二写入线是彼此对称的。

23.根据权利要求1所述的磁随机存取存储器，其中：所述多个存储单元分别至少包含固定了磁化方向的钉扎层、按照写入数据改变磁化方向的存储层、配置在所述钉扎层和所述存储层之间的隧道阻挡层。

24.根据权利要求23所述的磁随机存取存储器，其中：所述钉扎层的磁化方向在所述多个存储单元中都相同。

25.根据权利要求23所述的磁随机存取存储器，其中：所述钉扎层的磁化方向在从所述半导体衬底一侧开始的第奇数个存储单元和第偶数个存储单元中彼此不同。

26.根据权利要求1所述的磁随机存取存储器，其中：所述多个存储单元配置在所述半导体衬底和所述位线之间。

27.根据权利要求1所述的磁随机存取存储器，其中：在所述单元块中，所述多个存储单元的另一端经由读出选择开关连接到源线。

28.根据权利要求27所述的磁随机存取存储器，其中：所述读出选择开关配置在所述多个存储单元的正下方的所述半导体衬底的表面区域中。

29.根据权利要求28所述的磁随机存取存储器，其中：所述读出选择开关的控制端子连接到所述读出字线。

30.根据权利要求1所述的磁随机存取存储器，其中：所述多个存储单元分别被上部电极和下部电极夹着，所述多个存储单元通过与所述上部电极或所述下部电极接触的接触栓塞彼此串联。

31.根据权利要求27所述的磁随机存取存储器，其中：所述读出选择开关是金属绝缘体半导体(MIS)晶体管、金属半导体(MES)晶体管、结型晶体管、双极晶体管以及二极管中的任意一种。

32.一种磁随机存取存储器，包含：

利用磁阻效应来存储数据的存储单元；

在半导体衬底上层叠多个所述存储单元、且使所述多个存储单元并联起来的单元块；

在彼此大致正交的第一方向和第二方向上反复配置多个所述单元块的存储单元阵列；

在数据读出时，沿所述第一方向选择被配置于所述存储单元阵列上的多个所述单元块的读出字线；

连接到所述读出字线，并驱动所述读出字线的读出驱动器；

连接在所述多个存储单元的一端的位线；

通过公共数据线连接到多个所述位线，并用于在由所述读出字线所选择的所述单元块中从所述多个存储单元之中的一个读出数据的读出电路；

为了向所述多个存储单元之中的一个写入数据而使用、并在所述第一方向上延伸的第一写入线；

向所述第一写入线供给第一写入电流的第一写入驱动器；

吸收所述第一写入电流的第一吸收器；

为了向所述多个存储单元之中的所述一个写入数据而使用、并在所述第二方向上延伸的第二写入线；

向所述第二写入线供给第二写入电流的第二写入驱动器；

吸收所述第二写入电流的第二吸收器；

基于所输入的地址来选择所述读出字线和所述第一写入线的第一解码器；以及

基于所输入的地址来选择所述第二写入线的第二解码器。

33.根据权利要求32所述的磁随机存取存储器，其中：使第一读出电流流向所述多个存储单元，与向所述多个存储单元中的所述一个写入数据同时或与此平行，使所述第二读出电流流向所述多个存储单元，检测所述第一和第二读出电流的差或变化，判断所述多个存储单元中的所述一个的数据。

34.根据权利要求32所述的磁随机存取存储器，其中：当所述多个存储单元的磁化状态相同时，所述多个存储单元的电阻值彼此相同。

35.根据权利要求32所述的磁随机存取存储器，其中：即使所述多个存储单元的磁化状态相同时，所述多个存储单元的电阻值也彼此不同。

36.根据权利要求32所述的磁随机存取存储器，还包含：用于向所述多个存储单元中的所述一个以外的存储单元写入数据的在所述第一方向延伸的第三写入线；

其中，所述第一和第三写入线层叠，并且串联。

37.根据权利要求36所述的磁随机存取存储器，其中：所述第一和第三写入线配置在对应的所述多个存储单元之间、正上方或正下方。

38.根据权利要求36所述的磁随机存取存储器，其中：所述第一和第三写入线配置在从所述半导体衬底一侧开始的第奇数个或第偶数个存储单元的正上方。

39.根据权利要求32所述的磁随机存取存储器，还包含：用于向所述多个存储单元中的所述一个以外的存储单元写入数据的在所述第二方向延伸的第三写入线；

其中，所述第二和第三写入线层叠，并且串联。

40.根据权利要求39所述的磁随机存取存储器，其中：所述第二和第三写入线配置在对应的所述多个存储单元之间、正上方或正下方。

41.根据权利要求39所述的磁随机存取存储器，其中：所述第二和第三写入线配置在从所述半导体衬底一侧开始的第奇数个或第偶数个存储单元的正上方。

42.根据权利要求32所述的磁随机存取存储器，还包含：用于向所述多个存储单元中的所述一个以外的存储单元写入数据的在所述第一方向延伸的第三写入线；

其中，所述第一和第三写入线层叠，并且并联。

43.根据权利要求42所述的磁随机存取存储器，其中：所述第一和第三写入线配置在对应的所述多个存储单元之间、正上方或正下方。

44.根据权利要求42所述的磁随机存取存储器，其中：所述第一和第三写入线配置在从所述半导体衬底一侧开始的第奇数个或第偶数个存储单元的正上方。

45.根据权利要求32所述的磁随机存取存储器，还包含：用于向所述多个存储单元中的所述一个以外的存储单元写入数据的在所述第二方向延伸的第三写入线；

其中，所述第二和第三写入线层叠，并且并联。

46.根据权利要求45所述的磁随机存取存储器，其中：所述第二和第三写入线配置在对应的所述多个存储单元之间、正上方或正下方。

47.根据权利要求45所述的磁随机存取存储器，其中：所述第二和第三写入线配置在从所述半导体衬底一侧开始的第奇数个或第偶数个存储单元的正上方。

48.根据权利要求32所述的磁随机存取存储器，其中：所述第一写入驱动器被配置在所述存储单元阵列的所述第一方向的一端侧，所述第一吸收器相对所述第一写入驱动器被配置在所述存储单元阵列的所述第一方向的另一端侧；

所述第二写入驱动器被配置在所述存储单元阵列的所述第二方向的一端侧，所述第二吸收器相对所述第二写入驱动器被配置在所述存储单元阵列的所述第二方向的另一端侧。

49.根据权利要求32所述的磁随机存取存储器，其中：

所述第一写入驱动器和所述第一吸收器都配置在所述存储单元阵列的所述第一方向的一端侧；

所述第二写入驱动器和所述第二吸收器都配置在所述存储单元阵列的所述第二方向的一端侧。

50.根据权利要求32所述的磁随机存取存储器，其中：所述多个存储单元中的所述一个配置在所述第一写入线和所述第二写入线之间。

51.根据权利要求32所述的磁随机存取存储器，其中：配置在所述第一写入线的正下方的存储单元的层构造与配置在所述第一写入线的正上方的存储单元的层构造对于所述第一写入线是彼此对称的。

52.根据权利要求32所述的磁随机存取存储器，其中：配置在所述第二写入线的正下方的存储单元的层构造与配置在所述第二写入线的正上方的存储单元的层构造对于所述第二写入线是彼此对称的。

53.根据权利要求32所述的磁随机存取存储器，其中：所述多个存储单元分别至少包含固定了磁化方向的钉扎层、按照写入数据改变磁化方向的存储层、配置在所述钉扎层和所述存储层之间的隧道阻挡层。

54.根据权利要求53所述的磁随机存取存储器，其中：所述钉扎层的磁化方向在所述多个存储单元中都相同。

55.根据权利要求53所述的磁随机存取存储器，其中：所述钉扎层的磁化方向在从所述半导体衬底一侧开始的第奇数个存储单元和第偶数个存储单元中彼此不同。

56.根据权利要求32所述的磁随机存取存储器，其中：所述多个存储单元配置在所述半导体衬底和所述位线之间。

57.根据权利要求32所述的磁随机存取存储器，其中：在所述单元块中，所述多个存储单元的另一端经由读出选择开关连接到源线。

58.根据权利要求57所述的磁随机存取存储器，其中：所述读出选择开关配置在所述多个存储单元的正下方的所述半导体衬底的表面区域中。

59.根据权利要求58所述的磁随机存取存储器，其中：所述读出选择开关的控制端子连接到所述读出字线。

60.根据权利要求32所述的磁随机存取存储器，其中：所述多个存储单元分别被上部电极和下部电极夹着，所述多个存储单元通过与所述上部电极或所述下部电极接触的接触栓塞彼此并联。

61.根据权利要求57所述的磁随机存取存储器，其中：所述读出选择开关是金属绝缘体半导体(MIS)晶体管、金属半导体(MES)晶体管、结型晶体管、双极晶体管以及二极管中的任意一种。

62.一种磁随机存取存储器，包含：

利用磁阻效应来存储数据的存储单元；

在半导体衬底上层叠多个所述存储单元、且通过所述多个存储单元的串联和并联的组合而构成的单元块；

在彼此大致正交的第一方向和第二方向上反复配置多个所述单元块的存储单元阵列；

在数据读出时，沿所述第一方向选择被配置于所述存储单元阵列上的多个所述单元块的读出字线；

连接到所述读出字线，并驱动所述读出字线的读出驱动器；

连接在所述多个存储单元的一端的位线；

通过公共数据线连接到多个所述位线，并用于在由所述读出字线所选择的所述多个单元块中从所述多个存储单元之中的一个读出数据的读出电路；

为了向所述多个存储单元之中的一个写入数据而使用、并在所述第一方向上延伸的第一写入线；

向所述第一写入线供给第一写入电流的第一写入驱动器；

吸收所述第一写入电流的第一吸收器；

为了向所述多个存储单元之中的所述一个写入数据而使用、并在所述第二方向上延伸的第二写入线；

向所述第二写入线供给第二写入电流的第二写入驱动器；

吸收所述第二写入电流的第二吸收器；

基于所输入的地址来选择所述读出字线和所述第一写入线的第一解码器；以及

基于所输入的地址来选择所述第二写入线的第二解码器。

63.根据权利要求62所述的磁随机存取存储器，其中：使第一读出电流流向所述多个存储单元，与向所述多个存储单元中的所述一个写入数据同时或与此平行，使所述第二读出电流流向所述多个存储单元，检测所述第一和第二读出电流的差或变化，判断所述多个存储单元中的所述一个的数据。

64.根据权利要求62所述的磁随机存取存储器，其中：当所述多个存储单元的磁化状态相同时，所述多个存储单元的电阻值彼此相同。

65.根据权利要求62所述的磁随机存取存储器，其中：即使所述多个存储单元的磁化状态相同时，所述多个存储单元的电阻值也彼此不同。

66.根据权利要求62所述的磁随机存取存储器，还包含：用于向所述多个存储单元中的所述一个以外的存储单元写入数据的在所述第一方向延伸的第三写入线；

其中，所述第一和第三写入线层叠，并且串联。

67.根据权利要求66所述的磁随机存取存储器，其中：所述第一和第三写入线配置在对应的所述多个存储单元之间、正上方或正下方。

68.根据权利要求66所述的磁随机存取存储器，其中：所述第一和第三写入线配置在从所述半导体衬底一侧开始的第奇数个或第偶数个存储单元的正上方。

69.根据权利要求62所述的磁随机存取存储器，还包含：用于向所述多个存储单元中的所述一个以外的存储单元写入数据的在所述第二方向延伸的第三写入线；

其中，所述第二和第三写入线层叠，并且串联。

70.根据权利要求69所述的磁随机存取存储器，其中：所述第二和第三写入线配置在对应的所述多个存储单元之间、正上方或正下方。

71.根据权利要求69所述的磁随机存取存储器，其中：所述第二和第三写入线配置在从所述半导体衬底一侧开始的第奇数个或第偶数个存储单元的正上方。

72.根据权利要求62所述的磁随机存取存储器，还包含：用于向所述多个存储单元中的所述一个以外的存储单元写入数据的在所述第一方向延伸的第三写入线；

其中，所述第一和第三写入线层叠，并且并联。

73.根据权利要求72所述的磁随机存取存储器，其中：所述第一和第三写入线配置在对应的所述多个存储单元之间、正上方或正下方。

74.根据权利要求72所述的磁随机存取存储器，其中：所述第一和第三写入线配置在从所述半导体衬底一侧开始的第奇数个或第偶数个存储单元的正上方。

75.根据权利要求62所述的磁随机存取存储器，还包含：用于向所述多个存储单元中的所述一个以外的存储单元写入数据的在所述第二方向延伸的第三写入线；

其中，所述第二和第三写入线层叠，并且并联。

76.根据权利要求75所述的磁随机存取存储器，其中：所述第二和第三写入线配置在对应的所述多个存储单元之间、正上方或正下方。

77.根据权利要求75所述的磁随机存取存储器，其中：所述第二和第三写入线配置在从所述半导体衬底一侧开始的第奇数个或第偶数个存储单元的正上方。

78.根据权利要求62所述的磁随机存取存储器，其中：所述第一写入驱动器被配置在所述存储单元阵列的所述第一方向的一端侧，所述第一吸收器相对所述第一写入驱动器被配置在所述存储单元阵列的所述第一方向的另一端侧；

所述第二写入驱动器被配置在所述存储单元阵列的所述第二方向的一端侧，所述第二吸收器相对所述第二写入驱动器被配置在所述存储单元阵列的所述第二方向的另一端侧。

79.根据权利要求62所述的磁随机存取存储器，其中：所述第一写入驱动器和所述第一吸收器都配置在所述存储单元阵列的所述第一方向的一端侧；

所述第二写入驱动器和所述第二吸收器都配置在所述存储单元阵列的所述第二方向的一端侧。

80.根据权利要求62所述的磁随机存取存储器，其中：所述多个存储单元中的所述一个配置在所述第一写入线和所述第二写入线之间。

81.根据权利要求62所述的磁随机存取存储器，其中：配置在所述第一写入线的正下方的存储单元的层构造与配置在所述第一写入线的正上方的存储单元的层构造对于所述第一写入线是彼此对称的。

82.根据权利要求62所述的磁随机存取存储器，其中：配置在所述第二写入线的正下方的存储单元的层构造与配置在所述第二写入线的正上方的存储单元的层构造对于所述第二写入线是彼此对称的。

83.根据权利要求62所述的磁随机存取存储器，其中：所述多个存储单元分别至少包含固定了磁化方向的钉扎层、按照写入数据改变磁化方向的存储层、配置在所述钉扎层和所述存储层之间的隧道阻挡层。

84.根据权利要求83所述的磁随机存取存储器，其中：所述钉扎层的磁化方向在所述多个存储单元中都相同。

85.根据权利要求83所述的磁随机存取存储器，其中：所述钉扎层的磁化方向在从所述半导体衬底一侧开始的第奇数个存储单元和第偶数个存储单元中彼此不同。

86.根据权利要求62所述的磁随机存取存储器，其中：所述多个存储单元配置在所述半导体衬底和所述位线之间。

87.根据权利要求62所述的磁随机存取存储器，其中：在所述单元块中，所述多个存储单元的另一端经由读出选择开关连接到源线。

88.根据权利要求87所述的磁随机存取存储器，其中：所述读出选择开关配置在所述多个存储单元的正下方的所述半导体衬底的表面区域中。

89.根据权利要求88所述的磁随机存取存储器，其中：所述读出选择开关的控制端子连接到所述读出字线。

90.根据权利要求62所述的磁随机存取存储器，其中：所述多个存储单元分别被上部电极和下部电极夹着，所述多个存储单元通过与所述上部电极或所述下部电极接触的接触栓塞彼此串联或者并联。

91.根据权利要求87所述的磁随机存取存储器，其中：所述读出选择开关是金属绝缘体半导体(MIS)晶体管、金属半导体(MES)晶体管、结型晶体管、双极晶体管以及二极管中的任意一种。

92.一种磁随机存取存储器的制造方法，包含：

在半导体衬底的表面区域形成读出选择开关；

在所述读出选择开关上形成在第一方向延伸的第一写入线；

在所述第一写入线的正上方形成第一磁隧道结(MTJ)元件；

形成覆盖所述第一磁隧道结(MTJ)元件的第一保护层；

在所述第一磁隧道结(MTJ)元件的正上方隔着所述第一保护层、形成在与所述第一方向大致正交的第二方向延伸的第二写入线；

在所述第二写入线的正上方形成对于所述第二写入线与所述第一磁隧道结(MTJ)元件对称的第二磁隧道结(MTJ)元件；

形成覆盖所述第二磁隧道结(MTJ)元件的第二保护层；

在所述第二磁隧道结(MTJ)元件的正上方隔着所述第二保护层、形成在所述第一方向延伸的第三写入线；

在所述第三写入线的正上方形成对于所述第三写入线与所述第二磁隧道结(MTJ)元件对称的第三磁隧道结(MTJ)元件；

形成覆盖所述第三磁隧道结(MTJ)元件的第三保护层；

在所述第三磁隧道结(MTJ)元件的正上方隔着所述第三保护层、形成在所述第二方向延伸的第四写入线；

在所述第四写入线的正上方形成对于所述第四写入线与所述第三磁隧道结(MTJ)元件对称的第四磁隧道结(MTJ)元件；

形成覆盖所述第四磁隧道结(MTJ)元件的第四保护层；

在所述第四磁隧道结(MTJ)元件的正上方隔着所述第四保护层、形成在所述第一方向延伸的第五写入线；

在所述第五写入线上形成在所述第二方向延伸的读出位线。

93.根据权利要求92所述的制造方法，其中：所述第一至第五写入线分别由金属镶嵌工艺形成。

94.根据权利要求92所述的制造方法，其中：所述第一至第五写入线分别由在绝缘层上形成布线沟的步骤、形成完全充满所述布线沟的金属层的步骤和除去所述布线沟内以外的金属层的步骤形成。

95.根据权利要求94所述的制造方法，其中：在形成所述金属层之前，形成了阻挡金属层。

96.根据权利要求95所述的制造方法，其中：在形成所述阻挡金属层之前，在所述布线沟的侧壁上形成了侧壁绝缘层。

97.根据权利要求96所述的制造方法，其中：在除去所述布线沟内以外的金属层后，只在所述金属层上形成由与所述侧壁绝缘层相同的材料构成的绝缘层。

98.根据权利要求97所述的制造方法，其中：所述侧壁绝缘层由氮化硅构成。

99.根据权利要求92所述的制造方法，其中：所述第一、第二、第三和第四保护层由氧化铝构成。

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