KR20030053426A - 자기 랜덤 액세스 메모리 및 그 제조 방법 - Google Patents

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Abstract

판독 비트선(BLj)에는 복수의 판독 블록(BKjn)이 접속된다. 판독 블록(BKjn)은 판독 비트선(BLj)과 접지 단자(VSS) 사이에 직렬 접속되는 복수의 MTJ 소자(12)를 갖는다. 이들 복수의 MTJ 소자(12)는 반도체 기판 상에 적층된다. 판독 비트선(BLj)은 적층된 복수의 MTJ 소자(12) 상에 배치된다. 판독 블록(BKjn) 내의 복수의 MTJ 소자(12)의 근방에는 X 방향으로 연장되는 기입 워드선(WWL3n, WWL3n+1, WWL3n+2)과 Y 방향으로 연장되는 기입 비트선(BLjO, BLj1)이 존재한다.

Description

자기 랜덤 액세스 메모리 및 그 제조 방법{MAGNETIC RANDOM ACCESS MEMORY AND FABRICATING METHOD THEREOF}
본 발명은 자기 저항(Magneto Resistive) 효과를 이용하여 "1", "0" 데이터를 기억하는 자기 랜덤 액세스 메모리(MRAM : Magnetic Random Access Memory)에 관한 것이다.
최근, 새로운 원리에 의해 데이터를 기억하는 메모리가 수많이 제안되어 있지만, 그 중 하나로, 터널 자기 저항(Tunneling Magneto Resistive : 이후, TMR로 표기함) 효과를 이용하여 "1", "0" 데이터를 기억하는 자기 랜덤 액세스 메모리가 있다.
자기 랜덤 액세스 메모리의 제안으로서는, 예를 들면, Roy Scheuerlein et. al에 의한, ISSCC200O Technical Digest p.128「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」이 알려져 있다.
자기 랜덤 액세스 메모리는 TMR 소자에 의해, "1", "0" 데이터를 기억한다. TMR 소자의 기본 구조는 2개의 자성층(강자성층)에 의해 절연층(터널 배리어)을 사이에 두고 있는 구조이다. 단지, TMR 소자의 구조에 대해서는 MR(Magneto Resistive)비의 최적화를 위해 다양한 구조가 제안되어 있다.
TMR 소자에 기억되는 데이터는 2개의 자성층의 자화 상태가 평행한지, 또는 반평행한지에 의해 판단된다. 여기서, 평행이란 2개의 자성층의 자화의 방향이 동일한 것을 의미하고, 반평행이란 2개의 자성층의 자화의 방향이 역 방향인 것을 의미한다.
통상, 2개의 자성층 중 1개(고정층)에는 반강자성층이 부설된다. 반강자성층은 고정층의 자화의 방향을 고정하기 위한 부재이다. 따라서, 실제로는 2개의 자성층 중의 다른 1개(자유층)의 자화 방향에 따라 TMR 소자에 기억되는 데이터("1" 또는 "0")가 결정된다.
TMR 소자의 자화 상태가 평행하게 된 경우, 그 TMR 소자를 구성하는 2개의 자성층 사이에 끼워진 절연층(터널 배리어)의 터널 저항은 가장 낮아진다. 예를 들면, 이 상태를 "1"의 상태로 한다. 또한, TMR 소자의 자화 상태가 반평행하게 된 경우 그 TMR 소자를 구성하는 2개의 자성층의 사이에 끼워진 절연층(터널 배리어)의 터널 저항은 가장 높아진다. 예를 들면, 이 상태를 "0"의 상태로 한다.
자기 랜덤 액세스 메모리의 셀 어레이 구조에 대해서는, 현재, 메모리 용량의 대용량화, 기입/판독 동작의 안정화 등의 관점에서 여러 가지 구조가 검토되고 있다.
예를 들면, 현재는 1개의 메모리 셀을 1개의 MOS 트랜지스터와 1개의 TMR 소자(또는 MTJ(Magnetic Tunnel Junction) 소자)로 구성하는 셀 어레이 구조가 알려져 있다. 또한, 판독 동작의 안정화를 실현하기 위해서, 이러한 셀 어레이 구조를 가짐과 함께 1비트 데이터를 2개의 메모리 셀 어레이를 이용하여 기억하는 자기 랜덤 액세스 메모리도 알려져 있다.
그러나, 이들 자기 랜덤 액세스 메모리에서는 메모리 용량의 증대를 도모하기 어렵다. 왜냐하면, 이들 셀 어레이 구조에서는 1개의 TMR 소자에 1개의 M0S 트랜지스터가 대응하고 있기 때문이다.
도 1은 본 발명의 자기 랜덤 액세스 메모리의 구조예1에 관한 회로도.
도 2는 본 발명의 자기 랜덤 액세스 메모리의 구조예1에 관한 단면도.
도 3은 본 발명의 자기 랜덤 액세스 메모리의 구조예1에 관한 단면도.
도 4는 구조예1의 제1 변형예를 도시하는 회로도.
도 5는 구조예1의 제1 변형예를 도시하는 단면도.
도 6은 구조예1의 제2 변형예를 도시하는 회로도.
도 7은 구조예1의 제2 변형예를 도시하는 단면도.
도 8은 본 발명의 자기 랜덤 액세스 메모리의 구조예2에 관한 회로도.
도 9는 본 발명의 자기 랜덤 액세스 메모리의 구조예2에 관한 단면도.
도 10은 본 발명의 자기 랜덤 액세스 메모리의 구조예2에 관한 단면도.
도 11은 구조예2의 제1 변형예를 도시하는 단면도.
도 12는 구조예2의 제1 변형예를 도시하는 평면도.
도 13은 구조예2의 제2 변형예를 도시하는 회로도.
도 14는 구조예2의 제2 변형예를 도시하는 단면도.
도 15는 구조예2의 제3 변형예를 도시하는 회로도.
도 16은 구조예2의 제3 변형예를 도시하는 단면도.
도 17은 본 발명의 자기 랜덤 액세스 메모리의 구조예3에 관한 회로도.
도 18은 본 발명의 자기 랜덤 액세스 메모리의 구조예3에 관한 단면도.
도 19는 구조예3의 제1 변형예를 도시하는 회로도.
도 20은 구조예3의 제1 변형예를 도시하는 단면도.
도 21은 구조예3의 제2 변형예를 도시하는 회로도.
도 22는 구조예3의 제2 변형예를 도시하는 단면도.
도 23은 본 발명의 자기 랜덤 액세스 메모리의 구조예4에 관한 회로도.
도 24는 본 발명의 자기 랜덤 액세스 메모리의 구조예4에 관한 회로도.
도 25는 본 발명의 자기 랜덤 액세스 메모리의 구조예4에 관한 회로도.
도 26은 본 발명의 자기 랜덤 액세스 메모리의 구조예4에 관한 단면도.
도 27은 구조예4의 변형예를 도시하는 단면도.
도 28은 본 발명의 자기 랜덤 액세스 메모리의 구조예5에 관한 회로도.
도 29는 본 발명의 자기 랜덤 액세스 메모리의 구조예5에 관한 회로도.
도 30은 본 발명의 자기 랜덤 액세스 메모리의 구조예5에 관한 회로도.
도 31은 본 발명의 자기 랜덤 액세스 메모리의 구조예5에 관한 단면도.
도 32는 구조예5의 변형예를 도시하는 단면도.
도 33은 구조예1의 판독 동작 시의 등가 회로를 도시하는 도면.
도 34는 구조예1의 판독 동작 시의 등가 회로를 도시하는 도면.
도 35는 구조예1의 판독 동작 시의 등가 회로를 도시하는 도면.
도 36은 구조예2의 판독 동작 시의 등가 회로를 도시하는 도면.
도 37은 구조예2의 판독 동작 시의 등가 회로를 도시하는 도면.
도 38은 구조예2의 판독 동작 시의 등가 회로를 도시하는 도면.
도 39는 구조예3의 판독 동작 시의 등가 회로를 도시하는 도면.
도 40은 구조예3의 판독 동작 시의 등가 회로를 도시하는 도면.
도 41은 구조예3의 판독 동작 시의 등가 회로를 도시하는 도면.
도 42는 TMR 소자의 구조예를 도시하는 도면.
도 43은 TMR 소자의 구조예를 도시하는 도면.
도 44는 TMR 소자의 구조예를 도시하는 도면.
도 45는 제1 TMR 소자의 구조예를 도시하는 도면.
도 46은 제2 TMR 소자의 구조예를 도시하는 도면.
도 47은 제3 TMR 소자의 구조예를 도시하는 도면.
도 48은 제4 TMR 소자의 구조예를 도시하는 도면.
도 49는 제1 TMR 소자의 구조예를 도시하는 도면.
도 50은 제2 TMR 소자의 구조예를 도시하는 도면.
도 51은 제3 TMR 소자의 구조예를 도시하는 도면.
도 52는 제4 TMR 소자의 구조예를 도시하는 도면.
도 53은 본 발명에 관한 판독 회로의 회로예1을 도시하는 도면.
도 54는 본 발명에 관한 판독 회로의 회로예2를 도시하는 도면.
도 55는 본 발명에 관한 판독 회로의 회로예3을 도시하는 도면.
도 56은 감지 증폭기의 일례를 도시하는 도면.
도 57은 감지 증폭기 내의 차동 증폭기의 일례를 도시하는 도면.
도 58은 감지 증폭기 내의 차동 증폭기의 다른 예를 도시하는 도면.
도 59는 감지 증폭기의 다른 예를 도시하는 도면.
도 60은 판독 회로 내의 연산 증폭기의 일례를 도시하는 도면.
도 61은 판독 회로 내의 연산 증폭기의 다른 예를 도시하는 도면.
도 62는 부가 전류 생성부의 일례를 도시하는 회로도.
도 63은 본 발명에 관한 판독 회로의 회로예4를 도시하는 도면.
도 64는 제4 TMR 소자의 데이터값을 판정하는 논리 회로를 도시하는 도면.
도 65는 제3 TMR 소자의 데이터값을 판정하는 논리 회로를 도시하는 도면.
도 66은 제2 TMR 소자의 데이터값을 판정하는 논리 회로를 도시하는 도면.
도 67은 제1 TMR 소자의 데이터값을 판정하는 논리 회로를 도시하는 도면.
도 68은 기입 워드선 드라이버/싱커의 회로예를 도시하는 도면.
도 69는 기입 비트선 드라이버/싱커의 회로예를 도시하는 도면.
도 70은 판독 워드선 드라이버의 회로예를 도시하는 도면.
도 71은 컬럼 디코더의 회로예를 도시하는 도면.
도 72는 기입 워드선 드라이버/싱커의 회로예를 도시하는 도면.
도 73은 기입 비트선 드라이버/싱커의 회로예를 도시하는 도면.
도 74는 기입선에 대하여 대칭으로 배치되는 TMR 소자를 도시하는 도면.
도 75는 기입선에 대하여 대칭으로 배치되는 TMR 소자를 도시하는 도면.
도 76은 기입선에 대하여 대칭으로 배치되는 TMR 소자를 도시하는 도면.
도 77은 기입선에 대하여 대칭으로 배치되는 TMR 소자를 도시하는 도면.
도 78은 기입선에 대하여 대칭으로 배치되는 TMR 소자를 도시하는 도면.
도 79는 기입선에 대하여 대칭으로 배치되는 TMR 소자를 도시하는 도면.
도 80은 기입 비트선 드라이버/싱커의 회로예를 도시하는 도면.
도 81은 본 발명의 제조 방법1이 적용되는 디바이스 구조를 도시하는 도면.
도 82는 본 발명의 제조 방법1의 1 단계를 도시하는 단면도.
도 83은 본 발명의 제조 방법1의 1 단계를 도시하는 단면도.
도 84는 본 발명의 제조 방법1의 1 단계를 도시하는 평면도.
도 85는 도 84의 LXXXV-LXXXV선에 따른 단면도.
도 86은 본 발명의 제조 방법1의 1 단계를 도시하는 단면도.
도 87은 본 발명의 제조 방법1의 1 단계를 도시하는 단면도.
도 88은 본 발명의 제조 방법1의 1 단계를 도시하는 단면도.
도 89는 본 발명의 제조 방법1의 1 단계를 도시하는 단면도.
도 90은 본 발명의 제조 방법1의 1 단계를 도시하는 단면도.
도 91은 본 발명의 제조 방법1의 1 단계를 도시하는 단면도.
도 92는 본 발명의 제조 방법1의 1 단계를 도시하는 평면도.
도 93은 도 92의 XCIII-XCIII선에 따른 단면도.
도 94는 본 발명의 제조 방법1의 1 단계를 도시하는 단면도.
도 95는 본 발명의 제조 방법1의 1 단계를 도시하는 평면도.
도 96은 도 95의 XCVI-XCVI선에 따른 단면도.
도 97은 본 발명의 제조 방법1의 1 단계를 도시하는 단면도.
도 98은 본 발명의 제조 방법1의 1 단계를 도시하는 단면도.
도 99는 본 발명의 제조 방법1의 1 단계를 도시하는 단면도.
도 100은 본 발명의 제조 방법1의 1 단계를 도시하는 평면도.
도 101은 도 100의 CI-CI선에 따른 단면도.
도 102는 본 발명의 제조 방법1의 1 단계를 도시하는 단면도.
도 103은 본 발명의 제조 방법1의 1 단계를 도시하는 평면도.
도 104는 도 103의 CIV-CIV선에 따른 단면도.
도 105는 본 발명의 제조 방법1의 1 단계를 도시하는 단면도.
도 106은 본 발명의 제조 방법1의 1 단계를 도시하는 단면도.
도 107은 본 발명의 제조 방법1의 1 단계를 도시하는 단면도.
도 108은 본 발명의 제조 방법1의 1 단계를 도시하는 평면도.
도 109는 도 108의 CIX-CIX선에 따른 단면도.
도 110은 본 발명의 제조 방법1의 1 단계를 도시하는 단면도.
도 111은 본 발명의 제조 방법1의 1 단계를 도시하는 평면도.
도 112는 도 111의 CXII-CXII선에 따른 단면도.
도 113은 본 발명의 제조 방법1의 1 단계를 도시하는 단면도.
도 114는 본 발명의 제조 방법1의 1 단계를 도시하는 단면도.
도 115는 본 발명의 제조 방법1의 1 단계를 도시하는 단면도.
도 116은 본 발명의 제조 방법1의 1 단계를 도시하는 평면도.
도 117은 도 116의 CXVII-CXVII선에 따른 단면도.
도 118은 본 발명의 제조 방법1의 1 단계를 도시하는 단면도.
도 119는 본 발명의 제조 방법1의 1 단계를 도시하는 평면도.
도 120은 도 119의 CXX-CXX선에 따른 단면도.
도 121은 본 발명의 제조 방법1의 1 단계를 도시하는 단면도.
도 122는 본 발명의 제조 방법1의 1 단계를 도시하는 단면도.
도 123은 본 발명의 제조 방법1의 1 단계를 도시하는 평면도.
도 124는 도 123의 CXXIV-CXXIV선에 따른 단면도.
도 125는 본 발명의 제조 방법1의 1 단계를 도시하는 평면도.
도 126은 도 125의 CXXVI-CXXVI선에 따른 단면도.
도 127은 본 발명의 제조 방법2가 적용되는 디바이스 구조를 도시하는 도면.
도 128은 본 발명의 제조 방법2의 1 단계를 도시하는 단면도.
도 129는 본 발명의 제조 방법2의 1 단계를 도시하는 단면도.
도 130은 본 발명의 제조 방법2의 1 단계를 도시하는 평면도.
도 131은 도 130의 CXXXI-CXXXI선에 따른 단면도.
도 132는 본 발명의 제조 방법2의 1 단계를 도시하는 단면도.
도 133은 본 발명의 제조 방법2의 1 단계를 도시하는 단면도.
도 134는 본 발명의 제조 방법2의 1 단계를 도시하는 단면도.
도 135는 본 발명의 제조 방법2의 1 단계를 도시하는 단면도.
도 136은 본 발명의 제조 방법2의 1 단계를 도시하는 단면도.
도 137은 본 발명의 제조 방법2의 1 단계를 도시하는 단면도.
도 138은 본 발명의 제조 방법2의 1 단계를 도시하는 평면도.
도 139는 도 138의 CXXXIX-CXXXIX선에 따른 단면도.
도 140은 본 발명의 제조 방법2의 1 단계를 도시하는 평면도.
도 141은 도 140의 CXLI-CXLI선에 따른 단면도.
도 142는 본 발명의 제조 방법2의 1 단계를 도시하는 단면도.
도 143은 본 발명의 제조 방법2의 1 단계를 도시하는 단면도.
도 144는 본 발명의 제조 방법2의 1 단계를 도시하는 단면도.
도 145는 본 발명의 제조 방법2의 1 단계를 도시하는 평면도.
도 146은 도 145의 CXLVI-CXLVI선에 따른 단면도.
도 147은 본 발명의 제조 방법2의 1 단계를 도시하는 평면도.
도 148은 도 147의 CXLVIII-CXLVIII선에 따른 단면도.
도 149는 본 발명의 제조 방법2의 1 단계를 도시하는 단면도.
도 150은 본 발명의 제조 방법2의 1 단계를 도시하는 단면도.
도 151은 본 발명의 제조 방법2의 1 단계를 도시하는 단면도.
도 152는 본 발명의 제조 방법2의 1 단계를 도시하는 단면도.
도 153은 본 발명의 제조 방법2의 1 단계를 도시하는 단면도.
도 154는 본 발명의 제조 방법2의 1 단계를 도시하는 평면도.
도 155는 도 154의 CLV-CLV선에 따른 단면도.
도 156은 본 발명의 제조 방법2의 1 단계를 도시하는 평면도.
도 157은 도 156의 CLVII-CLVII선에 따른 단면도.
도 158은 본 발명의 제조 방법2의 1 단계를 도시하는 단면도.
도 159는 본 발명의 제조 방법2의 1 단계를 도시하는 단면도.
도 160은 본 발명의 제조 방법2의 1 단계를 도시하는 단면도.
도 161은 본 발명의 제조 방법2의 1 단계를 도시하는 평면도.
도 162는 도 161의 CLXII-CLXII선에 따른 단면도.
도 163은 본 발명의 제조 방법2의 1 단계를 도시하는 평면도.
도 164는 도 163의 CLXIV-CLXIV선에 따른 단면도.
도 165는 본 발명의 제조 방법2의 1 단계를 도시하는 단면도.
도 166은 본 발명의 제조 방법2의 1 단계를 도시하는 단면도.
도 167은 본 발명의 제조 방법2의 1 단계를 도시하는 단면도.
도 168은 본 발명의 제조 방법2의 1 단계를 도시하는 평면도.
도 169는 도 168의 CLXIX-CLXIX선에 따른 단면도.
도 170은 본 발명의 제조 방법2의 1 단계를 도시하는 평면도.
도 171은 도 170의 CLXXVI-CLXXVI선에 따른 단면도.
도 172는 본 발명의 제조 방법3이 적용되는 디바이스 구조를 도시하는 도면.
도 173은 본 발명의 제조 방법3의 1 단계를 도시하는 단면도.
도 174는 본 발명의 제조 방법3의 1 단계를 도시하는 단면도.
도 175는 본 발명의 제조 방법3의 1 단계를 도시하는 평면도.
도 176은 도 175의 CLXXVI-CLXXVI선에 따른 단면도.
도 177은 본 발명의 제조 방법3의 1 단계를 도시하는 단면도.
도 178은 본 발명의 제조 방법3의 1 단계를 도시하는 단면도.
도 179는 본 발명의 제조 방법3의 1 단계를 도시하는 단면도.
도 180은 본 발명의 제조 방법3의 1 단계를 도시하는 단면도.
도 181은 본 발명의 제조 방법3의 1 단계를 도시하는 단면도.
도 182는 본 발명의 제조 방법3의 1 단계를 도시하는 단면도.
도 183은 본 발명의 제조 방법3의 1 단계를 도시하는 평면도.
도 184는 도 183의 CLXXXIV-CLXXXIV선에 따른 단면도.
도 185는 본 발명의 제조 방법3의 1 단계를 도시하는 평면도.
도 186은 도 185의 CLXXXVI-CLXXXVI선에 따른 단면도.
도 187은 본 발명의 제조 방법3의 1 단계를 도시하는 단면도.
도 188은 본 발명의 제조 방법3의 1 단계를 도시하는 단면도.
도 189는 본 발명의 제조 방법3의 1 단계를 도시하는 단면도.
도 190은 본 발명의 제조 방법3의 1 단계를 도시하는 평면도.
도 191은 도 190의 CXCI-CXCI선에 따른 단면도.
도 192는 본 발명의 제조 방법3의 1 단계를 도시하는 평면도.
도 193은 도 192의 CXCIII-CXCIII선에 따른 단면도.
도 194는 본 발명의 제조 방법3의 1 단계를 도시하는 단면도.
도 195는 본 발명의 제조 방법3의 1 단계를 도시하는 단면도.
도 196은 본 발명의 제조 방법3의 1 단계를 도시하는 단면도.
도 197은 본 발명의 제조 방법3의 1 단계를 도시하는 단면도.
도 198은 본 발명의 제조 방법3의 1 단계를 도시하는 단면도.
도 199는 본 발명의 제조 방법3의 1 단계를 도시하는 평면도.
도 200은 도 199의 CC-CC선에 따른 단면도.
도 201은 본 발명의 제조 방법3의 1 단계를 도시하는 평면도.
도 202는 도 201의 CCII-CCII선에 따른 단면도.
도 203은 본 발명의 제조 방법3의 1 단계를 도시하는 단면도.
도 204는 본 발명의 제조 방법3의 1 단계를 도시하는 단면도.
도 205는 본 발명의 제조 방법3의 1 단계를 도시하는 단면도.
도 206은 본 발명의 제조 방법3의 1 단계를 도시하는 평면도.
도 207은 도 206의 CCVII-CCVII선에 따른 단면도.
도 208은 본 발명의 제조 방법3의 1 단계를 도시하는 평면도.
도 209는 도 208의 CCIX-CCIX선에 따른 단면도.
도 210은 본 발명의 제조 방법3의 1 단계를 도시하는 단면도.
도 211은 본 발명의 제조 방법3의 1 단계를 도시하는 단면도.
도 212는 본 발명의 제조 방법3의 1 단계를 도시하는 단면도.
도 213은 본 발명의 제조 방법3의 1 단계를 도시하는 평면도.
도 214는 도 213의 CCXIV-CCXIV선에 따른 단면도.
도 215는 본 발명의 제조 방법3의 1 단계를 도시하는 평면도.
도 216은 도 215의 CCXVI-CCXVI선에 따른 단면도.
도 217은 구조예1의 일부를 변경한 구조예를 도시하는 회로도.
도 218은 구조예1의 일부를 변경한 구조예를 도시하는 회로도.
도 219는 구조예2의 일부를 변경한 구조예를 도시하는 회로도.
도 220은 구조예2의 일부를 변경한 구조예를 도시하는 회로도.
도 221은 구조예3의 일부를 변경한 구조예를 도시하는 회로도.
도 222는 구조예3의 일부를 변경한 구조예를 도시하는 회로도.
도 223은 구조예4의 일부를 변경한 구조예를 도시하는 회로도.
도 224는 구조예4의 일부를 변경한 구조예를 도시하는 회로도.
도 225는 구조예4의 일부를 변경한 구조예를 도시하는 회로도.
도 226은 구조예5의 일부를 변경한 구조예를 도시하는 회로도.
도 227은 구조예5의 일부를 변경한 구조예를 도시하는 회로도.
도 228은 구조예5의 일부를 변경한 구조예를 도시하는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 메모리 셀 어레이
12 : TMR 소자
28 : 공통 데이터선
29A : 회로 블록
32 : 컬럼 디코더
41 : 반도체 기판
본 발명의 하나의 양태에 따르면, 상호 적층되고 또한, 직렬 접속되는 자기 저항 효과를 이용하여 데이터를 기억하는 복수의 메모리 셀, 상기 복수의 메모리 셀의 일단에 접속되어 제1 방향으로 연장되는 비트선, 및 상기 비트선에 접속되는 판독 회로를 포함하는 자기 랜덤 액세스 메모리가 제공된다.
본 발명에 다른 양태에 따르면, 상호 적층되고 또한, 병렬 접속되는 자기 저항 효과를 이용하여 데이터를 기억하는 복수의 메모리 셀, 상기 복수의 메모리 셀의 일단에 접속되어 제1 방향으로 연장되는 비트선, 및 상기 비트선에 접속되는 판독 회로를 포함하는 자기 랜던 액세스 메모리가 제공된다.
본 발명의 또 다른 양태에 따르면, 상호 적층되고, 또한, 직렬 접속과 병렬 접속의 조합으로 구성되는 자기 저항 효과를 이용하여 데이터를 기억하는 복수의 메모리 셀, 상기 복수의 메모리 셀의 일단에 접속되어, 제1 방향으로 연장되는 비트선, 및 상기 비트선에 접속되는 판독 회로를 포함하는 자기 랜덤 액세스 메모리가 제공된다.
(2) 본 발명의 하나의 양상에 따르면, 반도체 기판의 표면 영역에 판독 선택 스위치를 형성하고, 상기 판독 선택 스위치 상에 제1 방향으로 연장되는 제1 기입선을 형성하고, 상기 제1 기입선의 바로 위쪽에 제1 MTJ 소자를 형성하고, 상기제1 MTJ 소자의 바로 위쪽에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 기입선을 형성하고, 상기 제2 기입선의 바로 위쪽에 상기 제2 기입선에 대하여 상기 제1 MTJ 소자와 대칭이 되는 제2 MTJ 소자를 형성하고, 상기 제2 MTJ 소자의 바로 위쪽에 상기 제1 방향으로 연장되는 제3 기입선을 형성하고, 상기 제3 기입선의 바로 위쪽에 상기 제3 기입선에 대하여 상기 제2 MTJ 소자와 대칭이 되는 제3 MTJ 소자를 형성하고, 상기 제3 MTJ 소자의 바로 위쪽에 상기 제2 방향으로 연장되는 제4 기입선을 형성하고, 상기 제4 기입선의 바로 위쪽에 상기 제4 기입선에 대하여 상기 제3 MTJ 소자와 대칭이 되는 제4 MTJ 소자를 형성하고, 상기 제4 MTJ 소자의 바로 위쪽에 상기 제1 방향으로 연장되는 제5 기입선을 형성하고, 및 상기 제5 기입선상에 상기 제2 방향으로 연장되는 판독 비트선을 형성하는 자기 랜덤 액세스 메모리의 제조 방법을 제공한다.
<실시예>
본 발명의 하나의 양상에 따른 자기 랜덤 액세스 메모리는 이하 첨부 도면을 참조하면서 상세히 설명할 것이다.
1. 셀 어레이 구조
먼저, 본 발명의 하나의 양태에 따른 자기 랜던 액세스 메모리의 셀 어레이 구조에 대하여 상세히 설명한다.
(1) 구조예1
구조예1은 복수단으로 적층된 복수의 TMR 소자를 직렬 접속한 셀 어레이 구조에 관한 것이다.
① 회로 구조
우선, 회로 구조에 대하여 설명한다.
도 1은 본 발명의 구조예1로서의 자기 랜덤 액세스 메모리의 주요부를 도시하고 있다.
메모리 셀 어레이(11)는, X 방향, Y 방향 및 Z 방향으로 어레이형으로 배치되는 복수의 TMR 소자(12)를 갖는다. 여기서, Z 방향이란 X 방향 및 Y 방향에 직교하는 지면에 수직인 방향을 말하는 것으로 한다.
본 예에서는, 메모리 셀 어레이(11)는 X 방향으로 배치되는 j+1개의 TMR 소자(12)와, Y 방향으로 배치되는 n+1개의 TMR 소자(12)와, Z 방향으로 적층되는 4개의 TMR 소자(12)로 이루어지는 셀 어레이 구조를 갖는다. Z 방향으로 적층되는 TMR 소자(12)의 수는 본 예에서는 4개이지만 그 수는 복수개이면 몇 개여도 상관없다.
Z 방향으로 적층된 4개의 TMR 소자(12)는 상호 직렬 접속되어, 1개의 블록 BKik(i=0, 1, …, j, k=0, 1, …, n)를 구성하고 있다. 블록 BKik 내의 4개의 TMR 소자(12)는 실제로는 지면에 수직인 방향(Z 방향)으로 상호 적층하고 있다.
블록 BKik 내의 4개의 TMR 소자(12)의 일단은 판독 선택 스위치(MOS 트랜지스터) RSW를 경유하여 접지점에 접속된다.
본 예에서는, X 방향으로 배치되는 j+1개의 블록 BKik에 의해 1개의 로우가 구성된다. 메모리 셀 어레이(11)는 n+1개의 로우를 갖는다. 또한, Y 방향으로 배치되는 n+1개의 블록 BKik에 의해 1개의 컬럼이 구성된다. 메모리 셀 어레이(11)는 j+1개의 컬럼을 갖는다.
블록 BKik을 구성하는 4개의 TMR 소자(12)의 근방에는 X 방향으로 연장되고 Z 방향으로 적층되는 복수 라인(본 예에서는, 3개)의 기입 워드선 WWL3n, WWL3n+1, WWL3n+2가 배치된다. 단, n은 로우의 번호이고, n=0, 1, 2, …이다.
X 방향으로 연장되는 기입 워드선에 관해서는 예를 들면, 도 217에 도시한 바와 같이, 1 로우 내의 1개의 단에 1개의 기입 워드선을 배치할 수 있다. 이 경우, X 방향으로 연장되는 1 로우 내의 기입 워드선의 수는 4개(WWL4n, WWL4n+1, WWL4n+2, WWL4n+3), 즉, TMR 소자(12)를 적층하는 단 수와 동일해진다.
또한, Y 방향으로 연장되는 기입 비트선에 관해서도, 예를 들면, 도 217에 도시한 바와 같이, 1 컬럼 내의 1개의 단에 1개의 기입 비트선을 배치할 수 있다. 이 경우, Y 방향으로 연장되는 1 컬럼 내의 기입 비트선의 수는 4개(BLj0, BLj1, BLj2, BLj3), 즉, TMR 소자(12)를 적층하는 단 수와 동일해진다.
그러나, 본 예에서는, X 방향으로 연장되는 1 로우 내의 기입 워드선 중 적어도 1개를 2개의 TMR 소자(상단의 TMR 소자와 하단의 TMR 소자)로 공유하도록 하고 있다. 구체적으로는, 본 예에서는 기입 워드선 WWL3n+1이 2단째와 3단째의 TMR 소자에 공유된다. 이 경우, X 방향으로 연장되는 1 로우 내의 기입 워드선의 수가 감소하여 TMR 소자(12) 바로 아래의 절연막의 평탄화나 제조 비용의 저하를 실현할 수 있다.
블록 구조로부터 생각하면, 예를 들면, 도 218에 도시한 바와 같이, 1단째와 2단째의 TMR 소자로 1개의 기입 워드선을 공유하고, 3단째와 4단째의 TMR 소자로 1개의 기입 워드선을 공유할 수도 있다. 이 경우, X 방향으로 연장되는 1 로우 내의 기입 워드선의 수는 2개(WWL2n, WWL2n+1)로 할 수 있다.
그럼에도 불구하고, 본 예에서, X 방향으로 연장되는 1 로우 내의 기입 워드선의 수를 3개로 한 것은 Y 방향으로 연장되는 1 컬럼 내의 기입 비트선의 위치를 고려하였기 때문이다.
즉, 본 예에서는, 1단째의 TMR 소자(12)와 2단째의 TMR 소자(12) 사이에 Y 방향으로 연장되는 1개의 기입 비트선 BLj0이 배치되고, 3단째의 TMR 소자(12)와 4단째의 TMR 소자(12) 사이에 Y 방향으로 연장되는 1개의 기입 비트선 BLj1이 배치된다.
그 결과, Y 방향으로 연장되는 1 컬럼 내의 기입 비트선에 관해서는 1단째와 2단째의 TMR 소자로 1개의 기입 비트선이 공유되고, 3단째와 4단째의 TMR 소자로 1개의 기입 비트선이 공유된다. 이 경우, Y 방향으로 연장되는 1 컬럼 내의 기입 비트선의 수는 2개가 된다.
또, 도 1에서는, TMR 소자(12)를 입체적으로 그릴 수 없는 이유로 인해 2개의 기입 비트선 Bj0, BLj1은 블록 Bjn 내의 4개의 TMR 소자(12)를 끼우도록 그려져 있지만, 실제는, 상술된 바와 같이, 1단째의 TMR 소자와 2단째의 TMR 소자 사이에 1개의 기입 비트선 BLj0이 배치되고, 3단째의 TMR 소자와 4단째의 TMR 소자 사이에 1개의 기입 워드선 BLj1이 배치된다.
블록 내의 TMR 소자 및 그 근방에서의 구체적 구조에 대해서는 후술하는 디바이스 구조의 설명으로 분명해진다.
X 방향으로 연장되는 기입 워드선 WWL3n, WWL3n+1, WWL3n+2의 일단은 기입 워드선 드라이버(23A-n)에 접속되고, 그 타단은 기입 워드선 싱커(24-n)에 접속된다.
판독 선택 스위치 RSW의 게이트는 판독 워드선 RWLn(n=0, 1, 2, …)에 접속된다. 1개의 판독 워드선 RWLn은 1개의 컬럼 내의 1개의 블록 BKjk에 대응하고, 또한, X 방향으로 배치되는 복수의 블록 BKjk에 공통으로 되어 있다.
예를 들면, 하나의 컬럼이 4개의 블록으로 구성되는 경우, 판독 워드선 RWLn의 수는 4개가 된다. 판독 워드선 RWLn은 X 방향으로 연장되고, 그 일단은 판독 워드선 드라이버(23B-n)에 접속된다.
로우 디코더(25-n)는 기입 동작 시 로우 어드레스 신호에 기초하여 기입 워드선 WWL3n, WWL3n+1, WWL3n+2 중의 1개를 선택한다. 기입 워드선 드라이버(23A-n)는 선택된 기입 워드선에 기입 전류를 공급한다. 기입 전류는 선택된 워드선을 흘러 기입 워드선 싱커(24-n)에 흡수된다.
로우 디코더(25-n)는 판독 동작 시, 예를 들면, 상위 로우 어드레스 신호에 기초하여 1 로우 내의 블록을 선택한다. 판독 워드선 드라이버(23B-n)는 선택된 블록 BK에 접속되는 판독 워드선 RWLn에 판독 워드선 전압을 공급한다. 선택된 블록 BK에서는 판독 선택 스위치 RSW가 온 상태가 되기 때문에 판독 전류는 선택된 블록 BK 내의 복수의 TMR 소자를 경유하여 접지점을 향하여 흐른다.
블록 BKik 내의 4개의 TMR 소자(12)의 타단은 판독 비트선 BLj에 접속된다. 판독 비트선 BLj의 일단은 컬럼 선택 스위치(MOS 트랜지스터) SWA를 경유하여 공통데이터선(28)에 접속된다. 공통 데이터선(28)은 판독 회로(감지 증폭기를 포함)(29B)에 접속된다.
기입 비트선 BLj0, BLj1의 일단은 기입 비트선 드라이버 및 기입 비트선 싱커를 포함하는 회로 블록(29A)에 접속된다.
기입 비트선 BLj0, BLj1의 타단은 기입 비트선 드라이버 및 기입 비트선 싱커를 포함하는 회로 블록(31)에 접속된다.
컬럼 선택 스위치 SWA의 게이트에는 컬럼 선택선 신호 CSLj(j=0, 1, …)가 입력된다. 컬럼 디코더(32)는 컬럼 선택선 신호 CSLj를 출력한다.
본 예의 자기 랜덤 액세스 메모리에서는 1개의 컬럼은 복수의 블록으로 구성되어 블록 단위로 판독을 행한다. 또한, 1개의 블록은 복수단으로 적층되어 상호 직렬 접속되는 복수의 TMR 소자로 구성된다.
이러한 셀 어레이 구조로 하면, TMR 소자는 반도체 기판 상에 3차원적으로 배치됨과 함께 복수의 TMR 소자에 1개의 MOS 트랜지스터(판독 선택 스위치)를 대응시키면 되기 때문에 결과적으로 메모리 용량의 증대에 공헌할 수 있다.
② 디바이스 구조
다음에, 디바이스 구조에 대하여 설명한다.
도 2 및 도 3은 본 발명의 구조예1로서의 자기 랜덤 액세스 메모리의 1 블록분의 디바이스 구조를 도시하고 있다.
도 2는 자기 랜덤 액세스 메모리의 1 블록분의 Y 방향의 단면을 도시하고, 도 3은 자기 랜덤 액세스 메모리의 1 블록분의 X 방향의 단면을 도시하고 있다.도 2 및 도 3에 도시한 요소에는 도 1의 회로의 요소와 대응되도록 도 1과 동일한 부호가 붙어 있다.
반도체 기판(41)의 표면 영역에는 판독 선택 스위치(MOS 트랜지스터) RSW가 배치된다. 판독 선택 스위치 RSW의 소스는 소스선 SL 을 경유하여 접지점에 접속된다. 소스선 SL은 예를 들면, X 방향으로 일직선으로 연장되어 있다.
판독 선택 스위치(MOS 트랜지스터) RSW의 게이트는 판독 워드선 RWLn으로 되어 있다. 판독 워드선 RWLn은 X 방향으로 연장되어 있다. 판독 선택 스위치 RSW 상에는 4개의 TMR 소자(MTJ(Magnetic Tunnel Junction) 소자) MTJ1, MTJ2, MTJ3, MTJ4가 적층되어 있다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 각각은 하부 전극(41A1, 41A2, 41A3, 41A4)과 상부 전극(41B1, 41B2, 41B3, 41B4)의 사이에 배치되어 있다. 컨택트 플러그(42B, 42C, 42D, 42E, 42F)는 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4를 상호 직렬 접속한다.
가장 하단의 TMR 소자 MTJ1의 하부 전극(41A1)은 컨택트 플러그(42A, 42B) 및 중간층(43)을 경유하여, 판독 선택 스위치(MOS 트랜지스터) RSW의 드레인에 접속된다. 가장 상단의 TMR 소자 MTJ4의 상부 전극(41B4)은 컨택트 플러그(42F)를 경유하여 Y 방향으로 연장되는 판독 비트선 BLj에 접속된다.
기입 워드선 WWL3n은 TMR 소자 MTJ1의 바로 아래에 배치되고, 기입 워드선 WWL3n+1은 TMR 소자 MTJ2와 TMR 소자 MTJ3 사이에 배치되고, 기입 워드선 WWL3n+2는 TMR 소자 MTJ4의 바로 위쪽에 배치된다. 기입 워드선 WWL3n, WWL3n+1, WWL3n+2는 X 방향으로 연장되어 있다.
기입 비트선 BLj0은 TMR 소자 MTJ1과 TMR 소자 MTJ2 사이에 배치되고, 기입 비트선 BLj1은 TMR 소자 MTJ3과 TMR 소자 MTJ4 사이에 배치된다. 기입 비트선 BLj0, BLj1은 Y 방향으로 연장되어 있다.
이러한 디바이스 구조에 따르면, 1개의 판독 선택 스위치 RSW에 대하여 복수(본 예에서는, 4개)의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4를 설치하고 있다. 또한, 이들 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 판독 선택 스위치 RSW 상에 적층되어 상호 직렬로 접속된다.
또한, 이 경우, 판독 비트선 BLj는 예를 들면, 최상층에 1개만 설치하면 된다. 또한, 기입 워드선 WWL3n, WWL3n+1, WWL3n+2 및 기입 비트선 BLj0, BLj1 중 적어도 1개에 대해서는 2개의 TMR 소자로 공유시키는 것이 가능하다.
따라서, 이러한 디바이스 구조에 따르면, TMR 소자를 반도체 기판 상에 고밀도로 배치할 수 있게 되기 때문에 메모리 용량의 증대에 공헌할 수 있다. 또한, TMR 소자의 어레이 내에 배치되는 배선(기입 워드선, 기입 비트선, 판독 비트선 등의 수를 줄일 수 있기 때문에 TMR 소자 바로 아래의 절연막의 평탄화를 실현할 수 있어 TMR 소자의 특성을 향상시킬 수 있다.
③ 변형예
구조예1의 변형예에 대하여 설명한다.
도 4 및 도 5는 구조예1의 제1 변형예를 나타내고 있다.
도 4의 회로도는 도 1의 회로도에 대응하고, 또한, 도 5의 디바이스 구조의단면도는 도 2의 디바이스 구조의 단면도에 대응하고 있다. 본 예의 구조가 도 1 내지 도 3의 구조와 다른 점은 판독 선택 스위치를 실현하는 소자에 있다.
즉, 도 1 내지 도 3의 구조에서는 판독 선택 스위치는 MOS 트랜지스터로 구성되어 있었다. 이것에 대하여, 본 예의 구조에서는 판독 선택 스위치는 다이오드 DI로 구성된다. 이것에 따라, 판독 워드선 RWL0, …, RWLn은 다이오드 DI의 캐소드에 접속된다.
본 예의 구조를 채용한 경우, 판독 동작 시에는 선택된 로우의 판독 워드선 RWLi를 "L", 즉, 접지 전위로 설정한다. 이 때, 선택된 로우의 블록을 구성하는 직렬 접속된 복수의 TMR 소자에 판독 전류를 흘릴 수 있다.
도 6 및 도 7은 구조예1의 제2 변형예를 도시하고 있다.
도 6의 회로도는 도 1의 회로도에 대응하고, 또한, 도 7의 디바이스 구조의 단면도는, 도 2의 디바이스 구조의 단면도에 대응하고 있다. 본 예의 구조가 도 1 내지 도 3의 구조와 다른 점은 메모리 셀 어레이(11) 및 그 주변 회로를 구성하는 트랜지스터의 종류에 있다.
즉, 도 1 내지 도 3의 구조에서는, 메모리 셀 어레이(11) 및 그 주변 회로를 구성하는 트랜지스터는 M0S 트랜지스터이었다. 이에 대하여, 본 예의 구조에서는 메모리 셀 어레이(11) 및 그 주변 회로를 구성하는 트랜지스터는 바이폴라 트랜지스터로 되어 있다.
본 예의 구조의 경우, 메모리 셀 어레이(11) 및 그 주변 회로를 구성하는 트랜지스터 모두를 바이폴라 트랜지스터로 해도 되고 그 일부를 바이폴라 트랜지스터로 해도 된다.
(2) 구조예2
구조예2는 복수단으로 적층된 복수의 TMR 소자를 병렬 접속한 셀 어레이 구조에 관한 것이다.
① 회로 구조
우선, 회로 구조에 대하여 설명한다.
도 8은 본 발명의 구조예2로서의 자기 랜덤 액세스 메모리의 주요부를 도시하고 있다.
메모리 셀 어레이(11)는 X 방향, Y 방향 및 Z 방향으로 어레이형으로 배치되는 복수의 TMR 소자(12)를 갖는다. Z 방향이란 X 방향 및 Y 방향에 직교하는 지면에 수직인 방향을 말한다.
메모리 셀 어레이(11)는 X 방향으로 배치되는 j+1개의 TMR 소자(12)와, Y 방향으로 배치되는 n+1개의 TMR 소자(12)와, Z 방향으로 적층되는 4개의 TMR 소자(12)로 이루어지는 셀 어레이 구조를 갖는다. Z 방향으로 적층되는 TMR 소자(12)의 수는 본 예에서는, 4개이지만 그 수는 복수개이면 몇 개여도 상관없다.
Z 방향으로 적층된 4개의 TMR 소자(12)는 상호 병렬 접속되어, 1개의 블록 BKik(i=0, 1, …, j, k=0, 1, …, n)를 구성하고 있다. 블록 BKik 내의 4개의 TMR 소자(12)는 실제로는 지면에 수직인 방향(Z 방향)으로 상호 적층하고 있다.
블록 BKik 내의 4개의 TMR 소자(12)의 일단은 판독 선택 스위치(MOS 트랜지스터) RSW를 경유하여 접지점에 접속된다.
본 예에서는, X 방향으로 배치되는 j+1개의 블록 BKik로 1개의 로우가 구성된다. 메모리 셀 어레이(11)는 n+1개의 로우를 갖는다. 또한, Y 방향으로 배치되는 n+1개의 블록 BKik에 의해 1개의 컬럼이 구성된다. 메모리 셀 어레이(11)는 j+1개의 컬럼을 갖는다.
블록 BKik을 구성하는 4개의 TMR 소자(12)의 근방에는 X 방향으로 연장되고, Z 방향으로 적층되는 복수 라인(본 예에서는, 3개)의 기입 워드선 WWL3n, WWL3n+1, WWL3n+2가 배치된다. 단, n은 로우의 번호로, n=0, 1, 2, …이다.
X 방향으로 연장되는 기입 워드선에 관해서는, 예를 들면, 도 219에 도시한 바와 같이, 1 로우 내의 1개의 단에 1개의 기입 워드선을 배치할 수 있다. 이 경우, X 방향으로 연장되는 1 로우 내의 기입 워드선의 수는, 4개(WWL4n, WWL4n+1, WWL4n+2, WWL4n+3), 즉, TMR 소자(12)를 적층하는 단 수와 동일해진다.
또한, Y 방향으로 연장되는 기입 비트선에 관해도, 예를 들면, 도 219에 도시한 바와 같이, 1 컬럼 내의 1개의 단에 1개의 기입 비트선을 배치할 수 있다. 이 경우, Y 방향으로 연장되는 1 컬럼 내의 기입 비트선의 수는 4개(BLj0, BLj1, BLj2, BLj3), 즉, TMR 소자(12)를 적층하는 단 수와 동일해진다.
그러나, 본 예에서는, X 방향으로 연장되는 1 로우 내의 기입 워드선 중 적어도 1개를 2개의 TMR 소자(상단의 TMR 소자와 하단의 TMR 소자)로 공유하도록 하고 있다. 구체적으로는, 본 예에서는, 기입 워드선 WWL3n+1이 2단째와 3단째의 TMR 소자에 공유된다. 이 경우, X 방향으로 연장되는 1 로우 내의 기입 워드선의 수가 감소하여 TMR 소자(12) 바로 아래의 절연막의 평탄화나 제조 비용의 저하를실현할 수 있다.
블록 구조로부터 생각하면, 예를 들면, 도 220에 도시한 바와 같이, 1단째와 2단째의 TMR 소자로 1개의 기입 워드선을 공유하고, 3단째와 4단째의 TMR 소자로 1개의 기입 워드선을 공유할 수도 있다. 이 경우, X 방향으로 연장되는 1 로우 내의 기입 워드선의 수는 2개(WWL2n, WWL2n+1)로 할 수 있다.
그럼에도 불구하고, 본 예에서 X 방향으로 연장되는 1 로우 내의 기입 워드선의 수를 3개로 한 것은 Y 방향으로 연장되는 1 컬럼 내의 기입 비트선의 위치를 고려하였기 때문이다.
즉, 본 예에서는, 1단째의 TMR 소자(12)와 2단째의 TMR 소자(12) 사이에 Y 방향으로 연장되는 1개의 기입 비트선 BLj0이 배치되고, 3단째의 TMR 소자(12)와 4단째의 TMR 소자(12)의 사이에 Y 방향으로 연장되는 1개의 기입 비트선 BLj1이 배치된다.
그 결과, Y 방향으로 연장되는 1 컬럼 내의 기입 비트선에 관해서는, 1단째와 2단째의 TMR 소자로 1개의 기입 비트선이 공유되고, 3단째와 4단째의 TMR 소자로 1개의 기입 비트선이 공유된다. 이 경우, Y 방향으로 연장되는 1 컬럼 내의 기입 비트선의 수는 2개가 된다.
또, 도 8에서는 TMR 소자(12)를 입체적으로 그릴 수 없다는 이유로부터, 2개의 기입 비트선 Bj0, BLj1은 블록 Bjn 내의 4개의 TMR 소자(12)에 교차하도록 그려져 있지만, 실제는 상술된 바와 같이, 1단째의 TMR 소자와 2단째의 TMR 소자 사이에 1개의 기입 비트선 BLj0이 배치되고, 3단째의 TMR 소자와 4단째의 TMR 소자 사이에 1개의 기입 워드선 BLj1이 배치된다.
블록 내의 TMR 소자 및 그 근방에서의 구체적 구조에 대해서는 후술하는 디바이스 구조의 설명에서 밝힌다.
X 방향으로 연장되는 기입 워드선 WWL3n, WWL3n+1, WWL3n+2의 일단은 기입 워드선 드라이버(23A-n)에 접속되고, 그 타단은 기입 워드선 싱커(24-n)에 접속된다.
판독 선택 스위치 RSW의 게이트는 판독 워드선 RWLn(n=0, 1, 2, …)에 접속된다. 1개의 판독 워드선 RWLn은 1개의 컬럼 내의 1개의 블록 BKjk에 대응하고, 또한, X 방향으로 배치되는 복수의 블록 BKjk에 공통으로 되어 있다.
예를 들면, 1개의 컬럼이 4개의 블록으로 구성되는 경우, 판독 워드선 RWLn의 수는 4개가 된다. 판독 워드선 RWLn은 X 방향으로 연장되어, 그 일단은 판독 워드선 드라이버(23B-n)에 접속된다.
로우 디코더(25-n)는 기입 동작 시, 로우 어드레스 신호에 기초하여 기입 워드선 WWL3n, WWL3n+1, WWL3n+2 중의 1개를 선택한다. 기입 워드선 드라이버(23A-n)는 선택된 기입 워드선에 기입 전류를 공급한다. 기입 전류는 선택된 워드선을 흘러 기입 워드선 싱커(24-n)에 흡수된다.
로우 디코더(25-n)는 판독 동작 시, 예를 들면, 상위 로우 어드레스 신호에 기초하여 1 로우 내의 블록을 선택한다. 판독 워드선 드라이버(23B-n)는 선택된 블록 BK에 접속되는 판독 워드선 RWLn에 판독 워드선 전압을 공급한다. 선택된 블록 BK에서는 판독 선택 스위치 RSW가 온 상태가 되기 때문에 판독 전류는 선택된블록 BK 내의 복수의 TMR 소자를 경유하여 접지점을 향하여 흐른다.
블록 BKik 내의 4개의 TMR 소자(12)의 타단은 판독 비트선 BLj에 접속된다. 판독 비트선 BLj의 일단은 컬럼 선택 스위치(MOS 트랜지스터) SWA를 경유하여 공통 데이터선(28)에 접속된다. 공통 데이터선(28)은 판독 회로(감지 증폭기를 포함한다)(29B)에 접속된다.
기입 비트선 BLj0, BLj1의 일단은 기입 비트선 드라이버 및 기입 비트선 싱커를 포함하는 회로 블록(29A)에 접속된다.
기입 비트선 BLj0, BLj1의 타단은 기입 비트선 드라이버 및 기입 비트선 싱커를 포함하는 회로 블록(31)에 접속된다.
컬럼 선택 스위치 SWA의 게이트에는 컬럼 선택선 신호 CSLj(j=0, 1, …)가 입력된다. 컬럼 디코더(32)는 컬럼 선택선 신호 CSLj를 출력한다.
본 예의 자기 랜덤 액세스 메모리에서는 1개의 컬럼은 복수의 블록으로 구성되어 블록 단위로 판독을 행한다. 또한, 1개의 블록은 복수단으로 적층되고 상호 병렬 접속되는 복수의 TMR 소자로 구성된다.
이러한 셀 어레이 구조로 하면, TMR 소자는 반도체 기판 상에 삼차원적으로 배치됨과 함께 복수의 TMR 소자에 1개의 MOS 트랜지스터(판독 선택 스위치)를 대응시키면 되기 때문에 결과적으로 메모리 용량의 증대에 공헌할 수 있다.
② 디바이스 구조
다음에, 디바이스 구조에 대하여 설명한다.
도 9 및 도 10은 본 발명의 구조예2로서의 자기 랜덤 액세스 메모리의 1 블록분의 디바이스 구조를 도시하고 있다.
도 9는 자기 랜덤 액세스 메모리의 1 블록분의 Y 방향의 단면을 도시하고, 도 10은 자기 랜덤 액세스 메모리의 1 블록분의 X 방향의 단면을 도시하고 있다. 도 9 및 도 10에 도시되는 요소에는 도 8의 회로의 요소와 대응되도록 도 8과 동일한 부호가 붙어 있다.
반도체 기판(41)의 표면 영역에는 판독 선택 스위치(MOS 트랜지스터) RSW가 배치된다. 판독 선택 스위치 RSW의 소스는 소스선 SL 을 경유하여 접지점에 접속된다. 소스선 SL은 예를 들면, X 방향으로 일직선으로 연장되어 있다.
판독 선택 스위치(MOS 트랜지스터) RSW의 게이트는 판독 워드선 RWLn으로 되어 있다. 판독 워드선 RWLn은 X 방향으로 연장되어 있다. 판독 선택 스위치 RSW 상에는, 4개의 TMR 소자(MTJ(Magnetic Tunnel Junction) 소자) MTJ1, MTJ2, MTJ3, MTJ4가 적층되어 있다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 각각은, 하부 전극(41A1, 41A2, 41A3, 41A4)과 상부 전극(41B1, 41B2, 41B3, 41B4) 사이에 배치되어 있다. 컨택트 플래그(42C1, 42C2, 42D1, 42D2, 42E1, 42E2)는 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4를 상호 병렬 접속한다.
가장 하단의 TMR 소자 MTJ1의 하부 전극(41A1)은 컨택트 플러그(42A, 42B) 및 중간층(43)을 경유하여, 판독 선택 스위치(MOS 트랜지스터) RSW의 드레인에 접속된다. 가장 상단의 TMR 소자 MTJ4의 상부 전극(41B4)은 컨택트 플러그(42F)를 경유하여 Y 방향으로 연장되는 판독 비트선 BLj에 접속된다.
기입 워드선 WWL3n은 TMR 소자 MTJ1 바로 아래에 배치되고, 기입 워드선 WWL3n+1은 TMR 소자 MTJ2와 TMR 소자 MTJ3 사이에 배치되고, 기입 워드선 WWL3n+2는 TMR 소자 MTJ4의 바로 위쪽에 배치된다. 기입 워드선 WWL3n, WWL3n+1, WWL3n+2는 X 방향으로 연장되어 있다.
기입 비트선 BLj0은 TMR 소자 MTJ1과 TMR 소자 MTJ2 사이에 배치되고, 기입 비트선 BLj1은 TMR 소자 MTJ3과 TMR 소자 MTJ4 사이에 배치된다. 기입 비트선 BLj0, BLj1은 Y 방향으로 연장되어 있다.
이러한 디바이스 구조에 따르면, 1개의 판독 선택 스위치 RSW에 대하여, 복수(본 예에서는, 4개)의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4를 설치하고 있다. 또한, 이들의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 판독 선택 스위치 RSW 상에 적층되어 상호 병렬로 접속된다.
또한, 이 경우, 판독 비트선 BLj는 예를 들면, 최상층에 1개만 설치하면 된다. 또한, 기입 워드선 WWL3n, WWL3n+1, WWL3n+2 및 기입 비트선 BLj0, BLj1 중 적어도 1개에 대해서는 2개의 TMR 소자로 공유시키는 것이 가능하다.
따라서, 이러한 디바이스 구조에 따르면, TMR 소자를 반도체 기판 상에 고밀도로 배치할 수 있게 되기 때문에, 메모리 용량의 증대에 공헌할 수 있다. 또한, TMR 소자의 어레이 내에 배치되는 배선(기입 워드선, 기입 비트선, 판독 비트선 등)의 수를 줄일 수 있기 때문에 TMR 소자 바로 아래의 절연막의 평탄화를 실현할 수 있어 TMR 소자의 특성을 향상시킬 수 있다.
③ 변형예
구조예2의 변형예에 대하여 설명한다.
도 11은 구조예2의 제1 변형예를 도시하고 있다.
도 11은 도 9에 대응하고 있다. 본 예의 디바이스 구조가 도 9의 디바이스 구조와 다른 점은 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4가 적층되는 위치에 있다.
즉, 도 9의 디바이스 구조에서는, TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 판독 선택 스위치(MOS 트랜지스터) RSW의 게이트 전극, 즉, 판독 워드선 RWLn의 바로 위쪽에 적층되었다.
이 경우, 하부 전극(41A1, 41A3) 및 상부 전극(41B2, 41B4)은 TMR 소자로부터 일방측으로 넓어지고, 하부 전극(41A2, 41A4) 및 상부 전극(41B1, 41B3)은 TMR 소자로부터 타방측으로 넓어진다. 또한, TMR 소자의 양측에 하부 전극 및 상부 전극에 대한 컨택트부가 설치된다.
이것에 대하여, 본 예의 디바이스 구조에서는 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 판독 선택 스위치(MOS 트랜지스터) RSW의 소스에 접속되는 소스선 SL의 바로 위쪽에 적층된다.
이 경우, 하부 전극(41A1, 41A2, 41A3, 41A4) 및 상부 전극(41B1, 41B2, 41B3, 41B4)은 모두 TMR 소자로부터 일방측으로 넓어진다. 또한, TMR 소자의 일방측에만 하부 전극 및 상부 전극에 대한 컨택트부가 설치된다.
도 12는 도 11의 디바이스 구조에서, TMR 소자, 하부 전극 및 상부 전극의 위치 관계를 평면도로 나타낸 것이다.
본 예에서는, 하부 전극(41A1, 41A3) 및 상부 전극(41B2, 41B4)의 형상은 하부 전극(41A2, 41A4) 및 상부 전극(41B1, 41B3)의 형상과는 다르다. 또한, 하부 전극(41A1, 41A3) 및 상부 전극(41B2, 41B4)의 일부, 즉, 하부 전극(41A2, 41A4) 및 상부 전극(41B1, 41B3)에 오버랩되는 부분은 제거되어 있다.
도 13 및 도 14는, 구조예2의 제2 변형예를 나타내고 있다. \f2
도 13의 회로도는 도 8의 회로도에 대응하고, 또한, 도 14의 디바이스 구조의 단면도는 도 9의 디바이스 구조의 단면도에 대응하고 있다. 본 예의 구조가 도 8 내지 도 10의 구조와 다른 점은 판독 선택 스위치를 실현하는 소자에 있다.
즉, 도 8 내지 도 10의 구조에서는, 판독 선택 스위치는 MOS 트랜지스터로 구성되어 있었다. 이에 대하여, 본 예의 구조에서는 판독 선택 스위치는 다이오드 DI로 구성된다. 이에 따라, 판독 워드선 RWL0, …, RWLn은, 다이오드 DI의 캐소드에 접속된다.
본 예의 구조를 채용한 경우, 판독 동작 시에는, 선택된 로우의 판독 워드선 RWLi를 "L", 즉, 접지 전위로 설정한다. 이 때, 선택된 로우의 블록을 구성하는 직렬 접속된 복수의 TMR 소자에 판독 전류를 흘릴 수 있다.
도 15 및 도 16은 구조예2의 제3 변형예를 도시하고 있다.
도 15의 회로도는 도 8의 회로도에 대응하고, 또한, 도 16의 디바이스 구조의 단면도는 도 9의 디바이스 구조의 단면도에 대응하고 있다. 본 예의 구조가 도 8 내지 도 10의 구조와 다른 점은 메모리 셀 어레이(11) 및 그 주변 회로를 구성하는 트랜지스터의 종류에 있다.
즉, 도 8 내지 도 10의 구조에서는 메모리 셀 어레이(11) 및 그 주변 회로를구성하는 트랜지스터는 M0S 트랜지스터이었다. 이것에 대하여, 본 예의 구조에서는 메모리 셀 어레이(11) 및 그 주변 회로를 구성하는 트랜지스터는 바이폴라 트랜지스터로 되어 있다.
본 예의 구조의 경우, 메모리 셀 어레이(11) 및 그 주변 회로를 구성하는 트랜지스터의 모두를 바이폴라 트랜지스터로 해도 되고 그 일부를 바이폴라 트랜지스터로 해도 된다.
(3) 구조예3
구조예3은 복수단으로 적층된 복수의 TMR 소자를 직병렬 접속한 셀 어레이 구조에 관한 것이다.
① 회로 구조
우선, 회로 구조에 대하여 설명한다.
도 17은 본 발명의 구조예3으로서의 자기 랜덤 액세스 메모리의 주요부를 도시하고 있다.
메모리 셀 어레이(11)는 X 방향, Y 방향 및 Z 방향으로 어레이형으로 배치되는 복수의 TMR 소자(12)를 갖는다. Z 방향이란 X 방향 및 Y 방향에 직교하는 지면에 수직인 방향을 말한다.
메모리 셀 어레이(11)는 X 방향으로 배치되는 j+1개의 TMR 소자(12)와, Y 방향으로 배치되는 n+1개의 TMR 소자(12)와, Z 방향으로 적층되는 4개의 TMR 소자(12)로 이루어지는 셀 어레이 구조를 갖는다. Z 방향으로 적층되는 TMR 소자(12)의 수는 본 예에서는, 4개이지만 그 수는 복수개이면 몇 개여도 상관없다.
Z 방향으로 적층된 4개의 TMR 소자(12)는 상호 직병렬 접속되어 1개의 블록 BKik(i=0, 1, …, j, k=0, 1, …, n)를 구성하고 있다. 블록 BKik 내의 4개의 TMR 소자(12)는 실제로는 지면에 수직인 방향(Z 방향)으로 상호 적층하여 있다.
여기서, 본 예에서는, 블록 BKik 내의 4개의 TMR 소자(12)를 제1 내지 제4 TMR 소자로 한 경우, 제1 및 제2 TMR 소자가 병렬 접속되고, 제3 및 제4 TMR 소자가 병렬 접속된다. 그리고, 병렬 접속된 제1 및 제2 TMR 소자와 병렬 접속된 제1 및 제2 TMR 소자는 상호 직렬 접속된다.
블록 BKik 내의 4개의 TMR 소자(12)의 일단은 판독 선택 스위치(MOS 트랜지스터) RSW를 경유하여 접지점에 접속된다.
본 예에서는 X 방향으로 배치되는 j+1개의 블록 BKik에 의해 1개의 로우가 구성된다. 메모리 셀 어레이(11)는 n+1개의 로우를 갖는다. 또한, Y 방향으로 배치되는 n+1개의 블록 BKik로 1개의 컬럼이 구성된다. 메모리 셀 어레이(11)는 j+1개의 컬럼을 갖는다.
블록 BKik을 구성하는 4개의 TMR 소자(12)의 근방에는 X 방향으로 연장되고, Z 방향으로 적층되는 복수 라인(본 예에서는, 3개)의 기입 워드선 WWL3n, WWL3n+1, WWL3n+2가 배치된다. 단, n은 로우의 번호이고, n=0, 1, 2, …이다.
X 방향으로 연장되는 기입 워드선에 관해서는, 예를 들면, 도 221에 도시한 바와 같이, 1 로우 내의 1개의 단에 1개의 기입 워드선을 배치할 수 있다. 이 경우, X 방향으로 연장되는 1 로우 내의 기입 워드선의 수는 4개(WWL4n, WWL4n+1, WWL4n+2, WWL4n+3), 즉, TMR 소자(12)를 적층하는 단 수와 동일해진다.
또한, Y 방향으로 연장되는 기입 비트선에 관해서도 예를 들면, 도 221에 도시한 바와 같이, 1 컬럼 내의 1개의 단에 1개의 기입 비트선을 배치할 수 있다. 이 경우, Y 방향으로 연장되는 1 컬럼 내의 기입 비트선의 수는 4개(BLj0, BLj1, BLj2, BLj3), 즉, TMR 소자(12)를 적층하는 단 수와 동일해진다.
그러나, 본 예에서는 X 방향으로 연장되는 1 로우 내의 기입 워드선 중 적어도 1개를 2개의 TMR 소자(상단의 TMR 소자와 하단의 TMR 소자)로 공유하도록 하고 있다. 구체적으로는, 본 예에서는 기입 워드선 WWL3n+1이 2단째와 3단째의 TMR 소자에 공유된다. 이 경우, X 방향으로 연장되는 1 로우 내의 기입 워드선의 수가 감소하여, TMR 소자(12) 바로 아래의 절연막의 평탄화나 제조 비용의 저하를 실현할 수 있다.
블록 구조로부터 생각하면, 예를 들면, 도 222에 도시한 바와 같이, 1단째와 2단째의 TMR 소자로 1개의 기입 워드선을 공유하고, 3단째와 4단째의 TMR 소자로 1개의 기입 워드선을 공유할 수도 있다. 이 경우, X 방향으로 연장되는 1 로우 내의 기입 워드선의 수는 2개(WWL2n, WWL2n+1)로 할 수 있다.
그럼에도 불구하고, 본 예에서, X 방향으로 연장되는 1 로우 내의 기입 워드선의 수를 3개로 한 것은, Y 방향으로 연장되는 1 컬럼 내의 기입 비트선의 위치를 고려하였기 때문이다.
즉, 본 예에서는, 1단째의 TMR 소자(12)와 2단째의 TMR 소자(12) 사이에 Y 방향으로 연장되는 1개의 기입 비트선 BLj0이 배치되고, 3단째의 TMR 소자(12)와 4단째의 TMR 소자(12) 사이에 Y 방향으로 연장되는 1개의 기입 비트선 BLj1이 배치된다.
그 결과, Y 방향으로 연장되는 1 컬럼 내의 기입 비트선에 관해서는 1단째와 2단째의 TMR 소자로 1개의 기입 비트선이 공유되고, 3단째와 4단째의 TMR 소자로 1개의 기입 비트선이 공유된다. 이 경우, Y 방향으로 연장되는 1 컬럼 내의 기입 비트선의 수는 2개가 된다.
또, 도 17에서는 TMR 소자(12)를 입체적으로 그릴 수 없다는 이유로부터, 2개의 기입 비트선 Bj0, BLj1은 블록 Bjn 내의 4개의 TMR 소자(12)에 교차하도록 그려져 있지만, 실제는 상술된 바와 같이, 1단째의 TMR 소자와 2단째의 TMR 소자 사이에 1개의 기입 비트선 BLj0이 배치되고, 3단째의 TMR 소자와 4단째의 TMR 소자 사이에 1개의 기입 워드선 BLj1이 배치된다.
블록 내의 TMR 소자 및 그 근방에서의 구체적 구조에 대해서는 후술하는 디바이스 구조의 설명에서 밝힌다.
X 방향으로 연장되는 기입 워드선 WWL3n, WWL3n+1, WWL3n+2의 일단은 기입 워드선 드라이버(23A-n)에 접속되고, 그 타단은 기입 워드선 싱커(24-n)에 접속된다.
판독 선택 스위치 RSW의 게이트는 판독 워드선 RWLn(n=0, 1, 2, …)에 접속된다. 1개의 판독 워드선 RWLn은 1개의 컬럼 내의 1개의 블록 BKjk에 대응하고, 또한, X 방향으로 배치되는 복수의 블록 BKjk에 공통으로 되어 있다.
예를 들면, 1개의 컬럼이 4개의 블록으로 구성되는 경우, 판독 워드선 RWLn의 수는 4개가 된다. 판독 워드선 RWLn은 X 방향으로 연장되고, 그 일단은 판독워드선 드라이버(23B-n)에 접속된다.
로우 디코더(25-n)는 기입 동작 시, 로우 어드레스 신호에 기초하여 기입 워드선 WWL3n, WWL3n+1, WWL3n+2 중의 1개를 선택한다. 기입 워드선 드라이버(23A-n)는 선택된 기입 워드선에 기입 전류를 공급한다. 기입 전류는 선택된 워드선을 흘러 기입 워드선 싱커(24-n)에 흡수된다.
로우 디코더(25-n)는 판독 동작 시, 예를 들면, 상위 로우 어드레스 신호에 기초하여 1 로우 내의 블록을 선택한다. 판독 워드선 드라이버(23B-n)는 선택된 블록 BK에 접속되는 판독 워드선 RWLn에 판독 워드선 전압을 공급한다. 선택된 블록 BK에서는 판독 선택 스위치 RSW가 온 상태가 되기 때문에 판독 전류는 선택된 블록 BK 내의 복수의 TMR 소자를 경유하여 접지점을 향하여 흐른다.
블록 BKik 내의 4개의 TMR 소자(12)의 타단은 판독 비트선 BLj에 접속된다. 판독 비트선 BLj의 일단은 컬럼 선택 스위치(MOS 트랜지스터) SWA를 경유하여 공통 데이터선(28)에 접속된다. 공통 데이터선(28)은 판독 회로(감지 증폭기를 포함한다)(29B)에 접속된다.
기입 비트선 BLj0, BLj1의 일단은 기입 비트선 드라이버 및 기입 비트선 싱커를 포함하는 회로 블록(29A)에 접속된다.
기입 비트선 BLj0, BLj1의 타단은 기입 비트선 드라이버 및 기입 비트선 싱커를 포함하는 회로 블록(31)에 접속된다.
컬럼 선택 스위치 SWA의 게이트에는 컬럼 선택선 신호 CSLj(j=0, 1, …)가 입력된다. 컬럼 디코더(32)는 컬럼 선택선 신호 CSLj를 출력한다.
본 예의 자기 랜덤 액세스 메모리에서는 1개의 컬럼은 복수의 블록으로 구성되어 블록 단위로 판독을 행한다. 또한, 1개의 블록은 복수단으로 적층되어 상호 직병렬 접속되는 복수의 TMR 소자로 구성된다.
이러한 셀 어레이 구조로 하면, TMR 소자는 반도체 기판 상에 삼차원적으로 배치됨과 함께 복수의 TMR 소자에 1개의 MOS 트랜지스터(판독 선택 스위치)를 대응시키면 되기 때문에 결과적으로 메모리 용량의 증대에 공헌할 수 있다.
② 디바이스 구조
다음에, 디바이스 구조에 대하여 설명한다.
도 18은 본 발명의 구조예3으로서의 자기 랜덤 액세스 메모리의 1 블록분의 디바이스 구조를 도시하고 있다.
도 18은 자기 랜덤 액세스 메모리의 1 블록분의 Y 방향의 단면을 도시하고 있다. 도 18에 도시되는 요소에는 도 17의 회로의 요소와 대응되도록 도 17과 동일한 부호가 붙어 있다.
반도체 기판(41)의 표면 영역에는 판독 선택 스위치(M0S 트랜지스터) RSW가 배치된다. 판독 선택 스위치 RSW의 소스는 소스선 SL을 경유하여 접지점에 접속된다. 소스선 SL은 예를 들면, X 방향으로 일직선으로 연장되어 있다.
판독 선택 스위치(MOS 트랜지스터) RSW의 게이트는 판독 워드선 RWLn으로 되어 있다. 판독 워드선 RWLn은 X 방향으로 연장되어 있다. 판독 선택 스위치 RSW 상에는 4개의 TMR 소자(MTJ(Magnetic Tunnel Junction) 소자) MTJ1, MTJ2, MTJ3, MTJ4가 적층되어 있다.
TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 각각은 하부 전극(41A1, 41A2, 41A3, 41A4)과 상부 전극(41B1, 41B2, 41B3, 41B4) 사이에 배치되어 있다. 컨택트 플러그(42C1, 42C2, 42D1, 42E1, 42E2)는 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4를 상호 직병렬 접속한다.
가장 하단의 TMR 소자 MTJ1의 하부 전극(41A1)은 컨택트 플러그(42A, 42B) 및 중간층(43)을 경유하여 판독 선택 스위치(MOS 트랜지스터) RSW의 드레인에 접속된다. 가장 상단의 TMR 소자 MTJ4의 상부 전극(41B4)은 컨택트 플러그(42F)를 경유하여 Y 방향으로 연장되는 판독 비트선 BLj에 접속된다.
기입 워드선 WWL3n은 TMR 소자 MTJ1 바로 아래에 배치되고, 기입 워드선 WWL3n+1은 TMR 소자 MTJ2와 TMR 소자 MTJ3 사이에 배치되고, 기입 워드선 WWL3n+2는 TMR 소자 MTJ4의 바로 위쪽에 배치된다. 기입 워드선 WWL3n, WWL3n+1, WWL3n+2는 X 방향으로 연장되어 있다.
기입 비트선 BLj0은 TMR 소자 MTJ1과 TMR 소자 MTJ2 사이에 배치되고, 기입 비트선 BLj1은 TMR 소자 MTJ3과 TMR 소자 MTJ4 사이에 배치된다. 기입 비트선 BLj0, BLj1은 Y 방향으로 연장되어 있다.
이러한 디바이스 구조에 따르면, 1개의 판독 선택 스위치 RSW에 대하여, 복수(본 예에서는, 4개)의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4를 설치하고 있다. 또한, 이들의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 판독 선택 스위치 RSW 상에 적층되어 상호 직병렬로 접속된다.
또한, 이 경우, 판독 비트선 BLj는 예를 들면, 최상층에 1개만 설치하면 된다. 또한, 기입 워드선 WWL3n, WWL3n+1, WWL3n+2 및 기입 비트선 BLj0, BLj1 중 적어도 1개에 대해서는 2개의 TMR 소자로 공유시키는 것이 가능하다.
따라서, 이러한 디바이스 구조에 따르면, TMR 소자를 반도체 기판 상에 고밀도로 배치할 수 있게 되기 때문에 메모리 용량의 증대에 공헌할 수 있다. 또한, TMR 소자의 어레이 내에 배치되는 배선(기입 워드선, 기입 비트선, 판독 비트선 등)의 수를 줄일 수 있기 때문에 TMR 소자 바로 아래의 절연막의 평탄화를 실현할 수 있어 TMR 소자의 특성을 향상할 수 있다.
③ 변형예
구조예3의 변형예에 대하여 설명한다.
도 19 및 도 20은 구조예3의 제1 변형예를 도시하고 있다.
도 19의 회로도는 도 17의 회로도에 대응하고, 또한, 도 20의 디바이스 구조의 단면도는 도 18의 디바이스 구조의 단면도에 대응하고 있다. 본 예의 구조가 도 17 및 도 18의 구조와 다른 점은 판독 선택 스위치를 실현하는 소자에 있다.
즉, 도 17 및 도 18의 구조에서는 판독 선택 스위치는 MOS 트랜지스터로 구성되어 있었다. 이에 대하여, 본 예의 구조에서는 판독 선택 스위치는 다이오드 DI로 구성된다. 이렇게 하여 판독 워드선 RWL0, …, RWLn은 다이오드 DI의 캐소드에 접속된다.
본 예의 구조를 채용한 경우, 판독 동작 시에는 선택된 로우의 판독 워드선 RWLi를 "L", 즉, 접지 전위로 설정한다. 이 때, 선택된 로우의 블록을 구성하는 직렬 접속된 복수의 TMR 소자에 판독 전류를 흘릴 수 있다.
도 21 및 도 22는 구조예3의 제2 변형예를 나타내고 있다.
도 21의 회로도는 도 17의 회로도에 대응하고, 또한, 도 22의 디바이스 구조의 단면도는 도 18의 디바이스 구조의 단면도에 대응하고 있다. 본 예의 구조가 도 17 및 도 18의 구조와 다른 점은 메모리 셀 어레이(11) 및 그 주변 회로를 구성하는 트랜지스터의 종류에 있다.
즉, 도 17 및 도 18의 구조에서는 메모리 셀 어레이(11) 및 그 주변 회로를 구성하는 트랜지스터는 M0S 트랜지스터이었다. 이것에 대하여, 본 예의 구조에서는 메모리 셀 어레이(11) 및 그 주변 회로를 구성하는 트랜지스터는 바이폴라 트랜지스터로 되어 있다.
본 예의 구조의 경우, 메모리 셀 어레이(11) 및 그 주변 회로를 구성하는 트랜지스터의 모두를 바이폴라 트랜지스터로 해도 되고 그 일부를 바이폴라 트랜지스터로 해도 된다.
(4) 구조예4
구조예4는 구조예1∼3의 개량예이다. 구조예4는 구조예1∼3과 조합하여 이용할 수 있다.
구조예4는 메모리 셀 어레이의 Y 방향으로 연장되는 1 로우 내의 기입선을 반환 구조(사행 구조) 또는 병렬 접속 구조로 함으로써 1 로우 내의 기입선의 수를 실질적으로 1개로 한 점에 특징을 갖는다.
이러한 구조에 따르면, 1 로우 내의 기입선에 접속되는 기입 드라이버/싱커의 수를 줄일 수 있기 때문에 칩 면적의 축소에 의한 제조 비용의 저하를 도모할수 있다.
① 회로 구조
우선, 회로 구조에 대하여 설명한다.
도 23 내지 도 25는 본 발명의 구조예4로서의 자기 랜덤 액세스 메모리의 주요부를 나타내고 있다.
도 23은 구조예4를 도 1의 구조예1에 적용한 예이고, 도 24는 구조예4를 도 8의 구조예2에 적용한 예이고, 도 25는 구조예4를 도 17의 구조예3에 적용한 예이다.
메모리 셀 어레이(11)는 X 방향, Y 방향 및 Z 방향으로 어레이형으로 배치되는 복수의 TMR 소자(12)를 갖는다. Z 방향이란 X 방향 및 Y 방향에 직교하는 지면에 수직인 방향을 말한다.
메모리 셀 어레이(11)는 X 방향으로 배치되는 j+1개의 TMR 소자(12)와, Y 방향으로 배치되는 n+1개의 TMR 소자(12)와, Z 방향으로 적층되는 4개의 TMR 소자(12)로 이루어지는 셀 어레이 구조를 갖는다. Z 방향으로 적층되는 TMR 소자(12)의 수는 본 예에서는 4개이지만 그 수는 복수개이면 몇 개더라도 상관없다.
Z 방향으로 적층된 4개의 TMR 소자(12)는 상호 직렬(도 23), 병렬(도 24) 또는 직병렬(도 25)로 접속되고 1개의 블록 BKik(i=0, 1, …, j, k=0, 1, …, n)를 구성하고 있다. 블록 BKik 내의 4개의 TMR 소자(12)는 실제로는 지면에 수직인 방향(Z 방향)으로 상호 적층하고 있다.
블록 BKik 내의 4개의 TMR 소자(12)의 일단은 판독 선택 스위치(MOS 트랜지스터) RSW를 경유하여 접지점에 접속된다.
본 예에서는 X 방향으로 배치되는 j+1개의 블록 BKik에 의해 1개의 로우가 구성된다. 메모리 셀 어레이(11)는 n+1개의 로우를 갖는다. 또한, Y 방향으로 배치되는 n+1개의 블록 BKik에 의해 1개의 컬럼이 구성된다. 메모리 셀 어레이(11)는 j+1개의 컬럼을 갖는다.
블록 BKik을 구성하는 4개의 TMR 소자(12)의 근방에는 X 방향으로 연장되고, Z 방향으로 적층되는 복수의 기입 워드선이 배치된다. 또한, 이들 복수의 기입 워드선은 메모리 셀 어레이(11)의 단부에서 상호 직렬 접속되어 1개의 기입 워드선 WWLn을 구성하고 있다. 전체적으로는 기입 워드선 WWLn은 메모리 셀 어레이(11)의 내부를 누비듯이 꼬불꼬불 구부러져 배치된다.
이러한 기입 워드선의 구조를 반환 구조(또는 사행 구조)라고 부르기로 한다.
반환 구조(또는 사행 구조)에 따르면 1 로우 내에는 실질적으로 1개의 기입 워드선 WWLn만이 배치되기 때문에 1 로우 내의 기입 워드선 WWLn에 접속되는 기입 드라이버/싱커(23A-n, 24-n)를 구성하는 소자 수를 줄일 수 있다. 따라서, 칩 면적의 축소에 의한 제조 비용의 저하를 도모할 수 있다.
블록 구조로부터 생각하면, 도 223 내지 도 225에 도시한 바와 같이, 1단째와 2단째의 TMR 소자 사이, 및 3단째와 4단째의 TMR 소자 사이에 각각 기입 워드선 WWLn을 배치하면 기입 워드선 WWLn의 길이를 짧게 할 수 있다.
그러나, 본 예에서는 반환 구조를 갖는 기입 워드선 WWLn은 최하단의 TMR 소자 바로 아래, 2단째의 TMR 소자와 3단째의 TMR 소자 사이, 및 최상단의 TMR 소자의 바로 위쪽에 각각 배치한다.
이러한 구조로 한 것은 Y 방향으로 연장되는 1 컬럼 내의 기입 비트선의 위치를 고려하였기 때문이다.
즉, 1단째의 TMR 소자(12)와 2단째의 TMR 소자(12) 사이에 Y 방향으로 연장되는 1개의 기입 비트선 BLj0이 배치되고, 3단째의 TMR 소자(12)와 4단째의 TMR 소자(12) 사이에 Y 방향으로 연장되는 1개의 기입 비트선 BLj1이 배치된다.
그 결과, Y 방향으로 연장되는 1 컬럼 내의 기입 비트선에 관해서는 1단째와 2단째의 TMR 소자로 1개의 기입 비트선이 공유되고, 3단째와 4단째의 TMR 소자로 1개의 기입 비트선이 공유된다. 이 경우, Y 방향으로 연장되는 1 컬럼 내의 기입 비트선의 수는 2개가 된다.
또, 도 23 내지 도 25에서는 TMR 소자(12)를 입체적으로 그릴 수 없는 이유로 인해 2개의 기입 비트선 Bj0, BLj1은 블록 Bjn 내의 4개의 TMR 소자(12)에 평행 또는 교차하도록 그려져 있지만, 실제는 상술된 바와 같이 1단째의 TMR 소자와 2단째의 TMR 소자 사이에 1개의 기입 비트선 BLj0이 배치되고, 3단째의 TMR 소자와 4단째의 TMR 소자 사이에 1개의 기입 워드선 BLj1이 배치된다.
X 방향으로 연장되는 기입 워드선 WWLn의 일단은 기입 워드선 드라이버(23A-n)에 접속되고, 그 타단은 기입 워드선 싱커(24-n)에 접속된다.
판독 선택 스위치 RSW의 게이트는 판독 워드선 RWLn(n=0, 1, 2, …)에 접속된다. 1개의 판독 워드선 RWLn은 1개의 컬럼 내의 1개의 블록 BKjk에 대응하고, 또한, X 방향으로 배치되는 복수의 블록 BKjk에 공통으로 되어 있다.
예를 들면, 1개의 컬럼이 4개의 블록으로 구성되는 경우, 판독 워드선 RWLn의 수는 4개가 된다. 판독 워드선 RWLn은 X 방향으로 연장되고, 그 일단은 판독 워드선 드라이버(23B-n)에 접속된다.
로우 디코더(25-n)는 기입 동작 시, 로우 어드레스 신호에 기초하여 기입 워드선 WWL0, …, WWLn 중의 1개를 선택한다. 기입 워드선 드라이버(23A-n)는 선택된 기입 워드선에 기입 전류를 공급한다. 기입 전류는 선택된 워드선을 흘러 기입 워드선 싱커(24-n)에 흡수된다.
로우 디코더(25-n)는 판독 동작 시, 예를 들면, 상위 로우 어드레스 신호에 기초하여 1 로우 내의 블록을 선택한다. 판독 워드선 드라이버(23B-n)는 선택된 블록 BK에 접속되는 판독 워드선 RWLn에 판독 워드선 전압을 공급한다. 선택된 블록 BK에서는 판독 선택 스위치 RSW가 온 상태가 되기 때문에 판독 전류는 선택된 블록 BK 내의 복수의 TMR 소자를 경유하여 접지점을 향하여 흐른다.
블록 BKik 내의 4개의 TMR 소자(12)의 타단은 판독 비트선 BLj에 접속된다. 판독 비트선 BLj의 일단은 컬럼 선택 스위치(MOS 트랜지스터) SWA를 경유하여 공통 데이터선(28)에 접속된다. 공통 데이터선(28)은 판독 회로(감지 증폭기를 포함한다)(29B)에 접속된다.
기입 비트선 BLj0, BLj1의 일단은 기입 비트선 드라이버 및 기입 비트선 싱커를 포함하는 회로 블록(29A)에 접속된다.
기입 비트선 BLj0, BLj1의 타단은 기입 비트선 드라이버 및 기입 비트선 싱커를 포함하는 회로 블록(31)에 접속된다.
컬럼 선택 스위치 SWA의 게이트에는 컬럼 선택선 신호 CSLj(j=0, 1, …)가 입력된다. 컬럼 디코더(32)는 컬럼 선택선 신호 CSLj를 출력한다.
본 예의 자기 랜덤 액세스 메모리에서는 1개의 컬럼은 복수의 블록으로 구성되어 블록 단위로 판독을 행한다. 또한, 1개의 블록은 복수단으로 적층되고 상호 직렬, 병렬, 또는 직병렬 접속되는 복수의 TMR 소자로 구성된다.
이러한 셀 어레이 구조로 하면 TMR 소자(12)는 반도체 기판 상에 삼차원적으로 배치됨과 함께 복수의 TMR 소자(12)에 1개의 MOS 트랜지스터(판독 선택 스위치) RSW를 대응시키면 되기 때문에 결과적으로 메모리 용량의 증대에 공헌할 수 있다.
또한, 본 예의 자기 랜덤 액세스 메모리에서는 기입 워드선 WWLn을 반환 구조(또는 사행 구조)로 하고 있기 때문에 1 로우 내에는 실질적으로 1개의 기입 워드선 WWLn만이 배치된다.
따라서, 1 로우 내의 기입 워드선 WWLn에 접속되는 기입 드라이버/싱커(23A-n, 24-n)를 구성하는 소자 수를 줄일 수 있어 칩 면적의 축소에 의한 제조 비용의 저하를 도모할 수 있다.
② 디바이스 구조
다음에, 디바이스 구조에 대하여 설명한다.
도 26은 본 발명의 구조예4로서의 자기 랜덤 액세스 메모리의 1 블록분의 디바이스 구조를 도시하고 있다.
도 26은 자기 랜덤 액세스 메모리의 1 블록분의 Y 방향의 단면을 도시하고 있다. 도 26에 도시되는 요소에는 도 23 내지 도 25의 회로의 요소와 대응되도록 도 23 내지 25와 동일한 부호가 붙어 있다.
동일 도면에서는 구조예4의 특징을 명확히 하기 위해 메모리 셀 어레이(11)에서는 기입 워드선 WWLn 이외의 부재를 전부 생략하고 있다.
메모리 셀 어레이(11) 상에는 기입 워드선 WWLn을 구성하는 배선이 3단으로 적층되어 있다. 이들 배선은, 메모리 셀 어레이(11)의 단부에서 컨택트 플러그에 의해 상호 접속되어 있다. 결과적으로 기입 워드선 WWLn은 메모리 셀 어레이(11) 상에 있고, 반환 구조(또는 사행 구조)를 갖고 있다.
기입 워드선 WWLn의 일단은 기입 워드선 드라이버(23A-n)에 접속되고, 그 타단은 기입 워드선 싱커(24-n)에 접속된다.
본 예에서는 기입 워드선 WWLn을 구성하는 배선이 3단(홀수단)으로 적층되어 있기 때문에 기입 워드선 드라이버(23A-n)의 위치와 기입 워드선 싱커(24-n)의 위치는 메모리 셀 어레이(11)를 사이에 두고 상호 대향한 위치가 된다.
만일, 기입 워드선 WWLn을 구성하는 배선이 4단(복수단)으로 적층되어 있다고 하면, 기입 워드선 드라이버(23A-n)와 기입 워드선 싱커(24-n)는 메모리 셀 어레이(11)에 대하여 동일한 방향으로 배치된다.
이러한 디바이스 구조에 의하면, 기입 워드선 WWLn을 반환 구조(또는 사행 구조)로 하고 있기 때문에 1 로우 내에는 실질적으로 1개의 기입 워드선 WWLn만이 배치된다.
따라서, 1 로우 내의 기입 워드선 WWLn에 접속되는 기입 워드선 드라이버/싱커(23A-n, 24-n)를 구성하는 소자 수를 줄일 수 있어 칩 면적의 축소에 의한 제조 비용의 저하를 도모할 수 있다.
③ 변형예
구조예4의 디바이스 구조의 변형예에 대하여 설명한다.
도 27은 본 발명의 구조예4로서의 자기 랜덤 액세스 메모리의 1 블록분의 디바이스 구조를 도시하고 있다.
도 27은 자기 랜덤 액세스 메모리의 1 블록분의 Y 방향의 단면을 도시하고 있다. 도 27에 도시되는 요소에는 도 23 내지 도 25의 회로의 요소와 대응되도록, 도 23 내지 도 25와 동일한 부호가 붙어 있다.
동일 도면에서는 구조예4의 특징을 명확히 하기 위해서 메모리 셀 어레이(11)에서는 기입 워드선 WWLn 이외의 부재를 전부 생략하고 있다.
메모리 셀 어레이(11) 상에는 기입 워드선 WWLn을 구성하는 배선이 3단으로 적층되어 있다. 이들 배선은, 메모리 셀 어레이(11)의 단부에서 컨택트 플러그에 의해 상호 접속되어 있다. 결과적으로 기입 워드선 WWLn은 메모리 셀 어레이(11) 상에 있고 병렬로 접속된 구조(병렬 접속 구조)를 갖고 있다.
기입 워드선 WWLn의 일단은 기입 워드선 드라이버(23A-n)에 접속되고, 그 타단은 기입 워드선 싱커(24-n)에 접속된다.
본 예에서는 기입 워드선 WWLn을 구성하는 배선이 3단으로 적층되어 있지만, 복수단(2단 이상)이면 기입 워드선 WWLn을 구성하는 배선을 적층하는 단 수는 몇단이더라도 전혀 상관없다.
이러한 디바이스 구조에 따르면 기입 워드선 WWLn을 병렬 접속 구조로 하고 있기 때문에 1 로우 내에는 실질적으로 1개의 기입 워드선 WWLn만이 배치된다.
따라서, 1 로우 내의 기입 워드선 WWLn에 접속되는 기입 워드선 드라이버/싱커(23A-n, 24-n)를 구성하는 소자 수를 줄일 수 있어 칩 면적의 축소에 의한 제조 비용의 저하를 도모할 수 있다.
(4) 구조예5
구조예5는 구조예1∼3의 개량예이다. 구조예5는 구조예1∼3과 조합하여 이용할 수 있다.
구조예5는 메모리 셀 어레이의 X 방향으로 연장되는 1 컬럼 내의 기입선을 반환 구조(사행 구조) 또는 병렬 접속 구조로 함으로써 1 컬럼 내의 기입선의 수를 실질적으로 1개로 한 점에 특징을 갖는다.
이러한 구조에 따르면, 1 컬럼 내의 기입선에 접속되는 기입 드라이버/싱커의 수를 줄일 수 있기 때문에 칩 면적의 축소에 의한 제조 비용의 저하를 도모할 수 있다.
① 회로 구조
우선, 회로 구조에 대하여 설명한다.
도 28 내지 도 30은 본 발명의 구조예5로서의 자기 랜덤 액세스 메모리의 주요부를 나타내고 있다.
도 28은 구조예5를 도 1의 구조예1에 적용한 예이고, 도 29는 구조예5를 도8의 구조예2에 적용한 예이고, 도 30은 구조예5를 도 17의 구조예3에 적용한 예이다.
메모리 셀 어레이(11)는 X 방향, Y 방향 및 Z 방향으로 어레이형으로 배치되는 복수의 TMR 소자(12)를 갖는다. Z 방향이란 X 방향 및 Y 방향에 직교하는 지면에 수직인 방향을 말한다.
메모리 셀 어레이(11)는 X 방향으로 배치되는 j+1개의 TMR 소자(12)와, Y 방향으로 배치되는 n+1개의 TMR 소자(12)와, Z 방향으로 적층되는 4개의 TMR 소자(12)로 이루어지는 셀 어레이 구조를 갖는다. Z 방향으로 적층되는 TMR 소자(12)의 수는 본 예에서는 4개이지만 그 수는 복수개이면 몇 개여도 상관없다.
Z 방향으로 적층된 4개의 TMR 소자(12)는 상호 직렬(도 28), 병렬(도 29) 또는 직병렬(도 30)로 접속되어, 1개의 블록 BKik(i=0, 1, …, j, k=0, 1, …, n)를 구성하고 있다. 블록 BKik 내의 4개의 TMR 소자(12)는 실제로는 지면에 수직인 방향(Z 방향)으로 상호 적층하고 있다.
블록 BKik 내의 4개의 TMR 소자(12)의 일단은 판독 선택 스위치(MOS 트랜지스터) RSW를 경유하여 접지점에 접속된다.
본 예에서는 X 방향으로 배치되는 j+1개의 블록 BKik에 의해 1개의 로우가 구성된다. 메모리 셀 어레이(11)는 n+1개의 로우를 갖는다. 또한, Y 방향으로 배치되는 n+1개의 블록 BKik에 의해 1개의 컬럼이 구성된다. 메모리 셀 어레이(11)는 j+1개의 컬럼을 갖는다.
블록 BKik을 구성하는 4개의 TMR 소자(12)의 근방에는 X 방향으로 연장되고,Z 방향으로 적층되는 복수의 기입 워드선 WWL3n, WWL3n+1, WWL3n+2가 배치된다.
블록 구조로부터 생각하면 도 226 내지 도 228에 도시한 바와 같이, 1단째와 2단째의 TMR 소자 사이, 및 3단째와 4단째의 TMR 소자 사이에 각각 기입 워드선을 배치하면 기입 워드선의 길이를 짧게 할 수 있다.
그러나, 본 예에서는 기입 워드선 WWL3n, WWL3n+1, WWL3n+2는 최하단의 TMR 소자 바로 아래, 2단째의 TMR 소자와 3단째의 TMR 소자 사이, 및 최상단의 TMR 소자의 바로 위쪽에 각각 배치한다.
이러한 구조로 한 것은 Y 방향으로 연장되는 1 컬럼 내의 기입 비트선의 위치를 고려하였기 때문이다.
즉, 1단째의 TMR 소자(12)와 2단째의 TMR 소자(12) 사이에 Y 방향으로 연장되는 기입 비트선이 배치되고, 3단째의 TMR 소자(12)와 4단째의 TMR 소자(12) 사이에 Y 방향으로 연장되는 기입 비트선이 배치된다.
또한, 이들 복수의 기입 비트선은 메모리 셀 어레이(11)의 단부에서 상호 직렬 접속되어 1개의 기입 비트선 BLj1을 구성하고 있다. 전체적으로는 기입 비트선 BLj1은 메모리 셀 어레이(11)의 내부를 누비듯이 꼬불꼬불 구부러져 배치된다.
이러한 기입 비트선의 구조를 반환 구조(또는 사행 구조)라고 부르기로 한다.
반환 구조(또는 사행 구조)에 따르면, 1 컬럼 내에는 실질적으로 1개의 기입 비트선 BLj1만이 배치되기 때문에 1 컬럼 내의 기입 비트선 BLj1에 접속되는 기입 드라이버/싱커(31)를 구성하는 소자 수를 줄일 수 있다. 따라서, 칩 면적의 축소에 의한 제조 비용의 저하를 도모할 수 있다.
또, 도 28 내지 도 30에서는 TMR 소자(12)를 입체적으로 그릴 수 없다는 이유로 인해 반환 구조의 기입 비트선 Bj1은 블록 Bjn 내의 4개의 TMR 소자(12)에 평행 또는 교차하도록 그려져 있지만 실제는 상술된 바와 같이 1단째의 TMR 소자와 2단째의 TMR 소자 사이, 및 3단째의 TMR 소자와 4단째의 TMR 소자 사이에 기입 비트선 BLj1이 배치된다.
X 방향으로 연장되는 기입 워드선 WWL3n, WWL3n+1, WWL3n+2의 일단은 기입 워드선 드라이버(23A-n)에 접속되고, 그 타단은 기입 워드선 싱커(24-n)에 접속된다.
판독 선택 스위치 RSW의 게이트는 판독 워드선 RWLn(n=0, 1, 2, …)에 접속된다. 1개의 판독 워드선 RWLn은 1개의 컬럼 내의 1개의 블록 BKjk에 대응하고, 또한, X 방향으로 배치되는 복수의 블록 BKjk에 공통으로 되어 있다.
예를 들면, 1개의 컬럼이 4개의 블록으로 구성되는 경우, 판독 워드선 RWLn의 수는 4개가 된다. 판독 워드선 RWLn은 X 방향으로 연장되고, 그 일단은 판독 워드선 드라이버(23B-n)에 접속된다.
로우 디코더(25-n)는 기입 동작 시, 로우 어드레스 신호에 기초하여 기입 워드선 WWL3n, WWL3n+1, WWL3n+2 중의 1개를 선택한다. 기입 워드선 드라이버(23A-n)는 선택된 기입 워드선에 기입 전류를 공급한다. 기입 전류는 선택된 워드선을 흘러 기입 워드선 싱커(24-n)에 흡수된다.
로우 디코더(25-n)는 판독 동작 시, 예를 들면, 상위 로우 어드레스 신호에기초하여 1 로우 내의 블록을 선택한다. 판독 워드선 드라이버(23B-n)는 선택된 블록 BK에 접속되는 판독 워드선 RWLn에 판독 워드선 전압을 공급한다. 선택된 블록 BK에서는 판독 선택 스위치 RSW가 온 상태가 되기 때문에 판독 전류는 선택된 블록 BK 내의 복수의 TMR 소자를 경유하여 접지점을 향하여 흐른다.
블록 BKik 내의 4개의 TMR 소자(12)의 타단은 판독 비트선 BLj에 접속된다. 판독 비트선 BLj의 일단은 컬럼 선택 스위치(MOS 트랜지스터) SWA를 경유하여 공통 데이터선(28)에 접속된다. 공통 데이터선(28)은 판독 회로(감지 증폭기를 포함한다)(29B)에 접속된다.
기입 비트선 BLj1의 일단 및 타단은 기입 비트선 드라이버 및 기입 비트선 싱커를 포함하는 회로 블록(31)에 접속된다.
컬럼 선택 스위치 SWA의 게이트에는 컬럼 선택선 신호 CSLj(j=0, 1, · · ·)가 입력된다. 컬럼 디코더(32)는 컬럼 선택선 신호 CSLj를 출력한다.
본 예의 자기 랜덤 액세스 메모리에서는 1개의 컬럼은 복수의 블록으로 구성되어 블록 단위로 판독을 행한다. 또한, 1개의 블록은 복수단으로 적층되어, 상호 직렬, 병렬, 또는 직병렬 접속되는 복수의 TMR 소자로 구성된다.
이러한 셀 어레이 구조로 하면, TMR 소자(12)는 반도체 기판 상에 삼차원적으로 배치됨과 함께, 복수의 TMR 소자(12)에 하나의 MOS 트랜지스터(판독 선택 스위치) RSW를 대응시키면 되기 때문에 결과적으로 메모리 용량의 증대에 공헌할 수 있다.
또한, 본 예의 자기 랜덤 액세스 메모리에서는 기입 비트선 BLj1을 반환 구조(또는 사행 구조)로 하고 있기 때문에 1 컬럼 내에는 실질적으로 1개의 기입 비트선 BLj1만이 배치된다.
따라서, 1 컬럼 내의 기입 비트 BLj1에 접속되는 기입 드라이버/싱커(31)를 구성하는 소자 수를 줄일 수 있어 칩 면적의 축소에 의한 제조 비용의 저하를 도모할 수 있다.
② 디바이스 구조
다음에, 디바이스 구조에 대하여 설명한다.
도 31는 본 발명의 구조예5로서의 자기 랜덤 액세스 메모리의 1 블록분의 디바이스 구조를 도시하고 있다.
도 31는 자기 랜덤 액세스 메모리의 1 블록분의 Y 방향의 단면을 도시하고 있다. 도 31에 도시되는 요소에는 도 28 내지 도 30의 회로의 요소와 대응되도록 도 28 내지 도 30과 동일한 부호가 붙어 있다.
동일 도면에서는 구조예5의 특징을 명확히 하기 위해서 메모리 셀 어레이(11)에서는 기입 비트선 BLj1 및 판독 비트선 BLj 이외의 부재를 전부 생략하고 있다.
메모리 셀 어레이(11) 상에는 기입 비트선 BLj1을 구성하는 배선이 2단으로 적층되어 있다. 이들 배선은, 메모리 셀 어레이(11)의 단부에서 컨택트 플러그에 의해 상호 접속되어 있다. 결과적으로 기입 비트선 BLj1은 메모리 셀 어레이(11) 상에 있고 반환 구조(또는 사행 구조)를 갖고 있다.
기입 비트선 BLj1의 일단 및 타단은 각각 기입 비트선 드라이버/싱커(31)에접속된다.
본 예에서는, 기입 비트선 BLj1을 구성하는 배선이 2단(짝수단)으로 적층되어 있기 때문에 기입 비트선 드라이버/싱커는 메모리 셀 어레이(11)의 일단측에만 배치된다.
만일, 기입 비트선 BLj1을 구성하는 배선이 3단(홀수단)으로 적층되어 있다고 하면, 기입 비트선 드라이버/싱커는 메모리 셀 어레이(11)의 양단측에 각각 배치된다.
이러한 디바이스 구조에 따르면, 기입 비트선 BLj1을 반환 구조(또는 사행 구조)로 하고 있기 때문에 1 컬럼 내에는 실질적으로 1개의 기입 비트선 BLj1만이 배치된다.
따라서, 1 컬럼 내의 기입 비트선 BLj1에 접속되는 기입 비트선 드라이버/싱커(31)를 구성하는 소자 수를 줄일 수 있어, 칩 면적의 축소에 의한 제조 비용의 저하를 도모할 수 있다.
③ 변형예
구조예5의 디바이스 구조의 변형예에 대하여 설명한다.
도 32는 본 발명의 구조예5로서의 자기 랜덤 액세스 메모리의 1 블록분의 디바이스 구조를 도시하고 있다.
도 32는 자기 랜덤 액세스 메모리의 1 블록분의 Y 방향의 단면을 도시하고 있다. 도 32에 도시되는 요소에는 도 28 내지 도 30의 회로의 요소와 대응되도록 도 28 내지 도 30와 동일한 부호가 붙어 있다.
동일 도면에서는 구조예5의 특징을 명확히 하기 위해서 메모리 셀 어레이(11)에서는 기입 비트선 BLj1 이외의 부재를 전부 생략하고 있다.
메모리 셀 어레이(11) 상에는 기입 비트선 BLj1을 구성하는 배선이 2단으로 적층되어 있다. 이들 배선은 메모리 셀 어레이(11)의 단부에서 컨택트 플러그에 의해 상호 접속되어 있다. 결과적으로 기입 비트선 BLj1은 메모리 셀 어레이(11) 상에 있고 병렬로 접속된 구조(병렬 접속 구조)를 갖고 있다.
기입 비트선 BLj1의 일단 및 타단은 모두 기입 비트선 드라이버/싱커(31)에 접속된다.
본 예에서는 기입 비트선 BLj1을 구성하는 배선이 2단으로 적층되어 있지만 복수단(2단 이상)이면 기입 비트선 BLj1을 구성하는 배선을 적층하는 단 수는 몇 단이더라도 전혀 상관없다.
이러한 디바이스 구조에 따르면 기입 비트선 BLj1을 병렬 접속 구조로 하고 있기 때문에 1 컬럼 내에는 실질적으로 1개의 기입 비트선 BLj1만이 배치된다.
따라서, 1 컬럼 내의 기입 비트선 BLj1에 접속되는 기입 비트선 드라이버/싱커(31)를 구성하는 소자 수를 줄일 수 있어 칩 면적의 축소에 의한 제조 비용의 저하를 도모할 수 있다.
2. TMR 소자의 구조
상술한 셀 어레이 구조에서는 1 블록 내의 복수의 TMR 소자는 직렬, 병렬 또는 직병렬로 접속된다.
이러한 셀 어레이 구조를 전제로 하는 경우 1 블록 내의 복수의 TMR 소자의구조가 동일할 때에는 파괴 판독 동작 원리 등의 판독 동작 원리를 채용할 필요가 있다(예를 들면, 특허 출원2001-350013호). 또한, 1 블록 내의 복수의 TMR 소자의 구조를 다른 것으로 하여, 파괴 판독 동작 원리에 의하지 않은 일괄 판독 동작 원리를 채용할 수도 있다(예를 들면, 특허 출원2001-365236호).
이들 판독 동작 원리에 대해서는, 일본국 특허 출원 No.2001-350013과 No.2001-365236에 상세히 기재되어 있다. 상기 문헌은 본 명세서에서 참조로서 고려된다.
여기서는, 이들의 판독 동작 원리를 실현하기 위한 TMR 소자의 구조예를 설명한다.
(1) 판독 동작 시의 등가 회로
우선, 판독 동작 시에서의 1 블록 내의 TMR 소자(메모리 셀)의 등가 회로에 대하여 설명한다.
도 33 내지 도 35는 셀 어레이 구조의 구조예1에서의 판독 동작 시의 등가 회로를 나타내고 있다.
4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 상호 직렬 접속되고, 그 일단은 판독 비트선 BLj에 접속된다. 판독 비트선 BLj의 전위는 예를 들면, 전원 전위 VDD로 설정된다. 직렬 접속된 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 타단과 소스선 SL 사이에는 판독 선택 스위치(MOS 트랜지스터) RSW가 접속된다.
판독 선택 스위치 RSW가 MOS 트랜지스터인 경우(도 33), 그 게이트, 즉, 판독 워드선 RWLn의 전위는 "H"로 설정된다. 이 때문에, 판독 선택 스위치 RSW는 온상태가 된다. 소스선 SL은 예를 들면, 접지 전위 VSS로 설정된다.
판독 선택 스위치 RSW가 다이오드인 경우(도 34), 그 캐소드, 즉, 판독 워드선 RWLn의 전위는 "L(=VSS)"로 설정된다. 이 때문에, 판독 선택 스위치 RSW는 온 상태가 된다.
판독 선택 스위치 RSW가 바이폴라 트랜지스터인 경우(도 35), 그 베이스, 즉, 판독 워드선 RWLn의 전위는 "H"로 설정된다. 이 때문에, 판독 선택 스위치 RSW는 온 상태가 된다. 소스선 SL은 예를 들면, 접지 전위 VSS로 설정된다.
도 36 내지 도 38은 셀 어레이 구조의 구조예2에서의 판독 동작 시의 등가 회로를 나타내고 있다.
4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 상호 병렬 접속되고, 그 일단은 판독 비트선 BLj에 접속된다. 판독 비트선 BLj의 전위는 예를 들면, 전원 전위 VDD로 설정된다. 병렬 접속된 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 타단과 소스선 SL 사이에는 판독 선택 스위치(MOS 트랜지스터) RSW가 접속된다.
판독 선택 스위치 RSW가 MOS 트랜지스터인 경우(도 36), 그 게이트, 즉, 판독 워드선 RWLn의 전위는 "H"로 설정된다. 이 때문에, 판독 선택 스위치 RSW는 온 상태가 된다. 소스선 SL은 예를 들면, 접지 전위 VSS로 설정된다.
판독 선택 스위치 RSW가 다이오드인 경우(도 37), 그 캐소드, 즉, 판독 워드선 RWLn의 전위는 "L(=VSS)"로 설정된다. 이 때문에, 판독 선택 스위치 RSW는 온 상태가 된다.
판독 선택 스위치 RSW가 바이폴라 트랜지스터의 경우(도 38), 그 베이스,즉, 판독 워드선 RWLn의 전위는 "H"로 설정된다. 이 때문에, 판독 선택 스위치 RSW는 온 상태가 된다. 소스선 SL은 예를 들면, 접지 전위 VSS로 설정된다.
도 39 내지 도 41은 셀 어레이 구조의 구조예3에서의 판독 동작 시의 등가 회로를 나타내고 있다.
4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 상호 직병렬 접속되어, 그 일단은 판독 비트선 BLj에 접속된다. 판독 비트선 BLj의 전위는 예를 들면, 전원 전위 VDD로 설정된다. 직병렬 접속된 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 타단과 소스선 SL 사이에는 판독 선택 스위치(MOS 트랜지스터) RSW가 접속된다.
판독 선택 스위치 RSW가 MOS 트랜지스터인 경우(도 39), 그 게이트, 즉, 판독 워드선 RWLn의 전위는 "H"로 설정된다. 이 때문에, 판독 선택 스위치 RSW는 온 상태가 된다. 소스선 SL은 예를 들면, 접지 전위 VSS로 설정된다.
판독 선택 스위치 RSW가 다이오드의 경우(도 40), 그 캐소드, 즉, 판독 워드선 RWLn의 전위는 "L(=VSS)"로 설정된다. 이 때문에, 판독 선택 스위치 RSW는 온 상태가 된다.
판독 선택 스위치 RSW가 바이폴라 트랜지스터의 경우(도 41), 그 베이스, 즉, 판독 워드선 RWLn의 전위는 "H"로 설정된다. 이 때문에, 판독 선택 스위치 RSW는 온 상태가 된다. 소스선 SL은 예를 들면, 접지 전위 VSS로 설정된다.
(2) TMR 소자의 구조
① 파괴 판독 동작 원리를 적용하는 경우
이 경우, 블록 BKjn 내의 복수의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 구조는전부 동일해도 된다.
도 42내지 도 44는 TMR 소자의 구조예를 나타내고 있다.
도 42의 예에 도시하는 TMR 소자는 가장 기본적인 구조이고 2개의 강자성층과 이들 사이에 끼워지는 터널 배리어층을 갖는다.
2개의 강자성층 중, 자화의 방향이 고정되는 고정층(핀층)에는 자화의 방향을 고정하기 위한 반강자성층이 부가된다. 2개의 강자성층 중, 자화의 방향을 자유롭게 바꿀 수 있는 자유층(기억층)은 기입 워드선과 기입 비트선에 의해 만들어지는 합성 자계에 의해 자화의 방향이 결정된다.
도 43의 예에 도시하는 TMR 소자는 도 42의 예의 TMR 소자와 비교하여 바이어스 전압을 증대시키는 것을 목적으로 TMR 소자 내에 2개의 터널 배리어층을 설치한 것이다.
도 43의 TMR 소자는 도 42의 TMR 소자를 2개 직렬 접속한 구조(더블정션 구조)를 갖는다라고 할 수 있다.
본 예에서는, TMR 소자는 3개의 강자성층을 가지고, 이들 사이에는 터널 배리어층이 배치된다. 양단의 2개의 강자성층(핀층)에는 각각 반강자성층이 부가되어 있다. 3개의 강자성층 중, 자화의 방향을 자유롭게 바꿀 수 있는 자유층(기억층)은 한가운데의 강자성층으로 되어 있다.
도 44의 예에 도시하는 TMR 소자는 도 42의 예의 TMR 소자와 비교하여 기억층으로서의 강자성층 내에 둘 수 있는 자력선을 폐쇄하기 쉽게 한 것이다.
본 예의 TMR 소자는 도 42의 TMR 소자의 기억층을 2개의 강자성층과 이들 사이에 끼워지는 비자성 금속층(예를 들면, 알루미늄)으로 구성되는 기억층에 대신한 것이라고 할 수 있다.
TMR 소자의 기억층이 2개의 강자성층과, 이들 사이에 끼워지는 비자성 금속층으로 이루어지는 3층 구조를 가짐으로써, 기억층을 구성하는 2개의 강자성층 내에서 자력선이 폐쇄하기 쉬워진다. 즉, 기억층을 구성하는 2개의 강자성층 내에 반자계 성분이 발생하는 것을 방지할 수 있기 때문에 MR비의 향상 등을 실현할 수 있다.
② 일괄 판독 동작 원리를 적용하는 경우
이 경우, 블록 내의 직렬, 병렬 또는 직병렬로 접속된 복수의 TMR 소자의 구조는 상호 다른 것이 된다.
구체적으로는, 블록 내의 복수의 TMR 소자의 자화 상태가 전부 평행(평행 및 반평행의 정의는 종래 기술란을 참조)인 경우의 각 TMR 소자의 저항값이 각각 다른 값이 되도록 복수의 TMR 소자의 구조를 결정한다.
·구조예1
도 45는 TMR 소자 MTJ1의 예를 나타내고 있다.
TMR 소자 MTJ1은 기본 유닛으로 구성된다. 기본 유닛이란 터널 배리어와, 터널 배리어의 일방측에 배치되는 강자성층(기억층)과, 터널 배리어의 타방측에 배치되는 강자성층 및 반강자성층으로 이루어지는 유닛이다.
터널 배리어의 타방측에 배치되는 강자성층은 반강자성층에 접촉하고 있기 때문에 그 자화의 방향이 고정되어 있다. 터널 배리어의 타방측에 배치되는 강자성층과 그것에 접촉하는 반강자성층은 핀층을 구성한다.
이 구조에 의해 실현되는 TMR 소자 MTJ1의 저항값은 R로 한다.
도 46은 TMR 소자 MTJ2의 예를 도시하고 있다.
TMR 소자 MTJ2는 2개의 기본 유닛으로 구성된다. 단지, 2개의 기본 유닛 사이에서 1개의 강자성층(기억층)이 공유된다. 즉, 기억층으로서의 강자성층의 일방측에는 터널 배리어를 경유하여 강자성층 및 반강자성층으로 이루어지는 핀층이 배치되고, 기억층으로서의 강자성층의 타방측에도 터널 배리어를 경유하여 강자성층 및 반강자성층으로 이루어지는 핀층이 배치된다.
TMR 소자 MTJ2는 기억층으로서의 강자성층에 대하여 터널 배리어와 핀층(강자성층 및 반강자성층)이 대칭적으로 배치된 구조를 갖는다.
이 구조에 의해 실현되는 TMR 소자 MTJ2의 저항값은 2×R이 된다.
도 47은 TMR 소자 MTJ3의 예를 나타내고 있다.
TMR 소자 MTJ3은 4개의 기본 유닛으로 구성된다. 또한, TMR 소자 MTJ3은 2개의 TMR 소자 MTJ2를 직렬로 접속하였다고 할 수 있다. 즉, TMR 소자 MTJ3은 2개의 TMR 소자 MTJ2를 직렬로 접속함과 함께 그 접속부의 반강자성층을 2개의 TMR 소자 MTJ2로 공유한 구조를 갖는다.
TMR 소자 MTJ3에서는 2개의 기억층이 존재하는데, 당연히, 이들 2개의 기억층에는 동일 데이터가 기억된다. 즉, TMR 소자 MTJ3에는 2개의 기억층에 의해 1비트 데이터가 기억된다.
이 구조에 의해 실현되는 TMR 소자 MTJ3의 저항값은 4×R이 된다.
도 48은 TMR 소자 MTJ4의 예를 도시하고 있다.
TMR 소자 MTJ4는 8개의 기본 유닛으로 구성된다. 또한, TMR 소자 MTJ4는 2개의 TMR 소자 MTJ3을 직렬로 접속하였다고 할 수 있다. 즉, TMR 소자 MTJ4는 2개의 TMR 소자 MTJ3을 직렬로 접속함과 함께 그 접속부의 반강자성층을 2개의 TMR 소자 MTJ3으로 공유한 구조를 갖는다.
TMR 소자 MTJ4에서는 4개의 기억층이 존재하지만 당연히 이들의 4개의 기억층에는 동일 데이터가 기억된다. 즉, TMR 소자 MTJ4에는 4개의 기억층에 의해 1비트 데이터가 기억된다.
이 구조에 의해 실현되는 TMR 소자 MTJ4의 저항값은 8×R이 된다.
·구조예2
구조예1에서는 기본 유닛(MTJ 소자)의 수에 의해 터널 배리어의 수를 바꿔 TMR 소자의 저항값을 바꾸는 기술을 설명하였다. 그러나, 이 경우, 1 블록 내에서는 TMR 소자마다 기본 유닛의 수가 다르기 때문에 그 두께도 다양하다.
따라서, 구조예2에서는 1 블록 내의 각 TMR 소자의 두께가 다르다는 문제를 해결하기 위해 1 블록 내의 모든 TMR 소자를 동일 수의 유닛으로 구성하여 이들의 두께를 동일하게 한다.
예를 들면, 1 블록이 4개의 TMR 소자로 구성되는 경우에는 각 TMR 소자는 8개의 유닛으로 구성한다.
또한, TMR 소자의 저항값의 조정에 대해서는 그 TMR 소자를 구성하는 복수의 유닛 중 몇 개를 더미 유닛으로 함으로써 행한다. 더미 유닛이란 기본 유닛의 터널 배리어를 비자성 금속으로 바꾼 유닛을 말하는 것으로 한다.
이와 같이 하면, 예를 들면, 1개의 기본 유닛의 저항값을 R로 한 경우, 8개의 기본 유닛으로 이루어지는 TMR 소자의 저항값은 8×R(8개의 터널 배리어)이 된다. 또한, 8개의 유닛 중의 4개가 기본 유닛이고 다른 4개가 더미 유닛인 TMR 소자의 저항값은 4×R(4개의 터널 배리어)이 된다.
또한, 8개의 유닛 중의 2개가 기본 유닛이고, 다른 6개가 더미 유닛인 TMR 소자의 저항값은 2×R(2개의 터널 배리어)이 되고, 8개의 유닛 중의 1개가 기본 유닛이고 다른 7개가 더미 유닛인 TMR 소자의 저항값은 R(1개의 터널 배리어)이 된다.
비자성 금속을 사이에 둔 2개의 강자성층간의 저항값은 터널 배리어를 사이에 둔 2개의 강자성층간의 저항값보다도 충분히 작다. 이 때문에, TMR 소자를 구성하는 유닛(기본 유닛 및 더미 유닛의 합계)의 수를 동일하게 하여 모든 TMR 소자의 두께를 동일하게 함과 함께 1 블록 내의 TMR 소자의 저항값의 비를 예를 들면, 1:2:4:8로 할 수 있다.
기본 유닛의 터널 배리어는 예를 들면, 알루미나로 구성된다. 알루미나는 알루미늄을 산화함으로써 형성되는 것이다.
따라서, 알루미늄을 형성한 후, 이 알루미늄을 산화하지 않고 유닛을 형성하면 그 유닛은 더미 유닛이 된다. 또한, 알루미늄을 형성한 후, 이 알루미늄을 산화하여 알루미나로 하면, 최종적으로 완성하는 유닛은 저항값 R의 기본 유닛이 된다.
도 49는 TMR 소자 MTJ1의 예를 도시하고 있다.
TMR 소자 MTJ1은 8개의 유닛으로 구성된다. 8개의 유닛 중의 1개는 터널 배리어를 갖는 기본 유닛이고, 남은 7개는 터널 배리어를 갖지 않은(비자성 금속을 갖는) 더미 유닛이다.
따라서, 이 구조에 의해 실현되는 TMR 소자 MTJ1의 저항값은 유닛(또는 터널 배리어) 1개 분의 저항값 R이 된다.
도 50은 TMR 소자 MTJ2의 예를 나타내고 있다.
TMR 소자 MTJ2는 8개의 유닛으로 구성된다. 8개의 유닛 중의 2개는 터널 배리어를 갖는 기본 유닛이고, 남은 6개는 터널 배리어를 갖지 않은(비자성 금속을 갖는) 더미 유닛이다.
따라서, 이 구조에 의해 실현되는 TMR 소자 MTJ2의 저항값은 유닛(또는 터널 배리어) 2개 분의 저항값 2×R이 된다.
도 51은 TMR 소자 MTJ3의 예를 도시하고 있다.
TMR 소자 MTJ3은 8개의 유닛으로 구성된다. 8개의 유닛 중의 4개는 터널 배리어를 갖는 기본 유닛이고, 남은 4개는 터널 배리어를 갖지 않은(비자성 금속을 갖는) 더미 유닛이다.
따라서, 이 구조에 의해 실현되는 TMR 소자 MTJ3의 저항값은 유닛(또는 터널 배리어) 4개 분의 저항값 4×R이 된다.
도 52는 TMR 소자 MTJ4의 예를 나타내고 있다.
TMR 소자 MTJ4는 8개의 유닛으로 구성된다. 8개의 유닛의 전부는 터널 배리어를 갖는 기본 유닛이다.
따라서, 이 구조에 의해 실현되는 TMR 소자 MTJ4의 저항값은 유닛(또는 터널 배리어) 8개분의 저항값 8×R이 된다.
· 기타
본 예에서는, 블록 내의 복수의 TMR 소자의 자화 상태를 전부 동일하게 한 경우에 그 블록 내의 복수의 TMR 소자의 저항값을 터널 배리어의 수를 바꿈으로써 상호 다른 것으로 하였다.
단, 이 구조는 일례이고 여러 가지의 변경이 가능하다. 예를 들면, 도 49 내지 도 52의 TMR 소자 MTJ1, MTJ2, MTJ3에 관해서는 터널 배리어의 수가 변하지 않으면 터널 배리어를 갖는 기본 유닛의 위치나 비자성 금속을 갖는 더미 유닛의 위치는, 임의로 바꿀 수 있다.
(3) 정리
이상, TMR 소자의 구조예에 대하여 설명하였지만, 본 발명(회로 구조, 디바이스 구조, 판독 동작 원리, 판독 회로 및 제조 방법)에 관해서는 TMR 소자의 구조는 특히 한정되는 것은 아니다. 상술한 구조예는, 단순히, TMR 소자의 구조의 대표예로서, 도시한 것에 불과하다.
3. 판독 동작 원리
자기 랜덤 액세스 메모리에서는 선택된 TMR 소자의 데이터만을 판독할 수 있는 경우에는 ① 판독 데이터를 감지 증폭기에 의해 검출하는 통상의 판독 동작 원리가 적용된다. 또한, 블록 내의 모든 TMR 소자의 데이터가 혼재한 형태로 판독되는 경우(판독 비트선을 공유하는 경우)에는, ② 소위 파괴 판독 동작 원리, 또는 ③ 일괄 판독 동작 원리가 적용된다.
또, 파괴 판독 동작 원리를 적용할 수 있는 자기 랜덤 액세스 메모리에 대해서는 예를 들면, 일본국 특허 출원 2001-350013호에 상세히 기재되어 있다. 일괄 판독 동작 원리를 적용할 수 있는 자기 랜덤 액세스 메모리에 대해서는, 예를 들면, 일본국 특허 출원 2001-365236호에 상세히 기재되어 있다.
4. 판독 회로
본 발명의 판독 동작 원리를 실현하기 위한 판독 회로의 회로예에 대하여 설명한다.
(1) 파괴 판독 동작 원리를 적용하는 경우
① 회로예1
도 53은 자기 랜덤 액세스 메모리의 판독 회로의 회로예1을 나타내고 있다.
복수의 TMR 소자는 상호 병렬 접속되어, 그 일단은 접지점에 접속되고, 그 타단은 컬럼 선택 스위치로서의 N 채널 MOS 트랜지스터 N7(SW)을 경유하여 노드 n1에 접속된다. 도시하는 TMR 소자의 그룹은 참고예, 개량예1, 2, 5에서는 1 컬럼분에 상당하고, 개량예3, 4, 6에서는 1 컬럼 내의 1 블록분에 상당한다.
노드 n1의 전위는 클램프 회로에 의해 클램프 전위 Vclamp로 설정된다. 클램프 회로는 연산 증폭기 OP1과 N 채널 MOS 트랜지스터 N8로 구성된다.
N 채널 MOS 트랜지스터 N8은 노드 n1과 전류 미러 회로 M1 사이에 배치된다. 연산 증폭기 OP1은 예를 들면, 노드 n1의 전위가 클램프 전위 Vclamp와 같아지도록N 채널 MOS 트랜지스터 N8의 게이트 전위를 제어한다.
클램프 회로의 역할은 1 컬럼 내 또는 1 블록 내의 TMR 소자의 양단간의 전압을 조정하는 데 있다.
즉, 예를 들면, TMR 소자의 일단에 접지 전위가 주어져 있는 경우에 TMR 소자의 타단의 전위가 지나치게 커지면 TMR 소자의 MR비가 작아진다. TMR 소자의 MR비가 작다는 것은, "1" 상태의 TMR 소자의 저항값과 "0" 상태의 TMR 소자의 저항값의 차가 작은 것을 의미한다. 즉, 판독 시의 "1", "0" 판정을 위한 마진이 작아진다.
이것을 방지하기 위해서 본 예에서는 클램프 회로를 이용하여 TMR 소자의 타단의 전위, 즉, TMR 소자의 양단간의 전압을 조정하여 TMR 소자의 MR비가 작아지지 않도록 한다.
전류 미러 회로 M1은 복수의 TMR 소자에 흐르는 판독 전류의 합계치와 같은 전류를 N 채널 MOS 트랜지스터 N9에 흘리는 역할을 완수한다. 이 때의 노드 n2의 전위(예를 들면, 이니셜 데이터)는 트랜스퍼 게이트 회로 TG1에 의해 기억 회로(43)에 기억된다.
트랜스퍼 게이트 회로 TG1의 온/오프는 제어 신호 READ1S, bREAD1S에 의해 제어된다. 제어 신호 READ1S는 1회째의 판독 동작 시(이니셜 데이터의 판독 시간)에 "H"가 되는 신호이다. 또, 제어 신호 bREAD1S는 제어 신호 READ1S의 값과 역인 값을 갖는 반전 신호이다.
제어 신호 READ1S가 "H"인 시간(1회째의 판독 동작 시), 노드 n2의 전위는트랜스퍼 게이트 회로 TG1을 경유하여 인버터 회로 I7에 입력된다. 인버터 회로 I7의 출력 신호는 연산 증폭기 OP2의 마이너스측 입력 단자에 입력된다. 연산 증폭기 OP2의 출력 신호는 인버터 회로 I8에 입력되고, 인버터 회로 I8의 출력 신호는 연산 증폭기 OP2의 플러스측 입력 단자에 입력된다.
연산 증폭기 OP2는 그 마이너스측 입력 단자에 입력되는 입력 전위와 그 플러스측 입력 단자에 입력되는 입력 전위가 상호 같아지도록 예를 들면, 인버터 회로 I8 내의 N 채널 MOS 트랜지스터의 게이트 전위를 제어한다. 따라서, 결과적으로 연산 증폭기 OP2의 출력 신호를 받는 인버터 회로 I8에 흐르는 전류가 이니셜 데이터(셀 데이터)가 된다.
트랜스퍼 게이트 회로 TG2는 연산 증폭기 OP2의 출력 단자와 인버터 회로 I7의 입력 단자 사이에 접속된다. 1회째의 판독 동작이 끝나면 제어 신호 READ1S는 "L"이 되고, 제어 신호 bREAD1S는 "H"가 된다. 그 결과, 이니셜 데이터는 기억 회로(43) 내에 래치된다.
감지 증폭기 SA의 플러스측 입력 단자는 노드 n2에 접속되고, 그 마이너스측 입력 단자는 연산 증폭기 OP2의 출력 단자 n3에 접속된다. 선택된 TMR 소자의 데이터를 판정할 때, 감지 증폭기 SA는 노드 n2의 전위와 연산 증폭기 OP2의 출력 단자 n3의 전위를 비교한다.
즉, 노드 n1의 전위는 2회째의 판독 결과(비교 데이터)를 나타내고, 연산 증폭기 OP2의 출력 단자 n3의 전위는 1회째의 판독 결과(이니셜 데이터)를 나타내고 있다.
그런데, 1 컬럼 내 또는 1 블록 내의 병렬 접속되는 TMR 소자의 수가 많아지면 판독 전류의 값에 대한 신호 전류의 값이 매우 작아져 감지 증폭기에 의해 이 미소한 신호 전류를 검출하는 것이 곤란해진다.
따라서, 본 예에서는 부가 전류 생성부(42)를 설치하고 있다.
부가 전류 생성부(42)는 전류원 Is를 갖는다. 이 전류원 Is에 의해 발생한 정전류는 전류 미러 회로 M2에 의해 TMR 소자에 공급된다.
즉, 회로예6에서는 1 컬럼 내 또는 1 블록 내의 병렬 접속되는 TMR 소자에 흐르는 셀 전류를 Icell로 하면 전류 미러 회로 M1에 흐르는 전류, 즉, N 채널 MOS 트랜지스터 N9에 흐르는 전류 Isense는 Isense=Icell-Is가 된다.
이에 따라, 판독 전류의 값에 대한 신호 전류의 값을 크게 할 수 있기 때문에 감지 증폭기에 의한 신호 전류의 검출 감도를 향상할 수 있다.
② 회로예2
도 54는 자기 랜덤 액세스 메모리의 판독 회로의 회로예2를 도시하고 있다.
이 회로예2는 회로예1의 변형예이다. 회로예2는 회로예1과 비교하면, 기억 회로(43)에 특징을 갖는다. 즉, 회로예1에서는 기억 회로(43)는 2개의 인버터 회로 I7, I8과 연산 증폭기 OP2를 갖고 있었지만, 회로예2에서는 기억 회로(43)는 연산 증폭기를 갖지 않고 4개의 인버터 회로 I9, I9', I10, I11을 갖고 있다.
즉, 회로예2에서는 연산 증폭기를 이용하지 않고 전류 미러 회로를 이용하여 기억 회로(43)에 이니셜 데이터를 래치하고 있다.
예를 들면, 1회째의 판독 동작 시(이니셜 데이터의 판독 시간), 제어 신호READ1S는 "H"가 되기 때문에 노드 n1의 전위(이니셜 데이터)는 4개의 인버터 회로 I9, I9', I10, I11로 이루어지는 기억 회로(43)에 전송된다. 1회째의 판독 동작이 끝나면 제어 신호 READ1S는 "L"이 되고 제어 신호 bREAD1S는 "H"가 되기 때문에 이니셜 데이터는 기억 회로(43) 내에 래치된다.
③ 회로예3
도 55는 자기 랜덤 액세스 메모리의 판독 회로의 회로예3을 나타내고 있다.
이 회로예3도 회로예1의 변형예이고 회로예1과 비교하면 기억 회로(43)에 특징을 갖는다. 즉, 회로예3에서는 기억 회로(43)는 캐패시터 C1로 구성된다.
본 예에서는, 예를 들면, 노드 n2의 전위(이니셜 데이터)를 캐패시터 C1에 동적으로 기억한다. 이 때문에, 예를 들면, 1회째의 판독으로부터 2회째의 판독까지의 기간을 캐패시터 C1이 데이터를 계속 보유하는 기간보다 짧게 할 필요가 있다.
캐패시터 C1이 데이터를 계속 보유하는 기간은 DRAM(다이나믹 랜덤 액세스 메모리)의 분야에서 충분히 연구되어 있는 것처럼 예를 들면, 수m초이다. 따라서, 1회째의 판독으로부터 2회째의 판독까지의 기간을 수m초보다 짧게 하면 기억 회로(43)에 캐패시터 C1을 사용할 수도 있다.
④ 감지 증폭기의 구체예
회로예1, 2, 3에 사용되는 감지 증폭기 SA의 구체예에 대하여 진술한다. 감지 증폭기 SA의 구성은 파괴 판독 동작 시에, 선택된 TMR 소자에 기입하는 시행 데이터의 값에 의해 결정된다.
·시행 데이터가 "1"인 경우
도 56은 시행 데이터가 "1"인 경우의 감지 증폭기의 일례를 나타내고 있다.
감지 증폭기 SA는 예를 들면, 3개의 차동 증폭기 DI1, DI2, DI3과 NAND 회로 ND5로 구성된다.
첫단의 차동 증폭기 DI1은 도 53 내지 도 55의 노드 n2의 전위(예를 들면, 비교 데이터)와 노드 n3의 전위(예를 들면, 이니셜 데이터)를 비교한다. 차동 증폭기 DI1은 2개의 입력 전위에 기초하여 2개의 출력 전위를 출력한다. 차동 증폭기 DI1의 2개의 출력 전위의 차는 2개의 입력 전위의 차에 기초하여 결정된다.
차동 증폭기 DI2의 플러스측 입력 단자에는 노드 n2의 전위에 기초하는 전위가 입력되고 그 마이너스측 입력 단자에는 기준 전위 VrefH가 입력된다. 차동 증폭기 DI2는 플러스측 입력 단자에 입력되는 전위가 기준 전위 VrefH보다 클 때는 "H"을 출력하고, 그보다 작을 때는 "L"을 출력한다.
차동 증폭기 DI3의 마이너스측 입력 단자에는 노드 n3의 전위에 기초하는 전위가 입력되고, 그 플러스측 입력 단자에는 기준 전위 VrefL이 입력된다. 차동 증폭기 DI3은 마이너스측 입력 단자에 입력되는 전위가 기준 전위 VrefL보다 작을 때는 "H"을 출력하고, 그보다 클 때는 "L"을 출력한다.
예를 들면, 선택된 TMR 소자의 데이터가 "0", 시행 데이터가 "1"일 때에는 2회째의 판독 동작에서 판독된 비교 데이터, 즉, 노드 n2의 전위는 1회째의 판독 동작에서 판독된 이니셜 데이터, 즉, 노드 n3의 전위보다 높아진다.
이 때, 차동 증폭기 DI2의 플러스측 입력 단자에 입력되는 전위는 그 마이너스측 입력 단자에 입력되는 기준 전위 VrefH보다도 높아지기 때문에 차동 증폭기 DI2의 출력 신호는 "H"가 된다. 또한, 차동 증폭기 DI3의 마이너스측 입력 단자에 입력되는 전위는 그 플러스측 입력 단자에 입력되는 기준 전위 VrefL보다 낮아지기 때문에 차동 증폭기 DI3의 출력 신호도 "H"가 된다.
따라서, NAND 회로 ND5의 출력 신호는 "L", 즉, 감지 증폭기 SA 의 출력 신호는 "0"이 된다("L"="0"). 즉, 선택된 TMR 소자의 데이터가 "0"이라고 판단된다.
또한, 예를 들면, 선택된 TMR 소자의 데이터가 "1", 시행 데이터가 "1" 일 때에는, 2회째의 판독 동작에서 판독된 비교 데이터, 즉, 노드 n2의 전위와, 1회째의 판독 동작에서 판독된 이니셜 데이터, 즉, 노드 n3의 전위는 실질적으로 동일해진다.
이 때, 차동 증폭기 DI1은 노드 n2, n3의 미소한 전위 차에 기초하여 2개의 출력 전위를 출력한다.
그러나, 차동 증폭기 DI2의 플러스측 입력 단자에 입력되는 전위는 그 마이너스측 입력 단자에 입력되는 기준 전위 VrefH보다 높아지지 않기 때문에 차동 증폭기 DI2의 출력 신호는 "L"이 된다. 또한, 차동 증폭기 DI3의 마이너스측 입력 단자에 입력되는 전위는 그 플러스측 입력 단자에 입력되는 기준 전위 VrefL보다 낮아지지 않기 때문에 차동 증폭기 DI3의 출력 신호도 "L"가 된다.
따라서, NAND 회로 ND5의 출력 신호는 "H", 즉, 감지 증폭기 SA 의 출력 신호는 "1"이 된다("H"="1"). 즉, 선택된 TMR 소자의 데이터가 "1"이라고 판단된다.
도 57은 도 56의 감지 증폭기의 초단의 차동 증폭기의 일례를 도시하고 있다.
이 차동 증폭기 DI1의 특징은 2개의 출력 단자 사이에 큰 저항값을 갖는 저항 Rr을 접속한 점에 있다.
이와 같이, 차동 증폭기 DI1의 2개의 출력 단자의 사이에 저항을 접속함으로써 선택된 TMR 소자의 데이터와 시행 데이터가 동일한 경우, 즉, 2개의 입력 전위에 거의 차가 없는 경우에는 차동 증폭기 DI1은 그 차를 증폭하여 출력하지 않는다. 차동 증폭기 DI1은 2개의 입력 전위에 분명한 차가 있는 경우에만 그 차를 증폭하여 출력한다.
도 58은 도 56의 감지 증폭기의 첫단의 차동 증폭기의 다른 예를 도시하고 있다.
이 차동 증폭기 DI1의 특징은 2개의 출력 단자의 사이에 공핍형 타입 MOS 트랜지스터 QD를 접속한 점에 있다.
공핍형 타입 MOS 트랜지스터 QD는 도 46의 저항 Rr와 동일한 기능을 갖는다. 즉, 선택된 TMR 소자의 데이터와 시행 데이터가 동일한 경우, 즉, 2개의 입력 전위에 거의 차가 없는 경우에는 차동 증폭기 DI1은 그 차를 증폭하여 출력하지 않는다. 차동 증폭기 DI1은 2개의 입력 전위에 분명한 차가 있는 경우에만 그 차를 증폭하여 출력한다.
·시행 데이터가 "0"인 경우
도 59는 시행 데이터가 "0"인 경우의 감지 증폭기의 일례를 도시하고 있다.
감지 증폭기 SA는 예를 들면, 3개의 차동 증폭기 DI1, DI2, DI3과 NOR 회로NR3으로 구성된다.
첫단의 차동 증폭기 DI1은 도 53 내지 도 55의 노드 n2의 전위(예를 들면, 비교 데이터)와 노드 n3의 전위(예를 들면, 이니셜 데이터)를 비교한다. 차동 증폭기 DI1은 2개의 입력 전위에 기초하여 2개의 출력 전위를 출력한다. 차동 증폭기 DI1의 2개의 출력 전위의 차는 2개의 입력 전위의 차에 기초하여 결정된다.
차동 증폭기 DI2의 마이너스측 입력 단자에는 노드 n2의 전위에 기초하는 전위가 입력되고, 그 플러스측 입력 단자에는 기준 전위 VrefL이 입력된다. 차동 증폭기 DI2는 마이너스측 입력 단자에 입력되는 전위가 기준 전위 VrefL보다 작을 때는 "H"를 출력하고, 그보다 클 때는 "L"을 출력한다.
차동 증폭기 DI3의 플러스측 입력 단자에는 노드 n3의 전위에 기초하는 전위가 입력되고, 그 마이너스측 입력 단자에는 기준 전위 VrefH가 입력된다. 차동 증폭기 DI3은 플러스측 입력 단자에 입력되는 전위가 기준 전위 VrefH보다 클 때는 "H"을 출력하고, 그보다 작을 때는 "L"을 출력한다.
예를 들면, 선택된 TMR 소자의 데이터가 "1", 시행 데이터가 "0"일 때에는 2회째의 판독 동작에서 판독된 비교 데이터, 즉, 노드 n2의 전위는 1회째의 판독 동작에서 판독된 이니셜 데이터, 즉, 노드 n3의 전위보다 낮아진다.
이 때, 차동 증폭기 DI2의 마이너스측 입력 단자에 입력되는 전위는 그 플러스측 입력 단자에 입력되는 기준 전위 VrefL보다도 낮아지기 때문에 차동 증폭기 DI2의 출력 신호는 "L"이 된다. 또한, 차동 증폭기 DI3의 플러스측 입력 단자에 입력되는 전위는 그 마이너스측 입력 단자에 입력되는 기준 전위 VrefH보다 높아지기 때문에 차동 증폭기 DI3의 출력 신호도 "L"가 된다.
따라서, NOR 회로 NR3의 출력 신호는 "H", 즉, 감지 증폭기 SA의 출력 신호는 "1"이 된다("H"="1"). 즉, 선택된 TMR 소자의 데이터가 "1"이라고 판단된다.
또한, 예를 들면, 선택된 TMR 소자의 데이터가 "0", 시행 데이터가 "0" 일 때에는 2회째의 판독 동작에서 판독된 비교 데이터, 즉, 노드 n2의 전위와, 1회째의 판독 동작으로 판독된 이니셜 데이터, 즉, 노드 n3의 전위는 실질적으로 동일해진다.
이 때, 차동 증폭기 DI1은 노드 n2, n3이 미소한 전위 차에 기초하여 2개의 출력 전위를 출력한다.
그러나, 차동 증폭기 DI2의 마이너스측 입력 단자에 입력되는 전위는 그 플러스측 입력 단자에 입력되는 기준 전위 VrefL보다 낮아지지 않기 때문에 차동 증폭기 DI2의 출력 신호는 "H"이 된다. 또한, 차동 증폭기 DI3의 플러스측 입력 단자에 입력되는 전위는 그 마이너스측 입력 단자에 입력되는 기준 전위 VrefH보다 높아지지 않기 때문에 차동 증폭기 DI3의 출력 신호도 "H"가 된다.
따라서, NAND 회로 ND5의 출력 신호는 "L", 즉, 감지 증폭기 SA 의 출력 신호는 "0"이 된다("L"="0"). 즉, 선택된 TMR 소자의 데이터가 "0"이라고 판단된다.
또, 도 59의 감지 증폭기의 초단의 차동 증폭기 DI1에 관해도, 도 57 또는 도 58에 도시한 바와 같은 구성을 갖는 차동 증폭기 DI1을 이용할 수 있다.
이에 따라, 선택된 TMR 소자의 데이터와 시행 데이터가 동일한 경우, 즉, 2개의 입력 전위에 거의 차가 없는 경우에는, 감지 증폭기는 그 차를 증폭하여 출력하지 않는다. 감지 증폭기는 2개의 입력 전위에 분명한 차가 있는 경우에만 그 차를 증폭하여 출력한다.
⑤ 연산 증폭기의 구체예
도 60은 도 53 내지 도 55의 연산 증폭기 OP1의 구체예를 도시하고 있다.
연산 증폭기 OP1의 플러스측 입력 단자에는 클램프 전위 Vclamp가 입력되고, 그 마이너스측 입력 단자에는 노드 n1의 전위가 입력된다. 인에이블 신호 Enable이 "H"가 되면 노드 n1의 전위가 클램프 전위 Clamp와 같아지도록 출력 신호 Out가 출력된다.
도 61은 도 53의 연산 증폭기 OP2의 구체예를 도시하고 있다.
연산 증폭기 OP2의 플러스측 입력 단자에는 도 53의 인버터 회로 I8의 출력 신호가 입력되고, 그 마이너스측 입력 단자에는 인버터 회로 I7의 출력 신호가 입력된다. 인에이블 신호 Enable이 "H"가 되면 인버터 회로 I7의 출력 신호가 인버터 회로 I8의 출력 신호와 같아지도록 출력 신호 Out가 출력된다.
⑥ 부가 전류 생성부의 전류원의 구체예
도 62는 부가 전류 생성부의 전류원의 일례를 나타내고 있다.
부가 전류 생성부(42)의 전류원 Is는 예를 들면, 메모리 셀 어레이부와 동일한 구성으로 할 수 있다. 즉, 전류원 Is는 병렬 접속된 복수의 TMR 소자, 클램프 회로 및 N 채널 MOS 트랜지스터로 구성할 수 있다.
여기서, 전류원 Is 내의 TMR 소자의 수는 메모리 셀 어레이의 1 컬럼 내 또는 1 블록 내의 병렬 접속되는 TMR 소자의 수보다 적게 해 두는 것이 바람직하다.
또, 본 예에서는, 부가 전류 생성부(42)를 구성할 때 TMR 소자를 이용하였지만, 예를 들면, 이것 대신에 BGR 회로 등을 이용해도 된다.
⑦ 회로예1, 2, 3의 동작
·1회째의 판독 동작
1회째의 판독 동작에서는 이니셜 데이터의 판독이 행해진다.
컬럼 어드레스 신호가 입력되어 컬럼 선택 스위치 N7(SW)이 온 상태가 된다. 또한, 연산 증폭기 OP1은 노드 n1의 전위가 클램프 전위 Vclamp와 같아지도록 N 채널 MOS 트랜지스터 N8의 게이트 전위를 제어한다.
이 때, 판독 전류는 전원 단자 VDD로부터 트랜지스터 M7, M8 및 복수의 TMR 소자를 경유하여 접지점에 유입된다. 전류 미러 회로 M1은 이 판독 전류와 같은 전류를 N 채널 MOS 트랜지스터 N9에 흘리는 역할을 완수한다.
따라서, 복수의 TMR 소자의 합성 저항에 따른 전위(이니셜 데이터)가 노드 n2에 나타난다.
또한, 제어 신호 READ1S는 1회째의 판독 동작 시에서는 "H"로 되어 있다. 즉, 트랜스퍼 게이트 회로 TG1는 온 상태, 트랜스퍼 게이트 회로 TG2는 오프 상태로 되어 있다. 이 때문에, 노드 n2의 전위는 트랜스퍼 게이트 회로 TG1를 경유하여 기억 회로(43)에 입력된다.
도 53의 예에서는 연산 증폭기 OP2는 그 마이너스측 입력 전위와 그 플러스측 입력 전위가 상호 같아지도록 인버터 회로 I8 내의 N 채널 MOS 트랜지스터의 게이트 전위를 제어한다. 결과적으로 인버터 회로 I8에 흐르는 전류가 이니셜 데이터(셀 데이터)가 된다.
도 54의 예에서는 인버터 회로 I11의 출력 노드 n3의 전위가 이니셜 데이터(셀 데이터)가 된다. 도 55의 예에서는 캐패시터 C1의 일단 n3의 전위가 이니셜 데이터(셀 데이터)가 된다.
1회째의 판독 동작이 끝나면 제어 신호 READ1S는 "L"이 되고 제어 신호 bREAD1S는 "H"가 된다. 그 결과, 이니셜 데이터는 기억 회로(43) 내에 래치된다.
·2회째의 판독 동작 및 데이터 판정 동작
선택된 TMR 소자에 시행 데이터를 기입한 후(통상의 파괴 판독 동작)또는 기입과 동시에(개량된 파괴 판독 동작) 2회째의 판독 동작이 행해지고, 비교 데이터가 판독된다.
컬럼 어드레스 신호가 입력되어 컬럼 선택 스위치 N7(SW)이 온 상태가 된다. 또한, 연산 증폭기 OP1은 노드 n1의 전위가 클램프 전위 Vclamp와 같아지도록 N 채널 MOS 트랜지스터 N8의 게이트 전위를 제어한다.
이 때, 판독 전류는 전원 단자 VDD로부터 트랜지스터 M7, M8 및 복수의 TMR 소자를 경유하여 접지점에 유입된다. 전류 미러 회로 M1은 이 판독 전류와 같은 전류를 N 채널 MOS 트랜지스터 N9에 흘리는 역할을 한다.
따라서, 복수의 TMR 소자의 합성 저항에 따른 전위(비교 데이터)가 노드 n2에 나타난다.
이 때, 감지 증폭기 SA의 플러스측 입력 단자에는 노드 n2의 전위가 입력되고, 그 마이너스측 입력 단자에는 기억 회로(43)의 노드 n3의 전위가 입력된다.그 결과, 감지 증폭기 SA는 노드 n2의 전위와 노드 n3의 전위에 기초하여 선택된 TMR 소자의 데이터의 값을 판정한다.
(2) 일괄 판독 동작 원리를 적용하는 경우
일괄 판독 동작 원리에서는 판독 동작 시에, 판독 블록 내의 복수의 TMR 소자의 합성 저항값에 따른 판독 전위 Vtotal이 판독 비트선 BLj에 나타난다. 이 합성 저항값은 판독 블록 내의 TMR 소자의 수가 N(N은 복수)개인 경우에 TMR 소자의 데이터값의 조합 수에 상당하는 2N만큼만 존재한다.
따라서, 판독 비트선 BLj에 나타난 판독 전위 Vtotal을 판독 회로(감지 증폭기를 포함한다)에서 검출하면 판독 블록 내의 TMR 소자의 데이터를 한번에, 또한, 용이하게 판독할 수 있다.
① 감지 증폭기
도 63은 본 발명에 관한 판독 회로의 회로예를 도시하고 있다.
이 판독 회로는 감지 증폭기로서의 아날로그/디지털 컨버터(A/D 컨버터)로 구성된다.
직렬 접속된 4개의 TMR 소자로 이루어지는 블록 BKjn의 일단은 N 채널 MOS 트랜지스터 SWA 및 P 채널 MOS 트랜지스터 Px2를 경유하여 전원 단자에 접속되고, 타단은 접지 단자에 접속된다. 블록 BKjn 내의 4개의 TMR 소자는 직렬 접속에 대신하여 병렬 접속해도 된다.
제1 전류 경로는 전원 단자로부터 MOS 트랜지스터 Px2, SWA 및 복수의 TMR소자를 경유하여 접지 단자까지의 경로를 말하는 것으로 한다.
저항값 ΔR을 갖는 14개의 저항 소자의 일단은 P 채널 MOS 트랜지스터 Px3을 경유하여 전원 단자에 접속되고, 타단은 저항값 15R+ΔR/2를 갖는 저항 소자를 경유하여 접지 단자에 접속된다. 제2 전류 경로는 전원 단자로부터 MOS 트랜지스터 Px3 및 복수의 저항 소자를 경유하여 접지 단자까지의 경로를 말하는 것으로 한다.
여기서, R 및 ΔR은 판독 동작 원리의 란에서 설명한 R 및 ΔR과 동일한 의미를 갖는 것으로 한다.
P 채널 MOS 트랜지스터 Px1, Px2, Px3은 전류 미러 회로를 구성하고 있다. 이 때문에, 정전류원 Ix에 의해 생성되는 정전류는 상술한 제1 및 제2 전류 경로에 흐른다.
제1 전류 경로에 흐르는 전류는 판독 전류가 되고, 이 판독 전류는 복수의 TMR 소자에 흐른다. 그 결과, 노드 nr에는 블록 BKjn 내의 TMR 소자의 데이터값(합성 저항값)에 따른 판독 전위 Vtotal이 나타난다. 한편, 제2 전류 경로에 전류가 흐르면 각 저항 소자의 접속점 nx0, nx1, …, nx13, nx14에 소정의 기준 전위가 나타난다.
차동 증폭기 DI0, DI2, …, DI13, DI14는 노드 nr의 판독 전위 Vtotal과 소정의 기준 전위를 비교하여 그 비교 결과를 출력 신호 O0b1, O1b2, …, O13b14, O14b15로서 출력한다.
예를 들면, 차동 증폭기 DI0의 플러스측 입력 단자에는, 노드 nx0의 기준 전위가 입력되고, 그 마이너스측 입력 단자에는 노드 nr 의 판독 전위 Vtotal이 입력된다. 마찬가지로, 차동 증폭기 DI1의 플러스측 입력 단자에는 노드 nx1의 기준 전위가 입력되고, 그 마이너스측 입력 단자에는 노드 nr 의 판독 전위 Vtotal이 입력되고, 차동 증폭기 DI14의 플러스측 입력 단자에는 노드 nx14의 기준 전위가 입력되고, 그 마이너스측 입력 단자에는 노드 nr 의 판독 전위 Vtotal이 입력된다.
또, 감지 증폭기의 자세한 동작에 대해서는 일본국 특허 출원2001-365236호에 개시되어 있기 때문에 여기서는 생략한다.
② 논리 회로
다음에, 감지 증폭기(A/D 컨버터)의 출력 신호 O0b1, O1b2, …, O13b14, O14b15에 기초하여 실제로 판독 블록 내의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4의 데이터값을 판정하는 논리 회로에 대하여 설명한다.
도 64는 A/D 컨버터의 출력 신호에 기초하여 TMR 소자 MTJ4의 데이터값을 판정하는 논리 회로의 일례를 나타내고 있다.
TMR 소자 MTJ4의 데이터값은 A/D 컨버터의 출력 신호 O0b1, O1b2, …, O13b14, O14b15 중 출력 신호 O7b8에 기초하여 판단된다.
TMR 소자 MTJ4의 데이터값은 상술한 바와 같이, 출력 신호 O7b8의 값만으로부터 판단할 수 있기 때문에 TMR 소자 MTJ4의 데이터값을 판정하는 논리 회로는 직렬 접속된 인버터 IV1, IV2로 구성된다.
도 65는 A/D 컨버터의 출력 신호에 기초하여 TMR 소자 MTJ3의 데이터값을 판정하는 논리 회로의 일례를 나타내고 있다.
TMR 소자 MTJ3의 데이터값은 A/D 컨버터의 출력 신호 O0b1, O1b2, …,O13b14, O14b15 중 출력 신호 O3b4, O7b8, O11b12에 기초하여 판단된다.
TMR 소자 MTJ3의 데이터값은 상술한 바와 같이, 출력 신호 O3b4, O7b8, O11b12의 값으로부터 판단할 수 있기 때문에 TMR 소자 MTJ3의 데이터값을 판정하는 논리 회로는 인버터 IV3, IV4 및 NOR 게이트 회로 NR1, NR2로 구성된다.
예를 들면, O3b4="1"일 때는, TMR 소자 MTJ3의 데이터값은 "1"이라고 판단된다. 또한, O3b4="0", O7b8="1"일 때는 TMR 소자 MTJ3의 데이터값은 "0"이라고 판단되고, O3b4="0", O7b8="0", O11b12="1"일 때는 TMR 소자 MTJ3의 데이터값은 "1"이라고 판단되고, O3b4="0", O7b8="0", O11b12="0"일 때는 TMR 소자 MTJ3의 데이터값은 "0"이라고 판단된다.
도 66은 A/D 컨버터의 출력 신호에 기초하여 TMR 소자 MTJ2의 데이터값을 판정하는 논리 회로의 일례를 나타내고 있다.
TMR 소자 MTJ2의 데이터값은 A/D 컨버터의 출력 신호 O0b1, O1b2, …, O13b14, O14b15 중, 출력 신호 O1b2, O3b4, O5b6, O7b8, O9b10, O11b12, O13b14에 기초하여 판단된다.
TMR 소자 MTJ2의 데이터값을 판정하는 논리 회로는 인버터 IV5, IV6, IV7, IV8 및 NOR 게이트 회로 NR3, NR4, NR5, NR6으로 구성된다.
예를 들면, O1b2="1"일 때는 TMR 소자 MTJ2의 데이터값은 "1"이라고 판단된다. 또한, O1b2="0", O3b4="1"일 때는 TMR 소자 MTJ2의 데이터값은 "0"이라고 판단되고, O1b2="0", O3b4="0", O5b6="1"일 때는 TMR 소자 MTJ2의 데이터값은 "1"이라고 판단된다.
도 67은 A/D 컨버터의 출력 신호에 기초하여 TMR 소자 MTJ1의 데이터값을 판정하는 논리 회로의 일례를 나타내고 있다.
TMR 소자 MTJ1의 데이터값은 A/D 컨버터의 모든 출력 신호 O0b1, O1b2, …, O13b14, O14b15에 기초하여 판단된다.
TMR 소자 MTJ1의 데이터값을 판정하는 논리 회로는 인버터 IV9, IV10, IV11, IV12, IV13, IV14, IV15, IV16 및 NOR 게이트 회로 NR7, NR8, NR9, NR10, NR11, NR12, NR13, NR14로 구성된다.
예를 들면, O0b1="1"일 때는 TMR 소자 MTJ1의 데이터값은 "1"이라고 판단된다. 또한, O0b1="0", O1b2="1"일 때는 TMR 소자 MTJ1의 데이터값은 "0"이라고 판단되고, O0b1="0", O1b2="0", O2b3="1"일 때는 TMR 소자 MTJ1의 데이터값은 "1"이라고 판단된다.
또, A/D 컨버터의 출력 신호 O0b1, O1b2, …, O13b14, O14b15의 출력 신호의 패턴은 전부 "1"인 경우, 전부 "0"인 경우, 및, "0"과 "1"이 존재하는 경우의 3가지가 된다.
또한, "0"과 "1"가 존재하는 경우에는, 항상, "0"과 "1"의 경계가 존재하여 그 경계의 일방측의 출력 신호는 전부 "0", 타방측의 출력 신호는 전부 "1"이 된다.
5. 판독 회로 이외의 회로예
판독 회로 이외의 회로예, 즉, 기입 워드선 드라이버/싱커의 회로예, 기입 비트선 드라이버/싱커의 회로예, 판독 워드선 드라이버의 회로예, 및, 컬럼 디코더의 회로예에 대하여 설명한다.
(1) 기입 워드선 드라이버/싱커
도 68은 기입 워드선 드라이버/싱커의 회로예를 나타내고 있다.
본 예에서는, 「2. 셀 어레이 구조」란에서 설명한 바와 같이, 1 로우 내에는 4단으로 적층된 TMR 소자와 3개의 기입 워드선이 존재하는 것을 전제로 한다. 동일 도면에서는 기입 워드선 드라이버/싱커의 1 로우분만을 나타내고 있다.
기입 워드선 드라이버(23A-0)는 P 채널 MOS 트랜지스터 QP15, QP16, QP17 및 NAND 게이트 회로 ND1, ND2, ND3을 포함하고 있다. 기입 워드선 싱커(24-0)는 N 채널 MOS 트랜지스터 QN15, QN16, QN17로 구성된다.
P 채널 MOS 트랜지스터 QP15는 전원 단자와 상단의 기입 워드선 WWL2 사이에 접속된다. NAND 게이트 회로 ND1의 출력 신호는 P 채널 MOS 트랜지스터 QP15의 게이트에 공급된다. N 채널 MOS 트랜지스터 QN15는 상단의 기입 워드선 WWL2와 접지 단자 사이에 접속된다.
NAND 게이트 회로 ND1의 출력 신호가 "0"일 때, 기입 워드선 WWL2에 기입 전류가 흐른다.
P 채널 MOS 트랜지스터 QP16은 전원 단자와 중단의 기입 워드선 WWL1 사이에 접속된다. NAND 게이트 회로 ND2의 출력 신호는 P 채널 MOS 트랜지스터 QP16의 게이트에 공급된다. N 채널 MOS 트랜지스터 QN16은 중단의 기입 워드선 WWL1과 접지 단자 사이에 접속된다.
NAND 게이트 회로 ND2의 출력 신호가 "0"일 때 기입 워드선 WWL1에 기입 전류가 흐른다.
P 채널 MOS 트랜지스터 QP17은 전원 단자와 하단의 기입 워드선 WWL0 사이에 접속된다. NAND 게이트 회로 ND3의 출력 신호는 P 채널 MOS 트랜지스터 QP17의 게이트에 공급된다. N 채널 MOS 트랜지스터 QN17은 하단의 기입 워드선 WWL0과 접지 단자 사이에 접속된다.
NAND 게이트 회로 ND3의 출력 신호가 "0"일 때, 기입 워드선 WWL0에 기입 전류가 흐른다.
NOR 게이트 회로 NR15 및 배타적 OR 게이트 회로 Ex-OR1에는 각각 복수 비트의 로우 어드레스 신호 중의 하위 2 비트가 입력된다. 이 하위 2 비트는 선택된 로우 내의 3개의 기입 워드선 WWLO, WWL1, WWL2 중의 1개를 선택하기 위해 사용된다.
NOR 게이트 회로 NR15의 출력 신호는 NAND 게이트 회로 ND1에 입력되고, 배타적 OR 게이트 회로 Ex-OR1의 출력 신호는 NAND 게이트 회로 ND2에 입력된다.
이러한 기입 워드선 드라이버/싱커에서는 기입 동작 시, 기입 신호 WRITE는 "1"이 된다. 또한, 복수 비트의 로우 어드레스 신호 중, 하위 2 비트를 제외한, 상위 로우 어드레스 신호에 기초하여 복수의 로우 중의 1개가 선택된다. 선택된 로우에서는 상위 로우 어드레스 신호의 모든 비트는 "1"이 된다.
선택된 로우에서는 복수 비트의 로우 어드레스 신호 중, 하위 2 비트 RA0, RA1에 기초하여 기입 워드선 WWL0, WWL1, WWL2에 기입 전류를 흘릴지 여부를 결정한다.
예를 들면, 기입 동작 시, 선택된 로우에서는 RA0="0", RA1="0"으로 하면 NAND 게이트 회로 ND1의 입력 신호는 전부 "1"이 된다. 그 결과, NAND 게이트 회로 ND1의 출력 신호가 "0"이 되고, P 채널 MOS 트랜지스터 QP15가 온 상태가 되어 기입 워드선 WWL2에 기입 전류가 흐른다.
또한, RA0="1", RA1="1"로 되면 NAND 게이트 회로 ND3의 입력 신호는 전부 "1"이 된다. 그 결과, NAND 게이트 회로 ND3의 출력 신호가 "0"이 되고 P 채널 MOS 트랜지스터 QP17이 온 상태가 되어 기입 워드선 WWL0에 기입 전류가 흐른다.
또한, RA0과 RA1이 다른 값(한쪽이 "0"이고, 다른 쪽이 "1")이 되면 NAND 게이트 회로 ND2의 입력 신호는 전부 "1"이 된다. 그 결과, NAND 게이트 회로 ND2의 출력 신호가 "0"이 되고, P 채널 MOS 트랜지스터 QP16이 온 상태가 되어 기입 워드선 WWL1에 기입 전류가 흐른다.
(2) 기입 비트선 드라이버/싱커
도 69는 기입 비트선 드라이버/싱커의 회로예를 나타내고 있다.
본 예에서는, 1 컬럼 내에는 4단으로 적층된 TMR 소자와 2개의 기입 비트선이 존재하는 것을 전제로 한다. 동일 도면에서는 기입 비트선 드라이버/싱커의 1 컬럼분만을 나타내고 있다.
기입 비트선 드라이버/싱커(29A)는 P 채널 MOS 트랜지스터 QP18, QP19, N 채널 MOS 트랜지스터 QN18, QN19, NAND 게이트 회로 ND4, ND5, AND 게이트 회로 AD1, AD2, NOR 게이트 회로 NR16 및 인버터 IV17, IV18로 구성된다.
기입 비트선 드라이버/싱커(31)는 P 채널 MOS 트랜지스터 QP20, QP21, N 채널 MOS 트랜지스터 QN20, QN21, NAND 게이트 회로 ND6, ND7, AND 게이트 회로 AD3, AD4, NOR 게이트 회로 NR17 및 인버터 IV19, IV20으로 구성된다.
P 채널 MOS 트랜지스터 QP18은 전원 단자와 상단의 기입 비트선 BL01 사이에 접속되고, N 채널 MOS 트랜지스터 QN18은 상단의 기입 비트선 BL01과 접지 단자 사이에 접속된다. P 채널 MOS 트랜지스터 QP20은 전원 단자와 상단의 기입 비트선 BL01 사이에 접속되고, N 채널 MOS 트랜지스터 QN20은 상단의 기입 비트선 BL01과 접지 단자 사이에 접속된다.
NAND 게이트 회로 ND4의 출력 신호가 "0", AND 게이트 회로 AD3의 출력 신호가 "1"일 때 기입 비트선 BL01에는 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)로 향하는 기입 전류가 흐른다.
NAND 게이트 회로 ND6의 출력 신호가 "0", AND 게이트 회로 AD1의 출력 신호가 "1"일 때 기입 비트선 BL01에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)로 향하는 기입 전류가 흐른다.
P 채널 MOS 트랜지스터 QP19는 전원 단자와 하단의 기입 비트선 BL00 사이에 접속되고, N 채널 MOS 트랜지스터 QN19는 하단의 기입 비트선 BL00과 접지 단자 사이에 접속된다. P 채널 MOS 트랜지스터 QP21은 전원 단자와 하단의 기입 비트선 BL00 사이에 접속되고, N 채널 MOS 트랜지스터 QN21은 하단의 기입 비트선 BL00과 접지 단자 사이에 접속된다.
NAND 게이트 회로 ND5의 출력 신호가 "0", AND 게이트 회로 AD4의 출력 신호가 "1"일 때 기입 비트선 BL00에는 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)로 향하는 기입 전류가 흐른다.
NAND 게이트 회로 ND7의 출력 신호가 "0", AND 게이트 회로 AD2의 출력 신호가 "1"일 때 기입 비트선 BL00에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)로 향하는 기입 전류가 흐른다.
이러한 기입 비트선 드라이버/싱커에서는 기입 동작 시, 기입 신호 WRITE는 "1"이 된다. 또한, 선택된 컬럼에서는 복수 비트의 컬럼 어드레스 신호의 전 비트가 "1"이 된다.
또한, 본 예에서는, 복수 비트의 로우 어드레스 신호 중의 1비트 RA1을 이용하여 1 컬럼 내의 2개의 기입 비트선 BLO0, BLO1 중의 1개를 선택한다. 예를 들면, RA1이 "1"일 때는 기입 비트선 BL00이 선택되고, RA1이 "0"일 때는 기입 비트선 BL01이 선택된다.
또한, 선택된 컬럼 내의 선택된 기입 비트선에 흘리는 기입 전류의 방향은 기입 데이터 DATA의 값에 따라 결정된다.
예를 들면, 기입 비트선 BL00이 선택되어 있을 때(RA1="1"일 때)는 기입 데이터 DATA가 "1"이고, NAND 게이트 회로 ND5의 출력 신호가 "0"이 되고, AND 게이트 회로 AD4의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선 BL00에 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)로 향하는 기입 전류가 흐른다.
또한, 기입 비트선 BL00이 선택되어 있을 때(RA1="1"일 때)는 기입 데이터 DATA가 "0"이면, NAND 게이트 회로 ND7의 출력 신호가 "0"이 되고 AND 게이트 회로AD2의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선 BL00에 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)로 향하는 기입 전류가 흐른다.
또한, 기입 비트선 BL01이 선택되어 있을 때(RA1="0"일 때)는 기입 데이터 DATA가 "1"이면, NAND 게이트 회로 ND4의 출력 신호가 "0"이 되고, AND 게이트 회로 AD3의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선 BL01에 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)로 향하는 기입 전류가 흐른다.
또한, 기입 비트선 BL01이 선택되어 있을 때(RA1="0"일 때)는 기입 데이터 DATA가 "0"이면, NAND 게이트 회로 ND6의 출력 신호가 "0"이 되고 AND 게이트 회로 AD1의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선 BL01에 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)로 향하는 기입 전류가 흐른다.
또, 도 2 및 도 3에 도시한 바와 같은 디바이스 구조를 채용한 경우, 예를 들면, 기입 비트선 BLj0은 2개의 TMR 소자 MTJ1, MTJ2에 공용된다. 여기서, TMR 소자 MTJ1로부터 보면, 기입 비트선 BLj0은 그 상측에 있고, TMR 소자 MTJ2로부터 보면 기입 비트선 BLj0은 그 아래쪽에 있다.
따라서, 예를 들면, 기입 전류의 방향이 도 1의 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)로 향하는 방향인 경우, 이 기입 전류에 의해 TMR 소자 MTJ1이 받는 자장과 TMR 소자 MTJ2가 받는 자장은 상호 역 방향이 된다.
이와 같이, 1개의 기입 비트선을 2개의 TMR 소자로 공유하는 경우에는 그 기입 비트선에 흘리는 기입 전류의 방향이 동일하더라도 2개의 TMR 소자에 작용하는 자장은 역 방향이 되고, 자화 방향도 상호 반대가 되는 점에 주의할 필요가 있다.
이것은, 예를 들면, 도 2 및 도 3의 디바이스 구조에서의 2개의 TMR 소자 MTJ3, MTJ4에 대해서도 말할 수 있는 것이다.
각 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4에 관하여, 핀층의 자화의 방향을 개별로 설정할 수 있는 경우에는 예를 들면, 기입 비트선 BLj0의 아래쪽에 존재하는 TMR 소자 MTJ1의 핀층의 자화의 방향과, 기입 비트선 BLj0의 상측에 존재하는 TMR 소자 MTJ2의 핀층의 자화의 방향을 상호 역 방향으로 함으로써 상술의 판독 동작 원리 및 판독 회로로 설명한 논리를 그대로 적용할 수 있다.
즉, 핀층의 자화 방향과 기억층의 자화 방향이 동일한 경우를 "1"로 하고, 핀층의 자화 방향과 기억층의 자화 방향이 다른 경우를 "0"으로 할 수 있다.
각 TMR 소자 MTJ1, MTJ2. MTJ3, MTJ4에 관하여 핀층의 자화의 방향이 전부 동일한 경우에는 상술한 판독 동작 원리 및 판독 회로로 설명한 논리를 그대로 적용하려고 하면 기입 동작 또는 판독 동작에 대하여 한층 더 연구가 필요해진다.
예를 들면, 기입 동작 시에, 기입 비트선의 하방의 TMR 소자에 대한 기입과, 기입 비트선의 상방의 TMR 소자에 대한 기입을, 시간을 달리하여 따로따로 행함으로써 핀층의 자화 방향과 기억층의 자화 방향이 동일한 경우를 "1"로 하고, 핀층의 자화 방향과 기억층의 자화 방향이 다른 경우를 "0"으로 할 수 있다.
기입 비트선의 하방의 TMR 소자의 "1"/"0"의 조건(핀층의 자화 방향과 기억층의 자화 방향과의 관계)과, 기입 비트선의 상방의 TMR 소자의 "1"/"0"의 조건이역인 경우에는 판독 동작 시에서의 데이터를 판정하는 논리를 바꿀 필요가 있다.
(3) 판독 워드선 드라이버
도 70은 판독 워드선 드라이버의 회로예를 도시하고 있다.
판독 워드선 드라이버(23B-0)는 AND 게이트 회로 AD5로 구성된다. AND 게이트 회로 AD5에는 판독 신호 READ 및 상위 로우 어드레스 신호가 입력된다.
판독 신호는 판독 동작 시에 "1"이 되는 신호이다. 상위 로우 어드레스 신호는 기입 워드선 드라이버/싱커(도 68)에서의 상위 로우 어드레스 신호와 동일하다. 즉, 복수 비트의 로우 어드레스 신호 중, 컬럼의 선택에 사용하는 상위 로우 어드레스 신호에 기초하여 판독 워드선 RWL0의 전위를 결정한다.
선택된 로우에서는 상위 로우 어드레스 신호의 전 비트는 "1"이 되기 때문에 판독 워드선 RWLO의 전위는 "1"이 된다.
(4) 컬럼 디코더
도 71은 컬럼 디코더의 회로예를 나타내고 있다.
컬럼 디코더(32)는 AND 게이트 회로 AD6으로 구성된다. AND 게이트 회로 AD6에는 판독 신호 READ 및 컬럼 어드레스 신호가 입력된다. 판독 신호는 판독 동작 시에 "1"이 되는 신호이다. 또한, 선택된 컬럼에서는 컬럼 어드레스 신호의 전 비트는 "1"이 되기 때문에 컬럼 선택 신호 CSLj의 전위는 "1"이 된다.
(5) 구조예4, 5의 경우
① 기입 워드선 드라이버/싱커
도 72는 기입 워드선 드라이버/싱커의 회로예를 도시하고 있다.
도 72는 도 68에 대응시켜 기입 워드선 드라이버/싱커의 1 로우분만을 도시하고 있다.
도 68과 도 72를 비교하면 알 수 있는 바와 같이, 구조예4, 5를 채용한 경우에는 기입 워드선 드라이버/싱커가 간략화된다.
구체적으로는 도 68의 경우에는 1 로우 내에는 3개의 기입 워드선 WWLO, WWL1, WWL2를 구동하기 위한 3개의 드라이버/싱커가 필요하지만 도 72의 경우에는 1 로우 내에는 1개의 기입 워드선 WWL0 을 구동하기 위한 1개의 드라이버/싱커를 설치하면 족하다.
기입 워드선 드라이버(23A-0)는 P 채널 MOS 트랜지스터 QP15 및 NAND 게이트 회로 ND1로 구성된다. 기입 워드선 싱커(24-0)는 N 채널 MOS 트랜지스터 QN15로 구성된다.
P 채널 MOS 트랜지스터 QP15는 전원 단자와 기입 워드선 WWL0 사이에 접속된다. NAND 게이트 회로 ND1의 출력 신호는 P 채널 MOS 트랜지스터 QP15의 게이트에 공급된다. N 채널 MOS 트랜지스터 QN15는 기입 워드선 WWL0과 접지 단자 사이에 접속된다.
NAND 게이트 회로 ND1의 출력 신호가 "0"일 때 기입 워드선 WWL0에 기입 전류가 흐른다.
이러한 기입 워드선 드라이버/싱커에서는 기입 동작 시, 기입 신호 WRITE는 "1"이 된다. 또한, 복수 비트의 로우 어드레스 신호에 기초하여 복수의 로우 중의 1개가 선택된다. 선택된 로우에서는 상위 로우 어드레스 신호의 모든 비트는 "1"이 된다. 선택된 로우에서는 기입 워드선에 기입 전류가 흐른다.
② 기입 비트선 드라이버/싱커
도 73은 기입 비트선 드라이버/싱커의 회로예를 나타내고 있다.
도 73은 도 69에 대응시켜 기입 워드선 드라이버/싱커의 1 로우분만을 나타내고 있다.
도 69와 도 73을 비교하면 알 수 있는 바와 같이, 구조예4, 5를 채용한 경우에는 기입 비트선 드라이버/싱커가 간략화된다.
구체적으로는 도 69의 경우에는, 1 컬럼 내에는 2개의 기입 비트선 BLO0, BL01을 구동하기 위한 2개의 드라이버/싱커가 필요하지만, 도 73의 경우에는 1 컬럼 내에는 1개의 기입 비트선 BL01을 구동하기 위한 1개의 드라이버/싱커를 설치하면 족하다.
기입 비트선 드라이버/싱커(31)는 P 채널 MOS 트랜지스터 QP19, QP21, N 채널 MOS 트랜지스터 QN19, QN21, NAND 게이트 회로 ND5, ND7, AND 게이트 회로 AD2, AD4 및 인버터 IV18, IV20으로 구성된다.
P 채널 MOS 트랜지스터 QP19는 전원 단자와 기입 비트선 BL01 사이에 접속되고, N 채널 MOS 트랜지스터 QN19는 기입 비트선 BL0l과 접지 단자 사이에 접속된다. P 채널 MOS 트랜지스터 QP21은 전원 단자와 기입 비트선 BL01 사이에 접속되고, N 채널 MOS 트랜지스터 QN21은 기입 비트선 BL01과 접지 단자 사이에 접속된다.
NAND 게이트 회로 ND5의 출력 신호가 "0", AND 게이트 회로 AD4의 출력 신호가 "1"일 때 기입 비트선 BL01에는 P 채널 MOS 트랜지스터 QP19로부터 N 채널 MOS 트랜지스터 QN21로 향하는 기입 전류가 흐른다.
NAND 게이트 회로 ND7의 출력 신호가 "0", AND 게이트 회로 AD2의 출력 신호가 "1"일 때 기입 비트선 BL01에는 P 채널 MOS 트랜지스터 QP21로부터 N 채널 MOS 트랜지스터 QN19로 향하는 기입 전류가 흐른다.
이러한 기입 비트선 드라이버/싱커에서는 기입 동작 시, 기입 신호 WRITE는 "1"이 된다. 또한, 선택된 컬럼에서는 복수 비트의 컬럼 어드레스 신호의 전 비트가 "1"이 된다.
또한, 선택된 컬럼 내의 선택된 기입 비트선에 흘리는 기입 전류의 방향은 기입 데이터 DATA의 값에 따라 결정된다.
예를 들면, 기입 데이터 DATA가 "1"이면 NAND 게이트 회로 ND5의 출력 신호가 "0"이 되고 AND 게이트 회로 AD4의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선 BL01에 P 채널 MOS 트랜지스터 QP19로부터 N 채널 MOS 트랜지스터 QN21로 향하는 기입 전류가 흐른다.
또한, 기입 데이터 DATA가 "0"이면 NAND 게이트 회로 ND7의 출력 신호가 "0"이 되고 AND 게이트 회로 AD2의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선 BL01에 P 채널 MOS 트랜지스터 QP21로부터 N 채널 MOS 트랜지스터 QN19로 향하는 기입 전류가 흐른다.
6. 각 TMR 소자의 핀층과 기억층의 위치 관계
구조예1∼6과 같이 예를 들면 기입선(기입 워드선 또는 기입 비트선)에 대하여 그 상부와 하부에 각각 TMR 소자를 배치하고, 또한, 그 기입선에 흐르는 기입 전류에 의해 발생하는 자계를 이용하여 그 상부 또는 하부에 있는 TMR 소자에 데이터를 기입하는 경우, 각 TMR 소자의 핀층(고정층)과 기억층(자유층)의 위치 관계나 핀층의 자화의 방향 등에 대하여 검토할 필요가 있다.
왜냐하면, 각 TMR 소자의 핀층과 기억층의 위치 관계나 기입선에 흐르는 전류의 방향 등에 따라 기입 동작 원리 또는 기입 회로의 구성이 변하기 때문이다.
(1) 각 TMR 소자의 핀층과 기억층의 위치 관계
도 74에 도시한 바와 같이, 각 TMR 소자(MTJ 소자)의 핀층과 기억층의 위치 관계(상대 관계)는 사용하는 기입선에 대하여 대칭으로 되어 있는 것이 바람직하다.
예를 들면, 기입선(기입 워드선 또는 기입 비트선)에 대하여 그 상부와 하부에 각각 TMR 소자를 배치하고, 또한, 그 기입선에 흐르는 기입 전류에 의해 발생하는 자계를 이용하여 그 상부 또는 하부에 있는 TMR 소자에 데이터를 기입하는 경우 각 TMR 소자의 핀층과 기억층의 위치 관계는 그 기입선에 대하여 대칭이 되도록 설정한다.
구체적으로는, 기입선의 하부의 TMR 소자의 구조가 기입 배선에 가까운 측에 기억층이 존재하고, 그것에서 먼 측에 핀층이 존재하는 구조인 경우에는 기입선의 상부의 TMR 소자의 구조에 대해서도 기입 배선에 가까운 측에 기억층이 존재하고, 그것에서 먼 측에 핀층이 존재하는 구조가 되도록 한다.
마찬가지로, 기입선의 하부의 TMR 소자의 구조가 기입 배선에 가까운 측에핀층이 존재하고, 그것에서 먼 측에 기억층이 존재하는 구조인 경우에는 기입선의 상부의 TMR 소자의 구조에 대해서도 기입 배선에 가까운 측에 핀층이 존재하고, 그것에서 먼 측에 기억층이 존재하는 구조가 되도록 한다.
또, 이러한 위치 관계는 메모리 셀 어레이 내의 모든 TMR 소자에 대하여 성립하도록 한다. 또한, 메모리 셀 어레이 내의 모든 기입선에 대하여 그 상부에 배치되는 TMR 소자와 그 하부에 배치되는 TMR 소자는 상호 대칭으로 배치되도록 한다.
이러한 위치 관계로 하면 기입선으로부터 기억층까지의 거리는 모든 TMR 소자에서 실질적으로 같아진다. 즉, 기입선에 흐르는 기입 전류에 의해 발생하는 자계의 영향이 모든 TMR 소자에서 동일해지기 때문에 모든 TMR 소자의 기입 특성을 동일하게 할 수 있다.
그런데, 이 경우, 기입선에 대하여 하부(또는 상부)에 배치되는 TMR 소자의 방향과 그 기입선에 대하여 상부(또는 하부)에 배치되는 TMR 소자의 방향은 상호 반대가 된다.
단, 이러한 메모리 셀 어레이 내의 TMR 소자가 전부 동일한 방향을 향하지 않고, 예를 들면, 복수단으로 적층된 TMR 소자에 관하여 각 단마다 TMR 소자의 방향이 다른 것은 하등 본 발명에서 문제가 되지 않는다(여기서 말하는 방향이란 상향 및 하향 2종류만이다. 또한, 상 및 하의 정의로서는 반도체 기판측을 하로 정의한다).
왜냐하면, TMR 소자를 형성할 때 TMR 소자를 구성하는 각 층을 형성하는 순서를 바꾸는 것만으로, 용이하게 TMR 소자의 방향을 바꿀 수 있기 때문이다.
(2) TMR 소자의 핀층의 자화의 방향
기입선(기입 워드선 또는 기입 비트선)에 대하여 그 상부와 하부에 각각 TMR 소자를 배치하고, 또한, 그 기입선에 흐르는 기입 전류에 의해 발생하는 자계를 이용하여 그 상부 또는 하부에 있는 TMR 소자에 데이터를 기입하는 경우 TMR 소자의 핀층의 자화의 방향에 의해 기입 동작 원리나 판독 동작 원리를 바꿀 필요가 있다.
왜냐하면, 기입선에 흐르는 전류의 방향이 일정하더라도 그 상부에 배치되는 TMR 소자에 주어지는 자계의 방향과 그 하부에 배치되는 TMR 소자에 주어지는 자계의 방향은 역 방향을 이루기 때문이다.
① 핀층의 자화의 방향을 개별로 설정하는 경우
핀층의 자화의 방향을 개별로 설정할 수 있는 경우에는 기입선(기입 워드선, 기입 비트선)의 하부에 존재하는 TMR 소자의 핀층의 자화의 방향과, 기입선의 상부에 존재하는 TMR 소자의 핀층의 자화의 방향을 상호 역방향으로 함으로써 통상적으로 판독 동작 원리 및 기입 동작 원리를 적용할 수 있다.
즉, 핀층의 자화 방향과 기억층의 자화 방향이 동일한 경우를 "1"로 하고, 핀층의 자화 방향과 기억층의 자화 방향이 다른 경우를 "0"으로 할 수 있다.
이하, 구체예에 대하여 진술한다.
전제 조건으로서, 도 75 및 도 76에 도시한 바와 같이, TMR 소자 MTJ1, MTJ2의 자화 용이축은 X 방향(기입 워드선이 연장되는 방향)을 향하고, 또한, 기입 비트선 BL00의 하부에 배치되는 TMR 소자 MTJ1의 핀층의 자화의 방향은 좌측, 기입비트선 BL00의 상부에 배치되는 TMR 소자 MTJ2의 핀층의 자화의 방향은 우측인 것으로 한다.
또한, 기입 비트선 BL00에 흐르는 기입 전류의 방향에 의해 기입 데이터가 결정되어 기입 워드선 WWL0, WWL1에는 한 방향으로 향하는 기입 전류만이 흐르는 것으로 한다.
·기입 비트선의 하부의 TMR 소자에 데이터를 기입하는 경우
["1" 기입]
도 75에 도시한 바와 같이, 기입 워드선 WWLO에는 한 방향으로 향하는 기입 전류를 흘리고, 기입 비트선 BL00에는 지면에 빨아 들여지는 방향으로 기입 전류를 흘린다. 기입 비트선 BL00에 흐르는 기입 전류에 의해 발생하는 자계는 기입 비트선 BL00을 중심으로 우회전하는 원을 그리게 된다.
이 경우, 기입 비트선 BL00의 하부의 TMR 소자 MTJ1에는 좌향의 자계가 주어진다. 이 때문에, 기입 비트선 BL00의 하부의 TMR 소자 MTJ1의 자화의 방향은 좌향이 된다.
따라서, 기입 비트선 BL00의 하부의 TMR 소자 MTJ1의 자화의 상태는 평행하게 되어 데이터 "1"이 기입된다.
["0" 기입]
기입 워드선 WWL0에는 한 방향으로 향하는 기입 전류를 흘리고, 기입 비트선 BL00에는 지면으로부터 토출되는 방향으로 기입 전류를 흘린다. 기입 비트선 BL00에 흐르는 기입 전류에 의해 발생하는 자계는 기입 비트선 BL00을 중심으로 좌회전하는 원을 그리게 된다.
이 경우, 기입 비트선 BL00의 하부의 TMR 소자 MTJ1에는 우측 방향의 자계가 주어진다. 이 때문에, 기입 비트선 BL00의 하부의 TMR 소자 MTJ1의 자화의 방향은 우측 방향이 된다.
따라서, 기입 비트선 BL00의 하부의 TMR 소자 MTJ1의 자화의 상태는 반평행하게 되어 데이터 "0"이 기입된다.
·기입 비트선의 상부의 TMR 소자에 데이터를 기입하는 경우
기입 비트선 BL00의 상부의 TMR 소자 MTJ2에 대해서는 TMR 소자 MTJ1에 대한 기입 조건과 동일한 조건으로 동일한 데이터를 기입할 수 있으면 2개의 TMR 소자 MTJ1, MTJ2에 대해서는 동일한 기입 회로(기입 비트선 드라이버/싱커) 및 동일한 판독 회로를 이용하여 기입/판독 동작을 실행할 수 있다.
["1" 기입]
도 76에 도시한 바와 같이, 기입 워드선 WWL1에는 한 방향으로 향하는 기입 전류를 흘리고, 기입 비트선 BL00에는 지면에 빨아들여지는 방향으로 기입 전류를 흘린다.
이 기입 조건은 기입 비트선 BL00의 하부의 TMR 소자 MTJ1 에 대한 "1" 기입의 조건과 동일하다. 이 때, 기입 비트선 BL00에 흐르는 기입 전류에 의해 발생하는 자계는 기입 비트선 BL00을 중심으로 우회전하는 원을 그리게 된다.
이 경우, 기입 비트선 BL00의 상부의 TMR 소자 MTJ2에는 우측 방향의 자계가 주어진다. 이 때문에, 기입 비트선 BL00의 상부의 TMR 소자 MTJ2의 자화의 방향은우측 방향이 된다.
따라서, 기입 비트선 BL00의 상부의 TMR 소자 MTJ2의 자화의 상태는 평행하게 되어 데이터 "1"이 기입된다.
이와 같이, TMR 소자 MTJ, MTJ2의 핀층의 자화의 방향을 다르게 함으로써 TMR 소자 MTJ, MTJ2에는 동일한 기입 조건으로 동일한 데이터를 기입할 수 있다.
["0" 기입]
기입 워드선 WWL1에는 일방향을 향하는 기입 전류를 흘리고, 기입 비트선 BL00에는 지면으로부터 토출되는 방향으로 기입 전류를 흘린다.
이 기입 조건은 기입 비트선 BL00의 하부의 TMR 소자 MTJ1 에 대한 "0" 기입의 조건과 동일하다. 이 때, 기입 비트선 BL00에 흐르는 기입 전류에 의해 발생하는 자계는 기입 비트선 BL00을 중심으로 좌회전하는 원을 그리게 된다.
이 경우, 기입 비트선 BL00의 상부의 TMR 소자 MTJ2에는 좌향의 자계가 주어진다. 이 때문에, 기입 비트선 BL00의 상부의 TMR 소자 MTJ2의 자화의 방향은 좌향이 된다.
따라서, 기입 비트선 BL00의 상부의 TMR 소자 MTJ2의 자화의 상태는 반평행하게 되어 데이터 "0"이 기입된다.
이와 같이, TMR 소자 MTJ, MTJ2의 핀층의 자화의 방향을 다르게 함으로써 TMR 소자 MTJ, MTJ2에는 동일한 기입 조건으로 동일한 데이터를 기입할 수 있다.
② 모든 TMR 소자의 핀층의 자화의 방향이 동일한 경우
모든 TMR 소자의 핀층의 자화의 방향을 동일하게 하는 경우, 예를 들면, 웨이퍼 프로세스를 종료한 후, 모든 TMR 소자의 핀층에 한번에 동일한 방향의 자계를 제공하고, 순간적으로 모든 TMR 소자의 핀층의 자화의 방향을 결정할 수 있다.
특히, 자계를 제공할 때에 웨이퍼의 온도를 상승시킴으로써 모든 TMR 소자의 핀층의 자화의 방향을 용이하게 결정할 수 있다.
그러나, 이 경우, 기입선의 하부에 배치되는 TMR 소자와 그 상부에 배치되는 TMR 소자에 관해서는 동일한 기입 조건으로 동일한 데이터를 기입할 수 없다.
따라서, 대응책으로서는 A. 기입 회로(기입 비트선 드라이버/싱커)의 구성, 즉, 기입 조건을 바꾸지 않고 판독 회로의 구성을 바꾸는 대응책과, B. 기입 회로(기입 비트선 드라이버/싱커)의 구성, 즉, 기입 조건을 바꾸고 판독 회로의 구성을 바꾸지 않는 대응책의 2가지가 있다.
이하, 구체예에 대하여 진술한다.
전제 조건으로서, 도 77 및 도 79에 도시한 바와 같이, TMR 소자 MTJ1, MTJ2의 자화 용이축은 X 방향(기입 워드선이 연장되는 방향)을 향하고, 또한, 기입 비트선 BL00의 하부에 배치되는 TMR 소자 MTJ1의 핀층의 자화의 방향, 및, 기입 비트선 BL00의 상부에 배치되는 TMR 소자 MTJ2의 핀층의 자화의 방향은 모두 좌측인 것으로 한다.
또한, 기입 비트선 BL00에 흐르는 기입 전류의 방향에 의해 기입 데이터가 결정되어, 기입 워드선 WWL0, WWL1에는 한 방향으로 향하는 기입 전류만이 흐르는 것으로 한다.
A. 기입 조건을 바꾸지 않은 경우
·기입 비트선의 하부의 TMR 소자에 데이터를 기입하는 경우
["1" 기입]
도 77에 도시한 바와 같이, 기입 워드선 WWL0에는 한 방향으로 향하는 기입 전류를 흘리고, 기입 비트선 BL00에는 지면에 빨아들여지는 방향으로 기입 전류를 흘린다. 기입 비트선 BL00에 흐르는 기입 전류에 의해 발생하는 자계는 기입 비트선 BL00을 중심으로 우회전하는 원을 그리게 된다.
이 경우, 기입 비트선 BL00의 하부의 TMR 소자 MTJ1에는 좌향의 자계가 주어진다. 이 때문에, 기입 비트선 BL00의 하부의 TMR 소자 MTJ1의 자화의 방향은 좌향이 된다.
따라서, 기입 비트선 BL00의 하부의 TMR 소자 MTJ1의 자화의 상태는 평행하게 되어 데이터 "1"이 기입된다.
["0" 기입]
기입 워드선 WWL0에는 한 방향으로 향하는 기입 전류를 흘리고, 기입 비트선 BL00에는 지면으로부터 토출되는 방향으로 기입 전류를 흘린다. 기입 비트선 BL00에 흐르는 기입 전류에 의해 발생하는 자계는 기입 비트선 BL00을 중심으로 좌회전하는 원을 그리게 된다.
이 경우, 기입 비트선 BL00의 하부의 TMR 소자 MTJ1에는 우측 방향의 자계가 주어진다. 이 때문에, 기입 비트선 BL00의 하부의 TMR 소자 MTJ1의 자화의 방향은 우측 방향이 된다.
따라서, 기입 비트선 BL00의 하부의 TMR 소자 MTJ1의 자화의 상태는 반평행하게 되어 데이터 "0"이 기입된다.
·기입 비트선의 상부의 TMR 소자에 데이터를 기입하는 경우
기입 비트선 BL00의 상부의 TMR 소자 MTJ2에 대해서는 TMR 소자 MTJ1에 대한 기입 조건과 동일한 조건, 즉, 동일한 기입 회로(기입 비트선 드라이버/싱커)를 이용하여 기입 동작을 실행한다.
["1" 기입]
도 78에 도시한 바와 같이, 기입 워드선 WWL1에는 한 방향으로 향하는 기입 전류를 흘리고, 기입 비트선 BL00에는 지면에 빨아들여지는 방향으로 기입 전류를 흘린다.
이 기입 조건은 기입 비트선 BL00의 하부의 TMR 소자 MTJ1 에 대한 "1" 기입의 조건과 동일하다. 이 때, 기입 비트선 BL00에 흐르는 기입 전류에 의해 발생하는 자계는 기입 비트선 BL00을 중심으로 우회전하는 원을 그리게 된다.
이 경우, 기입 비트선 BL00의 상부의 TMR 소자 MTJ2에는 우측 방향의 자계가 주어진다. 이 때문에, 기입 비트선 BL00의 상부의 TMR 소자 MTJ2의 자화의 방향은 우측 방향이 된다.
따라서, 기입 비트선 BL00의 상부의 TMR 소자 MTJ2의 자화의 상태는 반평행, 즉, 데이터 "0"이 기억된 상태가 된다.
여기서, TMR 소자 MTJ2에 대한 기입 데이터는 "1"이었으므로 판독 시에는 TMR 소자 MTJ2에 기억된 "0" 데이터는 "0"이 아니고, "1"로서 판독하지 않으면 안된다.
따라서, 판독 회로의 구성을 다소 변경한다.
기본적으로는, 기입 비트선의 상부에 존재하는 TMR 소자에 대하여 기입 데이터가 반전한 상태에서 기억되기 때문에 기입 비트선의 상부에 존재하는 TMR 소자의 데이터를 판독하기 위한 판독 회로의 출력부(최종단)에 1개의 인버터를 추가하면 된다.
예를 들면, 구조예1∼6에서는 2단째의 TMR 소자 MTJ2와 4단째의 TMR 소자 MTJ4가 기입 비트선의 상부에 배치된다.
따라서, 예를 들면, 소위 일괄 판독 동작 원리를 적용하는 경우에는 도 64 및 도 66의 논리 회로의 출력부에 1개의 인버터를 더 추가하면 된다.
이와 같이, TMR 소자 MTJ, MTJ2의 핀층의 자화의 방향이 동일한 경우에는 기입선의 상부에 배치되는 TMR 소자와 그 하부에 배치되는 TMR 소자 중 어느 한쪽에는 기입 데이터와 역의 데이터가 기억된다.
따라서, 역의 데이터가 기억된 TMR 소자의 데이터를 판독하는 판독 회로의 출력부(최종단)에 1개의 인버터를 추가하면 기입 회로(기입 비트선 드라이버/싱커)의 구성을 바꾸지 않고 기입 동작을 행할 수 있다.
["0" 기입]
기입 워드선 WWL1에는 한 방향으로 향하는 기입 전류를 흘리고, 기입 비트선 BL00에는 지면으로부터 토출되는 방향으로 기입 전류를 흘린다.
이 기입 조건은 기입 비트선 BL00의 하부의 TMR 소자 MTJ1 에 대한 "0" 기입의 조건과 동일하다. 이 때, 기입 비트선 BL00에 흐르는 기입 전류에 의해 발생하는 자계는 기입 비트선 BL00을 중심으로 좌회전하는 원을 그리게 된다.
이 경우, 기입 비트선 BL00의 상부의 TMR 소자 MTJ2에는 좌향의 자계가 주어진다. 이 때문에, 기입 비트선 BL00의 상부의 TMR 소자 MTJ2의 자화의 방향은 좌향이 된다.
따라서, 기입 비트선 BL00의 상부의 TMR 소자 MTJ2의 자화의 상태는 평행, 즉, 데이터 "1"이 기억된 상태가 된다.
여기서, TMR 소자 MTJ2에 대한 기입 데이터는 "0"이었으므로 판독 시에는 TMR 소자 MTJ2에 기억된 "1" 데이터는 "1"이 아니고 "0"으로 판독하지 않으면 안된다.
따라서, 상술한 바와 같이, 기입 비트선의 상부에 존재하는 TMR 소자의 데이터를 판독하기 위한 판독 회로의 출력부(최종단)에 1개의 인버터가 추가되어 있으면 문제 없이 데이터를 판독할 수 있다.
B. 기입 조건을 바꾸는 경우
기입 조건을 바꾸면, 예를 들면, 기입 데이터가 "1"일 때는 TMR 소자 MTJ1, MTJ2의 상태를 모두 평행하게 할 수 있고, 기입 데이터가 "0"일 때는 TMR 소자 MTJ1, MTJ2의 상태를 모두 반평행하게 할 수 있다.
즉, 판독 회로를 변경할 필요는 없다.
·기입 비트선의 하부의 TMR 소자에 데이터를 기입하는 경우
["1" 기입]
도 77에 도시한 바와 같이, 기입 워드선 WWL0에는 한 방향으로 향하는 기입전류를 흘리고, 기입 비트선 BL00에는 지면에 빨아 들여지는 방향으로 기입 전류를 흘린다. 기입 비트선 BL00에 흐르는 기입 전류에 의해 발생하는 자계는 기입 비트선 BL00을 중심으로 우회전하는 원을 그리게 된다.
이 경우, 기입 비트선 BL00의 하부의 TMR 소자 MTJ1에는 좌향의 자계가 주어진다. 이 때문에, 기입 비트선 BL00의 하부의 TMR 소자 MTJ1의 자화의 방향은 좌향이 된다.
따라서, 기입 비트선 BL00의 하부의 TMR 소자 MTJ1의 자화의 상태는 평행하게 되어 데이터 "1"이 기입된다.
["0" 기입]
기입 워드선 WWL0에는 한 방향으로 향하는 기입 전류를 흘리고, 기입 비트선 BL00에는 지면으로부터 토출되는 방향으로 기입 전류를 흘린다. 기입 비트선 BL00에 흐르는 기입 전류에 의해 발생하는 자계는 기입 비트선 BL00을 중심으로 좌회전하는 원을 그리게 된다.
이 경우, 기입 비트선 BL00의 하부의 TMR 소자 MTJ1에는 우측 방향의 자계가 주어진다. 이 때문에, 기입 비트선 BL00의 하부의 TMR 소자 MTJ1의 자화의 방향은 우측 방향이 된다.
따라서, 기입 비트선 BL00의 하부의 TMR 소자 MTJ1의 자화의 상태는 반평행하게 되어 데이터 "0"이 기입된다.
·기입 비트선의 상부의 TMR 소자에 데이터를 기입하는 경우
["1" 기입]
도 79에 도시한 바와 같이, 기입 워드선 WWL1에는 한 방향으로 향하는 기입 전류를 흘리고, 기입 비트선 BL00에는 지면으로부터 토출되는 방향으로 기입 전류를 흘린다.
이 기입 조건은 기입 비트선 BL00의 하부의 TMR 소자 MTJ1 에 대한 "1"- 기입의 조건과는 다르다. 즉, 기입 데이터를 동일하다고 가정한 경우, TMR 소자가 기입선의 상부에 존재하거나 또는 하부에 존재하는 것에 의해 기입선에 흘리는 기입 전류의 방향이 변한다.
또, 이러한 동작을 실현하는 기입 회로(기입 비트선 드라이버/싱커)에 대해서는 후술한다.
이 때, 기입 비트선 BL00에 흐르는 기입 전류에 의해 발생하는 자계는 기입 비트선 BL00을 중심으로 좌회전하는 원을 그리게 된다.
이 경우, 기입 비트선 BL00의 상부의 TMR 소자 MTJ2에는 좌향의 자계가 주어진다. 이 때문에, 기입 비트선 BL00의 상부의 TMR 소자 MTJ2의 자화의 방향은 좌향이 된다.
따라서, 기입 비트선 BL00의 상부의 TMR 소자 MTJ2의 자화의 상태는 평행, 즉, 데이터 "1"이 기억된 상태가 된다.
["O" 기입]
기입 워드선 WWL1에는 한 방향으로 향하는 기입 전류를 흘리고, 기입 비트선 BL00에는 지면에 빨아들여지는 방향으로 기입 전류를 흘린다.
이 기입 조건은 기입 비트선 BL00의 하부의 TMR 소자 MTJ1 에 대한 "0" 기입의 조건과는 다르다. 즉, 기입 데이터를 동일하다고 가정한 경우, TMR 소자가 기입선의 상부에 존재하거나 또는 하부에 존재하거나에 의해 기입선에 흘리는 기입 전류의 방향이 변한다.
이 때, 기입 비트선 BL00에 흐르는 기입 전류에 의해 발생하는 자계는 기입 비트선 BL00을 중심으로 우회전하는 원을 그리게 된다.
이 경우, 기입 비트선 BL00의 상부의 TMR 소자 MTJ2에는 우측 방향의 자계가 주어진다. 이 때문에, 기입 비트선 BL00의 상부의 TMR 소자 MTJ2의 자화의 방향은 우측 방향이 된다.
따라서, 기입 비트선 BL00의 상부의 TMR 소자 MTJ2의 자화의 상태는 반평행, 즉, 데이터 "0"이 기억된 상태가 된다.
③ 모든 TMR 소자의 핀층의 자화의 방향이 동일한 경우의 기입 회로(기입 비트선 드라이버/싱커)의 구성
도 80은 기입 비트선 드라이버/싱커의 회로예를 나타내고 있다.
도 80의 회로는 도 69의 회로의 변형예로 되어 있다. 즉, 도 80의 회로는 도 69에 회로에 새로운 기능, 즉, TMR 소자의 위치 정보에 기초하여 기입 전류의 방향을 바꾸는 기능을 갖게 한 점에 특징을 갖는다.
이 기입 비트선 드라이버/싱커는 구조예1∼6의 자기 랜덤 액세스 메모리의 셀 어레이 구조에 대응하고 있다.
판독 블록을 구성하는 4개의 TMR 소자 MTJ1, MTJ2, MTJ3, MTJ4는 4단으로 적층되고, TMR 소자 MTJ1과 TMR 소자 MTJ2 사이에 기입 비트선 BL00이 배치되고, TMR소자 MTJ3과 TMR 소자 MTJ4 사이에 기입 비트선 BL01이 배치되는 것으로 한다.
TMR 소자 MTJ1, MTJ3은 기입 비트선 BL00, BL01의 하부에 배치되고, TMR 소자 MTJ2, MTJ4는 기입 비트선 BL00, BL01의 상부에 배치된다.
동일 도면에서는 기입 비트선 드라이버/싱커의 1 컬럼분만을 나타내고 있다.
기입 비트선 드라이버/싱커(29A)는 P 채널 MOS 트랜지스터 QP18, QP19, N 채널 MOS 트랜지스터 QN18, QN19, NAND 게이트 회로 ND4, ND5, AND 게이트 회로 AD1, AD2, NOR 게이트 회로 NR16, 인버터 IV17, 배타적 OR 회로 Ex-OR1, Ex-OR2, Ex-OR5 및 배타적 노아 Ex-NR1로 구성된다.
기입 비트선 드라이버/싱커(31)는 P 채널 MOS 트랜지스터 QP20, QP21, N 채널 MOS 트랜지스터 QN20, QN21, NAND 게이트 회로 ND6, ND7, AND 게이트 회로 AD3, AD4, NOR 게이트 회로 NR17, 인버터 IV19, 배타적 OR 회로 Ex-OR3, Ex-OR4, Ex-OR6 및 배타적 NOR 회로 Ex-NR2로 구성된다.
P 채널 MOS 트랜지스터 QP18은 전원 단자와 하단의 기입 비트선 BL00 사이에 접속되고, N 채널 MOS 트랜지스터 QN18은 하단의 기입 비트선 BL00과 접지 단자 사이에 접속된다. P 채널 MOS 트랜지스터 QP20은 전원 단자와 하단의 기입 비트선 BL00 사이에 접속되고, N 채널 MOS 트랜지스터 QN20은 하단의 기입 비트선 BL00과 접지 단자 사이에 접속된다.
NAND 게이트 회로 ND4의 출력 신호가 "0", AND 게이트 회로 AD3의 출력 신호가 "1"일 때, 기입 비트선 BL00에는 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)로 향하는 기입 전류가 흐른다.
NAND 게이트 회로 ND6의 출력 신호가 "0", AND 게이트 회로 AD1의 출력 신호가 "1"일 때, 기입 비트선 BL00에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)로 향하는 기입 전류가 흐른다.
P 채널 MOS 트랜지스터 QP19는 전원 단자와 상단의 기입 비트선 BL01 사이에 접속되고, N 채널 MOS 트랜지스터 QN19는 상단의 기입 비트선 BL01과 접지 단자 사이에 접속된다. P 채널 MOS 트랜지스터 QP21은 전원 단자와 상단의 기입 비트선 BL01 사이에 접속되고, N 채널 MOS 트랜지스터 QN21은 상단의 기입 비트선 BL01과 접지 단자 사이에 접속된다.
NAND 게이트 회로 ND5의 출력 신호가 "0", AND 게이트 회로 AD4의 출력 신호가 "1"일 때, 기입 비트선 BL01에는 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)로 향하는 기입 전류가 흐른다.
NAND 게이트 회로 ND7의 출력 신호가 "0", AND 게이트 회로AD2의 출력 신호가 "1"일 때, 기입 비트선 BL01에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)로 향하는 기입 전류가 흐른다.
이러한 기입 비트선 드라이버/싱커에서는 기입 동작 시, 기입 신호 WRITE는 "1"이 된다. 또한, 선택된 컬럼에서는 복수 비트의 컬럼 어드레스 신호의 전 비트가 "1"이 된다.
또한, 본 예에서는, 복수 비트의 로우 어드레스 신호 중의 1비트 RA1을 이용하여 1 컬럼 내의 2개의 기입 비트선 BLO0, BL01 중의 1개를 선택한다. 예를 들면, RA1이 "0"일 때는 기입 비트선 BL00이 선택되고, RA1이 "1"일 때는 기입 비트선 BL01이 선택된다.
또한, 선택된 컬럼 내의 선택된 기입 비트선에 흘리는 기입 전류의 방향은 기입 데이터 DATA 및 RA0의 값에 따라 결정된다.
여기서, RA0의 값이란 기입 비트선 BL00, BL01의 하부의 TMR 소자 MTJ1, MTJ3을 선택할지, 또는, 기입 비트선 BL00, BL01의 상부의 TMR 소자 MTJ2, MTJ4를 선택할지를 결정하는 신호이다.
·BL00이 선택되어 있을 때
예를 들면, 기입 비트선 BL00이 선택되어 있을 때(RA1="0"일 때) RA0=0이면 기입 비트선 BL00의 하부의 TMR 소자 MTJ1이 선택된다.
이 때, 기입 데이터 DATA가 "1"이면 배타적 OR 회로 Ex-OR1∼Ex-OR4의 출력 신호는 전부 "1"이 된다. 또한, NOR 게이트 회로 NR16, NR17의 출력 신호는 모두 "0"이 된다.
따라서, NAND 게이트 회로 ND4의 출력 신호가 "0"이 되고, AND 게이트 회로 AD3의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선 BL00에는 기입 비트선 드라이버/싱커(29A)에서 기입 비트선 드라이버/싱커(31)로 향하는 기입 전류가 흐른다.
또한, 기입 데이터 DATA가 "0"이면 배타적 OR 회로 Ex-OR1∼Ex-OR4의 출력 신호는 전부 "0"이 된다. 또한, NOR 게이트 회로 NR16, NR17의 출력 신호는 모두 "1"이 된다.
따라서, NAND 게이트 회로 ND6의 출력 신호가 "0"이 되고, AND 게이트 회로 AD1의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선 BL00에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)로 향하는 기입 전류가 흐른다.
또한, 예를 들면, 기입 비트선 BL00이 선택되어 있을 때(RA1="0"일 때), RA0=1이면 기입 비트선 BL00의 상부의 TMR 소자 MTJ2가 선택된다.
이 때, 기입 데이터 DATA가 "1"이면 배타적 OR 회로 Ex-OR1∼Ex-OR4의 출력 신호는 전부 "0"이 된다. 또한, NOR 게이트 회로 NR16, NR17의 출력 신호는 모두 "1"이 된다.
따라서, NAND 게이트 회로 ND6의 출력 신호가 "0"이 되고, AND 게이트 회로 AD1의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선 BL00에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)로 향하는 기입 전류가 흐른다.
또한, 기입 데이터 DATA가 "0"이면, 배타적 OR 회로 Ex-OR1∼Ex-OR4의 출력 신호는 전부 "1"이 된다. 또한, NOR 게이트 회로 NR16, NR17의 출력 신호는 모두 "0"이 된다.
따라서, NAND 게이트 회로 ND4의 출력 신호가 "0"이 되고, AND 게이트 회로 AD3의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선 BL00에는 기입 비트선 드라이버/싱커(29A)에서 기입 비트선 드라이버/싱커(31)로 향하는 기입 전류가 흐른다.
·BL01이 선택되어 있을 때
예를 들면, 기입 비트선 BL01이 선택되어 있을 때(RA1="1"일 때), RA0=0이면 기입 비트선 BL01의 하부의 TMR 소자 MTJ3이 선택된다.
이 때, 기입 데이터 DATA가 "1"이면 배타적 OR 회로 Ex-OR5, Ex-OR6의 출력 신호는 모두 "1"이 된다. 또한, 배타적 NOR 회로 Ex-NR1, Ex-NR2의 출력 신호는 모두 "0"이 된다.
따라서, NAND 게이트 회로 ND5의 출력 신호가 "0"이 되고 AND 게이트 회로 AD4의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선 BL01에는 기입 비트선 드라이버/싱커(29A)에서 기입 비트선 드라이버/싱커(31)로 향하는 기입 전류가 흐른다.
또한, 기입 데이터 DATA가 "0"이면 배타적 OR 회로 Ex-OR5, Ex-OR6의 출력 신호는 모두 "0"이 된다. 또한, 배타적 NOR 회로 Ex-NR1, Ex-NR2의 출력 신호는 모두 "1"이 된다.
따라서, NAND 게이트 회로 ND7의 출력 신호가 "0"이 되고 AND 게이트 회로 AD2의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선 BL01에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)로 향하는 기입 전류가 흐른다.
또한, 예를 들면, 기입 비트선 BL01이 선택되어 있을 때(RA1="1"일 때), RA0=1이면 기입 비트선 BL01의 상부의 TMR 소자 MTJ4가 선택된다.
이 때, 기입 데이터 DATA가 "1"이면 배타적 OR 회로 Ex-OR5, Ex-OR6의 출력 신호는 모두 "0"이 된다. 또한, 배타적 NOR 회로 Ex-NR1, Ex-NR2의 출력 신호는 모두 "1"이 된다.
따라서, NAND 게이트 회로 ND7의 출력 신호가 "0"이 되고 AND 게이트 회로 AD2의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선 BL01에는 기입 비트선 드라이버/싱커(31)로부터 기입 비트선 드라이버/싱커(29A)로 향하는 기입 전류가 흐른다.
또한, 기입 데이터 DATA가 "0"이면 배타적 OR 회로 Ex-OR5, Ex-OR6의 출력 신호는 모두 "1"이 된다. 또한, 배타적 NOR 회로 Ex-NR1, Ex-NR2의 출력 신호는 모두 "0"이 된다.
따라서, NAND 게이트 회로 ND5의 출력 신호가 "0"이 되고 AND 게이트 회로 AD4의 출력 신호가 "1"이 된다. 그 결과, 기입 비트선 BL01에는 기입 비트선 드라이버/싱커(29A)로부터 기입 비트선 드라이버/싱커(31)로 향하는 기입 전류가 흐른다.
7. 제조 방법
본 발명의 자기 랜덤 액세스 메모리의 셀 어레이 구조, 판독 동작 원리, TMR 소자의 구조, 판독 회로를 포함하는 주변 회로, 및, 기입선에 대한 핀층과 기억층의 위치 관계에 대해서는 상술한 바와 같다.
따라서, 마지막으로, 본 발명의 자기 랜덤 액세스 메모리를 실현하기 위한 제조 방법에 대하여 설명한다.
(1) 제조 방법1
이 제조 방법1은 복수의 TMR 소자가 복수단으로 적층되고, 또한, 이들 복수의 TMR 소자가 판독 비트선과 접지 단자 사이에 직렬 접속된 셀 어레이 구조(1 스위치-nMTJ 구조)를 갖는 자기 랜덤 액세스 메모리에 적용된다.
우선, 본 발명의 제조 방법에 의해 완성되는 셀 어레이 구조에 대하여 간단히 설명한다. 그 후, 그 셀 어레이 구조의 제조 방법에 대하여 설명한다.
① 제조 방법1에 관한 셀 어레이 구조
도 81은 1 블록이 직렬 접속된 복수의 TMR 소자로 구성되는 자기 랜덤 액세스 메모리의 셀 어레이 구조의 일례를 나타내고 있다.
이 셀 어레이 구조의 특징은 1 컬럼(Y 방향) 내에 1개의 판독 비트선이 배치되고 그 바로 아래에 직렬 접속된 복수의 TMR 소자가 배치되는 점에 있다. 복수의 TMR 소자는 1개의 판독 블록을 구성하고 있고 판독 비트선과 접지 단자 사이에 접속된다.
반도체 기판의 표면 영역에는 판독 선택 스위치(MOS 트랜지스터) RSW가 배치된다. 판독 선택 스위치 RSW의 소스는 소스선 SL을 경유하여 접지 단자에 접속된다. 소스선 SL은 컬럼 방향에 인접하는 2개의 판독 블록에 공유된다. 소스선 SL은 예를 들면, X 방향(지면에 수직인 방향)으로 일직선으로 연장되어 있다.
판독 선택 스위치(MOS 트랜지스터) RSW의 게이트는 판독 워드선 RWLn으로 되어 있다. 판독 워드선 RWLn은 X 방향으로 연장되어 있다. 판독 선택 스위치 RSW 상에는 각각 4개의 TMR 소자(MTJ(Magnetic Tunnel Junction) 소자)가 적층되어 있다.
TMR 소자의 각각은 하부 전극과 상부 전극 사이에 배치되고, 또한, 컨택트 플러그에 의해 상호 직렬로 접속된다. 가장 하단의 TMR 소자의 하부 전극은 판독 선택 스위치(MOS 트랜지스터) RSW의 드레인에 접속된다. 가장 상단의 TMR 소자의 상부 전극은 컨택트 플러그에 의해 Y 방향으로 연장되는 판독 비트선 BL0에 접속된다.
1 로우 내에는 X 방향으로 연장되는 3개의 기입 워드선 WWLO, WWL1, WWL2가 존재하고, 1 컬럼 내에는 Y 방향으로 연장되는 2개의 기입 비트선 BL00, BL01이 존재한다.
반도체 기판의 상부에서 셀 어레이 구조를 본 경우에 예를 들면, 적층된 복수의 TMR 소자는 상호 오버랩되도록 레이아웃된다. 또한, 3개의 기입 워드선에 대해서도 상호 오버랩되도록 레이아웃된다. 또한, 판독 비트선 및 2개의 기입 비트선에 대해서도 상호 오버랩되도록 레이아웃된다.
복수의 TMR 소자를 직렬 접속하기 위한 컨택트 플러그는 기입 워드선이나 기입 비트선과 오버랩되지 않는 위치에 레이아웃된다. TMR 소자의 상부 전극 및 하부 전극은 컨택트 플러그와 컨택트하기 쉬운 패턴으로 형성된다.
② 제조 방법1의 각 단계
이하, 도 81의 셀 어레이 구조를 실현하기 위한 제조 방법에 대하여 설명한다. 여기서는 구체화된 제조 방법(예를 들면, 듀얼 다마신 프로세스의 채용 등)을 설명하기 때문에 도 81의 셀 어레이 구조에 없는 요소에 대해서도 설명되는 것에 유의한다. 단, 최종적으로 완성하는 셀 어레이 구조의 개략은 도 81의 셀 어레이 구조와 거의 동일해진다.
·소자 분리 단계
우선, 도 82에 도시한 바와 같이, 반도체 기판(51) 내에 STI(Shallow Trench Isolation) 구조의 소자 분리 절연층(52)을 형성한다.
소자 분리 절연층(52)은 예를 들면 이하와 같은 프로세스에 의해 형성할 수 있다.
PEP(Photo Engraving Process)에 의해 반도체 기판(51) 상에 마스크 패턴(질화 실리콘 등)을 형성한다. 이 마스크 패턴을 마스크로 하여 RIE(Reactive Ion Etching)을 이용하여 반도체 기판(51)을 에칭하고, 반도체 기판(51)에 트렌치를 형성한다. 예를 들면, CVD(Chemical Vapor Deposition)법 및 CMP(Chemical Mechanical Polishing)법을 이용하여 이 트렌치 내에 절연층(산화 실리콘 등)을 채운다.
이 후, 필요하면, 예를 들면, 이온 주입법에 의해 반도체 기판 내에, P형 불순물(B, BF2등) 또는 N형 불순물(P, As 등)을 주입하여 P형 웰 영역 또는 N형 웰 영역을 형성한다.
·MOSFET의 형성 단계
다음에, 도 83에 도시한 바와 같이 반도체 기판(51)의 표면 영역에 판독 선택 스위치로서 기능하는 M0S 트랜지스터를 형성한다.
M0S 트랜지스터는 예를 들면 이하와 같은 프로세스에 의해 형성할 수 있다.
소자 분리 절연층(52)에 둘러싸인 소자 영역 내의 채널부에 MOS 트랜지스터의 임계값을 제어하기 위한 불순물을 이온 주입한다. 열 산화법에 의해 소자 영역 내에 게이트 절연막(산화 실리콘 등)(53)을 형성한다. CVD법에 의해 게이트 절연막(53) 상에 게이트 전극 재료(불순물을 포함하는 폴리실리콘 등) 및 캡 절연막(질화 실리콘 등)(55)을 형성한다.
PEP에 의해 캡 절연막(55)을 패터닝한 후 이 캡 절연막(55)을 마스크로 하여 RIE에 의해 게이트 전극 재료 및 게이트 절연막(53)을 가공(에칭)한다. 그 결과, 반도체 기판(51) 상에 X 방향으로 연장되는 게이트 전극(54)이 형성된다.
캡 절연막(55) 및 게이트 전극(54)을 마스크로 하여, 이온 주입법을 이용하여, 반도체 기판(51) 내에, P형 불순물 또는 N형 불순물을 주입한다. 그리고, 반도체 기판 내에, 저농도의 불순물 영역(LDD 영역 또는 엑스텐션 영역)을 형성한다.
CVD법에 의해, 반도체 기판(51) 상의 전체에, 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해, 그 절연막을 에칭하여, 게이트 전극(54) 및 캡 절연막(55)의 측벽에 측벽 절연층(57)을 형성한다. 캡 절연막(55), 게이트 전극(54) 및 측벽 절연층(57)을 마스크로 하여 이온 주입법을 이용하여 반도체 기판(51) 내에 P형 불순물 또는 N형 불순물을 주입한다. 그 결과, 반도체 기판(51) 내에는 소스 영역(56A) 및 드레인 영역(56B)이 형성된다.
이 후, CVD법에 의해 반도체 기판(51) 상의 전체에 MOS 트랜지스터를 완전하게 피복하는 층간 절연막(예를 들면, 산화 실리콘 등)(58)을 형성한다. 또한, CMP 기술을 이용함으로써 층간 절연막(58)의 표면을 평탄화한다.
·컨택트홀의 형성 단계
다음에, 도 84 및 도 85에 도시한 바와 같이, 반도체 기판(51) 상의 층간 절연막(58)에 MOS 트랜지스터의 소스 영역(56A) 및 드레인 영역(56B)에 도달하는 컨택트홀(59)을 형성한다.
컨택트홀(59)은 예를 들면, PEP에 의해, 층간 절연막(58) 상에 레지스트 패턴을 형성하고 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(58)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후 레지스트 패턴은 제거된다.
·배선홈의 형성 단계
다음에, 도 86에 도시한 바와 같이, 반도체 기판(51) 상의 층간 절연막(58)에 배선홈(60)을 형성한다. 본 예에서는, 배선홈(60)은 X 방향으로 연장되어 있기 때문에 Y 방향에 따른 단면에서 본 경우에는 배선홈(60)은 컨택트홀(59)에 오버랩되어 있다. 따라서, 동일 도면에서는 배선홈(60)을 파선으로 나타내고 있다.
배선홈(60)은 예를 들면, PEP에 의해 층간 절연막(58) 상에 레지스트 패턴을 형성하고 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(58)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
·제1 배선층의 형성 단계
다음에, 도 87에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간 절연막(58) 상, 컨택트홀(59)의 내면 상 및 배선홈(60)의 내면 상에 각각 배리어 메탈층(Ti와 TiN의 적층 등)(61)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(61) 상에 컨택트홀(59) 및 배선홈(60)을 완전하게 채우는 금속층(W 등)(62)을 형성한다.
이 후, 도 88에 도시한 바와 같이, 예를 들면, CMP법을 이용하여 금속층(62)을 연마하여 금속층(62)을 컨택트홀(59) 내 및 배선홈(60) 내에만 남긴다. 컨택트홀(59) 내에 잔존한 금속층(62)은 컨택트 플러그가 되고, 배선홈(60) 내에 잔존한금속층(62)은 제1 배선층이 된다. 또한, CVD법에 의해 층간 절연막(58) 상에 층간 절연막(산화 실리콘 등)(63)을 형성한다.
또, 컨택트홀의 형성 단계, 배선홈의 형성 단계 및 제1 배선층의 형성 단계로 이루어지는 단계는 듀얼 다마신 프로세스라고 불린다.
· 배선홈의 형성 단계
다음에, 도 89에 도시한 바와 같이, 층간 절연막(63)에 배선홈(64)을 형성한다. 본 예에서는 배선홈(64)은 기입 워드선을 형성하기 위한 홈으로 되어 있고 X 방향으로 연장되어 있다. 배선홈(64)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)(65)이 형성된다.
배선홈(64)은 예를 들면 PEP에 의해 층간 절연막(63) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(63)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층(65)은 CVD법에 의해 층간 절연막(63) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후 RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제2 배선층의 형성 단계
다음에, 도 90에 도시한 바와 같이, 예를 들면 스퍼터법을 이용하여 층간 절연막(63) 상, 배선홈(64)의 내면 상 및 측벽 절연층(65) 상에 각각 배리어 메탈층(Ta와 TaN의 적층 등)(66)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(66) 상에 배선홈(64)을 완전하게 채우는 금속층(Cu 등)(67)을형성한다.
이 후, 도 91에 도시한 바와 같이, 예를 들면, CMP법을 이용하여 금속층(67)을 연마하여, 금속층(67)을, 배선홈(64) 내에만 남긴다. 배선홈(64) 내에 잔존한 금속층(67)은, 기입 워드선으로서 기능하는 제2 배선층이 된다.
또한, CVD법에 의해, 층간 절연막(63)상에 절연층(질화 실리콘 등)(68)을 형성한다. 또한, CMP법에 의해, 이 절연층(68)을 연마하여 이 절연층(68)을 제2 배선층으로서의 금속층(67) 상에만 잔존시킨다. 또한, 층간 절연막(63) 상에 제2 배선층으로서의 금속층(67)을 완전하게 피복하는 층간 절연막(산화 실리콘 등)(69)을 형성한다.
또, 배선홈의 형성 단계 및 제2 배선층의 형성 단계로 이루어지는 단계는 다마신 프로세스라고 불린다.
·제1 MTJ 소자의 하부 전극의 형성 단계
다음에, 도 92 및 도 93에 도시한 바와 같이, 층간 절연막(69)에 제1 배선층으로서의 금속층(62)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(69) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(63, 69)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면, 스퍼터법을 이용하여, 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층 등)(70)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(70) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(71)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(71)을 연마하여 금속층(71)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(71)은 컨택트 플러그가 된다. 또한, CVD법에 의해 층간 절연막(69) 상에 제1 MTJ 소자의 하부 전극이 되는 금속층(Ta 등)(72)을 형성한다.
·제1 MTJ 소자 및 그 상부 전극의 형성 단계
다음에, 도 94에 도시한 바와 같이, 금속층(72) 상에 제1 MTJ 소자(73)를 형성한다. 제1 MTJ 소자(73)는 터널 배리어 및 이것을 사이에 두고 2개의 강자성층과 반강자성층으로 구성되어, 예를 들면, 도 45에 도시한 바와 같은 구조를 갖고 있다.
CVD법을 이용하여, 제1 MTJ 소자(73)를 완전하게 피복하는 층간 절연막(산화 실리콘 등)(75A)을 형성한다. 또한, 예를 들면, CMP법에 의해 층간 절연막(75A)을 연마하여 층간 절연막(75A)을 제1 MTJ 소자(73) 사이에만 잔존시킨다.
또한, 스퍼터법에 의해 층간 절연막(75A) 상에 제1 MTJ 소자(73)의 상부 전극이 되는 금속층(Ta 등)(74)을 형성한다.
·제1 MTJ 소자의 하부/상부 전극의 패터닝 단계
다음에, 도 95 및 도 96에 도시한 바와 같이, 제1 MTJ 소자(73)의 하부 전극(72) 및 상부 전극(74)을 각각 패터닝한다.
제1 MTJ 소자(73)의 하부/상부 전극(72, 74)의 패터닝은 PEP에 의해 상부 전극(74) 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여 RIE에의해 하부/상부 전극(72, 74)을 에칭함으로써 용이하게 행할 수 있다. 이 후, 레지스트 패턴은 제거된다.
CVD법을 이용하여 제1 MTJ 소자(73)의 상부 전극(74)을 완전하게 피복하는 층간 절연막(75)을 형성한다.
·배선홈의 형성 단계
다음에, 도 97에 도시한 바와 같이, 층간 절연막(75)에 배선홈(75A)을 형성한다. 본 예에서는, 배선홈(75A)은 기입 비트선을 형성하기 위한 홈이 되어 있고 Y 방향으로 연장되어 있다. 배선홈(75A)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)이 형성된다.
배선홈(75A)은 예를 들면, PEP에 의해 층간 절연막(75) 상에 레지스트 패턴을 형성하고 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(75)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층은 CVD법에 의해 층간 절연막(75) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후 RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제3 배선층의 형성 단계
다음에, 도 98에 도시한 바와 같이, 예를 들면 스퍼터법을 이용하여 층간 절연막(75) 상, 배선홈(75A)의 내면 상 및 측벽 절연층 상에 각각 배리어 메탈층(Ta와 TaN의 적층 등)(76)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(76) 상에 배선홈(75A)을 완전하게 채우는 금속층(Cu 등)(77)을 형성한다.
이 후, 도 99에 도시한 바와 같이, 예를 들면, CMP법을 이용하여 금속층(77)을 연마하여 금속층(77)을 배선홈(75A)내에만 남긴다. 배선홈(75A) 내에 잔존한 금속층(77)은 기입 비트선으로서 기능하는 제3 배선층이 된다.
또한, CVD법에 의해 층간 절연막(75) 상에 절연층(질화 실리콘 등)(78)을 형성한다. 또한, CMP법에 의해 이 절연층(78)을 연마하여 이 절연층(78)을 제3 배선층으로서의 금속층(77) 상에만 잔존시킨다. 또한, 층간 절연막(75) 상에 제3 배선층으로서의 금속층(77)을 완전하게 피복하는 층간 절연막(산화 실리콘 등)(79)을 형성한다.
·제2 MTJ 소자의 하부 전극의 형성 단계
다음에, 도 100 및 도 101에 도시한 바와 같이, 층간 절연막(75, 79)에 제1 MTJ 소자의 상부 전극(74)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(79) 상에 레지스트 패턴을 형성하고 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(75, 79)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면, 스퍼터법을 이용하여 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층 등)(80)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(80) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(81)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(81)을 연마하여 금속층(81)을컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(81)은 컨택트 플러그가 된다. 또한, 스퍼터법에 의해 층간 절연막(79) 상에 제2 MTJ 소자의 하부 전극이 되는 금속층(Ta 등)(82)을 형성한다.
·제2 MTJ 소자 및 그 상부 전극의 형성 단계
다음에, 도 102에 도시한 바와 같이, 금속층(82) 상에 제2 MTJ 소자(84)를 형성한다. 제2 MTJ 소자(84)는 터널 배리어 및 이것을 사이에 두고 2개의 강자성층과 반강자성층으로 구성되어, 예를 들면, 도 46에 도시한 바와 같은 구조를 갖고 있다.
CVD법을 이용하여 제2 MTJ 소자(84)를 완전하게 피복하는 층간 절연막(산화 실리콘 등)(83)을 형성한다. 또한, 예를 들면, CMP법에 의해 층간 절연막(83)을 연마하여 층간 절연막(83)을 제2 MTJ 소자(84) 사이에만 잔존시킨다.
또한, 스퍼터법에 의해 층간 절연막(83) 상에 제2 MTJ 소자(84)의 상부 전극이 되는 금속층(Ta 등)(85)을 형성한다.
·제2 MTJ 소자의 하부/상부 전극의 패터닝 단계
다음에, 도 103 및 도 104에 도시한 바와 같이 제2 MTJ 소자(84)의 하부 전극(82) 및 상부 전극(85)을 각각 패터닝한다.
제2 MTJ 소자(84)의 하부/상부 전극(82, 85)의 패터닝은 PEP에 의해 상부 전극(85) 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 하부/상부 전극(82, 85)을 에칭함으로써 용이하게 행할 수 있다. 이 후, 레지스트 패턴은 제거된다.
CVD법을 이용하여 제2 MTJ 소자(84)의 상부 전극(85)을 완전하게 피복하는 층간 절연막(86)을 형성한다.
·배선홈의 형성 단계
다음에, 도 105에 도시한 바와 같이, 층간 절연막(86)에 배선홈(87)을 형성한다. 본 예에서는, 배선홈(87)은 기입 워드선을 형성하기 위한 홈이 되어 있고 X 방향으로 연장되어 있다. 배선홈(87)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)(88)이 형성된다.
배선홈(87)은 예를 들면, PEP에 의해 층간 절연막(86) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(86)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후 레지스트 패턴은 제거된다.
측벽 절연층(88)은 CVD법에 의해 층간 절연막(86) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후 RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제4 배선층의 형성 단계
다음에, 도 106에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간 절연막(86) 상, 배선홈(87)의 내면 상 및 측벽 절연층(88) 상에 각각 배리어 메탈층(Ta와 TaN의 적층 등)(89)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(89) 상에 배선홈(87)을 완전하게 채우는 금속층(Cu 등)(91)을 형성한다.
이 후, 도 107에 도시한 바와 같이, 예를 들면, CMP법을 이용하여금속층(91)을 연마하여 금속층(91)을 배선홈(87) 내에만 남긴다. 배선홈(87) 내에 잔존한 금속층(91)은 기입 워드선으로서 기능하는 제4 배선층이 된다.
또한, CVD법에 의해 층간 절연막(86) 상에 절연층(질화 실리콘 등)(92)을 형성한다. 또한, CMP법에 의해 이 절연층(92)을 연마하여 이 절연층(92)을 제4 배선층으로서의 금속층(91) 상에만 잔존시킨다. 또한, 층간 절연막(86) 상에 제4 배선층으로서의 금속층(91)을 완전하게 피복하는 층간 절연막(산화 실리콘 등)(93)을 형성한다.
·제3 MTJ 소자의 하부 전극의 형성 단계
다음에, 도 108 및 도 109에 도시한 바와 같이, 층간 절연막(86, 93)에 제2 MTJ 소자의 상부 전극(85)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(93) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(86, 93)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면, 스퍼터법을 이용하여 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층 등)(94)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(94) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(95)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(95)을 연마하여 금속층(95)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(95)은 컨택트 플러그가 된다. 또한, 스퍼터법에 의해 층간 절연막(93) 상에 제3 MTJ 소자의 하부 전극이 되는 금속층(Ta 등)(96)을 형성한다.
·제3 MTJ 소자 및 그 상부 전극의 형성 단계
다음에, 도 110에 도시한 바와 같이, 금속층(96) 상에 제3 MTJ 소자(97)를 형성한다. 제3 MTJ 소자(97)는 터널 배리어 및 이것을 사이에 두고 2개의 강자성층과 반강자성층으로 구성되어, 예를 들면, 도 47에 도시한 바와 같은 구조를 갖고 있다.
CVD법을 이용하여 제3 MTJ 소자(97)를 완전하게 피복하는 층간 절연막(산화 실리콘 등)(98)을 형성한다. 또한, 예를 들면, CMP법에 의해, 층간 절연막(98)을 연마하여 층간 절연막(98)을 제3 MTJ 소자(97) 사이에만 잔존시킨다.
또한, 스퍼터법에 의해 층간 절연막(98) 상에 제3 MTJ 소자(97)의 상부 전극이 되는 금속층(Ta 등)(99)을 형성한다.
·제3 MTJ 소자의 하부/상부 전극의 패터닝 단계
다음에, 도 111 및 도 112에 도시한 바와 같이, 제3 MTJ 소자(97)의 하부 전극(96) 및 상부 전극(99)을 각각 패터닝한다.
제3 MTJ 소자(97)의 하부/상부 전극(96, 99)의 패터닝은 PEP에 의해 상부 전극(99) 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 하부/상부 전극(96, 99)을 에칭함으로써 용이하게 행할 수 있다. 이 후, 레지스트 패턴은 제거된다.
CVD법을 이용하여 제3 MTJ 소자(97)의 상부 전극(99)을 완전하게 피복하는 층간 절연막(100)을 형성한다.
·배선홈의 형성 단계
다음에, 도 113에 도시한 바와 같이, 층간 절연막(100)에 배선홈(100A)을 형성한다. 본 예에서는, 배선홈(100A)은 기입 비트선을 형성하기 위한 홈이 되어 있고, Y 방향으로 연장되어 있다. 배선홈(100A)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)이 형성된다.
배선홈(100A)은 예를 들면, PEP에 의해 층간 절연막(100) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(100)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층은 CVD법에 의해 층간 절연막(100) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제5 배선층의 형성 단계
다음에, 도 114에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간 절연막(100) 상, 배선홈(100A)의 내면 상 및 측벽 절연층 상에 각각 배리어 메탈층(Ta와 TaN의 적층 등)(101)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(101) 상에 배선홈(100A)을 완전하게 채우는 금속층(Cu 등)(102)을 형성한다.
이 후, 도 115에 도시한 바와 같이, 예를 들면, CMP법을 이용하여 금속층(102)을 연마하여 금속층(102)을 배선홈(100A) 내에만 남긴다. 배선홈(100A) 내에 잔존한 금속층(102)은 기입 비트선으로서 기능하는 제5 배선층이 된다.
또한, CVD법에 의해, 층간 절연막(100) 상에 절연층(질화 실리콘 등)(103)을 형성한다. 또한, CMP법에 의해 이 절연층(103)을 연마하여 이 절연층(103)을 제5 배선층으로서의 금속층(102) 상에만 잔존시킨다. 또한, 층간 절연막(100) 상에 제5 배선층으로서의 금속층(102)을 완전하게 피복하는 층간 절연막(산화 실리콘 등)(104)을 형성한다.
·제4 MTJ 소자의 하부 전극의 형성 단계
다음에, 도 116 및 도 117에 도시한 바와 같이, 층간 절연막(100, 104)에 제3 MTJ 소자의 상부 전극(99)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(104) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(100, 104)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면, 스퍼터법을 이용하여 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층 등)(105)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(105) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(106)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(106)을 연마하여, 금속층(106)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(106)은 컨택트 플러그가 된다. 또한, 스퍼터법에 의해 층간 절연막(104) 상에 제4 MTJ 소자의 하부 전극이 되는 금속층(Ta 등)(107)을 형성한다.
·제4 MTJ 소자 및 그 상부 전극의 형성 단계
다음에, 도 118에 도시한 바와 같이, 금속층(107) 상에 제4 MTJ 소자(108)를 형성한다. 제4 MTJ 소자(108)는 터널 배리어 및 이것을 사이에 두고 2개의 강자성층과 반강자성층으로 구성되어, 예를 들면, 도 48에 도시한 바와 같은 구조를 갖고 있다.
CVD법을 이용하여 제4 MTJ 소자(108)를 완전하게 피복하는 층간 절연막(산화 실리콘 등)(109)을 형성한다. 또한, 예를 들면, CMP법에 의해, 층간 절연막(109)을 연마하여 층간 절연막(109)을 제4 MTJ 소자(108) 사이에만 잔존시킨다.
또한, 스퍼터법에 의해 층간 절연막(109) 상에 제4 MTJ 소자(108)의 상부 전극이 되는 금속층(Ta 등)(110)을 형성한다.
·제4 MTJ 소자의 하부/상부 전극의 패터닝 단계
다음에, 도 119 및 도 120에 도시한 바와 같이, 제4 MTJ 소자(108)의 하부 전극(107) 및 상부 전극(110)을 각각 패터닝한다.
제4 MTJ 소자(108)의 하부/상부 전극(107, 110)의 패터닝은 PEP에 의해 상부 전극(11O) 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 하부/상부 전극(107, 110)을 에칭함으로써 용이하게 행할 수 있다. 이 후, 레지스트 패턴은 제거된다.
CVD법을 이용하여 제4 MTJ 소자(108)의 상부 전극(110)을 완전하게 피복하는 층간 절연막(111)을 형성한다.
·배선홈의 형성 단계
다음에, 도 121에 도시한 바와 같이, 층간 절연막(111)에 배선홈(112)을 형성한다. 본 예에서는 배선홈(112)은 기입 워드선을 형성하기 위한 홈이 되어 있고 X 방향으로 연장되어 있다. 배선홈(112)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)(113)이 형성된다.
배선홈(112)은 예를 들면, PEP에 의해 층간 절연막(111) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(111)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층(113)은 CVD법에 의해 층간 절연막(111) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후 RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제6 배선층의 형성 단계
다음에, 도 122에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간 절연막(111) 상, 배선홈(112)의 내면 상 및 측벽 절연층(113) 상에 각각 배리어 메탈층(Ta와 TaN의 적층 등)(114)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(114) 상에 배선홈(112)을 완전하게 채우는 금속층(Cu 등)(115)을 형성한다.
이 후, 도 123 및 도 124에 도시한 바와 같이, 예를 들면, CMP법을 이용하여 금속층(115)을 연마하여 금속층(115)을 배선홈(112) 내에만 남긴다. 배선홈(112) 내에 잔존한 금속층(115)은 기입 워드선으로서 기능하는 제6 배선층이 된다.
또한, CVD법에 의해, 층간 절연막(111) 상에 절연층(질화 실리콘 등)(116)을 형성한다. 또한, CMP법에 의해 이 절연층(116)을 연마하여 이 절연층(116)을 제6 배선층으로서의 금속층(115) 상에만 잔존시킨다. 또한, 층간 절연막(111) 상에 제6 배선층으로서의 금속층(115)을 완전하게 피복하는 층간 절연막(산화 실리콘 등)(117)을 형성한다.
·제7 배선층의 형성 단계
다음에, 도 125 및 도 126에 도시한 바와 같이, 층간 절연막(111, 117)에 제4 MTJ 소자의 상부 전극(110)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(117) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(111, 117)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 층간 절연막(117)에 판독 비트선을 형성하기 위한 배선홈을 형성한다.
이 배선홈은 예를 들면, PEP에 의해 층간 절연막(117) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(117)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
이 후, 예를 들면, 스퍼터법을 이용하여 층간 절연막(117) 상, 컨택트홀의 내면 상 및 배선홈의 내면 상에 각각 배리어 메탈층(Ti와 TiN의 적층 등)(118)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(118) 상에 컨택트홀 및 배선홈을 완전하게 채우는 금속층(W 등)(119)을 형성한다.
또한, 예를 들면, CMP법에 의해 금속층(119) 및 배리어 메탈층(117)을 연마하여 이들 금속층(119) 및 배리어 메탈층(117)을 컨택트홀 내 및 배선홈 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(119)은 컨택트 플러그가 된다. 또한, 배선홈 내에 잔존한 금속층(119)은 판독 비트선으로서 기능하는 제7 배선층이 된다.
③ 정리
이 제조 방법1에 따르면, 복수의 TMR 소자가 복수단으로 적층되고, 또한, 이들 복수의 TMR 소자가 판독 비트선과 접지 단자의 사이에 직렬 접속된 셀 어레이 구조(1트라-nMTJ 구조)를 실현할 수 있다.
또, 본 예에서는, 배선층을 형성할 때 다마신 프로세스 및 듀얼 다마신 프로세스를 채용하였지만, 이것 대신에 예를 들면, 배선층의 가공을 에칭에 의해 행하는 프로세스를 채용해도 된다.
(2) 제조 방법2
이 제조 방법2는 복수의 TMR 소자가 복수단으로 적층되고, 또한, 이들 복수의 TMR 소자가 판독 비트선과 접지 단자의 사이에 병렬 접속된 셀 어레이 구조(1 스위치-nMTJ 구조)를 갖는 자기 랜덤 액세스 메모리에 적용된다.
우선, 본 발명의 제조 방법에 의해 완성되는 셀 어레이 구조에 대하여 간단히 설명한다. 그 후, 그 셀 어레이 구조의 제조 방법에 대하여 설명한다.
① 제조 방법2에 관한 셀 어레이 구조
도 127은 1 블록이 병렬 접속된 복수의 TMR 소자로 구성되는 자기 랜덤 액세스 메모리의 셀 어레이 구조의 일례를 나타내고 있다.
이 셀 어레이 구조의 특징은 1 컬럼(Y 방향) 내에 1개의 판독 비트선이 배치되고, 그 바로 아래에 병렬 접속된 복수의 TMR 소자가 배치되는 점에 있다. 복수의 TMR 소자는 1개의 판독 블록을 구성하고 있고 판독 비트선과 접지 단자 사이에 접속된다.
반도체 기판의 표면 영역에는 판독 선택 스위치(MOS 트랜지스터) RSW가 배치된다. 판독 선택 스위치 RSW의 소스는 소스선 SL을 경유하여 접지 단자에 접속된다. 소스선 SL은 컬럼 방향으로 인접하는 2개의 판독 블록으로 공유된다. 소스선 SL은 예를 들면, X 방향(지면에 수직인 방향)으로 일직선으로 연장되어 있다.
판독 선택 스위치(MOS 트랜지스터) RSW의 게이트는 판독 워드선 RWLn으로 되어 있다. 판독 워드선 RWLn은 X 방향으로 연장되어 있다. 판독 선택 스위치 RSW 상에는 각각 4개의 TMR 소자(MTJ(Magnetic Tunnel Junction) 소자)가 적층되어 있다.
TMR 소자의 각각은 하부 전극과 상부 전극의 사이에 배치되고, 또한, 컨택트 플러그에 의해 상호 병렬로 접속된다. 가장 하단의 TMR 소자의 하부 전극은 판독 선택 스위치(MOS 트랜지스터) RSW의 드레인에 접속된다. 가장 상단의 TMR 소자의 상부 전극은 컨택트 플러그에 의해 Y 방향으로 연장되는 판독 비트선 BL0에 접속된다.
1 로우 내에는 X 방향으로 연장되는 3개의 기입 워드선 WWLO, WWL1, WWL2가 존재하고, 1 컬럼 내에는 Y 방향으로 연장되는 2개의 기입 비트선 BL00, BL01이 존재한다.
반도체 기판의 상부에서 셀 어레이 구조를 본 경우에 예를 들면, 적층된 복수의 TMR 소자는 상호 오버랩되도록 레이아웃된다. 또한, 3개의 기입 워드선에 대해서도 상호 오버랩되도록 레이아웃된다. 또한, 판독 비트선 및 2개의 기입 비트선에 대해서도 상호 오버랩되도록 레이아웃된다.
복수의 TMR 소자를 직렬 접속하기 위한 컨택트 플러그는 기입 워드선이나 기입 비트선과 오버랩되지 않는 위치에 레이아웃된다. TMR 소자의 상부 전극 및 하부 전극은 컨택트 플러그와 컨택트하기 쉬운 패턴으로 형성된다.
② 제조 방법2의 각 단계
이하, 도 127의 셀 어레이 구조를 실현하기 위한 제조 방법에 대하여 설명한다. 여기서는, 구체화된 제조 방법(예를 들면, 듀얼 다마신 프로세스의 채용 등)을 설명하기 때문에 도 127의 셀 어레이 구조에 없는 요소에 대해서도 설명되는 것에 유의한다. 단, 최종적으로 완성하는 셀 어레이 구조의 개략은 도 127의 셀 어레이 구조와 거의 동일해진다.
·소자 분리 단계
우선, 도 128에 도시한 바와 같이, 반도체 기판(51) 내에 STI(Shallow Trench Isolation) 구조의 소자 분리 절연층(52)을 형성한다.
소자 분리 절연층(52)은 예를 들면, 이하와 같은 프로세스에 의해 형성할 수 있다.
PEP(Photo Engraving Process)에 의해 반도체 기판(51) 상에 마스크 패턴(질화 실리콘 등)을 형성한다. 이 마스크 패턴을 마스크로 하여 RIE(Reactive IonEtching)을 이용하여 반도체 기판(51)을 에칭하여 반도체 기판(51)에 트렌치를 형성한다. 예를 들면, CVD(Chemical Vapor Deposition)법 및 CMP(Chemical Mechanical Polishing)법을 이용하여 이 트렌치 내에 절연층(산화 실리콘 등)을 채운다.
이 후, 필요하면, 예를 들면, 이온 주입법에 의해 반도체 기판 내에 P형 불순물(B, BF2등) 또는 N형 불순물(P, As 등)을 주입하여 P형 웰 영역 또는 N형 웰 영역을 형성한다.
·MOSFET의 형성 단계
다음에, 도 129에 도시한 바와 같이, 반도체 기판(51)의 표면 영역에 판독 선택 스위치로서 기능하는 M0S 트랜지스터를 형성한다.
M0S 트랜지스터는 예를 들면, 이하와 같은 프로세스에 의해 형성할 수 있다.
소자 분리 절연층(52)에 둘러싸인 소자 영역 내의 채널부에 MOS 트랜지스터의 임계값을 제어하기 위한 불순물을 이온 주입한다. 열 산화법에 의해 소자 영역 내에 게이트 절연막(산화 실리콘 등)(53)을 형성한다. CVD법에 의해 게이트 절연막(53) 상에 게이트 전극 재료(불순물을 포함하는 폴리실리콘 등) 및 캡 절연막(질화 실리콘 등)(55)을 형성한다.
PEP에 의해 캡 절연막(55)을 패터닝한 후, 이 캡 절연막(55)을 마스크로 하여 RIE에 의해 게이트 전극 재료 및 게이트 절연막(53)을 가공(에칭)한다. 그 결과, 반도체 기판(51) 상에 X 방향으로 연장되는 게이트 전극(54)이 형성된다.
캡 절연막(55) 및 게이트 전극(54)을 마스크로 하여 이온 주입법을 이용하여 반도체 기판(51) 내에 P형 불순물 또는 N형 불순물을 주입한다. 그리고, 반도체 기판 내에 저농도의 불순물 영역(LDD 영역 또는 엑스텐션 영역)을 형성한다.
CVD법에 의해 반도체 기판(51) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭하여 게이트 전극(54) 및 캡 절연막(55)의 측벽에 측벽 절연층(57)을 형성한다. 캡 절연막(55), 게이트 전극(54) 및 측벽 절연층(57)을 마스크로 하여 이온 주입법을 이용하여 반도체 기판(51) 내에 P형 불순물 또는 N형 불순물을 주입한다. 그 결과, 반도체 기판(51) 내에는 소스 영역(56A) 및 드레인 영역(56B)이 형성된다. 이 후, CVD법에 의해 반도체 기판(51) 상의 전체에 MOS 트랜지스터를 완전하게 피복하는 층간 절연막(예를 들면, 산화 실리콘 등)(58)을 형성한다. 또한, CMP 기술을 이용함으로써 층간 절연막(58)의 표면을 평탄화한다.
·컨택트홀의 형성 단계
다음에, 도 130 및 도 131에 도시한 바와 같이, 반도체 기판(51) 상의 층간 절연막(58)에 MOS 트랜지스터의 소스 영역(56A) 및 드레인 영역(56B)에 도달하는 컨택트홀(59)을 형성한다.
컨택트홀(59)은 예를 들면, PEP에 의해 층간 절연막(58) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(58)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
·배선홈의 형성 단계
다음에, 도 132에 도시한 바와 같이, 반도체 기판(51) 상의 층간 절연막(58)에 배선홈(60)을 형성한다. 본 예에서는 배선홈(60)은 X 방향으로 연장되어 있기 때문에 Y 방향에 따른 단면에서 본 경우에는 배선홈(60)은 컨택트홀(59)에 오버랩되어 있다. 따라서, 동일 도면에서는 배선홈(60)을 파선으로 나타내고 있다.
배선홈(60)은 예를 들면, PEP에 의해 층간 절연막(58) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(58)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
·제1 배선층의 형성 단계
다음에, 도 133에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간 절연막(58)상, 컨택트홀(59)의 내면 상 및 배선홈(60)의 내면 상에 각각 배리어 메탈층(Ti와 TiN의 적층 등)(61)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(61) 상에 컨택트홀(59) 및 배선홈(60)을 완전하게 채우는 금속층(W 등)(62)을 형성한다.
이 후, 도 134에 도시한 바와 같이, 예를 들면, CMP법을 이용하여 금속층(62)을 연마하여 금속층(62)을 컨택트홀(59) 내 및 배선홈(60) 내에만 남긴다. 컨택트홀(59) 내에 잔존한 금속층(62)은 컨택트 플러그가 되고, 배선홈(60) 내에 잔존한 금속층(62)은 제1 배선층이 된다. 또한, CVD법에 의해 층간 절연막(58) 상에 층간 절연막(산화 실리콘 등)(63)을 형성한다.
또, 컨택트홀의 형성 단계, 배선홈의 형성 단계 및 제1 배선층의 형성 단계로 이루어지는 단계는 듀얼 다마신 프로세스라고 불린다.
·배선홈의 형성 단계
다음에, 도 135에 도시한 바와 같이, 층간 절연막(63)에 배선홈(64)을 형성한다. 본 예에서는 배선홈(64)은 기입 워드선을 형성하기 위한 홈이 되어 있고, X 방향으로 연장되어 있다. 배선홈(64)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)(65)이 형성된다.
배선홈(64)은 예를 들면, PEP에 의해 층간 절연막(63) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(63)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층(65)은 CVD법에 의해 층간 절연막(63) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후 RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제2 배선층의 형성 단계
다음에, 도 136에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간 절연막(63) 상, 배선홈(64)의 내면 상 및 측벽 절연층(65) 상에 각각 배리어 메탈층(Ta와 TaN의 적층 등)(66)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(66) 상에 배선홈(64)을 완전하게 채우는 금속층(Cu 등)(67)을 형성한다.
이 후, 도 137에 도시한 바와 같이, 예를 들면, CMP법을 이용하여 금속층(67)을 연마하여 금속층(67)을 배선홈(64) 내에만 남긴다. 배선홈(64) 내에 잔존한 금속층(67)은 기입 워드선으로서 기능하는 제2 배선층이 된다.
또한, CVD법에 의해 층간 절연막(63) 상에 절연층(질화 실리콘 등)(68)을 형성한다. 또한, CMP법에 의해 이 절연층(68)을 연마하여 이 절연층(68)을 제2 배선층으로서의 금속층(67) 상에만 잔존시킨다. 또한, 층간 절연막(63) 상에 제2 배선층으로서의 금속층(67)을 완전하게 피복하는 층간 절연막(산화 실리콘 등)(69)을 형성한다.
또, 배선홈의 형성 단계 및 제2 배선층의 형성 단계로 이루어지는 단계는 다마신 프로세스라고 불린다.
·제1 MTJ 소자의 하부 전극의 형성 단계
다음에, 도 138 및 도 139에 도시한 바와 같이, 층간 절연막(69)에 제1 배선층으로서의 금속층(62)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(69) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(63, 69)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면, 스퍼터법을 이용하여 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층 등)(70)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(70) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(71)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(71)을 연마하여 금속층(71)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(71)은 컨택트 플러그가 된다. 또한, 스퍼터법에 의해 층간 절연막(69) 상에 제1 MTJ 소자의 하부 전극이 되는 금속층(72)을 형성한다.
· 제1 MTJ 소자 및 그 상부 전극의 형성 단계
다음에, 도 140 및 도 141에 도시한 바와 같이, 금속층(72) 상에 제1 MTJ 소자(73)를 형성한다. 제1 MTJ 소자(73)는 터널 배리어 및 이것을 사이에 두고 2개의 강자성층과 반강자성층으로 구성되어, 예를 들면, 도 45에 도시한 바와 같은 구조를 갖고 있다.
또한, 본 예에서는 제1 MTJ 소자(73)의 측면에 제1 MTJ 소자(73)를 보호하는 보호 절연층(산화 실리콘 등)(73A)을 형성한다. 이 보호 절연층(73A)은 CVD법과 RIE법을 이용하면 제1 MTJ 소자(73)의 측면에 용이하게 형성할 수 있다.
CVD법을 이용하여 제1 MTJ 소자(73)를 완전하게 피복하는 층간 절연막(산화 실리콘 등)(75B)을 형성한다. 또한, 예를 들면, CMP법에 의해 층간 절연막(75B)을 연마하여 층간 절연막(75B)을 제1 MTJ 소자(73)의 사이에만 잔존시킨다.
또한, 도 142에 도시한 바와 같이, 스퍼터법에 의해 층간 절연막(75B) 상에 제1 MTJ 소자(73)의 상부 전극이 되는 금속층(74)을 형성한다. 계속하여, CVD법에 의해 금속층(74) 상에 제1 MTJ 소자(73)를 보호하는 알루미나층(74A)을 형성한다.
이 후, PEP에 의해 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 알루미나층(74A), 금속층(74) 및 층간 절연막(75B)을 패터닝한다. 이 때, 동시에, 제1 MTJ 소자(73)의 하부 전극으로서의 금속층(72)의 표면을 노출시킨다.
다시, 알루미나층(74A)을 형성한 후 RIE에 의해 알루미나층(74A)을 에칭하면 이 알루미나층(74A)은 상부 전극으로서의 금속층(74) 및 제1 MTJ 소자(73)의 상부및 측벽부를 피복하는 형태로 잔존한다.
이 후, CVD법을 이용하여 제1 MTJ 소자(73)를 완전하게 피복하는 층간 절연막(75)을 형성한다.
·배선홈의 형성 단계
다음에, 도 143에 도시한 바와 같이, 예를 들면, 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(75)에 배선홈(75A)을 형성한다. 이 때, 알루미나층(74A)은 에칭 스토퍼로서 기능하기 때문에 배선홈(75A)의 바닥부가 금속층(74) 및 제1 MTJ 소자(73)에 도달하지 않는다.
본 예에서는 배선홈(75A)은 기입 비트선을 형성하기 위한 홈이 되어 있고 Y 방향으로 연장되어 있다. 배선홈(75A)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)이 형성된다.
배선홈(75A)은 예를 들면, PEP에 의해 층간 절연막(75) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(75)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층은 CVD법에 의해 층간 절연막(75) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제3 배선층의 형성 단계
다음에, 도 144에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간 절연막(75) 상, 배선홈(75A)의 내면 상 및 측벽 절연층 상에 각각 배리어메탈층(Ta와 TaN의 적층 등)(76)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(76) 상에 배선홈(75A)을 완전하게 채우는 금속층(Cu 등)(77)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(77)을 연마하여 금속층(77)을 배선홈(75A) 내에만 남긴다. 배선홈(75A) 내에 잔존한 금속층(77)은 기입 비트선으로서 기능하는 제3 배선층이 된다.
또한, CVD법에 의해 층간 절연막(75) 상에 절연층(질화 실리콘 등)(78)을 형성한다. 또한, CMP법에 의해 이 절연층(78)을 연마하여 이 절연층(78)을 제3 배선층으로서의 금속층(77) 상에만 잔존시킨다. 또한, 층간 절연막(75) 상에 제3 배선층으로서의 금속층(77)을 완전하게 피복하는 층간 절연막(산화 실리콘 등)(79)을 형성한다.
·제2 MTJ 소자의 하부 전극의 형성 단계
다음에, 도 145 및 도 146에 도시한 바와 같이, 층간 절연막(75, 79) 및 알루미나층(74A)에 제1 MTJ 소자의 상부 전극(74)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(79) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(75, 79) 및 알루미나층(74A)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면, 스퍼터법을 이용하여 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층 등)(80)을 형성한다. 계속하여, 예를 들면, 스퍼터법에의해 배리어 메탈층(80) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(81)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(81)을 연마하여 금속층(81)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(81)은 컨택트 플러그가 된다. 또한, 스퍼터법에 의해 층간 절연막(79) 상에 제2 MTJ 소자의 하부 전극이 되는 금속층(82)을 형성한다.
·제2 MTJ 소자 및 그 상부 전극의 형성 단계
다음에, 도 147 및 도 148에 도시한 바와 같이, 금속층(82) 상에 제2 MTJ 소자(84)를 형성한다. 제2 MTJ 소자(84)는 터널 배리어 및 이것을 사이에 두고 2개의 강자성층과 반강자성층으로 구성되어 예를 들면, 도 46에 도시한 바와 같은 구조를 갖고 있다.
또한, 본 예에서는, 제2 MTJ 소자(84)의 측면에 제2 MTJ 소자(84)를 보호하는 보호 절연층(산화 실리콘 등)(83A)을 형성한다. 이 보호 절연층(83A)은 CVD법과 RIE법을 이용하면 제2 MTJ 소자(84)의 측면에 용이하게 형성할 수 있다.
이 후, 제2 MTJ 소자(84)의 하부 전극(82)을 패터닝한다. 제2 MTJ 소자(84)의 하부 전극(82)의 패터닝은 PEP에 의해 하부 전극(82) 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 하부 전극(82)을 에칭함으로써 용이하게 행할 수 있다. 이 후, 레지스트 패턴은 제거된다.
다음에, 도 149에 도시한 바와 같이, CVD법에 의해 제2 MTJ 소자(84) 상에 제2 MTJ 소자(84)를 보호하는 알루미나층(83B)을 형성한다. 이 후, RIE에 의해 알루미나층(83B)은 에칭되고, 그 결과, 제2 MTJ 소자(84)의 측벽부에 알루미나층(83B)이 잔존한다.
CVD법을 이용하여 제2 MTJ 소자(84)를 완전하게 피복하는 층간 절연막(산화 실리콘 등)(84B)을 형성한다. 또한, 예를 들면, CMP법에 의해 층간 절연막(84B)을 연마하여 층간 절연막(84B)을 제2 MTJ 소자(84) 사이에만 잔존시킨다.
또한, 층간 절연막(75, 79, 84B)에 제1 MTJ 소자의 하부 전극(72)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(84B) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(75, 79, 84B)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또, 이 에칭 단계에서, 알루미나층(74A, 83B)의 에칭 레이트는 층간 절연막(75, 79, 84B)의 에칭 레이트보다도 충분히 작아지도록 설정되어 있다.
즉, 본 예에 따르면, 컨택트홀의 정합 왜곡이 생겨도 알루미나층(74A, 83B)이 제 1 및 제2 MTJ 소자(73, 84)를 보호하고 있기 때문에 제1 및 제2 MTJ 소자(73, 84)가 에칭된다는 사태가 생기지 않는다.
다음에, 도 150에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층 등)(85A)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(85A) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(85B)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(85B)을 연마하여 금속층(85B)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(85B)은 컨택트 플러그가 된다. 또한, 스퍼터법에 의해 층간 절연막(84B) 상에 제2 MTJ 소자(84)의 상부 전극이 되는 금속층(85)을 형성한다. 계속하여, CVD법에 의해 금속층(85) 상에 제2 MTJ 소자(84)를 보호하는 알루미나층(85C)을 형성한다.
이 후, 도 151에 도시한 바와 같이, PEP에 의해 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 알루미나층(85C) 및 금속층(85)을 패터닝한다. 다시, 알루미나층(85C)을 형성한 후 RIE에 의해 알루미나층(85C)을 에칭하면 이 알루미나층(85C)은 상부 전극으로서의 금속층(85) 및 제2 MTJ 소자(84)의 상부 및 측벽부를 피복하는 형태로 잔존한다.
이 후, CVD법을 이용하여 제2 MTJ 소자(85)를 완전하게 피복하는 층간 절연막(86)을 형성한다.
·배선홈의 형성 단계
다음에, 도 152에 도시한 바와 같이, 예를 들면, 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(86)에 배선홈(87)을 형성한다. 이 때, 알루미나층(85C)은 에칭 스토퍼로서 기능하기 때문에 배선홈(87)의 바닥부가 금속층(85) 및 제2 MTJ 소자(84)에 도달하지 않는다.
본 예에서는, 배선홈(87)은 기입 워드선을 형성하기 위한 홈이 되어 있고 X 방향으로 연장되어 있다. 배선홈(87)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)(88)이 형성된다.
배선홈(87)은 예를 들면, PEP에 의해 층간 절연막(86) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(86)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층(88)은 CVD법에 의해 층간 절연막(86) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제4 배선층의 형성 단계
다음에, 도 153에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간 절연막(86) 상, 배선홈(87)의 내면 상 및 측벽 절연층(88) 상에 각각 배리어 메탈층(Ta와 TaN의 적층 등)(89)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(89) 상에 배선홈(87)을 완전하게 채우는 금속층(Cu 등)(90)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(90)을 연마하여 금속층(90)을 배선홈(87) 내에만 남긴다. 배선홈(87) 내에 잔존한 금속층(90)은 기입 워드선으로서 기능하는 제4 배선층이 된다.
또한, CVD법에 의해 층간 절연막(86) 상에 절연층(질화 실리콘 등)(92)을 형성한다. 또한, CMP법에 의해 이 절연층(92)을 연마하여 이 절연층(92)을 제4 배선층으로서의 금속층(90) 상에만 잔존시킨다. 또한, 층간 절연막(86) 상에 제4 배선층으로서의 금속층(90)을 완전하게 피복하는 층간 절연막(산화 실리콘 등)(93)을 형성한다.
·제3 MTJ 소자의 하부 전극의 형성 단계
다음에, 도 154 및 도 155에 도시한 바와 같이, 층간 절연막(86, 93)에 제2 MTJ 소자(84)의 상부 전극(85)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(93) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(86, 93)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면, 스퍼터법을 이용하여 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층 등)(94)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(94) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(95)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(95)을 연마하여 금속층(95)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(95)은 컨택트 플러그가 된다. 또한, CVD법에 의해 층간 절연막(93) 상에 제3 MTJ 소자의 하부 전극이 되는 금속층(96)을 형성한다.
·제3 MTJ 소자 및 그 상부 전극의 형성 단계
다음에, 도 156 및 도 157에 도시한 바와 같이, 금속층(96) 상에 제3 MTJ 소자(97)를 형성한다. 제3 MTJ 소자(97)는 터널 배리어 및 이것을 사이에 두고 2개의 강자성층과 반강자성층으로 구성되어, 예를 들면, 도 47에 도시한 바와 같은 구조를 갖고 있다.
또한, 본 예에서는 제3 MTJ 소자(97)의 측면에 제3 MTJ 소자(97)를 보호하는보호 절연층(산화 실리콘 등)(97A)을 형성한다. 이 보호 절연층(97A)은 CVD법과 RIE법을 이용하면 제3 MTJ 소자(97)의 측면에 용이하게 형성할 수 있다.
이 후, 제3 MTJ 소자(97)의 하부 전극(96)을 패터닝한다. 제3 MTJ 소자(97)의 하부 전극(96)의 패터닝은 PEP에 의해 하부 전극(96) 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 하부 전극(96)을 에칭함으로써 용이하게 행할 수 있다. 이 후, 레지스트 패턴은 제거된다.
다음에, 도 158에 도시한 바와 같이, CVD법을 이용하여 제3 MTJ 소자(97)를 완전하게 피복하는 층간 절연막(산화 실리콘 등)(98)을 형성한다. 또한, 예를 들면, CMP법에 의해 층간 절연막(98)을 연마하여 층간 절연막(98)을 제3 MTJ 소자(97) 사이에만 잔존시킨다.
이 후, 층간 절연막(86, 93, 98)에 제2 MTJ 소자(84)의 하부 전극(82)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(98) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(86, 93, 98)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
다음에, 도 159에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층 등)(99A)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(99A) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(99B)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(99B)을 연마하여 금속층(99B)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(99B)은 컨택트 플러그가 된다. 또한, CVD법에 의해 층간 절연막(98) 상에 제3 MTJ 소자의 상부 전극이 되는 금속층(99)을 형성한다.
또한, CVD법에 의해, 제3 MTJ 소자(97)의 상부 전극(99) 상에 제3 MTJ 소자(97)를 보호하는 알루미나층(99C)을 형성한다.
다음에, 도 160에 도시한 바와 같이, PEP에 의해 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 알루미나층(99C) 및 금속층(99)을 패터닝한다. 다시, 알루미나층(99C)을 형성한 후, RIE에 의해 알루미나층(99C)을 에칭하면 이 알루미나층(99C)은 상부 전극으로서의 금속층(99) 및 제3 MTJ 소자(97)의 상부 및 측벽부를 피복하는 형태로 잔존한다.
이 후, CVD법을 이용하여 제3 MTJ 소자(97)를 완전하게 피복하는 층간 절연막(100)을 형성한다.
·배선홈의 형성 단계
다음에, 도 161 및 도 162에 도시한 바와 같이, 예를 들면, 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(100)에 Y 방향으로 연장되는 배선홈을 형성한다. 이 때, 알루미나층(99C)은 에칭 스토퍼로서 기능하기 때문에 배선홈의 바닥부가 금속층(99) 및 제3 MTJ 소자(97)에 도달하지 않는다.
본 예에서는, 배선홈은 기입 비트선을 형성하기 위한 홈이 되어 있고 Y 방향으로 연장되어 있다. 배선홈의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)이 형성된다.
배선홈은 예를 들면, PEP에 의해 층간 절연막(1O0) 상에 레지스트 패턴을 형성하고 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(100)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층은 CVD법에 의해 층간 절연막(100) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제5 배선층의 형성 단계
다음에, 도 161 및 도 162에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간 절연막(100) 상, 배선홈의 내면 상 및 측벽 절연층 상에 각각 배리어 메탈층(Ta와 TaN의 적층 등)(101)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(101) 상에 배선홈을 완전하게 채우는 금속층(Cu 등)(102)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(102)을 연마하여 금속층(102)을 배선홈 내에만 남긴다. 배선홈 내에 잔존한 금속층(102)은 기입 비트선으로서 기능하는 제5 배선층이 된다.
또한, CVD법에 의해 층간 절연막(100) 상에 절연층(질화 실리콘 등)(103)을 형성한다. 또한, CMP법에 의해 이 절연층(103)을 연마하여 이 절연층(103)을 제5 배선층으로서의 금속층(102) 상에만 잔존시킨다. 또한, 층간 절연막(100) 상에 제5 배선층으로서의 금속층(102)을 완전하게 피복하는 층간 절연막(산화 실리콘등)(104)을 형성한다.
·제4 MTJ 소자의 하부 전극의 형성 단계
다음에, 도 163 및 도 164에 도시한 바와 같이, 층간 절연막(100, 104) 및 알루미나층(99C)에 제3 MTJ 소자(97)의 상부 전극(99)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(104) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(100, 104) 및 알루미나층(99C)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면, 스퍼터법을 이용하여 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층 등)(80X)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(80X) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(81X)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(81X)을 연마하여 금속층(81X)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(81X)은 컨택트 플러그가 된다. 또한, 스퍼터법에 의해 층간 절연막(104) 상에 제4 MTJ 소자의 하부 전극이 되는 금속층(107)을 형성한다.
·제4 MTJ 소자 및 그 상부 전극의 형성 단계
다음에, 도 163 및 도 164에 도시한 바와 같이, 금속층(107) 상에 제4 MTJ 소자(108)를 형성한다. 제4 MTJ 소자(108)는 터널 배리어 및 이것을 사이에 두고2개의 강자성층과 반강자성층으로 구성되어, 예를 들면, 도 48에 도시한 바와 같은 구조를 갖고 있다.
또한, 본 예에서는, 제4 MTJ 소자(108)의 측면에 제4 MTJ 소자(108)를 보호하는 보호 절연층(산화 실리콘 등)(108A)을 형성한다. 이 보호 절연층(108A)은 CVD법과 RIE법을 이용하면 제4 MTJ 소자(108)의 측면에 용이하게 형성할 수 있다.
이 후, 제4 MTJ 소자(108)의 하부 전극(107)을 패터닝한다. 제4 MTJ 소자(108)의 하부 전극(107)의 패터닝은 PEP에 의해 하부 전극(107) 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 하부 전극(107)을 에칭함으로써 용이하게 행할 수 있다. 이 후, 레지스트 패턴은 제거된다.
다음에, 도 165에 도시한 바와 같이, CVD법에 의해 제4 MTJ 소자(108) 상에 제4 MTJ 소자(108)를 보호하는 알루미나층(108B)을 형성한다. 이 후, RIE에 의해 알루미나층(108B)은 에칭되고, 그 결과, 제4 MTJ 소자(108)의 측벽부에 알루미나층(108B)이 잔존한다.
CVD법을 이용하여 제4 MTJ 소자(108)를 완전하게 피복하는 층간 절연막(산화 실리콘 등)(109)을 형성한다. 또한, 예를 들면, CMP법에 의해 층간 절연막(109)을 연마하여 층간 절연막(109)을 제4 MTJ 소자(108) 사이에만 잔존시킨다.
또한, 층간 절연막(100, 104, 109)에 제3 MTJ 소자(97)의 하부 전극(96)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(109) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(100,104, 109)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또, 이 에칭 단계에서 알루미나층(99C, 108B)의 에칭 레이트는 층간 절연막(100, 104, 109)의 에칭 레이트보다도 충분히 작아지도록 설정되어 있다.
즉, 본 예에 따르면, 컨택트홀의 오정렬이 생기더라도 알루미나층(99C, 108B)이 제3 및 제4 MTJ 소자(97, 108)를 보호하고 있기 때문에 제3 및 제4 MTJ 소자(97, 108)가 에칭된다는 사태가 생기지 않는다.
다음에, 도 166에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층 등)(105)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(105) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(106)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(106)을 연마하여 금속층(106)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(106)은 컨택트 플러그가 된다. 또한, 스퍼터법에 의해 층간 절연막(109) 상에 제4 MTJ 소자(108)의 상부 전극이 되는 금속층(107)을 형성한다. 계속하여, CVD법에 의해 금속층(107) 상에 제4 MTJ 소자(108)를 보호하는 알루미나층(107A)을 형성한다.
다음에, 도 167에 도시한 바와 같이, PEP에 의해 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 알루미나층(107A) 및 금속층(107)을 패터닝한다.
다시, 알루미나층(107A)을 형성한 후, RIE에 의해 알루미나층(107A)을 에칭하면 이 알루미나층(107A)은 상부 전극으로서의 금속층(107) 및 제4 MTJ 소자(108)의 상부 및 측벽부를 피복하는 형태로 잔존한다.
이 후, CVD법을 이용하여 제4 MTJ 소자(108)를 완전하게 피복하는 층간 절연막(111)을 형성한다.
·배선홈의 형성 단계
다음에, 도 168 및 도 169에 도시한 바와 같이, 예를 들면, 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(111)에 X 방향으로 연장되는 배선홈(112)을 형성한다. 이 때, 알루미나층(107A)은 에칭 스토퍼로서 기능하기 때문에 배선홈(112)의 바닥부가 금속층(107) 및 제4 MTJ 소자(108)에 도달하지 않는다.
본 예에서는 배선홈(112)은 기입 워드선을 형성하기 위한 홈이 되어 있고 X 방향으로 연장되어 있다. 배선홈(112)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)(113)이 형성된다.
배선홈(112)은 예를 들면, PEP에 의해 층간 절연막(111) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(111)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층(113)은 CVD법에 의해 층간 절연막(111) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제6 배선층의 형성 단계
다음에, 도 168 및 도 169에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간 절연막(111) 상, 배선홈(112)의 내면 상 및 측벽 절연층(113) 상에 각각 배리어 메탈층(Ta 와 TaN의 적층 등)(114)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(114) 상에 배선홈(112)을 완전하게 채우는 금속층(Cu 등)(115)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(115)을 연마하여 금속층(115)을 배선홈(112) 내에만 남긴다. 배선홈(112) 내에 잔존한 금속층(115)은 기입 워드선으로서 기능하는 제6 배선층이 된다.
또한, CVD법에 의해 층간 절연막(111) 상에 절연층(질화 실리콘 등)(116)을 형성한다. 또한, CMP법에 의해 이 절연층(116)을 연마하여 이 절연층(116)을 제6 배선층으로서의 금속층(115) 상에만 잔존시킨다.
·제7 배선층의 형성 단계
다음에, 도 170 및 도 171에 도시한 바와 같이, 층간 절연막(111) 상에 제6 배선층으로서의 금속층(115)을 완전하게 피복하는 층간 절연막(산화 실리콘 등)(117)을 형성한다. 층간 절연막(111, 117)에 제4 MTJ 소자의 하부 전극(107)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(117) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(111, 117)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 층간 절연막(117)에 판독 비트선을 형성하기 위한 배선홈을 형성한다.
이 배선홈은 예를 들면, PEP에 의해 층간 절연막(117) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(117)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
이 후, 예를 들면, 스퍼터법을 이용하여 층간 절연막(117) 상, 컨택트홀의 내면 상 및 배선홈의 내면 상에 각각 배리어 메탈층(Ti와 TiN의 적층 등)(118)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(118) 상에 컨택트홀 및 배선홈을 완전하게 채우는 금속층(W 등)(119)을 형성한다.
또한, 예를 들면, CMP법에 의해 금속층(119) 및 배리어 메탈층(117)을 연마하여 이들 금속층(119) 및 배리어 메탈층(117)을 컨택트홀 내 및 배선홈 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(119)은 컨택트 플러그가 된다. 또한, 배선홈 내에 잔존한 금속층(119)은 판독 비트선으로서 기능하는 제7 배선층이 된다.
③ 정리
이 제조 방법2에 따르면 복수의 TMR 소자가 복수단으로 적층되고 또한, 이들 복수의 TMR 소자가 판독 비트선과 접지 단자의 사이에 병렬 접속된 셀 어레이 구조(1트라-nMTJ 구조)를 실현할 수 있다.
또, 본 예에서는 배선층을 형성 할 때 다마신 프로세스 및 듀얼 다마신 프로세스를 채용하였지만, 이것 대신에 예를 들면, 배선층의 가공을 에칭에 의해 행하는 프로세스를 채용해도 된다.
(3) 제조 방법3
이 제조 방법3은 복수의 TMR 소자가 복수단으로 적층되고, 또한, 이들 복수의 TMR 소자가 판독 비트선과 접지 단자의 사이에 직병렬 접속된 셀 어레이 구조(1 스위치-nMTJ 구조)를 갖는 자기 랜덤 액세스 메모리에 적용된다.
우선, 본 발명의 제조 방법에 의해 완성되는 셀 어레이 구조에 대하여 간단히 설명한다. 그 후, 그 셀 어레이 구조의 제조 방법에 대하여 설명한다.
① 제조 방법3에 관한 셀 어레이 구조
도 172는 1 블록이 직병렬 접속된 복수의 TMR 소자로 구성되는 자기 랜덤 액세스 메모리의 셀 어레이 구조의 일례를 도시하고 있다.
이 셀 어레이 구조의 특징은 1 컬럼(Y 방향) 내에 1개의 판독 비트선이 배치되고, 그 바로 아래에 직병렬 접속된 복수의 TMR 소자가 배치되는 점에 있다. 복수의 TMR 소자는 1개의 판독 블록을 구성하고 있고, 판독 비트선과 접지 단자 사이에 접속된다.
반도체 기판의 표면 영역에는 판독 선택 스위치(MOS 트랜지스터) RSW가 배치된다. 판독 선택 스위치 RSW의 소스는 소스선 SL을 경유하여 접지 단자에 접속된다. 소스선 SL은 컬럼 방향으로 인접하는 2개의 판독 블록으로 공유된다. 소스선 SL은 예를 들면, X 방향(지면에 수직인 방향)으로 일직선으로 연장되어 있다.
판독 선택 스위치(MOS 트랜지스터) RSW의 게이트는 판독 워드선 RWLn으로 되어 있다. 판독 워드선 RWLn은 X 방향으로 연장되어 있다. 판독 선택 스위치 RSW 상에는 각각 4개의 TMR 소자(MTJ(Magnetic Tunnel Junction) 소자)가 적층되어 있다.
TMR 소자의 각각은 하부 전극과 상부 전극의 사이에 배치되고, 또한, 컨택트플러그에 의해 상호 직병렬로 접속된다. 가장 하단의 TMR 소자의 하부 전극은 판독 선택 스위치(MOS 트랜지스터) RSW의 드레인에 접속된다. 가장 상단의 TMR 소자의 상부 전극은 컨택트 플러그에 의해 Y 방향으로 연장되는 판독 비트선 BL0에 접속된다.
1 로우 내에는 X 방향으로 연장되는 3개의 기입 워드선 WWL0, WWL1, WWL2가 존재하고, 1 컬럼 내에는 Y 방향으로 연장되는 2개의 기입 비트선 BL00, BL01이 존재한다.
반도체 기판의 상부에서 셀 어레이 구조를 본 경우에 예를 들면, 적층된 복수의 TMR 소자는 상호 오버랩되도록 레이아웃된다. 또한, 3개의 기입 워드선에 대해서도 상호 오버랩되도록 레이아웃된다. 또한, 판독 비트선 및 2개의 기입 비트선에 대해서도 상호 오버랩되도록 레이아웃된다.
복수의 TMR 소자를 직렬 접속하기 위한 컨택트 플러그는 기입 워드선이나 기입 비트선과 오버랩되지 않는 위치에 레이아웃된다. TMR 소자의 상부 전극 및 하부 전극은 컨택트 플러그와 컨택트하기 쉬운 패턴으로 형성된다.
② 제조 방법3의 각 단계
이하, 도 172의 셀 어레이 구조를 실현하기 위한 제조 방법에 대하여 설명한다. 여기서는, 구체화된 제조 방법(예를 들면, 듀얼 다마신 프로세스의 채용 등)을 설명하기 때문에, 도 172의 셀 어레이 구조에 없는 요소에 대해서도 설명되는 것에 유의한다. 단, 최종적으로 완성하는 셀 어레이 구조의 개략은 도 172의 셀 어레이 구조와 거의 동일해진다.
·소자 분리 단계
우선, 도 173에 도시한 바와 같이, 반도체 기판(51) 내에 STI(Shallow Trench Isolation) 구조의 소자 분리 절연층(52)을 형성한다.
소자 분리 절연층(52)은 예를 들면, 이하와 같은 프로세스에 의해 형성할 수 있다.
PEP(Photo Engraving Process)에 의해 반도체 기판(51) 상에 마스크 패턴(질화 실리콘 등)을 형성한다. 이 마스크 패턴을 마스크로 하여 RIE(Reactive Ion Etching)을 이용하여 반도체 기판(51)을 에칭하여 반도체 기판(51)에 트렌치를 형성한다. 예를 들면, CVD(Chemical Vapor Deposition)법 및 CMP(Chemical Mechanical Polishing)법을 이용하여 이 트렌치 내에 절연층(산화 실리콘 등)을 채운다.
이 후, 필요하면 예를 들면, 이온 주입법에 의해 반도체 기판 내에 P형 불순물(B, BF2등) 또는 N형 불순물(P, As 등)을 주입하여 P형 웰 영역 또는 N형 웰 영역을 형성한다.
·MOSFET의 형성 단계
다음에, 도 174에 도시한 바와 같이, 반도체 기판(51)의 표면 영역에, 판독 선택 스위치로서 기능하는 M0S 트랜지스터를 형성한다.
M0S 트랜지스터는 예를 들면, 이하와 같은 프로세스에 의해 형성할 수 있다.
소자 분리 절연층(52)으로 둘러싸인 소자 영역 내의 채널부에 MOS 트랜지스터의 임계값을 제어하기 위한 불순물을 이온 주입한다. 열 산화법에 의해 소자 영역 내에 게이트 절연막(산화 실리콘 등)(53)을 형성한다. CVD법에 의해 게이트 절연막(53) 상에 게이트 전극 재료(불순물을 포함하는 폴리실리콘 등) 및 캡 절연막(질화 실리콘 등)(55)을 형성한다.
PEP에 의해 캡 절연막(55)을 패터닝한 후, 이 캡 절연막(55)을 마스크로 하여 RIE에 의해 게이트 전극 재료 및 게이트 절연막(53)을 가공(에칭)한다. 그 결과, 반도체 기판(51) 상에 X 방향으로 연장되는 게이트 전극(54)이 형성된다.
캡 절연막(55) 및 게이트 전극(54)을 마스크로 하여 이온 주입법을 이용하여 반도체 기판(51) 내에 P형 불순물 또는 N형 불순물을 주입한다. 그리고, 반도체 기판 내에 저농도의 불순물 영역(LDD 영역 또는 엑스텐션 영역)을 형성한다.
CVD법에 의해 반도체 기판(51) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭하여 게이트 전극(54) 및 캡 절연막(55)의 측벽에 측벽 절연층(57)을 형성한다. 캡 절연막(55), 게이트 전극(54) 및 측벽 절연층(57)을 마스크로 하여 이온 주입법을 이용하여 반도체 기판(51) 내에 P형 불순물 또는 N형 불순물을 주입한다. 그 결과, 반도체 기판(51) 내에는 소스 영역(56A) 및 드레인 영역(56B)이 형성된다.
이 후, CVD법에 의해 반도체 기판(51) 상의 전체에 MOS 트랜지스터를 완전하게 피복하는 층간 절연막(예를 들면, 산화 실리콘 등)(58)을 형성한다. 또한, CMP 기술을 이용함으로써 층간 절연막(58)의 표면을 평탄화한다.
·컨택트홀의 형성 단계
다음에, 도 175 및 도 176에 도시한 바와 같이, 반도체 기판(51) 상의 층간 절연막(58)에 MOS 트랜지스터의 소스 영역(56A) 및 드레인 영역(56B)에 도달하는 컨택트홀(59)을 형성한다.
컨택트홀(59)은 예를 들면, PEP에 의해 층간 절연막(58) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(58)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
·배선홈의 형성 단계
다음에, 도 177에 도시한 바와 같이, 반도체 기판(51) 상의 층간 절연막(58)에 배선홈(60)을 형성한다. 본 예에서는, 배선홈(60)은 X 방향으로 연장되어 있기 때문에 Y 방향에 따른 단면에서 본 경우에는 배선홈(60)은 컨택트홀(59)에 오버랩되어 있다. 따라서, 동일 도면에서는 배선홈(60)을 파선으로 나타내고 있다.
배선홈(60)은 예를 들면, PEP에 의해 층간 절연막(58) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(58)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
·제1 배선층의 형성 단계
다음에, 도 178에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간 절연막(58) 상, 컨택트홀(59)의 내면 상 및 배선홈(60)의 내면 상에 각각 배리어 메탈층(Ti와 TiN의 적층 등)(61)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(61) 상에 컨택트홀(59) 및 배선홈(60)을 완전하게 채우는 금속층(W 등)(62)을 형성한다.
이 후, 도 179에 도시한 바와 같이, 예를 들면, CMP법을 이용하여 금속층(62)을 연마하여 금속층(62)을 컨택트홀(59)내 및 배선홈(60) 내에만 남긴다. 컨택트홀(59) 내에 잔존한 금속층(62)은 컨택트 플러그가 되고, 배선홈(60) 내에 잔존한 금속층(62)은 제1 배선층이 된다. 또한, CVD법에 의해 층간 절연막(58) 상에 층간 절연막(산화 실리콘 등)(63)을 형성한다.
또, 컨택트홀의 형성 단계, 배선홈의 형성 단계 및 제1 배선층의 형성 단계로 이루어지는 단계는 듀얼 다마신 프로세스라고 불린다.
·배선홈의 형성 단계
다음에, 도 180에 도시한 바와 같이, 층간 절연막(63)에 배선홈(64)을 형성한다. 본 예에서는, 배선홈(64)은 기입 워드선을 형성하기 위한 홈이 되어 있고 X 방향으로 연장되어 있다. 배선홈(64)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)(65)이 형성된다.
배선홈(64)은 예를 들면, PEP에 의해 층간 절연막(63) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(63)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층(65)은 CVD법에 의해 층간 절연막(63) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제2 배선층의 형성 단계
다음에, 도 181에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간절연막(63) 상, 배선홈(64)의 내면 상 및 측벽 절연층(65) 상에 각각 배리어 메탈층(Ta와 TaN의 적층 등)(66)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(66) 상에 배선홈(64)을 완전하게 채우는 금속층(Cu 등)(67)을 형성한다.
이 후, 도 182에 도시한 바와 같이, 예를 들면, CMP법을 이용하여 금속층(67)을 연마하여 금속층(67)을 배선홈(64) 내에만 남긴다. 배선홈(64) 내에 잔존한 금속층(67)은 기입 워드선으로서 기능하는 제2 배선층이 된다.
또한, CVD법에 의해 층간 절연막(63) 상에 절연층(질화 실리콘 등)(68)을 형성한다. 또한, CMP법에 의해 이 절연층(68)을 연마하여 이 절연층(68)을 제2 배선층으로서의 금속층(67) 상에만 잔존시킨다. 또한, 층간 절연막(63) 상에 제2 배선층으로서의 금속층(67)을 완전하게 피복하는 층간 절연막(산화 실리콘 등)(69)을 형성한다.
또, 배선홈의 형성 단계 및 제2 배선층의 형성 단계로 이루어지는 단계는 다마신 프로세스라고 불린다.
·제1 MTJ 소자의 하부 전극의 형성 단계
다음에, 도 183 및 도 184에 도시한 바와 같이, 층간 절연막(69)에 제1 배선층으로서의 금속층(62)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(69) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(63, 69)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면, 스퍼터법을 이용하여 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층 등)(70)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(70) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(71)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(71)을 연마하여 금속층(71)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(71)은 컨택트 플러그가 된다. 또한, 스퍼터법에 의해 층간 절연막(69) 상에 제1 MTJ 소자의 하부 전극이 되는 금속층(72)을 형성한다.
·제1 MTJ 소자 및 그 상부 전극의 형성 단계
다음에, 도 185 및 도 186에 도시한 바와 같이, 금속층(72) 상에 제1 MTJ 소자(73)를 형성한다. 제1 MTJ 소자(73)는 터널 배리어 및 이것을 사이에 두고 2개의 강자성층과 반강자성층으로 구성되어, 예를 들면, 도 45에 도시한 바와 같은 구조를 갖고 있다.
또한, 본 예에서는, 제1 MTJ 소자(73)의 측면에 제1 MTJ 소자(73)를 보호하는 보호 절연층(산화 실리콘 등)(73A)을 형성한다. 이 보호 절연층(73A)은 CVD법과 RIE법을 이용하면 제1 MTJ 소자(73)의 측면에 용이하게 형성할 수 있다.
CVD법을 이용하여 제1 MTJ 소자(73)를 완전하게 피복하는 층간 절연막(산화 실리콘 등)(75B)을 형성한다. 또한, 예를 들면, CMP법에 의해 층간 절연막(75B)을 연마하여 층간 절연막(75B)을 제1 MTJ 소자(73) 사이에만 잔존시킨다.
또한, 도 187에 도시한 바와 같이, 스퍼터법에 의해 층간 절연막(75B) 상에제1 MTJ 소자(73)의 상부 전극이 되는 금속층(74)을 형성한다. 계속하여, CVD법에 의해 금속층(74) 상에 제1 MTJ 소자(73)를 보호하는 알루미나층(74A)을 형성한다.
이 후, PEP에 의해 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 알루미나층(74A), 금속층(74) 및 층간 절연막(75B)을 패터닝한다. 이 때, 동시에, 제1 MTJ 소자(73)의 하부 전극으로서의 금속층(72)의 표면을 노출시킨다.
다시, 알루미나층(74A)을 형성한 후, RIE에 의해 알루미나층(74A)을 에칭하면, 이 알루미나층(74A)은 상부 전극으로서의 금속층(74) 및 제1 MTJ 소자(73)의 상부 및 측벽부를 피복하는 형태로 잔존한다.
이 후, CVD법을 이용하여 제1 MTJ 소자(73)를 완전하게 피복하는 층간 절연막(75)을 형성한다.
·배선홈의 형성 단계
다음에, 도 188에 도시한 바와 같이, 예를 들면, 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(75)에 배선홈(75A)을 형성한다. 이 때, 알루미나층(74A)은 에칭 스토퍼로서 기능하기 때문에 배선홈(75A)의 바닥부가 금속층(74) 및 제1 MTJ 소자(73)에 도달하지 않는다.
본 예에서는 배선홈(75A)은 기입 비트선을 형성하기 위한 홈이 되어 있고 Y 방향으로 연장되어 있다. 배선홈(75A)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)이 형성된다.
배선홈(75A)은 예를 들면, PEP에 의해 층간 절연막(75) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(75)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층은 CVD법에 의해 층간 절연막(75) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제3 배선층의 형성 단계
다음에, 도 189에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간 절연막(75) 상, 배선홈(75A)의 내면 상 및 측벽 절연층 상에 각각 배리어 메탈층(Ta와 TaN의 적층 등)(76)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(76) 상에 배선홈(75A)을 완전하게 채우는 금속층(Cu 등)(77)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(77)을 연마하여 금속층(77)을 배선홈(75A) 내에만 남긴다. 배선홈(75A) 내에 잔존한 금속층(77)은 기입 비트선으로서 기능하는 제3 배선층이 된다.
또한, CVD법에 의해 층간 절연막(75) 상에 절연층(질화 실리콘 등)(78)을 형성한다. 또한, CMP법에 의해 이 절연층(78)을 연마하여 이 절연층(78)을 제3 배선층으로서의 금속층(77) 상에만 잔존시킨다. 또한, 층간 절연막(75) 상에 제3 배선층으로서의 금속층(77)을 완전하게 피복하는 층간 절연막(산화 실리콘 등)(79)을 형성한다.
·제2 MTJ 소자의 하부 전극의 형성 단계
다음에, 도 190 및 도 191에 도시한 바와 같이, 층간 절연막(75, 79) 및 알루미나층(74A)에 제1 MTJ 소자의 상부 전극(74)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(79) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(75, 79) 및 알루미나층(74A)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면, 스퍼터법을 이용하여 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층 등)(80)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(80) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(81)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(81)을 연마하여 금속층(81)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(81)은 컨택트 플러그가 된다. 또한, 스퍼터법에 의해 층간 절연막(79) 상에 제2 MTJ 소자의 하부 전극이 되는 금속층(82)을 형성한다.
·제2 MTJ 소자 및 그 상부 전극의 형성 단계
다음에, 도 192 및 도 193에 도시한 바와 같이, 금속층(82) 상에 제2 MTJ 소자(84)를 형성한다. 제2 MTJ 소자(84)는 터널 배리어 및 이것을 사이에 두고 2개의 강자성층과 반강자성층으로 구성되어, 예를 들면, 도 46에 도시한 바와 같은 구조를 갖고 있다.
또한, 본 예에서는, 제2 MTJ 소자(84)의 측면에 제2 MTJ 소자(84)를 보호하는 보호 절연층(산화 실리콘 등)(83A)을 형성한다. 이 보호 절연층(83A)은 CVD법과 RIE법을 이용하면 제2 MTJ 소자(84)의 측면에 용이하게 형성할 수 있다.
이 후, 제2 MTJ 소자(84)의 하부 전극(82)을 패터닝한다. 제2 MTJ 소자(84)의 하부 전극(82)의 패터닝은 PEP에 의해 하부 전극(82) 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 하부 전극(82)을 에칭함으로써 용이하게 행할 수 있다. 이 후, 레지스트 패턴은 제거된다.
다음에, 도 194에 도시한 바와 같이, CVD법에 의해 제2 MTJ 소자(84) 상에 제2 MTJ 소자(84)를 보호하는 알루미나층(83B)을 형성한다. 이 후, RIE에 의해 알루미나층(83B)은 에칭되고, 그 결과, 제2 MTJ 소자(84)의 측벽부에 알루미나층(83B)이 잔존한다.
CVD법을 이용하여 제2 MTJ 소자(84)를 완전하게 피복하는 층간 절연막(산화 실리콘 등)(84B)을 형성한다. 또한, 예를 들면, CMP법에 의해 층간 절연막(84B)을 연마하여 층간 절연막(84B)을 제2 MTJ 소자(84) 사이에만 잔존시킨다.
또한, 층간 절연막(75, 79, 84B)에 제1 MTJ 소자의 하부 전극(72)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(84B) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(75, 79, 84B)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또, 이 에칭 단계에서 알루미나층(74A, 83B)의 에칭 레이트는 층간 절연막(75, 79, 84B)의 에칭 레이트보다도 충분히 작아지도록 설정되어 있다.
즉, 본 예에 따르면, 컨택트홀의 오정렬이 생기더라도 알루미나층(74A, 83B)이 제1 및 제2 MTJ 소자(73, 84)를 보호하고 있기 때문에 제1 및 제2 MTJ 소자(73, 84)가 에칭된다는 사태가 생기지 않는다.
다음에, 도 195에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층 등)(85A)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(85A) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(85B)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(85B)을 연마하여 금속층(85B)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(85B)은 컨택트 플러그가 된다. 또한, 스퍼터법에 의해 층간 절연막(84B) 상에 제2 MTJ 소자(84)의 상부 전극이 되는 금속층(85)을 형성한다. 계속하여, CVD법에 의해 금속층(85) 상에 제2 MTJ 소자(84)를 보호하는 알루미나층(85C)을 형성한다.
이 후, 도 196에 도시한 바와 같이, PEP에 의해 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 알루미나층(85C) 및 금속층(85)을 패터닝한다. 다시, 알루미나층(85C)을 형성한 후, RIE에 의해 알루미나층(85C)을 에칭하면 이 알루미나층(85C)은 상부 전극으로서의 금속층(85) 및 제2 MTJ 소자(84)의 상부 및 측벽부를 피복하는 형태로 잔존한다.
이 후, CVD법을 이용하여 제2 MTJ 소자(85)를 완전하게 피복하는 층간 절연막(86)을 형성한다.
·배선홈의 형성 단계
다음에, 도 197에 도시한 바와 같이, 예를 들면, 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(86)에 배선홈(87)을 형성한다. 이 때, 알루미나층(85C)은 에칭 스토퍼로서 기능하기 때문에 배선홈(87)의 바닥부가 금속층(85) 및 제2 MTJ 소자(84)에 도달하지 않는다.
본 예에서는 배선홈(87)은 기입 워드선을 형성하기 위한 홈이 되어 있고 X 방향으로 연장되어 있다. 배선홈(87)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)(88)이 형성된다.
배선홈(87)은 예를 들면, PEP에 의해 층간 절연막(86) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(86)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층(88)은 CVD법에 의해 층간 절연막(86) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제4 배선층의 형성 단계
다음에, 도 198에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간 절연막(86) 상, 배선홈(87)의 내면 상 및 측벽 절연층(88) 상에 각각 배리어 메탈층(Ta와 TaN의 적층 등)(89)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(89) 상에 배선홈(87)을 완전하게 채우는 금속층(Cu 등)(90)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(90)을 연마하여 금속층(90)을배선홈(87) 내에만 남긴다. 배선홈(87) 내에 잔존한 금속층(90)은 기입 워드선으로서 기능하는 제4 배선층이 된다.
또한, CVD법에 의해 층간 절연막(86) 상에 절연층(질화 실리콘 등)(92)을 형성한다. 또한, CMP법에 의해 이 절연층(92)을 연마하여 이 절연층(92)을 제4 배선층으로서의 금속층(90) 상에만 잔존시킨다. 또한, 층간 절연막(86) 상에 제4 배선층으로서의 금속층(90)을 완전하게 피복하는 층간 절연막(산화 실리콘 등)(93)을 형성한다.
·제3 MTJ 소자의 하부 전극의 형성 단계
다음에, 도 199 및 도 200에 도시한 바와 같이, CVD법에 의해 층간 절연막(93) 상에 제3 MTJ 소자의 하부 전극이 되는 금속층(96)을 형성한다.
여기서, 제조 방법3에서는, 제조 방법2와 비교하면 4단으로 적층된 TMR 소자를 직병렬로 접속하기 위해서 제2 MTJ 소자의 상부 전극(85)에 도달하는 컨택트홀을 형성하는 단계를 생략하고 있다.
·제3 MTJ 소자 및 그 상부 전극의 형성 단계
다음에, 도 201 및 도 202에 도시한 바와 같이, 금속층(96) 상에 제3 MTJ 소자(97)를 형성한다. 제3 MTJ 소자(97)는 터널 배리어 및 이것을 사이에 두고 2개의 강자성층과 반강자성층으로 구성되어, 예를 들면, 도 47에 도시한 바와 같은 구조를 갖고 있다.
또한, 본 예에서는, 제3 MTJ 소자(97)의 측면에 제3 MTJ 소자(97)를 보호하는 보호 절연층(산화 실리콘 등)(97A)을 형성한다. 이 보호 절연층(97A)은 CVD법과 RIE법을 이용하면 제3 MTJ 소자(97)의 측면에 용이하게 형성할 수 있다.
이 후, 제3 MTJ 소자(97)의 하부 전극(96)을 패터닝한다. 제3 MTJ 소자(97)의 하부 전극(96)의 패터닝은 PEP에 의해 하부 전극(96) 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 하부 전극(96)을 에칭함으로써 용이하게 행할 수 있다. 이 후, 레지스트 패턴은 제거된다.
다음에, 도 203에 도시한 바와 같이, CVD법을 이용하여 제3 MTJ 소자(97)를 완전하게 피복하는 층간 절연막(산화 실리콘 등)(98)을 형성한다. 또한, 예를 들면, CMP법에 의해 층간 절연막(98)을 연마하여 층간 절연막(98)을 제3 MTJ 소자(97) 사이에만 잔존시킨다.
이 후, 층간 절연막(86, 93, 98)에 제2 MTJ 소자(84)의 하부 전극(82)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(98) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(86, 93, 98)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
다음에, 도 204에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층 등)(99A)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(99A) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(99B)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(99B)을 연마하여 금속층(99B)을컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(99B)은 컨택트 플러그가 된다. 또한, CVD법에 의해 층간 절연막(98) 상에 제3 MTJ 소자의 상부 전극이 되는 금속층(99)을 형성한다.
또한, CVD법에 의해 제3 MTJ 소자(97)의 상부 전극(99) 상에 제3 MTJ 소자(97)를 보호하는 알루미나층(99C)을 형성한다.
다음에, 도 205에 도시한 바와 같이, PEP에 의해 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 알루미나층(99C) 및 금속층(99)을 패터닝한다. 다시, 알루미나층(99C)을 형성한 후, RIE에 의해 알루미나층(99C)을 에칭하면 이 알루미나층(99C)은 상부 전극으로서의 금속층(99) 및 제3 MTJ 소자(97)의 상부 및 측벽부를 피복하는 형태로 잔존한다.
이 후, CVD법을 이용하여 제3 MTJ 소자(97)를 완전하게 피복하는 층간 절연막(100)을 형성한다.
·배선홈의 형성 단계
다음에, 도 206 및 도 207에 도시한 바와 같이, 예를 들면, 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(10O)에 Y 방향으로 연장되는 배선홈을 형성한다. 이 때, 알루미나층(99C)은 에칭 스토퍼로서 기능하기 때문에 배선홈의 바닥부가 금속층(99) 및 제3 MTJ 소자(97)에 도달하지 않는다.
본 예에서는 배선홈은 기입 비트선을 형성하기 위한 홈이 되어 있고 Y 방향으로 연장되어 있다. 배선홈의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)이 형성된다.
배선홈은 예를 들면, PEP에 의해 층간 절연막(100) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(100)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층은 CVD법에 의해 층간 절연막(100) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제5 배선층의 형성 단계
다음에, 도 206 및 도 207에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간 절연막(100) 상, 배선홈의 내면 상 및 측벽 절연층 상에 각각 배리어 메탈층(Ta와 TaN의 적층 등)(101)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(101) 상에 배선홈을 완전하게 채우는 금속층(Cu 등)(102)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(102)을 연마하여 금속층(102)을 배선홈 내에만 남긴다. 배선홈 내에 잔존한 금속층(102)은 기입 비트선으로서 기능하는 제5 배선층이 된다.
또한, CVD법에 의해 층간 절연막(100) 상에 절연층(질화 실리콘 등)(103)을 형성한다. 또한, CMP법에 의해 이 절연층(103)을 연마하여 이 절연층(103)을 제5 배선층으로서의 금속층(102) 상에만 잔존시킨다. 또한, 층간 절연막(100) 상에 제5 배선층으로서의 금속층(102)을 완전하게 피복하는 층간 절연막(산화 실리콘 등)(104)을 형성한다.
·제4 MTJ 소자의 하부 전극의 형성 단계
다음에, 도 208 및 도 209에 도시한 바와 같이, 층간 절연막(100, 104) 및 알루미나층(99C)에 제3 MTJ 소자(97)의 상부 전극(99)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(104) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(100, 104) 및 알루미나층(99C)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 예를 들면, 스퍼터법을 이용하여 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층 등)(80X)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(80X) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(81X)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(81X)을 연마하여 금속층(81X)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(81X)은 컨택트 플러그가 된다. 또한, 스퍼터법에 의해 층간 절연막(104) 상에 제4 MTJ 소자의 하부 전극이 되는 금속층(107)을 형성한다.
·제4 MTJ 소자 및 그 상부 전극의 형성 단계
다음에, 도 208 및 도 209에 도시한 바와 같이, 금속층(107) 상에 제4 MTJ 소자(108)를 형성한다. 제4 MTJ 소자(108)는 터널 배리어 및 이것을 사이에 두고 2개의 강자성층과 반강자성층으로 구성되어, 예를 들면, 도 48에 도시한 바와 같은구조를 갖고 있다.
또한, 본 예에서는, 제4 MTJ 소자(108)의 측면에 제4 MTJ 소자(108)를 보호하는 보호 절연층(산화 실리콘 등)(108A)을 형성한다. 이 보호 절연층(108A)은 CVD법과 RIE법을 이용하면 제4 MTJ 소자(108)의 측면에 용이하게 형성할 수 있다.
이 후, 제4 MTJ 소자(108)의 하부 전극(107)을 패터닝한다. 제4 MTJ 소자(108)의 하부 전극(107)의 패터닝은 PEP에 의해 하부 전극(107) 상에 레지스트 패턴을 형성한 후, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 하부 전극(107)을 에칭함으로써 용이하게 행할 수 있다. 이 후, 레지스트 패턴은 제거된다.
다음에, 도 210에 도시한 바와 같이, CVD법에 의해 제4 MTJ 소자(108) 상에 제4 MTJ 소자(108)를 보호하는 알루미나층(108B)을 형성한다. 이 후, RIE에 의해 알루미나층(108B)은 에칭되어, 그 결과, 제4 MTJ 소자(108)의 측벽부에 알루미나층(108B)이 잔존한다.
CVD법을 이용하여 제4 MTJ 소자(108)를 완전하게 피복하는 층간 절연막(산화 실리콘 등)(109)을 형성한다. 또한, 예를 들면, CMP법에 의해 층간 절연막(109)을 연마하여 층간 절연막(109)을 제4 MTJ 소자(108) 사이에만 잔존시킨다.
또한, 층간 절연막(100, 104, 109)에 제3 MTJ 소자(97)의 하부 전극(96)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(109) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(100, 104, 109)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또, 이 에칭 단계에서 알루미나층(99C, 108B)의 에칭 레이트는 층간 절연막(100, 104, 109)의 에칭 레이트보다도 충분히 작아지도록 설정되어 있다.
즉, 본 예에 따르면, 컨택트홀의 오정렬이 생기더라도 알루미나층(99C, 108B)이 제3 및 제4 MTJ 소자(97, 108)를 보호하고 있기 때문에 제3 및 제4 MTJ 소자(97, 108)가 에칭되는 사태는 발생하지 않는다.
다음에, 도 211에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 컨택트홀의 내면 상에 배리어 메탈층(Ti와 TiN의 적층 등)(105)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(105) 상에 컨택트홀을 완전하게 채우는 금속층(W 등)(106)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(106)을 연마하여 금속층(106)을 컨택트홀 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(106)은 컨택트 플러그가 된다. 또한, 스퍼터법에 의해 층간 절연막(109) 상에 제4 MTJ 소자(108)의 상부 전극이 되는 금속층(107)을 형성한다. 계속하여, CVD법에 의해 금속층(107) 상에 제4 MTJ 소자(108)를 보호하는 알루미나층(107A)을 형성한다.
다음에, 도 212에 도시한 바와 같이, PEP에 의해 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 알루미나층(107A) 및 금속층(107)을 패터닝한다.
다시, 알루미나층(107A)을 형성한 후, RIE에 의해 알루미나층(107A)을 에칭하면 이 알루미나층(107A)은 상부 전극으로서의 금속층(107) 및 제4 MTJ 소자(108)의 상부 및 측벽부를 피복하는 형태로 잔존한다.
이 후, CVD법을 이용하여 제4 MTJ 소자(108)를 완전하게 피복하는 층간 절연막(111)을 형성한다.
·배선홈의 형성 단계
다음에, 도 213 및 도 214에 도시한 바와 같이, 예를 들면, 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(111)에 X 방향으로 연장되는 배선홈(112)을 형성한다. 이 때, 알루미나층(107A)은 에칭 스토퍼로서 기능하기 때문에 배선홈(112)의 바닥부가 금속층(107) 및 제4 MTJ 소자(108)에 도달하지 않는다.
본 예에서는 배선홈(112)은 기입 워드선을 형성하기 위한 홈이 되어 있고 X 방향으로 연장되어 있다. 배선홈(112)의 측면에는 절연 기능을 높이기 위한 측벽 절연층(질화 실리콘 등)(113)이 형성된다.
배선홈(112)은 예를 들면, PEP에 의해 층간 절연막(111) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(111)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
측벽 절연층(113)은 CVD법에 의해 층간 절연막(111) 상의 전체에 절연막(질화 실리콘 등)을 형성한 후, RIE에 의해 그 절연막을 에칭함으로써 용이하게 형성할 수 있다.
·제6 배선층의 형성 단계
다음에, 도 213 및 도 214에 도시한 바와 같이, 예를 들면, 스퍼터법을 이용하여 층간 절연막(111) 상, 배선홈(112)의 내면 상 및 측벽 절연층(113) 상에 각각배리어 메탈층(Ta와 TaN의 적층 등)(114)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(114) 상에 배선홈(112)을 완전하게 채우는 금속층(Cu 등)(115)을 형성한다.
이 후, 예를 들면, CMP법을 이용하여 금속층(115)을 연마하여 금속층(115)을 배선홈(112) 내에만 남긴다. 배선홈(112) 내에 잔존한 금속층(115)은 기입 워드선으로서 기능하는 제6 배선층이 된다.
또한, CVD법에 의해 층간 절연막(111) 상에 절연층(질화 실리콘 등)(116)을 형성한다. 또한, CMP법에 의해 이 절연층(116)을 연마하여 이 절연층(116)을 제6 배선층으로서의 금속층(115) 상에만 잔존시킨다.
·제7 배선층의 형성 단계
다음에, 도 215 및 도 216에 도시한 바와 같이, 층간 절연막(111) 상에 제6 배선층으로서의 금속층(115)을 완전하게 피복하는 층간 절연막(산화 실리콘 등)(117)을 형성한다. 층간 절연막(111, 117)에 제4 MTJ 소자의 상부 전극(107)에 도달하는 컨택트홀을 형성한다.
이 컨택트홀은 예를 들면, PEP에 의해 층간 절연막(117) 상에 레지스트 패턴을 형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(111, 117)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
또한, 층간 절연막(117)에 판독 비트선을 형성하기 위한 배선홈을 형성한다.
이 배선홈은 예를 들면, PEP에 의해 층간 절연막(117) 상에 레지스트 패턴을형성하고, 이 레지스트 패턴을 마스크로 하여 RIE에 의해 층간 절연막(117)을 에칭하면 용이하게 형성할 수 있다. 이 에칭 후, 레지스트 패턴은 제거된다.
이 후, 예를 들면, 스퍼터법을 이용하여 층간 절연막(117) 상, 컨택트홀의 내면 상 및 배선홈의 내면 상에 각각 배리어 메탈층(Ti와 TiN의 적층 등)(118)을 형성한다. 계속하여, 예를 들면, 스퍼터법에 의해 배리어 메탈층(118) 상에 컨택트홀 및 배선홈을 완전하게 채우는 금속층(W 등)(119)을 형성한다.
또한, 예를 들면, CMP법에 의해 금속층(119) 및 배리어 메탈층(117)을 연마하여 이들 금속층(119) 및 배리어 메탈층(117)을 컨택트홀 내 및 배선홈 내에만 남긴다. 컨택트홀 내에 잔존한 금속층(119)은 컨택트 플러그가 된다. 또한, 배선홈 내에 잔존한 금속층(119)은 판독 비트선으로서 기능하는 제7 배선층이 된다.
③ 정리
이 제조 방법3에 따르면, 복수의 TMR 소자가 복수단으로 적층되고, 또한, 이들 복수의 TMR 소자가 판독 비트선과 접지 단자 사이에 직병렬 접속된 셀 어레이 구조(1트라-nMTJ 구조)를 실현할 수 있다.
또, 본 예에서는 배선층을 형성할 때 다마신 프로세스 및 듀얼 다마신 프로세스를 채용하였지만, 이것 대신에 예를 들면, 배선층의 가공을 에칭에 의해 행하는 프로세스를 채용해도 된다.
8. 기타
상술한 설명에서는, 자기 랜덤 액세스 메모리의 메모리 셀로서 TMR 소자를 이용하는 것을 전제로 하였지만 메모리 셀이 GMR(Giant Magneto Resistance) 소자인 경우에도 본 발명 즉, 각종 셀 어레이 구조, 판독 동작 원리, 판독 회로의 구체예 등을 적용할 수 있다.
또한, TMR 소자나 GMR 소자의 구조나, 이들을 구성하는 재료 등에 대해서도 본 발명의 적용에 있어서, 특별히 한정되는 것은 아니다.
자기 랜덤 액세스 메모리의 판독 선택 스위치로서는 M0S 트랜지스터, 바이폴라 트랜지스터 및 다이오드의 경우에 대해 설명하였지만, 이 이외의 스위치 소자, 예를 들면, MIS(Metal Insulator Semiconductor) 트랜지스터(MOSFET를 포함), MES(Metal Semiconductor) 트랜지스터, 접합(Junction) 트랜지스터를 판독 선택 스위치로서 이용할 수 있다.
이상, 설명한 바와 같이, 본 발명에 따르면 메모리 용량의 증대에 적합한 신규한 셀 어레이 구조를 갖는 자기 랜덤, 액세스 메모리 및 그 제조 방법을 제공할 수 있다.

Claims (103)

  1. 반도체 기판 상에 적층되고, 또한, 직렬 접속되는 자기 저항 효과를 이용하여 데이터를 기억하는 복수의 메모리 셀,
    상기 복수의 메모리 셀의 일단에 접속되는 비트선,
    상기 비트선에 접속되는 판독 회로,
    상기 복수의 메모리 셀 중의 1개에 데이터를 기입하기 위해 사용되고 제1 방향으로 연장되는 제1 기입선,
    상기 복수의 메모리 셀 중의 상기 1개에 데이터를 기입하기 위해 사용되고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 제2 기입선
    을 포함하는 자기 랜덤 액세스 메모리.
  2. 제1항에 있어서,
    상기 복수의 메모리 셀 중의 상기 1개의 데이터는, 상기 복수의 메모리 셀에 제1 판독 전류를 흘려, 상기 복수의 메모리 셀 중의 상기 1개에 데이터를 기입함과 동시 또는 이것에 병행하여 상기 복수의 메모리 셀에 제2 판독 전류를 흘려, 상기 제1 및 제2 판독 전류의 차 또는 변화를 검지하고 판단하는 자기 랜덤 액세스 메모리.
  3. 제1항에 있어서,
    상기 복수의 메모리 셀에 흐르는 제1 판독 전류를 기억하는 기억 회로, 및
    상기 복수의 메모리 셀에 흐르는 제2 판독 전류와 상기 기억 회로에 기억된 상기 제1 판독 전류에 기초하여, 상기 복수의 메모리 셀 중의 상기 1개의 데이터를 판단하는 감지 증폭기를 더 포함하는 자기 랜덤 액세스 메모리.
  4. 제1항에 있어서,
    상기 복수의 메모리셀의 자화 상태가 동일한 경우 상기 복수의 메모리셀의 저항값은 상호 동일한 자기 랜덤 액세스 메모리.
  5. 제1항에 있어서,
    상기 복수의 메모리셀의 자화 상태가 동일한 경우에도, 상기 복수의 메모리셀의 저항값은 서로 다른 자기 랜덤 액세스 메모리.
  6. 제1항에 있어서,
    상기 복수의 메모리 셀 중의 상기 1개 이외의 메모리 셀에 데이터를 기입하기 위한 상기 제1 방향으로 연장되는 제3 기입선을 더 포함하며,
    상기 제1 및 제3 기입선은 적층되고, 또한, 직렬 접속되는 자기 랜덤 액세스 메모리.
  7. 제6항에 있어서,
    상기 제1 및 제3 기입선은 대응하는 상기 복수의 메모리 셀 사이, 바로 위 또는 바로 아래에 배치되는 자기 랜덤 액세스 메모리.
  8. 제6항에 있어서,
    상기 제1 및 제3 기입선은 상기 반도체 기판측으로부터 홀수개 또는 짝수개째에 존재하는 메모리셀의 바로 위쪽에 배치되는 자기 랜덤 액세스 메모리.
  9. 제1항에 있어서,
    상기 복수의 메모리 셀 중의 상기 1개 이외의 메모리 셀에 데이터를 기입하기 위한 상기 제2 방향으로 연장되는 제3 기입선을 더 포함하되,
    상기 제2 및 제3 기입선은 적층되고, 또한, 직렬 접속되는 자기 랜덤 액세스 메모리.
  10. 제9항에 있어서,
    상기 제2 및 제3 기입선은 대응하는 상기 복수의 메모리 셀 사이, 바로 위쪽 또는 바로 아래에 배치되는 자기 랜덤 액세스 메모리.
  11. 제9항에 있어서,
    상기 제2 및 제3 기입선은 상기 반도체 기판측으로부터 홀수개 또는 짝수개째에 존재하는 메모리 셀의 바로 위쪽에 배치되는 자기 랜덤 액세스 메모리.
  12. 제1항에 있어서,
    상기 복수의 메모리 셀 중의 상기 1개 이외의 메모리 셀에 데이터를 기입하기 위한 상기 제1 방향으로 연장되는 제3 기입선을 더 포함하며,
    상기 제1 및 제3 기입선은 적층되고, 또한, 병렬 접속되는 자기 랜덤 액세스 메모리.
  13. 제12항에 있어서,
    상기 제1 및 제3 기입선은 대응하는 상기 복수의 메모리 셀 사이, 바로 위쪽 또는 바로 아래에 배치되는 자기 랜덤 액세스 메모리.
  14. 제12항에 있어서,
    상기 제1 및 제3 기입선은 상기 반도체 기판측으로부터 홀수개 또는 짝수개째에 존재하는 메모리 셀의 바로 위쪽에 배치되는 자기 랜덤 액세스 메모리.
  15. 제1항에 있어서,
    상기 복수의 메모리 셀 중의 상기 1개 이외의 메모리 셀에 데이터를 기입하기 위한 상기 제2 방향으로 연장되는 제3 기입선을 더 포함하며,
    상기 제2 및 제3 기입선은 적층되고, 또한, 병렬 접속되는 자기 랜덤 액세스 메모리.
  16. 제15항에 있어서,
    상기 제2 및 제3 기입선은 대응하는 상기 복수의 메모리 셀 사이, 바로 위쪽 또는 바로 아래에 배치되는 자기 랜덤 액세스 메모리.
  17. 제15항에 있어서,
    상기 제2 및 제3 기입선은 상기 반도체 기판측으로부터 홀수개 또는 짝수개째에 존재하는 메모리 셀의 바로 위쪽에 배치되는 자기 랜덤 액세스 메모리.
  18. 제1항에 있어서,
    상기 복수의 메모리 셀을 포함하는 메모리 셀 어레이,
    상기 제1 기입선에 기입 전류를 공급하는 드라이버,
    상기 기입 전류를 흡수하는 싱커
    를 더 포함하는 자기 랜덤 액세스 메모리.
  19. 제18항에 있어서,
    상기 드라이버는 상기 메모리 셀 어레이의 일단측에 배치되고, 상기 싱커는 상기 메모리 셀 어레이의 타단측에 배치되는 자기 랜덤 액세스 메모리.
  20. 제18항에 있어서,
    상기 드라이버 및 상기 싱커는, 모두 상기 메모리 셀 어레이의 일단측에 배치되는 자기 랜덤 액세스 메모리.
  21. 제1항에 있어서,
    상기 복수의 메모리 셀 중의 상기 1개는 상기 제1 기입선과 상기 제2 기입선 사이에 배치되는 자기 랜덤 액세스 메모리.
  22. 제1항에 있어서,
    상기 제1 기입선의 바로 아래에 배치되는 메모리 셀의 층 구조와 상기 제1 기입선의 바로 위쪽에 배치되는 메모리 셀의 층 구조는 상기 제1 기입선에 대하여 상호 대칭인 자기 랜덤 액세스 메모리.
  23. 제1항에 있어서,
    상기 제2 기입선의 바로 아래에 배치되는 메모리 셀의 층 구조와 상기 제2 기입선의 바로 위쪽에 배치되는 메모리 셀의 층 구조는, 상기 제2 기입선에 대하여 상호 대칭인 자기 랜덤 액세스 메모리.
  24. 제1항에 있어서,
    상기 복수의 메모리 셀의 각각은 적어도 자화의 방향이 고정되는 핀층과, 기입 데이터에 따라서 자화의 방향이 변하는 기억층과, 상기 핀층과 상기 기억층 사이에 배치되는 터널 배리어층을 포함하는 자기 랜덤 액세스 메모리.
  25. 제24항에 있어서,
    상기 핀층의 자화의 방향은 상기 복수의 메모리 셀의 모두에서 동일한 자기 랜덤 액세스 메모리.
  26. 제24항에 있어서,
    상기 핀층의 자화의 방향은 상기 반도체 기판측으로부터 홀수개째의 메모리 셀과 짝수개째의 메모리 셀에서, 상호 다른 자기 랜덤 액세스 메모리.
  27. 제1항에 있어서,
    상기 복수의 메모리 셀은 상기 반도체 기판과 상기 비트선 사이에 배치되는 자기 랜덤 액세스 메모리.
  28. 제1항에 있어서,
    상기 복수의 메모리 셀은 1개의 판독 블록을 구성하고 있고, 상기 복수의 메모리 셀의 타단은 판독 선택 스위치를 경유하여 소스선에 접속되는 자기 랜덤 액세스 메모리.
  29. 제28항에 있어서,
    상기 판독 선택 스위치는 상기 복수의 메모리 셀의 바로 아래의 상기 반도체 기판의 표면 영역에 배치되는 자기 랜덤 액세스 메모리.
  30. 제29항에 있어서,
    상기 판독 선택 스위치의 제어 단자에 접속되고, 상기 제1 방향 또는 상기 제2 방향으로 연장되는 판독 워드선을 더 포함하는 자기 랜덤 액세스 메모리.
  31. 제1항에 있어서,
    상기 복수의 메모리 셀의 각각은 상부 전극과 하부 전극 사이에 끼워지고, 상기 복수의 메모리 셀은 상기 상부 전극 또는 상기 하부 전극에 컨택트하는 컨택트 플러그에 의해 상호 직렬 접속되는 자기 랜덤 액세스 메모리.
  32. 제28항에 있어서,
    상기 판독 선택 스위치는, MIS 트랜지스터, MES 트랜지스터, 접합 트랜지스터, 바이폴라 트랜지스터 및 다이오드 중의 어느 하나인 자기 랜덤 액세스 메모리.
  33. 상호 적층되고, 또한, 병렬 접속되는 자기 저항 효과를 이용하여 데이터를 기억하는 복수의 메모리 셀,
    상기 복수의 메모리 셀의 일단에 접속되는 비트선,
    상기 비트선에 접속되는 판독 회로,
    상기 복수의 메모리 셀 중의 1개에 데이터를 기입하기 위해 사용되고, 제1 방향으로 연장되는 제1 기입선,
    상기 복수의 메모리 셀 중의 상기 1개에 데이터를 기입하기 위해 사용되고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 제2 기입선
    을 포함하는 자기 랜덤 액세스 메모리.
  34. 제33항에 있어서,
    상기 복수의 메모리 셀 중의 상기 1개의 데이터는 상기 복수의 메모리 셀에 제1 판독 전류를 흘려, 상기 복수의 메모리 셀 중의 상기 1개에 데이터를 기입함과 동시 또는 이것에 병행하여 상기 복수의 메모리 셀에 제2 판독 전류를 흘려, 상기 제1 및 제2판독 전류의 차 또는 변화를 검지하고 판단하는 자기 랜덤 액세스 메모리.
  35. 제33항에 있어서,
    상기 복수의 메모리 셀의 자화 상태가 동일한 경우 상기 복수의 메모리 셀의 저항값은 상호 동일한 자기 랜덤 액세스 메모리.
  36. 제33항에 있어서,
    상기 복수의 메모리 셀의 자화 상태가 동일한 경우에도 상기 복수의 메모리 셀의 저항값은 상호 다른 자기 랜덤 액세스 메모리.
  37. 제33항에 있어서,
    상기 복수의 메모리 셀 중의 상기 1개 이외의 메모리 셀에 데이터를 기입하기 위한 상기 제1 방향으로 연장되는 제3 기입선을 더 포함하되,
    상기 제1 및 제3 기입선은 적층되고, 또한, 직렬 접속되는 자기 랜덤 액세스 메모리.
  38. 제37항에 있어서,
    상기 제1 및 제3 기입선은 대응하는 상기 복수의 메모리 셀 사이, 바로 위쪽 또는 바로 아래에 배치되는 자기 랜덤 액세스 메모리.
  39. 제37항에 있어서,
    상기 제1 및 제3 기입선은 상기 반도체 기판측으로부터 홀수개 또는 짝수개째에 존재하는 메모리 셀의 바로 위쪽에 배치되는 자기 랜덤 액세스 메모리.
  40. 제33항에 있어서,
    상기 복수의 메모리 셀 중의 상기 1개 이외의 메모리 셀에 데이터를 기입하기 위한 상기 제2 방향으로 연장되는 제3 기입선을 더 포함하되,
    상기 제2 및 제3 기입선은 적층되고, 또한, 직렬 접속되는 자기 랜덤 액세스 메모리.
  41. 제40항에 있어서,
    상기 제2 및 제3 기입선은 대응하는 상기 복수의 메모리 셀 사이, 바로 위쪽 또는 바로 아래에 배치되는 자기 랜덤 액세스 메모리.
  42. 제40항에 있어서,
    상기 제2 및 제3 기입선은 상기 반도체 기판측으로부터 홀수개 또는 짝수개째에 존재하는 메모리 셀의 바로 위쪽에 배치되는 자기 랜덤 액세스 메모리.
  43. 제33항에 있어서,
    상기 복수의 메모리 셀 중의 상기 1개 이외의 메모리 셀에 데이터를 기입하기 위한 상기 제1 방향으로 연장되는 제3 기입선을 더 포함하되,
    상기 제1 및 제3 기입선은 적층되고, 또한, 병렬 접속되는 자기 랜덤 액세스 메모리.
  44. 제43항에 있어서,
    상기 제1 및 제3 기입선은 대응하는 상기 복수의 메모리 셀 사이, 바로 위쪽 또는 바로 아래에 배치되는 자기 랜덤 액세스 메모리.
  45. 제43항에 있어서,
    상기 제1 및 제3 기입선은 상기 반도체 기판측으로부터 홀수개 또는 짝수개째에 존재하는 메모리 셀의 바로 위쪽에 배치되는 자기 랜덤 액세스 메모리.
  46. 제33항에 있어서,
    상기 복수의 메모리 셀 중의 상기 1개 이외의 메모리 셀에 데이터를 기입하기 위한 상기 제2 방향으로 연장되는 제3 기입선을 더 포함하되,
    상기 제2 및 제3 기입선은 적층되고, 또한, 병렬 접속되는 자기 랜덤 액세스 메모리.
  47. 제46항에 있어서,
    상기 제2 및 제3 기입선은 대응하는 상기 복수의 메모리 셀 사이, 바로 위쪽 또는 바로 아래에 배치되는 자기 랜덤 액세스 메모리.
  48. 제46항에 있어서,
    상기 제2 및 제3 기입선은 상기 반도체 기판측으로부터 홀수개 또는 짝수개째에 존재하는 메모리 셀의 바로 위쪽에 배치되는 자기 랜덤 액세스 메모리.
  49. 제33항에 있어서,
    상기 복수의 메모리 셀을 포함하는 메모리 셀 어레이,
    상기 제1 기입선에 기입 전류를 공급하는 드라이버,
    상기 기입 전류를 흡수하는 싱커
    를 더 포함하는 자기 랜덤 액세스 메모리.
  50. 제49항에 있어서,
    상기 드라이버는 상기 메모리 셀 어레이의 일단측에 배치되고, 상기 싱커는 상기 메모리 셀 어레이의 타단측에 배치되는 자기 랜덤 액세스 메모리.
  51. 제49항에 있어서,
    상기 드라이버 및 상기 싱커는 모두 상기 메모리 셀 어레이의 일단측에 배치되는 자기 랜덤 액세스 메모리.
  52. 제33항에 있어서,
    상기 복수의 메모리 셀 중의 상기 1개는 상기 제1 기입선과 상기 제2 기입선 사이에 배치되는 자기 랜덤 액세스 메모리.
  53. 제33항에 있어서,
    상기 제1 기입선의 바로 아래에 배치되는 메모리 셀의 층 구조와 상기 제1 기입선의 바로 위쪽에 배치되는 메모리 셀의 층 구조는 상기 제1 기입선에 대하여 상호 대칭인 자기 랜덤 액세스 메모리.
  54. 제33항에 있어서,
    상기 제2 기입선의 바로 아래에 배치되는 메모리 셀의 층 구조와 상기 제2 기입선의 바로 위쪽에 배치되는 메모리 셀의 층 구조는, 상기 제2 기입선에 대하여 상호 대칭인 자기 랜덤 액세스 메모리.
  55. 제33항에 있어서,
    상기 복수의 메모리 셀의 각각은 적어도, 자화의 방향이 고정되는 핀층과, 기입 데이터에 따라서 자화의 방향이 변하는 기억층과, 상기 핀층과 상기 기억층 사이에 배치되는 터널 배리어층을 포함하는 자기 랜덤 액세스 메모리.
  56. 제55항에 있어서,
    상기 핀층의 자화의 방향은 상기 복수의 메모리 셀의 모두에서 동일한 자기 랜덤 액세스 메모리.
  57. 제55항에 있어서,
    상기 핀층의 자화의 방향은, 상기 반도체 기판측으로부터 홀수개째의 메모리 셀과 짝수개째의 메모리 셀에서 상호 다른 자기 랜덤 액세스 메모리.
  58. 제33항에 있어서,
    상기 복수의 메모리 셀은 상기 반도체 기판과 상기 비트선 사이에 배치되는자기 랜덤 액세스 메모리.
  59. 제33항에 있어서,
    상기 복수의 메모리 셀은 1개의 판독 블록을 구성하고 있고, 상기 복수의 메모리 셀의 타단은 판독 선택 스위치를 경유하여 소스선에 접속되는 자기 랜덤 액세스 메모리.
  60. 제59항에 있어서,
    상기 판독 선택 스위치는 상기 복수의 메모리 셀의 바로 아래의 상기 반도체 기판의 표면 영역에 배치되는 자기 랜덤 액세스 메모리.
  61. 제60항에 있어서,
    상기 판독 선택 스위치의 제어 단자에 접속되고, 상기 제1 방향 또는 상기 제2 방향으로 연장되는 판독 워드선을 더 포함하는 자기 랜덤 액세스 메모리.
  62. 제33항에 있어서,
    상기 복수의 메모리 셀의 각각은 상부 전극과 하부 전극 사이에 끼워지고, 상기 복수의 메모리 셀은 상기 상부 전극 또는 상기 하부 전극에 컨택트하는 컨택트 플러그에 의해 상호 병렬 접속되는 자기 랜덤 액세스 메모리.
  63. 제59항에 있어서,
    상기 판독 선택 스위치는, MIS 트랜지스터, MES 트랜지스터, 접합 트랜지스터, 바이폴라 트랜지스터 및 다이오드 중의 어느 하나인 자기 랜덤 액세스 메모리.
  64. 상호 적층되고, 또 직렬 접속과 병렬 접속의 조합에 의해 구성되는 자기 저항 효과를 이용하여 데이터를 기억하는 복수의 메모리 셀,
    상기 복수의 메모리 셀의 일단에 접속되는 비트선,
    상기 비트선에 접속되는 판독 회로,
    상기 복수의 메모리 셀 중의 1개에 데이터를 기입하기 위해 사용되고, 제1 방향으로 연장되는 제1 기입선,
    상기 복수의 메모리 셀 중의 상기 1개에 데이터를 기입하기 위해 사용되고, 상기 제1 방향에 교차하는 제2 방향으로 연장되는 제2 기입선
    을 포함하는 자기 랜덤 액세스 메모리.
  65. 제64항에 있어서,
    상기 복수의 메모리 셀 중의 상기 1개의 데이터는, 상기 복수의 메모리 셀에 제1 판독 전류를 흘려, 상기 복수의 메모리 셀 중의 상기 1개에 데이터를 기입함과 동시 또는 이것에 병행하여 상기 복수의 메모리 셀에 제2 판독 전류를 흘려, 상기 제1 및 제2 판독 전류의 차 또는 변화를 검지하고 판단하는 자기 랜덤 액세스 메모리.
  66. 제64항에 있어서,
    상기 복수의 메모리 셀의 자화 상태가 동일한 경우 상기 복수의 메모리 셀의 저항값은 상호 동일한 자기 랜덤 액세스 메모리.
  67. 제64항에 있어서,
    상기 복수의 메모리 셀의 자화 상태가 동일한 경우에도 상기 복수의 메모리 셀의 저항값은 상호 다른 자기 랜덤 액세스 메모리.
  68. 제64항에 있어서,
    상기 복수의 메모리 셀 중의 상기 1개 이외의 메모리 셀에 데이터를 기입하기 위한 상기 제1 방향으로 연장되는 제3 기입선을 더 포함하며,
    상기 제1 및 제3 기입선은 적층되고, 또한, 직렬 접속되는 자기 랜덤 액세스 메모리.
  69. 제68항에 있어서,
    상기 제1 및 제3 기입선은 대응하는 상기 복수의 메모리 셀 사이, 바로 위쪽 또는 바로 아래에 배치되는 자기 랜덤 액세스 메모리.
  70. 제68항에 있어서,
    상기 제1 및 제3 기입선은 상기 반도체 기판측으로부터 홀수개 또는 짝수개째에 존재하는 메모리 셀의 바로 위쪽에 배치되는 자기 랜덤 액세스 메모리.
  71. 제64항에 있어서,
    상기 복수의 메모리 셀 중의 상기 1개 이외의 메모리 셀에 데이터를 기입하기 위한 상기 제2 방향으로 연장되는 제3 기입선을 더 포함하되,
    상기 제2 및 제3 기입선은 적층되고, 또한, 직렬 접속되는 자기 랜덤 액세스 메모리.
  72. 제71항에 있어서,
    상기 제2 및 제3 기입선은 대응하는 상기 복수의 메모리 셀 사이, 바로 위쪽 또는 바로 아래에 배치되는 자기 랜덤 액세스 메모리.
  73. 제71항에 있어서,
    상기 제2 및 제3 기입선은 상기 반도체 기판측으로부터 홀수개 또는 짝수개째에 존재하는 메모리 셀의 바로 위쪽에 배치되는 자기 랜덤 액세스 메모리.
  74. 제64항에 있어서,
    상기 복수의 메모리 셀 중의 상기 1개 이외의 메모리 셀에 데이터를 기입하기 위한 상기 제1 방향으로 연장되는 제3 기입선을 더 포함하되,
    상기 제1 및 제3 기입선은 적층되고, 또한, 병렬 접속되는 자기 랜덤 액세스 메모리.
  75. 제74항에 있어서,
    상기 제1 및 제3 기입선은 대응하는 상기 복수의 메모리 셀 사이, 바로 위쪽 또는 바로 아래에 배치되는 자기 랜덤 액세스 메모리.
  76. 제74항에 있어서,
    상기 제1 및 제3 기입선은 상기 반도체 기판측으로부터 홀수개 또는 짝수개째에 존재하는 메모리 셀의 바로 위쪽에 배치되는 자기 랜덤 액세스 메모리.
  77. 제64항에 있어서,
    상기 복수의 메모리 셀 중의 상기 1개 이외의 메모리 셀에 데이터를 기입하기 위한 상기 제2 방향으로 연장되는 제3 기입선을 더 포함하되,
    상기 제2 및 제3 기입선은 적층되고, 또한, 병렬 접속되는 자기 랜덤 액세스 메모리.
  78. 제77항에 있어서,
    상기 제2 및 제3 기입선은 대응하는 상기 복수의 메모리 셀 사이, 바로 위쪽 또는 바로 아래에 배치되는 자기 랜덤 액세스 메모리.
  79. 제77항에 있어서,
    상기 제2 및 제3 기입선은 상기 반도체 기판측으로부터 홀수개 또는 짝수개째에 존재하는 메모리 셀의 바로 위쪽에 배치되는 자기 랜덤 액세스 메모리.
  80. 제64항에 있어서,
    상기 복수의 메모리 셀을 포함하는 메모리 셀 어레이,
    상기 제1 기입선에 기입 전류를 공급하는 드라이버,
    상기 기입 전류를 흡수하는 싱커
    를 더 포함하는 자기 랜덤 액세스 메모리.
  81. 제80항에 있어서,
    상기 드라이버는 상기 메모리 셀 어레이의 일단측에 배치되고, 상기 싱커는 상기 메모리 셀 어레이의 타단측에 배치되는 자기 랜덤 액세스 메모리.
  82. 제80항에 있어서,
    상기 드라이버 및 상기 싱커는 모두 상기 메모리 셀 어레이의 일단측에 배치되는 자기 랜덤 액세스 메모리.
  83. 제64항에 있어서,
    상기 복수의 메모리 셀 중의 상기 1개는 상기 제1 기입선과 상기 제2 기입선 사이에 배치되는 자기 랜덤 액세스 메모리.
  84. 제64항에 있어서,
    상기 제1 기입선의 바로 아래에 배치되는 메모리 셀의 층 구조와 상기 제1 기입선의 바로 위쪽에 배치되는 메모리 셀의 층 구조는 상기 제1 기입선에 대하여 상호 대칭인 자기 랜덤 액세스 메모리.
  85. 제64항에 있어서,
    상기 제2 기입선의 바로 아래에 배치되는 메모리 셀의 층 구조와 상기 제2 기입선의 바로 위쪽에 배치되는 메모리 셀의 층 구조는, 상기 제2 기입선에 대하여 상호 대칭인 자기 랜덤 액세스 메모리.
  86. 제64항에 있어서,
    상기 복수의 메모리 셀의 각각은 적어도, 자화의 방향이 고정되는 핀층과, 기입 데이터에 따라서 자화의 방향이 변하는 기억층과, 상기 핀층과 상기 기억층 사이에 배치되는 터널 배리어층을 포함하는 자기 랜덤 액세스 메모리.
  87. 제86항에 있어서,
    상기 핀층의 자화의 방향은 상기 복수의 메모리 셀의 모두에서 동일한 자기랜덤 액세스 메모리.
  88. 제86항에 있어서,
    상기 핀층의 자화의 방향은, 상기 반도체 기판측으로부터 홀수개째의 메모리 셀과 짝수개째의 메모리 셀에서 상호 다른 자기 랜덤 액세스 메모리.
  89. 제64항에 있어서,
    상기 복수의 메모리 셀은 상기 반도체 기판과 상기 비트선 사이에 배치되는 자기 랜덤 액세스 메모리.
  90. 제64항에 있어서,
    상기 복수의 메모리 셀은 1개의 판독 블록을 구성하고 있고, 상기 복수의 메모리 셀의 타단은 판독 선택 스위치를 경유하여 소스선에 접속되는 자기 랜덤 액세스 메모리.
  91. 제90항에 있어서,
    상기 판독 선택 스위치는 상기 복수의 메모리 셀의 바로 아래의 상기 반도체 기판의 표면 영역에 배치되는 자기 랜덤 액세스 메모리.
  92. 제91항에 있어서,
    상기 판독 선택 스위치의 제어 단자에 접속되고, 상기 제1 방향 또는 상기 제2 방향으로 연장되는 판독 워드선을 더 포함하는 자기 랜덤 액세스 메모리.
  93. 제64항에 있어서,
    상기 복수의 메모리 셀의 각각은 상부 전극과 하부 전극 사이에 끼워지고, 상기 복수의 메모리 셀은 상기 상부 전극 또는 상기 하부 전극에 컨택트하는 컨택트 플러그에 의해 상호 직렬 접속되는 자기 랜덤 액세스 메모리.
  94. 제90항에 있어서,
    상기 판독 선택 스위치는, MIS 트랜지스터, MES 트랜지스터, 접합 트랜지스터, 바이폴라 트랜지스터 및 다이오드 중의 어느 하나인 자기 랜덤 액세스 메모리.
  95. 반도체 기판의 표면 영역에 판독 선택 스위치를 형성하는 단계,
    상기 판독 선택 스위치 상에 제1 방향으로 연장되는 제1 기입선을 형성하는 단계,
    상기 제1 기입선의 바로 위쪽에 제1 MTJ 소자를 형성하는 단계,
    상기 제1 MTJ 소자의 바로 위쪽에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 제2 기입선을 형성하는 단계,
    상기 제2 기입선의 바로 위쪽에, 상기 제2 기입선에 대하여 상기 제1 MTJ 소자와 대칭이 되는 제2 MTJ 소자를 형성하는 단계,
    상기 제2 MTJ 소자의 바로 위쪽에 상기 제1 방향으로 연장되는 제3 기입선을 형성하는 단계,
    상기 제3 기입선의 바로 위쪽에, 상기 제3 기입선에 대하여 상기 제2 MTJ 소자와 대칭이 되는 제3 MTJ 소자를 형성하는 단계,
    상기 제3 MTJ 소자의 바로 위쪽에 상기 제2 방향으로 연장되는 제4 기입선을 형성하는 단계,
    상기 제4 기입선의 바로 위쪽에, 상기 제4 기입선에 대하여 상기 제3 MTJ 소자와 대칭이 되는 제4 MTJ 소자를 형성하는 단계,
    상기 제4 MTJ 소자의 바로 위쪽에 상기 제1 방향으로 연장되는 제5 기입선을 형성하는 단계,
    상기 제5 기입선 상에 상기 제2 방향으로 연장되는 판독 비트선을 형성하는 단계
    를 포함하는 자기 랜덤 액세스 메모리의 제조 방법.
  96. 제95항에 있어서,
    상기 제1 내지 제5 기입선은 각각, 다마신 프로세스에 의해 형성되는 자기 랜덤 액세스 메모리의 제조 방법.
  97. 제95항에 있어서,
    상기 제1 내지 제5 기입선은 각각 절연층에 배선홈을 형성하는 단계와, 상기배선홈을 완전하게 채우는 금속층을 형성하는 단계와, 상기 배선홈 내 이외의 금속층을 제거하는 단계에 의해 형성되는 자기 랜덤 액세스 메모리의 제조 방법.
  98. 제97항에 있어서,
    상기 금속층을 형성하기 전에 배리어 메탈층이 형성되는 자기 랜덤 액세스 메모리의 제조 방법.
  99. 제98항에 있어서,
    상기 배리어 메탈층을 형성하기 전에 상기 배선홈의 측벽에 측벽 절연층이 형성되는 자기 랜덤 액세스 메모리의 제조 방법.
  100. 제99항에 있어서,
    상기 배선홈내 이외의 금속층을 제거한 후에 상기 금속층 상에만 상기 측벽 절연층과 동일한 재료로 구성되는 절연층을 형성하는 자기 랜덤 액세스 메모리의 제조 방법.
  101. 제100항에 있어서,
    상기 측벽 절연층은 질화 실리콘으로 구성되는 자기 랜덤 액세스 메모리의 제조 방법.
  102. 제95항에 있어서,
    상기 제1 MTJ 소자를 피복하는 제1 보호층을 형성하는 단계,
    상기 제2 MTJ 소자를 피복하는 제2 보호층을 형성하는 단계,
    상기 제3 MTJ 소자를 피복하는 제3 보호층을 형성하는 단계,
    상기 제4 MTJ 소자를 피복하는 제4 보호층을 형성하는 단계
    를 포함하는 자기 랜덤 액세스 메모리의 제조 방법.
  103. 제102항에 있어서,
    상기 제1, 제2, 제3 및 제4 보호층은 알루미나로 구성되는 자기 랜덤 액세스 메모리의 제조 방법.
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