KR100833327B1 - 비휘발성 기억 장치 및 그 쓰기 방법 - Google Patents

비휘발성 기억 장치 및 그 쓰기 방법 Download PDF

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Abstract

본 발명은 비휘발성 기억 장치 및 그 비휘발성 기억 장치의 쓰기 방법을 제공한다. 이 기억 장치는 저항 소자와 저항소자의 일단에 연결되는 선택소자를 포함하는 메모리 셀, 메모리 셀의 일단에 연결되고 행 방향으로 진행하는 상부 비트라인, 메모리 셀의 타단에 연결되고 행 방향으로 진행하는 하부 비트라인, 및 선택소자에 연결되고 열 방향으로 진행하는 워드라인을 포함하되, 저항소자의 저항 상태는 하부 비트라인의 전기적 특성에 따라 감지되고, 메모리 셀들은 행들과 열들로 배열되어 메모리 셀 어레이를 이룬다.
Figure R1020070128250
저항 메모리, 폴리머 메모리, 셀 어레이

Description

비휘발성 기억 장치 및 그 쓰기 방법{NONVOLATILE MEMORY DEVICE AND THE WRITING METHOD OF THE SAME}
본 발명은 기억 장치에 관한 것으로, 구체적으로 저항 소자를 이용하는 비휘발성 기억 장치 및 그 쓰기 방법에 관한 것이다.
플래시 메모리를 대신하는 고속동작이 가능한 비휘발성 램(nonvolatile random access memory)으로서, FeRAM(ferro-electric random access memory), MRAM(magnetoresistance random access memory), PoRAM(polymer random access memory), PRAM(phase change random access memory) 등의 여러가지 기억 장치가 제안되었다. FeRAM과 MRAM은 고집적화에 어려움이 있다. 한편, 유기 물질(organic material)을 이용하는 PoRAM의 경우, 고집적화가 용이하다. PoRAM은 상부 전극과 하부 전극을 구비하고, 상기 상부 전극과 상기 하부 전극 사이에 유기물질이 개재된다. 상기 유기 물질은 인가전압에 따라 상기 유기 물질에 트랩된 전하의 양이 변경된다. 상기 트랩된 전하의 양에 따라 상기 유지 물질의 저항이 변경된다. 따라서, PoRAM은 상기 유기 물질의 저항에 따라 이진 정보를 저장할 수 있는 기억 장치이다. PoRAM의 메모리 셀은 워드 라인과 비트 라인이 교차하는 지점에서, 워드 라인과 비트라인 사이에 저항소자가 배치되는 1 저항 구조를 가질 수 있어, 고집적화의 측면에서 유리하다. 하지만, 상기 저항 소자의 전기적인 커플링 효과로 인하여 메모리 셀 어레이에서 크로스토크(crosstalk) 현상이나 누설 전류가 발생할 수 있다. 상기 크로스토크나 누설전류는 PoRAM을 오동작시킬 수 있다.
도 1a 및 도 1b는 종래기술에 따른 PoRAM의 기입 방법을 설명하는 블록도 및 타이밍도이다. 도 1a 및 도 1b을 참조하면, 상기 메모리 셀 어레이(101)는 행 방향으로 연장되는 워드라인들(WL1~WLm)과 열 방향으로 진행하는 비트라인(BL1~BLn)의 교점에 메모리 셀이 m x n개 배치되는 구조를 가진다. 각 메모리 셀은 저항 소자(Mij)로 구성되어 있다. 상기 저항 소자(Mij)의 일단은 상기 워드라인(WLi)에 연결되고, 타단은 비트라인(BLj)에 연결된다. 상기 워드라인들(WL1~WLm)은 X-디코더(140)에 연결되어 있고, 상기 비트라인들(BL1~BLn)은 Y-디코더(150)에 연결되어 있다.
메모리 셀(M11)에 데이터를 기입하는 경우를 예를 들어 설명한다. 제어부(120)가 입력버퍼(110)을 통하여 기입 명령 정보를 포함하는 외부 제어신호(CTRL)를 수신하면, 기입 명령을(WR)을 발생한다. 기입 명령(WR)에 응답하여, 전압 발생기(130)가 워드라인 선택 전압(VW)과 비트라인 차폐 전압(VB)을 발생시킨다. 제1 메모리 셀 선택 회로(102)가 시간(T2)동안 선택 워드 라인(WL1)에 워드 라인 선택 전압(VW-Vth1)을 공급하고, 나머지 비선택 워드 라인(WL1~WLm)을 플로팅시킨다. 제2 메모리 셀 선택 회로(103)가 선택 비트라인(BL1)만을 플로팅시키고, 시간(T2) 동안 나머지 비선택 비트라인들(BL2~BLn)에 비트라인 차폐 전압(VB-Vth2)을 공급한다. 이때, 데이터 입출력 신호(DIO)가 디세이블되므로, 입출력 선택회로(160)는 비트라인들(BL1~BLn)을 센스 엠프들(SA1~SAn)로 부터 각각 분리한다. 이어서, 제어부(120)가 데이터 입출력 회로(180)를 통하여 기입 데이터(WR_DAT)를 수신한다. 제어부(120)는 칼럼 어드레스 신호(CADD)와 기입 데이터(WR_DAT)에 기초하여, 기입 구동신호(WDS1)을 인에블시키고, 기입구동신호들(WDS2~WDSn)을 디세이블시킨다. 기입 구동 신호(WDS1)에 응답하여, 비트라인 드라이버(BD1)가 기입전압(VR)을 공급한다. 비트라인 드라이버(BD1)가 비트라인(BL1)에 기입전압(VR)을 공급하는 경우, 기입 전압(VR)이 워드라인 선택 전압(VW-Vth1)보다 크므로, 비트라인(BL1), 메모리 셀(M11), 및 워드라인(WL1)으로 이루어지는 전류 패스가 형성된다. 그 결과, 메모리 셀(M11)에 로직 "1"의 데이터가 기입된다. 한편, 메모리 셀(M11)에 데이터가 기입되는 동안, 위드라인(WL1)의 전압과 비트라인들(BL2~BLn)의 전압이 서로 동일하므로, 메모리 셀들(M12~M1n)을 통한 전류 흐름은 발생하지 않는다.
본 발명의 일 기술적 과제는 메모리 셀들간의 간섭이 없는 비휘발성 기억 장치를 제공하는 것이다.
본 발명의 일 기술적 과제는 메모리 셀들간의 간섭이 없는 비휘발성 기억 장치의 쓰기 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 비휘발성 기억 장치는 저항 소자와 상기 저항소자의 일단에 연결되는 선택소자를 포함하는 메모리 셀, 상기 메모리 셀의 일단에 연결되고 행 방향으로 진행하는 상부 비트라인, 상기 메모리 셀의 타단에 연결되고 행 방향으로 진행하는 하부 비트라인, 및 상기 선택소자에 연결되고 열 방향으로 진행하는 워드라인을 포함하되, 상기 저항소자의 저항 상태는 상기 하부 비트라인의 전기적 특성에 따라 감지되고, 메모리 셀들은 행들과 열들로 배열되어 메모리 셀 어레이를 이룬다.
본 발명의 일 실시예에 있어서, 상기 접지회로는 쓰기 동작시 상기 하부 비트라인을 접지시킬 수 있다.
본 발명의 일 실시예에 있어서, 상기 하부 비트라인의 전기적 특성은 전류 또는 전압일 수 있다.
본 발명의 일 실시예에 있어서, 상기 상부 비트라인에 상기 저항소자의 타단이 연결될 수 있다.
본 발명의 일 실시예에 있어서, 상기 하부 비트라인에 연결된 센스앰프를 더 포함하되, 상기 센스 앰프는 상기 상부 비트라인, 상기 셀, 상기 하부 비트라인을 통하여흐르는 전류를 감지할 수 있다.
본 발명의 일 실시예에 있어서, 상기 하부 비트라인에 연결된 센스앰프를 더 포함하되, 상시 센스앰프는 상기 하부 비트라인 마다 구비할 수 있다.
본 발명의 일 실시예에 있어서, 상기 센스앰프는 버퍼를 더 포함하되, 상기 버퍼는 상기 센스앰프에 의해 감지된 데이터들을 일시적으로 저장할 수 있다.
본 발명의 일 실시예에 있어서, 상기 메모리 셀 어레이는 복수의 상기 하부 비트라인들을 포함하고, 상기 하부 비트라인에 연결된 센스앰프를 더 포함하되, 상시 센스앰프는 복수의 상기 하부 비트라인들이 연결되어 접속될 수 있다.
본 발명의 일 실시예에 있어서, 상기 메모리 셀은 폴리머 셀, 자기저항 메모리 셀, 상전이 메모리 셀 중에서 어느 하나일 수 있다.
본 발명의 일 실시예에 따른 비휘발성 기억 장치의 판독 방법은 비휘발성 기억 장치는 선택소자와 상기 선택소자의 일단이 저항소자의 일단과 연결되는 메모리 셀, 상기 메모리 셀의 일단에 접속되고 행 방향으로 진행하는 상부 비트라인, 상기 메모리 셀의 타단에 접속되고 행 방향으로 진행하는 하부 비트라인, 및 상기 선택소자에 접속되고 열 방향으로 진행하는 워드라인을 포함하되, 상기 저항소자의 저항 상태는 상기 하부 비트라인의 전기적 특성에 따라 감지되고, 메모리 셀들은 행들과 열들로 배열되어 메모리 셀 어레이를 이루어지고, 선택된 메모리 셀에 연결된 워드라인에 제1 전압을 인가하는 단계, 선택된 메모리 셀에 연결된 상부 비트라인 에 제3 전압을 인가하는 단계, 및 상기 저항 소자를 통하여 흐르는 전류를 감지하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 상기 저항 소자를 통하여 흐르는 전류를 감지하는 단계는 센스앰프가 상기 상부 비트라인, 상기 셀, 상기 하부 비트라인을 통하여 흐르는 전류를 감지하는 것에 의해 수행될 수 있다.
본 발명의 일 실시예에 있어서, 상기 메모리 셀은 폴리머 메모리 셀일 수 있다.
본 발명의 일 실시예에 따른 비휘발성 기억 장치의 판독 방법은 비휘발성 기억 장치는 선택소자와 상기 선택소자의 일단이 저항소자의 일단과 연결되는 메모리 셀, 상기 메모리 셀의 일단에 접속되고 행 방향으로 진행하는 상부 비트라인, 상기 메모리 셀의 타단에 접속되고 행 방향으로 진행하는 하부 비트라인, 및 상기 선택소자에 접속되고 열 방향으로 진행하는 워드라인을 포함하되, 상기 저항소자의 저항 상태는 상기 하부 비트라인의 전기적 특성에 따라 감지되고, 메모리 셀들은 행들과 열들로 배열되어 메모리 셀 어레이를 이루어지고, 상기 기억 장치의 읽기 방법은 워드라인에 제1 전압을 인가하여 상기 워드라인에 연결된 메모리 셀들을 선택하는 단계, 선택된 메모리 셀들에 연결된 상부 비트라인들에 제3 전압을 인가하는 단계, 및 상기 메모리 셀들의 상기 저항 소자를 통하여 흐르는 전류를 감지하는 단계를 포함한다.
본 발명의 일 실시예에 따른 비휘발성 기억 장치의 판독 방법은 상기 메모리 셀들의 상기 저항 소자를 통하여 흐르는 전류를 감지하는 단계는 상기 하부 비트라 인들 마다 연결된 센스앰프가 상기 상부 비트라인, 상기 셀, 상기 하부 비트라인을 통하여 흐르는 전류를 감지하는 것에 의해 수행될 수 있다.
본 발명의 비휘발성 기억 장치의 선택된 메모리 셀은 인접한 메모리 셀에 의한 간섭없이 정보를 쓸 수 있어 신뢰성이 향상될 수 있다. 또한, 접지 회로는 하부 비트라인들에 공통으로 접속되어, 본 발명에 따른 비휘발성 기억 장치의 직접도가 향상될 수 있다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 기억 장치를 설명하는 블록도이다.
도 2를 참조하면, 제어회로(60)는 어드레스 라인(62)을 통하여 어드레스 신호를 입력받을 수 있다. 상기 어드레스 신호는 X-디코더(30)와 Y-디코더(20)에 입력되어, 메모리 셀 어레이(10)의 특정한 메모리 셀을 선택할 수 있다. 선택된 메모리 셀의 데이터는 판독회로(40)를 통하여 판독되어 상기 제어회로(60)에 입력된다. 상기 제어회로(60)는 상기 데이터를 데이터 라인(63)을 통하여 외부 장치(미도시)와 통신할 수 있다.
상기 제어회로(60)는 제어신호를 제어 라인(61)을 통하여 입력받아, X-디코더(30), Y-디코더(20), 판독회로(40), 전압발생회로(50)를 제어할 수 있다. 상기 제어회로(60)는 상기 메모리 셀 어레이(10)의 읽기 동작, 쓰기 동작, 소거동작 등에 따라, 상기 메모리 셀 어레이(10) 주변에 배치된 장치들(20,30,40,50)을 제어할 수 있다. X-디코더(30)는 상기 어드레스 신호를 이용하여 특정한 상부 비트라인(미도시)을 선택할 수 있다. Y-디코더(20)는 상기 어드레스 신호를 이용하여 특정한 워드라인을 선택할 수 있다. 판독회로(40)는 메모리 셀 어레이의 특정한 메모리 셀의 데이터를 판독할 수 있다. 상기 판독회로(40)은 하부 비트라인에 연결될 수 있다. 상기 판독회로(40)에 의하여 판독된 데이터는 상기 제어회로(60)에 입력될 수 있다. 상기 제어회로(60)는 데이터 라인(63)을 통하여 외부 장치(미도시)에 상기 데이터를 전송할 수 있다. 전압발생회로(50)는 상기 X-디코더(30), Y-디코더(20), 판독회로(40)에 필요한 전압을 공급할 수 있다. 상기 전압 발생회로(50)는 제1 전압(V1), 제2 전압(V2), 제3 전압(V3), 제4 전압(V4)을 발생시킬 수 있다. 판독 동작시,상기 제1 전압(V1)은 선택된 워드라인에 인가되는 전압이고, 제2 전압(V2)은 비선택된 워드라인에 인가되는 전압이고, 제3 전압(V3)은 선택된 상부 비트라인에 인가되는 전압이고, 제4 전압(V4)은 비선택된 상부 비트라인에 인가되는 전압일 수 있다.
도 3은 도2 에 도시된 메모리 셀 어레이를 자세히 보여주는 블록도이다.
도 3를 참조하면, 상기 메모리 어레이(210)는 행들과 열들로 배열된 복수의 메모리 셀들을 포함한다. 메모리 셀(Cij)은 선택소자(Tij)와 상기 선택소자(Tij)의 일단에 연결된 저항소자(Mij)를 포함한다. 상기 메모리 셀(Cij)의 일단은 행 방향으로 진행하는 상부 비트라인(BLia)에 접속되고, 상기 메모리 셀(Cij)의 타단은 행 방향으로 진행하는 하부 비트라인(BLib)에 접속된다. 워드라인(WLj)은 상기 선택소자(Tij)에 접속되고 열 방향으로 진행한다. 상기 저항소자(Mij)의 저항 상태는 상기 하부 비트라인(BLib)의 전기적 특성에 따라 감지된다. 상기 전기적 특성은 전류 또는 전압일 수 있다.
상기 메모리 셀 어레이(210)는 열 방향으로 연장되는 워드라인들(WL1~WLn)과 행 방향으로 진행하는 상부 비트라인(BL1~BLm)의 교점에 메모리 셀이 m x n개 배치되는 구조를 가진다. 상기 메모리 셀(Cij)은 상기 선택소자(Tij)와 상기 저항 소자(Mij)가 직렬로 연결된 형태를 가진다. 상기 저항 소자의 타단은 상기 상부 비트라인 또는 상기 하부 비트라인에 연결될 수 있다. 상기 선택소자(Tij)는 트랜지스터일 수 있다. 상기 저항 소자(Mij)는 폴리머 메모리 소자, 자기저항 메모리 소자, 상전이 메모리 소자 중에서 어느 하나일 수 있다. 상기 저항 소자(Mij)는 상술한 소자들에 한하지 않고 저항 상태에 따라 정보를 저장할 수 있는 다른 소자를 포함할 수 있다. 예를 들어, 상기 저항 소자(Mij)가 폴리머 메모리 소자인 경우, 상기 저항 소자(Mij)는 상부 전극과 하부 전극 사이에 유기물질을 포함할 수 있다.
워드라인(WLj)은 상기 메모리 셀(Cij)의 선택소자(Tij)에 연결되어 있다. 상기 선택소자(Tij)가 트랜지스터인 경우, 상기 워드라인(WLj)은 상기 트랜지스터의 게이트에 연결될 수 있다. 상기 워드라인(WLj)은 열 방향으로 진행하며, 각각의 메모리 셀(Cij)의 선택 소자(Tij)에 연결될 수 있다. 상기 워드라인(WLj)은 Y 디코더(220)에 연결될 수 있다. 상기 Y디코더(220)는 어드레스 라인에 대응하여 상기 메모리 셀 어레이(210)의 상기 워드라인(WLj)을 선택할 수 있다.
비트라인(BL)은 상부 비트라인(BLia)과 하부 비트라인(BLib)을 포함한다. 상기 상부 비트라인(BLia)은 행 방향으로 진행하면서 각각의 메모리 셀(Cij)의 타단에 접속될 수 있다. 상기 상부 비트라인(BLia)은 x 디코더(230)에 전기적으로 연결될 수 있다. 상기 x-디코더(230)는 어드레스 라인에 대응하는 상기 메모리 셀 어레이(210)의 상기 상부 비트라인(BLia)을 선택할 수 있다. 상기 하부 비트라인(BLib)은 상기 메모리 셀(Cij)의 타단에 접속하고 행 방향으로 진행한다. 상기 하부 비트라인(BLib)은 판독회로(240)에 연결된다.
상기 판독회로(240)는 센스 앰프(241)를 포함할 수 있다. 상기 센스 앰프(241)는 상기 상부 비트라인(BLia), 상기 메모리 셀(Cij), 및 상기 하부 비트라인(BLib)을 통하여 흐르는 전류를 감지하여, 상기 메모리 셀(Cij)에 저장된 정보를 판독할 수 있다. 상기 메모리 셀(Cij)에 저장된 정보는 상기 저항 소자(Mij)의 저항 상태에 따라 결정될 수 있다. 상기 센스 앰프(241)는 상기 행 방향으로 진행하는 복수의 하부 비트라인들(BL1~BLm)에 공통으로 접속될 수 있다.
구체적으로, 메모리 셀(Cij)에 저장된 정보를 추출하는 방법을 설명한다. Y 디코더(220)는 워드라인(WLj)을 선택한다. 이에 따라, 상기 선택된 워드라인(WLj)의 전압은 제1 전압(V1)으로 변경되고, 상기 워드라인(WLj)과 접속되어 있는 열 방향의 선택 소자들 (T1j~Tmj)이 턴온(turn on)된다. 다만, 상기 선택된 워드라인(WLj)이외 워드라인들의 전압은 제2 전압(V2)일 수 있다. 상기 X- 디코더(230)는 상기 메모리 셀(Cij)에 연결된 상기 상부 비트라인(BLia)에 제3 전압(V3)을 인가할 수 있다. 이에 따라, 상기 상부 비트라인(BLia)과 하부 비트라인(BLib) 사이에 전압 강하가 발생한다. 센스 앰프(241)는 상기 하부 비트라인(BLib)에 흐르는 전류를 감지하여, 상기 전류의 양에 따라 상기 저장소자(Mij)의 저항 상태를 판별할 수 있다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 비휘발성 기억 장치의 메모리 셀을 보여주는 블록도이다.
도 4a를 참조하면, 메모리 셀(C11)은 선택소자(T11)와 상기 선택소자(T11)의 일단에 연결된 저항소자(M11)를 포함한다. 상기 메모리 셀(C11)의 일단은 행 방향으로 진행하는 상부 비트라인(BL1a)에 접속되고, 상기 메모리 셀(C11)의 타단은 행 방향으로 진행하는 하부 비트라인(BL1b)에 접속된다. 워드라인(WL1)은 상기 선택소자(T11)에 접속되고 열 방향으로 진행한다. 상기 저항소자(M11)의 저항 상태는 상기 하부 비트라인(BL1b)의 전기적 특성에 따라 감지된다. 상기 저항 소자(M11)의 타단은 상기 상부 비트라인(BL1a)에 접속되고, 상기 선택 소자(T11)의 타단은 상기 하부 비트라인(BL1b)에 접속된다. 상기 하부 비트라인(BL1b)는 센스 앰프(SA)에 연결된다. 상기 센스 앰프(SA)는 상기 하부 비트라인(BL1b)에 흐르는 전류 또는 상기 하부 비트라인(BL1b)의 전압을 측정하여 상기 저항 소자(M11)의 저항 상태를 판별할 수 있다.
도 4b를 참조하면, 상기 저항 소자(M11)의 타단은 상기 하부 비트라인(BL1b)에 접속되고, 상기 선택 소자(T11)의 타단은 상기 상부 비트라인(BL1a)에 접속된다. 상기 하부 비트라인(BL1b)는 센스 앰프(SA)에 연결된다. 상기 센스 앰프(SA)는 상기 하부 비트라인(BL1b)에 흐르는 전류 또는 상기 하부 비트라인(BL1b)의 전압을 측정하여 상기 저항 소자(M11)의 저항 상태를 판별할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 비휘발성 기억 장치를 설명하는 블록도이다. 도 3에서 설명한 부분과 중복되는 설명은 생략한다. 도 5를 참조하면, 센스 앰프(341)는 각 하부 비트라인(BL1b~BLmb) 마다 배치될 수 있다. 이에 따라, 상기 센스 앰프의 출력신호는 버퍼(344)에 입력될 수 있다. 상기 버퍼(344)는 상기 센스앰프(341)에 의해 감지된 데이터들을 일시적으로 저장할 수 있다. 복수의 센스 앰프(341)는 센스 앰프 블록(342)을 형성할 수 있다. 판독회로(340)는 상기 센스 앰프 블록(342) 및 상기 버퍼(344)을 포함할 수 있다.
이 실시예에 따른 블록단위로 판독하는 방법을 설명한다. 구체적으로, 메모리 셀들(Ci1)의 저장된 정보를 추출하는 방법을 설명한다. 여기서 i는 1 내지 m 중에서 어느 하나일 수 있다. 즉, 상기 제1 워드라인(WL1)에 연결된 메모리 셀들(Ci1)을 동시에 판독할 수 있다. Y 디코더(320)는 워드라인(WL1)을 선택한다. 이에 따라, 상기 워드라인(WL1)의 전압은 제1 전압(V1)으로 변경되고, 상기 워드라인(WL1)과 접속되어 있는 열 방향의 선택 소자들 (T11~Tm1)을 턴온(turn on)시킬 수 있다. 다만, 상기 선택된 워드라인(WL1)이외 워드라인들(WL2~WLn)의 전압은 제2 전압(V2)일 수 있다. 상기 X디코더(30)는 상기 메모리 셀들(Ci1)에 연결된 상기 상부 비트라인들(BL1a~BLma)의 전압을 제3 전압(V3)으로 변경할 수 있다. 이에 따라, 상기 상부 비트라인들(BL1a~BLma)과 하부 비트라인(BL1b~BLmb) 사이에 전압차가 발생한다. 상기 하부 비트라인들(BL1b~BLmb)에 연결된 센스 앰프들(341)은 상기 하부 비트라인들(BL1b~BLmb)에 흐르는 전류를 감지하여, 상기 전류의 양에 따라 상기 저장소자들(Mi1)의 저항 상태를 동시에 판별할 수 있다. 상기 센스 앰프들(341)은 센스 앰프 블록(342)을 형성한다. 상기 센스 앰프 블록(342)에 의해 검출된 정보는 상기 버퍼(344)에 일시적으로 저장될 수 있다. 상술한 바와 같이, 상기 상부 비트라인들(BL1a~BLma)에 제3 전압(V3)을 동시에 인가함으로써 복수의 메모리 셀들을 동시에 판독할 수 있다.
도 6는 본 발명에 따른 비휘발성 기억 장치를 설명하는 블록도이다. 도 2에서 설명한 부분과 중복되는 설명은 생략한다.
제어회로(460)는 제어 라인(461)을 통하여 제어신호를 입력받을 수 있다. 상기 제어신호는 판독 신호, 소거 신호 및 쓰기 신호 중에서 적어도 하나를 포함할 수 있다. 상기 제어회로(460)가 상기 쓰기 신호를 입력받은 경우, 상기 제어회로(460)은 어드레스 라인(462)를 통하여 어드레스 신호를 입력받아, 상기 어드레스 신호를 X-디코더(430) 및 Y-디코더(420)에 전송할 수 있다. 상기 Y-디코더(420)는 상기 어드레스 신호에 해당하는 워드라인(WL1)을 선택할 수 있다. 상기 Y-디코더(420)는 선택된 워드라인(WL1)에 상기 전원 발생회로(450)에서 생성된 제1 전압(V1)을 인가할 수 있다. 또한, 상기 Y-디코더(420)는 선택되지 않은 워드라인들(WL2~WLn)에 제2 전압(V2)를 인가할 수 있다. 상기 제 1 전압(V1)은 상기 선택된 워드라인(WL1)에 연결된 선택 트렌지스터의 게이트에 인가되어, 상기 선택 트랜지스터를 턴온시킬 수 있다. 한편, 상기 제2 전압(V2)은 선택되지 않는 워드라인에 연결된 선택 트랜지스터의 게이트에 인가되어, 상기 선택 트랜지스터는 턴온되지 않는다.
상기 비휘발성 기억 장치는 상기 상부 비트라인(BLia)에 연결된 X-디코더(430)에 사용되는 전압을 공급하는 전압 발생회로(450)를 포함할 수 있다. 상기 전압 발생회로(450)는 판별동작 및 쓰기 동작에 따라 상기 X-디코더(430)에 다른 전압들을 공급할 수 있다. 상기 전압 발생회로(450)는 프로그램 전압(VP)을 생성할 수 있다. 상기 프로그램 전압(VP)은 복수의 전압 상태를 포함할 수 있다. 예를 들어, 상기 프로그램 전압(VP)은 제1 프로그램 전압(VP1), 제2 프로그램 전압(VP2), 및 제3 프로그램 전압(VP3)을 포함할 수 있다. 상기 제1 프로그램 전압(VP1)은 저항 소자의 저항 상태를 "1"로 변경할 수 있고, 상기 제2 프로그램 전압(VP2)은 상기 저항 소자의 저항 상태를 "0"으로 변경할 수 있다. 상기 제1 프로그램 전압(VP1)은 9 V일 수 있고, 제2 프로그램 전압(Vp2)은 7 V일 수 있다. 상기 제3 프로그램 전압(VP3)는 접지전압일 수 있다.
상기 X-디코더(430)는 상기 제어회로(460)의 상기 어드레스 신호를 입력받아, 상부 비트라인(BLia)을 선택할 수 있다. 상기 X-디코더(430)는 상기 전압 발생회로(450)에서 생성된 프로그램 전압(VP)을 상기 상부 비트라인(BLia)에 인가할 수 있다. 즉, 상기 X-디코더(430)는 상기 선택된 메모리 셀에 해당하는 상기 상부 비트라인(BLia)을 선택할 수 있다. 상기 제어 회로(460)는 데이터 라인(463)을 통하여 쓰기 데이터를 입력받아, 상기 X-디코더(430)에 전송할 수 있다. 선택된 메모리 셀에 상기 쓰기 데이터를 기록하도록, 상기 X-디코더(430)는 상기 쓰기 데이터에 따른 상기 전압 발생회로(450)의 프로그램 전압(VP)을 상기 선택된 상부 비트라인(BLia)에 인가할 수 있다.
상기 접지회로(470)는 상기 선택된 메모리 셀에 연결된 상기 하부 비트라인(BLib)을 접지시킬 수 있다. 상기 제어회로(460)는 쓰기 동작 신호(WEn)를 출력할 수 있다. 상기 접지회로(470)는 상기 쓰기 동작 신호(WEn)를 입력 받아, 상기 하부 비트라인(BLib)을 접지시킬 수 있다. 이에 따라, 상기 선택된 메모리 셀에 정보가 저장될 수 있다. 즉, 상부 비트라인(BLia), 메모리 셀(Cij), 하부 비트라인(BLib), 및 접지회로(470)를 통하여 전류가 흐른다. 상기 선택된 메모리 셀(Cij)에 흐르는 전류 또는 상기 선택된 메모리 셀(Cij)에 인가되는 전압에 따라, 상기 선택된 메모리 셀(Cij)의 저항 소자(Mij)의 저항 상태가 변할 수 있다. 본 발명에 따른 쓰기 동작과 소거 동작은 유사하므로 소거 동작에 대한 설명은 생략한다.
본 발명의 변형된 실시예에 따르면, 하부 비트라인(BL1b~BLmb)에 판독회로가 연결될 수 있다. 판독 동작시에는 상기 접지회로(470)를 불능화시키고, 판독회로(440)가 동작한다.
도 7a 내지 도 7c은 본 발명의 일 실시예에 따른 비휘발성 기억 장치를 설명하는 블록도들이다. 도 6에서 설명된 것과 중복되는 설명은 생략한다.
도 7a를 참조하면, 상기 메모리 셀 어레이(510)는 행들과 열들로 배열된 복수의 메모리 셀들을 포함한다. 메모리 셀(Cij)은 선택소자(Tij)와 상기 선택소자(Tij)의 일단에 연결된 저항소자(Mij)를 포함한다. 상기 메모리 셀(Cij)의 일단은 행 방향으로 진행하는 상부 비트라인(BLia)에 접속되고, 상기 메모리 셀(Cij)의 타단은 행 방향으로 진행하는 하부 비트라인(BLib)에 접속된다. 워드라인(WLj)은 상기 선택소자(Tij)에 접속되고 열 방향으로 진행한다.
상기 하부 비트라인(BLib)은 접지회로(570)에 연결된다. 상기 접지회로(570)는 상기 하부 비트라인들(BL1b~BLmb)에 연결될 수 있다. 제어회로(미도시)는 상기 접지회로(570)를 동작시키기 위하여 쓰기 동작 신호(WEn)를 발생시킬 수 있다. 상기 접지회로(570)는 상기 쓰기 동작 신호(WEn)에 응답하여 상기 하부 비트라인들(BL1b~BLmb)을 접지시킬 수 있다.
본 발명의 변형된 실시예에 따르면, 상기 하부 비트라인(BLib)은 센스 앰프(541)에 연결될 수 있다. 상기 센스 앰프(541)는 판독 동작시 메모리 셀에 저장된 데이터를 판독할 수 있다.
이 실시예에 따른 쓰기 방법을 설명한다. 구체적으로, 선택된 메모리 셀(C11)에 소정의 데이터를 저장하는 방법을 설명한다. 상기 비휘발성 기억 장치의 쓰기 방법은 상기 선택된 메모리 셀(C11)에 연결된 워드라인(WL1)에 제1 전압(V1)을 인가하는 단계, 상기 선택된 메모리 셀(C11)에 연결된 상부 비트라인(BL1a)에 프로그램 전압(VP)을 인가하는 단계, 및 상기 선택된 메모리 셀(C11)에 연결된 상기 하부 비트라인(BL1b)을 접지시키는 단계를 포함한다.
도 7a를 참조하면, Y-디코더(520)는 어드레스 신호에 해당하는 워드라인(WL1)을 선택할 수 있다. 상기 Y-디코더(520)는 선택된 워드라인(WL1)에 상기 전원 발생회로(550)에서 생성된 제1 전압(V1)을 인가할 수 있다. 또한, 상기 Y-디코더는 선택되지 않은 워드라인들(WL2~WLn)에 제2 전압(V2)를 인가할 수 있다. 이에 따라, 상기 선택된 워드라인(WL1)에 연결된 선택 소자들(T11~Tm1)은 턴온된다.
상기 선택된 메모리 셀(C11)에 연결된 상부 비트라인(BL1a)에 프로그램 전압(VP)을 인가하는 단계는 전압 발생부(550)의 제1 프로그램 전압(VP1) 또는 제2 프로그램 전압(VP2)을 상기 선택된 상부 비트라인(BL1a)에 인가하는 단계를 포함할 수 있다. 선택되지 않는 상부 비트라인(BL2a~BLma)에는 제3 프로그램 전압(VP3)이 인가될 수 있다. 상기 제3 프로그램 전압(V3)는 접지 전압(VSS) 또는 플로팅 전압일 수 있다.
접지회로(570)는 상기 하부 비트라인들(BL1b~BL1m)에 연결될 수 있다. 상기 접지회로(570)은 제어회로로부터 쓰기 동작 신호(WEn)를 입력받아, 상기 하부 비트라인(BL1b)를 접지시킬 수 있다. 이에 따라, 상기 상부 비트라인(BL1a), 상기 선택된 메모리 셀(C11), 상기 하부 비트라인(BL1b), 및 상기 접지회로(570)을 통하는 전류 경로가 형성된다. 상기 선택된 메모리 셀(C11)의 상기 저장소자(M11)는 상기 저장 소자(M11)를 통하여 흐르는 전류의 양에 따라 정보를 저장할 수 있다.
도 7b를 참조하여, 복수의 메모리 셀들(Ci1)을 동시에 프로그램하는 쓰기 방법을 설명한다. 상기 Y-디코더(620)는 어드레스 신호에 해당하는 워드라인(WL1)을 선택할 수 있다. 상기 Y-디코더(620)는 선택된 워드라인(WL1)에 상기 전원 발생회로(650)에서 생성된 제1 전압(V1)을 인가할 수 있다. 또한, 상기 Y-디코더는 선택 되지 않은 워드라인들(WL2~WLn)에 제2 전압(V2)를 인가할 수 있다.
상기 선택된 메모리 셀들(Ci1)에 연결된 상부 비트라인들(BL1a~BLma)에 전압 발생부(550)의 프로그램 전압(VP)을 인가할 수 있다. 상기 프로그램 전압(VP)은 제1, 제2 프로그램 전압(VP1,VP2)을 포함할 수 있다. 상기 제1 프로그램 전압(VP1)은 저항 소자에 정보 "1"을 쓰기 위한 전압일 수 있다. 상기 제2 프로그램 전압(VP2)는 상기 저항 소자에 정보"0"을 쓰기 위한 전압일 수 있다. 상기 상부 비트라인들(BL1a~BLma)에는 저장될 정보에 따라, 제1 프로그램 전압(VP1) 또는 제2 프로그램 전압(VP2)일 수 있다.
상기 선택된 메모리 셀들(Ci1)에 연결된 상기 하부 비트라인들(BL1b~BLmb)을 접지시키는 단계는 상기 하부 비트라인들(BL1b~BLmb)을 접지시킬 수 있다. 접지회로(670)는 상기 하부 비트라인들(BL1b~BL1m)에 연결될 수 있다. 상기 접지회로(670)은 제어회로에서 쓰기 동작 신호(WEn)를 입력받아, 상기 하부 비트라인들(BL1b~BLmb)를 접지시킬 수 있다. 이에 따라, 상기 상부 비트라인들(BL1a~BLma), 상기 선택된 메모리 셀(Ci1), 상기 하부 비트라인들(BL1b~BLmb), 및 상기 접지회로(670)을 통하는 전류 경로들이 형성된다. 상기 선택된 메모리 셀들(C11~Cm1)의 상기 저장소자(Mi1)는 상기 저장 소자(Mi1)를 통하여 흐르는 전류의 양에 따라 정보를 저장할 수 있다. 상술한 것처럼, 상기 하부 비트라인들(BL1b~BLmb)이 상기 전지회로(670)에 연결된 경우, 상기 상부 비트라인들(BL1a~BLma)에 쓰기 정보에 대응하는 프로그램 전압을 인가하면, 동시에 복수의 메모리 셀들에 정보를 쓸 수 있다.
본 발명의 변형된 실시예에 따르면, 본 발명의 기억 장치는 판독회로(640)를 포함할 수 있다. 상기 판독회로(640)는 센스앰프(641)를 포함할 수 있다. 상기 센스 앰프는 상기 하부 비트라인들(BL1b~Blmb)에 연결될 수 있다.
도 7c를 참조하여, 본 발명의 일 실시예에 따른 비휘발성 기억 소자를 설명한다. 도 7a에서 설명한 것과 중복되는 것은 생략한다. 도 7c를 참조하면, 하부 비트라인들(BL1b~BLmb) 마다 각각 접지회로(770)가 연결될 수 있다. 상기 하부 비트라인들(BL1b~BLmb) 마다 각각 센스 앰프(741)가 연결될 수 있다. 판독회로(740)는 상기 센스 앰프들(741) 및 버퍼(742)를 포함할 수 있다.
복수의 메모리 셀들(Ci1)을 동시에 프로그램하는 쓰기 방법을 설명한다. 도 7c를 참조하면, 상기 Y-디코더(720)는 어드레스 신호에 해당하는 워드라인(WL1)을 선택할 수 있다. 상기 Y-디코더(720)는 선택된 워드라인(WL1)에 상기 전원 발생회로(750)에서 생성된 제1 전압(V1)을 인가할 수 있다. 또한, 상기 Y-디코더는 선택되지 않은 워드라인들(WL2~WLn)에 제2 전압(V2)를 인가할 수 있다.
상기 선택된 메모리 셀들(Ci1)에 연결된 상부 비트라인들(BL1a~BLma)에 프로그램 전압(VP)을 인가할 수 있다. 상기 프로그램 전압은 제1, 제2 프로그램 전압(VP1,VP2)을 포함할 수 있다. 메모리 셀에 저장될 정보에 따라,상기 상부 비트라인들(BL1a~BLma)에 제1 프로그램 전압(VP1) 또는 제2 프로그램 전압(VP2)이 공급될 수 있다.
상기 선택된 메모리 셀들에 연결된 상기 하부 비트라인들(BL1b~BLmb)을 접지시킬 수 있다. 접지회로(770)는 상기 하부 비트라인들(BL1b~BL1m)에 연결될 수 있 다. 상기 접지회로(770)은 제어회로에서 쓰기 동작 신호(WEn)를 입력받아, 상기 하부 비트라인들(BL1b~BLmb)를 접지시킬 수 있다. 이에 따라, 상기 상부 비트라인들(BL1a~BLma), 상기 선택된 메모리 셀(Ci1), 상기 하부 비트라인들(BL1b~BLmb), 및 상기 접지회로(770)을 통하는 전류 경로들이 형성된다. 상기 선택된 메모리 셀들(Ci1)의 상기 저장소자(Mi1)는 상기 저장 소자(Mi1)를 통하여 흐르는 전류의 양에 따라 정보를 저장할 수 있다.
본 발명의 변형된 실시예에 따르면, 센스 앰프(741)는 각 하부 비트라인(BL1b~BLmb) 마다 배치될 수 있다. 이에 따라, 상기 센스 앰프의 출력신호는 버퍼(742)에 입력될 수 있다. 상기 버퍼(742)는 상기 센스앰프(741)에 의해 감지된 데이터들을 일시적으로 저장할 수 있다. 판독회로(740)는 상기 센스 앰프(741) 및 상기 버퍼(344)을 포함할 수 있다. 상기 판독회로(740)은 쓰기 동작신호(WEn)이 발생하면 불능화될 수 있다.
도 8a 및 도 8b는 본 발명의 다른 실시예에 따른 비휘발성 기억 장치 및 타이밍도이다. 본 실시예는 실질적으로 도 7a에서 설명한 기억 장치와 유사하다. 다만, 이 장치는 비트라인 선택회로(880,890)를 더 포함하고 있다.
도 8a 및 도 8b를 참조하면, Y-디코더(820)는 어드레스 신호에 해당하는 워드라인(WL1)을 선택할 수 있다. 상기 Y-디코더(820)는 일정 시간(T1+T2) 동안 선택된 워드라인(WL1)에 상기 전원 발생회로(850)에서 생성된 제1 전압(V1)을 인가할 수 있다. 또한, 상기 Y-디코더는 선택되지 않은 워드라인들(WL2~WLn)에 제2 전압(V2)를 인가할 수 있다. 이에 따라, 상기 선택된 워드라인(WL1)에 연결된 선택 소자들(T11~Tm1)은 턴온된다. 제1 비트라인 선택회로(880)은 X-디코더(830)와 상부 비트라인(BL1a~BLma) 사이에 배치된다. 상기 제1 비트라인 선택회로(880)는 일정시간(T1+T2) 동안 제어회로(860)로부터 비트라인 선택신호(BSEL)을 입력받아, 상기 상부 비트라인(BL1a~BLma)과 X-디코더(830)의 전기적 연결을 끊을 수 있다. 상기 제1 비트라인 선택회로(880)은 제1 비트라인 선택 소자들(BSa1~BSam)을 포함할 수 있다.
상기 선택된 메모리 셀(C11)에 연결된 상부 비트라인(BL1a)에 프로그램 전압(VP)이 인가될 수 있다. 구체적으로, 전압 발생부(550)의 제1 프로그램 전압(VP1) 또는 제2 프로그램 전압(VP2)을 상기 이 상기 선택된 상부 비트라인(BL1a)에 인가될 수 있다. 선택되지 않는 상부 비트라인(BL2a~BLma)에는 제3 프로그램 전압(VP3)이 인가될 수 있다. 상기 제3 프로그램 전압(V3)는 접지 전압(VSS) 또는 플로팅 전압일 수 있다. 구체적으로, 상기 X-디코더(830)은 선택된 어드레스에 해당하는 예비 상부 비트라인(BL1a')을 선택하여 비트라인 전압(VB)을 공급한다. 상기 예비 상부 비트라인(BL1a')의 상기 비트라인 전압(VB)은 제2 비트라인 선택회로(890)의 제2 비트라인 선택 소자(BSb1)을 턴온시킨다. 이에 따라, 전압 발생회로(850)의 프로그램 전압(VP)이 상기 선택된 상기 상부 비트라인(BL1a)에 공급된다. 상기 제어회로(860)의 쓰기 동작 신호(WEn)는 일정 시간(T2) 동안 접지회로(870)에 공급될 수 있다. 상기 접지회로(870)는 선택된 메모리 셀(C11)에 대응하는 하부 비트라인(BL1b)을 접지시킬 수 있다. 이에 따라, 상기 상부 비트라인(BL1a), 상기 메모리 셀(C11), 상기 하부 비트라인(BL1b)를 통하는 전류 경로가 발생한다. 상기 메모리 셀(C11)에 흐르는 전류의 양에 따라, 상기 메모리 셀의 저장 소자는 정보를 저장할 수 있다. 상기 저장 소자의 정보는 상기 프로그램 전압(VP1.VP2)에 따라 변할 수 있다.
도 9은 본 발명에 따른 비휘발성 기억 장치를 포함한 컴퓨팅 시스템(1500)을 개략적으로 보여주는 블록도이다.
도 9을 참조하면, 컴퓨팅 시스템(1500)은 프로세서(1510), 컨트롤러(1520), 입력 장치들(1530), 출력 장치들(1540), 비휘발성 기억 장치(1550), 그리고 주 기억 장치(1560)를 포함한다. 도면에서 실선은 데이터 또는 명령이 이동하는 시스템 버스(System bus)를 나타낸다.
본 발명에 따른 컴퓨팅 시스템(1500)은 입력 장치들(1530)(키보드, 카메라 등)을 통해 외부로부터 데이터를 입력받는다. 입력된 데이터는 사용자에 의한 명령이거나 카메라 등에 의한 영상 데이터 등의 멀티 미디어 데이터일 수 있다. 입력된 데이터는 비휘발성 기억 장치(1550) 또는 주 기억 장치(1560)에 저장된다.
프로세서(1510)에 의한 처리 결과는 비휘발성 기억 장치(1550) 또는 주 기억 장치(1560)에 저장된다. 출력 장치들(1540)은 비휘발성 기억 장치(1550) 또는 주 기억 장치(1560)에 저장된 데이터를 출력한다. 출력 장치들(1540)은 디지털 데이터를 인간이 감지 가능한 형태로 출력한다. 예를 들어, 출력 장치(1540)는 디스플레이 또는 스피커 등을 포함한다.
비휘발성 기억 장치(1550)에는 본 발명에 따른 액세스 방법이 적용될 것이다. 비휘발성 기억 장치(1550)의 신뢰도가 향상됨에 따라 컴퓨팅 시스템(1500)의 신뢰도도 이에 비례하여 향상될 것이다.
비휘발성 기억 장치(1550), 그리고/또는 컨트롤러(1520)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 비휘발성 기억 장치(1550) 그리고/또는 컨트롤러(1520)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
비록 도면에는 도시되지 않았지만 컴퓨팅 시스템(1500)의 동작에 필요한 전원을 공급하기 위한 전원 공급부(Power supply)가 요구됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 그리고, 컴퓨팅 시스템(1500)이 휴대용 기기(mobile device)인 경우, 컴퓨팅 시스템(1500)의 동작 전원을 공급하기 위한 배터리(battery)가 추가로 요구될 것이다.
본 발명에 따른 반도체 메모리 시스템은 이동형 저장 장치로서 사용될 수 있다. 따라서, MP3, 디지털 카메라, PDA, e-Book의 저장 장치로서 사용될 수 있다. 또한, 디지털 TV나 컴퓨터 등의 저장 장치로서 사용될 수 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
도 1을 종래기술에 따른 PoRAM의 판독 방법을 설명하는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 비휘발성 기억 장치를 설명하는 블록도이다.
도 3는 본 발명의 다른 실시예에 따른 비휘발성 기억 장치를 설명하는 블록도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 비휘발성 기억 장치의 메모리 셀을 설명하는 블록도이다.
도 5는 본 발명의 다른 실시예에 따른 비휘발성 기억 장치를 설명하는 블록도이다.
도 7a 내지 도 7c는 본 발명의 다른 실시예에 따른 비휘발성 기억 장치를 설명하는 블록도이다.
도 8a 및 도 8b는 본 발명의 다른 실시예에 따른 비휘발성 기억 장치 및 타이밍도이다.
도 9는 본 발명에 따른 비휘발성 기억 소자의 기억 장치를 설명하는 블록도이다.

Claims (15)

  1. 저항 소자와 상기 저항소자의 일단에 연결되는 선택소자를 포함하는 메모리 셀;
    상기 메모리 셀의 일단에 연결되고 행 방향으로 진행하는 상부 비트라인;
    상기 메모리 셀의 타단에 연결되고 행 방향으로 진행하는 하부 비트라인;
    상기 선택소자에 연결되고 열 방향으로 진행하는 워드라인; 및
    상기 하부 비트라인에 연결된 접지회로를 포함하되,
    메모리 셀들은 행들과 열들로 배열되어 메모리 셀 어레이를 이루고,
    행 방향의 메모리 셀들은 행 방향으로 진행하는 상기 하부 비트라인에 공통 접속되는 것을 특징으로 하는 비휘발성 기억 장치.
  2. 제1 항에 있어서,
    상기 접지회로는 쓰기 동작시 상기 하부 비트라인을 접지시키는 것을 특징으로 하는 비휘발성 기억 장치.
  3. 제1 항에 있어서,
    상기 상부 비트라인에 상기 저항소자의 타단이 연결되는 것을 특징으로 하는 비휘발성 기억 장치.
  4. 제1 항에 있어서,
    상기 하부 비트라인에 연결된 센스앰프를 더 포함하는 것을 특징으로 하는 비휘발성 기억 장치.
  5. 제1 항에 있어서,
    상기 하부 비트라인에 연결된 센스앰프를 더 포함하되,
    상시 센스앰프 및 상기 접지회로는 상기 하부 비트라인 마다 구비되는 것을 특징으로 비휘발성 기억 장치.
  6. 제1 항에 있어서,
    상기 메모리 셀은 폴리머 셀, 자기저항 메모리 셀, 상전이 메모리 셀 중에서 어느 하나인 것을 특징으로 하는 비휘발성 기억 장치.
  7. 제1 항에 있어서,
    상기 비휘발성 기억 장치는
    상기 상부 비트라인에 연결된 X-디코더; 및
    상기 X-디코더에 전압을 공급하는 전압 발생회로를 더 포함하되,
    상기 X-디코더는 상기 전압 발생회로에서 생성된 전압을 상기 메모리 셀의 상기 상부 비트라인에 인가하는 것을 특징으로 하는 비휘발성 기억 장치.
  8. 제7 항에 있어서,
    상기 X-디코더가 상기 상부 비트라인에 전압을 인가하고, 상기 접지회로가 선택되어, 상기 상부 비트라인, 상기 메모리 셀, 상기 하부 비트라인, 및 상기 접지회로의 경로를 통하여 전류가 흐르는 것을 특징으로 하는 비휘발성 기억 장치.
  9. 제7 항에 있어서,
    상기 저항 소자의 저항 상태는 상기 X-디코더가 상기 상부 비트라인에 인가하는 전압에 따라 변하는 것을 특징으로 하는 비휘발성 기억 장치.
  10. 비휘발성 기억소자의 쓰기 방법에 있어서,
    비휘발성 기억 장치는
    저항 소자와 상기 저항소자의 일단에 연결되는 선택소자를 포함하는 메모리 셀;
    상기 메모리 셀의 일단에 연결되고 행 방향으로 진행하는 상부 비트라인;
    상기 메모리 셀의 타단에 연결되고 행 방향으로 진행하는 하부 비트라인;
    상기 선택소자에 연결되고 열 방향으로 진행하는 워드라인; 및
    상기 하부 비트라인에 연결된 접지회로를 포함하되,
    메모리 셀들은 행들과 열들로 배열되어 메모리 셀 어레이를 이루고,
    행 방향의 메모리 셀들은 행 방향으로 진행하는 상기 하부 비트라인에 공통 접속되되,
    상기 비휘발성 기억 장치의 쓰기 방법은
    선택된 메모리 셀에 연결된 워드라인에 제1 전압을 인가하는 단계;
    상기 선택된 메모리 셀에 연결된 상부 비트라인에 프로그램 전압을 인가하는 단계; 및
    상기 선택된 메모리 셀에 연결된 상기 하부 비트라인을 접지시키는 단계를 포함하는 쓰기 방법.
  11. 제 10 항에 있어서,
    상기 선택된 메모리 셀에 연결된 상부 비트라인에 프로그램 전압을 인가하는 단계는
    상기 프로그램 전압에 의해 상기 저항 소자의 저항 상태가 변경될 수 있는 것을 특징으로 하는 쓰기 방법.
  12. 제 11항에 있어서,
    상기 프로그램 전압은 적어도 2개의 전압 상태를 가지되,
    각각의 전압 상태에 따라 상기 저항 소자의 저항 상태가 변경되는 것을 특징으로 하는 쓰기 방법.
  13. 비휘발성 기억소자의 쓰기 방법에 있어서,
    비휘발성 기억 장치는
    저항 소자와 상기 저항소자의 일단에 연결되는 선택소자를 포함하는 메모리 셀;
    상기 메모리 셀의 일단에 연결되고 행 방향으로 진행하는 상부 비트라인;
    상기 메모리 셀의 타단에 연결되고 행 방향으로 진행하는 하부 비트라인;
    상기 선택소자에 연결되고 열 방향으로 진행하는 워드라인; 및
    상기 하부 비트라인에 연결된 접지회로를 포함하되,
    메모리 셀들은 행들과 열들로 배열되어 메모리 셀 어레이를 이루고,
    행 방향의 메모리 셀들은 행 방향으로 진행하는 상기 하부 비트라인에 공통 접속되되,
    상기 비휘발성 기억 장치의 쓰기 방법은
    선택된 메모리 셀들에 연결된 워드라인에 제1 전압을 인가하는 단계;
    상기 선택된 메모리 셀들에 연결된 상부 비트라인들에 프로그램 전압을 인가하는 단계; 및
    상기 선택된 메모리 셀들에 연결된 상기 하부 비트라인을 접지시키는 단계를 포함하는 쓰기 방법.
  14. 제 13 항에 있어서,
    상기 선택된 메모리 셀들에 연결된 상기 하부 비트라인을 접지시키는 단계는
    상기 접지회로는 상기 하부 비트라인들 마다 구비되고, 각각의 상기 접지회로는 상기 하부 비트라인을 접지시키는 단계를 포함하는 것을 특징으로 하는 쓰기 방법.
  15. 제 13 항에 있어서,
    상기 선택된 메모리 셀들에 연결된 상기 하부 비트라인을 접지시키는 단계는
    상기 접지회로는 복수의 상기 하부 비트라인들에 연결되고,
    상기 접지회로는 상기 하부 비트라인들을 접지시키는 단계를 포함하는 것을 특징으로 하는 쓰기 방법.
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