CN1414558A - 具有数据读出电流调节功能的薄膜磁性体存储器 - Google Patents

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Abstract

恒定电流供给电路(70)生成与控制电压(Vctr)对应的恒定电流(I(Read))。根据恒定电流(I(Read))来设定在数据读出时通过构成存储单元的隧道磁阻元件的数据读出电流。恒定电流供给电路(70)包含：根据外部输入生成能调整的基准电压(Vrs)的电压调整电路(100)；根据基准电压(Vrs)生成恒定电流(I(Read))的电流源(104)；以及在通常工作时将基准电压(Vrs)作为控制电压(Vctn)传递给电流源(104)用的电压切换电路(103)。

Description

具有数据读出电流调节功能的薄膜磁性体存储器
(一)技术领域
本发明涉及薄膜磁性体存储器，更特定地说，涉及具备具有磁隧道结(MTJ)的存储单元的随机存取存储器。
(二)背景技术
作为能以低功耗来存储非易失性的数据的存储器，MRAM(磁随机存取存储器)器件正在引起人们的注意。MRAM器件是使用在半导体集成电路上形成的多个薄膜磁性体进行非易失性的数据存储、能对于薄膜磁性体的每一个进行随机存取的存储器。
特别是，已发表了近年来通过将作为利用了磁隧道结(MTJ)的薄膜磁性体的隧道磁阻元件用作存储单元、MRAM器件的性能得到了飞跃的进步的情况。关于具备有磁隧道结的存储单元的MRAM器件，在“A10ns Read and Write Non-Volatile Memory Array Using a MagneticTunnel Junction and FET Switch in each Cell(在每个单元中使用磁隧道结和FET开关的10ns读写非易失性存储器阵列)”，ISSCCDigest of Technical Papers，TA7.2，Feb.2000.、“Nonvolatile RAMbased on Magnetic Tunnel Junction Element(基于磁隧道结元件的非易失性RAM)”，ISSCC Digest of Technical Papers，TA7.3，Feb.2000.和“A 256kb 3.0V 1T1MTJ Nonvolatile MagnetoresistiveRAM(256kb 3.0V 1T1MTJ非易失性磁阻性RAM)”，ISSCC Digest ofTechnical Papers，TA7.6，Feb.2001.等的技术文献中已公开了。
图22是示出具有磁隧道结部的存储单元(以下，也单单称为MTJ存储单元)的结构的概略图。
参照图22，MTJ存储单元具备其电阻值随存储数据的数据电平而变化的隧道磁阻元件TMR和在数据读出时形成通过隧道磁阻元件TMR的读出电流Is的路径用的存取元件ATR。由于存取元件ATR代表性地由场效应晶体管形成，故以下也将存取元件ATR称为存取晶体管ATR。存取晶体管ATR与隧道磁阻元件TMR串联地连接。
对于MTJ存储单元来说，配置指示数据写入用的写字线WWL、进行数据读出用的读字线RWL和在数据读出时和数据写入时传递与存储数据的数据电平对应的电信号用的数据线、即位线BL。
图23是说明来自MTJ存储单元的数据读出工作的概念图。
参照图23，隧道磁阻元件TMR具有有被固定的恒定磁化方向的强磁性体层(以下，也单单称为固定磁化层」)FL和在与来自外部的施加磁场对应的方向上被磁化的强磁性体层(以下，也单单称为自由磁化层)VL。在固定磁化层FL与自由磁化层VL之间配置用绝缘体膜形成的隧道势垒(隧道膜)TB。在自由磁化层VL中，根据被写入的存储数据的电平，在与固定磁化层FL为同一的方向或与固定磁化层FL相反的方向上被磁化。利用该固定磁化层FL、隧道势垒TB和自由磁化层VL形成磁隧道结。
在数据读出时，存取晶体管ATR根据读字线RWL的激活而被接通，隧道磁阻元件TMR连接在位线BL与接地电压Vss之间。由此，对隧道磁阻元件TMR的两端施加与位线电压对应的偏置电压，在隧道膜中流过隧道电流。通过使用这样的隧道电流，在数据读出时，可在位线BL～隧道磁阻元件TMR～存取晶体管ATR～接地电压Vss的电流路径中流过读出电流。
隧道磁阻元件TMR的电阻值随着固定磁化层FL与自由磁化层VL的各自的磁化方向的相对关系而变化。具体地说，在固定磁化层FL的磁化方向与自由磁化层VL的磁化方向平行的情况下，隧道磁阻元件TMR的电阻值为最小值Rmin，在两者的磁化方向相反(反平行)的情况下，隧道磁阻元件TMR的电阻值为最大值Rmax。
因而，如果使自由磁化层VL在与存储数据对应的方向上磁化，则由于读出电流Is而在隧道磁阻元件TMR中产生的电压变化随存储数据电平的不同而不同。因而，如果例如在将位线BL预充电到恒定电压后使读出电流Is流过隧道磁阻元件TMR，则通过检测位线BL的电压，可读出MTJ存储单元的存储数据。
图24是说明对于MTJ存储单元的数据写入工作的概念图。
参照图24，在数据写入时，读字线RWL被非激活，存取晶体管ATR被关断。在该状态下，在与写入数据对应的方向上使自由磁化层VL磁化用的数据写入电流分别流过写字线WWL和位线BL。
图25是说明数据写入时的数据写入电流与隧道磁阻元件的磁化方向的关系的概念图。
参照图25，横轴表示在隧道磁阻元件TMR内的自由磁化层VL中在易磁化轴(EA)方向上施加的磁场。另一方面，纵轴H(HA)表示在自由磁化层VL中在难磁化轴(HA)方向上作用的磁场。磁场H(EA)和磁场H(HA)分别与由分别流过位线BL和写字线WWL的电流产生的2个磁场的各一方相对应。
在MTJ存储单元中，固定磁化层FL的被固定的磁化方向沿自由磁化层VL的易磁化轴，自由磁化层VL根据存储数据的电平(“1”和“0”)，沿易磁化轴方向，在与固定磁化层FL平行或反平行(相反)的方向上被磁化。MTJ存储单元与自由磁化层VL的2种磁化方向相对应，可存储1位的数据(“1”和“0”)。
只在所施加的磁场H(EA)和H(HA)之和到达图中示出的星形特性线的外侧的情况下，才能新改写自由磁化层VL的磁化方向。即，在所施加的数据写入磁场为与星形特性线的内侧的区域相当的强度的情况下，自由磁化层VL的磁化方向不变化。
如星形特性线中所示，通过对自由磁化层VL施加难磁化轴方向的磁场，可降低在使沿易磁化轴的磁化方向变化方面所必要的磁化阈值。
在如图25示出的例子那样设计了数据写入时的工作点的情况下，在作为数据写入对象的MTJ存储单元中，将易磁化轴方向的数据写入磁场设计成其强度为HWR。即，将流过位线BL和写字线WWL的数据写入电流的值设计成能得到该数据写入磁场HWR。一般来说，数据写入磁场HWR用在磁化方向的切换方面所必要的开关磁场HSR和裕量部分ΔH之和来表示。即，用HWR＝HSR+ΔH来表示。
为了改写MTJ存储单元的存储数据、即隧道磁阻元件TMR的磁化方向，必须在写字线WWL和位线BL这两者中流过规定电平以上的数据写入电流。由此，隧道磁阻元件TMR中的自由磁化层VL根据沿易磁化轴(EA)的数据写入磁场的方向，在与固定磁化层FL平行或相反(反平行)的方向上被磁化。在隧道磁阻元件TMR中一度写入的磁化方向、即MTJ存储单元的存储数据，在进行新的数据写入之前的期间内，以非易失性的方式被保持。
这样，由于隧道磁阻元件TMR的电阻随着由所施加的数据写入磁场可改写的磁化方向而变化，故通过使隧道磁阻元件TMR的电阻值Rmax和Rmin分别与存储数据的电平(“1”和“0”)相对应，可进行非易失性的数据存储。
这样，在数据读出时通过隧道磁阻元件TMR的读出电流Is作为通过隧道膜的隧道电流流过。但是，隧道磁阻元件TMR中的电压对于电流的特性、即隧道膜施加电压(偏置电压)对于隧道电流特性与隧道膜的膜厚有很大的关系。因而，起因于制造工艺中的隧道膜厚的制造离散性，数据读出时的读出电流Is的变化很大。
即，即使施加相同的偏置电压，由于隧道膜厚的制造离散性的缘故，流过隧道磁阻元件TMR的读出电流Is的变化很大，因此，不能正确地检测从位线电压到隧道磁阻元件TMR的电阻值、即存储数据电平。因而，与这样的制造离散性相对应，必须作成确保数据读出容限的结构。
再者，由于隧道磁阻元件TMR的电阻特性对于温度的依存性或对于偏置电压的依存性也很大，故与这些变动相适应，也必须考虑确保数据读出容限。
另一方面，隧道膜的可靠性也在很大程度上取决于其隧道电流。即，如果由于制造时的离散性的缘故而制造薄的隧道膜，则在通常工作时流过过大的隧道电流，存在损害MRAM器件整体的工作可靠性的可能性。
此外，为了进行隧道磁阻元件TMR的可靠性评价，必须进行保证隧道膜的可靠性用的缺陷加速试验，但在现有的MOS(金属氧化物半导体)型LSI(大规模集成电路)中实施的那种利用施加高电场的加速试验中，不能有效地进行隧道膜的筛选(screening)。
(三)发明内容
本发明的目的在于提供能与形成磁隧道结的隧道膜厚的制造离散性相对应以确保数据读出容限的薄膜磁性体存储器的结构。
本发明的另一目的在于提供能有效地进行使形成磁隧道结的隧道膜的潜在的缺陷变得显著用的缺陷加速试验的薄膜磁性体存储器的结构。
本发明的薄膜磁性体存储器具备：分别进行数据存储的多个存储单元；以及分别在多个存储单元的各个规定区划中配置的多条数据线。各存储单元包含：磁存储部，在与存储数据的电平对应的方向上被磁化，具有随磁化方向而不同的电阻；以及存取元件，在多条数据线中的对应的1条与第1电压之间与磁存储部串联地导电性地结合，至少在被选择为数据读出对象的选择存储单元中被接通。薄膜磁性体存储器还具备：选择门，用来使多条数据线中的与选择存储单元对应的数据线与内部节点导电性地连接；以及数据读出电路，用来读出选择存储单元的存储数据。数据读出电路包含：恒定电流电路，导电性地结合在第2电压与内部节点之间，用来根据外部输入对内部节点供给与能以非易失性的方式调整的控制电压对应的恒定电流；以及电压放大电路，根据内部节点的电压生成读出数据。
这样的薄膜磁性体存储器可根据外部输入来调整数据读出时通过磁存储部(隧道磁阻元件)的电流。因而，即使存在磁存储部的制造离散性，也能确保充分的数据读出容限。
本发明的另一结构的薄膜磁性体存储器具备：分别进行数据存储的多个存储单元；以及分别在多个存储单元的各个规定区划中配置的多条数据线。各存储单元包含：磁存储部(TMR)，根据存储数据的电平，具有第1和第2电阻中的某一电阻；以及存取元件，在多条数据线中的对应的1条与第1电压之间与磁存储部串联地导电性地结合，有选择地被接通。薄膜磁性体存储器还具备响应于存取元件的接通而供给通过磁存储部的电流用的电流供给电路。电流供给电路在通常工作模式中，对多条数据线中的至少1条数据线供给第1恒定电流，在另外的工作模式中，对多条数据线中的至少1条数据线供给比第1恒定电流大的第2恒定电流。
这样的薄膜磁性体存储器在相当于老化试验的另外的工作模式中，可将磁存储部的通过电流设定得比通常工作模式的大。因而，可有效地使磁存储部的潜在缺陷变得显著，可有效地进行使MRAM器件的可靠性提高用的缺陷加速试验。
此外，更为理想的是，还具备在多个存储单元中的M个(M：2以上的整数)存储单元中各设置的虚设存储单元。虚设存储单元包含：虚设磁存储部，具有第1和第2电阻之间的中间的电阻；以及虚设存取元件，在多条数据线中的1条与第1电压之间与虚设磁存储部串联地导电性地结合，有选择地被接通。在另外的工作模式中，对虚设磁存储部施加的电流应力比在多个存储单元中的至少1个测试对象存储单元的每一个中对磁存储部施加的电流应力大。
这样的薄膜磁性体存储器可在老化试验中施加与虚设存储单元和通常存储单元的存取频度的差异对应的电流应力。
(四)附图说明
图1是示出本发明的实施例的MRAM器件1的整体结构的概略框图。
图2是示出图1中示出的存储器阵列及其外围电路的结构的电路图。
图3是示出图2中示出的数据读出电路的结构的电路图。
图4是示出图3中示出的恒定电流供给电路70和71的结构的电路图。
图5是示出图2中示出的数据写入电路的结构的电路图。
图6是说明实施例1的MRAM器件中的数据读出和数据写入工作用的时序图。
图7是示出实施例1的变例的恒定电流供给电路70和71的结构的电路图。
图8是示出图7中示出的监视电阻的结构例的电路图。
图9是示出实施例2的恒定电流供给电路70和71的结构的电路图。
图10是示出实施例2的变例1的列译码器的结构的电路图。
图11是示出实施例2的变例1的字线驱动器的第1结构例的电路图。
图12是示出实施例2的变例1的字线驱动器的第2结构例的电路图。
图13是示出具有读栅结构的存储器阵列及其外围电路的结构的电路图。
图14是说明具有读栅结构的MRAM器件中的数据读出和数据写入工作用的时序图。
图15是示出实施例2的变例2的列译码器中的读列译码部的结构的电路图。
图16是示出实施例2的变例2的列译码器中的写列译码部的结构的电路图。
图17是示出实施例2的变例2的数据写入电路的结构的电路图。
图18是示出实施例2的变例3的老化模式用的电压调整电路310的结构的电路图。
图19是示出实施例2的变例4的读字线驱动部的第1结构例的电路图。
图20是示出实施例2的变例4的读字线驱动部的第2结构例的电路图。
图21是示出图20中示出的正常行测试选择信号和虚设行测试选择信号的激活期间的波形图。
图22是示出具有磁隧道结部的存储单元(以下，也单单称为「MTJ存储单元」的结构的概略图。
图23是说明来自MTJ存储单元的数据读出工作的概念图。
图24是说明对于MTJ存储单元的数据写入工作的概念图。
图25是说明数据写入时的数据写入电流与隧道磁阻元件的磁化方向的关系的概念图。
具体实施方式
以下，参照附图详细地说明本发明的实施例。
实施例1
参照图1，本发明的实施例的MRAM器件1响应于来自外部的控制信号CMD和地址信号ADD进行随机存取，进行写入数据DIN的输入和读出数据DOUT的输出。
MRAM器件1具备响应于控制信号CMD来控制MRAM器件1的整体工作的控制电路5和具有被配置成行列状的多个MTJ存储单元的存储器阵列10。存储器阵列10的结构在后面将详细地说明，但与MTJ存储单元的行(以下，也单单称为「存储单元行」)对应地配置多条写字线WWL和读字线RWL。此外，与MTJ存储单元的列(以下，也单单称为「存储单元列」)对应地配置位线BL和/BL。
MRAM器件1还具备行译码器20、列译码器25、字线驱动器30和读出/写入控制电路50、60。
行译码器20根据由地址信号ADD示出的行地址RA进行存储器阵列10中的行选择。列译码器25根据由地址信号ADD示出的列地址CA进行存储器阵列10中的列选择。字线驱动器30根据行译码器20的行选择结果有选择地激活读字线RWL或写字线WWL。利用行地址RA和列地址CA表示被指定为数据读出或数据写入对象的存储单元(以下，也单单称为「选择存储单元」)。
写字线WWL在夹住存储器阵列10与配置字线驱动器30的区域相反一侧的区域40中与接地电压Vss结合。读出/写入控制电路50、60是为了在数据读出和数据写入时对于与选择存储单元对应的选择存储单元列(以下，也称为「选择列」)的位线BL和/BL流过数据写入电流和读出电流(数据读出电流)而配置在与存储器阵列10邻接的区域中的电路组的总称。
参照图2，存储器阵列10具有配置成n行×m列的(n、m：自然数)的MTJ存储单元MC。MTJ存储单元的各自的结构与图22中示出的结构相同，具有起到其电阻随存储数据的电平而变化的磁存储部的作用的隧道磁阻元件TMR和起到存取门的作用的存取晶体管ATR。
分别与第1至第n存储单元行对应地设置读字线RWL1～RWLn和写字线WWL1～WWLn。分别与第1至第m存储单元列对应地设置构成位线对BLP1～BLPm的位线BL1、/BL1～BLm、/BLm。
以下，在总括地标记写字线、读字线、位线和位线对的情况下，分别使用符号WWL、RWL、BL(/BL)和BLP来标记，在表示特定的写字线、读字线、位线和位线对的情况下，对这些符号附加数字，如RWL1、WWL1、BL1(/BL1)和BLP1那样来标记。
MTJ存储单元MC每隔1行与位线BL和/BL的某一方连接。例如，如果说明属于第1存储单元列的MTJ存储单元，则第1行的MTJ存储单元与位线/BL连接，第2行的MTJ存储单元与位线BL连接。以下，同样，MTJ存储单元的每一个在奇数行中，与位线对的各一方的/BL1～/BLm连接，在偶数行中，与位线对的各另一方的BL1～BLm连接。
再者，存储器阵列10具有分别与位线BL1、/BL1～BLm、/BLm连接的多个虚设存储单元DMC。虚设存储单元DMC被配置成2行×m列，以便与虚设读字线DRWL1和DRWL2中的某一方相对应。与虚设读字线DRWL1对应的虚设存储单元分别与位线BL1、BL2～BLm连接。另一方面，与虚设读字线DRWL2对应的剩下的虚设存储单元分别与位线/BL1、/BL2～/BLm连接。
虚设存储单元DMC具有虚设电阻元件TMRd和虚设存取元件ATRd。虚设电阻元件TMRd的电阻Rd被设定为分别与MTJ存储单元MC的存储数据电平“1”和“0”对应的电阻Rmax和Rmin的中间值、即Rmax＞Rd＞Rmin。虚设存取元件ATRd与MTJ存储单元的存取元件同样，代表性地由场效应晶体管构成。因而，以下，也将虚设存取元件称为虚设存取晶体管ATRd。
再者，分别与虚设存储单元的行对应地配置虚设写字线DWWL1、DWWL2。再有，根据虚设存取元件ATRd的结构，虚设写字线的配置变得不需要，但为了确保存储器阵列方面的形状的连续性以避免制造工艺的复杂化，设置与写字线WWL同样地设计的虚设写字线DWWL1、DWWL2。
在数据读出时，在根据行选择结果选择奇数行、位线/BL1～/BLm的每一条与MTJ存储单元MC连接的情况下，虚设读字线DRWL1被激活，位线BL1～BLm的每一条与虚设存储单元DMC连接。相反，在选择偶数行、位线BL1～BLm的每一条与MTJ存储单元MC连接的情况下，虚设读字线DRWL2被激活，位线/BL1～/BLm的每一条与虚设存储单元DMC连接。
对虚设读字线DRWL1和DRWL2进行总称，都称为虚设读字线DRWL。此外，以下，将信号和信号线的高电压状态(电源电压Vcc1、Vcc2、Vcc3)和低电压状态(接地电压Vss)的每一状态也称为「高电平」和「低电平」。
字线驱动器30在数据写入时将与已被选择的存储单元行(以下，也称为「选择行」)对应的写字线WWL的一端与电源电压Vcc3结合。如上所述，各写字线WWL的另一端在区域40中与接地电压Vss结合，故可在选择行的写字线WWL上并在从字线驱动器30朝向区域40的方向上流过行方向的数据写入电流Ip。另一方面，利用字线驱动器30将非选择的写字线与接地电压Vss结合。
在数据读出时，字线驱动器30根据行选择结果，有选择地将读字线RWL、虚设读字线DRWL1和DRWL2激活为高电平(电源电压Vcc1)。
其次，说明列选择工作。
分别与第1至第m存储单元列相对应，设置进行列选择用的写列选择线WCSL1～WCSLm和读列选择线RCSL1～RCSLm。
列译码器25根据列地址CA的译码结果、即列选择结果，在数据写入时，将写列选择线WCSL1～WCSLm中的1条激活为选择状态(高电平)。在数据读出时，列译码器25根据列选择结果，将读列选择线RCSL1～RCSLm中的1条激活为选择状态(高电平)。
再者，独立地配置传递写入数据用的写数据总线对WDBP和传递读出数据用的读数据总线对RDBP。写数据总线对WDBP包含彼此互补的写数据总线WDB和/WDB，读数据总线对RDBP包含彼此互补的读数据总线RDB和/RDB。
读出/写入控制电路50包含：数据写入电路51W；数据读出电路51R；以及分别与存储单元列对应地设置的读列选择门RCSG1～RCSGm和写列选择门WCSG1～WCSGm。
由于分别与存储单元列对应地设置的读列选择门RCSG1～RCSGm的每一个和写列选择门WCSG1～WCSGm的每一个分别具有同样的结构，故代表性地说明与位线BL1、/BL1对应地设置的读列选择门RCSG1和写列选择门WCSG1的结构。
读列选择门RCSG1具有在读数据总线RDB与位线BL1之间导电性地连接的晶体管开关和在读数据总线/RDB与位线/BL1之间导电性地连接的晶体管开关。这些晶体管开关根据读列选择线RCSL1的电压而导通、关断。即，在读列选择线RCSL1被激活为选择状态(高电平)的情况下，读列选择门RCSG1分别将读数据总线RDB和/RDB与位线BL1和/BL1导电性地连接。
写列选择门WCSG1具有与读列选择门RCSG1同样的结构，具有根据写列选择线WCSL1的电压而导通、关断的2个晶体管开关。在写列选择线WCSL1被激活为选择状态(高电平)的情况下，写列选择门WCSG1分别将写数据总线WDB和/WDB与位线BL1和/BL1导电性地连接。
再有，以下，分别对读列选择线RCSL1～RCSLm、写列选择线WCSL1～WCSLm、读列选择门RCSG1～RCSGm和写列选择门WCSG1～WCSGm进行总称，也单单称为读列选择线RCSL、写列选择线WCSL、读列选择门RCSG和写列选择门WCSG。
读出/写入控制电路60具有分别与存储单元列对应地设置的短路开关晶体管62-1～62-m。短路开关晶体管62-1～62-m分别响应于写列选择线WCSL1～WCSLm的激活而导通/关断。例如，短路开关晶体管62-1与第1存储单元列对应地被设置，响应于写列选择线WCSL1的激活(高电平)，导电性地连接位线BL1和/BL1的一端相互间(写列选择门WCSG1的相反一侧)。
与其它的存储单元列对应地分别设置的短路开关晶体管62-2～62-m也同样地分别响应于写列选择线WCSL2～WCSLm的激活，在对应的存储单元列中导电性地连接构成位线对BLP的位线BL和/BL之间。
读出/写入控制电路60还具有分别设置在位线BL1、/BL1～位线BLm、/BLm与接地电压Vss之间的预充电晶体管64-1a、64-1b～64-ma、64-mb。预充电晶体管64-1a、64-1b～64-ma、64-mb通过响应于位线预充电信号BLPR的激活而导通，将位线BL1、/BL1～位线BLm、/BLm预充电为接地电压Vss。
再有，以下，分别对短路开关晶体管62-1～62-m和预充电晶体管64-1a、64-1b～64-ma、64-mb进行总称，都称为短路开关晶体管62和预充电晶体管64。
将由控制电路5生成的位线预充电信号BLPR在MRAM器件1的激活期间内、至少在进行数据读出前的规定期间内激活为高电平。另一方面，在MRAM器件1的激活期间内的数据读出工作时和数据写入工作时，将位线预充电信号BLPR非激活为低电平，将预充电晶体管64关断。
其次，说明数据读出电路和数据写入电路的结构。
参照图3，数据读出电路51R具有：恒定电流供给电路70和71，用来接受电源电压Vcc1，将恒定电流I(Read)分别供给内部节点Ns1和Ns2；N型MOS晶体管73，导电性地连接在内部节点Ns1与读数据总线RDB之间；N型MOS晶体管74，导电性地连接在内部节点Ns2与读数据总线/RDB之间；以及放大器75，放大内部节点Ns1与Ns2之间的电压电平差，输出读出数据DOUT。
由于恒定电流供给电路70和71的结构相同，故在图4中，代表性地示出恒定电流供给电路70的结构。
参照图4，恒定电流供给电路70包含：调整基准电压Vrs用的电压调整电路100；输入端子101和102；电压切换电路103；以及电流源104，用来在内部节点Ns1上生成与由电压切换电路103传递的控制电压Vctr对应的恒定电流I(Read)。
电压调整电路100生成设定通常工作时的数据读出电流Is的大小用的基准电压Vrs。在测试模式时，对输入端子101输入设定读出电流Is的大小用的测试用基准电压Vrt。对输入端子102输入在测试模式时被激活为高电平的、在通常工作时被非激活为低电平的测试进入信号TE。
电压切换电路103具有响应于测试进入信号TE而互补地导通和关断的传输门107和108。电压切换电路103响应于测试进入信号TE，在通常工作时将来自电压调整电路100的基准电压Vrs作为控制电压Vctr传递给节点N10。另一方面，在测试模式时，电压切换电路103将供给输入端子101的测试用基准电压Vrt作为控制电压Vctr传递给节点N10。
电流源104具有N沟道MOS晶体管105和P沟道MOS晶体管106a、106b。N沟道MOS晶体管105和P沟道MOS晶体管106a串联地结合在电源电压Vcc1与接地电压Vss之间。N沟道MOS晶体管105的栅与节点N10连接。此外，N沟道MOS晶体管105与P沟道MOS晶体管106a的连接节点与P沟道MOS晶体管106a和106b的各自的栅连接。
电流源104利用这样的电流镜像结构，将与节点N10的控制电压Vctr对应的恒定电流I(Read)供给内部节点Ns1。
通过作成这样的结构，通常工作时，根据电压调整电路100输出的基准电压Vrs来设定流过内部节点Ns1(Ns2)的读出电流Is的大小，测试模式时，根据从外部对输入端子101输入的测试用基准电压Vrt来设定流过内部节点Ns1(Ns2)的读出电流Is的大小。
电压调整电路100具有电压调整部110和调节输入部115。电压调整部110根据在调节输入部115中的设定来调整基准电压Vrs。
电压调整部110具有：在生成基准电压Vrs的节点N11与接地电压Vss之间串联地结合的P沟道MOS晶体管120～124；运算放大器125；以及在节点N11与电源电压Vcc1之间导电性地结合的P沟道MOS晶体管126。运算放大器125放大P沟道MOS晶体管120和121的连接节点N12的电压Vα与规定电压Vrs0的电压差，输出给晶体管126的栅。
P沟道MOS晶体管120～124的各栅与接地电压Vss结合。由此，晶体管120～124的每一个起到电阻元件的作用。通过利用运算放大器125的输出来控制P沟道MOS晶体管126的栅电压来控制基准电压Vrs的电压电平，以使节点N12的电压与规定电压Vrs0相等。考虑基准电压Vrs来设定规定电压Vrs0。
在此，节点N12的电压Vα是用起到电阻元件的作用的晶体管120～124对基准电压Vrs进行分压而得到的。如果将该分压比定义为α(α＝Vrs/Vα)，则使用对运算放大器125输入的规定电压Vrs0，用Vrs＝α×Vrs0来表示基准电压Vrs。
利用根据对于调节输入部115的外部输入可编程的节点N11与接地电压Vss之间的电阻值和节点N12与接地电压Vss之间的电阻值之比来决定分压比α。
这样，不是直接对基准电压Vrs进行编程，而是对与对运算放大器125的输入电压有关的分压比α进行编程，由此，可提高基准电压Vrs的响应性和抗噪声的性能。
调节输入部115具有与晶体管121～123的每一个并列地设置的作为编程元件的熔断元件和传输门的组。例如，与晶体管121并列地配置、串联地连接的传输门131和熔断元件141。对于晶体管122来说，配置串联地连接的传输门132和熔断元件142。同样，与晶体管123并列地配置串联地连接的传输门133和熔断元件143。
熔断元件141～143响应于来自外部的激光的入射或经熔断输入节点151～153的来自外部的高电压信号的施加而被熔断，从导通状态转移到非导通状态。
调节输入部115还具有：接受在读出电流的调节模式时被激活的控制信号TT的输入端子160；分别输入调节信号TV1～TV3用的输入端子161～163；根据控制信号TT和调节信号TV1的电平来控制传输门131的导通/关断用的控制门171；根据控制信号TT和调节信号TV2的电平来控制传输门132的导通/关断用的控制门172；以及根据控制信号TT和调节信号TV3的电平来控制传输门133的导通/关断用的控制门173。
在通常模式时，由于控制信号TT被非激活为低电平，故控制门171～173的输出信号分别被固定为高电平。响应于此，由于传输门131～133的每一个都导通，故根据熔断元件141～143的状态(导通状态/非导通状态)来决定分压比α。
另一方面，如果控制信号TT被激活为高电平，则分别响应于调节信号TV1～TV3，将控制门171～173的输出信号设定为低电平，可使对应的传输门131～133关断。例如，通过将控制信号TT和调节信号TV1激活为高电平，可使传输门131关断，可模拟地形成与熔断了熔断元件141等效的状态。同样，即使对于熔断元件142和143，也能形成模拟的熔断状态(非导通状态)。
其结果是，在调节输入部115中，可根据控制信号TT和调节信号TV1～TV3使分压比α变化，能可变地设定调整读出电流用的基准电压Vrs。
因而，在调节模式时，可响应于数字信号的输入以可逆的方式调整分压比α从而容易地进行读出电流的调整，而实际上不进行熔断器的熔断。
再者，在调节模式结束后，通过根据调节结果实际上来熔断熔断元件，能以非易失性的方式在电压调整电路100中对得到适当的读出电流用的基准电压Vrs进行编程。其结果是，由于在通常模式时电压调整电路100利用熔断器熔断来生成已被编程的适当的基准电压Vrs，故即使存在隧道膜厚的制造离散性等，也能适当地确保充分的数据读出容限。
再有，设定分压比α用的晶体管的数目不限于图4中示出的例子，可设置任意的多个晶体管。在该情况下，如果与任意的多个被设置的起到电阻元件的功能的晶体管并列地设置同样地被控制的传输门和熔断元件的组和控制信号的输入端子，可使基准电压Vrs的设定电平变得更细密。
此外，在图4的结构中，作为编程元件，例示了使用在熔断后成为非导通状态的熔断元件的结构，但也可使用在在熔断后成为导通状态的所谓反熔断元件。此时，如果与反熔断元件并列地连接进行调节测试用的传输门131～133的每一个，则可得到同样的效果。
再次参照图3，对N型MOS晶体管73和74的各自的栅供给基准电压Vrr。电阻76和77是为了将内部节点Ns1和Ns2下拉到接地电压Vss而设置的。通过作成这样的结构，数据读出电路51R可在数据读出时利用图4中示出的电压调整电路100对读数据总线RDB和/RDB的每一条供给与可阶梯状地且以非易失性的方式调整的恒定电流I(Read)对应的读出电流Is。
在数据读出时，将读数据总线RDB和/RDB的每一条经位线BL和/BL的各一方以及选择存储单元和虚设存储单元的各一方下拉到接地电压Vss。因而，通过利用数据读出电路51R放大内部节点Ns1和Ns2的电压差，可读出选择存储单元的存储数据。
其次，说明数据写入电路的结构。
参照图5，数据写入电路51W具有：流过恒定电流I(Write)的恒定电流供给电路80；以及构成电流镜像的P沟道MOS晶体管81和82。由此，根据恒定电流I(Write)来设定对内部节点Nw0的供给电流。
数据写入电路51W还具有经内部节点Nw0接受工作电流的供给的倒相器84、85和86。倒相器84、85和86的每一个接受电源电压Vcc3和接地电压Vss的供给而工作。
倒相器84反转写入数据DIN的电压电平并传递给写数据总线WDB。倒相器85反转写入数据DIN的电压电平并传递给倒相器86的输入节点。倒相器86反转倒相器84的输出并传递给写数据总线/WDB。因而，数据写入电路51W根据写入数据DIN的电压电平，将写数据总线WDB和/WDB的电压设定为电源电压Vcc3和接地电压Vss的各一方。
图6是说明实施例1的MRAM器件中的数据读出和数据写入工作用的时序图。
首先，说明数据读出工作。
在数据读出前，将读数据总线RDB、/RDB预充电到电源电压Vcc1，将位线BL、/BL预充电到接地电压Vss。
在数据读出时，根据行选择结果，将读字线RWL中的与选择存储单元对应的1条激活为选择状态(高电平)。其结果是，将选择存储单元导电性地结合在位线BL和/BL的一方与接地电压Vss之间。此外，虚设读字线DRWL1和DRWL2的某一方被激活，不与MTJ存储单元MC连接，位线BL和/BL的另一方与虚设存储单元DMC连接。
另一方面，写字线WWL和写列选择线WCSL被非激活为低电平(接地电压Vss)。在写字线WWL和写数据总线WDB、/WDB中不流过电流。
这样，在数据读出时，位线BL和/BL的每一条经起到电阻的作用的选择存储单元或虚设存储单元DMC，被下拉到接地电压Vss。再者，对于选择存储单元列的位线BL和/BL的每一条，利用数据读出电路51R供给读出电流Is。如已说明的那样，可利用对于电压调整电路100中的熔断器熔断对读出电流Is进行调整。
其结果是，利用通过选择存储单元的隧道膜的读出电流Is，在位线BL、/BL和读数据总线RDB和/RDB的各一方中产生与选择存储单元的隧道磁阻元件TMR的电阻(Rmax、Rmin)对应的电压变化。同样，在位线BL、/BL和读数据总线RDB和/RDB的各另一方中产生与虚设存储单元DMC的虚设电阻元件TMRd的电阻Rd对应的电压变化。
例如，在选择存储单元的存储数据电平为“1”(电阻Rmax)的情况下，在与存储单元连接的位线BL和/BL的一方中产生比与虚设存储单元DMC连接的位线BL和/BL的另一方中产生的电压变化ΔVm大的电压变化ΔV1(ΔV1＞ΔVm)。同样，在读数据总线RDB和/RDB中也产生电压变化ΔVb1和ΔVbm(ΔVbm＞ΔVb1)。
利用数据读出电路51R检测并放大这样产生的读数据总线RDB和/RDB之间的电压差，可输出读出数据DOUT。
此外，由于将位线BL和/BL的预充电电压定为接地电压Vss，故在非选择列中，不会经选择行的读字线RWL响应于激活而接通了的存取晶体管从位线BL和/BL产生放电电流。其结果是，可削减位线BL和/BL中的因伴随预充电的充放电引起的功耗。
其次，说明数据写入时的工作。
与列选择结果对应的写列选择线WCSL被激活为选择状态(高电平)，对应的写列选择门WCSG导通。据此，与选择存储单元对应的选择列的位线BL和/BL的各一端分别与写数据总线WDB和/WDB连接。
再者，在数据写入时，对应的短路开关晶体管62接通，使选择列的位线BL和/BL的另一端(写列选择门WCSG的相反一侧)相互间短路。
如已说明的那样，数据写入电路51W将写数据总线WDB和/WDB设定为电源电压Vcc3和接地电压Vss的各某一方。例如，在写入数据DIN的数据电平为低电平的情况下，在写数据总线WDB中流过写入低电平数据用的数据写入电流-Iw。经写列选择门WCSG将数据写入电流-Iw供给选择列的位线BL。
利用短路开关晶体管62使流过选择列的位线BL的数据写入电流-Iw折返。由此，在另一方的位线/BL中，流过相反方向的数据写入电流+Iw。流过位线/BL的数据写入电流+Iw经写列选择门WCSG传递给写数据总线/WDB。
再者，写字线WWL中的某一条根据行选择结果而被激活为选择状态(高电平：电源电压Vcc3)，流过数据写入电流Ip。其结果是，对于在对应的写字线WWL和位线BL(/BL)这两者中流过数据写入电流的选择存储单元，进行数据写入。根据写入数据DIN的数据电平来反转折返地流过选择列的位线BL和/BL的数据写入电流±Iw的方向。
在数据写入时，读字线RWL被维持为非选择状态(低电平)。此外，在数据写入时，也通过使位线预充电信号BLPR激活为高电平，将数据写入时的位线BL和/BL的电压设定为与数据读出时的预充电电压电平相当的接地电压Vss。
同样，将读数据总线RDB和/RDB设定为与数据读出时的预充电电压相当的电源电压Vcc1。这样，通过使与非选择列对应的位线BL、/BL和读数据总线RDB、/RDB的数据写入时的电压与在数据读出中预备的预充电电压一致，在数据读出前可不需要进行新的预充电工作，可使数据读出工作实现高速化。
其次，说明数据读出和数据写入电路系统的电源电压电平。在数据写入时，为了磁化选择存储单元的隧道磁阻元件TMR所必要的数据写入电流Ip、±Iw比在数据读出中所必要的读出电流Is大。因而，将作为数据写入电路51W的工作电源电压的Vcc3设定得比作为数据读出电路51R的工作电源电压的Vcc1高。
例如，如果作成下述结构：即，对于电源电压Vcc3来说，按原样应用从MRAM器件1外部供给的外部电源电压，再者，利用未图示的电压下降电路使该外部电源电压下降来发生电源电压Vcc1，可有效地供给上述这些电源电压Vcc1和Vcc3。
这样，按照实施例1的结构，可根据外部输入以非易失性的方式调整数据读出时的读出电流Is。因而，可与隧道磁阻元件TMR的隧道膜厚的制造离散性等相对应，确保充分的数据读出工作容限。此外，在电压调整电路100中，由于可响应于来自外部的电信号的输入，模拟地形成熔断器被熔断的状态，故可有效地进行读出电流Is的调节操作。
〔实施例1的变例〕
在实施例1的变例中，说明在调整时可监视读出电流Is的结构。
参照图7，在实施例1的变例的结构中，数据读出电路51R中包含的恒定电流供给电路70(71)除了图4中示出的结构外，还包含对流过内部节点Ns1(Ns2)的电流进行监视用的电流监视部190，在这一点上是不同的。由于恒定电流供给电路70和71的其它的部分与图4中示出的结构相同，故不重复进行详细的说明。此外，由于数据读出电路51R中的除了恒定电流供给电路70和71外的部分的结构与图3中示出的结构相同，故不重复进行详细的说明。
电流监视部190具有：监视电阻192，串联地结合在内部节点Ns1(Ns2)与接地电压Vss之间，其电阻值是已知的；以及晶体管开关194。对晶体管开关194的栅输入测试进入信号TE。因而，在进入测试模式时，监视电阻192导电性地结合在内部节点Ns1与接地电压Vss之间。
在实施例1的变例的结构中，对内部节点Ns1供给恒定电流用的P沟道MOS晶体管106b导电性地连接在内部节点Ns1与从外部可导电性地进行接触的端子180之间。在通常工作时，对端子180供给电源电压Vcc1。另一方面，在测试模式时，对端子180施加规定电压，测定在其上产生的电流。
通过作成这样的结构，既可从监视电阻192的已知的电阻值和经端子180检测的节点Ns1的电流监视由恒定电流供给电路70(71)供给的电流，又可有效地进行读出电流Is的调整。
或者，如果作成对于晶体管开关194的栅输入图4中示出的控制信号TT的结构，则在电压调整电路100中模拟地形成熔断器被熔断的状态并进行读出电流Is的调节的情况下，也能得到同样的效果。
参照图8，例如利用串联并列地连接的(N×M)个(N：2以上的整数)隧道磁阻元件TMR构成监视电阻192。在存储器阵列10内，隧道磁阻元件TMR采用与MTJ存储单元内的隧道磁阻元件TMR同样地制造的元件。
这样，通过将存在流过过大的电流的可能性的监视电阻192构成为包含串联地连接的多个隧道磁阻元件TMR，可防止监视电阻被破坏。
此外，按照图8中示出的结构，可使监视电阻192的电阻与MTJ存储单元的电阻为同等。因而，可在更接近于通常工作时的条件下有效地进行读出电流Is的调整。
〔实施例2〕
在实施例2中，说明有效地进行筛选隧道磁阻元件TMR内的隧道膜用的缺陷加速试验(以下，称为「老化试验」)用的结构。
参照图9，在实施例2的结构中，恒定电流供给电路70和71的每一个与图4中示出的结构相比，在包含生成调整通常工作时(也称为「通常工作模式」)的恒定电流I(Read)的基准电压Vrsn的电压调整电路100n和生成调整老化试验时(也称为「老化模式」)的恒定电流I(Read)的基准电压Vrsb的电压调整电路100b这一点上不同。
再者，在实施例2的结构中，恒定电流供给电路70和71的每一个还包含接受在老化模式时被激活为低电平的老化模式信号/BIM的输入的输入端子200和电压切换电路205。
电压调整电路100n和100b的每一个具有与图4中示出的电压调整电路100同样的结构。电压调整电路100n对节点N16输出与熔断器熔断输入和模拟熔断器熔断用的控制信号组对应的基准电压Vrsn。同样，电压调整电路100b对节点N11输出基准电压Vrsb。但是，分别独立地设定对于电压调整电路100n和100b的熔断器熔断输入和模拟熔断器熔断用的控制信号组(相当于图4中的控制信号TT和调节信号TV1～TV3)。
电压切换电路205具有响应于老化模式信号/BIM而互补地导通和关断的传输门206和208。电压切换电路205响应于老化模式信号/BIM，在通常工作模式时将来自电压调整电路100n的基准电压Vrsn传递给节点N14。另一方面，电压切换电路205在老化模式时将来自电压调整电路100b的基准电压Vrsb传递给节点N14。将传递给节点N14的基准电压Vrsb、基准电压Vrsn经电压切换电路103作为控制电压Vctr传递给N沟道MOS晶体管105的栅。
在这样的结构中，通过将与老化模式对应的基准电压Vrsb设定得比与通常工作模式对应的基准电压Vrsn高，可使在老化试验时通过隧道磁阻元件TMR中的隧道膜的隧道电流(也称为「老化电流」)比在通常工作模式的数据读出工作中通过隧道膜的读出电流Is大。由此，可对各MTJ存储单元的隧道膜施加比通常工作模式大的电流应力。其结果是，可有效地进行为了提高MRAM器件的可靠性所必要的使隧道膜的潜在缺陷变得显著的缺陷加速试验。
再有，也可经与输入测试用基准电压Vrt的输入端子101同样地设置的、与节点N11导电性地连接的输入端子(未图示)输入与老化模式对应的基准电压Vrsb。但是，通过使用与图4中已说明的电压调整电路100同样的结构的电压调整电路100b，可容易地进行老化试验时的隧道电流的调整。
〔实施例2的变例1〕
在实施例2的变例1中，说明有效地进行老化试验用的行选择和列选择工作。
在图10中，示出控制实施例2的变例1的列译码器25中的读列选择线RCSL1～RCSLm的激活的读列译码部25R的结构。
参照图10，读列译码部25R具有分别与存储单元列对应地设置的译码单元CDU1～CDUm、控制门210-1～210-m和驱动门220-1～220-m。
译码单元CDU1～CDUm的每一个在接受列地址CA的输入并选择了对应的存储单元列的情况下，将其输出激活为高电平。控制门210-1～210-m的每一个接受译码单元CDU1～CDUm中的对应的1个的输出和在数据读出时被激活为高电平的控制信号RE，输出两者的NAND(“与非”)运算结果。通过作成这样的结构，在与控制写列选择线WCSL1～WCSLm的激活用的写列译码部(未图示)之间共有译码单元CDU1～CDUm。
驱动门220-1～220-m按照控制门210-1～210-m的输出与测试列选择信号/TCS1～/TCSm的NAND逻辑运算结果，驱动读列选择线RCSL1～RCSLm。
在控制信号RE被非激活为低电平的数据写入时，与列选择结果无关，控制门210-1～210-m的各自的输出被固定为高电平。测试列选择信号/TCS1～/TCSm的每一个在老化模式以外，被非激活为高电平。
因而，在通常工作模式中，读列译码部25R在数据写入时将读列选择线RCSL1～RCSLm的每一条非激活为低电平。另一方面，在数据读出时，读列译码部25R在来自控制门210-1～210-m的输出信号为低电平的存储单元列、即已被选择的存储单元列中，将对应的读列选择线RCSL激活为高电平。
在老化模式中，测试列选择信号/TCS1～/TCSm中的多个被激活为低电平。与此相对应，多条读列选择线RCSL强制地被激活。由此，在老化试验时，通过强制地选择多个存储单元列，在多个MTJ存储单元中使隧道电流并列地通过，可有效地在短时间内进行老化试验。
再有，在图10中，示出了在各个存储单元列中独立地设定测试列选择信号/TCS1～/TCSm的例子，但也可将存储单元列整体分割为多个列组，在每个列组中设定测试列选择信号。由此，可在各个列组中进行隧道磁阻元件TMR中的隧道膜的老化试验。
在图11中，示出实施例2的变例1的字线驱动器30中的控制读字线RWL1～RWLn和虚设读字线DRWL1、DRWL2的激活的读字线驱动部30R的结构例。
参照图11，行译码器20包含分别与存储单元行和虚设存储单元行对应地设置的译码单元RDU1～RDUn、RDUd1、RDUd2。各译码单元在接受行地址RA的输入并选择了对应的存储单元行或虚设存储单元行的情况下，将其输出激活为高电平。
读字线驱动部30R具有分别与存储单元行和虚设存储单元行对应地设置的控制门230-1～230-n、230-d1、230-d2和驱动门240-1～240-n、240-d1、240-d2。
控制门230-1～230-n、230-d1、230-d2的每一个接受对应的译码单元的输出和控制信号RE，输出两者的NAND运算结果。驱动门240-1～240-n、240-d1、240-d2按照控制门230-1～230-n、230-d1、230-d2的输出与测试行选择信号/TRS1～/TRSn、/TRSd1、/TRSd2的NAND逻辑运算结果，驱动读字线RWL1～RWLn和虚设读字线DRWL1、DRWL2。
在控制信号RE被非激活为低电平的数据写入时，与行选择结果无关，控制门230-1～230-n、230-d1、230-d2的各自的输出被固定为高电平。测试行选择信号/TRS1～/TRSn、/TRSd1、/TRSd2的每一个在老化模式以外，被非激活为高电平。
因而，在通常工作模式中，读字线驱动部30R在数据写入时将读字线RWL1～RWLn和虚设读字线DRWL1、DRWL2的每一条非激活为低电平。另一方面，在数据读出时，读字线驱动部30R在来自对应的控制门的输出信号为低电平的存储单元行和虚设存储单元行、即已被选择的存储单元行和虚设存储单元行中，将对应的读字线RWL和虚设读字线DRWL激活为高电平。
在老化模式中，至少测试行选择信号/TRS1～/TRSn中的多个被激活为低电平。与此相对应，多条读字线RWL强制地被激活。由此，在老化试验时，通过强制地选择多个存储单元行，在多个MTJ存储单元中使隧道电流并列地通过，可有效地在短时间内进行老化试验。
再有，在图11中，示出了在各个存储单元行和虚设存储单元行中独立地设定测试列选择信号和测试行选择信号的例子，但也可将存储单元行和虚设存储单元行整体分割为多个行组，在每个行组中设定测试行选择信号。由此，可在各个行组中进行隧道磁阻元件TMR中的隧道膜的老化试验。
在图12中，也示出实施例2的变例1的字线驱动器中的读字线驱动部30R的另一结构例。
参照图12，在第2结构例的读字线驱动部30R中，分别与读字线RWL1～RWLn和虚设读字线DRWL1、DRWL2相对应，配置各自由倒相器构成的驱动门250-1～250-n、250-d1、250-d2。驱动门250-1～250-n、250-d1、250-d2的每一个从电源节点262接受工作电压的供给而工作。
驱动门250-1～250-n、250-d1、250-d2的每一个反转控制门230-1～230-n、230-d1、230-d2中的对应的1个控制门的输出，驱动对应的读字线RWL或虚设读字线DRWL。
因而，图12中示出的读字线驱动部30R的工作与图11中示出的字线驱动部的通常工作时的工作相同。
在老化模式中，对电源节点262供给比通常工作模式高的电源电压。例如，在通常工作模式中对电源节点262供给电源电压Vcc2的情况下，在老化模式中对电源节点262供给比其高的电源电压Vcc2#。
通过作成这样的结构，可在老化模式中将使隧道电流通过用的存取晶体管或虚设存取晶体管的栅电压设定得比通常工作模式高。由此，可防止存取晶体管和虚设存取晶体管的导通电阻成为障碍、从而老化模式中的隧道电流减少的情况。其结果是，在老化试验中，由于可流过比通常工作模式大的隧道电流，故可有效地进行隧道膜的老化试验。此外，在图12的结构中，也可配置图11中示出的驱动门240-1～240-n、240-d1、240-d2来代替驱动门250-1～250-n、250-d1、250-d2，作成从电源节点262供给这些驱动门的工作电压的结构。
〔实施例2的变例2〕
通过减轻数据读出时的读出电流路径的RC负载，可快速地产生在数据读出中所必要的电压变化，可实现MRAM器件的数据读出的高速化。在实施例2的变例2中，说明对于为这样的目的所采用的所谓的读栅结构的存储器阵列有效地进行老化试验的技术。
首先，详细地说明读栅结构的存储器阵列。
参照图13，在读栅结构的存储器阵列中，与图2中示出的结构相比，分别与存储单元列对应地还配置读驱动选择门RCDG1～RCDGm和读门RG1～RGm。再有，以下，分别对读门RG1～RGm和读驱动选择门RCDG1～RCDGm进行总称，都单单称为读门RG和读驱动选择门RCDG。
在各存储单元列中，由于读驱动选择门RCDG和读门RG具有同样的结构，故代表性地说明与位线BL1、/BL1对应地设置的读驱动选择门RCDG1和读门RG1以及写列选择门WCSG1的结构。
读驱动选择门RCDG1包含分别导电性地结合在位线BL1和/BL1与电源电压Vcc2之间的晶体管开关。这些晶体管开关根据读列选择线RCSL1的电压而导通、关断。即，在读列选择线RCSL1被激活为选择状态(高电平)的情况下，读驱动选择门RCDG1将位线BL1和/BL1与电源电压Vcc2导电性地结合。
读驱动选择门RCDG1和读门RG1串联地结合在读数据总线RDB、/RDB与接地电压Vss之间。读列选择门RCDG1具有导电性地连接在读数据总线RDB与节点N1a之间的晶体管开关和导电性地连接在读数据总线/RDB与节点N1b之间的晶体管开关。这些晶体管开关根据读列选择线RCSL1的电压而导通、关断。即，在读列选择线RCSL1被激活为选择状态(高电平)的情况下，读列选择门RCSG1将读数据总线RDB和/RDB分别与节点N1a和N1b导电性地连接。
读门RG1具有分别导电性地结合在节点N1a和节点N1b与接地电压Vss之间的N沟道MOS晶体管Q11和Q12。晶体管Q11和Q12的栅分别与位线/BL1和BL1连接。因而，节点N1a和N1b的电压分别以与位线/BL1和BL1的电压对应的驱动力被驱动为接地电压Vss。
具体地说，在位线BL1的电压比位线/BL1的电压高的情况下，由于利用晶体管Q12较强地将节点N1b驱动为接地电压Vss，故节点N1a的电压比节点N1b的电压高。相反，在位线BL1的电压比位线/BL1的电压低的情况下，节点N1b的电压比节点N1a的电压高。
由于存储器阵列10的其它部分的结构与图2相同，故不重复进行详细的说明。
在图14中示出说明具有读门结构的MRAM器件中的数据读出和数据写入工作用的时序图。
参照图14，在数据读出前，读数据总线RDB、/RDB和位线BL、/BL与图6中示出的情况同样地被预充电。再者，关于在数据读出时的写字线WWL、读字线RWL、读列选择线RCSL、写列选择线WCSL的控制，由于与图6中示出的情况相同，故不重复进行详细的说明。
由此，在数据读出时，位线BL和/BL的每一条经起到电阻体作用的选择存储单元或虚设存储单元DMC被下拉到接地电压Vss。再者，在选择存储单元列中，利用读驱动选择门RCDG将对应的位线BL和/BL的每一条上拉到电源电压Vcc2。因而，根据上拉力(朝向Vcc2)和下拉力(朝向Vss)的平衡、换言之，作为电阻体的选择存储单元或虚设存储单元DMC的电阻的大小来决定位线BL和/BL的电压。
例如，在选择存储单元的存储数据电平为“1”(电阻Rmax)的情况下，与存储单元连接的位线BL和/BL的一方中产生比与虚设存储单元DMC连接的位线BL和/BL的另一方中产生的电压变化ΔVm大的电压变化ΔV1。构成与选择存储单元对应的位线对BLP的位线BL和/BL的电压间的相对关系根据已被读出的存储数据的电平来变化。根据这样的位线BL和/BL间的电压差，利用读门RG来驱动读数据总线RDB和/RDB的电位。
例如，在位线BL的电压比位线/BL的电压高的情况下，利用读门RG将读数据总线/RDB比读数据总线RDB更强地驱动为接地电压Vss(图14中的电压变化ΔVb1＞ΔVbm)。
利用数据读出电路51R放大这样产生的读数据总线RDB和/RDB之间的电压差，可输出高电平的读出数据DOUT。
相反，在选择存储单元保持“0”(电阻Rmin)的情况下，即，在位线/BL的电压比位线BL的电压高的情况下，利用读门RG将读数据总线RDB比读数据总线/RDB更强地驱动为接地电压Vss。根据这样产生的读数据总线RDB和/RDB之间的电压差，可输出低电平的读出数据DOUT。
这样，通过作成经读门RG来驱动读数据总线RDB和/RDB的电位的结构，可从流过选择存储单元(或虚设存储单元)和位线的读出电流路径中去掉寄生电容大的读数据总线RDB和/RDB来进行数据读出。由此，可减轻通过选择存储单元和虚设存储单元的读出电流路径的RC负载，可快速地在位线BL和/BL中产生在数据读出中所必要的电压变化。由此，可高速地进行数据读出，可使对于MRAM器件的存取实现高速化。
再者，为了抑制MTJ存储单元中的隧道磁阻元件TMR的两端施加电压，在数据读出时决定上拉位线BL和/BL的电源电压Vcc2。一般来说，如果考虑作为隧道磁阻元件的隧道势垒的绝缘膜的可靠性，则必须将该偏置电压设定为约400〔mV〕以下。其结果是，在确保了MTJ存储单元的工作可靠性的基础上，可谋求数据读出的高速化。
此外，为了在减小位线振幅以抑制隧道磁阻元件的两端施加电压的同时增加读数据总线RDB、/RDB的振幅电压，将作为数据读出电路51R的工作电源电压Vcc1设定为比作为位线BL、/BL的上拉电压Vcc2高、即Vcc1＞Vcc2。关于电源电压Vcc2，与电源电压Vcc1同样，可使用未图示的电压下降电路来供给。
由于关于数据写入时的工作与图6的情况相同，故不重复进行详细的说明。
其次，说明这样的读栅结构的存储器阵列中的隧道膜的老化试验。
例如，在图13所示的结构中，在老化模式中，通过使位线BL和/BL的上拉电压从Vcc2上升到Vcc2#，可将老化试验时的隧道电流设定得比通常工作模式时的隧道电流大。但是，在这样的老化试验中，直接调整老化模式中的隧道电流是困难的。
再次，参照图13，在老化试验中，其目的是对于MTJ存储单元来说使之通过比通常工作模式大的隧道电流。因而，在实施例2的变例2的结构中，即使不使用数据读出电路51R、而是利用具有供给电流的调整功能的数据写入电路51W，也能经位线BL和/BL对MTJ存储单元供给老化试验用的隧道电流。特别是，由于作为数据写入电路51W的工作电压的电源电压Vcc3比通常工作模式中的位线上拉中使用的电源电压Vcc2和作为数据读出电路的工作电压的电源电压Vcc1高，故可更有效地产生大的隧道电流。
为了进行这样的老化试验，在老化模式中，在激活了写列选择线WCSL1～WCSLm的至少一部分的基础上，必须使读列选择线RCSL1～RCSLm的每一条非激活。由此，可从数据写入电路51W经写数据总线对WDBP和对应的位线BL、/BL对激活了读字线RWL的存储单元行和激活了虚设读字线DRWL的虚设存储单元行的各MTJ存储单元供给隧道电流。
在图15中，示出实施例2的变例2的列译码器中的读列译码部25R的结构。
参照图15，实施例2的变例2的读列译码部25R与图10中示出的读列译码部25R的结构相比，在具有驱动门260-1～260-m来代替驱动门220-1～220-m这一点上不同。由于其它的部分的结构与图10相同，故不重复进行详细的说明。
驱动门260-1～260-m的每一个根据来自控制门210-1～210-m中的对应的1个控制门的输出与老化模式信号BIM的NOR(“或非”)运算结果，激活对应的读列选择线RCSL。
因而，在老化模式信号BIM被设定为高电平的老化试验时，读列选择线RCSL1～RCSLm的每一条被非激活为低电平。另一方面，通常工作模式(老化模式信号BIM为低电平)中的读列选择线RCSL1～RCSLm的激活控制与图10中示出的读列译码部25R相同。
参照图16，控制写列选择线WCSL1～WCSLm的激活用的写列译码部25W具有与读列译码部25R共用的译码单元CDU1～CDUm、分别与存储单元列对应地设置的控制门270-1～270-m和驱动门280-1～280-m。
控制门270-1～270-m的每一个接受译码单元CDU1～CDUm中的对应的1个的输出和在数据写入时被激活为高电平的控制信号WE，输出两者的NAND运算结果。驱动门280-1～280-m按照控制门270-1～270-m的输出与测试列选择信号/TCS1～/TCSm的NAND逻辑运算结果，驱动写列选择线WCSL1～WCSLm。
在控制信号WE被非激活为低电平的数据读出时，与列选择结果无关，将控制门270-1～270-m的各自的输出固定于高电平。由于关于测试列选择信号/TCS1～/TCSm的设定与图10中已说明的相同，故不重复进行详细的说明。
因而，在通常工作模式中，写列译码部25W在数据读出时，将写列选择线WCSL1～WCSLm的每一条非激活为低电平。另一方面，在数据写入时，写列译码部25W在已被选择的存储单元列中，将对应的写列选择线WCSL激活为高电平。
在老化模式中，响应于测试列选择信号/TCS1～/TCSm，多条写列选择线WCSL被强制地激活。由此，在老化试验时，强制地选择多个存储单元列，连接对应的位线对组与写数据总线对WDBP。如图5中已说明的那样，利用数据写入电路51W将写数据总线对WDBP的一方设定为电源电压Vcc3，故在与已被选择的存储单元列对应的MTJ存储单元中，使隧道电流并列地通过，可有效地进行老化试验。
在这样的老化试验中，通过作成能将由数据写入电路供给的电流设定为在通常工作模式和老化模式中不同的电平的结构，可容易地调整在老化试验时对隧道膜施加的电流应力。
在图13中示出的结构中，可代替数据写入电路51W来配置图17中示出的实施例2的变例2的数据写入电路52W。
参照图17，实施例2的变例2的数据写入电路52W与图5中示出的数据写入电路51W相比，在包含恒定电流供给电路80#来代替恒定电流供给电路80这一点上不同。关于其它的部分的结构和工作，由于与数据写入电路51W相同，故不重复进行详细的说明。
恒定电流供给电路80#具有与图4中示出的恒定电流供给电路70和71同样的结构，具有：输入端子300和302；电压调整电路100w；电压切换电路304；以及N沟道MOS晶体管301。
电压调整电路100w具有与图4中示出的电压调整电路100同样的结构，对节点N22输出与来自外部的熔断器熔断输入和控制信号对应的基准电压Vrw。对输入端子300输入在老化试验时被激活为低电平的老化模式信号/BIM。输入端子302与节点N24导电性地连接，接受在老化试验时使用的基准电压Vrw。
电压切换电路304通过响应于老化模式信号/BIM将节点N22和24的一方与节点N20连接，在节点N20上生成可从外部调整的控制电压Vctw。在老化模式中，将对输入端子302输入的基准电压Vrwb作为控制电压Vctw传递给节点N20，在通常工作模式中，将来自电压调整电路100w的基准电压Vrw作为控制电压Vctw传递给节点N20。
N沟道MOS晶体管301在电源电压Vcc3与接地电压Vss之间与P沟道MOS晶体管82串联地连接，其栅与节点N20连接。N沟道MOS晶体管301与P沟道MOS晶体管82的连接节点与P沟道MOS晶体管81和82的各栅连接。
通过作成这样的结构，供给内部节点Nw0的电流I(Write)随着被传递给节点N20的控制电压Vctw而变化。因而，在响应于外部输入来调整通常工作模式中的数据写入电流±Iw的同时，可利用对输入端子302施加的基准电压Vrwb来调整老化试验时的隧道电流。其结果是，可从外部调整老化试验中的隧道膜的电流应力。
再有，也可配置图9中示出的电压调整电路100b来代替输入端子302，作成对节点N24生成基准电压Vrwb的结构。
〔实施例2的变例3〕
在实施例2中，说明了能在通常工作模式和老化模式中独立地设定和调整通过隧道膜的隧道电流的结构。与此不同，在实施例2的变例3中，说明能在通常工作模式(数据读出时)与老化模式之间将对隧道膜施加的电流应力比维持为恒定的结构。
例如在图9中示出的恒定电流供给电路70和71的结构中，配置图18中示出的实施例2的变例3的老化模式用的电压调整电路310来代替电压调整电路100b。
参照图18，实施例2的变例3的电压调整电路310接受通常工作模式用的电压调整电路100n输出的基准电压Vrsn，将基准电压Vrsn乘以规定比率K倍(K：比1大的实数)而生成基准电压Vrsb。
电压调整电路310包含：运算放大器312；P沟道MOS晶体管315；以及电阻元件316和318。P沟道MOS晶体管315导电性地结合在电源电压Vcc1与生成对应于老化模式的的基准电压Vrsb的节点N16之间。电阻元件316和318串联地连接在节点N16与接地电压Vss之间。运算放大器312放大来自电压调整电路100n的基准电压Vrsn与电阻元件R1与R2的连接节点N26的电压差，输入到P沟道MOS晶体管315的栅上。
通过作成这样的结构，与老化模式对应的基准电压Vrsb用下式(1)来表示。
Vrsb＝(R1+R2)/R2×Vrsn...(1)
即，上述的规定比率K用K＝(R1+R2)/R2来表示。例如，通过用可变电阻来形成电阻元件R2，可调整该规定比率K。
通过作成这样的结构，由于老化试验中的隧道电流与通常工作时的隧道电流具有一定的关系，故在通常工作模式(数据读出时)与老化模式之间，能以所希望的规定比率K来设定对隧道膜施加的电流应力。
〔实施例2的变例4〕
在存储区阵列10上配置了与选择存储单元比较用的虚设存储单元的结构中，对于多个MTJ存储单元，配置1个虚设存储单元。例如，在图2和图13中示出的存储器阵列结构中，由于对于每个存储单元列配置2个虚设存储单元，则对于每(n/2)个MTJ存储单元列配置1个虚设存储单元。
因此，与通常的MTJ存储单元的存取次数相比，对于虚设存储单元的存取频度变高。因而，在老化试验中，必须对虚设存储单元进行更严格的筛选。即，在老化试验中，必须对虚设存储单元施加比MTJ存储单元严格的电流应力，使虚设存储单元的潜在缺陷适当地变得显著。
因而，在实施例2的变例4中，说明在老化试验时能将MTJ存储单元的通过电流或电流通过时间设定得比虚设存储单元大或长的结构。
参照图19，实施例2的变例4的第1结构例的读字线驱动部30R与图12中示出的读字线驱动部30R的结构相比，在还具有与电源节点262独立地设置的电源节点320和电源开关电路330这一点上不同。关于其它的部分的结构，由于与图12中示出的读字线驱动部30R相同，故不重复进行详细的说明。
电源节点320与对分别与读字线RWL1～RWLn对应的驱动门250-1～250-n供给工作电压用的电源节点262独立地被设置，对分别与虚设读字线DRWL1和DRWL2对应的驱动门250-d1和250-d2供给工作电压。
电源开关电路330响应于老化模式信号BIM，将电源节点262和265的一方与电源节点320有选择地连接。电源开关电路330在通常工作时导电性地连接电源节点262与电源节点320。由此，在通常工作模式中，由于读字线RWL和虚设读字线DRWL1、DRWL2的激活时的电压电平是相同的，故选择存储单元和虚设存储单元的通过电流(即读出电流Is)的电平也是同等的。
另一方面，在老化模式中，电源开关电路330与电源节点265和电源节点320导电性地连接。对电源节点265输入比电源节点262高的电源电压。例如，在对电源节点262输入电源电压Vcc1的情况下，对电源节点265输入比其高的电源电压Vcc1#(电源电压Vcc1#＞电源电压Vcc1)，在对电源节点262输入电源电压Vcc2的情况下，对电源节点265输入比其高的电源电压Vcc2#(Vcc2#＞Vcc2)。
由此，在老化试验时，已被激活的虚设读字线DRWL1、DRWL2的电压比已被激活的读字线RWL的电压高。因而，可将虚设存取晶体管ATRd的栅电压设定得比MTJ存储单元内的存取晶体管ATR的栅电压高。
其结果是，在老化试验中，由于可使虚设存储单元的通过电流比MTJ存储单元的通过电流大，故可对虚设存储单元施加比MTJ存储单元高的电流应力，可使虚设存储单元的潜在缺陷适当地变得显著。
参照图20，实施例2的变例4的第2结构例的读字线驱动部30R与图19中示出的读字线驱动部相比，在包含图11中示出的驱动门240-1～240-n、240-d1、240-d2来代替驱动门250-1～250-n、250-d1、250-d2这一点上不同。关于其它的部分的结构，由于与图19中示出的字线驱动部相同，故不重复进行详细的说明。
对分别与读字线RWL1～RWLn对应的驱动门240-1～240-n的每一个输入控制门230-1～230-n中的对应的1个的控制门的输出和正常行测试选择信号/TRSN。
另一方面，对与虚设读字线DRWL1和DRWL2对应的驱动门240-d1和240-d2输入控制门230-d1和230-d2中的对应的1个的控制门的输出和虚设行测试选择信号/TRSD。在老化模式中，每隔规定期间将正常行测试选择信号/TRSN和虚设行测试选择信号/TRSD激活为低电平。
在老化模式中，，驱动门240-1～240-n响应于正常行测试选择信号/TRSN的激活，将对应的读字线RWL激活为高电平。驱动门240-d1、240-d2响应于虚设行测试选择信号/TRSD的激活，将对应的虚设读字线DRWL激活为高电平。
另一方面，在通常工作模式中，由于正常行测试选择信号/TRSN和虚设行测试选择信号/TRSD被设定为高电平，故根据行选择结果来激活读字线RWL和虚设读字线DRWL。
图21是示出正常行测试选择信号/TRSN和虚设行测试选择信号/TRSD的激活期间的波形图。
参照图21，虚设行测试选择信号/TRSD的激活期间被设定得比正常行测试选择信号/TRSN的激活期间长。例如，如果在时刻tb处正常行测试选择信号/TRSN和虚设行测试选择信号/TRSD分别被激活为低电平，则正常行测试选择信号/TRSN在经过了时间Tn的时刻tn处再次被非激活(高电平)。另一方面，虚设行测试选择信号/TRSD在经过了比时间Tn长的时间Td后的时刻td处再次被非激活(高电平)。
因而，在老化试验中，由于虚设存储单元DMC中的虚设存取晶体管ATRd的导通时间被设定得比MTJ存储单元MC中的存取晶体管ATR的导通时间长，故虚设存储单元的电流通过时间被设定得比MTJ存储单元的电流通过时间长。其结果是，对在通常工作模式中存取频度比MTJ存储单元高的虚设存储单元来说，在老化模式中可供给更大的电流应力以进行潜在缺陷的加速试验。
再有，也可将图19和图20中分别示出的读字线驱动部的结构组合起来，将老化模式中的虚设存储单元的通过电流和电流通过时间两者设定为与MTJ存储单元不同的值。一般来说，由于电流应力用通过电流与该电流的通过时间的乘积(以下，也称为「应力积」)来表示，故例如在每M个(M：2以上的整数)MTJ存储单元中配置1个虚设存储单元的结构中，将老化试验中的对于虚设存储单元的应力积调整为MTJ存储单元的M倍即可。由此，在老化试验中，可施加与虚设存储单元和通常的MTJ存储单元的存取频度的差异对应的电流应力。

Claims (15)

1.一种薄膜磁性体存储器，其特征在于：
具备：
分别进行数据存储的多个存储单元；以及
分别在上述多个存储单元的各个规定区划中配置的多条数据线，
各上述存储单元包含：
磁存储部，在与存储数据的电平对应的方向上被磁化，具有随磁化方向而不同的电阻；以及
存取元件，在上述多条数据线中的对应的1条与第1电压之间与上述磁存储部串联地导电性地结合，至少在被选择为数据读出对象的选择存储单元中被接通，
还具备：
选择门，用来使上述多条数据线中的与上述选择存储单元对应的数据线与内部节点导电性地连接；以及
数据读出电路，用来读出上述选择存储单元的上述存储数据，
上述数据读出电路包含：
恒定电流电路，导电性地结合在第2电压与上述内部节点之间，用来根据外部输入对上述内部节点供给与能以非易失性的方式调整的控制电压对应的恒定电流；以及
电压放大电路，根据上述内部节点的电压生成读出数据。
2.如权利要求1中所述的薄膜磁性体存储器，其特征在于：
上述恒定电流电路包含：
电流源电路，用来输出与上述控制电压对应的上述恒定电流；
第1电压端子，在工作测试时从外部接受调整电压的输入；
电压切换部，用来在上述工作测试时将上述调整电压作为上述控制电压传递给上述电流源电路；以及
电流监视部，用来在上述工作测试时检测出上述恒定电流，
上述电流监视部具有：
监视电阻部，在上述工作测试时导电性地结合在上述内部节点与上述第1电压之间；以及
第2电压端子，在上述工作测试时能从外部进行规定电压的施加和所产生的电流的测定。
3.如权利要求2中所述的薄膜磁性体存储器，其特征在于：
上述监视电阻部具有串联地连接在上述内部节点与上述第1电压之间的、分别与上述磁存储部同样地被制造的多个磁阻元件。
4.如权利要求1中所述的薄膜磁性体存储器，其特征在于：
上述恒定电流电路包含用来生成上述控制电压的电压调整电路，
上述电压调整电路具有：
多个编程元件，分别根据上述外部输入从第1状态以非易失性的方式变化为第2状态；以及
电压调整部，根据上述多个编程元件的各自的状态的组合来设定上述控制电压的电压电平。
5.如权利要求4中所述的薄膜磁性体存储器，其特征在于：
上述电压调整电路包含：
多个测试门电路，分别与上述多个编程元件中的至少1个对应地被设置；以及
多个测试端子，分别与上述多个测试门电路对应地被设置，用来分别接受来自外部的模拟编程信号的输入，
上述多个测试门电路的每一个与对应的编程元件串联或并列地导电性地连接，响应于对应的模拟编程信号，形成与上述对应的编程元件已转移到上述第2状态的的情况同样的导电性的连接状态。
6.一种薄膜磁性体存储器，其特征在于：
具备：
分别进行数据存储的多个存储单元；以及
分别在上述多个存储单元的各个规定区划中配置的多条数据线，
各上述存储单元包含：
磁存储部，根据存储数据的电平，具有第1和第2电阻的某一电阻；以及
存取元件，在上述多条数据线中的对应的1条与第1电压之间与上述磁存储部串联地导电性地结合，有选择地被接通，
还具备响应于上述存取元件的接通而供给通过上述磁存储部的电流用的电流供给电路，
上述电流供给电路在通常工作模式中，对上述多条数据线中的至少1条数据线供给第1恒定电流，在另外的工作模式中，对上述多条数据线中的至少1条数据线供给比上述第1恒定电流大的第2恒定电流。
7.如权利要求6中所述的薄膜磁性体存储器，其特征在于：
上述磁存储部具有：
第1磁性体层，在固定的方向上被磁化；
第2磁性体层，在与上述存储数据的电平对应的的方向上被磁化；以及
绝缘膜，在上述第1和第2磁性体层之间被形成，
上述另外的工作模式相当于对上述绝缘膜进行筛选用的缺陷加速试验。
8.如权利要求6中所述的薄膜磁性体存储器，其特征在于：
在上述存取元件被接通了的存储单元中，在上述另外的工作模式时对上述绝缘膜的两端施加的偏置电压比在上述通常工作时的偏置电压大。
9.如权利要求6中所述的薄膜磁性体存储器，其特征在于：
上述存取元件具有与上述磁存储部串联地连接的场效应晶体管，
在上述存取元件被接通了的存储单元中，将上述另外的工作模式时的上述场效应晶体管的栅施加电压设定成使上述场效应晶体管的导通电阻比上述通常工作模式时的导通电阻减少。
10.如权利要求6中所述的薄膜磁性体存储器，其特征在于：
将上述多个存储单元配置成行列状，
分别与存储单元列对应地配置上述多条数据线，
上述薄膜磁性体存储器还具备根据列选择结果来控制上述电流供给电路与上述多条数据线之间的连接用的多个选择门电路，
上述选择门电路在上述另外的工作模式中，使上述多条数据线中的N条(N：2以上的整数)与上述电流供给电路连接，在上述通常工作模式中，使上述多条数据线中的与被选择为数据读出对象的存储单元对应的1条与上述电流供给电路连接。
11.如权利要求6中所述的薄膜磁性体存储器，其特征在于：
将上述多个存储单元配置成行列状，
上述薄膜磁性体存储器还具备以存储单元行单位来控制上述存取元件的导通、关断控制用的行选择部，
上述行选择部在上述另外的工作模式中，使与M个(M：2以上的整数)存储单元行对应的存取元件组的每一组接通，在上述通常工作模式中，使与对应于被选择为数据读出对象的存储单元的1个存储单元行对应的存取元件组的每一组接通。
12.如权利要求6中所述的薄膜磁性体存储器，其特征在于：
上述电流供给电路包含：
电流源电路(104)，在上述通常工作模式和上述另外的工作模式中，将与控制电压(Vctr)对应的恒定电流(Is)输出给上述多条数据线的至少1条；
第1电压调整电路(100n)，用来调整与上述第1恒定电流对应的第1基准电压(Vrsn)；
第2电压调整电路(100b，310)，用来调整与上述第2恒定电流对应的第2基准电压(Vrsb)；以及
电压切换电路(103)，用来根据工作模式将上述第1和第2基准电压的某一方作为上述控制电压传递给上述电流源电路，
上述第1电压调整电路(100n)响应于外部输入，以非易失性的方式调整上述第1基准电压(Vrsn)，
上述第2电压调整电路(310)根据来自上述第1电压调整电路的上述第1基准电压，生成上述第2基准电压，使得上述第1基准电压与第2基准电压(Vrsb)的比为规定值((R1+R2)/R2)。
13.如权利要求6中所述的薄膜磁性体存储器，其特征在于：
还具备在上述多个存储单元中的M个(M：2以上的整数)存储单元中各设置的虚设存储单元，
上述虚设存储单元包含：
虚设磁存储部，具有上述第1和第2电阻之间的中间的电阻；以及
虚设存取元件，在上述多条数据线中的1条与上述第1电压之间与上述虚设磁存储部串联地导电性地结合，有选择地被接通，
在上述另外的工作模式中，对上述虚设磁存储部施加的电流应力比在上述多个存储单元中的至少1个测试对象存储单元的每一个中对上述磁存储部施加的电流应力大。
14.如权利要求13中所述的薄膜磁性体存储器，其特征在于：
还具备控制上述存取元件和上述虚设存取元件的导通和关断用的驱动电路，
上述驱动电路在上述另外的工作模式中，将第3恒定电流通过上述虚设磁存储部的时间与上述第3恒定电流的乘积设定为上述第2恒定电流通过上述测试对象存储单元的上述磁存储部的时间与上述第2恒定电流的乘积的M倍。
15.如权利要求6中所述的薄膜磁性体存储器，其特征在于：
上述电流供给电路包含：
读出驱动部，在上述通常工作模式的数据读出时，使上述至少1条数据线与比上述第1电压高的第2电压结合；以及
数据写入电路，在接受比上述第2电压高的第3电压的供给而工作的上述通常工作模式的数据写入时，用来生成根据上述存储数据的电平来磁化被选择为数据写入对象的存储单元的上述磁存储部用的数据写入电流，
上述薄膜磁性体存储器还具备控制上述电流供给电路与上述多条数据线之间的连接的选择门电路，
上述选择门电路在上述通常工作模式中，连接上述读出驱动部和上述数据写入电路的一方与上述多条数据线中的与已被选择的存储单元对应的至少1条，在上述另外的工作模式中，连接上述数据写入电路与上述多条数据线中的与测试对象存储单元对应的至少1条，
上述数据写入电路在在上述另外的工作模式中，供给上述第2恒定电流。
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