CN1495798A - 适合于超高速缓冲存储器的非易失性存储器 - Google Patents

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Abstract

对有选择地成为存取对象的第1和第2存储单元块(5a、5b)，周边电路(10)写入和读出向数据节点(10#)输入、或从数据节点(10#)中输出的L位(L为2以上的整数)的输入数据(DIN)和输出数据(DOUT)。周边电路(10)利用响应于时钟信号(CLK)而工作的电路组(20a、20b、25a、25b、30、40、50、60、70)，将数据写入工作和数据读出工作两者皆分为多个阶段，进行流水线方式处理。

Description

适合于超高速缓冲存储器的非易失性存储器
发明领域
本发明涉及非易失性存储器，更为特定地说，涉及具有其电阻值随由数据写入电流写入的存储数据的电平而变化的存储单元的非易失性存储器。
背景技术
近年来，作为新一代的非易失性存储器，MRAM(磁随机存取存储器)器件正引人注目。MRAM器件是利用在半导体集成电路中形成的多个薄膜磁性体进行非易失性的数据存储，对薄膜磁性体的每一个可进行随机存取的非易失性存储器。
特别是近年来，发表了借助于将利用了磁隧道结的薄膜磁性体用作存储单元，MRAM器件的性能取得飞速进步的文献。关于包括具有磁隧道结的存储单元的MRAM器件，已在“A 10ns Read and WriteNon-Volatile Memory Array Using a Magnetic Tunnel Junction andFET Switch in each Cell(一种在每个单元中使用磁隧道结和FET开关的10ns读写非易失性存储器阵列)”，ISSCC Digest of TechnicalPapers，TA7.2，Feb.2000、“Nonvolatile RAM based on MagneticTunnel Junction Elements(基于磁隧道结元件的非易失性RAM)”，ISSCC Digest of Technical Papers，TA7.3，Feb.2000和“A 256kb3.0V 1T1MTJ Nonvolatile Magnetoresistive RAM(一种256kb 3.0V1T1MTJ非易失性磁阻RAM)”，ISSCC Digest of Technical papers，TA7.6，Feb.2001。等技术文献中公开。
图14是示出具有磁隧道结的存储单元(以下也仅称为“MTJ存储单元”)的结构的概略图。
参照图14，MTJ存储单元包含其电阻值随磁写入的存储数据的数据电平而变化的隧道磁阻元件TMR和存取晶体管ATR。存取晶体管ATR在位线BL与源极电压线SL之间与隧道磁阻元件TMR串联连接。典型情况是，作为存取晶体管ATR，可以应用在半导体衬底上形成的场效应晶体管。
对MTJ存储单元，配置了用于在数据写入时分别流过不同方向的数据写入电流的位线BL和写数字线WDL、用于指示数据读出的字线WL以及用于在数据读出时将隧道磁阻元件TMR下拉至接地电压GND的源极电压线SL。在数据读出时，响应于存取晶体管ATR的接通，隧道磁阻元件TMR在源极电压线SL与位线BL之间进行电耦合。
图15是说明对MTJ存储单元的数据写入工作的原理图。
参照图15，隧道磁阻元件TMR包含具有固定的恒定磁化方向的强磁性体层(以下也仅称为“固定磁化层”)FL和在与从外部施加的磁场相应的方向磁化的强磁性体层(以下也仅称为“自由磁化层”)VL。在固定磁化层FL与自由磁化层VL之间设置了用绝缘体膜形成的隧道阻挡层(隧道膜)TB。自由磁化层VL根据写入的存储数据的电平，在与固定磁化层FL相同的方向或与固定磁化层FL相反方向磁化。由这些固定磁化层FL、隧道阻挡层TB和自由磁化层VL形成磁隧道结。
隧道磁阻元件TMR的电阻值随固定磁化层FL与自由磁化层VL各自的磁化方向的相对关系而变化。具体地说，隧道磁阻元件TMR的电阻值在固定磁化层FL与自由磁化层VL的磁化方向相同(平行)时为最小值Rmin，当两者的磁化方向相反(反平行)时为最大值Rmax。
在数据写入时，字线WL被非激活，存取晶体管ATR被关断。在此状态下，用于使自由磁化层VL磁化的数据写入电流在位线BL和写数字线WDL两者之中在与写入数据电平相应的方向流动。
图16是示出数据写入时的数据写入电流与隧道磁阻元件的磁化方向的关系的原理图。
参照图16，横轴H(EA)表示在隧道磁阻元件TMR内的自由磁化层VL中在易磁化轴(EA)方向施加的磁场。另一方面，纵轴H(HA)表示在自由磁化层VL中在难磁化轴(HA)方向作用的磁场。磁场H(EA)和H(HA)与由分别流过位线BL和写数字线WDL的电流产生的2个磁场中的各一个分别对应。
在MTJ存储单元中，固定磁化层FL的被固定了的磁化方向沿着自由磁化层VL的易磁化轴，自由磁化层VL根据存储数据的电平(“1”和“0”)沿易磁化轴方向在与固定磁化层FL平行或反平行(相反)的方向磁化。MTJ存储单元可以与自由磁化层VL的2个磁化方向对应地存储1位的数据(“1”和“0”)。
自由磁化层VL的磁化方向仅当所施加的磁场H(EA)与H(HA)之和达到在图16中示出的星形特性线的外侧的区域时才能新改写。即，在所施加的数据写入磁场为相当于星形特性线的内侧区域的强度的场合，自由磁化层VL的磁化方向不变。
如星形特性线所示，通过对自由磁化层VL施加难磁化轴方向的磁场，能够降低为改变沿易磁化轴的磁化方向所必须的磁化阈值。如图16所示的例子那样，在设计数据写入时的工作点的场合，对作为数据写入对象的MTJ存储单元，将易磁化轴方向的数据写入磁场设计成其强度为HWR。即，流过位线BL或写数字线WDL的数据写入电流的值被设计成可以得到该数据写入磁场HWR。一般来说，数据写入磁场HWR用磁化方向的切换所必须的切换磁场HSW和裕量部分ΔH之和表示。即可表示为HWR＝HSW+ΔH。
为了改写MTJ存储单元的存储数据，即隧道磁阻元件TMR的磁化方向，必须在写数字线WDL和位线BL的两方流过规定电平以上的数据写入电流。据此，隧道磁阻元件TMR中的自由磁化层VL根据沿易磁化轴(EA)的数据写入磁场的方向，在与固定磁化层FL平行或相反(反平行)的方向磁化。一旦写入到隧道磁阻元件TMR的磁化方向，即MTJ存储单元的存储数据在进行新的数据写入之前的期间被非易失性地保持。
图17是说明从MTJ存储单元读出数据的原理图。
参照图17，在数据读出工作时，存取晶体管ATR响应于字线WL的激活而接通。据此，隧道磁阻元件TMR在下拉至接地电压GND的状态下与位线BL电耦合。
在此状态下，若将位线BL上拉至规定电压，则与隧道磁阻元件TMR的电阻值相应的，即与MTJ存储单元的存储数据的电平相应的存储单元电流Icell通过包括BL和隧道磁阻元件TMR的电流路径。例如，借助于将该存储单元电流Icell与固定的基准电流进行比较，就可以从MTJ存储单元中读出存储数据。
另外，在数据读出时，虽然在隧道磁阻元件TMR上也有数据读出电流流过，但数据读出电流Is一般被设计成比上述数据写入电流小约1～2个数量级。因此，由数据读出时的数据读出电流Is的影响而导致的、MTJ存储单元的存储数据被错误地改写的可能性很小。即，可以进行非破坏性的数据读出。
图18是在半导体衬底上制作的MTJ存储单元的结构图。
参照图18，在半导体主衬底SUB上形成的存取晶体管ATR具有作为n型区的杂质区310、320和栅极330。杂质区310经在接触孔341中形成的金属膜与源极电压线SL电耦合。
写数字线WDL在设置于源极电压线SL的上层的金属布线层上形成。隧道磁阻元件TMR被配置在写数字线WDL的上层。隧道磁阻元件TMR经在条带350和在接触孔340中所形成的金属膜与存取晶体管ATR的杂质区320电耦合。条带350是为了将隧道磁阻元件TMR与存取晶体管ATR电耦合而被设置，由导电性物质形成。位线BL与隧道磁阻元件TMR电耦合，设置在隧道磁阻元件TMR的上层。
流过数据写入电流和数据读出电流的位线BL和流过数据写入电流的写数字线WDL用金属布线层形成。另一方面，由于为控制存取晶体管ATR的栅电压设置了字线WL，所以无需主动地使电流流过。因此，从提高集成度的观点出发，对字线WL一般不新设置独立的金属布线层，而用多晶硅层或多晶硅化物层在与栅极330的同一布线层上形成。
这样，MRAM器件借助于在半导体衬底上集成配置的MTJ存储单元，可以进行非易失的数据存储。即，在各MTJ存储单元中，由于隧道磁阻元件TMR的电阻值随着用所施加的数据写入磁场可改写的磁化方向而变化，所以通过使隧道磁阻元件TMR的电阻Rmax和Rmin分别与存储数据的电平(“1”和“0”)对应，可以进行非易失的数据存储。
另外，作为不同类型的非易失性存储单元，OUM(双向统一存储器)单元正引人注目。关于OUM的概要，例如，已在《非易失性存储器的最前沿：从超高速缓冲存储器走向OUM，美国Intel描绘的未来景象》，日经微器件，2002年3月号，pp.65-78中公开。该OUM单元由薄膜硫属化物层和发热元件构成。该硫属化物根据来自通过数据写入电流的发热元件的加热模式而无定形化或结晶化。由于硫属化物层的电阻值在无定形态与晶态互不相同，所以通过根据写入数据的电平来设定分别与用于无定形化和结晶化的2种加热模式对应的数据写入电流的2种供给模式，可以在OUM单元中进行非易失的数据存储。
如上所述，进行伴随电流供给的数据写入并且电阻值随存储数据而变化是MTJ存储单元和OUM单元中的共同点。
作为存储器件的主要应用之一，存在要求多位数据高速地并行输入、输出工作的超高速缓冲存储器。在现有技术状态下，在这种超高速缓冲存储器中，使用了以CMOS(互补金属-氧化物-半导体)结构的交叉耦合闩锁器为基础的SRAM(静态随机存取存储器)单元。但是，这存在SRAM单元的每个存储单元的面积大，或者是一旦停止电源数据即消失的易失性存储器的问题，所以使用它不一定方便。
与此相对照，作为现在一般使用的非易失性存储器的EEPOROM(电可擦除可编程只读存储器)、闪速存储器(R)，由于数据写入工作(编程工作)需要比较长的时间，所以难以应用于超高速缓冲存储器中。
因此，希望用上述的MTJ存储单元和OUM单元这种新型的非易失性存储器构成可以高速工作的超高速缓冲存储器。但是，为了将MTJ单元和OUM单元用作超高速缓冲存储器，需要进行考虑了它们的单元特性的多位数据的并行数据读出工作和数据写入工作。
发明内容
本发明的目的在于，对具有以MTJ单元和OUM单元为代表的、其电阻值随被数据写入电流写入的存储数据的电平而发生非易失性变化的存储单元的非易失性存储器，提供适合于多位数据高速地并行输入、输出工作的周边电路的结构。
本发明的非易失性存储器包括有选择地成为存取对象的多个存储单元块，多个存储单元块的每一块都包括：配置成行列状的、各自的电阻值随被数据写入电流非易失性地写入的存储数据而变化的多个存储单元；以及与存储单元列分别对应地设置的多条位线。非易失性存储器还包括：与上述多个存储单元块分别对应地设置的、用于在各自对应的存储单元块中选择存储单元行的多个行选择电路；以及在多个存储单元块中的选择存储单元块中，经多条位线中的至少一部分，对选择存储单元行的存储单元的至少一部分并行地写入和读出输入至数据节点、或从数据节点输出的多位数据的周边电路。周边电路在沿存储单元列的方向上传送多位数据。
因此，本发明的主要优点在于，在非易失性存储器中，对根据位线选择进行数据读出和数据写入的选择存储单元块，能够利用周边电路，在沿列的方向(位线方向)有效地传送多位的输入、输出数据。据此，可以提供适合于要求多位数据并行地高速输入、输出的超高速缓冲存储器的非易失性存储器。
本发明的另一结构的非易失性存储器包括：配置成行列状的、各自的电阻值随被数据写入电流非易失性地写入的存储数据而变化的多个存储单元；暂时保持用于选择存储单元行和存储单元列的信息的地址闩锁电路；与存储单元列分别对应地设置的多条位线；根据地址闩锁电路中保持的信息选择存储单元行的行选择电路；以及经多条位线中的至少一部分，对选择存储单元行的存储单元的至少一部分的选择存储单元，并行地写入和读出输入至数据节点、或从数据节点输出的多位数据的周边电路，周边电路包含暂时保持在选择存储单元与数据节点之间被传送的多位数据的数据闩锁电路，并且将数据读出工作和数据写入工作两者各分为多个周期，通过流水线方式的处理进行各个周期。
在这样的非易失性存储器中，由于周边电路将数据读出工作和数据写入工作分为多个阶段进行流水线方式处理，所以能够高速地进行数据读出和数据写入。因此，能够提供适合于要求多位数据并行地高速输入、输出的超高速缓冲存储器的非易失性存储器。
本发明的另一结构的非易失性存储器包括：配置成行列状的、各自的电阻值随被数据写入电流非易失性地写入的存储数据而变化的多个存储单元；用于选择存储单元行的行选择电路；与存储单元列分别对应地设置的多条位线；以及在1次数据写入工作中，经多条位线向多个存储单元中的被选择的L个(L为2以上的整数)存储单元写入L位的输入数据的周边电路，周边电路包含用于暂时保持L位的输入数据的数据闩锁电路，在1次数据写入工作中，进行(L/M)次的单位数据写入，每次单位数据写入是对互不相同的各M个(M是L的公约数，并且是满足2≤M≤L的整数)的存储单元并行地分别写入M位的输入数据。
在这样的非易失性存储器中，由于即使是在1次数据写入工作中的输入数据的位数多的场合，通过分为多次单位数据写入，也能抑制实际上同时并行写入的位数，所以能够抑制因数据写入电流的增大引起的峰值功耗的增加。因此，能够提供适合于要求多位数据并行地高速输入、输出的超高速缓冲存储器的非易失性存储器。
附图说明
图1是示出作为本发明实施例的非易失性存储器的代表例而示出的MRAM器件的整体结构的概略方框图。
图2是说明与图1所示的MRAM器件中的数据读出工作有关的结构的方框图。
图3是示出行选择电路中的与字线选择有关的部分的结构的电路图。
图4是说明读出放大器中的放大工作的第1原理图。
图5是说明读出放大器中的放大工作的第2原理图。
图6是说明实施例1的MRAM器件中的数据读出工作的工作波形图。
图7是说明与图1所示的MRAM器件中的数据写入工作有关的结构的方框图。
图8是示出行选择电路中的与写数字线选择有关的部分的结构的电路图。
图9是说明数据写入工作时的周边电路的工作的方框图。
图10是详细说明有关向图9中的位线驱动器传送写入控制信号的结构的电路图。
图11是说明实施例1的MRAM器件中的数据写入工作的工作波形图。
图12是示出实施例2的存储单元块的结构的电路图。
图13是示出图12所示的OUM单元的结构的剖面图。
图14是示出MTJ存储单元的结构的概略图。
图15是说明对MTJ存储单元的数据写入工作的原理图。
图16是示出数据写入时的数据写入电流与隧道磁阻元件的磁化方向的关系的原理图。
图17是说明从MTJ存储单元进行数据读出的原理图。
图18是在半导体衬底上制作的MTJ存储单元的结构图。
具体实施方式
下面参照附图对本发明的实施例进行详细说明。另外，图中的相同符号表示相同或相当的部分。
(实施例1)
图1是示出作为本发明实施例的非易失性存储器的代表例而示出的MRAM器件1的整体结构的概略方框图。
另外，从下面的说明中可知，本申请发明的应用不限于具有MTJ存储单元的MRAM器件，可以通用地应用于具有其电阻值随被数据写入电流写入的存储数据的电平而发生非易失性变化的存储单元的非易失性存储器。
参照图1，MRAM器件1包括：有选择地成为存取对象的存储单元块5a、5b；与存储单元块5a对应地设置的行选择电路11a、12a和地址闩锁电路14a、15a；与存储单元块5b对应地设置的行选择电路11b、12b和地址闩锁电路14b、15b；以及列译码电路16。
存储单元块5a、5b各自具有：配置成行列状的多个MTJ存储单元MC；以及作为数据读出时的MTJ存储单元的比较对象而设置的基准单元RMC。基准单元RMC被配置成以与MTJ存储单元MC共有存储单元列的方式形成基准单元行。
与MTJ存储单元的行分别对应地配置了字线WL和写数字线WDL，与存储单元列分别对应地配置了位线BL。位线BL为属于同一存储单元列的MTJ存储单元MC和基准单元RMC所共有。对基准单元行分别独立于字线WL和写数字线WDL配置了基准字线RWL和虚设写数字线WDLd。
地址闩锁电路14a、14b、15a、15b暂时保持了行地址RA。行选择电路11a、12a根据闩锁在地址闩锁电路14a、15a中的行地址而进行存储单元块5a中的行选择。同样地，行选择电路11b、12b根据闩锁在地址闩锁电路14b、15b中的行地址而进行在存储单元块5b中的行选择。或者也可以制成将行地址RA的预译码结果或译码结果闩锁在地址闩锁电路14a、15a、14b、15b中的结构。
列译码电路16具有暂时保持列地址CA的闩锁功能，并且根据所保持的列地址而进行存储单元块5a、5b中的列选择，即位线选择。
MRAM器件1还包括用于对存储单元块5a和5b中的被选择的一方(以下也称“选择存储单元块”)输入、输出对数据节点10#输入、输出的L位(L为2以上的整数)的输入数据DIN和输出数据DOUT的周边电路10。
周边电路10包括：与存储单元块5a对应地设置的写驱动器20a和选择电路25a；与存储单元块5b对应地设置的写驱动器20b和选择电路25b；写驱动器控制电路30；读出放大部40；传送闩锁电路50；数据缓冲器60；以及传送缓冲器70。构成周边电路10的各电路响应于时钟信号CLK而工作。
选择电路25a和25b按照列译码电路16在存储单元块5a和5b的每一个中选择位线BL的至少一部分。
数据缓冲器60暂时保持输入至数据节点10#的输入数据DIN。传送缓冲器70将来自选择存储单元块的读出数据作为输出数据DOUT向数据节点10#输出。
周边电路10经被选择电路25a和25b选择的位线，对选择存储单元块中的属于选择存储单元行的多个存储单元的至少一部分进行输入数据DIN的写入和输出数据DOUT的读出。还有，从后面的说明中可知，周边电路10在选择存储单元块与数据节点10#之间，在位线方向，即沿存储单元列的方向上传递输入数据DIN和输出数据DOUT。
图2是说明与MRAM器件1中的数据读出工作有关的结构的方框图。在图2中，主要示出了周边电路10中的与数据读出工作有关的电路组。
下面虽然对假定存储单元块5a是选择存储单元块的情形进行了说明，但是关于存储单元块5b的结构和对它的数据读出工作，与存储单元块5a是相同的。
参照图2，在存储单元块5a中，MTJ存储单元MC被排列成行列状。如已说明的那样，与存储单元行分别对应地配置了字线WL和写数字线WDL，与存储单元列分别对应地配置了位线BL和源极电压线SL。
每一个MTJ存储单元MC都具有与用图14说明的结构相同的结构，包含串联连接在对应的位线BL与源极电压线SL之间的隧道磁阻元件TMR和存取晶体管ATR。
如已说明的那样，隧道磁阻元件TMR具有与磁化方向相应的电阻值。即，在各MTJ存储单元中，隧道磁阻元件TMR为了存储H电平(“1”)和L电平(“0”)中的某一个数据，沿规定方向被磁化，其电阻值被设定为Rmax和Rmin中的某一个。
各源极电压线SL与接地电压GND耦合。由此，各存取晶体管ATR的源电压被固定为接地电压GND。据此，在对应的字线WL被激活至H电平的选择行，各个隧道磁阻元件TMR在被下拉至接地电压GND的状态下与位线BL连接。
另外，存储单元块5a还包含以形成基准单元行的方式配置的多个基准单元RMC。基准单元RMC作为数据读出时的选择存储单元的比较对象而设置。各基准单元RMC都具有与MTJ存储单元MC相同的结构和特性。因此，基准单元RMC可以由在具有作为有效位的作用的MTJ存储单元MC之外另设置了额外的1个行的MTJ存储单元而构成。
这样，借助于使基准单元RMC与MTJ存储单元MC有相同的结构和形状，可以不需要用于制作基准单元的特别设计和制造工序。因此，可以不招致因制造工序复杂所引起的芯片面积增大和存储器阵列的加工容限减小等问题来制造基准单元。特别是由于能够在存储单元块5a、5b内确保结构的连续性，所以它还可以对MTJ存储单元MC和基准单元RMC的制造特性的稳定作出贡献。
各基准单元RMC需要固定地保持规定电平的存储数据。即，对各基准单元RMC，若在制造时在与该规定电平相当的方向进行磁化，在通常工作时就不需要进行数据写入。特别是当使该规定电平与MTJ存储单元中的电阻Rmin对应时，由于可以使各基准单元RMC中的、图15等所示的固定磁化层FL与自由磁化层VL在同一方向磁化，所以能使制造时的磁化工序有高的效率。因此，以下设定各基准单元RMC存储与电阻Rmin对应的电平。
基准单元RMC以与MTJ存储单元MC共有存储单元列的方式配置。如已说明的那样，与基准单元行对应地配置了基准字线RWL和虚设写数字线WDLd。
因此，各个基准单元RMC具有串联连接在对应的位线BL与源极电压线SL之间的隧道磁阻元件TMR和存取晶体管ATR。在各基准单元RMC中，存取晶体管ATR的栅极与基准字线RWL连接。
行选择电路11a具有与奇数行对应的字线驱动器82和字线选择部80a。与此相对照，行选择电路12a具有与偶数行对应的字线驱动器82、与基准字线RWL对应的字线驱动器82R和字线选择部81a。这样，借助于将字线驱动器82隔行交互配置，可以有效地配置行选择电路11a、12a的电路元件。
地址闩锁电路14a、14b的每一个响应于具有规定周期的时钟信号CLK的激活前沿取入并闩锁所输入的行地址RA。字线选择部80a根据被闩锁在地址闩锁电路14a中的行地址RA有选择地激活奇数行的字线WL。同样地，字线选择部81a根据被闩锁在地址闩锁电路15a中的行地址RA有选择地激活偶数行的字线WL。在整个选择存储单元块5a中，多条字线WL中的1条被字线选择部80a、81a激活。
图3是示出行选择电路中的与字线选择有关的部分的结构的电路图。
参照图3，地址闩锁电路15a具有与行地址RA的每个位对应地设置的多个闩锁单元90。各闩锁单元90响应于时钟信号CLK的激活沿，取入并暂时保持行地址RA的对应的位。字线选择部81a对在闩锁单元90中所保持的行地址RA的每个位进行译码，生成与基准单元行对应的译码信号Rd#和与各存储单元行对应的译码信号Rd。
在数据读出时，译码信号Rd在选择存储单元块的选择存储单元行中被激活至L电平，在除此以外的存储单元行中被非激活至H电平。
字线驱动器82具有连接在电源电压Vcc#与对应的字线WL的一端之间的P沟道MOS晶体管83和连接在接地电压GND与对应的字线WL的一端之间的N沟道MOS晶体管84。对晶体管83和84各自的栅极输入对应的译码信号Rd。因此，在选择存储单元行中，由于晶体管83接通，晶体管84关断，所以字线WL与电源电压Vcc#连接，被激活至H电平。另一方面，在除此以外的选择存储单元行中，由于晶体管84接通，晶体管83关断，所以字线WL与接地电压GND连接，被非激活至L电平。
同样地，字线驱动器82R具有连接在电源电压Vcc#与基准字线RWL的一端之间的P沟道MOS晶体管83R和连接在接地电压GND与基准字线RWL的一端之间的N沟道MOS晶体管84R。对晶体管83R和84R的各栅极输入译码信号Rd#。基准字线RWL响应于译码信号Rd#的激活(L电平)，与电源电压Vcc#连接，被激活至H电平。关于选择存储单元块和非选择存储单元块各自的基准字线RWL的激活控制，后面将进行详细说明。另外，关于地址闩锁电路14a、字线选择部80a和与奇数行对应的字线驱动器82，它们分别与图3所示的地址闩锁电路15a、字线选择部81a和与偶数行对应的字线驱动器82有相同的结构和功能。
再次参照图2，其对应的字线WL被激活了的选择存储单元行的MTJ存储单元分别与位线BL电耦合。与此相对照，基准单元RMC响应于基准字线RWL的激活而分别与位线BL电耦合。
另外，与写数字线WDL对应地设置了写数字线驱动器85，与位线BL两端分别对应地配置了构成写驱动器20a的位线驱动器WDVa和WDVb，而关于其详细结构和工作，后面将与同数据写入工作有关的电路组一起进行详细说明。
读出放大部40具有比1次数据读出工作中的输出数据DOUT的位数多的，即L个以上的读出放大器。换言之，读出放大部40是将至少L个读出放大器合在一起的总称。
列译码电路16响应于读出控制信号RDS的激活，取入并闩锁列地址CA，并根据闩锁了的列地址来控制选择电路25a和25b的连接。即，选择电路25a和25b在1次数据读出工作时，根据在列译码电路16中被闩锁了的列地址CA，控制位线BL与读出放大部40之间的连接。
在数据读出时，选择电路25a根据列译码电路16的指示使存储单元块5a中的位线BL中的L条与L个读出放大器连接。同样地，选择电路25b根据列译码电路16的指示使存储单元块5b中的位线BL中的L条与L个读出放大器连接。其结果是L个读出放大器的每一个分别与选择存储单元块中的L条位线(选择位线)中的1条以及非选择存储单元块中的L条位线中的1条相连接。
各读出放大器以相同的驱动能力将所连接的各条位线的电位上拉。因此，根据对选择存储单元的存取，在选择存储单元块的选择位线上产生与选择存储单元的电阻值(Rmax或Rmin)相应的电压和电流。与此相对照，根据对基准单元的存取，在非选择存储单元块的位线上产生与基准单元的电阻值(Rmin)相应的电压和电流。
另外，下面对选择存储单元块的选择位线上的电压和电流分别用V(BL)和I(BL)表示，对非选择存储单元块的位线上的电压和电流分别用V(BLr)和I(BLr)表示。
图4和图5是说明各读出放大器中的放大工作的第1和第2原理图。
参照图4，选择位线电压V(BL)根据选择存储单元的存储数据，停留在V(Rmax)和V(Rmin)中的某一方。与此相对照，非选择存储单元块的位线电压V(BLr)停留在与电压V(Rmin)相等的电平。
各读出放大器具有在与非选择存储单元块的位线连接的一个输入节点处提供电压偏移ΔV的结构。由于对一个输入接点提供电压偏移的读出放大器的结构是一般的结构，所以关于其具体的结构从略。这里，电压偏移ΔV以满足下面的(1)式的方式被确定。
V(Rmin)+ΔV＜V(Rmax)…(1)
或者，在读出放大部40中也可以使用电流读出放大器。在配置电流读出放大器的场合，需要提供图5所示的偏移。
参照图5，选择位线电流I(BL)根据选择存储单元的存储数据，停留在I(Rmax)和I(Rmin)的某一方。与此相对照，非选择存储单元块的位线电流I(BLr)停留在与电流I(Rmin)相等的电平。
各读出放大器具有在与非选择存储单元块的位线连接的一个输入节点处提供电流偏移ΔI的结构。这种电流偏移例如可以通过在输入接点之间设置规定的输入阻抗差来实现，该读出放大器的结构是一般的结构，所以其详细的电路结构从略。
这里，电流偏移ΔI以满足下面的(2)式的方式被确定。
I(Rmin)-ΔI＞I(Rmax)…(2)
这样，借助于分别与L条选择位线连接的L个读出放大器，可以生成分别与L个选择存储单元的存储数据对应的电压信号。
或者，也可以用与各存储单元块中的位线条数相同数目的读出放大器构成读出放大部40，制成与选择电路25a、25b同样地根据列译码电路16的指示，有选择地使这些读出放大器中的L个工作的结构。
再次参照图2，被读出放大部40中的L个读出放大器并行读出的L位读出数据被传送闩锁电路50闩锁，并被并行地传送至传送缓冲器70。传送缓冲器70并行地向数据节点10#输出L位的输出数据DOUT。
图6是说明实施例1的MRAM器件中的数据读出工作的工作波形图。
参照图6，时钟信号CLK以规定的周期重复H电平(激活状态)和L电平(非激活状态)。时钟信号CLK的激活沿分别用时刻T1～T6，…表示，对应的时钟信号周期用周期151～155，…表示。在时刻T1输入读指令时，读出控制信号RDS被设定为H电平，同时在时钟信号激活沿的时刻T1～T4处，读时钟信号RDC被激活至H电平。
如下面说明的那样，周边电路10中的数据读出工作被分为与时钟信号CLK的各周期对应的多个阶段(stage)，通过流水线方式的处理进行。
在时刻T1，行地址RA1和列地址CA0响应于读时钟信号RDC，被闩锁在地址闩锁电路14a、15a和列译码电路16内。
在周期151中，根据时刻T1的地址闩锁内容进行行选择和列选择。具体地说，进行图3所示的字线选择部80a、81a和列译码电路16中的译码处理。
选择电路25a和25b根据列译码电路16的译码结果，在选择存储单元块5a和非选择存储单元块5b中，分别选择与列地址CA0对应的各L条的位线，并将其分别与读出放大部40中的L个读出放大器连接。
另外，选择存储单元块5a和非选择存储单元块5b两者中的基准字线RWL皆被激活至H电平。响应于此，存储单元块5a、5b两者中的、在数据读出工作前被预充电至接地电压GND的各位线BL被初始化地设定为与基准单元RMC的电阻(Rmin)相应的规定电压。
在开始下一个周期152的时刻T2之前，在选择存储单元块5a中基准字线RWL被非激活，而非选择存储单元块5b中的基准字线RWL继续被激活。根据在时刻T1被闩锁了的地址信息进行选择存储单元块与非选择存储单元块的判别。
在下一个周期152(时刻T2～T3)中，与在时刻T1处被闩锁了的行地址RA1对应的字线WLs(1)被激活。其结果是，在选择存储单元块5a的选择位线上产生与选择存储单元的存储数据Rmax或Rmin相应的电压(电流)。另一方面，在未图示的非选择存储单元块的对应的位线上保持与基准单元RMC的电阻(Rmin)相应的电压(电流)。由此，对这些位线的电压差(电流差)进行放大，读出放大部40进行L位的并行数据读出。
读出放大部40得到的读出数据在周期152的中途被放大至有效的振幅。传送闩锁电路50中的闩锁数据LD(1)从该时刻起变为有效。
另外，在数据读出工作时，列地址CA被固定(CA＝CA0)，而行地址RA在每个周期以脉冲串工作方式进行更新。在图10中，示出了最初4次的这种脉冲串工作，代表性地图示了与行地址RA1～RA4对应的数据读出。
在开始周期152的时刻T2，新的行地址RA2被闩锁在地址闩锁电路14a、15a中，在周期152中，进行与行地址RA2对应的行选择处理。
被闩锁在传送闩锁电路50中的有效闩锁数据LD(1)响应于下一个时钟信号激活沿(时间T3)而被传送至传送缓冲器70。因此，在下一个周期153(时刻T3～T4)中，传送缓冲器70输出与行地址RA1和列地址CA0对应的开头的L位的读出数据OD(1)。
这样，数据读出工作分为分别与周期151～153相当的第1～第3阶段以流水线方式进行处理。在第1阶段(周期151)，不进行实质性的阵列工作，而进行地址信息的取入、闩锁、译码处理和位线的初始电压设定。在第2阶段(周期152)，选择字线被激活，位线电压(电流)随选择存储单元的存储数据而变化，读出放大部根据该位线电压(电流)进行放大工作。进而，在第3阶段(周期153)，输出与在第1阶段被取入的地址信息对应的读出数据。
在周期153中，与对应于行地址RA1的上述第3阶段处理并行地进行对应于行地址RA2的上述第2阶段处理和对应于行地址RA3的上述第1阶段处理。即，在周期153中与行地址RA2对应的字线被激活。另外，在开始周期153的时刻T3，新的行地址RA3被地址闩锁电路14a、15a闩锁，在周期153中进行对应于行地址RA3的行选择处理。
在周期154及其以后，进行同样的流水线方式处理，在周期154～156中，分别与行地址RA2～RA4对应的字线WLs(2)～WLs(4)分别被激活，分别输出与在周期152～154中分别被取入的行地址RA2～RA4对应的读出数据OD(2)～OD(4)。
这样，借助于周边电路10中选择电路25a、25b进行的位线连接选择，可以有效地沿列方向(位线)输出多位读出数据。
另外，由于将周边电路10中的数据读出工作分为多个阶段以流水线方式进行处理，所以借助于响应于时钟信号CLK的高频化处理，可以高速地进行数据读出。特别是在地址选择确定之前的最初的周期(图6中的周期151)中，由于在将选择存储单元块和非选择存储单元块的位线从预充电电压GND初始化地设定为接近于对选择存储单元存取时产生的电压的电平之后对选择存储单元进行存取，所以可以实现数据读出工作高速化。
下面对数据写入工作和与数据写入工作有关的电路组的结构进行说明。
图7是说明与MRAM器件1中的数据写入工作有关的结构的方框图。在图7中，主要示出了周边电路10中的与数据写入工作有关的电路组。
下面虽然对假定存储单元块5a是选择存储单元块的情形进行说明，但是关于存储单元块5b的结构和对它的数据写入工作，也与存储单元块5a的相同。
参照图7，写驱动器20a具有与各位线BL的两端分别对应地配置的位线驱动器WDVa和WDVb。在各存储单元列中，位线驱动器WDVa根据写入控制信号WTa0和WTa1，以电源电压Vcc和接地电压GND的一方驱动对应的位线BL的一端。同样地，位线驱动器WDVb根据写入控制信号WTb0和WTb1，以电源电压Vcc和接地电压GND的一方驱动对应的位线BL的一端。
为了提供充分的数据写入电流，可以将在位线驱动器WDVa和WDVb中所用的电源电压Vcc设定成比数据读出电路系统的电源电压Vcc#高的电压。这时，可以借助于电压发生电路95，将电源电压Vcc#升压，生成有关数据写入电路系统用的电源电压Vcc。
另外，与各写数字线WDL对应地设置了写数字线驱动器85。
图8是示出行选择电路中的与写数字线选择有关的部分的结构的电路图。
参照图8，地址闩锁电路15a为字线选择部81a和写数字线选择部81#a所共有。写数字线选择部81#a对在地址闩锁电路15a中保持的行地址RA的各个位进行译码，生成译码信号Rd’。
在数据写入时，译码信号Rd’在选择存储单元块的选择存储单元行中被激活至L电平，在除此以外的存储单元行中被非激活至H电平。
写数字线驱动器85具有连接在电源电压Vcc与对应的写数字线WDL的一端之间的P沟道MOS晶体管86。写数字线WDL的另一端与接地电压GND连接。对晶体管86的栅极输入对应的译码信号Rd’。因此，在选择存储单元行中，由于晶体管86接通，数据写入电流在从写数字线驱动器85朝向接地电压GND的方向上流到写数字线WDL中。另一方面，在除此以外的选择存储单元行中，由于晶体管86关断，所以数据写入电流不流到写数字线WDL中。在写数字线WDL中流动的数据写入电流在各MTJ存储单元MC中产生沿难磁化轴方向的磁场。
另外，与基准单元行对应地设置了写数字线驱动器85R。如已说明的那样，通常工作时无需对基准单元RMC进行数据写入。因此，虚设写数字线WDLd和写数字线驱动器85R的设置本来是不必要的。但是，为了在存储单元块内及其周边区域中确保形状的连续性，并且使制造工艺容易，所以设置了虚设写数字线WDLd和与写数字线驱动器85相同结构的写数字线驱动器85R作为形状虚拟物。
写数字线驱动器85R具有连接在电源电压Vcc与写数字线WDLd的一端之间的P沟道MOS晶体管86R。由于晶体管86R的栅电压被写数字线选择部81#a固定在H电平，所以晶体管86R保持关断状态。
另外，关于数字线选择部80#a和与奇数行对应的数字线驱动器85，它们分别与图8所示的数字线选择部81#a和与偶数行对应的数字线驱动器85有相同的结构和功能。
再次参照图7，在数据写入时使用了周边电路10中的选择电路25a和25b，写驱动器控制电路30以及数据缓冲器60。写驱动器控制电路30包含用于暂时保持从数据输入缓冲器传送来的L位的输入数据DIN的数据闩锁电路32；以及根据保持在数据闩锁电路32中的数据生成写入控制信号WTa0、WTa1、WTb0、WTb1的写驱动译码器31。
图9是说明数据写入工作时的周边电路的工作的方框图。
参照图9，假定存储单元块5a、5b各自都有256个存储单元列，即256条位线。与此相对照，在1次数据写入工作中的输入数据DIN是以32位为单位的32～256位。如已说明的那样，对MTJ存储单元的数据写入需要供给能产生规定电平以上的磁场的电流。因此，可并行写入的MTJ存储单元的数目是有限制的。在本实施例的MRAM器件中，假定可同时并行写入的位数被限制为M(M是L的公约数，并且是满足2≤M≤L的整数)位。这里，M＝32。
当1次数据写入工作中的输入数据DIN的位数L＝256时，1次数据写入工作被分为(L/M)＝8次单位数据写入。即，输入数据DIN被分为在8次单位数据写入的每一次中并行写入的各为32位的写入数据DI(1)～DI(8)。
数据缓冲器60暂时保持1次数据写入工作中的L位(256位)的输入数据DIN。在各单位数据写入中，在数据缓冲器60中所保持的输入数据DIN以数据位组为单位，各32位(M位)地向数据闩锁电路32传送。数据闩锁电路32暂时被保持在各单位数据写入中用的、输入数据DIN中的M位(32位)的写入数据。这里，将在数据闩锁电路32中被保持的32位写入数据的首位特别地用DB#表示。
在各单位数据写入工作中，写驱动译码器31接受在数据闩锁电路32中保持的32位的写入数据，生成用于分别写入该写入数据的32套(M套)写入控制信号WTa0、WTa1、WTb0、WTb1。由写驱动译码器31生成的写入控制信号WTa0、WTa1、WTb0、WTb1被传送至与选择存储单元块5a对应的选择电路25a。
在各选择存储单元块5a、5b中，分别与256条位线对应的256个位线驱动器WDVa、WDVb被分为M个(32个)组。因此，各个组由每组皆为与256/32＝8条位线分别对应的8个(8套)位线驱动器WDVa、WDVb构成。
选择电路25a根据用于在各组中进行8∶1选择的选择器控制信号SD1～SD8将写入控制信号WTa0、WTa1、WTb0、WTb1有选择地传送至位线驱动器WDVa、WDVb。例如，根据选择器控制信号SD1～SD8，与写入数据的首位DB#对应的写入控制信号WTa0、WTa1、WTb0、WTb1分别被传送至构成开头组的8个位线驱动器WDVa中的1个和构成开头组的8个位线驱动器WDVb中的1个之中。
图10是详细说明有关向位线驱动器传送写入控制信号的结构的电路图。
参照图10，位线驱动器WDVa包含分别连接在位线BL的一端与电源电压Vcc之间以及位线BL的一端与接地电压GND之间的驱动晶体管91和92。写入控制信号WTa1和WTa0分别经选择器101和102，分别输入至与选择位线对应的驱动晶体管91和92的栅极。位线驱动器WDVb包含分别连接在位线BL的另一端与电源电压Vcc之间以及位线BL的另一端与接地电压GND之间的驱动晶体管93和94。写入控制信号WTb1和WTb0分别经选择器103和104，分别输入至与选择位线对应的驱动晶体管93和94的栅极。驱动晶体管91和93由P沟道MOS晶体管构成，驱动晶体管92和94由N沟道MOS晶体管构成。
因此，与选择位线对应的位线驱动器WDVa根据写入控制信号WTa0和WTa1，以电源电压Vcc和接地电压GND的一方驱动选择位线的一端。另一方面，与选择位线对应的位线驱动器WDVb根据写入控制信号WTb0和WTb1，以电源电压Vcc和接地电压GND的另一方驱动选择位线的另一端。
如用图9说明的那样，写驱动译码器31根据暂时保持在数据闩锁电路32中的32位的写入数据的每一位，生成32套写入控制信号WTa0、WTa1、WTb0、WTb1。
当写入数据所对应的位为“1”时，写入控制信号WTa1和WTa0被设定为L电平，写入控制信号WTb1和WTb0被设定为H电平。据此，驱动晶体管91、94接通，而晶体管92、93关断。其结果是，数据写入电流+Iw在从位线驱动器WDVa朝向WDVb的方向上流过位线。与此相对照，当写入数据所对应的位为“0”时，写入控制信号WTa1和WTa0被设定为H电平，写入控制信号WTb1和WTb0被设定为L电平。据此，驱动晶体管92、93接通，而驱动晶体管91、94关断。其结果是，数据写入电流-Iw在从位线驱动器WDVb朝向WDVa的方向上流过位线。
在位线BL上流动的数据写入电流在MTJ存储单元中产生沿易磁化轴方向的磁场。在数据写入电流在对应的写数字线WDL和位线BL两方流过的MTJ存储单元中，磁写入相应于流过位线的数据写入电流(+Iw，-Iw)的方向的写入数据。与各存储单元列的位线BL对应地设置了相同的结构。
选择器译码器26根据被闩锁在列译码电路16中的列地址CA的译码结果和规定数据写入工作时的位线电流供给期间的控制信号CBI生成选择器控制信号SD1～SD8。以下将选择器控制信号SD1～SD8总合在一起，也仅用选择器控制信号SD表示。选择器译码器26根据列地址CA，与位线电流供给期间对应地将选择器控制信号SD1～SD8中的1个激活至H电平。在位线电流供给期间将其他选择器控制信号，在位线电流供给期间以外的期间将各个选择器控制信号SD设定为L电平。
32套对每一组独立生成的写入控制信号WTa0、WTa1、WTb0、WTb1共同地供给属于同一组的位线驱动器WDVa、WDVb。在各存储单元列中，写入控制信号WTa0、WTa1、WTb0、WTb1经选择器101～104分别转送至驱动晶体管91～94的栅极。与同一位线驱动器对应的选择器101～104接受共用的选择器控制信号SD。例如，图10所示的与开头的位线驱动器对应的选择器101～104各自接受选择器控制信号SD1，下一个存储单元列的选择器101～104接受选择器控制信号SD2。
在对应的选择器控制信号SD被激活至H电平时，选择器101～104将写入控制信号WTa1、WTa0、WTb0、WTb1传送至对应的驱动晶体管91～94各自的栅极。其结果是，在数据写入时的位线电流供给期间，与写入控制信号WTa1、WTa0、WTb0、WTb1相应的方向的数据写入电流+Iw或-Iw流过选择位线。
其结果是，利用各组中被选择器控制信号SD1～SD8选择的1套位线驱动器进行数据写入。即，进行由32位并行的数据写入构成的1次单位数据写入。
另一方面，在对应的选择器控制信号SD被非激活至L电平时，选择器101和102的输出被固定在H电平，选择器103和104的输出被固定在L电平。其结果是，在位线电流供给期间以外的期间中的各条位线以及在位线电流供给期间中的各条非选择位线由于对应的各驱动晶体管91～94皆关断，所以它们处于浮置状态。
图11是说明实施例1的MRAM器件中的数据写入工作的工作波形图。
参照图11，时钟信号CLK的激活沿与图6相同，分别用时刻T1～T6，…表示，对应的时钟信号周期也用周期151～155，…表示。在时刻T1输入写指令时，写入控制信号WRS被设定为H电平，同时在时钟信号激活沿的时刻T1～T6，写时钟信号WTC被激活至H电平。
如已说明的那样，在L＝256位的场合，1次数据写入工作由分别写入各为32位的写入数据DI(1)～DI(8)的8次单位数据写入构成，而在图11中，代表性地图示了其最初的4次单位数据写入。
如下面说明的那样，周边电路10中的数据写入工作也与时钟信号CLK的各周期对应地被分为多个阶段(stage)，通过流水线方式的处理进行。
在时刻T1，行地址RA1和列地址CA0响应于写时钟信号WTC，被闩锁在地址闩锁电路14a、15a和列译码电路16内。
在周期151内，根据时刻T1中的地址闩锁内容进行行选择和列选择。具体地说，由图3所示的字线选择部80a、81a和列译码电路16进行译码处理。另外，为进行最初的单位数据写入，相当于输入数据DIN的开头32位的32位写入数据DI(1)被分开地传送至、并闩锁在图7、9所示的数据闩锁电路32中。
在周期151内，图7所示的电压发生电路95借助于升压工作或抽运工作生成电源电压Vcc。另外，图7、9示出的写驱动译码器31根据被闩锁在数据闩锁电路32中的写入数据，生成用于最初的单位数据写入的32套写入控制信号WTa1、WTa0、WTb0、WTb1。这样，为在下一个周期152中实际供给数据写入电流进行了准备工作。
在下一个周期152(时刻T2～T3)内，与在时刻T1被闩锁的行地址RA1对应的写数字线WDLs(1)被激活。另外，与选择存储单元块5a对应的选择电路25a根据来自图10所示的选择器译码器26的选择器控制信号，对与32条选择位线分别对应的位线驱动器WDVa、WDVb，分别传送32套写入控制信号WTa1、WTa0、WTb0、WTb1。
其结果是，用于对写入数据DI(1)进行写入的数据写入电流流过选择存储单元块5a的选择写数字线(1条)和选择位线(32条)。据此，进行与写入数据DI(1)对应的最初的单位数据写入。
另外，在数据写入工作时，也是列地址CA被固定(CA＝CA0)而行地址RA在每个周期以脉冲串工作方式进行更新。因此，在开始周期152的时刻T2，新的行地址RA2被闩锁在地址闩锁电路14a、15a中，在周期152中，进行与行地址RA2对应的行选择处理。进而，在时刻T2，相当于输入数据DIN的下一个的32位的32位写入数据DI(2)被分开地传送至、并闩锁在数据闩锁电路32中。
这样，1次数据写入工作被分为多个单位数据写入，在各个单位数据写入中，都并行地写入输入数据DIN的各一部分位。单位数据写入分为分别与周期151、152相当的第1和第2阶段，以流水线方式进行处理。在第1阶段(周期151)，不进行实质性的阵列工作，而进行地址信息的取入、输入数据的分割传送和准备数据输入电流供给。在第2阶段(周期152)，与被激活了的选择字线和选择位线对应的位线驱动电路实质性地供给数据写入电流。
在周期152中，与对应于行地址RA1的上述第2阶段处理并行地进行对应于下一个行地址RA2的上述第1阶段处理。
在周期153及其以后，也进行同样的流水线方式处理，在周期153和154中，行地址RA3和RA4分别被取入，写入数据DI(3)和DI(4)被分开地传送至、并闩锁在数据闩锁电路32中。另外，在周期153中，进行与写入数据DI(3)对应的数据写入电流的供给准备，在周期154中，进行与写入数据DI(4)对应的数据写入电流的供给准备。
其结果是，在周期153～155中，分别与行地址RA2～RA4对应的写数字线WDLs(2)～WDLs(4)分别被激活，分别写入与在周期152～154中分别被取入了的行地址RA2～RA4对应的写入数据DI(2)～DI(4)  。
这样，在周边电路10中，借助于选择电路25a、25b进行的位线连接选择，可以有效地沿列方向(位线)输入多位写入数据。
另外，由于即使在1次数据写入工作中的输入数据的位数多的场合，通过分为多个单位数据写入，也能控制实际上同时并行写入的位数，所以能够抑制由数据写入电流的增大引起的峰值功耗的增加。还有，由于将周边电路10中的数据写入工作分为多个阶段，以流水线方式进行处理，所以借助于响应于时钟信号CLK的高频化处理，可以高速地进行数据写入。特别是在地址选择确定之前的最初的周期(图11中的周期151)中，由于进行了数据写入电路系统中的电源电压Vcc的生成，所以可以实现数据写入工作高速化。
(实施例2)
在实施例2中，对可用来取代实施例1所示的非易失性存储器中的MTJ存储单元的OUM单元的结构进行了说明。
图12是示出由OUM单元形成了的实施例2的存储单元块的结构的电路图。
参照图12，存储单元块5#具有配置成行列状的OUM单元200。与OUM单元200的行分别对应地配置了字线WL和集电极线CL，与OUM单元的列分别对应地配置了位线BL。各OUM单元200具有串联连接在对应的位线与集电极线之间的、作为相变元件的硫属化物层210和开关晶体管220。开关晶体管220的栅极与字线WL连接，集电极与集电极线CL连接。
参照图13，开关晶体管220具有在p型区221上形成的n型区222和在n型区222内形成的p型区223。开关晶体管220借助于由p型区221、n型区222和p型区223构成的pnp型的纵向型寄生双极晶体管形成。
N型区222相当于图12所示的字线WL。另外，在硫属化物层210与开关晶体管220之间设置了借助于通过电流发热的加热元件230。在数据写入时，开关晶体管220被接通，同时来自位线BL、通过硫属化物层210和加热元件230的数据写入电流流通。根据该数据写入电流的供给模式(例如供给期间和供给电流量)，硫属化物层210发生相变，成为晶态和无定形态中的某一种。硫属化物层210在无定形态时和在晶态时的电阻值不同。具体地说，无定形态的硫属化物层的电阻值比晶态时的高。
因此，在数据读出时，将开关晶体管220接通，借助于使不至引起相变的电平的数据读出电流通过硫属化物层210，可以根据电阻值差与MTJ存储单元同样地进行数据读出。
因此，如果将写驱动器20a、20b中包含的位线驱动器的结构变更为适合于OUM单元的结构，用由图12所示的OUM单元构成的存储单元块5#置换图1所示的MRAM器件1中的MTJ存储单元MC，也能按照同样的周边电路结构，进行同样的多位并行数据输入、输出。因此，在具有OUM单元的非易失性存储器中，也可以实现适合于多位数据高速并行输入、输出工作的周边电路。
另外，在本实施例中，作为代表，对包括有选择地成为存取对象的2个存储单元块的MRAM器件(非易失性存储器)的结构进行了说明，但本申请发明的应用不限于这种结构。即，在包括3个以上的任意多个存储单元块的结构中，或在不伴随存储单元块的选择的、存储单元块为1个的结构中，也能在选择电路与数据节点之间应用同样的周边电路结构。
另外，在本申请发明的实施例中，对基准单元RMC具有与MTJ存储单元MC相同的构造和特性的结构进行了说明，但本申请发明不限于这样的基准单元，对设计成具有与MTJ存储单元不同特性的基准单元也能应用。
例如，对MTJ存储单元，在设置预先将其设计成具有正规的存储单元MC的2种电阻值Rmax与Rmin的中间电平，最好是Rref＝(Rmax+Rmin)/2的基准单元RMC的结构中，同样也能应用本申请发明。

Claims (15)

1.一种非易失性存储器，其特征在于：
包括有选择地成为存取对象的多个存储单元块，
上述多个存储单元块的每一块都包括：
多个存储单元，配置成行列状、各自的电阻值随被数据写入电流非易失性地写入了的存储数据而变化；以及
多条位线，与存储单元列分别对应地设置，
上述非易失性存储器还包括：
多个行选择电路，与上述多个存储单元块分别对应地设置、用于在各自对应的存储单元块中选择存储单元行；以及
周边电路，用于在上述多个存储单元块中的选择存储单元块中，经上述多条位线中的至少一部分对选择存储单元行的存储单元的至少一部分并行地写入和读出输入至数据节点、或从数据节点输出的多位数据，
上述周边电路在沿上述存储单元列的方向上传送上述多位数据。
2.如权利要求1所述的非易失性存储器，其特征在于：
上述周边电路包含与上述多个存储单元块分别对应地设置的多个写驱动器，
上述多个写驱动器的每一个都具有与对应的存储单元块的上述多条位线分别对应地设置的多个位线驱动器，
上述多个位线驱动器的每一个控制对对应位线的上述数据写入电流的供给，
上述行选择电路在数据读出时使上述选择存储单元块中属于上述选择存储单元行的存储单元分别与上述多条位线电耦合，
上述周边电路还包含：
多个读出放大器，各自对上述多条位线中的与它自身连接的至少1条供给数据读出电流，同时根据上述数据读出电流进行数据读出；以及
多个选择电路，与上述多个存储单元块分别对应地设置，
上述多个选择电路中的与上述选择存储单元块对应的1个在上述数据读出工作时，在上述选择存储单元块中的上述多条位线中的至少一部分与上述多个读出放大器之间有选择地进行连接，在数据写入工作时，有选择地向上述选择存储单元块中的上述多个位线驱动器的一部分传送输入到上述数据节点的上述多位数据。
3.如权利要求2所述的非易失性存储器，其特征在于：
上述多个存储单元块的每一个还包含作为上述数据读出工作时的上述多个存储单元的比较对象而设置的多个基准单元，
在上述多个存储单元块中的1个非选择存储单元块中，上述多条位线分别与上述多个基准单元电耦合，
上述选择电路将上述多个读出放大器的每一个与上述选择存储单元块中的上述多条位线中的1条以及上述1个非选择存储单元块中的上述多条位线中的1条进行连接。
4.如权利要求1所述的非易失性存储器，其特征在于：
还具有暂时保持用于选择上述存储单元行和上述存储单元列的信息的地址闩锁电路，
上述周边电路包含暂时保持在上述选择存储单元块与上述数据节点之间被传送的上述多位数据的数据闩锁电路，将数据读出工作和数据写入工作两者各分为多个周期，通过流水线方式的处理进行各上述周期。
5.一种非易失性存储器，其特征在于：
包括：
多个存储单元，配置成行列状、各自的电阻值随被数据写入电流非易失性地写入了的存储数据而变化；
地址闩锁电路，暂时保持用于选择存储单元行和存储单元列的信息；
多条位线，与上述存储单元列分别对应地设置，；
行选择电路，根据上述地址闩锁电路中保持的信息选择上述存储单元行行；以及
周边电路，用于经上述多条位线中的至少一部分对选择存储单元行的存储单元的至少一部分选择存储单元，并行地写入和读出输入至数据节点、或从数据节点输出的多位数据，
上述周边电路包含暂时保持在上述选择存储单元与上述数据节点之间被传送的上述多位数据的数据闩锁电路，并且将数据读出工作和数据写入工作两者各分为多个周期，通过流水线方式的处理进行各上述周期。
6.如权利要求5所述的非易失性存储器，其特征在于：
上述多个周期与具有规定频率的时钟信号同步地依次被进行。
7.如权利要求5所述的非易失性存储器，其特征在于：
上述周边电路包含：
多个读出放大器，各自对上述多条位线中的与它自身连接的1条供给数据读出电流，同时根据上述数据读出电流进行数据读出；以及
选择电路，根据在上述地址闩锁电路中保持的信息，在上述数据读出工作时有选择地在上述多条位线中的至少一部分与上述多个读出放大器之间进行连接，
上述行选择电路在上述数据读出时使属于上述选择存储单元行的存储单元分别与上述多条位线电耦合，
上述多个周期包括：
第1周期，将上述多条位线的每一条设定为与上述数据读出工作前不同的规定电压；以及
第2周期，在上述第1周期之后进行，
在上述第2周期中，上述行选择电路使属于上述选择存储单元行的存储单元分别与上述多条位线电耦合。
8.如权利要求7所述的非易失性存储器，其特征在于：
还包括作为上述数据读出工作时的上述多个存储单元的比较对象而设置的多个基准单元，
在上述第1周期中，上述多条位线的每一条在与上述多个基准单元电耦合的状态下接受上述数据读出电流的供给。
9.如权利要求7所述的非易失性存储器，其特征在于：
上述多个周期还包括在上述第2周期之后进行的第3周期，
在上述第3周期中，上述行选择电路选择与上述第2周期不同的存储单元行，使属于上述不同的存储单元行的存储单元分别与上述多条位线电耦合。
10.如权利要求5所述的非易失性存储器，其特征在于：
上述周边电路包含：
多个位线驱动器，与上述多条位线分别对应地设置、各自控制对对应位线的上述数据写入电流的供给；以及
选择电路，在上述数据写入工作时，对上述位线驱动器中的根据在上述地址闩锁电路中保持的信息而被选择的一部分，传送输入至上述数据节点的上述多位数据，
上述多个周期包括：
第1周期，用于准备由上述多个位线驱动器供给上述数据写入电流；以及
第2周期，在上述第1周期之后进行，
在上述第2周期中，被上述选择电路选择的位线驱动器向对应位线的每一条供给上述数据写入电流。
11.如权利要求10所述的非易失性存储器，其特征在于：
上述多个周期还包括在上述第2周期之后进行的第3周期，
在上述第3周期中，在上述行选择电路选择与上述第2周期不同的存储单元行的状态下，被上述选择电路选择的位线驱动器向对应位线的每一条供给上述数据写入电流。
12.一种非易失性存储器，其特征在于：
包括：
多个存储单元，配置成行列状、各自的电阻值随被数据写入电流非易失性地写入了的存储数据而变化；
行选择电路，用于选择存储单元行；
多条位线，与存储单元列分别对应地设置；以及
周边电路，用于在1次数据写入工作中，经上述多条位线向上述多个存储单元中的被选择的L个(L为2以上的整数)写入L位的输入数据，
上述周边电路包含用于暂时保持上述L位的输入数据的数据闩锁电路，
上述周边电路在上述1次数据写入工作中，进行(L/M)次的单位数据写入，每次单位数据写入是对互不相同的各M个(M是L的公约数，并且是满足2≤M≤L的整数)的存储单元并行地分别写入M位的输入数据。
13.如权利要求12所述的非易失性存储器，其特征在于：
上述周边电路还包含：
多个位线驱动器，与上述多条位线分别对应地设置、各自控制对对应位线的上述数据写入电流的供给；
选择电路，用于在各次上述单位数据写入中，选择上述多个位线驱动器中的M个；以及
驱动器控制电路，在各次上述单位数据写入中，指示对被上述选择电路选择的M个位线驱动器供给具有与在上述数据闩锁电路中保持的输入数据中的M位分别对应的特性的上述数据写入电流。
14.如权利要求13所述的非易失性存储器，其特征在于：
上述多个位线驱动器被分为M个组，
上述驱动器控制电路具有在各次上述单位数据写入中，根据在上述数据闩锁电路中保持的输入数据中的上述M位，生成M套写入控制信号的写入译码电路，
上述选择电路从上述M个组的各组中，逐一选择上述位线驱动器，并且对所选择的M个位线驱动器并行地分别传送来自上述写入译码电路的上述M套写入控制信号。
15.如权利要求13所述的非易失性存储器，其特征在于：
上述行选择电路在各次上述单位数据写入中，选择不同的存储单元行，
在上述1次数据写入工作中，由上述驱动器控制电路进行的上述M个位线驱动器的选择被固定。
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