JP4284308B2 - 磁気ランダムアクセスメモリ - Google Patents

Description

本発明は、磁気ランダムアクセスメモリに関し、例えば、磁気ランダムアクセスメモリのドライバおよびシンカの配置、デコード方式に関する。

磁気ランダムアクセスメモリ（ＭＲＡＭ）は、磁気抵抗効果を利用して“１”または“０”情報を蓄積させるメモリデバイスであり、強磁性トンネル結合（ＭＴＪ）素子をメモリセルとして利用する。ＭＲＡＭは、不揮発性、高集積性、高信頼性、低消費電力性、高速動作を兼ね備えたユニバーサルなメモリデバイス候補の１つである。

現在、メモリセルへの情報の記録は、磁場をＭＴＪ素子に印加してＭＴＪ素子のフリー層のスピン方向を変えることにより行なわれる。磁場は、一般に、直交する２つの書き込み線（ビット線、ワード線）を流れる電流によって発生させる。

１つのメモリセルアレイの規模の最大値は、書き込み時に書き込み線の両端に印加される電位差Ｖ、書き込み電流Ｉ、メモリセル１つあたりの書き込み線の抵抗Ｒ、の３者により決定される。具体的には、１本の書き込み線により制御されるメモリセルの数をｎとすると、オームの法則よりＶ＝ｎＲＩなる関係式が導かれる。そして、電位差Ｖ、書き込み電流Ｉ、抵抗Ｒに応じて、メモリセルの数をｎが決定される。

現状では、書き込み電流は数ｍＡ乃至１０ｍＡと大きく、高耐圧トランジスタの搭載が必要となる等の理由により書き込み配線の両端に高電位を印加することも困難である。このため、メモリセルの数ｎは小さく制限され、この結果、メモリセルアレイの規模を大きくすることが困難である。

書き込み線の抵抗を小さくすることにより、メモリセルアレイを大きくする方法も提案されているが、さらにメモリセルアレイを大きくし、集積度を向上させる事が望まれる。

特開2004-213771号公報（特許文献１）には、書き込み用ビット線をＭＴＪ素子に接続することにより、ビット線電流を低減する手法が開示されている。
特開2004-213771号公報

本発明は、さらに集積度の高い磁気ランダムアクセスメモリを提供しようとするものである。

本発明の第１の視点による磁気ランダムアクセスメモリは、相互に離れて第１方向に沿って延びる複数の第１書き込み線と、複数の前記第１書き込み線の上方または下方において複数の前記第１書き込み線に沿って設けられた複数のＭＴＪ素子と、前記第１方向と異なる方向に延び、複数の前記第１書き込み線とともに複数の前記ＭＴＪ素子を挟む第２書き込み線と、複数の前記第１書き込み線を相互に接続する複数の接続線と、複数の前記第１書き込み線の端および複数の前記接続線の相互間において接続され、接続された前記第１書き込み線から電流を引き抜く複数のシンク回路と、複数の前記第１書き込み線の両端に接続され、接続された前記第１書き込み線に電流を供給する複数のドライブ回路と、を具備することを特徴とする。

本発明の第２の視点による磁気ランダムアクセスメモリは、相互に離れて第１方向に沿って延びる複数の第１書き込み線と、複数の前記第１書き込み線の上方または下方において複数の前記第１書き込み線に沿って設けられた複数のＭＴＪ素子と、前記第１方向と異なる方向に延び、複数の前記第１書き込み線とともに前記複数のＭＴＪ素子を挟む第２書き込み線と、複数の前記第１書き込み線を相互に接続する複数の接続線と、複数の前記第１書き込み線の端および複数の前記接続線の相互間において接続され、接続された前記第１書き込み線に電流を供給する複数のドライバ回路と、複数の前記第１書き込み線の両端に接続され、接続された前記第１書き込み線から電流を引き抜く複数のシンク回路と、を具備することを特徴とする。

本発明の第３の視点による磁気ランダムアクセスメモリは、相互に離れて第１方向に沿って延びる複数の第１書き込み線と、複数の前記第１書き込み線の上方または下方において複数の前記第１書き込み線に沿って設けられた複数のＭＴＪ素子と、前記第１方向と異なる方向に延び、複数の前記第１書き込み線とともに前記複数のＭＴＪ素子を挟む第２書き込み線と、複数の前記第１書き込み線を相互に接続する複数の接続線と、複数の前記第１書き込み線の端および複数の前記接続線の相互間において接続され、接続された前記第１書き込み線から電流を引き抜く複数のシンク回路と、複数の前記接続線に接続され、複数の前記第１書き込み線に電流を供給する複数のドライブ回路と、を具備することを特徴とする。

本発明によれば、さらに集積度の高い磁気ランダムアクセスメモリを提供できる。

以下に本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１実施形態）
図１は、本発明の第１実施形態に係る磁気ランダムアクセスメモリ（ＭＲＡＭ）の構成を概略的に示している。図１に示すように、ＭＲＡＭは、複数のサブアレイＳＡを有する。複数のサブアレイＳＡから１つのメモリセルアレイが構成される。図１は、ＭＲＡＭにおいて書き込みに要する２種の書き込み線のうち、一方のみを示している。

ここで、各サブアレイＳＡは、図２に示す構成を有している。図２は、本発明の第１実施形態に係るＭＲＡＭのサブアレイを概略的に示している。図２に示すように、各サブアレイにおいて、複数のメモリセルＭＣが行列状に配置されている。各メモリセルＭＣは、ＭＴＪ素子を含んでいる。

ＭＴＪ素子は、図３に示すように、少なくとも順に積層された固着層Ｐ、非磁性層Ｎ、記録層Ｆを有する。固着層Ｐは、強磁性材料から構成され、磁化の方向が固定されている。非磁性層Ｎは、絶縁材等の非磁性材料から構成される。記録層Ｆは、強磁性材料から構成され、磁化の方向が可変である。固着層Ｐと記録層Ｆの位置関係は、図３に示すものと反対であっても構わない。また、固着層Ｐおよび記録層Ｆが、複数のサブレイヤーから構成されていても構わない。

また、ＭＴＪ素子は、図４に示すように、順に積層された固着層Ｐ１、非磁性層Ｎ１、記録層Ｆ、非磁性層Ｎ２、固着層Ｐ２を有していてもよい。固着層Ｐ１、Ｐ２は、強磁性材料から構成され、磁化の方向が互いに平行状態に固定されている。非磁性層Ｎ１、Ｓ２は、絶縁材等の非磁性材料から構成される。また、固着層Ｐ１、Ｐ２および記録層Ｆ１、Ｆ２が、複数のサブレイヤーから構成されていても構わない。

図２に示すように、同じ行に属するメモリセルＭＣの上方または下方を通るように、書き込み線１が設けられる。メモリセルＭＣを構成するＭＴＪ素子の磁化容易軸方向は、書き込み線１の延びる方向に沿っている。また、同じ列に属するメモリセルＭＣの上方または下方を通るように、書き込み線２が設けられる。各メモリセルＭＣは、書き込み線１および書き込み線２との間に設けられる。メモリセルの上端、下端は、メモリセルの構成の仕方に応じて、書き込み線１、書き込み線２に電気的に接続されるか、これらと電気的に絶縁される。各サブアレイＳＡにおいて、書き込み線１は、接続線ＬＣにより相互に接続されている。

書き込み線２の両端は、ドライバ（電流ドライブ回路）／シンカ（電流シンク回路）、デコーダ２１に接続されている。ドライバ／シンカ、デコーダ２１は、外部から供給される制御信号に応じて、任意の書き込み線２に沿った両方の方向に電流を流す機能を有する。

なお、図１では、複数のメモリセルを、１つのセル群ＣＧとして記載する。また、図１では、書き込み線２、およびドライバ回路／シンカ回路、デコーダ２１は、図の簡略化のために省略している。

サブアレイＳＡ内において、書き込み線１を相互に接続することにより、配線抵抗を減ずることができる。このことについて、図５、図６を用いて説明する。図５は、従来の書き込み線の抵抗値を示す図であり、図６は、本実施形態に係る書き込み線の抵抗値を示す図である。図５、図６に示すように、各書き込み線１の端部から、接続線ＬＣまでの抵抗値をＲとして、接続線ＬＣを境として一方の側（図では、左側）の任意の１本の書き込み線１に書き込み電流を流すとする。

接続線ＬＣを設けずに、１本の書き込み線１の両端のみに電圧を印加する場合、図５に示すように、書き込み線１の合成抵抗値は、Ｒ＋Ｒ＝２Ｒである。

一方、図６に示すように、接続線ＬＣを設け、一方の側の任意の１本の書き込み線１に電流を流す場合、接続線ＬＣを境とした他方の側（図では、右側）の全ての端部にも電位を供給する。この結果、図６の回路の合成抵抗値は、Ｒ＋Ｒ／８＝１．１２５Ｒである。なお、接続線ＬＣの配線抵抗は無視している。

このように、選択メモリセルを通る書き込み線１以外の書き込み線１も活用し、書き込み電流をそれらに分散して流すことにより、実効的な配線抵抗を低減できる。なお、接続線によって接続される書き込み線の数を増やすほどに、合成抵抗値はＲに近づく。

図１に示すように、各サブアレイＳＡは、書き込み線１の延びる方向に並んで配置される。各サブアレイＳＡの各書き込み線１は、隣接するサブアレイＳＡにおいて同じ行に属する書き込み線１と接続されている。

各サブアレイＳＡ相互間の書き込み線１には、シンカＳの一端が接続されている。シンカＳは、後述のドライバと共に用いられて書き込み線１の所定の方向に電流を流す機能を有し、例えばｎ型のＭＯＳ（Metal Oxide Semiconductor）トランジスタにより構成される。また、各書き込み線１の両端にも、シンカＳの一端が接続されている。よって、各書き込み線１の、各サブアレイＳＡの両端の位置に、シンカＳが接続される構成となる。各シンカＳの他端は、後述のように、接地されているか、定電流源と接続されている。シンカＳには、デコーダ２２からの制御信号が供給され、この制御信号に応じてオン、オフする。

書き込み線１の両端には、また、ドライバＤが接続されている。ドライバＤは、例えば、ｐ型のＭＯＳトランジスタから構成される。ドライバＤは、デコーダ回路からの信号に応じてオン、オフする。各ドライバＤの他端は、後述のように、電源電位の供給端または定電流源と接続されている。ドライバＤには、デコーダ２２からの制御信号が供給され、この制御信号に応じてオン、オフする。

各ドライバの他端、または各シンカの他端には、図７、図８に示すように、定電流源が接続されている。図７は、第１実施形態に係るＭＲＡＭにおいてシンカ側に定電流源が設けられた例を示している。図７に示すように、各シンカＳの、書き込み線１と反対の端部は、定電流源Ｉを介して接地されている。また、各ドライバＤの、書き込み線１と反対の端部は、電源電位の供給端と接続されている。

一方、図８は、第１実施形態に係るＭＲＡＭにおいてドライバ側に定電流源が設けられた例を示している。図８に示すように、各ドライバＤの、書き込み線１と反対の端部は、定電流源を介して電源電位の供給端と接続されている。また、各シンカＳの、書き込み線１と反対の端部は、共通電位（接地電位）端と接続されている。

次に、図１のＭＡＲＭの任意のメモリセルに磁場を印加するために、書き込み線１の任意の位置に書き込み電流を流す方法について、図９、図１０を用いて説明する。図９、図１０は、第１実施形態に係るＭＲＡＭに書き込み電流を流す方法の概念を例示している。図９の書き込み対象のメモリセルＭＣを含んだセル群（以下、選択セル群と称する）ＣＧ１を通る書き込み線１に電流を流す場合を例に取り説明する。なお、図９は、選択セル群が書き込み線１の端以外の場所に位置している場合である。一方、図１０は、選択セル群が書き込み線１の端に位置している場合である。

図９の場合、選択セル群に接続線ＬＣを介さないで最も近い１つのシンカＳがオンとされる。その他のシンカＳはオフのままである。また、この例では、シンカＳの左右に位置する１対のセル群ＣＧのうち、右側のものが選択セル群である場合を例示している。このため、少なくとも書き込み線１の右端の全ドライバＤがオンとされ、残りのドライバＤはオフのままである。オンとされるシンカＳおよびドライバＤは、破線により囲まれている。

このようにシンカＳおよびドライバＤがオンとされることにより、各ドライバＤから各書き込み線１に書き込み電流が流れ込む。そして、これら書き込み電流は、選択セル群ＣＧ１が属するサブアレイＳＡ内の接続線を経由し、書き込み線１の選択セル群ＣＧ１を通る部分を右から左に流れ、オンしたシンカＳに流れ込む。各ドライバＤから流れ出た電流が、書き込み線１の選択セル群ＣＧ１を通る部分において合流し、この部分で電流値が最大となる。そして、この最大値の電流がメモリセルへＭＣの情報の書き込みに用いられる。

なお、選択セル群ＣＧ１の位置によらずに、図９に示すように、全てのドライバをオンとすることもできる。こうすることにより、デコードを含む制御を容易にし、且つデコード用の信号線の数を減らすことができる。このため、このような制御の方が好ましい。

この場合、例えば、選択セル群ＣＧ１にオンされるシンカＳを介して隣接するセル群ＣＧ２を通る書き込み線１に書き込み電流を流す場合も、図９と同じドライバＤおよびシンカＳがオンされる。ただし、この場合、書き込み電流は、セル群ＣＧ２を通る書き込み線１を左から右に向かって流れる。このように、同じ行のメモリセルＭＣに書き込む場合でも、メモリセルＭＣのシンカＳに対する位置関係に応じて電流の向きが異なる。このため、もう一方の書き込み線２の電流の方向を変化させることにより、書き込む情報が制御される。

図１０の場合、選択セル群ＣＧ１を通る書き込み線１の両端の２つのドライバＤを除く全てのドライバがオンとされる。また、少なくとも、選択セル群ＣＧ１に接続線ＬＣを介さずに最も近い１つのシンカＳがオンとされる。その他のシンカＳは、オフのままである。

このようにシンカＳおよびドライバＤがオンとされることにより、各ドライバＤから各書き込み線１に書き込み電流が流れ込む。そして、これら書き込み電流は、選択セル群ＣＧ１が属するサブアレイ内の接続線ＬＣを経由し、書き込み線１の選択セル群を通る部分を右から左に流れ、オンしたシンカＳに流れ込む。

次に、図１１乃至図１３を参照して、第１実施形態に係るＭＲＡＭのデコードの方法の一例について説明する。図１１、図１２は、第１実施形態に係るＭＲＡＭの書き込み時の状態を例示しており、定電流源ＩがシンカＳ側に設けられている場合（図７）に対応する。定電流源ＩがドライバＤ側に設けられている場合も、制御の方法は同じである。また、図１１は書き込み線１の端以外に位置するセル群ＣＧが選択される場合を示しており、図１２は、書き込み線１の端に位置するセル群ＣＧが選択される場合を示している。

図１１、図１２に示すように、同じ書き込み線１と接続された１組のドライバのゲートには、同じアドレス信号ＡＸ０乃至ＡＸ３が供給される。すなわち、書き込み線１には、上から順に、アドレスＡＸ０乃至ＡＸ３が、それぞれ割り当てられている。

同じ列に属するセル群ＣＧ（セル群列ＣＧＣ）ごとに、シンクＳをデコードするためのアドレスＡＣ０乃至ＡＣ３が割り当てられている。また、シンカＳの左右に隣接する２つのセル群列の組であるＣＧＣ１、ＣＧＣ２、ＣＧＣ３には、同じアドレスＡＣ１乃至ＡＣ３が割り当てられている。さらに、両端のセル群列ＣＧＣ０にも同じアドレスＡＣ０が割り当てられている。セル群列ＣＧＣを選択するための信号は、メモリセルＭＣを読み出し時に選択するための数桁のアドレス信号の一部のビットを利用することにより生成することができる。

アドレス信号ＡＸ０を供給されるドライバと接続された書き込み線１（アドレス信号ＡＸ０により選択される書き込み線１）と接続された各シンカＳには、イネーブル信号ＥＮ００、ＥＮ１０、ＥＮ２０、ＥＮ３０のいずれかが供給される。すなわち、両端のシンカＳには、イネーブル信号ＥＮ００が供給される。また、セル群列ＣＧＣ１相互間のシンカには、イネーブル信号ＥＮ１０が供給される。セル群列ＣＧＣ２相互間のシンカには、イネーブル信号ＥＮ２０が供給される。セル群列ＣＧＣ３相互間のシンカには、イネーブル信号ＥＮ３０が供給される。

同様に、セル群列ＣＧＣｐ（ｐは０または自然数）の相互間で、アドレス信号ＡＸｑ（ｑは０または自然数）により選択される書き込み線１と接続されたシンカＳには、イネーブル信号ＥＮｐｑが供給される。アドレス信号ＡＸｑにより選択される書き込み線１の両端に接続されたシンカＳには、イネーブル信号ＥＮ０ｑが供給される。

図１３は、図１１、図１２のＭＲＡＭの任意のセル群を通る書き込み線に書き込み電流を流すためのデコード回路を例示している。図１１、図１２の各シンカに対して、図１３
のデコード回路が設けられる。このデコード回路は、図１のデコーダ２２の一部として実現されている。

図１３に示すように、各デコード回路において、どのシンカＳを制御するためのデコード回路かに応じて、ノア回路ＮＯＲの第１入力端にアドレス信号ＡＸ０乃至ＡＸ３のいずれかの否定論理信号が供給される。また、ノア回路ＮＯＲの第２入力端には、どのシンカＳを制御するためのデコード回路かに応じて、アドレス信号ＡＣ０乃至ＡＣ３のいずれかの否定論理信号が供給される。各ノア回路ＮＯＲの出力端は、どのシンカＳを制御するためのデコード回路かに応じて、イネーブル信号ＥＮ００乃至ＥＮ３３のいずれかを出力する。

より具体的には、例えばアドレスＡＸ２の書き込み線１に接続され、且つアドレスＡＣ２のセル群列に隣接するシンクＳをデコードするためのデコード回路には、アドレス信号ＡＣ２およびアドレス信号Ａｘ２が供給されている。そして、このデコード回路の出力は、例えばアドレスＡＸ２の書き込み線１に接続され且つアドレスＡＣ２のセル群に隣接するシンクＳのゲートに接続される。

例えば、図１１のアドレス信号ＡＸ２とアドレス信号ＡＣ２とにより特定されるセル群ＣＧ１が選択される場合、アドレス信号ＡＸ２、ＡＣ２がハイレベルとされ、アドレス信号ＡＸ０、ＡＸ１、ＡＸ３、ＡＣ０、ＡＣ１、ＡＣ３は、ローレベルを維持する。この結果、イネーブル信号ＥＮ２２を供給されるシンカＳ、およびアドレス信号ＡＸ０、ＡＸ１、ＡＸ３を供給されるドライバＤがオンする。

よって、各書き込み線１から、選択セル群ＣＧ１に隣接する接続線ＬＣを経由して、書き込み線１の選択セル群ＣＧ１を通る部分を右から左に向かって（矢印に沿って）書き込み電流が流れる。この場合、書き込み電流の値をＩｗとすると、全ての定電流源Ｉが値２Ｉｗの電流を流すように設定することにより、書き込み線Ｌ１の選択セル群ＣＧ１を通る部分に値ＩＷの書き込み電流を流すことができる。

なお、図１１の例の場合、セル群ＣＧ２が選択される際も同じ制御が行なわれる。この結果、書き込み線１のセル群ＣＧ２を部分を、左から右に向かって（矢印に沿って）書き込み電流が流れる。すなわち、各シンカＳの左右に隣接する２つのセル群ＣＧのいずれかが選択される場合、同じ制御が行なわれる。

同様に、図１２のアドレス信号ＡＸ３とアドレス信号ＡＣ０とにより特定されるセル群ＣＧ１が選択される場合、アドレス信号ＡＸ３、ＡＣ３がハイレベルとされ、アドレス信号ＡＸ０、ＡＸ１、ＡＸ２、ＡＣ０、ＡＣ１、ＡＣ２は、ローレベルを維持する。この結果、イネーブル信号ＥＮ０３を供給されるシンカＳ、およびアドレス信号ＡＸ０、ＡＸ１、ＡＸ２を供給されるドライバＤがオンする。

よって、各書き込み線１から、選択セル群ＣＧ１に隣接する接続線ＬＣを経由して、書き込み線１の選択セル群ＣＧ１を通る部分を右から左に向かって（矢印に沿って）書き込み電流が流れる。上記のように、全ての定電流源Ｉが値２Ｉｗの電流を流すように設定されているため、書き込み線１の選択セル群ＣＧ１を通る部分に値Ｉｗの書き込み電流が流れる。

また、この制御により、書き込み線１の他端のシンクＳも同時にオンする。この結果、書き込み線１のセル群ＣＧ２を通る部分に左から右に向かって（矢印に沿って）書き込み電流が流れる。すなわち、ある書き込み線１の端のセル群ＣＧが選択される場合、この書き込み線１の両端のシンカＳが同時にオンする。

なお、以上のような制御とすることにより、各定電流源を同じアンペア数で動作させることができるので、ＭＲＡＭの制御、設計が容易になる。

次に、任意のメモリセルに任意の情報を書き込む方法について、図１４乃至図１６を参照して説明する。図１４は、第１実施形態のＭＲＡＭの書き込み電流の方向を示す図である。図１５は、書き込み線１を左から右に書き込み電流が流れる場合のメモリセルのアステロイドカーブを示している。図１６は、書き込み線１を右から左に書き込み電流が流れる場合のメモリセルのアステロイドカーブを示している。

書き込み線１を流れる電流は、メモリセルＭＣの位置、より詳しくは、メモリセルＭＣが属するセル群ＣＧとこのセル群ＣＧに最も近いシンカＳとの位置関係に応じて固有の一方向にのみ流れる。すなわち、図１４に示すように、シンカＳの左側のメモリセルＭＣでは、書き込み電流Ｉ１１が書き込み線１を左から右に向かって流れる。一方、シンカＳの右側のメモリセルＭＣでは、書き込み電流Ｉ１２が書き込み線１を右から左に向かって流れる。このため、書き込み線２を流れる書き込み電流Ｉ２の向きを制御することにより、２値の情報を書き分ける。

シンカＳの左側のメモリセル（例えばメモリセルＭＣ１）に情報を書き込む場合、図１５に示す方向の磁場が印加される。すなわち、電流Ｉ１１による磁場Ｈ１１がＹ軸（磁化困難軸方向）の正の方向に発生し、電流Ｉ２による磁場Ｈ２がＸ軸（磁化容易軸方向）の正または負の方向に発生する。このため、書き込みの際、第１象限と第２象限とに発生する合成磁場Ｈ１１＋Ｈ２が用いられる。

一方、シンカＳの右側のメモリセル（例えばメモリセルＭＣ２）に情報を書き込む場合、図１６に示す方向の磁場が印加される。すなわち、電流Ｉ１２による磁場Ｈ１２がＹ軸の負の方向に発生し、電流Ｉ２による磁場Ｈ２が、Ｘ軸の正または負の方向に発生する。このため、書き込みの際、第３象限と第４象限とに発生する合成磁場Ｈ１２＋Ｈ２が用いられる。

このように、１つのＭＲＡＭにおいて、書き込みの際に用いられる合成磁場が位置する象限の対が、メモリセルによって異なる。これに対して、一般的なＭＲＡＭでは、２つの書き込み線のうち一方を流れる電流の向きは一方向に固定されているため、合成磁界が位置する象限の対は、全メモリセルにおいて同じである。

第１実施形態に係るＭＲＡＭによれば、メモリセルＭＣと接続線ＬＣにより相互に接続された複数の書き込み線１とを含む複数のサブアレイが相互に接続され、書き込み線１のサブアレイＳＡ相互間および両端においてシンカおよびドライバがそれぞれ接続される。この構成により、サブアレイＳＡを相互に接続した場合でも、書き込み線１の任意の場所に書き込み電流を流すことができる。よって、相互に接続された複数の書き込み線１に複数のドライバＤから電流を供給することにより書き込み電流経路の配線抵抗を低減でき、さらに複数のサブアレイを接続することによりセルアレイの規模を大きくできる。この結果、集積度の高いＭＲＡＭを実現できる。

（第２実施形態）
第１実施形態では、メモリセルアレイの内部にシンカが設けられ、メモリセルアレイの外側にドライバが設けられる。第２実施形態では、メモリセルアレイの内部にドライバが設けられ、メモリセルアレイの外側にシンカが設けられる。

図１７は、本発明の第２実施形態に係る磁気ランダムアクセスメモリの構成を概略的に示している。なお、図１７は、図１と同じく、書き込み線１のみを示しており、図２のように、もう一方の書き込み線２、ドライバ／シンカ、デコーダ２１は省略されている。

図１７に示すように、各サブアレイＳＡ相互間の書き込み線１には、例えばｐ型のＭＯＳトランジスタからなるドライバＤの一端が接続されている。また、各書き込み線１の両端にも、ドライバＤの一端が接続されている。各ドライバＤの他端は、後述のように、電源電位の供給端または定電流源と接続されている。

書き込み線１の両端には、また、例えばｎ型のＭＯＳトランジスタからなるシンカが接続されている。各シンカＳの他端は、後述のように、接地されているか、定電流源と接続されている。シンカＳ、ドライバＤは、デコーダ２２からの制御信号に応じてオン、オフする。その他の構成は、第１実施形態（図１）と同じである。

各ドライバＤの他端、または各シンカＳの他端には、図１８、図１９に示すように、定電流源が接続されている。図１８は、第２実施形態に係るＭＲＡＭにおいてシンカ側に定電流源が設けられた例を示している。図１８に示すように、各シンカＳの、書き込み線１と反対の端部は、定電流源Ｉを介して接地されている。また、各ドライバＤの、書き込み線１と反対の端部は、電源電位の供給端と接続されている。

一方、図１９は、第２実施形態に係るＭＲＡＭにおいてドライバ側に定電流源が設けられた例を示している。図１９に示すように、各ドライバＤの、書き込み線１と反対の端部は、定電流源Ｉを介して電源電位の供給端と接続されている。また、各シンカＳの、書き込み線１と反対の端部は、共通電位端と接続されている。

次に、図２０および図２１を参照して、第２実施形態に係るＭＲＡＭのデコードの方法の一例について説明する。図２０、図２１は、第２実施形態に係るＭＲＡＭの書き込み時の状態を例示しており、定電流源Ｉがシンカ側に設けられている場合（図１８）に対応する。定電流源Ｉがドライバ側に設けられている場合も、制御の方法は、同じである。また、図２０は書き込み線１の端以外に位置するセル群ＣＧが選択される場合を示しており、図２１は、書き込み線１の端に位置するセル群ＣＧが選択される場合を示している。

第１実施形態と同様に、同じ書き込み線１と接続された１組のシンカＳのゲートには、同じアドレス信号ＡＸ０乃至ＡＸ３が供給される。また、第１実施形態と同じく、セル群列ＣＧＣｐの相互間で、アドレス信号ＡＸｑにより選択される書き込み線１と接続されたドライバＤには、イネーブル信号ＥＮｐｑが供給される。アドレス信号ＡＸｑにより選択される書き込み線１の両端に接続されたドライバＤには、イネーブル信号ＥＮ０ｑが供給される。

デコード回路は、第１実施形態と同じもの（図１３）を用いることができる。各デコード回路の出力が、対応するドライバＤのゲートに接続される。

例えば、図２０のアドレス信号ＡＸ２とアドレス信号ＡＣ１とにより特定されるセル群ＣＧ１、ＣＧ２が選択される場合、アドレス信号ＡＸ２、ＡＣ１がハイレベルとされ、アドレス信号ＡＸ０、ＡＸ１、ＡＸ３、ＡＣ０、ＡＣ２、ＡＣ３は、ローレベルを維持する。この結果、イネーブル信号ＥＮ１２を供給されるドライバＤ、およびアドレス信号ＡＸ０、ＡＸ１、ＡＸ３を供給されるシンカＳがオンする。そして、オンしたドライバＤの一端から流れ込んだ書き込み電流が、書き込み線１の選択セル群ＣＧ１、ＣＧ２を通る部分を、それぞれ右から左、左から右に向かって流れる。次いで、この電流は、選択セル群ＣＧ１、ＣＧ２の端部と接続された接続線ＬＣを介して他の書き込み線１に流れ出す。

ここで、全ての定電流源Ｉが値Ｉｗの電流を引き抜くようにしておくことにより、選択されたドライバＤには、２Ｉｗの値の電流が流れる。そして、この電流が分流して、書き込み線１の各選択セル群を通る部分に値Ｉｗの書き込み電流が流れる。

同様に、図２１のアドレス信号ＡＸ２とアドレス信号ＡＣ０とにより特定されるセル群ＣＧ１、ＣＧ２が選択される場合、アドレス信号ＡＸ２、ＡＣ０がハイレベルとされ、アドレス信号ＡＸ０、ＡＸ１、ＡＸ３、ＡＣ１、ＡＣ２、ＡＣ３は、ローレベルを維持する。この結果、イネーブル信号ＥＮ０２を供給されるドライバＤ、およびアドレス信号ＡＸ０、ＡＸ１、ＡＸ３を供給されるシンカＳがオンする。そして、オンしたドライバＤの一端から流れ込んだ書き込み電流が、書き込み線１の選択セル群ＣＧ１、ＣＧ２を通る部分を、それぞれ左から右、または右から左に向かって流れる。次いで、この電流は、選択セル群ＣＧ１、ＣＧ２の端部と接続された接続線ＬＣを介して他の書き込み線１に流れ出す。

上記のように、全ての定電流源Ｉが値Ｉｗの電流を引き抜くようにしているので、オンした２つのドライバＤのそれぞれにＩｗの値の書き込み電流が流れる。そして、各選択セル群を通る書き込み線１に値Ｉｗの書き込み電流が流れる。

なお、書き込みの際には、第１実施形態と同様に、書き込み線２（図示せぬ）の電流Ｉ２の向きを制御することにより、２値の情報を書き分ける。よって、メモリセルによって、印加される合成磁場の位置する象限の対が異なる。

第２実施形態に係るＭＲＡＭによっても第１実施形態と同じ効果を得られる。

（第３実施形態）
第１実施形態および第２実施形態では、書き込み線１の両端に、ドライバＤまたはシンカＳの一方が接続される。第３実施形態では、各接続線の両端にドライバＤが接続される。

図２２は、本発明の第３実施形態に係る磁気ランダムアクセスメモリの構成を概略的に示している。なお、図２２は、図１と同じく、書き込み線１のみを示しており、図２のように、もう一方の書き込み線２、ドライバ／シンカ、デコーダ２１は省略されている。

図２２に示すように、各接続線ＬＣの一端は、例えばｐ型のＭＯＳトランジスタからなるドライバＤを介して共通線に接続されている。共通線の両端には、それぞれ定電流源Ｉが接続されている。各接続線ＬＣの他端も、ドライバを介して共通線に接続されている。この共通線の両端にも、それぞれ定電流源Ｉが接続されている。各シンカの、書き込み線１と反対側の端部は共通電位端と接続されている。

シンカＳ、ドライバＤは、デコーダ２２からの制御信号に応じてオン、オフする。その他の構成は、第１実施形態（図１）と同じである。

次に、図２３および図２４を参照して、第３実施形態に係るＭＲＡＭのデコードの方法の一例について説明する。図２３、図２４は、第３実施形態に係るＭＲＡＭの書き込み時の状態を例示している。また、図２３は書き込み線１の端以外に位置するセル群ＣＧが選択される場合を示しており、図２４は、書き込み線１の端に位置するセル群ＣＧが選択される場合を示している。

書き込み線１の任意のセル群ＣＧを通る部分に書き込み電流を流すためのシンカのデコード方法は、第１実施形態と同じである。異なるのは、選択されるセル群ＣＧによらずに全てのドライバＤにイネーブル信号ＥＮｄが供給され、書き込み電流を流す際に全てのドライバＤがオンすることである。このため、シンカをデコードするためのデコード回路としては、第１実施形態と同じものが用いられる。

例えば、図２３のアドレス信号ＡＸ１とアドレス信号ＡＣ１とにより特定されるセル群ＣＧ１、ＣＧ２が選択される場合、第１実施形態と同じ方法によってイネーブル信号ＥＮ１１を供給されるシンカがオンする。また、全てのドライバＤがオンする。この結果、全ての定電流源Ｉから、ドライバＤ、接続線ＬＣ、書き込み線１を電流が流れる。これらの電流の総計の各半分が、書き込み線１の選択セル群ＣＧ１、ＣＧ２を通る部分を、それぞれ左から右に、右から左に流れる。ここで、全ての定電流源Ｉが値Ｉｗ／２の電流を流すようにしておくことにより、書き込み線１の各選択セル群ＣＧを通る部分を流れる書き込み電流の値をＩｗとすることができる。

同様に、図２４のアドレス信号ＡＸ１とアドレス信号ＡＣ０とにより特定されるセル群ＣＧ１、ＣＧ２が選択される場合、第１実施形態と同じ方法によってイネーブル信号ＥＮ０１を供給されるシンカがオンし、全てのドライバＤがオンする。この結果、全ての定電流源Ｉから、ドライバＤ、接続線ＬＣ、書き込み線１を介して流れる電流の総計の各半分が、書き込み線１の選択セル群ＣＧ１、ＣＧ２を通る部分を、それぞれ左から右に、右から左に流れる。全ての定電流源Ｉが値Ｉｗ／２の電流を流すようにしているので、書き込み線１の各選択セル群ＣＧを通る部分を流れる書き込み電流の値をＩｗとすることができる。

なお、書き込みの際には、第１実施形態と同様に、書き込み線２（図示せぬ）の電流Ｉ２の向きを制御することにより、２値の情報を書き分ける。よって、メモリセルによって、印加される合成磁場の位置する象限の対が異なる。

第３実施形態に係るＭＲＡＭによっても第１実施形態と同じ効果を得られる。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

本発明の第１実施形態に係るＭＲＡＭの構成を概略的に示す図。 第１実施形態に係るＭＲＡＭのサブアレイを概略的に示す図。 ＭＴＪ素子の構造を例示する図。 ＭＴＪ素子の構造を例示する図。 従来の書き込み線の抵抗値を示す図。 第１実施形態に係る書き込み線の抵抗値を示す図。 第１実施形態のＭＲＡＭでシンカ側に定電流源が設けられた例を示す図。 第１実施形態のＭＲＡＭでドライバ側に定電流源が設けられた例を示す図。 第１実施形態のＭＲＡＭに書き込み電流を流す方法の概念を例示する図。 第１実施形態のＭＲＡＭに書き込み電流を流す方法の概念を例示する図。 第１実施形態のＭＲＡＭの書き込み時の状態を例示する図。 第１実施形態のＭＲＡＭの書き込み時の状態を例示する図。 第１実施形態ＭＲＡＭに用いられるデコード回路を例示する図。 第１実施形態のＭＲＡＭの書き込み電流の方向を示す図。 書き込み線を左から右に書き込み電流が流れる場合のメモリセルのアステロイドカーブを示す図。 書き込み線を右から左に書き込み電流が流れる場合のメモリセルのアステロイドカーブを示す図。 本発明の第２実施形態に係るＭＲＡＭの構成を概略的に示す図。 第２実施形態のＭＲＡＭでシンカ側に定電流源が設けられた例を示す図。 第２実施形態のＭＲＡＭでドライバ側に定電流源が設けられた例を示す図。 第２実施形態のＭＲＡＭの書き込み時の状態を例示する図。 第２実施形態のＭＲＡＭの書き込み時の状態を例示する図。 本発明の第３実施形態に係るＭＲＡＭの構成を概略的に示す図。 第３実施形態のＭＲＡＭの書き込み時の状態を例示する図。 第３実施形態のＭＲＡＭの書き込み時の状態を例示する図。

符号の説明

１、２…書き込み線、２２…デコーダ、ＳＡ…サブアレイ、ＣＧ…セル群、ＬＣ…接続線、Ｄ…ドライバ、Ｓ…シンカ、ＭＣ…メモリセル。

Claims (3)

1. 相互に離れて第１方向に沿って延びる複数の第１書き込み線と、
   複数の前記第１書き込み線の上方または下方において複数の前記第１書き込み線に沿って設けられた複数のＭＴＪ素子と、
   前記第１方向と異なる方向に延び、複数の前記第１書き込み線とともに複数の前記ＭＴＪ素子を挟む第２書き込み線と、
   複数の前記第１書き込み線を相互に接続する複数の接続線と、
   複数の前記第１書き込み線の端および複数の前記接続線の相互間において接続され、接続された前記第１書き込み線から電流を引き抜く複数のシンク回路と、
   複数の前記第１書き込み線の両端に接続され、接続された前記第１書き込み線に電流を供給する複数のドライブ回路と、
   を具備し、
   複数の前記ＭＴＪ素子から１つの選択ＭＴＪ素子が選択され、
   複数の前記ドライブ回路のうち、前記選択ＭＴＪ素子に沿う１本の前記第１書き込み線と接続された２つの非選択ドライブ回路がオフとされ、
   前記非選択ドライブ回路を除く複数の前記ドライブ回路のうちの少なくとも１つがオンとされ、
   前記接続線を介さないで前記選択ＭＴＪ素子から最も近くにある、複数の前記シンク回路のうちの１つの選択シンク回路がオンとされ、
   複数の前記シンク回路のうちの前記選択シンク回路を除く全てがオフとされる、
   ことを特徴とする磁気ランダムアクセスメモリ。
2. 相互に離れて第１方向に沿って延びる複数の第１書き込み線と、
   複数の前記第１書き込み線の上方または下方において複数の前記第１書き込み線に沿って設けられた複数のＭＴＪ素子と、
   前記第１方向と異なる方向に延び、複数の前記第１書き込み線とともに前記複数のＭＴＪ素子を挟む第２書き込み線と、
   複数の前記第１書き込み線を相互に接続する複数の接続線と、
   複数の前記第１書き込み線の端および複数の前記接続線の相互間において接続され、接続された前記第１書き込み線に電流を供給する複数のドライブ回路と、
   複数の前記第１書き込み線の両端に接続され、接続された前記第１書き込み線から電流を引き抜く複数のシンク回路と、
   を具備し、
   複数の前記ＭＴＪ素子から１つの選択ＭＴＪ素子が選択され、
   複数の前記シンク回路のうち、前記選択ＭＴＪ素子に沿う１本の前記第１書き込み線と接続された２つの非選択シンク回路がオフとされ、
   前記非選択シンク回路を除く複数の前記シンク回路のうちの少なくとも１つがオンとされ、
   前記接続線を介さないで前記選択ＭＴＪ素子から最も近くにある、複数の前記ドライブ回路のうちの１つの選択ドライブ回路がオンとされ、
   複数の前記ドライブ回路のうちの前記選択ドライブ回路を除く全てがオフとされる、
   ことを特徴とする磁気ランダムアクセスメモリ。
3. 相互に離れて第１方向に沿って延びる複数の第１書き込み線と、
   複数の前記第１書き込み線の上方または下方において複数の前記第１書き込み線に沿って設けられた複数のＭＴＪ素子と、
   前記第１方向と異なる方向に延び、複数の前記第１書き込み線とともに前記複数のＭＴＪ素子を挟む第２書き込み線と、
   複数の前記第１書き込み線を相互に接続する複数の接続線と、
   複数の前記第１書き込み線の端および複数の前記接続線の相互間において接続され、接続された前記第１書き込み線から電流を引き抜く複数のシンク回路と、
   複数の前記接続線に接続され、複数の前記第１書き込み線に電流を供給する複数のドライブ回路と、
   を具備し、
   複数の前記ＭＴＪ素子から１つの選択ＭＴＪ素子が選択され、
   複数の前記ドライブ回路の少なくとも１つがオンとされ、
   複数の前記シンク回路のうちの前記選択ＭＴＪ素子から前記接続線を介さないで最も近くの１つである選択シンク回路がオンとされ、
   複数の前記シンク回路のうちの前記選択シンク回路を除く全てがオフとされる、
   ことを特徴とする磁気ランダムアクセスメモリ。

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