TW594727B - Magnetic random access memory - Google Patents

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Description

玫、發明說明： 相關申請案交叉參考 本申請案係以先前於2002年2月22日提出之日本專利申 請案號2002-46964號公報揭示之申請案為基礎，茲主張優先 權，該案之全部内容可經由參照方式引用於本案。 發明說明 【技術領域】 本發明係關於利用磁阻（Magneto Resistive)效應而記憶 “1”、“0”資料之磁性隨機存取記憶體（MRAM : Magnetic Random Access Memory) ° 【先前技術】 近年來，有關於利用新原理記憶資料之記憶體之提案為 數相當多，其中之一有利用隧道磁阻（Tunneling Magneto Resistive :以下稱TMR)效應而記憶“1”、“0”資料之磁性隨 機存取記憶體。 作為磁性隨機存取記憶體之提案，例如，已知有：Roy Scheuerlein等人之 ISSCC2000 Technical Digest ρ·128 「A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell」0 磁性隨機存取記憶體係利用MTJ(Magnetic Tunnel Junction :磁隧道接合）元件記憶“1”、“〇”資料。MTJ元件之 基本構造係利用2個磁性層（強磁性層）夾入絕緣層（隧道阻 擋層）之構造。但，有關MTJ元件之構造，由於涉及磁阻 (Magneto Resistive)比之最適化等因素，因此，有種種構造 83813.doc 594727 之提案存在。 記憶於MTJ元件之資料係利用2個磁性層之磁化狀態為 平行或反平行加以判斷。戶斤謂平行，係指2個磁性層之磁化 万向相同之意；所謂反平行，係指2個磁性層之磁化方向相 反之意。 通吊’在2個磁性層中之_方（固定層）附設反強磁性層。 反強磁性層係固定固定層之磁化方向用之構件。因此，實 際上、，係利用2個磁性層中之另一方（自由層）之磁化方向， 決足冗憶於MTJ元件之資料（“ 1，，或‘‘〇，，）。 MTJtl件之磁化狀態為平行時’夾在構成該元件之2 個磁性層間之絕緣層㈣道阻擒層）之㈣電阻最低。例如， 以此狀態作為“「，狀態；又，贿元件之磁化狀態為反平行 時’夾在構成該MTJ元件之2個磁性層間之絕緣層（隧道阻擔 層）< 隧道電阻最高《例如，以此狀態作為“〇，，_狀態。 在關於磁性隨機存取記憶體之單元陣列構造方面，目前 ’容量之大容量化、窝人/讀出動作之穩定 化等觀點，進行種種構造之檢討。 、例如，目前已知有利用“固聰電晶體與⑽而元件構 成1個記憶體單元之單元陣列構造。又，為實現讀出動作之 ::化，獲悉也有具有此種單元陣列構造，並利用2個記憶 體早兀陣列記憶1位元資料之磁性隨機存取記憶體。 但，在此等磁性隨機存取記憶體中，卻難以謀求記憶體 容量之增大。此係因為在此等單元陣列構造中，1個厘〇3電 晶體對應於1個MTJ元件之故。 83813.doc -6 - 作為在記憶體單元陣列中無必要設有此種MOS電晶體之 磁性隨機存取記憶體，以往已知有所謂交叉點型單元陣列 構造之磁性隨機存取記憶體。交叉點型單元陣列構造具有 將MTJ元件配置於字元線與位元線之交叉部之單純之構造 ，在記憶體單元陣列内並無選擇電晶體，是其特徵。 依據交叉點型單元陣列構造，由於不使用選擇MOS電晶 體，可相對地縮小記憶體單元之大小，結果可謀求記憶體 容量之增大。 例如，以“F”為設計法則之最小尺寸時，選擇MOS電晶體 與MTJ元件構成之記憶體單元之單元尺寸為8F2 ;相對地， 僅MTJ元件構成之記憶體單元之單元尺寸為4F2。也就是說 ，僅MTJ元件構成之記憶體單元之單元尺寸只要利用選擇 MOS電晶體與MTJ元件構成之記憶體單元之約一半尺寸即 可予以實現。 但採用交叉點型單元陣列構造而構成磁性隨機存取記憶 體時，卻有寫入動作時之TMR (MTJ)元件之絕緣層（隧道阻 擋層）會遭受破壞之問題。 即，交叉點型單元陣列構造之情形，MTJ元件係以接觸 方式配置於字元線與位元線之交叉部。而，利用使具有同 值之寫入電流分別流通至字元線與位元線（流通至字元線 或位元線之寫入電流之方向因資料值而改變），使其產生磁 場，藉以決定配置於此等之間之MTJ元件之磁化方向。 在此，字元線及位元線存在著配線電阻，字元線及位元 線之兩端間之配線電阻之值在此等字元線及位元線愈長時 83813.doc ，其值愈大。也就是說，在通以寫入電流時，接近於字元 線及位元線之驅動器之位置之電位高於接近於字元線及位 元線之消能器之位置之電位。 因此，在寫入動作時，有時可能因MTJ元件之位置而在 MTJ元件兩端產生電位差，而由於此電位差，會有電壓應 力施加至MTJ元件之隧道阻擋層，而有隧道阻擋層遭受破 壞之可能性。 茲將此問題具體地說明如下。 如圖107所示，就配置於距離字元線驅動器WD最近（距離 字元線消能器WS最遠）、距離位元線消能器BS最近（距離位 元線驅動器BD最遠）位置之MTJ元件（最差的情況）加以考慮。 此MTJ元件之字元線側之端部電位因該端部在距離字元 線驅動器WD最近之位置接觸於字元線，故例如成為Vp。另 一方面，此MTJ元件之位元線側之端部電位因該端部在距 離位元線驅動器WD最遠之位置接觸於位元線，故因位元線 之配線電阻r之電壓下降而例如成為Vp- α。 也就是說，MTJ元件之位元線側之端部電位比其字元線 側之端部電位低α值。其結果，配置在距離字元線驅動器 WD最近、距離位元線消能器BS最近位置之MTJ元件之兩端 會產生電位差α。 在此，假定因超過10 [MV/cm]之電場而發生隧道阻擋層 之絕緣破壞之可能性極大。 字元線及位元線之薄層電阻為100 [m Ω ]，記憶體單元陣 列之大小為1750 (1.75千）個X 1750 (1.75千）個時，由字元線 83813.doc 及位元線之一端至他端之配線電阻Γ如下。 在X又點型單元陣列構造中，由字元線及位元線之一端 至他端，沿著由字元線及位元線配置有記憶體單元。假設 字元線及位元線延伸之方向之記憶體單元尺寸為最小加工 尺寸（設計法則）時，該方向之記憶體單元彼此之間隔也被設 定於最小加工尺寸（間隔）。 也就是說’字元線及位元線之長度為1750 X 2個記憶體單 元排列之長度。因此，由字元線及位元線之一端至他端之 配線電阻r為350 [Ω](記憶體單元陣列增大時，字元線及位 元線會變長，配線電阻Γ會增大。）。 假設為寫入電流Ip為2 [mA]時，因配線電阻!*為35〇 [ q ] ，在字元線及位元線之各其兩端會產生〇·7 (=〇〇〇2><35〇) [V]之電位差。 而，MTJ元件之隧道阻擋層之厚度（具有多數隧道阻擋層 之MTJ元件時，為此等之合計厚度）為〇·7 [nm]，MTJ元件之 兩‘之電位差為0.7 [V]時，MTJ元件會產生1〇 [MV/cm]之電 也就是說，在上述之條件下，為了消除發生隧道阻擋層 之絕緣破壞之可能性，必須將圍繞在字元線驅動器/消能器 及位元線驅動器/消能器之1個記憶體單元陣列大小設定在 1.75千X 1·75千個以下。 如此，在交又點型單元陣列構造中，考慮窝入動作時之 MTJ元件之隧道阻擋層之絕緣破壞時，無法決定記憶體單 元陣列大小之上限，充分實現MTJ元件之高積體化。 83813.doc 又，在字元線及位元線，並非經常通以寫入電流Ip，寫 、包流Ip僅在寫入動作時，才施加至字元線及位元線。也 畎是說，字元線及位元線距離驅動器最近之位置之電位， 有時會因過衝現象而超過vp。 考慮到過衝現象時，在上述之條件下，MTJ元件有可能 產生超過10 [MV/cm]之電場。 因此，假設字元線及位元線之薄層電阻、寫入電流Ip及 隧逼阻擂層之厚度一定時，為了消除MTJ元件產 生超過10 [MV/cm]t私場之可能性，必須將記憶體單元陣列之尺寸進 步縮小，並縮小字元線及位元線之配線電阻^所引起之電 壓下降量。 例如’在上逑之條件下，考慮到字元線及位元線之電位 之過衝現象時，必須將i個記憶體單元陣列大小之上限由3 兆（=1·75千個Χ1·75千個）縮小至15兆個。 而作為记憶體單元陣列之周邊電路，也可新設箝定字 疋、’泉及位7C線义電位之箝位電路，以防止過衝/衝力不足現 象。 ^此時冗憶體單元陣列之周邊電路會增大相當於箝 私各之#刀，並因晶片尺寸之增大，導致製造成本之增 加又’因柑位電路具有抑制字元線及位元線之電位之急 遽上升/下降之機能，因此，可能延長字元線及位元線之電 位到達Vp之時間，結果會降低寫入速度。 【發明内容】 本^明又弟一例之磁性随機存取記憶體係包含：記憶體 83813.doc 單元陣列，其係包含利用磁阻效應記憶資料之多數記憶體 單元者；第一機能線，其係在前述記憶體單元陣列内，向 第一方向延伸，並共通地連接於前述多數記憶體單元之一 端者；多數第二機能線，其係對應於前述多數記憶體單元 被設置，在前述記憶體單元陣列内，向與第一方向交叉之 第二方向延伸者；及第三機能線，其係離開前述多數記憶 體單元，並由前述多數記憶體單元所共有者。前述多數記 憶體單元之各記憶體單元之他端獨立地連接於前述多數第 二機能線中之1條，前述多數記憶體單元之一端直接連接於 前述第一機能線。 本發明之第二例之磁性隨機存取記憶體係包含：記憶體 單元陣列，其係包含利用磁阻效應記憶資料之記憶體單元 者；第一機能線，其係在前述記憶體單元陣列内，向第一 方向延伸，並連接於前述記憶體單元之一端者；第二機能 線，其係在前述記憶體單元陣列内，向與前述第一方向交 叉之第二方向延伸，並連接於前述記憶體單元之他端者； 及第三機能線，其係離開前述記憶體單元，並產生將資料 寫入前述記憶體單元用之磁場者。前述記憶體單元之一端 直接連接於前述第一機能線，前述記憶體單元之他端直接 連接於前述第二機能線。 本發明之第三例之磁性隨機存取記憶體之讀出方法係將 前述多數第二機能線全部固定於第一電位，將前述第一機 能線設定於異於前述第一電位之第二電位，將讀出電流個 別地通至前述多數記憶體單元，依據前述讀出電流之值， 83813.doc -11 - 謂出前述多數記憶體單元之資料。 本發明之第四例之嵫性隨機盎 〜 現機存取1己憶體之寫入方法係將 心向一方向之第一寫入‘ 、夺 “欠般 十 屯成通至則述多數第二機能線中之 $，將具有依存於寫入資料之 心 4哲- 示一馬入電流通至前 处吊二機能線，利用前述第一1^ — ,^ 珩夂罘一寫入電流產生之磁場 ’將則述寫入資料寫入前述多數記憶體單元中之i個。 :發明之第五例之磁性隨機存取記憶體之寫入方 〜 万门之罘一寫入電流通至前述多數 弟—機能線中之1條，搞·、、云、/ 把Η ^將机向一万向之第二寫入電流通至前
述第三機能線，利用前述第一及筐-堂λ A 、弟及弟一寫入電流產生之磁場 ，將前述寫入資料寫入前述多數記憶體單元中之i個。 本發明之第六例之磁㈣機存取記憶體之製造方法係包 含：第-步驟，其係在周邊電路區域内形成M0S電晶體之 鬧極，同時在記憶體單元陣列區域内，以一定間隔形成具 有規則性的或整體一樣性的配置之假配線者；第二步驟， 其係形成覆蓋前述MOS電晶體及前述假配線之第一層間絕 緣層者；第三步驟，其係在前述記憶體單元陣列區域内之 前述第一層間絕緣層之表面區域形成發揮磁阻效應之記憶 月豆單元者’及第四步驟，其係形成覆蓋前述記憶體單元之 第二層間絕緣層者。 【實施方式】 以下，一面參照圖式，一面詳細說明有關本發明之例之 磁性隨機存取記憶體。 1.單元陣列構造 83813.doc -12- 首先’說明有關本發明之例之磁性隨機存取記憶體構造。 本4月之例之單元陣列構造之特徵在於：在共通連接構 成項出區塊之多數M17元件之_端，並獨立地連接其他端 至@ ώ U元’·泉之單元陣列構造中’將此等多數财了元件之 场不、’工由喂出選擇開關而直接連接至讀出字元線之點上。 即，在碩出區塊内不配置讀出選擇開關（例WM〇s電晶體） ，其結果，可僅利用MTJ元件構成記憶體單元陣列。 私用此種單兀陣列構造時，由於在單元陣列内不配置開 關元件，故可實現MTJ元件之高密度化、MTJ元件之底層之 平坦化（磁阻值&MR比之均勻化）等。又，使2條寫入線中之 1條运離MTJ元件，故不會如交叉點型單元陣列構造一般地 在MTJ元件之兩端產生電位差，因此，也不會發生mtj元件 之隧道阻擋層之遭受破壞之問題。 (1)構造例1 構造例1係表示由4個MTJ元件構成1個讀出區塊之情形 之例。 ①電路構造 首先，說明電路構造。 圖1係表示作為本發明之構造例1之磁性隨機存取記憶體 之主要部。 記憶體單元陣列11具有在X方向及γ方向配置成陣列狀 之多數MTJ元件12。例如，在X方向配置j個MTJ元件12，在 Y方向配置4Xn個MTJ元件12。 在Y方向配置之4個MTJ元件12係構成1個讀出區塊BKik 83813.doc -13 - (i=l、··· j、k=l、…η)。在X方向配置之j個讀出區塊BKik係 構成1個列。記憶體單元陣列11具有η個列。又，在Y方向配 置之η個讀出區塊BKik係構成1個行。記憶體單元陣列11具 有j個行。 讀出區塊BKik内之4個MTJ元件12之一端被共通連接，其 連接點例如係連接至讀出字元線RWLi (i=l、…j)。讀出字 元線RWL i係向Y方向延伸，例如在1行内僅設有1條。 配置於1行内之讀出區塊BKik内之MTJ元件12係不經由 讀出選擇開關（例如MOS電晶體）而直接連接至讀出字元線 RWLi (i=l、···」_)。讀出字元線RWLi之一端例如經由MOS電 晶體所構成之行選擇開關CSW而連接於接地點VSS。 又，由於行選擇開關CSW配置於記憶體單元陣列11之外部 ，故在記憶體單元陣列11内不配置開關元件（MOS電晶體）。 讀出區塊BKik内之4個MTJ元件12之他端分別獨立地連 接於讀出位元線RBL4 (n-l) + l、RBL4 (n_l)+2、RBL4 (n-l) + 3 、RBL4 (n-1)+4。即，對應於1個讀出區塊BKik内之4個MTJ 元件12，配置4條讀出位元線RBL4 (n-l) + l、RBL4 (n_l)+2 、RBL4 (n-l) + 3、RBL4 (n_l)+4。 讀出位元線RBL4 (n-l)+l、RBL4 (n-l)+2、RBL4 (n-l) + 3 、RBL4 (n-1)+4向X方向延伸，其一端經由列選擇開關（MOS 電晶體）RSW2連接至共通資料線30。共通資料線30連接至讀 出電路（例如包含感測放大器、選擇器及輸出緩衝器）29B。 例如，如圖111及圖121所示，讀出位元線係連接於將位 元線設定於VC之偏壓電晶體BT。 838i3.doc -14- 列選擇開關RSW2被輸入列選擇線訊號RLi (i=l、…η)。 列解碼器25-1、"·25-η輸出列選擇線訊號RLi。 如圖111所示，偏壓電晶體BT由P通道MOS電晶體構成時 ，RLi被輸入至該偏壓電晶體BT ;如圖121所示，偏壓電晶 體BT由N通道MOS電晶體構成時，RLi之反轉訊號被輸入至 該偏壓電晶體BT。列解碼器25-1、…25-n輸出列選擇線訊 號RLi及其反轉訊號。 讀出位元線RBL4 (n-l)+l、RBL4 (n-l)+2、RBL4 (n-l) + 3 、RBL4 (n-1)+4係向X方向（列方向）延伸，也具有作為寫入 字元線WWL4 (n-l)+l、WWL4 (n-l)+2、WWL4 (n-l)+3、 WWL4 (n-l)+4之機能。 寫入字元線WWL4 (n-l) + l、WWL4 (n-l)+2、WWL4 (n-l)+3 、WWL4 (11-1)+4之一端經由列選擇開關113\¥2及共通資料線 30連接至寫入字元線驅動器23A。其他端連接至寫入字元線 消能器24-1、...24-11。 在構成讀出區塊BKik之4個MTJ元件12附近，配置有由此 等4個MTJ元件所共有之向Y方向延伸之1條寫入位元線 WBLi (i=l、···〗）。寫入位元線WBLi在1個行僅配置1條。 寫入位元線WBLi之一端係連接於包含行解碼器及寫入 位元線驅動器/消能器之電路區塊29A，其他端連接於包含 行解碼器及寫入位元線驅動器/消能器之電路區塊3 1。 在寫入動作時，電路區塊29A、3 1處於動作狀態，而依照 寫入資料’向電路區塊2 9 A之方向或向電路區塊3 1之方向^ 將寫入電流通至寫入位元線WBLi。 83813.doc -15- 列解碼器25-n在寫入動作時，依據列位址訊號，選擇多 數列中之1列。寫入字元線驅動器23A將寫入電流供應至被 選擇之列内之寫入字元線WWL4(n_1)+1、 WWL4 (n-1) + 3、WWL4 (n_1)+4。寫入電流被寫入字元線消 能器24-n所吸收。 列解碼器25-n在讀出動作時，依據列位址訊號，選擇多 數列中之1列。行解碼器32在讀出動作時，依據行位址訊號 CSL1、…CSLj，選擇多數行中之丨行，使配置在被選擇之行 内之行選擇開關CSW呈通電狀態。 在構造1之磁性隨機存取記憶體中，讀出區塊内之多數 MTJ元件之一端被共通連接，其他端分別連接於不同之讀 出位元線 RBL4 (n-l)+；l、RBL4 (n-l)+2、RBL4 (n-l) + 3、RBL4 (η-1)+4 〇 因此，可利用1次之讀出步驟，丨次讀出讀出區塊内之多 數MTJ元件之資料。 又，讀出位元線RBL4 (n-l) + l、RBL4 (n-l)+2、RBL4 (n-l)+3 、RBL4 (n-l)+4也具有作為寫入字元線WWL4 (nj+i、 ^¥界]^4(11-1)+2、〜界1^4(11-1) + 3、\¥\¥1^(11-1)+4之機能。即 ’在單元陣列内無必要另外設置僅具有作為寫入字元線之 機能之配線，故可簡化單元陣列構造。 又，如上所述，構造例1之特徵在於在讀出區塊内無選擇 讀出區塊用之讀出選擇開關存在之點上。此時，非選擇之 列内之讀出位元線 RBL4 (n_l)+l、RBL4 (n-l) + 2、RBL4 (n-l)+3、RBL4 (n_l)+4及非選擇之行内之讀出字元線WBLj 83813.doc -16- 均呈浮動狀態。 因此，被選擇之列内之讀出位元線RBL4 (n-l)+l、RBL4 (11-1) + 2、1^1^4(11-1) + 3、1^]^4(11-1)+4可經由存在於非選擇 之行内之讀出區塊内之MTJ元件而成為互相被短路之狀態。 因此，在構造例1中，在讀出動作時，例如，將被選擇之 列内之讀出位元線 RBL4 (n-l)+l、RBL4 (n-l) + 2、RBL4 (η-1 ) + 3、RBL4 (n-1)+4之電位固定於互相相同之值。也就是 說，固定被選擇之列内之讀出位元線RBL4 (n-l)+l、RBL4 (n-l)+2、RBL4 (n-l) + 3、RBL4 (n-l)+4之電位，利用讀出電 路29B，可檢出通至MTJ元件之讀出電流之變化。 有關固定被選擇之列内之讀出位元線RBL4 (n-l)+l、 RBL4 (n-l) + 2、RBL4 (n-l) + 3、RBL4 (n-l)+4之電位之電路 (箝位電路），將在讀出電路之說明中再予詳述。 在讀出動作時，若被選擇之列内之讀出位元線RBL4 (n-l)+l、RBL4 (n-l)+2、RBL4 (n-l)+3、RBL4 (n-l)+4之電 位經常相同，則經由多數非選擇之MTJ元件而將該等讀出 位元線互相短路，在判定被選擇之MTJ元件之資料值之際 ，不會構成任何問題。 又，在構造例1中，由於省略讀出區塊内之讀出選擇開關 ，故在讀出動作時，會產生經由非選擇之讀出區塊内之MTJ 元件之電流經路。但因MTJ元件之電阻值充分地大，讀出 電流與寫入電流相比，呈現非常小之值，故在耗電流之增 加上，不會構成大問題。 在寫入動作時，將寫入電流通至被選擇之列内之寫入字 83813.doc -17- 元線 WWL4 (n-l)+l、WWL4 (n-l) + 2、WWL4 (n-l)+3、WWL4 (n-1)+4時，可經由存在於被選擇之列内之讀出區塊内之 MTJ元件將讀出字元線RWLj充電。由於讀出字元線RWLj成 浮動狀態，故僅充電不會在MTJ元件之兩端產生實質上之 電位差。 ②裝置構造1 其次，說明有關裝置構造1。 [1]剖面構造 圖2係表示作為本發明之構造例1之磁性隨機存取記憶體 之1區塊份之裝置構造1。 又，在圖2所示之元件中，為了能取得與圖1之電路之元 件之對應，附以與圖1相同之符號。 4半導體基板41之上部配置有向Y方向延伸之讀出字元 線RWL1，在讀出字元線RWL1之正下方並未配置開關元件 。讀出字元線RWL1之上部配置有在Y方向排列之4個MTJ元 件（MTJ (Magnetic Tunnel Junction ··磁隧道接合）元件）MTJ1 、MTJ2、MTJ3、MTJ4。 MTJ 元件 MTJ1、MTJ2、MTJ3、MTJ4之一端（在本例中， 為上端）共通連接於上部電極44。接觸插塞42電性連接於上 部電極44與讀出字元線RWL1。 MTJ元件MTJ1、MTJ2、MTJ3、MTJ4之他端（在本例中， 為下端）電性連接於讀出位元線RBL1、RBL2、RBL3、RBL4 (寫入字元線WWL1、WWL2、WWL3、WWL4)。讀出位元線 RBL1、RBL2、RBL3、RBL4向 X方向（歹ij 方向）延伸。 83813.doc -18- MTJ元件MTJ1、MTJ2、MTJ3、MTJ4分別獨立地連接於 讀出位元線 RBL1、RBL2、RBL3、RBL4。即，對 4個 MTJ 元件MTJ1、MTJ2、MTJ3、MTJ4，設置4條讀出位元線RBL1 、RBL2、RBL3、RBL4。 寫入位元線WBL1係位於MTJ元件MTJ1、MTJ2、MTJ3、 MTJ4之上部，且配置在其附近。寫入位元線WBL1向Y方向 (行方向）延伸。 在構造例1中，對構成讀出區塊之4個MTJ元件MTJ1、 MTJ2、MTJ3、MTJ4，設有1條寫入位元線WBL1。但，也 可取代為：例如將4個MTJ元件MTJ1、MTJ2、MTJ3、MTJ4 重疊，而對應4個MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，設 置4條寫入位元線。 又，在構造例1中，對MTJ元件ΜΤΠ、MTJ2、MTJ3、MTJ4 ，在其上部配置向Υ方向延伸之寫入位元線BL1，在其下部 配置向X方向延伸之讀出位元線RBU、RBL2、RBL3、RBL4。 但，對MTJ元件MTJ1、MTJ2、MTJ3、MTJ4之寫入位元 、線BL1與讀出位元、線RBL1 ' RBL2、RBL3、RBL4之關係位 置並不限定於此。 例如，也可對MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，在 其下部配置向Υ方向延伸之寫入位元線WBL1，在其上部配 置向X方向延伸之1賣出位元、線RBL1、RBL2、RBL3、RBL4。 依據此種裝置構造，讀出區塊内之多數MTJ元件ΜΤΠ、 MTJ2、MTJ3、MTJ4係分別電性連接於不同之讀出位元線 RBL1、RBL2、RBL3、RBL4 (寫入字元線 WWL1、WWL2、 838i3.doc -19- WWL3、WWL4)。因此，可利用1次之讀出步驟，1次讀出 讀出區塊内之多數MTJ元件MTJ1、MTJ2、MTJ3、MTJ4之 資料。 又，讀出區塊内之多數MTJ元件MTJ1、MTJ2、MTJ3、 MTJ4之一端係被共通連接，其連接點不經由讀出選擇開關 而直接連接於讀出字元線RWL1。又，向Y方向延伸之寫入 位元線WBL1係被讀出區塊内之多數MTJ元件MTJ1、MTJ2 、MTJ3、MTJ4所共有，因此，可實現MTJ元件之高積體化 及特性之提高。 [2]平面構造 圖3係表示在圖2之裝置構造中，MTJ元件、讀出位元線（寫 入字元線）及寫入位元線之關係位置。 MTJ元件MTJ1、MTJ2、MTJ3、MTJ4之上部電極44例如 具有方形圖案，其一部分設有對接觸插塞之接觸區域。 MTJ元件MTJ1、MTJ2、MTJ3、MTJ4配置於Y方向，其容 易磁化軸（平行於MTJ元件之長邊之方向）為X方向。即，MTJ 元件MTJ1、MTJ2、MTJ3、MTJ4具有在X方向較長之長方形。 MTJ元件MTJ1、MTJ2、MTJ3、MTJ4係配置於寫入字元 線WWL1與讀出位元線RBL1、RBL2、RBL3、RBL4(寫入字 元線WWL1、WWL2、WWL3、WWL4)相交叉之區域。 ③裝置構造2 其次，說明有關裝置構造2。 [1 ]剖面構造 圖4係表示作為本發明之構造例1之磁性隨機存取記憶體 83813.doc -20- 之1區塊份之裝置構造2。 又，在圖4所示之元件中，為了能取得與圖1之電路之元 件之對應，附以與圖1相同之符號。 在半導體基板41之上部配置有向Y方向延伸之讀出字元 線RWL1，在讀出字元線RWL1之正下方並未配置開關元件 。讀出字元線RWL1之上部配置有在Y方向排列之4個MTJ元 件（MTJ (Magnetic Tunnel Junction)元件）MTn、MTJ2、MTJ3 、MTJ4。 MTJ 元件 MTJ 1、MTJ2、MTJ3、MTJ4之一端（在本例中， 為上端）共通連接於上部電極44。接觸插塞42及導電層43電 性連接於上部電極44與讀出字元線RWL1。 裝置構造2與裝置構造1相比時，設置接觸插塞42之位置 不同。即，在裝置構造1中，接觸插塞42係設置於上部電極 44之Y方向之端部，但在裝置構造2中，接觸插塞42係配置 於上部電極44之中央部。 如此，對接觸插塞42，將MTJ元件MTJ1、MTJ2、MTJ3 、MTJ4左右均等地配置時，可將配線電阻等在讀出動作時 所產生之雜訊抑制在最小限度。 又，導電層43也可與上部電極44形成為一體。即，導電 層43與上部電極44也可利用同一材料同時形成。 MTJ元件MTJ1、MTJ2、MTJ3、MTJ4之他端（在本例中， 為下端）電4生連接於1賣出位元線RBL1、RBL2、RBL3、RBL4 (寫入字元線WWL1、WWL2、WWL3、WWL4)。讀出位元線 RBL1、RBL2、RBL3、RBL4向X方向（列方向）延伸。 83813.doc -21 - MTJ元件MTJ1、MTJ2、MTJ3、MTJ4分別獨立地連接於 讀出位元線 RBL1、RBL2、RBL3、RBL4。即，對 4個 MTJ 元件MTJ1、MTJ2、MTJ3、MTJ4，設置4條讀出位元線RBL1 、RBL2、RBL3、RBL4。 寫入位元線WBL1係位於MTJ元件MTJ1、MTJ2、MTJ3、 MTJ4之上部，且配置在其附近。寫入位元線WBL1向Y方向 (行方向）延伸。 在構造例1中，對構成讀出區塊之4個MTJ元件MTJ1、 MTJ2、MTJ3、MTJ4，設有1條寫入位元線WBL1。但，也 可取代為：例如將4個MTJ元件MTJ1、MTJ2、MTJ3、MTJ4 重疊，而對應4個MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，設 置4條寫入位元線。 又，在構造例1中，對MTJ元件MTJ卜MTJ2、MTJ3、MTJ4 ，在其上部配置向Y方向延伸之寫入位元線WBL1，在其下 部配置向X方向延伸之讀出位元線RBL1、RBL2、RBL3、 RBL4。 但，對MTJ元件MTJ1、MTJ2、MTJ3、MTJ4之寫入位元 、線WBL1與讀出位元、線RBL1、RBL2、RBL3、RBL4之關係 位置並不限定於此。 例如，也可對MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，在 其下部配置向Y方向延伸之寫入位元線WBL1，在其上部配 置向X方向延伸之讀出位元、線RBL1、RBL2、RBL3、RBL4。 依據此種裝置構造，讀出區塊内之多數MTJ元件MTJ1、 MTJ2、MTJ3、MTJ4係分別電性連接於不同之讀出位元線 83813.doc -22- RBL1、RBL2、RBL3、RBL4 (寫入字元線WWL1、WWL2、 WWL3、WWL4)。因此，可利用1次之讀出步驟，1次讀出 讀出區塊内之多數MTJ元件MTJ1、MTJ2、MTJ3、MTJ4之 資料。 又，讀出區塊内之多數MTJ元件MTJ1、MTJ2、MTJ3、 MTJ4之一端係被共通連接，其連接點不經由讀出選擇開關 而直接連接於讀出字元線RWL1。又，向Y方向延伸之寫入 位元線WBL1係被讀出區塊内之多數ΜΊ7元件MTJ1、MTJ2 、MTJ3、MTJ4所共有，因此，可實現MTJ元件之高積體化 及特性之提高。 [2]平面構造 圖5至圖7係表示圖4之裝置構造2之各配線層之配置情形 。又，圖4之剖面係對應於沿著圖5至圖7之IV-IV線之剖面。 圖5係表示讀出字元線之配置情形。 讀出字元線RWL1係向Y方向延伸。在讀出字元線RWL1 上配置接觸插塞42。 圖6係表示讀出位元線及MTJ元件之配置情形。 讀出位元線1^1^1、1^乙2、1^1^3、1^1^4(寫入字元線界界乙1 、WWL2、WWL3、WWL4)係向X方向延伸。讀出位元線RBL1 、RBL2、RBL3、RBL4之間隔例如可設定於可利用微影照 相技術加工之最小尺寸（或設計法則）。 在讀出位元線RBL1、RBL2、RBL3、RBL4上配置MTJ元 件 MTJ1、MTJ2、MTJ3、MTJ4。MTJ 元件 MTJ1、MTJ2、MTJ3 、MTJ4之容易磁化軸，即，平行於MTJ元件MTJ1、MTJ2 83813.doc -23- 、MTJ3、MTJ4之長邊之方向為X方向。 讀出位元線RBL1係共通連接於配置在X方向之MTJ元件 MTJ1，讀出位元線RBL2係共通連接於配置在X方向之MTJ 元件MTJ2，讀出位元線RBL3係共通連接於配置在X方向之 MTJ元件MTJ3，讀出位元線RBL4係共通連接於配置在X方 向之MTJ元件MTJ4。 在接觸插塞42上配置導電層43。 圖7係寫入位元線之配置情形。 在 MTJ 元件 MTJ1、MTJ2、MTJ3、MTJ4及導電層 43 上， 配置具有方形圖案之上部電極44。上部電極44接觸於MTJ 元件 MTJ1、MTJ2、MTJ3、MTJ4及導電層 43。 在上部電極44之正上方配置寫入位元線WBL1。寫入位元 線WBL1向Y方向延伸。 ④裝置構造3 其次，說明有關裝置構造3。 [1 ]剖面構造 圖8係表示作為本發明之構造例1之磁性隨機存取記憶體 之1區塊份之裝置構造3。 又，在圖8所示之元件中，為了能取得與圖1之電路之元 件之對應，附以與圖1相同之符號。 在半導體基板41之上部配置有向Y方向延伸之寫入位元 線WBL1，在寫入位元線WBL1之正下方並未配置開關元件 。寫入位元線WBL 1之上部配置具有方形圖案之下部電極 44 〇 83813.doc -24- 594727 在下部電極44上，配置排列在Y方向之4個MTJ元件（MTJ (Magnetic Tunnel Junction)元件）MTJ1、MTJ2、MTJ3、MTJ4 〇 在MTJ元件MTJ1、MTJ2、MTJ3、MTJ4上，配置讀出位 元線RBU、RBL2、RBL3、RBL4 (寫入字元線 WWL 卜 WWL2 、WWL3、WWL4) 〇 讀出位元線RBU、RBL2、RBL3、RBL4 接觸於MTJ元件MTJ1、MTJ2、MTJ3、MTJ4。讀出位元線 RBL1、RBL2、RBL3、RBL4向X方向（列方向）延伸。 MTJ元件MTJ1、MTJ2、MTJ3、MTJ4分別獨立地連接於 讀出位元線 RBL1、RBL2、RBL3、RBL4。即，對 4個 MTJ 元件MTJ1、MTJ2、MTJ3、MTJ4，設置4條讀出位元線RBL1 、RBL2、RBL3、RBL4。 下部電極44上配置接觸插塞42及導電層43。接觸插塞42 及導電層43係電性連接於下部電極44與讀出位元線RWL1。 接觸插塞42係配置於上部電極44之中央部。對接觸插塞 42，將MTJ元件MTJ1、MTJ2、MTJ3、MTJ4左右均等地配 置時，可將配線電阻等在讀出動作時所產生之雜訊抑制在 φ 最小限度。 讀出位元線RWL1配置於MTJ元件MTJ1、MTJ2、MTJ3、 MTJ4之上部。讀出位元線RWL1向Y方向（行方向）延伸。 在構造例1中，對構成讀出區塊之4個MTJ元件MTJ1、 MTJ2、MTJ3、MTJ4，設有1條寫入位元線WBL1。但，也 可取代為：例如將4個MTJ元件MTJ1、MTJ2、MTJ3、MTJ4 重疊，而對應4個MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，設 置4條寫入位元線。 83813.doc -25- 又，在構造例1中，對MTJ元件MTJ1、MTJ2、MTJ3、MTJ4 ，在其下部配置向γ方向延伸之寫入位元線WBL1，在其上 部配置向X方向延伸之讀出位元線RBL1、RBL2、RBL3、 RBL4 〇 但，對MTJ元件MTJ1、MTJ2、MTJ3、MTJ4之寫入位元 線WBL 1與讀出位元線RBL1、RBL2、RBL3、RBL4之關係 位置並不限定於此。 例如，也可對MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，在 其上部配置向Y方向延伸之寫入位元線WBL1，在其下部配 置向X方向延伸之讀出位元線RBL1、RBL2、RBL3、RBL4。 依據此種裝置構造，讀出區塊内之多數MTJ元件MTJ1、 MTJ2、MTJ3、MTJ4係分別電性連接於不同之讀出位元線 RBL1、RBL2、RBL3、RBL4 (寫入字元線WWL1、WWL2、 WWL3、WWL4)。因此，可利用1次之讀出步驟，1次讀出 讀出區塊内之多數MTJ元件MTJ1、MTJ2、MTJ3、MTJ4之 資料。 又，讀出區塊内之多數MTJ元件MTJ1、MTJ2、MTJ3、 MTJ4之一端係被共通連接，其連接點不經由讀出選擇開關 而直接連接於讀出字元線RWL1。又，向Y方向延伸之寫入 位元線WBL1係被讀出區塊内之多數MTJ元件MTJ1、MTJ2 、MTJ3、MTJ4所共有，因此，可實現MTJ元件之高積體化 及特性之提高。 又，下部電極44與讀出字元線RWL1之接觸部係設於MTJ 元件MTJ1、MTJ2與MTJ元件MTJ3、MTJ4之間之區域。如 83813.doc -26- 此，對下部電極44之接觸部，將MTJ元件MTn、MTJ2、MTJ3 、MTJ4左右均等地配置時，可將配線電阻等在讀出動作時 所產生之雜訊抑制在最小限度。 [2]平面構造 圖9至圖12係表示圖8之裝置構造3之各配線層之配置情 形。又，圖8之剖面係對應於沿著圖9至圖12之VIII-VIII線 之剖面。 圖9係表示寫入位元線之配置情形。 寫入位元線WBL 1係向γ方向延伸。在寫入位元線WBL 1 上配置具有方形圖案之下部電極44。 圖10係表示MTJ元件之配置情形。 具有方形圖案之下部電極44上配置有MTJ元件MTJ1、 MTJ2、MTJ3、MTJ4及導電層 43。 下部電極44上之MTJ元件MTJ1、MTJ2、MTJ3、MTJ4係 排列配置於Y方向。MTJ元件MTJ1、MTJ2、MTJ3、MTJ4 之容易磁化軸，即，平行於MTJ元件MTJ1、MTJ2、MTJ3 、MTJ4之長邊之方向為X方向。 圖11係表示讀出位元線之配置情形。 在MTJ元件MTJ1、MTJ2、MTJ3、MTJ4上配置讀出位元 線 RBL1、RBL2、RBL3、RBL4 (寫入字元線WWL1、WWL2 、WWL3、WWL4)。 讀出位元線RBL1、RBL2、RBL3、RBL4係向X方向延伸 。t賣出位元線RBL1、RBL2、RBL3、RBL4之間隔例浚口可設 定於可利用微影照相技術加工之最小尺寸（或設計法則）。 83813.doc -27- 594727 讀出位元線RBL1係共通連接於配置在χ方向之MTJ元件 MTJ1 ’讀出位元線RBL2係共通連接於配置在X方向之MTj 元件MTJ2，讀出位元線RBL3係共通連接於配置在χ方向之 MTJ元件MTJ3 ,讀出位元線RBL4係共通連接於配置在χ方 向之MTJ元件MTJ4。 在導電層43上，配置有接觸插塞42。 圖12係讀出字元線之配置情形。 清出丰元線RWL1係向Y方向延伸。讀出字元線rwl 1接觸 於接觸插塞42。 春 (2)構造例2 ①概要 圖13係表tf作為本發明之構造例2之磁性隨機存取記憶 體之概要。 又，在圖13所示之元件中，為了能取得與圖（之電路元件 之對應，附以與圖1相同之符號。 構造例2之特徵在於：將與構造例i有關之記憶體單元陣 列11-1、11.2、多數段重疊於半導體基板（晶片） 上。記憶體單元陣列11-i、u.2、分別相當於圖工之 記憶體單元陣列11。 ②裝置構造1 構造例2之裝置構造1係有關將構造例1之裝置構造2 (圖 4)之記憶體單元陣列重叠成多數段之構造。 圖14係表示作為本發明之接；生 乃足構造例2之磁性隨機存取記憶 體之1區塊份之裝置構造丨。 " 83813.doc -28- 594727 [1]第1段（記憶體單元陣列11-1) 在半導體基板41之上部配置有向Y方向延伸之讀出字元 線RWL1-1，在讀出字元線RWL1-1之正下方並未配置開關元 件。讀出字元線RWL1-1之上部配置有在Y方向排列之4個 MTJ元件（MTJ (Magnetic Tunnel Junction)元件）ΜΤΠ-1、 MTJ2-1、MTJ3-1、MTJ4-1。 MTJ元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1之一端（在本 例中，為上端）共通連接於上部電極44-1。接觸插塞42-1及導 電層43-1電性連接於上部電極44-1與讀出字元線RWL1-1。 接觸插塞42-1係設置於上部電極44-1之中央部。對接觸插 塞 42-1，將 MTJ 元件 ΜΤΠ-1、MTJ2-1、MTJ3-1、MTJ4-1 左 右均等地配置時，可將配線電阻等在讀出動作時所產生之 雜訊抑制在最小限度。 又，導電層43-1也可與上部電極44-1形成為一體。即，導 電層43-1與上部電極44-1也可利用同一材料同時形成。 MTJ 元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1 之他端（在本 例中，為下端）電性連接於讀出位元線RBL1-1、RBL2-1、 RBL3]、RBL4-1 (寫入字元線WWL1-卜 WWL2]、WWL3-1 、WWL4-1)。讀出位元線 RBLH、RBL2-；l、RBL3-1、RBL4-1 向X方向（列方向）延伸。 MTJ 元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1 分別獨立地 連接於讀出位元線RBL1-1、RBL2-1、RBL3-1、RBL4-1。即 ，對 4個 MTJ元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1，設置 4條讀出位元線RBL1-1、RBL2-1、RBL3-1、RBL4-1。 -29- 83813.doc 寫入位元線WBL1-1係位於MTJ元件MTJ1-1、MTJ2-1、 MTJ3-1、MTJ4-1之上部，且配置在其附近。寫入位元線 WBL1-1向Y方向（行方向）延伸。 [2]第2段（記憶體單元陣列11-2) 在第1段之記憶體單元陣列11-1之寫入位元線WBL1-1之 上部配置有向Y方向延伸之讀出字元線RWL1 -2，在讀出字 元線RWL1 -2之上部配置有在Y方向排列之4個MTJ元件 (MTJ (Magnetic Tunnel Junction)元件）MTJ1-2、MTJ2-2、 MTJ3-2、MTJ4-2 〇 MTJ元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2之一端（在本 例中，為上端）共通連接於上部電極44-2。接觸插塞42-2及導 電層43-2電性連接於上部電極44-2與讀出字元線RWL1-2。 接觸插塞42-2係配置於上部電極44-2之中央部。對接觸插 塞 42-2，將MTJ元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2左 右均等地配置诗，可將配線電阻等在讀出動作時所產生之 雜訊抑制在最小限度。 又，導電層43-2也可與上部電極44-2形成為一體。即，導 電層43-2與上部電極44-2也可利用同一材料同時形成。 MTJ元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2之他端（在本 例中，為下端）電性連接於讀出位元線RBL1-2、RBL2-2、 RBL3-2、RBL4-2 (寫入字元線 WWL1-2、WWL2-2、WWL3-2 、WWL4-2)0 讀出位元線RBL1-2、RBL2-2、RBL3-2、RBL4-2 向X方向（列方向）延伸。 MTJ 元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2 分別獨立地 83813.doc -30- 連接於 1賣出位元、線 RBL1-2、RBL2-2、RBL3-2、RBL4-2。即 ，對 4個 MTJ 元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2，設置 4條讀出位元線RBL1-2、RBL2-2、RBL3-2、RBL4-2。 寫入位元線WBL1-2係位於MTJ元件MTJ1-2、MTJ2-2、 MTJ3-2、MTJ4-2之上部，且配置在其附近。寫入位元線 WBL1-2向Y方向（行方向)延伸。 [3]其他 在圖14中，雖係將有關構造例1之裝置構造2之記憶體單 元陣列11-1、11-2在半導體基板41上重疊成2段，但在原理 上，可重疊成3段以上（無上限）。 依據構造例2之裝置構造1，由於可將有關構造例1之裝置 構造2之記憶體單元陣列在半導體基板上重疊成多數段，故 可實現MTJ元件之高積體化。 ③裝置構造2 構造例2之裝置構造2係有關將構造例1之裝置構造3(圖8) 之記憶體單元陣列重疊成多數段之構造。 圖15係表示作為本發明之構造例2之磁性隨機存取記憶 體之1區塊份之裝置構造2。 Π]第1段(記憶體單元陣列11-1) 在半導體基板41之上部配置有向γ方向延伸之寫入位元 線WBL1-1，在寫入位元線WBL1-1之正下方並未配置開關元 件。寫入位元線WBL1 -1之上部配置具有例如方形圖案之下 部電極44-1 〇 在下部電極44-1上，g己置排列在γ方向之4個MTJ元件 83813.doc -31 - (MTJ (Magnetic Tunnel Junction)元件）MTJ1-1、MTJ2-1、 MTJ3-1、MTJ4-1。 在 MTJ 元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1上，配置 讀出位元線RBL1-1、RBL2-1、RBL3-1、RBL4-1 (寫入字元 線 WWL1-1、WWL2-1、WWL3-1、WWL4-1)。讀出位元線 RBL1-1、RBL2-1、RBL3-卜 RBL4-1 接觸於 MTJ 元件 MTJ1-1 、MTJ2-1、MTJ3-1、MTJ4-1。讀出位元線RBL1-1、RBL2-1 、RBL3-1、RBL4-1向X方向（列方向）延伸。 MTJ 元件 MTJ1_1、MTJ2-1、MTJ3-1、MTJ4-1 分別獨立地 連接於1賣出位元、線RBL1-1、RBL2-1、RBL3-1、RBL4-1。即 ，對 4個 MTJ 元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1，設置 44条 1賣出位元、線RBL1-1、RBL2-1、RBL3-1、RBL4-1。 下部電極44-1上配置接觸插塞42-1及導電層43-1。接觸插 塞42-1與導電層43-1係電性連接於下部電極44-1與讀出字 元線 RWL1-1。 接觸插塞42-1係配置於下部電極44-1之中央部。對接觸插 塞 42-1，將 MTJ 元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1 左 右均等地配置時，可將配線電阻等在讀出動作時所產生之 雜訊抑制在最小限度。 讀出位元線RWL1-1配置於MTJ元件MTJ1-1、MTJ2-1、 MTJ3-1、MTJ4-1之上部。讀出位元線RWL1-1向Y方向（行方 向）延伸。 [2]第2段（記憶體單元陣列11-2) 在半導體基板4丨之上邵配置有向γ方向延伸之寫入位元 83813.doc •32- 線WBL1-2,在寫入位元線WBL1-2之正下方並未配置開關元 件。寫入位元線WBL1-2之上部配置具有例如方形圖案之下 部電極44-2。 在下部電極44-2上，配置排列在Y方向之4個MTJ元件 (MTJ (Magnetic Tunnel Junction)元件）MTJ1-2、MTJ2-2、 MTJ3-2、MTJ4-2。 在 MTJ元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2上，配置 讀出位元線 RBL1-2、RBL2-2、RBL3-2、RBL4-2(寫入字元 線 WWL1-2、WWL2-2、WWL3-2、WWL4-2)。讀出位元線 RBL1-2、RBL2-2、RBL3-2、RBL4-2接觸於 MTJ 元件 MTJ1-2 、MTJ2-2、MTJ3-2、MTJ4-2。讀出位元線RBL1-2、RBL2-2 、RBL3_2、RBL4-2向X方向（列方向）延伸。 MTJ元件 MTJ1-2、MTJ2-2、ΜΊ73-2、MTJ4-2分別獨立地 連接於 1賣出位元、線RBL1-2、RBL2-2、RBL3-2、RBL4-2。即 ，對 4個 MTJ 元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4_2，設置 4條讀出位元線RBL1-2、RBL2-2〜-RBL3-2、RBL4-2。 下部電極44-2上配置接觸插塞42-2及導電層43-2。接觸插 塞42-2及導電層43-2係電性連接令下部電極44-2與讀出字 元線 RWL1-2。 一 接觸插塞42-2係配置於下部電極44-2之中央部。對接觸插 塞 42-2，將 MTJ元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2左 右均等地配置時，可將配線電阻等在讀出動作時所產生之 雜訊抑制在最小限度。 讀出位元線RWL1-2配置於MTJ元件MTJ1-2、MTJ2-2、 83813.doc -33- MTJ3_2、ΜΤΜ-2之上部。讀出位元線RWL1-；2向γ方向（行方 向）延伸。 [3]其他 在圖15中’雖係將有關構造例1之裝置構造3之記憶體單 兀陣列11-1、11-2在半導體基板41上重疊成2段，但在原理 上’可重疊成3段以上（無上限）。 依據構造例2之裝置構造2，由於可將有關構造例1之裝置 構造3之記憶體單元陣列在半導體基板上重疊成多數段，故 可實現MTJ元件之高積體化。 (3)構造例3 ① 概要 構造例3係構造例2之改良例。在構造例2中，將與構造例 1有關之記憶體單元陣列11-1、U_2、".u-m在半導體基板 (晶片）10上重疊成多數段。 在構造例3中，也將與構造例1有關之記憶體單元陣列在 半導體基板（晶片）上重疊成多數段。另外，在構造例3中， 由於可減少記憶體單元陣列内之配線數，實現MTJ元件之 底層之平坦化（提高MTJ元件之特性），故可謀求在不同段之 記憶體單元陣列中共有1條配線之配線共有化。 ② 電路構造 構造例3如圖13所示r""係有關在重疊成多數段之記憶體單 元陣列11· 1、11-2、...11-111中，將下段之記憶體單元陣列之 寫入位元線、與上段之記憶體單元陣列之讀出字元線一體 化成為1條寫入位元線/謂出字元線之共有化構造。 83813.doc -34- 圖16及圖17係表示作為本發明之構造例3之磁性隨機存 取記憶體之主要部。 [1]第1段（下段） 圖16係表示構造例3之第1段單元陣列構造。 記憶體單元陣列11-1具有在X方向及γ方向配置成陣列狀 之多數MTJ元件12。例如，在X方向配置j個MTJ元件12，在 Y方向配置4 Xn個MTJ元件12。 在Y方向配置之4個MTJ元件12係構成1個讀出區塊BKik (i=l、一j、k=1、…n)。在χ方向配置之j個讀出區塊 構成1個列。記憶體單元陣列11具有η個列。又，在γ方向配 置之η個讀出區塊BKik係構成1個行。記憶體單元陣列11-；1 具有j個行。 讀出區塊BKik内之4個MTJ元件12之一端被共通連接，其 連接點例如係連接至讀出字元線RWLi (i=l、…j)-l。讀出 字元線RWLi-Ι係向Y方向延伸，例如在1行内僅設有i條。 配置於1行内之讀出區塊BKik内之MTJ元件12係不經由 讀出選擇開關（MOS電晶體）而直接連接至讀出字元線RWLi (i=l、…j)-l。讀出字元線^^乙i_i之一端例如經由m〇S電晶 體所構成之行選擇開關CSW而連接於接地點VSS。 又’由於行選擇開關CSW配置於記憶體單元陣列11-1之 外部，故在記憶體單元陣列11-1内不配置開關元件（MOS電 晶體）。 讀出區塊BKik内之4個MTJ元件12之他端分別獨立地連 接於讀出位元線 RBL{4(n-l)+l}-l、RBL{4(n-l)+2}-l、 83813.doc -35- 594727 RBL{4(n-l)+3}-l、RBL{4(n-l)+4}-l。即，對應於 1 個讀出 區塊BKik内之4個MTJ元件12，配置4條讀出位元線 RBL{4(n-l)+l}-l、RBL{4(n-l)+2}-l、RBL{4(n-l)+3}-l、 RBL{4(n-l)+4}-l 0 讀出位元線 RBL{4(n-l)+l}-l 、RBL{4(n-l)+2卜 1 、 RBL{4(n-l) + 3}-l、RBL{4(n-l)+4}-l 向 X 方向延伸，其一端 經由列選擇開關（MOS電晶體）RSW2連接至共通資料線 30(1)。共通資料線30(1)連接至讀出電路（例如包含感測放大 器、選擇器及輸出緩衝器）29B(1)。 例如，如圖112及圖122所示，讀出位元線係連接於將位 元線設定於VC之偏壓電晶體BT。 列選擇開關RSW2被輸入列選擇線訊號RLi (i=l、…n)。 列解碼器25(1)-1、…25(1 )-η輸出列選擇線訊號RL i。 如圖112所示，偏壓電晶體BT由P通道MOS電晶體構成時 ’ RL i被輸入至該偏壓電晶體Β τ ;如圖12 2所示，偏壓電晶 體BT由N通道MOS電晶體構成時，RLi之反轉訊號被輸入至 該偏壓電晶體BT。列解碼器25(1)-1、"·25(1)-η輸出列選擇 線訊號RLi及其反轉訊號。 讀出位元線 RBL{4(n-l) + l}-l、RBL{4(n-l)+2}-l、 RBL{4(n_l)+3}-l、RBL{4(n-l)+4}-l 係向 X方向（列方向）延 伸，也具有作為寫入字元線WWL{4(n-l)+l}-l、 WWL{4(n-l)+2}-l、WWL{4(n-l)+3}-l、WWL{4(n-l)+4}-l 之機能。 寫入字元線 WWL{4(n_l)+l}_l、WWL{4(n-l)+2}-l、 83813.doc -36- 594727 πψΙ^4(η_1)+3}-1、WW；L{4(n-1)+4卜i 之一端經由列選擇開 關RSW2及共通資料線30⑴連接至寫入字元線驅動器 23 A( 1)。其他端連接至寫入字元線消能器、…24w_n。 在構成讀出區塊BKik之4個MTJ元件12附近，配置有由此 等4個MT J το件所共有之向γ方向延伸之i條寫入位元線 WBLi(i=l、···』）_卜寫入位元線個行僅配置丨條。 寫入位元線WBLi-Ι之一端係經由切換電路22連接於包含 行解碼器及寫入位元線驅動器/消能器之電路區塊29Α(ι)。 又，寫入位元線WBLi-Ι之他端經由切離電路21連接於包含 行解碼器及寫入位元線驅動器/消能器之電路區塊31(1)。 切離電路21及切換電路22係被記憶體單元陣列選擇訊號 SEL所控制。在寫入動作時，當選擇第}段（下段）之記憶體 單元陣列11-1時，切換電路22將窝人位元線之一端 電性連接於電路區塊29A(1)。又，切離電路21將寫入位元 線WBLi-Ι之他端電性連接於電路區塊31(1)。 在寫入動作時，電路區塊29A(1)、31(1)處於動作狀態， 而依…、寫入 > 料，向電路區塊29A(i)之方向或向電路區塊 31(1)之方向，將寫入電流通至寫入位元線WBLi-i。 歹J解碼為25(l)-n在寫入動作時，依據列位址訊號，選擇 夕數列中之！列。寫人字元線驅動器23A⑴將寫人電流供應 至被選擇之列内之寫入字元線界乳㈧卜丨卜小丨、 WWL{4(n-i)+2}]、wWL{4(n-l)+3}-l、WWL{4(n-l)+4}-l 。寫入電流被寫入字元線消能器24(l)-n所吸收。 J解碼器25(1 )-n在|買出動作時，依據列位址訊號，選擇 83813.doc -37· 多數列中之1列。行解碼器32(1)在讀出動作時，依據行位址 訊號CSL1、…CSLj，選擇多數行中之！行，使配置在被選擇 之行内之行選擇開關CSW呈通電狀態。 [2]第2段（上段） 圖17係表示構造例3之第2段單元陣列構造。 圮fe fa單元陣列11 -2具有在X方向及γ方向配置成陣列狀 之多數MTJ元件12。例如，在X方向配置j個MTJ元件12，在 Y方向配置4Xn値MTJ元件12。 在Y方向配置之4個MTJ元件12係構成1個讀出區塊BKik (i-1、…j、k-1、…η)。在X方向配置之j個讀出區塊BKik係 構成1個列。記憶體單元陣列U具有η個列。又，在γ方向配 置之η個讀出區塊BKik係構成1個行。記憶體單元陣列11-2 具有j個行。 讀出區塊BKik内之4個MTJ元件12之一端被共通連接，其 連接點例如係連接至讀出字元線RWU (i=l、…j)_2。讀出 字元線RWLi-2係向Y方向延伸，例如在1行内僅設有丨條。 配置於1行内之讀出區塊BKik内之MTJ元件12係不經由 碩出選擇開關（MOS電晶體）而直接連接至讀出字元線RWLi (i-1、…j)-2。1買出字元線RWLi-2之一端經由切換電路22、及 、MOS電晶體構成之行選擇開關CSW而連接於接地點VSS。 又，讀出字元線RWLi-2之他端經由切離開關21連接於包含 行解碼器及寫入位元線驅動器/消能器之電路區塊3 iG)。 又，由於切離開關21、切換電路22及行選擇開關CSW係 分別配置於記憶體單元陣列11 -2之外部，故在記憶體單元 B3813.doc -38- 陣列11 -2内不配置開關元件（M〇s電晶體）。 切離開關21及切換電路22本身即係圖16所示之第i段記 憶體單元陣列之單元陣列構造之切離開關21及切換電路22。 切離電路21及切換電路22係被記憶體單元陣列選擇訊號 SEL所控制。 如上所述，在寫入動作時，當選擇第丨段（下段）之記憶體 單元陣列11·1時，切換電路22將寫入位元線WBLi」之一端 電性連接於電路區塊29 A(l)。又，切離電路21將寫入位元 線WBLi-Ι之他端電性連接於電路區塊31(丨）。 又’在讀出動作時，當選擇第2段（上段）之記憶體單元陣 列11_2時’切換電路22將讀出字元線RWLi-2之一端電性連 接於行選擇開關CSW。又，切離電路21將窝入位元線RWLi-2 之他端由電路區塊31(1)電性切斷。 讀出區塊BKik内之4個MTJ元件12之他端分別獨立地連 接於讀出位元線 RBL{4(n-1)+1}-2、rbl{4(iM)+2}_2、 RBL{4(n-l)+3卜2、RBL{4(n-l)+4}-2。即，對應於 1個讀出 區塊BKik内之4個MTJ元件12，配置4條讀出位元線 RBL{4(n-l)+l}-2、RBL{4(n-l)+2}-2、RBL{4(n-l)+3}-2、 RBL{4(n-l)+4}-2 〇 讀出位元線 RBL{4(n-l)+l}-2 ‘、RBL{4(n-l)+2}-2、 RBL{4(n-l)+3}-2、RBL{4(n-l)+4}-2 向 X方向延伸，其一端 經由列選擇開關（MOS電晶體）RSW2連接至共通資料線 30(2)。共通資料線30(2)連接至讀出電路（例如包含感測放大 器、選擇器及輸出緩衝器）29B(2)。 83813.doc -39- 例如，如圖113及圖123所示，讀出位元線係連接於將位 元線設定於VC之偏壓電晶體BT。 列選擇開關RSW2被輸入列選擇線訊號RLi (i=l、…η)。 列解碼器25(2)-1、…25(2)-η輸出列選擇線訊號RL i。 如圖113所示，偏壓電晶體BT由P通道MOS電晶體構成時 ，RL i被輸入至該偏壓電晶體BT ;如圖123所示，偏壓電晶 體BT由N通道MOS電晶體構成時，RL i之反轉訊號被輸入至 該偏壓電晶體BT。列解碼器25(2)-1、…25(2)-n輸出列選擇 線訊號RL i及其反轉訊號。 讀出位元線 RBL{4(n-l)+l}-2、RBL{4(n-l)+2}-2、 113144(11-1) + 3}-2、1^1^{4(11-1)+4}-2係向乂方向（列方向）延伸 ，也具有作為寫入字元線WWL{4(n-l)+l}-2、WWL{4(n-l) + 2}-2、WWL{4(n-l) + 3}-2、WWL{4(n-l)+4}-2之機能。 寫入字元線 WWL{4(n-l)+l}-2、WWL{4(n-l)+2}-2、 WWL{4(n-1) + 3}-2、WWL{4(n-l)+4}-2之一端經由列選擇開 關RSW2及共通資料線30(2)連接至寫入字元線驅動器23A(2) 。其他端連接至寫入字元線消能器24(2)-1、"·24(2)-η。 在構成讀出區塊BKik之4個MTJ元件12附近，配置有由此 等4個MTJ元件所共有之向Y方向延伸之1條寫入位元線 WBLi (i=l、…」·）-】。寫入位元線WBLi-2在1個行僅配置1條。 寫入位元線WBLi-2之一端係連接於包含行解碼器及寫入 位元線驅動器/消能器之電路區塊29A(2)。又，寫入位元線 WBLi-2之他端連接於包含行解碼器及寫入位元線驅動器/ 消能器之電路區塊31(2)。 83813.doc -40- 在寫入動作時，電路區塊29A(2)、31(2)處於動作狀態， 依…、寫入’貝料，向電路區塊29A(2)之方向或向電路區塊 31(2)之方向，將寫入電流通至寫入位元線”^二丨_2。 歹J解碼裔25(2)-n在寫入動作時，依據列位址訊號，選擇 多數列中之1列。寫入字元線驅動器23A(2)將窝入電流供應 至被選擇之列内之寫入字元線WWL{4(n_1)+1}_2、 WWL{4(n-l)+2}-2、WWL{4(n-l)+3}-2、WWL{4(n-l)+4}-2 。寫入電流被寫入字元線消能器24(2)_ηκ吸收。 列解碼斋25(2)-η在讀出動作時，依據列位址訊號，選擇 多數列中之1列。行解碼器32(2)在讀出動作時，依據行位址 成號CSL1、…CSLj，選擇多數行中之丨行，使配置在被選擇 之行内之行選擇開關CSW呈通電狀態。 ③裝置構造（剖面構造） 構造例3之裝置構造之特徵係在於：在構造例2之裝置構 造1 (圖14)之記憶體單元陣列中，將下段（第1段）之寫入位元 線WBL1-1、與上段（第2段）之讀出字元線RWL1-2—體化成 為1條寫入位元線/讀出字元線WBL1-1/RWL1-2之共有化構 造之點上。 圖18係表示作為本發明之構造例3之磁性隨機存取記憶 體之1區塊份之裝置構造。 [1]第1段（記憶體單元陣列11-1) 在半導體基板41之上部配置有向Y方向延伸之讀出字元 線RWL1-1，在讀出字元線RWL1-1之正下方並未配置開關元 件。讀出字元線RWL1 -1之上部配置有在γ方向排列之4個 83813.doc -41 - 594727 MTJ元件（MTJ (Magnetic Tunnel Junction)元件）MTJl-l、 MTJ2-1、MTJ3-1、MTJ4-1。 MTJ元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1之一端（在本 例中，為上端）共通連接於上部電極44-1。接觸插塞42-1及導 電層43-1電性連接於上部電極44-1與讀出字元線RWL1-1。 接觸插塞42-1係配置於上部電極44-1之中央部。對接觸插 塞 42-1，將 MTJ 元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1 左 右均等地配置時，可將配線電阻等在讀出動作時所產生之 雜訊抑制在最小限度。 又，導電層43-1也可與上部電極44-1形成為一體。即，導 電層43-1與上部電極44-1也可利用同一材料同時形成。 MTJ 元件 MTJ1-1、MTJ2_1、MTJ3-1、MTJ4-1 之他端（在本 例中，為下端）電性連接於讀出位元線RBL1-1、RBL2-1、 RBL3-1、RBL4-1 (寫入字元線 WWLH、WWL2」、WWL3-1 、WWL4-1)。讀出位元線RBLH、RBL2-卜 RBL3-卜 RBL4-1 向X方向（列方向）延伸。 MTJ 元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1 分別獨立地 連接於讀出位元線RBL1-1、RBL2-1、RBL3-1、RBL4-1。即 ，對 4個 MTJ 元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1，設置 4十条讀出位元、線RBL1-1、RBL2-1、RBL3-1、RBL4-1。 寫入位元線WBL1-1係位於MTJ元件MTJ1-1、MTJ2-1、 MTJ3-1、MTJ4-1之上部，且配置在其附近。寫入位元線 WBL1-1向Y方向（行方向）延伸。 [2]第2段（記憶體單元陣列11-2) -42- 83813.doc 第1段之記憶體單元陣列11 -1之寫入位元線WBL1 -1也具 有作為第2段之記憶體單元陣列11-2之讀出字元線RWL1_2 之機能。 即，在寫入動作時，選擇第1段之記憶體單元陣列11-1時 ，寫入位元線/讀出字元線界31^1-1/11界1^1-2係使用作為寫入 位元線WBL1-1。又，在讀出動作時，選擇第2段之記憶體 單元陣列11-2時，寫入位元線/讀出字元線WBL1-1/RWL1-2 係使用作為讀出字元線RWL1-2。 在讀出字元線RWL1-2之上部配置有在Y方向排列之4個 MTJ 元件（MTJ (Magnetic Tunnel Junction)元件）MTJ1-2、 MTJ2-2、MTJ3-2、MTJ4-2。 MTJ元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2之一端（在本 例中，為上端）共通連接於上部電極44-2。接觸插塞42-2及導 電層43-2電性連接於上部電極44-2與讀出字元線RWL1-2。 接觸插塞42-2係設置於上部電極44-2之中央部。對接觸插 塞 42-2，將 MTJ 元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2 左 右均等地配置時，可將配線電阻等在讀出動作時所產生之 雜訊抑制在最小限度。 又，導電層43-2也可與上部電極44-2形成為一體。即，導 電層43-2與上部電極44-2也可利用同一材料同時形成。 MTJ元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2之他端（在本 例中，為下端）電性連接於讀出位元線RBL1-2、RBL2-2、 RBL3-2、RBL4-2 (寫入字元線 WWL1-2、WWL2-2、WWL3-2 、WWL4-2)。讀出位元線RBL1-2、RBL2-2、RBL3-2、RBL4-2 83813.doc -43 - 594727 向x方向（列方向）延伸。 MTJ元件MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2分別獨立地 連接於f賣出位元、線RBL1-2、RBL2-2、RBL3-2、RBL4-2。即 ，對 4個 MTJ 元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2，設置 4條讀出位元線RBL1-2、RBL2-2、RBL3-2、RBL4_2。 寫入位元線WBL1-2係位於MTJ元件MTJ1-2、MTJ2-2、 MTJ3-2、MTJ4-2之上部，且配置在其附近。寫入位元線 WBL1-2向Y方向（行方向）延伸。 [3]其他 在圖18中，雖係將記憶體單元陣歹U1-1、11-2在半導體基 板41上重疊成2段，但在原理上，可重疊成3段以上（無上限）。 依據構造例3之裝置構造，由於可將有關構造例2之裝置 構造1之下段之記憶體單元陣列11-1與上段之記憶體單元 陣列11-2共有化成為1條配線，故可達成MTJ元件之高積體 化，實現MTJ元件之底層之平坦化（提高MTJ元件之特性）。 ④裝置構造（平面構造） 圖19至圖23係表示圖18之裝置構造1之各配線層之配置 情形。又，圖18之剖面係對應於沿著圖19至圖23之XVIII-XVIII線之剖面。 圖19係表示第1段之讀出字元線之配置情形。 讀出字元線RWL1-1係向Y方向延伸。在讀出字元線 RWL1-1上配置接觸插塞42-1。 圖20係表示第1段之讀出位元線及MTJ元件之配置情形。 讀出位元線RBL1-1、RBL2-1、RBL3-1、RBL4-1 (寫入字 -44- 83813.doc 元線 WWL1-1、WWL2-1、WWL3-1、WWL4-1)係向 X方向延 伸。讀出位元線RBL1-1、RBL2-1、RBL3-1、RBL4-1之間隔 例如可設定於可利用微影照相技術加工之最小尺寸（或設 計法則）。
在讀出位元線RBL1-1、RBL2-1、RBL3-1、RBL4-1上配置 MTJ元件 乂171-1、1^1172-1、％173-1、％174-1。]^17元件％171-1 、MTJ2-1、MTJ3-1、MTJ4-1之容易磁化軸，即，平行於MTJ 元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1 之長邊之方向為 X 方向。 讀出位元線RBL1-1係共通連接於配置在X方向之MTJ元 件MTJ1-1，讀出位元線RBL2-1係共通連接於配置在X方向 之MTJ元件MTJ2-1，讀出位元線RBL3-1係共通連接於配置 在X方向之MTJ元件MTJ3-1，讀出位元線RBL4-1係共通連接 於配置在X方向之MTJ元件MTJ4-1。 在接觸插塞42-1上配置導電層43-1。 圖21係第1段寫入位元線/第2段讀出字元線之配置情形。 在 MTJ 元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1 及導電層 43-1上，配置具有方形圖案之上部電極44-1。上部電極44-1 接觸於 MTJ 元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1 及導電 層 43-1 0 在上部電極44-1之正上方S2»置寫入位元線/讀出字元線 WBL1-1/RWL1-2。寫入位元線/讀出字元線WBL1-1/RWL1-2 向Y方向延伸。 在寫入位元線/讀出字元線WBL^l/RWLl-2上配置接觸 83813.doc -45- 594727 插塞42-2。 圖22係表示第2段之讀出位元線及第2段之MTJ元件之配 置情形。 讀出位元線RBL1-2、RBL2-2、RBL3-2、RBL4-2 (寫入字 元線 WWL1-2、WWL2-2、WWL3-2、WWL4-2)係向 X方向延 伸。1賣出位元差泉RBL1-2、RBL2-2、RBL3-2、RBL4-2之間隔 例如可設定於可利用微影照相技術加工之最小尺寸（或設 計法則）。
在 1賣出位元、線 RBL1-2、RBL2-2、RBL3-2、RBL4-2上配置 MTJ元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2。MTJ元件 MTJ1-2 、MTJ2-2、MTJ3-2、MTJ4-2之容易磁化軸，即，平行於MTJ 元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2之長邊之方向為 X 方向。 讀出位元線RBL1-2係共通連接於配置在X方向之MTJ元 件MTJ1-2，讀出位元線RBL2-2係共通連接於配置在X方向 之MTJ元件MTJ2-2，讀出位元線RBL3-2係共通連接於配置 在X方向之MTJ元件MTJ3-2,讀出位元線RBL4-2係共通連接 於配置在X方向之MTJ元件MTJ4-2。 在接觸插塞42-2上配置導電層43-2。 圖23係第2段寫入字元線之配置情形。 在 MTJ 元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2 及導電層 43-2上，配置具有方形圖案之上部電極44-2。上部電極44-2 接觸於 MTJ元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2及導電 層 43-2 〇 -46- 83813.doc 594727 在上部電極44_2之正上方配置寫入位元線WBL1_2。寫入 位元線WBL1-2向Y方向延伸。 (4)構造例4 ① 概要 構造例4亦為構造例2之改良例。在構造例4中，與構造例 3同樣地，將記憶體單元陣列在半導體基板（晶片）上重疊成 多數段，並使1條配線由不同段之記憶體單元陣列中所共有 ，藉以減少記憶體單元陣列内之配線數，謀求MTj元件之 底層之平坦化（提高MTJ元件之特性）。 構造例4與構造例3不同之點在於共有化之配線之關係位 置。即，在構造例3中，係將下段之記憶體單元陣列之寫入 位兀線與上段之記憶體單元陣列之讀出字元線共有化；在 構造例4中，則將下段之記憶體單元陣列之讀出字元線與上 段之A fe體單元陣列之寫入位元線共有化。 ② 電路構造
構造例4係有關在重疊成多數段之記憶體單元陣列 11-2、."I ι-m中，將下段之記憶體單元陣列之讀出字元 線、與上段之記憶體單元陣列之寫人位元線_體化成為隱 讀出字元線/窝入位元線之共有化構造。 圖24及圖25係表示作為本發明之構造例4之磁性隨機存 取記憶體之主要部。 Π]第1段（下段） 圖24係表示構造例4之第i段單元陣列構造。 記憶體單元陣具有在χ方向及γ方向配置成陣列狀 838i3.doc -47- 594727 之多數MTJ元件12。例如，在X方向配置j個MTJ元件12，在 Y方向配置4Xn個MTJ元件12。 在Y方向配置之4個MTJ元件12係構成1個讀出區塊BKik (i=1、…』、k=1、…n)。在X方向配置之j個讀出區塊BKik係 構成1個列。記憶體單元陣列U具有η個列。又，在γ方向配 置之η個讀出區塊BKik係構成1個行。記憶體單元陣列U-1 具有j個行。 讀出區塊BKik内之4個MTJ元件12之一端被共通連接，其 連接點例如係連接至讀出字元線RWLi (i==1、。讀出 孚元線RWLi-1係向Y方向延伸，例如在丨行内僅設有丨條。 配置於1行内之讀出區塊BKik内之MTJ元件12係不經由 碩出選擇開關（MOS電晶體）而直接連接至讀出字元線 (1-1、…j)-l。謂出字元之一端例如經由切換電路 22、及、MOS電晶體所構成之行選擇開關cSW而連接於接 地點VSS。 又靖出半元線RWLi-1之他端例如經由切離電路21、而 連接於含行解碼器及寫入位元線驅動器/消能器之電路區 塊 31(2) 〇 又，由於切離電路21、切換電路22及行選擇開關csw係 分別配置於記憶體單元陣列之外部，故在記憶體單元 陣列11-1内不配置開關元件（M〇s電晶體）。 切離電路21及切換電路22係被記憶體單元陣列選擇訊號 SEL所控制。 例如，在讀出動作時，當選擇第1段（下段）之記憶體單元 83813.doc -48- 陣列11-1時，切換電路22將讀出字元線RWLi_l之一端電性 連接於行選擇開關CSW。又，切離電路21將讀出字元線 RWLi-Ι之他端由電路區塊31(2)電性切斷。 讀出區塊BKik内之4個MTJ元件12之他端分別獨立地連 接於讀出位元線 RBL{4(n-l)+l}-l、RBL{4(n_l)+2}-l、 RBL{4(n-l) + 3}-l、RBL{4(n-l) + 4}-l。即，對應於 1 個讀出 區塊BKik内之4個MTJ元件12，配置4條讀出位元線 RBL{4(n-l)+l}-l、RBL{4(n-l) + 2}-l、RBL{4(n-l) + 3}-l、 RBL{4(n-l)+4}-l。 讀出位元線 RBL{4(n-l)+l}-l、RBL{4(n-l)+2}-l、 RBL{4(n-l) + 3}-l、RBL{4(n-l)+4}-l 向 X方向延伸，其一端 經由列選擇開關（MOS電晶體）RSW2連接至共通資料線 30(1)。共通資料線30(1)連接至讀出電路（例如包含感測放大 器、選擇器及輸出緩衝器）29B(1)。 例如，如圖114及圖124所示，讀出位元線係連接於將位 元線設定於VC之偏壓電晶體BT。 列選擇開關RSW2被輸入列選擇線訊號RLi (i=l、…η)。 列解碼器25(1)-1、…25(1 )-η輸出列選擇線訊號RL i。 如圖114所示，偏壓電晶體BT由P通道MOS電晶體構成時 ，RLi被輸入至該偏壓電晶體BT ;如圖124所示，偏壓電晶 體BT由N通道MOS電晶體構成時，RLi之反轉訊號被輸入至 該偏壓電晶體BT。列解碼器25(1)-1、+ 25(1)-11輸出列選擇 線訊號RLi及其反轉訊號。 讀出位元線RBL{4(n-l)+l}-：l、RBL{4(n-l)+2}-卜 RBL{4(n-l)+ 838i3.doc -49- 594727 3} -1、RBL {4(n-1 )+4} -1係向X方向（列·方向）延伸，也具有作 為寫入字元線 WWL{4(n-l)+l}_l、WWL{4(n_l)+2}-l、 WWL{4(n-l) + 3}-l、WWL{4(n-l)+4}-l之機能。 寫入字元線 WWL{4(n-l)+l}-l、WWL{4(n-l)+2}-l、 WWL{4(n-l) + 3}-l、WWL{4(n-l)+4}_l之一端經由列選擇開 關RSW2及共通資料線30(1)連接至寫入字元線驅動器 23A(1)。其他端連接至寫入字元線消能器24⑴·丨、…24(1)-n。 在構成讀出區塊BKik之4個MTJ元件12附近，配置有由此 等4個MTJ元件所共有之向γ方向延伸之1條寫入位元線 WBLi (i=l、…j)-i。寫入位元線WBLi-；^ H固行僅配置1條。 寫入位元線WBLi-1之一端係連接於包含行解碼器及寫入 位元線驅動器/消能器之電路區塊29A(i)。又，寫入位元線 WBLi_ 1之他端連接於包含行解碼器及寫入位元線驅動器/ 消能器之電路區塊31⑴。 在寫入動作時，電路區塊29A(1)、31(1)處於動作狀態， 而依照寫入資料，向電路區塊29A(1)之方向或向電路區塊 31(1)之方向，將窝入電流通至寫入位元線WBLi_2。 歹J解碼器25(l)-n在寫入動作時，依據列位址訊號，選擇 多數列中之1列。寫人字元線驅動器23A⑴將寫人電流供應 至被選擇之列内之寫入字元線WWL{4(n-1)+iH、 wWL{4(n-l)+2}-l > WWL{4(n-1 )+3}-1 , WWL{4(n-l)+4}-l 。寫入電流被寫入字元線消能器24(1)_n所吸收。 夕列解碼器25(1)_n在讀出動作時，依據列位址訊號，選擇 多數列中之！列。行解碼器32⑴在讀出動作時，依據行位址 83813.doc -50- 594727 訊號CSL卜···CSLj，選擇多數行中之崎，使配置在被選擇 之行内之行選擇開關CSW呈通電狀態。 [2]第2段（上段） 圖25係表示構造例4之第2段單元陣列構造。 記憶體單元陣列11-2具有在X方向及γ方向配置成陣列狀 之多數MTJ元件12。例如，在X方向配置y@MTJ元件12，在 Y方向配置4Xn個MTJ元件12。 在Y方向配置之4個MTJ元件12係構成i個讀出區塊BKik (i=l、…j、k=l、…n)。在乂方向配置之」·個讀出區塊服比係 構成1個列。$憶體單元陣列11具有n個列。又，在Y方向配 置之η個謂出區塊BKik係構成1個行。記憶體單元陣列丨j _2 具有j個行。 讀出區塊BKik内之4個MTJ元件12之一端被共通連接，其 連接點例如係連接至讀出字元線RWLi (i==l、…』）—2。讀出 丰元線RWLi-2係向Y方向延伸，例如在1行内僅設有1條。 配置於1行内之讀出區塊BKik内之MTJ元件12係不經由 謂出選擇開關（M0S電晶體）而直接連接至讀出字元線RWLi (1=1、"，j)_2。讀出字元線rwL i-2之一端例如經由MOS電晶 體所構成之行選擇開關CSW而連接於接地點VSS。 又’由於行選擇開關CSW係配置於記憶體單元陣列11-2 之外部，故在記憶體單元陣列11-2内不配置開關元件（MOS 電晶體）。 讀出區塊BKik内之4個MTJ元件12之他端分別獨立地連 接於讀出位元線 RBL{4(n-l)+l}-2、RBL{4(n-l) + 2}-2、 83813.doc -51 - RBL{4(n-l) + 3}-2、RBL{4(n-l)+4}-2。即，對應於 1個讀出 區塊BKik内之4個MTJ元件12，配置4條讀出位元線 RBL{4(n-l)+l}-2、RBL{4(n-l) + 2}-2、RBL{4(n-l) + 3}-2、 RBL{4(n-l)+4}-2。 讀出位元線 RBL{4(n-l)+l}-2、RBL{4(n-l) + 2}-2、 RBL{4(n-l)+3}-2、RBL{4(n-l)+4}-2 向 X方向延伸，其一端 經由列選擇開關（MOS電晶體）RSW2連接至共通資料線 30(2)。共通資料線30(2)連接至讀出電路（例如包含感測放大 器、選擇器及輸出緩衝器）29B(2)。 例如，如圖115及圖125所示，讀出位元線係連接於將位 元線設定於VC之偏壓電晶體BT。 列選擇開關RSW2被輸入列選擇線訊號RLi (i=l、…η)。 列解碼器25(2)-1、"·25(2)-η輸出列選擇線訊號RL i。 如圖115所示，偏壓電晶體BT由P通道MOS電晶體構成時 ，RLi被輸入至該偏壓電晶體BT ;如圖125所示，偏壓電晶 體BT由N通道MOS電晶體構成時，RLi之反轉訊號被輸入至 該偏壓電晶體BT。列解碼器25(2)-1、一25(2)-11輸出列選擇 線訊號RLi及其反轉訊號。 讀出位元線 RBL{4(n-l)+l}-2、RBL{4(n-1 )+2}-2、 1^1^{4(11-1)+3}-2、1^1^{4(11-1)+4}-2係向乂方向（列方向）延伸 ，也具有作為寫入字元線界\¥1^4(11-1)+1}-2、〜^¥1^4(11-1)+ 2}-2、WWL{4(n-l) + 3}-2、WWL{4(n-l)+4}-2之機能。 寫入字元線 WWL{4(n-l)+l}-2、WWL{4(n-l) + 2}-2、 WWL{4(n-l)+3}-2、WWL{4(n-l)+4}-2之一端經由列選擇開 83813.doc -52- 關RSW2及共通資料線30(2)連接至寫入字元線驅動器 23A(2)。其他端連接至寫入字元線消能器24(2)-1、…24(2)-n。 在構成讀出區塊BKik之4個MTJ元件12附近，配置有由此 等4個MTJ元件12所共有之向Y方向延伸之1條寫入位元線 WBLi (i=l、"·」·）-2。寫入位元線WBLi-2在1個行僅配置1條。 寫入位元線WBLi-2之一端係經由切換電路22連接於包含 行解碼器及寫入位元線驅動器/消能器之電路區塊29A(2)。 又，寫入位元線WBLi-2之他端係經由切離電路21連接於包含 行解碼器及寫入位元線驅動器肖能器之電路區塊3 1(2)。 切離開關21及切換電路22本身即係圖24所示之第1段記 憶體單元陣列之單元陣列構造之切離開關21及切換電路22。 切離電路21及切換電路22係被記憶體單元陣列選擇訊號 SEL所控制。 如上所述，例如，在讀出動作時，當選擇第1段（下段）之 記憶體單元陣列11-1時，切換電路22將讀出字元線RWLi-1 之一端電性連接於行選擇開關CSW。又，切離電路21將讀 出字元線RWLi-Ι之他端由電路區塊31(2)電性切斷。 又，在寫入動作時，當選擇第2段（上段）之記憶體單元陣 列11-2時，切換電路22將寫入位元線WBLi-2之一端電性連 接於電路區塊29A(2)。又，切離電路21將寫入位元線WBLi-2 之他端電性連接於電路區塊31(2)。 在寫入動作時，電路區塊29A(2)、3 1(2)處於動作狀態， 而依照寫入資料，向電路區塊29A(2)之方向或向電路區塊 31(2)之方向，將寫入電流通至寫入位元線WBLi-2。 83813.doc -53- 594727 列解碼器25(2)-n在寫入動作時，依據列位址訊號，選擇 多數列中< 1列。寫入字元線驅動器23八(2)將寫入電流供應 至被選擇之列内之寫入字元線、 WWL{4(n-l)+2}-2、WWL{4(n-l)+3}-2、WWL{4(n-l)+4}-2 。寫入電流被寫入字元線消能器24(2>n所吸收。 列解碼器25(2)-n在讀出動作時，依據列位址訊號，選擇 多數列中之1列。行解碼器32(2)在讀出動作時，依據行位址 Λ號CSL1、…CSLj ’選擇多數行中之1行，使配置在被選擇 之行内之行選擇開關CSW呈通電狀態。 G)裝置構造（剖面構造） . 構造例4之裝置構造之特徵係在於··在構造例2之裝置構 造2(圖15)之記憶體單元陣列中，將下段（第1段）之讀出字元 線RWL1-1、與上段（第2段）之寫入位元線WBL1-2 —體化成 為1條碩出字元線/寫入位元線RWL1 - 1/WBL1 -2之共有化構 造之點上。 圖26係表示作為本發明之構造例4之磁性隨機存取記憶 體之1區塊份之裝置構造。 [1]第1段（記憶體單元陣列11-1) 在半導體基板41之上部配置有向γ方向延伸之寫入位元 線WBL1 -1 ’在寫入位元線WBL1-1之正下方並未配置開關元 件。寫入位元線WBL1 -1之上部配置有例如具有方形圖案之 下部電極44-1。 在下部電極44-1上配置有在γ方向排列之4個MTJ元件 (MTJ (Magnetic Tunnel Junction)元件）MTJ1-1、MTJ2-1、 83813.doc -54- MTJ3-1、MTJ4-1。 在 MTJ 元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1 上，配置 有讀出位元線RBL1-1、RBL2-1、RBL3-1、RBL4-1 (寫入字 元線 WWL1-1、WWL2-1、WWL3-1、WWL4-1)。讀出位元 線 RBL1-卜 RBL2-1、RBL3-1、RBL4-1接觸於 MTJ元件 MTJ1-1 、MTJ2-1 ' MTJ3-1、MTJ4-1。讀出位元線RBL1-1、RBL2-1 、RBL3-1、RBL4-1向X方向（列方向）延伸。 MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1分別獨立地 連接於t賣出位元、線RBL1-1、RBL2-1、RBL3-1、RBL4-1。即 ，對 4個 MTJ 元件 ΜΤΠ-1、MTJ2-1、MTJ3-1、MTJ4-1，設置 44条讀出位元線RBL1-1、RBL2-1、RBL3-1、RBL4-1。 在下部電極44-1上配置有接觸插塞42-1及導電層43-1。接 觸插塞42-1及導電層43-1電性連接於下部電極44·1與讀出 字元線RWL1-1。 接觸插塞42-1係配置於下部電極44-1之中央部。對接觸插 塞 42-1，將 MTJ 元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1 左 右均等地配置時，可將配線電阻等在讀出動作時所產生之 雜訊抑制在最小限度。 又，導電層43-1也可與接觸插塞42-1形成為一體。即，可 省略導電層43-1而使接觸插塞42-1直接接觸於下部電極 44-1 〇 讀出字元線RWL1-1係配置於MTJ元件MTJ1-1、MTJ2-1、 MTJ3_1、ΜΤΜ-1之上部。讀出字元線RWL1-1向Υ方向（行方 向）延伸。 83813.doc -55- [2]第2段（記憶體單元陣列11_2) 第1段之記憶體單元陣列11-1之讀出字元線RWL1-1也具 有作為第2段之記憶體單元陣列11-2之寫入位元線WBL1-2 之機能。 即，在讀出動作時，選擇第1段之記憶體單元陣列11-1時 ，讀出字元線/寫入位元線RWL1-1/WBL1-2係使用作為讀出 字元線RWL1-1。又，在寫入動作時，選擇第2段之記憶體 單元陣列11-2時，讀出字元線/寫入位元線RWL1-1/WBL1-2 係使用作為寫入位元線WBL1-2。 在寫入位元線WBL1-2之上部配置具有方形圖案之下部 電極44-2。在下部電極44-2上配置有在Y方向排列之4個MTJ 元件（MTJ (Magnetic Tunnel Junction)元件）MTJ1-2、MTJ2-2 、MTJ3-2、MTJ4-2。 在 MTJ 元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2上，配置 讀出位元線RBL1_2、RBL2-2、RBL3-2、RBL4-2 (寫入字元 線 WWL1-2、WWL2-2、WWL3-2、WWL4-2)。讀出位元線 RBL1-2、RBL2-2、RBL3-2、RBL4-2 接觸於 MTJ 元件 MTJ1-2 、MTJ2-2、MTJ3-2、MTJ4-2。讀出位元線RBL1-2、RBL2-2 、RBL3-2、RBL4-2向X方向（列方向）延伸。 MTJ 元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2 分別獨立地 連接於1賣出位元、線 RBL1-2、RBL2-2、RBL3-2、RBL4-2。即 ，對 4個 MTJ 元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2，設置 4條讀出位元線RBL1-2、RBL2-2、RBL3-2、RBL4-2。 下部電極44-2上配置接觸插塞42-2及導電層43-2。接觸插 83813.doc -56- 塞42-2及導電層43-2係電性連接於下部電極44-2與讀出字 元線 RWL1-2。 接觸插塞42-2係配置於下部電極44-2之中央部。對接觸插 塞 42-2，將 MTJ 元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2 左 右均等地配置時，可將配線電阻等在讀出動作時所產生之 雜訊抑制在最小限度。 又，導電層43_2也可與接觸插塞42-2形成為一體。即，可 省略導電層43-2而使接觸插塞42-2直接接觸於下部電極 44-2。 讀出字元線RWL1-2係配置於MTJ元件MTJ1-2、MTJ2-2、 MTJ3-2、MTJ4-2之上部。讀出字元線RWL1-2向Y方向（行方 向）延伸。 [3]其他 在圖26中，雖係將記憶體單元陣列11-1、11-2在半導體基 板41上重疊成2段，但在原理上，可重疊成3段以上（無上限）。 依據構造例4之裝置構造，由於可將有關構造例2之裝置 構造2之下段之記憶體單元陣列11-1與上段之記憶體單元 陣列11-2共有化成為1條配線，故可達成MTJ元件之高積體 化，實現MTJ元件之底層之平坦化（提高MTJ元件之特性）。 ④裝置構造（平面構造） 圖27至圖33係表示圖26之裝置構造之各配線層之配置情 形。又，圖26之剖面係對應於沿著圖27至圖33之XXVI-XXVI 線之剖面。 圖27係表示第1段之讀出字元線之配置情形。 83813.doc -57- 寫入位元線WBL1 -1係向Y方向延伸。在寫入位元線 WBL1-1上部配置具有方形圖案之下部電極44-1。 圖28係表示第1段之MTJ元件之配置情形。 在具有方形圖案之下部電極44-1上配置有MTJ元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1 及導電層 43-1。 下部電極44-1 上之 MTJ元件MTJ1-1、MTJ2-1、MTJ3-1、 MTJ4-1排列配置於Υ方向。MTJ元件MTJ1-1、MTJ2-1、 MTJ3-；l、MTJ4-l之容易磁化軸，即，平行於MTJ元件MTJ1-1 、MTJ2-1、MTJ3-1、MTJ4-1之長邊之方向為X方向。 圖29係表示第1段之讀出位元線之配置情形。 MTJ 元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1上配置讀出 位元線 RBL1-1、RBL2-1、RBL3-1、RBL4-1 (寫入字元線 WWL1-1、WWL2-1、WWL3-1、WWL4-1)。 讀出位元線RBL1_1、RBL2-1、RBL3-1、RBL4-1 係向 X方 向延伸。讀出位元線RBL1-1、RBL2-1、RBL3-1、RBL4-1 之間隔例如可設定於可利用微影照相技術加工之最小尺寸 (或設計法則）。 讀出位元線RBL1-1係共通連接於配置在X方向之MTJ元 件MTJ1-1，讀出位元線RBL2-1係共通連接於配置在X方向 之MTJ元件MTJ2-1，讀出位元線RBL3-1係共通連接於配置 在X方向之MTJ元件MTJ3-1，讀出位元線RBL4-1係共通連接 於配置在X方向之MTJ元件MTJ4-1。 在導電層43-1上配置接觸插塞42-1。 圖30係第1段之讀出字元線/第2段之寫入位元線之配置 83813.doc -58- 情形。 讀出字元線/寫入位元線RWL1-1/WBL1-2係向Y方向延伸 。讀出字元線/寫入位元線RWL1-1/WBL1-2接觸於接觸插塞 42-1 〇 圖31係表示第2段之MTJ元件之配置情形。 在具有方形圖案之下部電極44-2上配置有MTJ元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2及導電層 43-2。 下部電極44-2 上之 MTJ 元件 MTJ1-2、MTJ2-2、MTJ3-2、 MTJ4-2排列配置於Υ方向。MTJ元件MTJ1-2、MTJ2-2、 MTJ3-2、MTJ4-2之容易磁化軸，即，平行於MTJ元件MTJ1-2 、MTJ2-2、MTJ3-2、MTJ4-2之長邊之方向為X方向。 圖32係表示第2段之讀出位元線之配置情形。 MTJ 元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2上配置讀出 位元線 RBL1-2、RBL2-2、RBL3-2、RBL4-2 (寫入字元線 WWL1-2、WWL2-2、WWL3-2、WWL4-2)。 讀出位元線RBL1-2、RBL2-2、RBL3-2、RBL4-2係向 X方 向延伸。讀出位元線RBL1-2、RBL2-2、RBL3-2、RBL4-2 之間隔例如可設定於可利用微影照相技術加工之最小尺寸 (或設計法則）。 讀出位元線RBL1-2係共通連接於配置在X方向之MTJ元 件MTJ1-2，讀出位元線RBL2-2係共通連接於配置在X方向 之MTJ元件MTJ2-2，讀出位元線RBL3-2係共通連接於配置 在X方向之MTJ元件MTJ3-2,讀出位元線RBL4-2係共通連接 於配置在X方向之MTJ元件MTJ4-2。 83813.doc -59- 594727 在導電層43-2上配置接觸插塞42-2。 圖3 3係第2段之讀出字元線之配置情形。 1買出字元線 RWL1-2係向Y方向延伸。讀出字元線 RWL1-2接觸於接觸插塞42-2。 (5)構造例5 ① 概要 構造例3、4中，將2個記憶體單元陣列（下段及上段）具有 互異機能之配線共有化成為1條配線。 因此，在本例中，則說明有關將2個記憶體單元陣列具有 相同機能之配線共有化成為1條配線之情形。如此，將具有 相同機能之配線共有化時，即不需要構造例3、4中之切換 電路及切離電路等，故可使周邊電路更為簡化。 ② 電路構造 構造例5係有關在重疊成多數段之記憶體單元陣列11· 1 、11-2、一11-111中，將下段之記憶體單元陣列之寫入位元 線、與上段之記憶體單元陣列之窝入位元線一體化成為1條 寫入位元線之共有化構造。 圖34及圖35係表示作為本發明之構造例5之磁性隨機存 取記憶體之主要部。 [1]第1段（下段） 圖34係表示構造例5之第1段單元陣列構造。 記憶體單元陣列11-1具有在X方向及γ方向配置成陣列狀 之多數MTJ元件12。例如，在X方向配置彳個乂丁】元件12，在 Y方向配置4Xn個MTJ元件12。 83813.doc •60- 在Y方向配置之4個MTJ元件12係構成1個讀出區塊BKik (1=1 ' ···〕·、k=l、…η)。在X方向配置之j個讀出區塊BKik係 構成1個列。記憶體單元陣列丨丨具有η個列。又，在γ方向配 置之η個讀出區塊BKik係構成1個行。記憶體單元陣列11 _ 1 具有j個行。 讀出區塊BKik内之4個MTJ元件12之一端被共通連接，其 連接點例如係連接至讀出字元線RWLi (i=l、…j)-l。讀出 字元線RWLi-1係向Y方向延伸，例如在1行内僅設有1條。 配置於1行内之讀出區塊BKik内之MTJ元件12係不經由 謂出選擇開關（MOS電晶體）而直接連接至讀出字元線RWLi (i=l、…j)-l。讀出字元線RWL i-1之一端例如經由MOS電晶 體所構成之行選擇開關CSW而連接於接地點VSS。 又，由於行選擇開關CSW配置於記憶體單元陣列U-；[之 外部，故在記憶體單元陣列11 -1内不配置開關元件（MOS電 晶體）。 讀出區塊BKik内之4個MTJ元件12之他端分別獨立地連 接於讀出位元線 RBL{4(n-l)+l}-l、RBL{4(n-l)+2}-l、 RBL{4(n-l)+3}-l、RBL{4(n-l)+4}-l。即，對應於 1 個讀出 區塊BKik内之4個MTJ元件12，配置4條讀出位元線 RBL{4(n-l)+l}-l、RBL{4(n-l)+2}-l、RBL{4(n-l)+3}-l、 RBL{4(n-l)+4}-l〇 讀出位元線 RBL{4(n-l)+l}-l、RBL{4(n-l)+2}-l、 RBL{4(n-l) + 3}-l、RBL{4(n-l)+4}-l 向 X方向延伸，其一端 經由列選擇開關（MOS電晶體）RSW2連接至共通資料線 83813.doc -61 - 594727 30(1)。共通資料線30(1)連接至讀出電路（例如包含感測放大 器、選擇器及輸出緩衝器）29B(1)。 例如，如圖116及圖126所示，讀出位元線係連接於將位 元線設定於VC之偏壓電晶體BT。 列選擇開關RSW2被輸入列選擇線訊號RLi (i=l、…η)。 列解碼器25(1)-1、…25(1)-η輸出列選擇線訊號RLi。 如圖116所示，偏壓電晶體BT由P通道MOS電晶體構成時 ，RLi被輸入至該偏壓電晶體BT ;如圖126所示，偏壓電晶 體BT由N通道MOS電晶體構成時，RU之反轉訊號被輸入至 該偏壓電晶體BT。列解碼器25(1)-1、"·25(1)-η輸出列選擇 線訊號RLi及其反轉訊號。 讀出位元線 RBL{4(n-l)+l}-l、RBL{4(n-l)+2}-l、 RBL{4(n-l)+3}_l、RBL{4(n-l)+4}-l係向 X方向（列方向）延伸 ，也具有作為寫入字元線WWL{4(n-l)+l v WWL{4(n-l)+ 2卜1、WWL{4(n-l)+3}-l、WWL{4(n-l)+4}-l之機能。 寫入字元線 WWL{4(n-l)+l}-l、WWL{4(n-l)+2}-l、 WWL{4(n-l)+3}-l、WWL{4(n-l)+4}-l之一端經由列選擇開 關RSW2及共通資料線30(1)連接至寫入字元線驅動器 23A(1)。其他端連接至寫入字元線消能器以⑴—丨、…24⑴_n。 在構成讀出區塊BKik之4個MTJ元件12附近，配置有由此 等4個MTJ元件所共有之向γ方向延伸之1條寫入位元線 WBLi (i=l、···」·）-；[。寫入位元線WBLi-Ι在1個行僅配置1條。 又，窝入位元線WBLi-1也具有作為第2段之記憶體單元陣 列之窝入位元線WBLi-1 (i=l、…j)_2之機能。 83813.doc -62- 寫入位元線係連接於包含行解碼器及窝入位元線 驅動器/消能器之電路區塊29A。又，窝人位元線佩“之 他端連接於包含行解碼器及窝入位元線驅動器/消能器之 電路區塊3 1。 在窝入動作時，電路區塊29A、31處於動作狀態，而依照 窝入資料，向電路區塊29A之方向或向電路區塊31之方向’ 將寫入電流通至寫入位元線WBLi-Ι。 列解碼咨25(l)-n在寫入動作時，依據列位址訊號，選擇 多數列中之1列。寫入字元線驅動器23A(1)將寫入電流供應 至被選擇之列内之寫入字元線、 WWL{4(n-l)+2}.l ^ WWL{4(n.l)+3}.l ^ WWL{4(n.l)+4}-l 。寫入電流被寫入字元線消能器24(1)_η所吸收。 歹J ~碼咨25(1)-η在項出動作時，依據列位址訊號，選擇 多數列中之1列。行解碼器32(1)在讀出動作時，依據行位址 訊號CSL1、…CSLj·，選擇多數行中之丨行，使配置在被選擇 之行内之行選擇開關CSW呈通電狀態。 [2]第2段（上段） 圖35係表示構造例5之第2段單元陣列構造。 圯憶體單元陣列11 -2具有在X方向及γ方向配置成陣列狀 之多數MTJ元件12。例如，在X方向配置j個MTJ元件12，在 Y方向配置4Xn個MTJ元件12。 在Y方向配置之4個MT J元件12係構成1個讀出區塊BKik (i=l、···』、k=l、…η)。在X方向配置之j個讀出區塊BKik係 構成1個列。記憶體單元陣列丨i具有n個列。又，在γ方向配 83813.doc -63 - 置之η個讀出區塊BKik係構成1個行。記憶體單元陣列11-2 具有j個行。 讀出區塊BKik内之4個MTJ元件12之一端被共通連接，其 連接點例如係連接至讀出字元線RWLi (i=l、…j)-2。讀出 字元線RWLi-2係向Y方向延伸，例如在1行内僅設有1條。 配置於1行内之讀出區塊BKik内之MTJ元件12係不經由 讀出選擇開關（MOS電晶體）而直接連接至讀出字元線RWLi (i=l、。讀出字元線RWL i-2之一端經由MOS電晶體構 成之行選擇開關CSW而連接於接地點VSS。 又，由於行選擇開關CSW係配置於記憶體單元陣列11-2 之外部，故在記憶體單元陣列11-2内不配置開關元件（M〇S 電晶體）。 讀出區塊BKik内之4個MTJ元件12之他端分別獨立地連 接於讀出位元線 RBL{4(n-l)+l}-2、RBL{4(n-l)+2}-2、 RBL{4(n-l) + 3}-2、RBL{4(n-l)+4}-2。即，對應於 1個讀出 區塊BKik内之4個MTJ元件12，配置4條讀出位元線 RBL{4(n-l)+l}-2、RBL{4(n-l)+2}-2、RBL{4(n-l)+3}-2、 RBL{4(n-l)+4}-2。 讀出位元線 RBL{4(n-l)+l}-2、RBL{4(n-l)+2}-2、 RBL{4(n-l)+3}-2、RBL{4(n-l)+4}_2 向 X方向延伸，其一端 經由列選擇開關（MOS電晶體）RSW2連接至共通資料線 30(2)。共通資料線30(2)連接至讀出電路（例如包含感測放大 器、選擇器及輸出緩衝器）29B(2)。 例如，如圖117及圖127所示，讀出位元線係連接於將位 83813.doc -64- 元線設定於VC之偏壓電晶體BT。 列選擇開關RSW2被輸入列選擇線訊號RLi (i=l、…η)。 列解碼器25(2)-1、"·25(2)-η輸出列選擇線訊號RLi。 如圖117所示，偏壓電晶體BT由P通道MOS電晶體構成時 ，RLi被輸入至該偏壓電晶體BT ;如圖127所示，偏壓電晶 體BT由N通道MOS電晶體構成時，RLi之反轉訊號被輸入至 該偏壓電晶體BT。列解碼器25(2)-1、"·25(2)-η輸出列選擇 線訊號RLi及其反轉訊號。 讀出位元線 RBL{4(n-l)+l}-2、RBL{4(n-l)+2}-2、 1^1^{4(11-1) + 3}-2、1131^{4(11-1)+4}-2係向父方向（列方向）延伸 ，也具有作為寫入字元線界〜1^{4(11-1)+1}-2、\¥\¥1^{4(11-1) + 2}-2、WWL{4(n-l)+3}-2、WWL{4(n-l)+4}-2之機能。 寫入字元線 WWL{4(n-l)+l}-2、WWL{4(n-l)+2}-2、 WWL{4(n-l)+3}-2、WWL{4(n-l)+4}-2之一端經由列選擇開 關RSW2及共通資料線30(2)連接至寫入字元線驅動器 23A(2)。其他端連接至寫入字元線消能器24(2)-1、…24(2)-n。 在構成讀出區塊BKik之4個MTJ元件12附近，配置有由此 等4個MTJ元件12所共有之向Y方向延伸之1條寫入位元線 WBLi (i=l、…」·：^。寫入位元線WBLi-2在1個行僅配置1條。 此寫入位元線WBLi-2也可作為第1段之記憶體單元陣列 之寫入位元線WBL1-1使用。 寫入位元線WBLi-2之一端係連接於包含行解碼器及寫入 位元線驅動器能器之電路區塊29A。又，寫入位元線 WBLi-2之他端連接於包含行解碼器及寫入位元線驅動器/ 838l3.doc -65- 消能器之電路區塊3 1。 寫入動作時，電路區塊2 9 a、3 1處於動作狀態，而依照 寫入；貝料，向電路區塊29 a之方向或向電路區塊31之方向， 將寫入電流通至寫入位元線WBL卜2。 列解碼為25(2)-n在寫入動作時，依據列位址訊號，選擇 多數列中之1列。寫入字元線驅動器23A(2)將寫入電流供應 至被選擇之列内之寫入字元線WWL{4(n-l)+l}-2、 WWL{4(n-l)+2}-2、WWL{4(n-l)+3}-2、WWL{4(n-l)+4}-2 。窝入電流被寫入字元線消能器24(2)_ηκ吸收。 列解碼器25(2)-η在讀出動作時，依據列位址訊號，選擇 夕數列中之1列。行解碼器32(2)在讀出動作時，依據行位址 訊唬CSL1、…CSLj，選擇多數行中之丨行，使配置在被選擇 之行内之行選擇開關CSW呈通電狀態。 ③裝置構造（剖面構造） 構造例5之裝置構造之特徵係在於：在第丨段之記憶單元 陣列採用構造例1之裝置構造2 (圖4)，在第2段之記憶單元 陣列採用構造例1之裝置構造3 (圖8)，且將寫入位元線共有 化之點上。 圖36係表示作為本發明之構造例5之磁性隨機存取記憶 體之1區塊份之裝置構造。 [1]第1段（記憶體單元陣列Uq) 在半導體基板41之上邵配置有向γ方向延伸之讀出字元 線RWL1-1，在讀出字元線RWLiq之正下方並未配置開關元 件。渭出字元線RWL1-1之上部配置有在γ方向排列之4個 83813.doc -66- 594727 MTJ元件（MTJ (Magnetic Tunnel Junction)元件）MTJl-l、 MTJ2-1、MTJ3-1、MTJ4-1。 MTJ元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1之一端（在本 例中，為上端）共通連接於上部電極44-1。接觸插塞42-1及導 電層43-1電性連接於上部電極44-1與讀出字元線RWL1-1。 接觸插塞42-1係設置於上部電極44-1之中央部。對接觸插
塞 42-1，將 MTJ 元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1 左 右均等地配置時，可將配線電阻等在讀出動作時所產生之 雜訊抑制在最小限度。 又，導電層43-1也可與上部電極44-1形成為一體。即，導 電層43-1與上部電極44-1也可利用同一材料同時形成。
MTJ元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1之他端（在本 例中，為下端）電性連接於讀出位元線RBL1-1、RBL2-1、 RBL3-卜 RBL4-1 (寫入字元線WWLl-；l、WWL2]、WWL3-1 、WWL4-1)。讀出位元線RBL1-1、RBL2-1、RBL3-1、RBL4-1 向X方向（列方向）延伸。 MTJ 元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1 分別獨立地 連接於讀出位元線RBL1-1、RBL2-1、RBL3-1、RBL4-1。即 ，對4個MTJ元件MTJ1-卜MTJ2-卜MTJ3-卜MTJ4-1，設置 4 不条 f賣出位元線RBL1-1、RBL2-1、RBL3-1、RBL4-1。 寫入位元線WBL1-1係位於MTJ元件MTJ1-1、MTJ2-1、 MTJ3-1、MTJ4-1之上部，且配置在其附近。寫入位元線 WBL1-1向Y方向（行方向）延伸。 [2]第2段（記憶體單元陣列11-2) 83813.doc -67- 第1段之記憶體單元陣列11-1之寫入位元線WBL1-1也具 有作為第2段之記憶體單元陣列11-2之寫入位元線WBL1-2 之機能。 即，在寫入動作時，選擇第1段之記憶體單元陣列11-1時 、及選擇第2段之記憶體單元陣列11-2時，將寫入電流通至 寫入位元線^¥61^1-1/^¥61^1-2。 在寫入位元線WBL1-2之上部配置有在Y方向排列之4個 MTJ元件（MTJ (Magnetic Tunnel Junction)元件）MTJ1-2、 MTJ2-2、MTJ3-2、MTJ4-2。 MTJ元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2之一端（在本 例中，為下端）共通連接於下部電極44-2。接觸插塞42-2及導 電層43-2電性連接於下部電極44-2與讀出字元線RWL1-2。 接觸插塞42-2係設置於下部電極44-2之沖央部。對接觸插 塞 42-2，將 MTJ 元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2 左 右均等地配置時，可將配線電阻等在讀出動作時所產生之 雜訊抑制在最小限度。 又，導電層43-2也可與接觸插塞42-2形成為一體。即，可 省略導電層43-2而使接觸插塞42-2直接接觸於下部電極 44-2。 MTJ元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2之他端（在本 例中，為上端）電性連接於讀出位元線RBL1-2、RBL2-2、 RBL3-2、RBL4-2 (寫入字元線 WWL1-2、WWL2-2、WWL3-2 、WWL4-2)。讀出位元線RBL1-2、RBL2-2、RBL3-2、RBL4-2 向X方向（列方向）延伸。 83813.doc -68- MTJ 元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2分別獨立地 連接於1賣出位元、線 RBL1-2、RBL2-2、RBL3-2、RBL4-2 ° 即 ，對 4個 MTJ 元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2，設置 4條讀出位元線RBL1-2、RBL2-2、RBL3-2、RBL4-2。 寫入位元線WBL1-2係位於MTJ元件MTJ1-2、MTJ2-2、 MTJ3-2、MTJ4-2之上部，且配置在其附近。寫入位元線 WBL1-2向Y方向（行方向）延伸。 [3]其他 在圖36中，雖係將記憶體單元陣列11-1、11-2在半導體基 板41上重疊成2段，但在原理上，可重疊成2Xa (a為自然數） 段。又，也可組合構造例5與後述構造例6而重疊成3段以上 (無上限）。 依據構造例5之裝置構造，由於下段之記憶體單元陣列 11-1與上段之記憶體單元陣列11-2共有1條配線，故可達成 MTJ元件之高積體化，實現MTJ元件之底層之平坦化（提高 MTJ元件之特性）。: ④裝置構造（平面構造） 圖37至圖43係表示圖36之裝置構造之各配線層之配置情 形。又，圖36之剖面係對應於沿著圖37至圖43之XXXVI-XXXVI線之剖面。一 圖37係表示第1段之讀出字元線之配置情形。 讀出字元線RWL1 -1係向Y方向延伸。在讀出字元線 RWL1-1上配置接觸插塞42-1。 圖38係表示第1段之讀出位元線及第1段之MTJ元件之配 83813.doc -69- 594727 置情形。 讀出位元線RBL1-1、RBL2-1、RBL3-1、RBL4-1 (寫入字 元線WWL1-1、WWL2-1、WWL3-1、WWL4-1)係向 X方向延 伸。1賣出位元、線 RBL1-1、RBL2-1、RBL3-1、RBL4-1之間隔 例如可設定於可利用微影照相技術加工之最小尺寸（或設 計法則）。
在讀出位元線RBL1-1、RBL2-1、RBL3-1、RBL4-1上配置 ]^117元件]^171-1、]^172-1、乂173-1、？^174-1。％77元件？^171-1
、MTJ2-1、MTJ3-1、MTJ4-1之容易磁化軸，即，平行於MTJ 元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1 之長邊之方向為X 方向。 讀出位元線RBL1-1係共通連接於配置在X方向之MTJ元 件MTJ1-1，讀出位元線RBL2-1係共通連接於配置在X方向 之MTJ元件MTJ2-1，讀出位元線RBL3-1係共通連接於配置 在X方向之MTJ元件MTJ3-1，讀出位元線RBL4-1係共通連接 於配置在X方向之MTJ元件MTJ4-1。 在接觸插塞42-1上配置導電層43-1。 圖39係第1段窝入位元線/第2段寫入位元線之配置情形。 在 MTJ 元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1 及導電層 43-1上，配置具有方形圖案之上部電極44-1。上部電極44_1 接觸於 MTJ 元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1 及導電 層 43-1 。 在上部電極44-1之正上方配置窝入位元線WBL1-1/ WBL1-2。寫入位元線WBL1-1/WBL1-2向Y方向延伸。 83813.doc •70- 圖40係表示第2段之下部電極之配置情形。 在寫入位元線WBLl-l/WBLl-2之上部配置具有方形圖案 之下部電極44-2。上部電極44-1與下部電極44-2例如本例所 示，對寫入位元線WBLl-l/WBLl-2，既可配置成對稱狀， 也可配置成非對稱狀。 圖41係表示第2段之MTJ元件之配置情形。 在具有方形圖案之下部電極44-2上配置有MTJ元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2及導電層 43-2。 下部電極 44-2上之 MTJ 元件 MTJ1-2、MTJ2-2、MTJ3-2、 MTJ4-2排列配置於Y方向。MTJ元件MTJ1-2、MTJ2-2、 MTJ3-2、MTJ4-2之容易磁化軸，即，平行於MTJ元件MTJ1-2 、MTJ2-2、MTJ3-2、MTJ4-2之長邊之方_向為X方向。 圖42係表示第2段之讀出位元線之配置情形。 MTJ元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2上配置讀出 位元線 RBL1-2、RBL2-2、RBL3-2、RBL4-2 (寫入字元線 WWL1-2、WWL2-2、WWL3-2、WWL4-2)」。 讀出位元線RBL1-2、RBL2-2、RBL3-2、RBL4-2係向 X方 向延伸。讀出位元線RBL1_2、RBL2-2、RBL3_2、RBL4-2 之間隔例如可設定於可利用微影照相技術加工之最小尺寸 (或設計法則）。 讀出位元線RBL1-2係共通連接於配置在X方向之MTJ元 件MTJ1-2，讀出位元線RBL2-2係共通連接於配置在X方向 之MTJ元件MTJ2-2，讀出位元線RBL3-2係共通連接於配置 在X方向之MTJ元件MTJ3-2,讀出位元線RBL4-2係共通連接 83813.doc -71 - 於配置在X方向之MTJ元件MTJ4-2。 在導電層43-2上配置接觸插塞42-2。 圖43係第2段之讀出字元線之配置情形。 謂出字元線RWL1-2係向Y方向延伸。讀出字元線RWLL·2 接觸於接觸插塞42-2。 (6)構造例6 ① 概要 在構造例6中，與構造例5同樣地，係說明有關將2個記憶 體單元陣列具有相同機能之配線共有化成為丨條配線之情 形。但，在構造例5中，係將寫入位元線共有化；而在構造 例6中，則將讀出字元線共有化。 如此，將具有相同機能之配線共有化時，即不需要構造 例3、4中之切換電路及切離電路等，故可使周邊電路更為 簡化。 ② 電路構造 構造例6係有關在重疊成多數段之記憶體單元陣列丨1-；1 、11-2、…ii-m中，將下段之記憶體單元陣列之讀出字元 線、與上段之記憶體單元陣列之讀出字元線一體化成為 讀出字元線之共有化構造。 圖44及圖45係表示作為本發明之構造例6之磁性隨機存 取記憶體之主要部。 [1]第1段（下段） ， 圖44係表示構造例6之第1段單元陣列構造。 圯憶體單元陣列11 -1具有在X方向及γ方向配置成陣列狀 83813.doc -72- 之多數MTJ元件12。例如，在乂方向配置j個MTJ元件12，在 Y方向配置4Xn個MTJ元件12。 在Y方向配置之4個MTJ元件丨2係構成i個讀出區塊BKik (i=l、…』、k=l、…η)。在父方向配置之」·個讀出區塊BKiHf、 構成1個列。記憶體單元陣列丨丨具有n個列。又，在γ方向配 置之η個讀出區塊BKik係構成1個行。記憶體單元陣列丨} _ j 具有j個行。 讀出區塊BKik内之4個MTJ元件12之一端被共通連接，其 連接點例如係連接至讀出字元線RWLi (i=l、…j)-l。讀出 孚元線RWLi-1也具有作為後述之第2段記憶體單元陣列之 讀出字元線RWLi-2之機能。讀出字元丨係向γ方向 延伸，例如在1行内僅設有1條。 配置於1行内之讀出區塊BKik内之MTJ元件12係不經由 请出選擇開關（MOS電晶體）而直接連接至讀出字元線RWLi (i=l、…j)-l。讀出字元線RWLi-1之一端例如經*M0S電晶 體所構成之行選擇開關CSW而連接於接地點VSS。 又，由於行選擇開關CSW配置於記憶體單元陣列Ud之 外部，故在記憶體單元陣列11-1内不配置開關元件（M〇S電 晶體）。 讀出區塊BKik内之4個MTJ元件12之他端分別獨立地連 接於讀出位元線 RBL{4(n-l)+l}-l、RBL{4(n-l)+2}-l、 RBL{4(n-l) + 3}-l、RBL{4(n-l)+4}-l。即，對應於 1 個讀出 區塊BKik内之4個MTJ元件12，配置4條讀出位元線 RBL{4(n-l)+l}-l、RBL{4(n-l)+2}-l、RBL{4(n-l)+3}-l、 83813.doc -73- 594727 RBL{4(n-l)+4}-l。 讀出位元線 RBL{4(n-l)+l}-l 、RBL{4(n-l) + 2}-l 、 RBL{4(n-l) + 3}-l、RBL{4(n-l)+4}-l 向 X 方向延伸，其一端 經由列選擇開關（MOS電晶體）RSW2連接至共通資料線 30(1)。共通資料線30(1)連接至讀出電路（例如包含感測放大 器、選擇器及輸出緩衝器）29B(1)。 例如，如圖118及圖128所示，讀出位元線係連接於將位 元線設定於VC之偏壓電晶體BT。 列選擇開關RSW2被輸入列選擇線訊號RLi (i=l、…η)。 列解碼器25(1)-1、”·25(1)-η輸出列選擇線訊號RLi。 如圖118所示，偏壓電晶體BT由P通道MOS電晶體構成時 ，RLi被輸入至該偏壓電晶體BT ;如圖128所示，偏壓電晶 體BT由N通道MOS電晶體構成時，RLi之反轉訊號被輸入至 該偏壓電晶體BT。列解碼器25(1)-1、"·25(1)-η輸出列選擇 線訊號RLi及其反轉訊號。 讀出位元線 RBL{4(n-l)+l}-l 、RBL{_4(n-l)+2}-l、 RBL{4(n-l)+3}-l、RBL{4(n-l)+4}-l係向 X方向（列方向）延伸 ，也具有作為寫入字元線界\¥1^{4(11-1)+1}-1、界^\^{4(11-1)+ 2}-1、WWL{4(n-l)+3}-l、WWL{4(n-l)+4}-l之機能。 寫入字元線 WWL{4(n-l)+l}-l、WWL{4(n-l)+2}-l、 WWL{4(n_l)+3}-l、WWL{4(n_l)+4}-l之一端經由列選擇開 關RSW2及共通資料線30(1)連接至寫入字元線驅動器 23A(1)，其他端連接至寫入字元線消能器24(1)-1、…24(l)-n。 在構成讀出區塊BKik之4個MTJ元件12附近，配置有由此 83813.doc -74- 等4個MTJ元件12所共有之向γ方向延伸之丨條寫入位元線 WBLl (叫、…」）·^。寫入位元線WBLi-Ι在1個行僅配置丨條。 窝入位元線WBLi-Ι之一端係連接於包含行解碼器及寫入 位兀線驅動器/消能器之電路區塊29A(1)。又，寫入位元線 WBU-1之他端連接於包含行解碼器及寫入位元線驅動器/ 消能器之電路區塊31(1)。 在寫入動作時，電路區塊29A(1)、31(1)處於動作狀態， 而依照寫入資料，向電路區塊29A(1)之方向或向電路區塊 31(1)之方向’將寫入電流通至寫入位元線”31^-2。 列解碼器25(l)-n在寫入動作時，依據列位址訊號，選擇 多數列中之1列。寫入字元線驅動器23A(1)將寫入電流供應 至被選擇之列内之寫入字元線WWL{4(n-l)+l}-l、 WWL{4(n-l)+2}-l、WWL{4(n-l)+3}-l、WWL{4(n-l)+4}-l 。窝入電流被窝入字元線消能器24(1)_ηκ吸收。 列解碼器25(1)-η在讀出動作時，依據列位址訊號，選擇 多數列中之1列。行解碼器32在讀出動作時，依據行位址訊 號CSL1、…CSLj ’選擇多數行中之1行，使配置在被選擇之 行内之行選擇開關CSW呈通電狀態。 [2]第2段（上段） 圖45係表示構造例6之第2段單元陣列構造。 $己憶體單元陣列11 -2具有在X方向及γ方向配置成陣列狀 之多數MT J元件12。例如，在X方向配置j個MT j元件丨2，在 Y方向配置4Xn個MTJ元件12。 在Y方向配置之4個MTJ元件12係構成1個讀出區塊BKik 83813.doc -75- (i=l、··· j、k=l、…η)。在X方向配置之j個讀出區塊BKik係 構成1個列。記憶體單元陣列11具有η個列。又，在Y方向配 置之η個讀出區塊BKik係構成1個行。記憶體單元陣列11-2 具有j個行。 讀出區塊BKik内之4個MTJ元件12之一端被共通連接，其 連接點例如係連接至讀出字元線RWLi (i=l、…j)-2。讀出 字元線RWL1-2也具有作為第1段之記憶體單元陣列11-1之 讀出字元線RWL1-2之機能。讀出字元線RWLi-2係向Y方向 延伸，例如在1行内僅設有1條。 配置於1行内之讀出區塊BKik内之MTJ元件12係不經由 讀出選擇開關（MOS電晶體）而直接連接至讀出字元線RWLi (i=l、…」·）-〕。讀出字元線RWLi-2之一端經由MOS電晶體構 成之行選擇開關CSW而連接於接地點VSS。 讀出區塊BKik内之4個MTJ元件12之他端分別獨立地連 接於讀出位元線 RBL{4(n-l)+l}-2、RBL{4(n-l)+2}-2、 RBL{4(n-l) + 3}-2、RBL{4(n-l)+4}-2。即，對應於 1個讀出 區塊BKik内之4個MTJ元件12，配置4條讀出位元線 RBL{4(n-l)+l}-2、RBL{4(n-l)+2}-2、RBL{4(n-l) + 3}-2、 RBL{4(n-l)+4}-2。 讀出位元線 RBL{4(n-l)+l}-2、RBL{4(n-l)+2}-2、 RBL{4(n-l) + 3}-2、RBL{4(n-l)+4}-2 向 X方向延伸，其一端 經由列選擇開關（MOS電晶體）RSW2連接至共通資料線 30(2)。共通資料線30(2)連接至讀出電路（例如包含感測放大 器、選擇器及輸出緩衝器）29B(2)。 83813.doc -76- 594727 例如，如圖119及圖129所示，讀出位元線係連接於將位 元線設定於VC之偏壓電晶體BT。 列選擇開關RSW2被輸入列選擇線訊號RLi (i=l、…η)。 列解碼器25(2)-1、"·25(2)-η輸出列選擇線訊號RLi。 如圖119所示，偏壓電晶體BT由P通道MOS電晶體構成時 ，RLi被輸入至該偏壓電晶體BT ;如圖129所示，偏壓電晶 體BT由N通道MOS電晶體構成時，RLi之反轉訊號被輸入至 該偏壓電晶體BT。列解碼器25(2)-1、"·25(2)-η輸出列選擇 線訊號RLi及其反轉訊號。 讀出位元線 RBL{4(n-l)+l}-2、RBL {4(n-l)+2}-2、 1^1^{4(11-1) + 3}-2、1^]^{4(11-1)+4}-2係向乂方向（列方向）延伸 ，也具有作為寫入字元線界\\^{4(11-1)+1}-2、\¥^¥1^{4(11-1)+ 2}-2、WWL{4(n-l)+3}-2、WWL{4(n-l)+4}-2之機能。 寫入字元線 WWL{4(n-l)+l}-2、WWL{4(n-l) + 2卜2、 WWL{4(n-l) + 3}-2、WWL{4(n-l)+4}-2之一端經由列選擇開 關RSW2及共通資料線30(2)連接至寫入字元線驅動器 23 A(2)。其他端連接至寫入字元線消能器24(2)-1、…24(2)-n。 在構成讀出區塊BKik之4個MTJ元件12附近，配置有由此 等4個MTJ元件所共有之向Y方向延伸之1條寫入位元線 WBLi (i=l、*叫）-2。寫入位元線WBLi-2在1個行僅配置1條。 寫入位元線WBLi-2之一端係連接於包含行解碼器及寫入 位元線驅動器"肖能器之電路區塊29A(2)。又，寫入位元線 WBLi-2之他端連接於包含行解碼器及寫入位元線驅動器/ 消能器之電路區塊31(2)。 -77· 83813.doc 在寫入動作時，電路區塊29A⑺、31⑺處於動作狀態， 、、窝入員料，向電路區塊29A(2)之方向或向電路區塊 ()之方向，將寫入電流通至寫入位元線WBLi-2。 夕列解碼洛25(2)-n在寫入動作時，依據列位址訊號，選擇 數歹】中之1列。寫入字元線驅動器23A(2)將寫入電流供應 至被選擇之列内之寫入字元線WWL{4(n-l)+l卜2、 WWL{4(lM)+2}·2、WWL{4(n_l) + 3卜2、WWL{4(iM)+4}-2 。寫入電流被寫入字元線消能器24(2)-n所吸收。 歹J解碼器25(2)-n在讀出動作時，依據列位址訊號，選擇 夕數列中之1列。行解碼器在讀出動作時，依據行位址訊 唬CSL1、··· cSLj，選擇多數行中之丨行，使配置在被選擇之 行内之行選擇開關CSW呈通電狀態。 ③裝置構造（剖面構造） 構造例6之裝置構造之特徵係在於：在第丨段之記憶單元 陣列採用構造例1之裝置構造3 (圖8)，在第2段之記憶單元 陣列採用構造例1之裝置構造2 (圖4)，且將讀出字元線共有 化之點上。 圖46係表7F作為本發明之構造例6之磁性隨機存取記憶 體之1區塊份之裝置構造。 [1]第1段（記憶體單元陣列1U) 在半導體基板41之上部配置有向γ方向延伸之寫入位元 線WBL1-1 ’在寫入位元線WBL1-1之正下方並未配置開關元 件。寫入位元線WBL1 -1之上部配置有例如具有方形圖案之 下部電極44-1。 83813.doc -78- 在下部電極44-1上配置有在Y方向排列之4個MTJ元件 (MTJ (Magnetic Tunnel Junction)元件）MTJ1-1、MTJ2-1、 MTJ3-1、MTJ4-1。 在 MTJ 元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1上，配置 有讀出位元線RBL1-1、RBL2-1、RBL3-1、RBL4-1 (寫入字 元線 WWL1-1、WWL2-1、WWL3-1、WWL4-1)。讀出位元 線 RBL1-1、RBL2-1、RBL3-1、RBL4-1接觸於 MTJ元件 MTJ1-1 、MTJ2-1、MTJ3-1、MTJ4-1。讀出位元線RBL1-1、RBL2-1 、RBL3-1、RBL4-1向X方向（列方向）延伸。 MTJ 元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1 分別獨立地 連接於讀出位元線RBL1-1、RBL2-1、RBL3-1、RBL4-1。即 ，對 4個 MTJ 元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1，設置 4條讀出位元線RBL1-1、RBL2-1、RBL3-1、RBL4-1。 下部電極44-1上配置有接觸插塞42-1及導電層43-1。接觸 插塞42-1及導電層43-1電性連接於下部電極44-1與讀出字 元線 RWLl_l〇 接觸插塞42-1係設置於下部電極44-1之中央部。對接觸插 塞 42-1，將 MTJ 元件 MTJ1_1、MTJ2-1、MTJ3-1、MTJ4-1 左 右均等地配置時，可將配線電阻等在讀出動作時所產生之 雜訊抑制在最小限度。 讀出字元線RWL1-1係配置於MTJ元件MTJ1-1、MTJ2-1、 MTJ3-1、MTJ4-1之上部。讀出字元線RWL1-1向Y方向（行方 向）延伸。 [2]第2段（記憶體單元陣列11_2) 83813.doc -79- 第1段之記憶體單元陣列11-1之讀出字元線RWL1-1也具 有作為第2段之記憶體單元陣列11-2之讀出字元線RWL1-2 之機能。 即，在寫入動作時，選擇第1段之記憶體單元陣列11-1時 、及選擇第2段之記憶體單元陣列11-2時，讀出字元線 RWL1-1/RWL1-2在接地點被短路。 在讀出字元線RWL1-2之上部配置有例如具有方形圖案 之上部電極44_2。在上部電極44-2之正下方配置有在Y方向 排列之 4個 MTJ 元件（MTJ (Magnetic Tunnel Junction)元件） MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2。 在 MTJ元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2之正下方 配置讀出位元線RBL1-2、RBL2-2、RBL3-2、RBL4-2 (寫入 字元線 WWL1-2、WWL2-2、WWL3-2、WWL4-2)。讀出位 元線 RBL1-2、RBL2-2、RBL3-2、RBL4-2接觸於 MTJ 元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2。讀出位元線 RBL1-2 、RBL2-2、RBL3-2、RBL4-2向 X方向（列方向）延伸。 MTJ 元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2分別獨立地 連接於1賣出位元、線RBL1-2、RBL2-2、RBL3-2、RBL4-2。即 ，對 4個 MTJ 元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2，設置 4條讀出位元線RBL1-2、RBL2-2、RBL3-2、RBL4-2。 在上部電極44-2與讀出字元線RWL1-2之間配置接觸插塞 42-2及導電層43-2。接觸插塞42-2及導電層43-2電性連接於 上部電極44-2與讀出字元線RWL1-2。 接觸插塞42-2係設置於上部電極44-2之中央部。對接觸插 83813.doc -80- 塞 42_2，將 MTJ元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2左 右均等地配置時，可將配線電阻等在讀出動作時所產生之 雜訊抑制在最小限度。 窝入位元線WBL1-2係配置於MTJ元件MTJ1-2、MTJ2-2、 MTJ3-2、MTJ4-2之上部。寫入位元線WBL1-2向γ方向（行方 向）延伸。 [3]其他 在圖36中，雖係將記憶體單元陣列11-；1、11-2在半導體基 板41上重^!成2段’但在原理上，可重疊成2xa(a為自然數） #又。又’也可組合構造例5與構造例6而重叠成3段以上（無 上限” 依據構造例6之裝置構造，由於下段之記憶體單元陣列 11 1與上段之A憶體單元陣列11 共有1條配線，故可達成 MTJ元件之高積體化，實現MTJ元件之底層之平坦化（提高 MTJ元件之特性）。 ④裝置構造（平面構造） 圖47至圖52係表示圖46之裝置構造之各配線層之配置情 形。又’圖46之剖面係對應於沿著圖47至圖52ixLVI-XLVI 線之剖面。 圖47係表示第1段之寫入位元線之配置情形。 寫入位元線WBL1-1係向γ方向延伸。在寫入位元線 WBL1-1之上部配置具有方形圖案之下部電極4扣1。 圖48係表示第1段之MTJ元件之配置情形。 在具有方形圖案之下部電極44_丨上配置MTj元件MTJ1-1 83813.doc -81 - 、MTJ2-1、MTJ3-1、MTJ4-1 及導電層 43-1。 下部電極 44-1 上之 MTJ元件 ΜΤΠ-1、MTJ2-1、MTJ3-1、 MTJ4-1排列配置於Y方向。MTJ元件MTJ1-1、MTJ2-1、 MTJ3-：l、MTJ4-1之容易磁化軸，即，平行於MTJ元件MTJ1-1 、MTJ2-1、MTJ3-1、MTJ4-1之長邊之方向為X方向。 圖49係第1段之讀出位元線之配置情形。 在 MTJ 元件 MTJ1-1、MTJ2-1、MTJ3-1、MTJ4-1 上配置讀 出位元線RBL1-1、RBL2-1、RBL3-1、RBL4-1 (寫入字元線 WWL1-1、WWL2-1、WWL3-1、WWL4-1) ° 讀出位元線RBL1-1、RBL2-1、RBL3-1、RBL4-1 係向 X方 向延伸。讀出位元線RBL1-1、RBL2-1、RBL3-1、RBL4-1 之間隔例如可設定於可利用微影照相技術加工之最小尺寸 (或設計法則）。 讀出位元線RBL1-1係共通連接於配置在X方向之MTJ元 件MTJ1-1，讀出位元線RBL2-1係共通連接於配置在X方向 之MTJ元件MTJ2-1，讀出位元線RBL3-1係共通連接於配置 在X方向之MTJ元件MTJ3-1，讀出位元線RBL4-1係共通連接 於配置在X方向之MTJ元件MTJ4-1。 在導電層43-1上，配置接觸插塞42-1。 圖50係表示第1段之讀出字元線/第2段之讀出字元線之 配置情形。 在讀出字元線11\¥1^1-1/11\¥1>1-2係向丫方向延伸。讀出字元 線RWL1-1/RWL1-2接觸於接觸插塞42-1。又，在讀出字元 線RWL1-1/RWL1-2上，形成有接觸插塞42-2。 83813.doc -82- 圖51係表示第2段之讀出位元線及第2段之MTJ元件之配 置情形。 讀出位元線RBL1-2、RBL2-2、RBL3-2、RBL4-2 (寫入字 元線 WWL1-2、WWL2-2、WWL3-2、WWL4-2)係向 X方向延 伸。1賣出位元、線 RBL1-2、RBL2-2、RBL3-2、RBL4-2之間隔 例如可設定於可利用微影照相技術加工之最小尺寸（或設 計法則）。
在言賣出位元、線RBL1-2、RBL2-2、RBL3-2、RBL4-2上配置 MTJ元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2。MTJ元件 MTJ1-2 、MTJ2-2、MTJ3-2、MTJ4-2之容易磁化軸，即，平行於MTJ 元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2之長邊之方向為X 方向。 讀出位元線RBL1-2係共通連接於配置在X方向之MTJ元 件MTJ1-2，讀出位元線RBL2-2係共通連接於配置在X方向 之MTJ元件MTJ2-2，讀出位元線RBL3-2係共通連接於配置 在X方向之MTJ元件MTJ3-2,讀出位元線RBL4-2係共通連接 於配置在X方向之MTJ元件MTJ4-2。 在接觸插塞42-2上配置導電層43-2。 圖52係第2段寫入位元線之配置情形。 在 MTJ元件 ΜΤΠ-2、MTJ2-2、MTJ3-2、MTJ4-2及導電層 43-2上，配置具有方形圖案之上部電極44-2。上部電極44_2 接觸於 MTJ元件 MTJ1-2、MTJ2-2、MTJ3-2、MTJ4-2及導電 層 43-2 。 在上部電極44-2之正上方配置寫入位元線WBL1-2。寫入 83813.doc -83- 594727 位元線W B L1 - 2向Y方向延伸。 (7)構造例7 構造例7為構造例1之變形例。其差異在於使在構造例！之 MTJ元件之容易磁化車由旋轉9〇。之點上。 在構造例1中，肋元件之容易磁化㈣朝向χ方向（列方 向），而難以磁化軸則朝向γ方向（行方向Ρ即，MTJ元件具 有在X方向較長之長方形。相對地，在構造例7中，題元 件之容易磁化軸係朝向丫方向，而難以磁化軸則朝向乂方向 。即，MTJ元件具有在γ方向較長之長方形。 在磁性隨機存取記憶體之情形，基本上可利用改變流向 向平行於難以磁化軸之方向延伸之寫人線之寫人電流之方 向而將資料寫入記憶體單元（決定接腳層之方向）。 因此，在本例中，寫入動作時，可藉控制流向χ方向之寫 入位元線（讀出位元線）之寫入電流之方向，決定寫入記憶體 單元之資料。 又，一般將向難以磁化軸（平行KMTJ元件之短軸之方向） 延伸之寫入線稱為寫入位元線。 ①電路構造 圖53係表示作為本發明之構造例7之磁性隨機存取記憶 體之主要部。 記憶體單元陣列u具有在x方向及γ方向配置成陣列狀 之多數MTJ元件12。例如，在χ方向配置j個MTJ元件12 ’在 Y方向配置4Xn個MTJ元件12。 在Y方向配置之4個MTJ元件12係構成1個讀出區塊BKik 83813.doc -84- (1=1、··· j、k=l、…η)。在X方向配置之j個讀出區塊BKik係 構成1個列。記憶體單元陣列11具有η個列。又，在γ方向配 置之η個讀出區塊BKik係構成1個行。記憶體單元陣列丨丨具 有j個行。 讀出區塊BKik内之4個MTJ元件12之一端被共通連接，其 連接點例如係不經由讀出選擇開關而連接至讀出字元線 RWLi (i=i、…j)。讀出字元線rwL i係向Y方向延伸，例如 在1行内僅設有1條。 讀出字元線RWLi例如經由MOS電晶體所構成之行選擇 開關CSW而連接於接地點VSS。 在讀出動作時，在被選擇之列中，列選擇開關RSW2呈通 電狀態；在被選擇之行中，行選擇開關CSW呈通電狀態。 因此，讀出字元線RWLi之電位成為接地電位VSS，而可將 讀出電流通至位於被選擇之列及被選擇之行之交點位置之 讀出區塊BKik内之MTJ元件12。 讀出區塊BKik内之4個MTJ元件12之他端分別獨立地連 接於讀出位元線RBL4(n-l)+l、RBL4(n-l)+2、RBL4(n-l)+3 、RBL4(n-l)+4。即，對應於1個讀出區塊BKik内之4個MTJ 元件12，配置4條讀出位元線RBL4(n_l)+l、RBL4(n-l)+2、 RBL4(n_l)+3、RBL4(n-l)+4 〇 讀出位元線 RBL4(n-1)+1、RBL4(n-1)+2、RBL4(n-1)+3、 RBL4(n-1)+4向X方向延伸，其一端經由列選擇開關（MOS電 晶體）RSW2連接至共通資料線30A。共通資料線30A連接至 讀出電路（例如包含感測放大器、選擇器及輸出緩衝器）29B。 83813.doc -85- 例如，如圖120及圖130所示，讀出位元線係連接於將位 元線設定於VC之偏壓電晶體BT。 列選擇開關RSW2被輸入列選擇線訊號RLi (i=l、…η)。 列解碼器25-1、…25-η輸出列選擇線訊號RLi。 如圖120所示，偏壓電晶體BT由P通道MOS電晶體構成時 ，RLi被輸入至該偏壓電晶體BT。如圖130所示，偏壓電晶 體BT由N通道MOS電晶體構成時，RLi之反轉訊號被輸入至 該偏壓電晶體BT。列解碼器25-1、…25-η輸出列選擇線訊 號RLi及其反轉訊號。 在本例中，讀出位元線RBL4(n-l)+l、RBL4(n-l)+2、 RBL4(n-l)+3、RBL4(n-l)+4係向X方向（列方向）延伸，也具 有作為寫入位元線 WBL4(n-l)+l、WBL4(n-l)+2、WBL4(n-l)+3 、WBL4(n-l) + 4之機能。 寫入位元線 WBL4(n-1)+1、WBL4(n-1)+2、WBL4(n-1) + 3 、WBL4(n-l) + 4之一端經由列選擇開關RSW2及共通資料線 30A連接至寫入位元線驅動器/消能器23 AR，其他端經由列 選擇開關RSW2及共通資料線30B連接至寫入位元線驅動器 Μ肖能器23AS。 在構成讀出區塊BKik之4個MTJ元件12附近，配置有由此 等4個MTJ元件所共有之向Y方向延伸之1條寫入字元線 WWLi (i=l、"·」·）。寫入字元線WWLi在1個行僅配置1條。 寫入字元線WWLi之一端係連接於包含行解碼器及寫入 字元線驅動器之電路區塊29AR，其他端連接於包含行解碼 器及寫入字元線消能器之電路區塊3 1R。 83813.doc -86- 在寫入動作時，電路區塊29AR、31R處於動作狀態，由 電路區塊29AR之方向向電路區塊31R之方向，將寫入電流 通至寫入字元線WWLi。 列解碼器25-n在寫入動作時，依據列位址訊號，選擇多 數列中之1列。寫入位元線驅動器Μ肖能器23 AR、23 AS將對 應於寫入資料之寫入電流供應至被選擇之列内之窝入位元 線 WBL4(n-l)+l、WBL4(n-l)+2、WBL4(n-l) + 3、WBL4(n-l)+4 中之一條。 列解碼器25-n在讀出動作時，依據列位址訊號，選擇多 數列中之1列。 行解碼器32在讀出動作時，依據行位址訊號，選擇多數 行中之1行，輸出行選擇訊號CSL1、…CSLj，使配置在被選 擇之行内之行選擇開關CSW呈通電狀態。 ②裝置構造 其次，說明有關裝置構造。 [1]剖面構造 圖54係表示作為本發明之構造例7之磁性隨機存取記憶 體之1區塊份之裝置構造。 又，在圖54所示之元件中，為了能取得與圖53之電路之 元件之對應，附以與圖53相同之符號。 在半導體基板41之上部配置有向Y方向延伸之讀出字元 線RWL1，在讀出字元線RWL1之正下方並未配置開關元件 。讀出字元線RWL1之上部配置有在Y方向排列之4個MTJ元 件（MTJ (Magnetic Tunnel Junction)元件）MTn、MTJ2、MTJ3 83813.doc -87- 、MTJ4。 MTJ元件 MTJ1、MTJ2、MTJ3、MTJ4之一端（在本例中， 為上端）共通連接於上部電極44。接觸插塞42及導電層43電 性連接於上部電極44與讀出字元線RWL1。 上部電極44與讀出字元線RWL1之接觸部係設於MTJ元 件MTJ1、MTJ2與ΜΊΤ元件MTJ3、MTJ4之間之區域。如此 ，對接觸插塞，將MTJ元件MTJ1、MTJ2、MTJ3、MTJ4左 右均等地配置時，可將配線電阻等在讀出動作時所產生之 雜訊抑制在最小限度。 又，導電層43也可與上部電極44形成為一體。即，導電 層43與上部電極44也可利用同一材料同時形成。 MTJ元件MTJ1、MTJ2、MTJ3、MTJ4之他端（在本例中， 為下端）電性連接於讀出位元線RBL1、RBL2、RBL3、RBL4 (寫入字元線WBL1、WBL2、WBL3、WBL4)。讀出位元線 RBL1、RBL2、RBL3、RBL4向X方向（列方向）延伸。 MTJ元件ΜΤΠ、MTJ2、MTJ3、MTJ4分別獨立地連接於 讀出位元線 RBL1、RBL2、RBL3、RBL4。即，對 4個 MTJ 元件MTJ1、MTJ2、MTJ3、MTJ4,設置4條讀出位元線RBL1 、RBL2、RBL3、RBL4。 寫入字元線WWL1係位於MTJ元件MTJ1、MTJ2、MTJ3、 MTJ4之上部，且配置在其附近。寫入字元線WWL 1向Y方 向（行方向）延伸。 在本例中，對構成讀出區塊之4個MTJ元件MTJ1、MTJ2 、MTJ3、MTJ4，設有1條寫入字元線WWL1。但，也可取 83813.doc -88- 代為：例如將4個MTJ元件MTJ1、MTJ2、MTJ3、MTJ4重疊 ，而對應 4個 MTJ 元件 MTJ1、MTJ2、MTJ3、MTJ4，設置 4 條窝入字元線。 又，在本例中，對MTJ元件MTJ1、MTJ2、MTJ3、MTJ4 ，在其上部配置向Y方向延伸之寫入字元線WWL1，在其下 部配置向X方向延伸之讀出位元線RBL1、RBL2、RBL3、 RBL4。 例如，也可對MTJ元件MTJ1、MTJ2、MTJ3、MTJ4，在 其下部配置向Y方向延伸之寫入字元線WWL1，在其上部配 置向X方向延伸之讀出位元線RBL1、RBL2、RBL3、RBL4 ，以作為取代。 依據此種裝置構造，讀出區塊内之多數MTJ元件MTJ1、 MTJ2、MTJ3、MTJ4係分別電性連接於不同之讀出位元線 RBL1、RBL2、RBL3、RBL4 (寫入字元線WBL1、WBL2、 WBL3、WBL4)。因此，可利用1次之讀出步騾，1次讀出讀 出區塊内之多數MTJ元件MTJ1、MTJ2、MTJ3、MTJ4之資 料。 又，讀出區塊内之多數MTJ元件ΜΤΠ、MTJ2、MTJ3、 MTJ4之一端係被共通連接，其連接點不經由讀出選擇開關 而直接連接於讀出字元線RWL1。又，向Y方向延伸之寫入 字元線WWL1係被讀出區塊内之多數MTJ元件MTJ1、MTJ2 、MTJ3、MTJ4所共有，因此，可實現MTJ元件之高積體化 及特性之提高。 [平面構造] 83813.doc 89- 594727 圖55至圖57係表示在圖54之裝置構造之各配線層之配置. 情形。又，圖54之剖面係對應於沿著圖55至圖57之LIV-LIV 線之剖面。 圖55係表示讀出字元線之配置情形。 讀出字元線RWL1係向Y方向延伸。在讀出字元線RWL1 上配置接觸插塞42。 圖56係表示讀出位元線及MTJ元件之配置情形。 讀出位元線1^5]^1、1^8乙2、116乙3、1131^4(寫入字元線^¥31^1 、WBL2、WBL3、WBL4)係向X方向延伸。讀出位元線RBL1 、RBL2、RBL3、RBL4之間隔例如可設定於可利用微影照 相技術加工之最小尺寸（或設計法則）。 在1賣出位元、線RBL1、RBL2、RBL3、RBL4上商己置MTJ元 件 MTJ卜 MTJ2、MTJ3、MTJ4。MTJ 元件 MTn、MTJ2、MTJ3 、MTJ4之容易磁化軸，即，平行於MTJ元件MTJ1、MTJ2 、MTJ3、MTJ4之長邊之方向為Y方向。 讀出位元線RBL1係共通連接於配置在X方向之MTJ元件 φ MTJ1，讀出位元線RBL2係共通連接於配置在X方向之MTJ 元件MTJ2，讀出位元線RBL3係共通連接於配置在x方向之 MTJ元件MTJ3，讀出位元線RBL4係共通連接於配置在x方 向之MTJ元件MTJ4。 在接觸插塞42上配置導電層43。 圖57係表示寫入位元線之配置情形。 在 MTJ 元件 MTJ1、MTJ2、MTJ3、MTJ4及導電層 43 上’
配置具有方形圖案之上部電極44。上部電極44接觸於MTJ 83813.doc -90- 元件 MTJ1、MTJ2、MTJ3、MTJ4及導電層 43。 在上部電極44之正上方配置寫入字元線WWL1。寫入字元 線WWL1向Y方向延伸。 (8)構造例8、9、10 其次，說明有關改良構造例1之構造例8、9、10。 ①構造例8 圖58係表示作為本發明之構造例8之磁性隨機存取記憶 體之主要部。 構造例8之特徵在於：在讀出時，將偏壓電位VC施加至 構成讀出區塊BKik之4個MTJ元件12之一端之點上。 即，在構造例1 (圖1)中，讀出字元線RWLi經由行選擇開 關CSW連接至接地點VSS，在讀出電路29B產生偏壓電位VC ;相對地，在構造例8中，讀出字元線RWLi經由行選擇開 關CSW連接至偏壓線34，將偏壓電位VC供應至偏壓線34。 因此，在讀出動作時，可將偏壓電位VC供應至偏壓線34 ，並由偏壓線34將讀出電流施加至MTJ元件12。又，在讀出 動作以外之時（例如寫入動作時等），則將接地電位VSS施加 至偏壓線34。 如此，在構造例8中，由於採行可改變讀出字元線RWLi 之電位之構成，因此，例如，在讀出動作時，可將偏壓電 位VC施加至讀出字元線RWLi，並將讀出電流通至讀出區塊 BKik内之MTJ元件12。
例如，如圖13 1所示，讀出位元線係連接於將位元線設定 於VC之偏壓電晶體BT。如圖131所示，偏壓電晶體BT由N 83813.doc -91 - 通道MOS電晶體構成時，RLi之反轉訊號被輸入至該偏壓電 晶體BT。使列解碼器25-1、…25-n可輸出列選擇線訊號RLi 及其反轉訊號。 ②構造例9 圖5 9係表示作為本發明之構造例9之磁性隨機存取記憶 體之主要部。 構造例9之特徵在於：在記憶體單元陣列之丨列中設置 寫入字元線驅動器之點上。 在構造例1 (圖1)中，寫入字元線驅動器23 A係共通地在記 憶體單元陣列11之全部列中設置1個，並連接至共通資料線 (共通驅動線）30。但，此時，寫入字元線驅動器與寫入字 π線之間連接有具有電阻之元件，即連接共通資料線及列 選擇開關，故會因此而增大電壓之下降，使寫入電流變小。 因此，在構造例9中，在記憶體單元陣列丨丨之丨列中設置j 個寫入半元線驅動器33-1、...33-110 即，在記憶體單元陣列11之各列中，在列選擇開關RSW2 與寫入丰元線 WWL4(n-1)+1、WWL4(n-1)+2、1)+3 、WWL4(n-l)+4之間，連接寫入字元線驅動器33_丨、…33_n。 此時，寫入字元線驅動器33-丨、...334只要驅動寫入字元 線 WWL4(n-l)+卜 WWL4(n-lH2、WWL4(n_1)+3、WWL4(n-1)+4 即可。 因此，可減少寫入字元線驅動器334、…33心之驅動力， 且對低耗電力化及高速動作化也大有貢獻。 又，因讀出電流遠比寫入電流小，故列選擇開關RSW2 83813.doc -92- 也無增大之必要。 寫入字元線驅動器33-1、…33-n係被列解碼器25-1、… 25-n之輸出訊號（字元線允許訊號）WLEN1、…WLEN4所控 制。即在寫入動作時，列解碼器25-1、…25-n被賦予活性而 選擇1個列。在被選擇之列中，使輸出訊號（字元線允許訊 號）WLEN1、...WLENA 中之 1個成為 。 又，在構造例1中，列選擇開關RSW2僅在寫入動作時， 被賦予活性之列解碼器25-1、…25-n之輸出訊號所控制；但 在構造例9中，列選擇開關RSW2係被含列解碼器及讀出線 驅動器之電路區塊23B-1、…23B-n之輸出訊號所控制。 即，列選擇開關（MOS電晶體）RSW2之閘極係連接於讀出 線 RW1、".RWii。 採用此種構造之理由係因在構造例9中，寫入字元線驅動 器3 3-1、…33-n係被設置在各列，在寫入動作時，有必要由 共通資料線30切離全部寫入字元線WWL4(n-l)+l、 WWL4(n-l)+2、WWL4(n-l) + 3、WWL4(n-l)+4之故。 即，含列解碼器及讀出線驅動器之電路區塊23B-1、… 23B-n僅在讀出動作時，才被賦予活性，故在寫入動作時， 全部列之列選擇開關RSW2呈斷電狀態，並由共通資料線30 切離全部之寫入字元線WWL4(n-l)+l、WWL4(n-l)+2、 WWL4(n-l)+3、WWL4(n-l)+4。 例如，如圖132所示，讀出位元線係連接於將位元線設定 於VC之偏壓電晶體BT。如圖132所示，偏壓電晶體BT由N 通道MOS電晶體構成時，RLi之反轉訊號被輸入至該偏壓電 83813.doc -93 - 594727 晶體BT。使列解碼器25-1、"·25-η可輸出列選擇線訊號RLi 及其反轉訊號。 ③構造例10 圖60係表示作為本發明之構造例1〇之磁性隨機存取記憶 體之主要部。 構造例10之特徵在於：在將1行（Y方向）内之多數或全部 之讀出區塊BKlx、BK1 (X+1)内之MTJ元件MTJ1、MTJ2、 MTJ3、MTJ4之上部電極44共有化之點上。 即，在構造例1中，係在各讀出區塊設置MTJ元件MTJ1 、MTJ2、MTJ3、MTJ4之上部電極44。但，利用讀出字元 線RWL1使1行内之讀出區塊内之MTJ元件MTJ1、MTJ2、 MTJ3、MTJ4之上部電極44互相短路。 因此，也可使1行内之讀出區塊内之MTJ元件ΜΤΠ、MTJ2 、MTJ3、MTJ4之上部電極44互相短路。但，必須使1列（X 方向）内之讀出區塊内之MTJ元件ΜΤΠ、MTJ2、MTJ3、MTJ4 之上部電極44互相分離。 因此，在構造例10中，將1行内之多數或全部之讀出區塊 BKlx、BK1 (x+1)内之 MTJ元件 MTJ1、MTJ2、MTJ3、MTJ4 之上部電極44共有化。 依據構造例10，由於無需在各讀出區塊設置接觸插塞42 ，故可對MTJ元件MTJ1、MTJ2、MTJ3、MTJ4之高密度化 產生貢獻作用。也就是說，在理論上，在讀出字元線RWL1 與共有化之上部電極44之間最少只要設置1個接觸插塞42 即已足夠。但實際上，考慮配線電阻等因素之結果，接觸 83813.doc -94- 594727 插塞42以在1行内等間隔地配置多數個為宜。 又，在構造例10中，雖係以構造例丨之變形例方式加以說 明’但也可適用於構造例2〜9之全部，毋庸贅言。 (9)其他 如以上所述，本發明可適用於具有單元陣列構造之磁性 隨機存取記憶體，而該單元陣列構造係將構成讀出區塊之 多數MTJ元件（或MTJ元件）之一端共通連接，且將他端分別 獨上地連接至凟出位元線。在此，若在1個讀出區塊配置1 個選擇開關（例如M0S電晶體），則MTJ元件之高積體化難以 實現。 通常，選擇開關形成於半導體基板之表面區域，“^元
件形成於該選擇開關之上部。此時，為了使選擇開關與MTJ 兀件電性連接，必須利用接觸孔。也就是說，在形成接觸 孑之區域不把配置MTJ元件，故相對地會增大記憶體單 元陣列之面積。 另方面’構成磁性隨機存取記憶體之記憶體單元之 MTJ元件之電阻值十分地大，讀出電流與寫入電流相比時 顯得非#地小。也就是說假使省略讀出區塊内之選擇電 晶體，讀出電流流至非選擇區塊内之MTJ元件所增加之耗 電，也不構成大問題。 因此，在本發明中，第一、在構成讀出區塊之多數MTJ 疋件 < 一端分別獨立連接至讀出位元線之單元陣列構造中 ，省略掉讀出區塊之選擇用之選擇開關。即，在記憶體單元 陣列内（MTJ元件之正下方）不配置選擇開關（]^〇§電晶體）。 B3813.doc -95- 依據本發明之特徵，由於在記憶體單元陣列内不存在選 擇開關，故可鬲密度地配置MTJ元件。且在MTJ元件之正下 万不存在選擇開關（半導體元件），故可提高旭打元件之底層 平坦度，增進MTJ元件之特性（磁阻MR比之均勻性等）。 又，為了進一步提高MTJ元件之底層平坦度，在MTJ元件 之正下方配置假圖案，例如配置無實際之配線機能之假配 線圖案。 通常，為了降低製造成本（與平面磊晶鈍化pEp次數成正 比）’ C憶體單元陣列部之構件（MTJ元件等）之加工與周邊 電路部之構件（配線等）之加工宜盡可能地同時進行。但，在 TJ元件之正下方不存在選擇開關時’記憶體單元陣列部 與周邊電路部之間會產生階差。此階差會造成微影照相之 加工精確度之降低。 因此在MTIit件之正下方配置假圖案，以提高元件 <底層平坦度。具體而τ，係為了消除記憶體單元陣列部 與周邊電路部之間之階差。又，假圖案係形成規則性的(例 如特定圖案之重複）或整體上呈現一樣之圖案。 又’讀出區塊内之多數MTJ元件在平行於半導體基板表 面 < 万向’即橫方向排列成0f ’將記憶體單元陣列重疊 成多數段。讀出區塊内不存在選擇開關時，可將記憶體單 兀陣列重疊成多數段。 MTJ元件也可配置在垂直於半導體基板表面之方向，即 縱方向。也就是說，彻元件可利用三維方式配置’故與 -維的早π陣列構造相比’對MTJ元件之高密度化，可進 83813.doc -96- 一步發揮貢獻作用。又，使特定之配線在上段記憶體單元 陣列與下段記憶體單元陣列之間共有化時，也可實現製造 成本之降低、各段之絕緣層之平坦化（提高MTJ元件之特性） 等。 在具有此等特徵之單元陣列構造中，在構成讀出區塊之 多數MTJ元件（或MTJ元件）之一端連接僅具有作為讀出位 元線之機能之配線。也就是說，寫入用之2條寫入線中之1 條不會與此等多數MTJ元件電性連接。 因此，在寫入動作時，即使因2條寫入線之配線電阻而使 該等之間產生電位差，MTJ元件之兩端也不會產生電位差 。也就是說，依據本發明之裝置構造，在交叉點型單元陣 列構造所發生之寫入動作時之絕緣破壞（MTJ元件之隧道阻 擋層之破壞）都不成問題。 又，作為使用於磁性隨機存取記憶體之開關，例如可使 用 MIS (Metal Insulator Semiconductor ;金屬絕緣體半導體） 電晶體（含 MOSFET)、MES (Metal Semiconductor ;金屬半導 體）電晶體、接合（Junction)電晶體、雙極性電晶體、二極體 2. MTJ元件之構造例 圖61至圖63係表示MTJ元件之構造例。 圖61之例所示之MTJ元件係最基本的構造，具有2個強磁 性層及夾於此等中之隧道阻擋層。 2個強磁性層中，在磁化方向被固定之固定層（接腳層）附 加有固定磁化方向用之反強磁性層。2個強磁性層中，可自 83813.doc -97- 594727 由改變磁化方向之自由層（記憶層）係利用寫入字元線與寫 入位元線所形成之合成磁場，決定其磁化方向。 圖62之例所示之MTJ元件係基於比圖61之例所示之mtj 元件更增大偏壓之目的，在MTJ元件内設置2個隧道阻擔層。 圖62之MTJ元件也可說具有將圖61之MTJ元件2個串聯連 接之構造（雙接合構造）。 在本例中，MTJ元件具有3個強磁性層，其間配置有陡道 阻擋層。兩端之2個強磁性層（接腳層）分別附加反強磁性層 。3個強磁性層中，可自由改變磁化方向之自由層（記憶層） 係正中央之強磁性層。 圖63之MTJ元件與圖61之MTJ元件相比，更容易封閉作為 記憶層之強磁性層之磁力線。 本例之MTJ元件可說係將2個圖61之MTJ元件之記憶層取 代為由2個強磁性層與夹於其間之非磁性金屬層（例如鋁層） 所構成之記憶層。 MTJ元件記憶層具有由2個強磁性層與夾於其間之非磁 性金屬層所構成之3層構造時，可在構成記憶層之2個強磁 性層内更谷易封閉磁力線。即，可防止構成記憶層之2個強 磁性層内產生反磁場成分，故可實現提高MR比等之目的。 以上所述係有關MTJ元件之構造，但在本發明（電路構造 、裝置構造、頃出動作原理、讀出電路及製造方法）中，MTJ 元件之構造並無特別限定。上述3個構造例只不過MTJ元件 之構造之代表例而已。 3 ·周邊電路之電路例 83813.doc -98- 以下，依序說明寫入字元線驅動器/消能器之電路例、寫 入位元線驅動器"肖能器之電路例、讀出字元線驅動器之電 路例、列解碼器之電路例、行解碼器之電路例、及讀出電 路（包含感測放大器）之電路例。 (1)寫入字元線驅動器/消能器 圖64係表示寫入字元線驅動器/消能器之電路例。 假定讀出區塊係由4個MTJ元件所構成，此等4個MTJ元件 可由行位址訊號之下位2位元CAO、CA1加以選擇。在同圖 中，有關寫入字元線消能器，僅顯示1列份之情形。 寫入字元線驅動器23A包含P通道MOS電晶體QP1、QP2 、QP3、QP4及 NAND 閘電路 ND1、ND2、ND3、ND4。寫入 字元線消能器24-n係由N通道MOS電晶體QN1、QN2、QN3 、QN4所構成。 P通道MOS電晶體qpi之源極連接於電源端子vdd，其汲 極經由共通資料線（共通驅動線）3 〇及列選擇開關RSW2而 連接至寫入字元線WWL4(n-l)+l之一端。NAND閘電路ND1 之輸出端子連接於P通道M0S電晶體QP1之閘極。N通道 MOS電晶體QN1之源極連接於接地端子vss ,其汲極連接至 寫入字元線WWL4(n-l)+l之他端。 NAND閘電路>^；01之輸出訊號為“ 〇，，時，將寫入電流通至 被選擇之列（列選擇開關RSW2呈通電狀態之列）内之寫入字 元線 WWL4(n-l)+1。 P通道MOS電晶體QP2之源極連接於電源端子vdd，其汲 極經由共通資料線（共通驅動線）30及列選擇開關RSW2而 83813.doc -99- 594727 連接至寫入字元線WWL4(n-l)+2之一端。NAND閘電路1^1)2 之輸出端子連接於P通道MOS電晶體qP2之閘極。N通道 MOS電晶體QN2之源極連接於接地端子vss，其汲極連接至 寫入字元線WWL4(n-l)+2之他端。 NAND閘電路ND2之輸出訊號為“〇，，時，將寫入電流通至 被選擇之列（列選擇開關RSW2呈通電狀態之列）内之寫入字 元線 WWL4(n-l)+2。 P通道MOS電晶體QP3之源極連接於電源端子¥1)1)，其汲 極經由共通資料線（共通驅動線）30及列選擇開關RSW2而連 接至寫入冬元線WWL4(n-l)+3之一端。NAND閘電路ND3之 輸出端子連接於P通道MOS電晶體QP3之閘極。n通道MOS 電晶體QN3之源極連接於接地端子vss，其汲極連接至寫入 字元線WWL4(n-1 )+3之他端。 NAND閘電路ND3之輸出訊號為“〇，，時，將寫入電流通至 被選擇之列（列選擇開關RSW2呈通電狀態之列）内之寫入字 元線WWL4(n-i)+3。 P通道MOS電晶體QP4之源極連接於電源端子VDD，其汲 極經由共通資料線（共通驅動線）3〇及列選擇開關RSW2而連 接至寫入字元線WWL4(n-l)+4之一端。NAND閘電路ND4之 輸出端子連接於p通道MOS電晶體QP4之閘極。N通道MOS 電晶體QN4之源極連接於接地端子VSs，其汲極連接至寫入 字元線wwL4(n_i)+4之他端。 NAND閘電路ND4之輸出訊號為‘‘〇，，時，將寫入電流通至 被選擇之列（列選擇開關rSW2呈通電狀態之列）内之寫入字 -100- 83813.doc 元線 WWL4(n-l)+4。 寫入訊號WRITE被輸入至NAND閘電路ΝΑΙ、NA2、NA3 、NA4。寫入訊號WRITE在寫入動作時為“Η”。另外，各異 之下位行位址訊號CAO、/CAO、CA1、/CA1被輸入至NAND 閘電路ΝΑΙ、ΝΑ2、ΝΑ3、ΝΑ4。 即，在本例中，行位址訊號bCAO、bCAl係被輸入至NAND 閘電路ND1，以作為從被選擇之列中之4條寫入字元線（讀出 位元線）中，選擇1條寫入字元線WWL4(n-l)+l之用。 行位址訊號CA0、bCAl係被輸入至NAND閘電路ND2，以 作為從被選擇之列中之4條寫入字元線（讀出位元線）中，選 擇1條寫入字元線WWL4(n-l)+2之用。 行位址訊號bCAO、CA1係被輸入至NAND閘電路ND3 ,以 作為從被選擇之列中之4條寫入字元線（讀出位元線）中，選 擇1條寫入字元線WWL4(n-l)+3之用。 行位址訊號CA0、CA1係被輸入至NAND閘電路ND4，以 作為從被選擇之列中之4條寫入字元線（讀出位元線）中，選 擇1條寫入字元線WWL4(n-l)+4之用。 又，bCAO、bCAl係具有反轉CA0、CA1之位準之位準的 反轉訊號。 在此種字元線驅動器“肖能器中，寫入動作時，寫入訊號 WRITE為“H，，，例如，4個 NAND 閘電路ND1、ND2、ND3、 ND4中之1個輸出訊號為“L”。 例如，CA0及CA1均為“〇”時，NAND閘電路ND1之輸入訊 號全為“1”，NAND閘電路ND1之輸出訊號為。其結果， 83813.doc -101 - P通道MOS電晶體QP1呈通電狀態，將寫入電流通至寫入字 元線 WWL4(n_l)+l。 又’ CA0為“1” ’ CA1為時，NAND閘電路ND2之輸入 訊號全為“1”，NAND閘電路ND2之輸出訊號為“〇，，。其結果 ，P通道MOS電晶體QP2呈通電狀態，將寫入電流通至寫入 字元線WWL4(n-l)+2。 又，CA0為，CA1為“1，，時，NAND閘電路ND3之輸入 訊號全為“1”，NAND閘電路ND3之輸出訊號為‘‘〇，，。其結果 ，P通道MOS電晶體QP3呈通電狀態，將寫入電流通至寫入 字元線 WWL4(n-l)+3。 又，CA0及CA1為“1，，時，NAND閘電路ND4之輸入訊號全 為“1”，NAND閘電路ND4之輸出訊號為“0”。其結果，p通 道MOS電晶體QP4呈通電狀態，將寫入電流通至寫入字元線 WWL4(n-l)+4 〇 (2)寫入位元線驅動器/消能器 圖65係表示寫入位元線驅動器/消能器之電路例。 寫入位元線驅動器/消能器29A係由P通道MOS電晶體QP5 、QP6、N通道 MOS 電晶體 QN5、QN6、NAND 閘電路 ND5、 ND6、AND閘電路ADI、AD2及反相器INV1、INV2所構成。 P通道MOS電晶體QP5連接於電源端子VDD與寫入位元線 WBL1之一端之間。NAND閘電路ND5之輸出訊號被供應至P 通道MOS電晶體QP5之閘極。N通道MOS電晶體QN5連接於 寫入位元線WBL1之一端與接地端子VSS之間。AND閘電路 AD1之輸出訊號被供應至N通道MOS電晶體QN5之閘極。 83813.doc -102- 594727 P通道MOS電晶體QP6連接於電源端子VDD與寫入位元線 WBLj之一端之間。NAND閘電路ND6之輸出訊號被供應至p 通道MOS電晶體QP6之閘極。N通道MOS電晶體QN6連接於 寫入位元線WBLj之一端與接地端子VSS之間。AND閘電路 AD2之輸出訊號被供應至N通道MOS電晶體QN6之閘極。 寫入位元線驅動器/消能器31係由p通道M〇S電晶體qP7 、QP8、N通遒M〇S電晶體QN7、QN8、NAND閘電路ND7、 ND8、AND閘電路AD3、AD4及反相器INV3、INV4所構成。 P通道MOS電晶體QP7連接於電源端子VDD與寫入位元線 WBL1之他端之間。NanD閘電路ND7之輸出訊號被供應至P 通道MOS電晶體QP7之閘極。N通道MOS電晶體QN7連接於 寫入位元線WBL1之他端與接地端子VSS之間。AND閘電路 AD3之輸出訊號被供應至n通道MOS電晶體QN7之閘極。 P通道MOS電晶體QP8連接於電源端子VDD與寫入位元線 WBLj之他端之間。NAND閘電路ND8之輸出訊號被供應至p 通道MOS電晶體QP8之閘極。N通道MOS電晶體QN8連接於 寫入位元線WBLj之他端與接地端子VSS之間。AND閘電路 AD4之輸出訊號被供應至n通道MOS電晶體QN8之閘極。 在具有此種構成之寫入位元線驅動器/消能器29A、3 !中 ，NAND閘電路ND5之輸出訊號為‘‘〇，，，AND閘電路AD3之輸 出訊號“1”時，由寫入位元線驅動器/消能器29A流向寫入位 元線驅動器/消能器3丨之寫入電流會流通至寫入位元線 WBL1。 又’ NAND閘電路ND7之輸出訊號為‘‘0，，，AND閘電路AD1 83813.doc -103- 之輸出訊號“1”時，由寫入位元線驅動器Λ’肖能器31流向寫入 位元線驅動器/消能器29Α之寫入電流會流通至寫入位元線 WBL1 0 在寫入位元線驅動器/消能器29Α、3 1中，寫入動作時， 寫入訊號WRITE為“1”。又，在被選擇之行中，上位行位址 訊號之全部位元為“ 1 ”。因此，具有對應於寫入資料DATA 之值之方向之寫入電流會流通至被選擇之行内之寫入位元 線 WBLi (i=l、."j)。 流通至被選擇之行内之寫入位元線WBLi之寫入電流之 方向係由寫入資料DATA之值加以決定。 例如，選擇寫入位元線WBL1時，若寫入資料DATA為“1” ，則NAND閘電路ND5之輸出訊號為“0”，AND閘電路AD3 之輸出訊號為“1”。其結果，由寫入位元線驅動器/消能器 29A流向寫入位元線驅動器/消能器3 1之寫入電流會流通至 寫入位元線WBL1。 反之，若寫入資料DATA為“0”，則NAND閘電路ND7之輸 出訊號為“0”，AND閘電路AD1之輸出訊號為“1”。其結果， 由寫入位元線驅動器/消能器3 1流向寫入位元線驅動器/消 能器29A之寫入電流會流通至寫入位元線WBL1。 (3)列解碼器 圖66係表示列解碼器之電路例。 列解碼器25-1例如可採用如下之構造。又，在同圖中， 僅表示1列份之列解碼器之情形。 列解碼器25-1係由AND閘電路AD11所構成。列位址訊號 83813.doc -104- 被輸入至AND閘電路AD 11。由於在被選擇之列中，列位址 訊號之全部位元為“H”，故列解碼器25-1之輸出訊號RL1為 “H”。 (4) 行解碼器及讀出行選擇線驅動器 圖67係表示行解碼器及讀出行選擇線驅動器之電路例。 在同圖中，僅表示記憶體單元陣列之1行份之行解碼器及 讀出行選擇線驅動器之情形。 行解碼器及讀出行選擇線驅動器32係由AND閘電路 AD10所構成。讀出訊號READ及上位行位址訊號被輸入至 AND閘電路AD10。 讀出訊號係在讀出動作時成為“H”之訊號。也就是說，在 讀出動作以外之模態下，行解碼器及讀出行選擇線驅動器 32之輸出訊號（行選擇訊號）CSL1之電位不會成為“H”。在 讀出動作時，在被選擇之行中，位行位址訊號之全部位元 成為“H”，故行解碼器及讀出行選擇線驅動器32之輸出訊號 CSL1之電位成為“H”。 (5) 寫入位元線驅動器Λ’肖能器 茲說明有關構造例7 (圖53)中所使用之寫入位元線驅動 器/消能器之電路例。 圖68及圖69係表示寫入位元線驅動器/消能器之電路例。 寫入位元線驅動器/消能器23AR係由P通道MOS電晶體 QP5、QP6、QP7、QP8、N通道 MOS 電晶體 QN5、QN6、QN7 、QN8、NAND 閘電路 ND5、ND6、ND7、ND8、AND 閘電 路 ADI、AD2、AD3、AD4及反相器 INV 卜 INV2、INV3、INV4 83813.doc -105- 594727 所構成。 P通道MOS電晶體QP5連接於電源端子VDD與共通資料線 30A之間。NAND閘電路ND5之輸出訊號被供應至P通道MOS 電晶體QP5之閘極。N通道MOS電晶體QN5連接於共通資料 線30A與接地端子VSS之間。AND閘電路AD1之輸出訊號被 供應至N通道MOS電晶體QN5之閘極。 P通道MOS電晶體QP6連接於電源端子VDD與共通資料線 30A之間。NAND閘電路ND6之輸出訊號被供應至P通道MOS 電晶體QP6之閘極。N通道MOS電晶體QN6連接於共通資料 線30 A與接地端子VSS之間。AND閘電路AD2之輸出訊號被 供應至N通道MOS電晶體QN6之閘極。 p通道MOS電晶體QP7連接於電源端子VDD與共通資料線 30A之間。NAND閘電路ND7之輸出訊號被供應至P通道MOS 電晶體QP7之閘極。N通道MOS電晶體QN7連接於共通資料 線30A與接地端子VSS之間。AND閘電路AD3之輸出訊號被 供應至N通道MOS電晶體QN7之閘極。 P通道MOS電晶體QP8連接於電源端子VDD與共通資料線 30A之間。NAND閘電路ND8之輸出訊號被供應至P通道MOS 電晶體QP8之閘極。N通道MOS電晶體QN8連接於共通資料 線30A與接地端子VSS之間。AND閘電路AD4之輸出訊號被 供應至N通道MOS電晶體QN8之閘極。 寫入位元線驅動器/消能器23 AS係由P通道MOS電晶體 QP9、QP10、QP11、QP12、N通道 MOS 電晶體 QN9、QN10 、QN11、QN12、NAND 閘電路 ND9、ND10、ND11、ND12 -106- 83813.doc 594727 、AND 閘電路 AD5、AD6、AD7、AD8及反相器 INV5、INV6 、INV7、INV8所構成。 P通道MOS電晶體QP9連接於電源端子VDD與共通資料線 30B之間。NAND閘電路ND9之輸出訊號被供應至P通道MOS 電晶體QP9之閘極。N通道MOS電晶體QN9連接於共通資料 線30B與接地端子VSS之間。AND閘電路AD5之輸出訊號被 供應至N通道MOS電晶體QN9之閘極。 P通道MOS電晶體QP10連接於電源端子VDD與共通資料 線30B之間。NAND閘電路ND10之輸出訊號被供應至P通道 MOS電晶體QP10之閘極。N通道MOS電晶體QN10連接於共 通資料線30B與接地端子VSS之間。AND閘電路AD6之輸出 訊號被供應至N通道MOS電晶體QN10之閘極。 P通道MOS電晶體QP11連接於電源端子VDD與共通資料 線30B之間。NAND閘電路ND11之輸出訊號被供應至p通道 MOS電晶體QP11之閘極。n通道MOS電晶體QN11連接於共 通資料線30B與接地端子VSS之間。AND閘電路AD7之輸出 訊號被供應至N通道MOS電晶體QN11之閘極。 P通道MOS電晶體QP12連接於電源端子VDD與共通資料 線30B之間。NAND閘電路ND12之輸出訊號被供應至p通道 MOS電晶體QP12之閘極。N通道m〇S電晶體qN12連接於共 通資料線30B與接地端子VSS之間。AND閘電路AD8之輸出 訊號被供應至N通道MOS電晶體QN12之閘極。
在具有此種構成之寫入位元線驅動器厂;肖能器23ar、 23 AS中，例如，NAND閘電路ND5之輸出訊號為‘‘〇，，，AND 838i3.doc -107- 閘電路AD5之輸出訊號“1”時，由寫入位元線驅動器/消能器 23 AR流向寫入位元線驅動器/消能器23AS之寫入電流會流 通至被列選擇開關RSW2所選擇之列内之寫入位元線 WBL4(n-l)+1 〇 又，例如，NAND閘電路ND9之輸出訊號為“〇，，，AND閘 電路AD1之輸出訊號“1’，時，由寫入位元線驅動器厂肖能器 23AS流向寫入位元線驅動器/消能器23AR之寫入電流會流 通至被列選擇開關所選擇之列内之寫入位元線 WBL4(n-l)+1 〇 在窝入位元線驅動器/消能器23 AR、23 AS中，寫入動作 時，寫入訊號WRITE為“1”。又，在本例中，利用列位址訊 號及上位行位址訊號（不含行位址訊號之下位2位元之行位 址訊號）選擇1個讀出區塊BKik。 在被選擇之讀出區塊BKik内，因有4個MTJ元件存在，為 了選擇此4個MTJ元件中之1個，使用行位址訊號之下位2位 元 CAO、CA1。 使用於對被選擇之讀出區塊BKik内之被選擇之MTJ元件 之資料寫入而流通寫入位元線WBL4(n-l)+l之寫入電流之 方向係由寫入資料DATA之值加以決定。 例如，選擇寫入位元線WBL4(n-l)+l時，若寫入資料DATA 為“1”，則NAND閘電路ND5之輸出訊號為，AND閘電路 AD5之輸出訊號為“1”。其結果，由寫入位元線驅動器/消能 器23AR流向寫入位元線驅動器/消能器23AS之寫入電流會 流通至寫入位元線WBL4(n-l)+l。 83813.doc -108- 反之，若寫入資料DATA為“Ο”，則NAND閘電路ND9之輸出 訊號為“0”，AND閘電路AD1之輸出訊號為“1”。其結果，由 寫入位元線驅動器/消能器23AS流向寫入位元線驅動器/消 能器23AR之寫入電流會流通至寫入位元線WBL4(n-l)+l。 (6)行解碼器及寫入字元線驅動器/消能器 茲說明構造例7(圖53)所使用之行解碼器及寫入字元線驅 動器厂消能器之電路例。 圖70係表示行解碼器及寫入字元線驅動器/消能器之電 路例。 行解碼器及寫入字元線驅動器29AR係由NAND閘電路 ND1、…NDj及P通道MOS電晶體QP1、…QPj所構成。 P通道MOS電晶體QP1、…QPj係連接於電源端子VDD與寫 入字元線WWL1、…WWLj之一端之間。NAND閘電路ND1 、…NDj之輸出訊號係被供應至p通道MOS電晶體QP1、… QPj之閘極。 寫入動作時，寫入訊號WRITE成為“1”。又，在被選擇之 行中，上位行位址訊號1、···」·之全部位元成為“1”，故NAND 閘電路ND1、…NDj之輸出訊號成為“0”，並使P通道MOS電 晶體QP1、呈通電狀態。 寫入字元線消能器31R係由N通道MOS電晶體QN1、…QNj 所構成。 N通道MOS電晶體QN1、…QNj係被連接於接地端子VSS 與寫入字元線WWL1、…WWLj之他端之間。N通道MOS電 晶體QN1、…QNj由於電源電位VDD供應至其閘極，故常呈 838i3.doc -109- 594727 通電狀態。 (7) 列解碼器 茲說明有關在構造例9 (圖59)中使用之列解碼器之電路 例0 圖7 1係表示列解碼器之電路例。 同圖中，僅顯示1列份之列解碼器25-1。 列解碼器25-1係由4個AND閘電路AD13〜AD16所構成。 寫入訊號WRITE、列位址訊號及行位址訊號之下位2位元 $ CAO、CA1被輸入至AND閘電路AD13〜AD16。 寫入動作時，寫入訊號WRITE成為“H”，在被選擇之列中 ，列位址訊號之全部位元成為“H”。又，在被選擇之行中， 依據行位址訊號之下位2位元CAO、CA1，選擇被選擇之讀 出區塊中之4個MTJ元件中之1個，即選擇4條寫入字元線中 之1條。 (8) 寫入字元線驅動器 以下，說明構造例9 (圖59)中所使用之寫入字元線驅動器 φ 之電路例。 圖72係表示寫入字元線驅動器之電路例。 同圖中僅顯示1列份之寫入字元線驅動器。 寫入字元線驅動器33-1係由連接於寫入字元線WWL1、 WWL2、WWL3、WWL4之 P通道 MOS 電晶體 PI、P2、P3、 P4所構成。 P通道MOS電晶體P卜P2、P3、P4係連接於電源端子VDD 與寫入字元線WWL1、WWL2、WWL3、WWL4之間，並被 -110- 83813.doc 594727 字元線允許訊所控制。字元線允許訊號 WLEN1〜4係利用圖7丨之列解碼器解碼列位址訊號及行位 址訊號之下位2位元所得之訊號。 (9) 列解碼器及讀出線驅動器 以下，說明構造例9 (圖59)所使用之列解碼器及讀出線驅 動器之電路例。 S 73係表示列解碼菇及讀出線驅動器之電路例。同圖中 僅顯示1列份之列解碼器及讀出線驅動器。 列解碼益及讀出線驅動器係由AND閘電路AD9所春 構成。讀出訊號READ及列位址訊號被輸入至倾⑽電路 AD9 〇 靖出訊號READ係在讀出動作時成為“H”之訊號。也就是 說，在讀出動作以外之模態下，讀出字元線尺和之電位不 會成為“H”。在讀出動作時，在被選擇之列中，列位址訊號 之全部位^成為“H”，故讀出字元線黯U之電位成為“η”。 (10) 行解碼器及寫入位元線驅動器/消能器 以下’說明構造例10 (圖6〇)所使用之行解碼器及寫入位 元線驅動器/消能器之電路例。 圖74係表示有關本發明之磁性隨機存取記憶體之構造例 11之電路圖。 構造例U之特徵在於：寫人字元線WWLW行方向延伸， 窝入位元線慨4(n_1)+1、...慨4(11_1)+4向列方向延伸之 點上。 其次，說明使用於構造例u之行解碼器及寫入位元線驅 83813.doc -111 - 594727 動器/消能器之電路例。 圖75及圖76係表示行解碼器及寫入位元線驅動器/消能 器之電路例。 同圖中僅顯示1行份之行解碼器及窝入位元線驅動器/消 能器。 在本例中，假定讀出區塊係由4個MTJ元件所構成，讀出 區塊内之4個MTJ元件可由行位址訊號之下位2位元CAO、 CA1加以選擇。又，記憶體單元陣列之行係由上行位址訊 號，即由行位址訊號中不含下位2位元CAO、CA1之行位址 訊號加以選擇。 寫入位元線驅動器/消能器29A係由P通道MOS電晶體QP5 、QP6、QP7、QP8、N 通道MOS電晶體 QN5、QN6、QN7、 QN8、NAND 閘電路 ND5、ND6、ND7、ND8、AND 閘電路 ADI、AD2、AD3、AD4及反相器 INV1、INV2、INV3、INV4 所構成。 P通道MOS電晶體QP5連接於電源端子VDD與寫入位元線 φ BL1之一端之間。NAND閘電路ND5之輸出訊號被供應至Ρ 通道MOS電晶體QP5之閘極。N通道MOS電晶體QN5連接於 寫入位元線BL1之一端與接地端子VSS之間。AND閘電路 AD1之輸出訊號被供應至N通道MOS電晶體QN5之閘極。 P通道MOS電晶體QP6連接於電源端子VDD與寫入位元線 BL2之一端之間。NAND閘電路ND6之輸出訊號被供應至P 通道MOS電晶體QP6之閘極。N通道MOS電晶體QN6連接於 寫入位元線BL2之一端與接地端子VSS之間。AND閘電路 83813.doc -112- AD2之輸出訊號被供應至N通道MOS電晶體QN6之閘極。 P通道MOS電晶體QP7連接於電源端子VDD與寫入位元線 bL3之一端之間。NAND閘電路ND7之輸出訊號被供應至P 通道MOS電晶體QP7之閘極。N通道MOS電晶體QN7連接於 寫入位元線BL3之一端與接地端子VSS之間。AND閘電路 AD3之輸出訊號被供應至N通道MOS電晶體QN7之閘極。 p通道MOS電晶體QP8連接於電源端子VDD與寫入位元線 BL4之一端之間。NAND閘電路ND8之輸出訊號被供應至P 通道MOS電晶體QP8之閘極。N通道MOS電晶體QN8連接於 寫入位元線BL4之一端與接地端子VSS之間。AND閘電路 AD4之輸出訊號被供應至N通道MOS電晶體QN8之閘極。 寫入位元線驅動器/消能器31係由P通道MOS電晶體QP9 、QP10、QP11、QP12、N通道 MOS 電晶體 QN9、QN10、QN11 、QN12、NAND 閘電路 ND9、ND10、ND11、ND12、AND 閘電路 AD5、AD6、AD7、AD8及反相器 INV5、INV6、INV7 、：[NV8所構成。 P通道MOS電晶體QP9連接於電源端子VDD與寫入位元線 BL1之他端之間。NAND閘電路ND9之輸出訊號被供應至p 通道MOS電晶體QP9之閘極。N通道MOS電晶體QN9連接於 寫入位元線BL1之他端與接地端子VSS之間。AND閘電路 AD5之輸出訊號被供應至N通道MOS電晶體QN9之閘極。 P通道MOS電晶體QPi〇連接於電源端子VDD與寫入位元 線BL2之他端之間。NAND閘電路ND1〇之輸出訊號被供應至 P通道MOS電晶體Qp 1〇之閘極。n通道MOS電晶體QN10連接 83813.doc -113- 594727 於寫入位元線BL2之他端與接地端子VSS之間。AND閘電路 AD6之輸出訊號被供應至N通道MOS電晶體QN10之閘極。 P通道MOS電晶體QP11連接於電源端子VDD與寫入位元 線BL3之他端之間。NAND閘電路ND11之輸出訊號被供應至 P通道MOS電晶體QP11之閘極。N通道MOS電晶體QN11連接 於寫入位元線BL3之他端與接地端子VSS之間。AND閘電路 AD7之輸出訊號被供應至N通道MOS電晶體QN11之閘極。 P通道MOS電晶體QP12連接於電源端子VDD與寫入位元 _ 線BL4之他端之間。NAND閘電路ND12之輸出訊號被供應至 P通道MOS電晶體QP12之閘極。N通道MOS電晶體QN12連接 於寫入位元線BL4之他端與接地端子VSS之間。AND閘電路 AD8之輸出訊號被供應至N通道MOS電晶體QN12之閘極。 在具有此種構成之寫入位元線驅動器/消能器29A、3 1中 ，NAND閘電路ND5之輸出訊號為“0”，AND閘電路AD5之輸 出訊號“1”時，由寫入位元線驅動器/消能器29A流向寫入位 元線驅動器厂消能器31之寫入電流會流通至寫入位元線BL1。 φ 又，NAND閘電路ND9之輸出訊號為“0”，AND閘電路AD1 之輸出訊號“1”時，由寫入位元線驅動器/消能器31流向寫入 位元線驅動器/消能器29A之寫入電流會流通至寫入位元線 BL1° 又，NAND閘電路ND6之輸出訊號為“0”，AND閘電路AD6 之輸出訊號“1”時，由窝入位元線驅動器厂肖能器29A流向寫 入位元線驅動器/消能器3 1之寫入電流會流通至寫入位元 線 BL2。 83813.doc -114- 又，NAND閘電路ND10之輸出訊號為“0”，AND閘電路AD2 之輸出訊號“1”時，由寫入位元線驅動器/消能器31流向寫入 位元線驅動器/消能器29A之寫入電流會流通至寫入位元線 BL2。 NAND閘電路ND7之輸出訊號為“0”，AND閘電路AD7之輸 出訊號“1”時，由寫入位元線驅動器/消能器29A流向寫入位 元線驅動器/消能器31之寫入電流會流通至寫入位元線BL3。 又，NAND閘電路ND11之輸出訊號為“0”，AND閘電路AD3 之輸出訊號“1”時，由寫入位元線驅動器/消能器31流向寫入 位元線驅動器/消能器29A之寫入電流會流通至寫入位元線 BL3。 NAND閘電路ND8之輸出訊號為“0”，AND閘電路AD8之輸 出訊號“1”時，由寫入位元線驅動器/消能器29A流向寫入位 元線驅動器肖能器3 1之寫入電流會流通至寫入位元線BL4。 又，NAND閘電路ND12之輸出訊號為“0”，AND閘電路AD4 之輸出訊號“1”時，由寫入位元線驅動器/消能器31流向寫入 位元線驅動器厂肖能器29A之寫入電流會流通至寫入位元線 BL4。 在寫入位元線驅動器/消能器29Α、3 1中，寫入動作時， 寫入訊號WRITE為“1”。又，在被選擇之行中，上位行位址 訊號之全部位元，即行位址訊號中不含下位2位元CAO、CA1 之行位址訊號之全部位元成為“1”。 下位行位址訊號CA0、CA1係用於選擇被選擇之行内之4 條寫入位元線BL1、BL2、BL3、BL4中之1條之訊號。具有 83813.doc -115- 對應於寫入資料DATA之值之方向之寫入電流會流通至被 選擇之位元線。 流通至被選擇之行内之被選擇之寫入位元線之寫入電流 之方向係由寫入資料DATA之值加以決定。 例如，選擇寫入位元線BL1時（CA0=“0”，CA1=“0”時）， 若寫入資料DATA為“1”，則NAND閘電路ND5之輸出訊號為 ，AND閘電路AD5之輸出訊號為“1”。其結果，由寫入位 元線驅動器Λ'肖能器29A流向寫入位元線驅動器0¾能器3 1之 寫入電流會流通至寫入位元線BL1。 反之，若寫入資料DATA為“0”，則NAND閘電路ND9之輸 出訊號為“0”，AND閘電路AD1之輸出訊號為“1”。其結果， 由寫入位元線驅動器/消能器3 1流向寫入位元線驅動器/消 能器29A之寫入電流會流通至窝入位元線BL1。 又，選擇寫入位元線BL2時（CA0=“1”，CA1=“0”時），若 寫入資料DATA為“1”，則NAND閘電路ND6之輸出訊號為“0” ，AND閘電路AD6之輸出訊號為“1”。其結果，由寫入位元 線驅動器广消能器29A流向寫入位元線驅動器/消能器31之寫 入電流會流通至寫入位元線BL2。 反之，若寫入資料DATA為“0”，則NAND閘電路ND10之 輸出訊號為“0”，AND閘電路AD2之輸出訊號為“1”。其結果 ，由寫入位元線驅動器/消能器3 1流向寫入位元線驅動器/ 消能器29A之寫入電流會流通至寫入位元線BL2。 又，選擇寫入位元線BL3時（CA0=“0”，CA1=“1”時），若 寫入資料DATA為“1”，則NAND閘電路ND7之輸出訊號為“0” 83813.doc -116- ，AND閘電路AD7之輸出訊號為“1”。其結果，由寫入位元 線驅動器/消能器29A流向寫入位元線驅動器/消能器3 1之寫 入電流會流通至寫入位元線BL3。 反之，若寫入資料DATA為，則NAND閘電路ND11之 輸出訊號為“0”，AND閘電路AD3之輸出訊號為“1”。其結果 ，由寫入位元線驅動器/消能器3 1流向寫入位元線驅動器/ 消能器29 A之寫入電流會流通至寫入位元線BL3。 又，選擇寫入位元線BL4時（CA0=“1”，CA1=“1”時），若 寫入資料DATA為“1”，則NAND閘電路ND8之輸出訊號為“0” ，AND閘電路AD8之輸出訊號為“1”。其結果，由寫入位元 線驅動器/消能器29A流向窝入位元線驅動器厂肖能器31之寫 入電流會流通至寫入位元線BL4。 反之，若寫入資料DATA為“0”，則NAND閘電路ND12之 輸出訊號為“0”，AND閘電路AD4之輸出訊號為“1”。其結果 ，由寫入位元線驅動器/消能器3 1流向寫入位元線驅動器/ 消能器29A之寫入電流會流通至寫入位元線BL4。 (11)讀出電路 圖77係表示讀出電路之電路例。 在本例中，係以在1行内，將4個MTJ元件配置於讀出區 塊内，且MTJ元件分別獨立地連接於讀出位元線為前提。 也就是說，在1行内配置4條讀出位元線，此等讀出位元線 經由行選擇開關連接於讀出電路29B。 本例之讀出電路29B係適用於1個位元1個位元地輸出讀 出資料之1位元型磁性隨機存取記憶體。 83813.doc -117- 594727 因此，讀出電路29B具有4個感測放大器及偏壓電路29B11 、29B12、29B13、29B14、及選擇器29B2、與輸出緩衝器 29B3。 讀出動作時，由被選擇之讀出區塊之4個MTJ元件同時讀 出讀出資料。此等讀出資料被輸入、感測於感測放大器及 偏壓電路29B11、29B12、29B13、29B14。 選擇器29B2係依據位行位址訊號之下位2位元CAO、CA1 ，選擇由感測放大器及偏壓電路29B11、29B12、29B13、 ^ 29B14輸出之4個讀出資料中之1個。被選擇之讀出資料經由 輸出緩衝器29B3，而由磁性隨機存取記憶體被輸出，以作 為輸出資料。 而，在本例中，係以將讀出電路29B適用於1位元型磁性 隨機存取記憶體為前提。 但，例如將將讀出電路29B適用於4個位元4個位元地輸出 讀出資料之4位元型磁性隨機存取記憶體時，即不需要選擇 器29B2。相反地，卻需要4個對應於感測放大器及偏壓電路 φ 29B11、29B12、29B13、29B14之輸出緩衝器 29B3。 圖78係表示適用於4位元型磁性隨機存取記憶體之讀出 電路之電路例。 讀出電路29B具有4個感測放大器及偏壓電路29B11、 29B12、29B13、29B14、及4個輸出緩衝器 29B31、29B32、 29B33、29B34。 讀出動作時，由被選擇之讀出區塊之4個MTJ元件同時讀 出讀出資料。此等讀出資料被輸入、感測於感測放大器及 83813.doc -118- 偏壓電路 29B11、29B12、29B13、29B14。 而，感測放大器及偏壓電路29B11、29B12、29B13、29B14 之輸出資料經由輸出緩衝器29B31、29B32、29B33、29B34 ，而由磁性隨機存取記憶體被輸出。 圖79係表示感測放大器及偏壓電路之電路例。 此感測放大器及偏壓電路係對應於圖77及圖78之4個感 測放大器及偏壓電路中之1個。 感測放大器S/A例如係由差動放大器所構成。 在電源端子VDD與行選擇開關29C之間串聯連接P通道 MOS電晶體QP14與N通道MOS電晶體QN13。運算放大器0P 之負側輸入端子連接於節點n2，其輸出端子連接於N通道 MOS電晶體QN13之閘極，其正側輸入端子被輸入箝位電位 VC。 運算放大器0P具有使節點n2之電位等於箝位電位VC之 作用。箝位電位VC之值係設定於特定之正值。 定電流源Is產生讀出電流Iread。讀出電流Iread經由P通道 MOS電晶體QP13、QP14構成之電流反射鏡電路流至位元線 BLi。例如，由差動放大器所構成之感測放大器係依據讀出 電流Iread流通時之節點nl之電位，感測記憶體單元（MTJ元 件）之資料。 圖80係表示感測放大器之電路例。圖81係表示感測放大 器之基準電位產生電路之電路例。 感測放大器S/A例如係由差動放大器所構成。感測放大器 S/A係用於比較節點nl之電位Vnl與基準電位Vref。 83813.doc -119- 594727 基準電位Vref係由記憶資料“1”之MTJ元件與記憶資料 “0”之MTJ元件所產生。 在電源端子VDD與記憶資料“1”之MTJ元件之間串聯連接 P通道MOS電晶體QP16及N通道MOS電晶體QN14、QN15。又 ，在電源端子VDD與記憶資料“0”之MTJ元件之間串聯連接P 通道MOS電晶體QP17及N通道MOS電晶體QN16、QN17。 P通道MOS電晶體QP16、QP17之汲極互相連接，且N通道 MOS電晶體QN15、QN17之汲極也互相連接。 @ 運算放大器OP具有使節點n4之電位等於箝位電位VC之 作用。定電流源Is2產生讀出電流Iread。讀出電流Iread經由 P通道MOS電晶體QP15、QP16構成之電流反射鏡電路流至 記憶資料“1”之MTJ元件與記憶資料“0”之MTJ元件。 基準電位Vref係由節點n3被輸出。 圖82係表示圖79及圖81之運算放大器OP之電路例。 運算放大器OP係由P通道MOS電晶體QP18、QP19及N通 道MOS電晶體QN18、QN19、QN20所構成。允許訊號Enable φ 成為“Η”時，運算放大器OP成為動作狀態。 圖83係表示感測放大器及偏壓電路之電路例。 此感測放大器及偏壓電路係對應於圖77及圖78之4個感 測放大器及偏壓電路中之1個。 本例之感測放大器及偏壓電路適用於構造例8 (圖58)。 適用於構造例8 (圖58)時，圖83之QN24與QN25之尺寸與 圖58之CSW相同，圖83之QN20與QN21之尺寸與圖58之 RSW2相同。 83813.doc -120- 又，圖83之QN17、QN18及QN19尺寸相同，具有同一驅 動能力。 因此’運算放大器〇P之正側輸入電位在圖5 8中，為讀出 1 ^料時之運算放大器之負側輸入電位與讀出“〇，，資料時 之運算放大器之負側輸入電位之大致中間電位，具有作為 資料讀出時之基準電位之作用。 輸入至N通道MOS電晶體QN18、QN19之閘極之訊號VtA 等於感測放大器S/A之資料辨別電壓。讀出動作時成為“H，， 之讀出訊號READ被輸入至N通道MOS電晶體QN20、QN21 、QN24、QN25之閘極。 同圖中，“1”表示MTJ元件記憶“丨，，資料，“〇”表示MTJ元 件記憶“〇”資料。vc與施加至構造8 (圖58)之偏壓線34之偏 壓電位VC相同。 4·寫入/讀出動作原理 其次，說明有關本發明之磁性隨機存取記憶體之寫入/讀 出動作原理。 (1)寫入動作原理 對MTJ元件’可隨時執行窝入。例如，列解碼器25_丨、… 25-n依據列位址訊號選擇1列。在被選擇之列中，列解碼器 25-k之輸出訊號RLk成為“H”，故列選擇開關RSW2呈通電狀 態。 又，行解碼器及讀出行選擇線驅動器32僅在讀出動作時 才被賦予活性，故全邵之讀出字元線RWL1…RWLj呈浮動 狀態。 83813.doc -121 - 寫入字元線驅動器23 A例如依據行位址訊號中之下位2位 元CAO、CA1，選擇被選擇之讀出區塊BKik内之4個MTJ元 件中之1個，具體而言，係選擇4條寫入字元線WWL4(n-l)+l 、WWL4(n-l)+2、WWL4(n-l)+3、WWL4(n，l)+4 中之 1條。 寫入字元線驅動器23A係經由共通資料線（共通驅動線） 30及列選擇開關RSW2，將寫入電流施加至該被選擇之寫入 字元線。 行解碼器及寫入位元線驅動器肖能器29A、3 1例如係依 據上位行位址訊號（不含行位址訊號中之下位2位元CA0、 CA1之行位址訊號）選擇行，且將寫入電流通至該行内之寫 入位元線WBLi。 一 行解碼器及寫入位元線驅動器广消能器29A、3 1係依照寫 入資料之值，決定流通至被選擇之行内之寫入位元線WBLi 之寫入電流之方向。 而，利用流至寫入字元線之寫入電流及流至寫入位元線之 寫入電流所產生之合成磁場，決定被選擇之MTJ元件之自 由層（記憶層）之磁化方向，使該MTJ元件記憶“1”/“0”資訊。 依據此種寫入動作原理，在寫入動作時，由於MTJ元件 之一端連接於浮動狀態之讀出字元線RWLi，故即使有電荷 由寫入字元線WWL4(n-l)+l、WWL4(n-l)+2、WWL4(n-l)+3 、WWL4(n-l)+4被〜注入讀出字元線RWLi，在MTJ元件之兩 端也不會產生電位差。 因此，在寫入動作時，即使因寫入字元線及寫入位元線 之配線電阻而在特定處之寫入字元線之電位與寫入位元線 83813.doc •122- 之電位有差異，MTJ元件之兩端也不會產生電位差，同時 也不會破壞隧道阻擋層。 (2)讀出動作原理 對MTJ元件之讀出動作係以讀出區塊為單位執行。例如 ，列解碼器25-1、…25-n依據列位址訊號選擇1列。在被選 擇之列中，列解碼器25-k之輸出訊號RLk成為“H”，故列選 擇開關RSW2呈通電狀態。 又，行解碼器及讀出行選擇線驅動器32係依據上位行位 址訊號選擇行。在被選擇之行中，行解碼器及讀出行選擇 線驅動器32之輸出訊號，即行位址訊號CSLi成為“H”，故行 選擇開關CSW呈通電狀態。 即，被選擇之行内之讀出字元線RWLi之電位為接地電位 VSS，其他非選擇之行内之讀出字元線RWLi呈浮動狀態。 又，在讀出動作時，寫入字元線驅動器23 A及行解碼器及 寫入位元線驅動器/消能器29A、3 1處於非動作狀態。 讀出電路29B例如產生讀出電流。此讀出電流僅流至存在 於被選擇之列及被選擇之行中之讀出區塊内之多數MTJ元 件12 〇 即，讀出電流經由被選擇之列内之列選擇開關RSW2、讀 出區塊内之MTJ元件12及被選擇之行中之行選擇開關CSW 而被接地點VSS所吸收。 在此，讀出動作時，存在於被選擇之列、非選擇之行中 之讀出區塊内之MTJ元件之一端係處於被短路狀態，被選 擇之列内之讀出位元線RBL4(n-l)+l、RBL4(n-l)+2、 83813.doc -123 - RBL4(n-l) + 3、RBL4(n-l)+4係處於經由MTJ元件而被短路狀 態。 為了解決此問題，在讀出動作時，只要利用箝位電路固 定讀出位元線RBL4(n-l)+l、RBL4(n-l)+2、RBL4(n-l)+3、 RBL4(n-1) + 4之電位，利用讀出電流之電流量之變化檢出資 料即可。 又，有關讀出電流之方向，並無特別限定。讀出電流也 可流向被讀出電路29B吸收之方向。 流至讀出位元線RBL4(n-l)+l、RBL4(n-l)+2、RBL4(n-l)+3 、RBL4(n-1)+4之讀出電流之電流量之變化係利用讀出電路 29B内之感測放大器加以檢出。 MTJ元件之資料被讀出電路29B内之感測放大器檢出之 後，被輸出至磁性隨機存取記憶體之外部。在此，讀出區 塊内之多數MTJ元件12之資料可1位元1位元地輸出，也可同 時予以輸出。 將多數MTJ元件之資料1位元1位元地依序輸出時，例如 ，利用下位行位址訊號CAO、CA1選擇多數MTJ元件12之資 料中之1個資料。 (3)構造例9—(圖59之情形） ①寫入動作原理 列解碼器25-1、…25-n依據列位址訊號選擇1列。在被選 擇之列中，列解碼器25-k之輸出訊號WLEN1〜WLEN4成為 “H”，故寫入字元線驅動器33-k被賦予活性化，寫入電流被 供應至寫入字元線 WWL4(n-l)+l、WWL4(n-l)+2、WWL4(n-l)+3 83813.doc -124- 、WWL4(n-l) + 4。 在此，隨機執行對MTJ元件之寫入之際，例如，如圖71 所示，只要將選擇4條寫入字元線WWL4(n-l)+l、 WWL4(n-l)+2、WWL4(n-l) + 3、WWL4(n-l)+4用之行位址訊 號之下位2位元CAO、CA1輸入至列解碼器25-1、…25-n即可。 也就是說，在構造例9之情形，如圖71所示，在1列内配 置4個列解碼器，並分別輸入不同之行位址訊號之下位2位 元CA0、CA1。又，在1列内配置4條字元線允許線WLEN1〜 WLEN4，而可分別獨立地驅動4條寫入字元線WWL4(n-l)+l 、WWL4(n-l) + 2、WWL4(n-l) + 3、WWL4(n-l)+4。 又，列解碼器及讀出線驅動器23B-1、…23B-n及行解碼器 及讀出行選擇線驅動器32僅在讀出動作時才被賦予活性。 因此，全部之讀出字元線RWL1…RWLj呈浮動狀態，且 由寫入字元線 WWL4(n-l)+；l、WWL4(n-l)+2、WWL4(n-l)+3 、WWL4(n-l)+4電性切斷共通資料線30。 行解碼器及寫入位元線驅動器/消能器29A、3 1例如依據 上位行位址訊號（不含行位址訊號中之下位2位元CA0、CA1 之行位址訊號）選擇行，且將寫入電流通至被選擇之行内之 寫入位元線WBLi。 行解碼器及寫入位元線驅動器/消能器29A、3 1係依照寫 入資料之值，決定流通至被選擇之行内之寫入位元線WBLi 之寫入電流之方向。 而，利用流至寫入字元線之寫入電流及流至寫入位元線之 寫入電流所產生之合成磁場，決定被選擇之MTJ元件之自 83813.doc -125 - 由層（記憶層）之磁化方向，使該MTJ元件記憶“丨”/‘⑴，，資訊。 ②謂出動作原理 對MTJ元件之謂出動作係以讀出區塊為單位執行。在構 造例9之6形，謂出動作時，列解碼器Μ」、…25-n呈非動 作狀態。即，列解碼器25_i、…25_n之輸出訊號WLEN1〜 WLEN4全部成為“乙，，。 列解碼咨及讀出線驅動器、…23B_n依據列.位址訊 號選擇1列。在被選擇之列中，列解碼器及讀出線驅動器 23B-kl輸出訊號，即讀出線RWk之電位成為“H”，，故列選 擇開關RSW2呈通電狀態。 行解碼器及讀出行選擇線驅動器32係依據上位行雇址訊 號選擇1仃。在被選擇之行中，行解碼器及讀出行選擇線驅 動器32<輸出訊號，即行位址選擇訊號csu成為“H，，，故行 選擇開關CSW呈通電狀態。 又，在謂出動作時，寫入字元線驅動器33斗及行解碼器 及寫入位元線驅動器/>、肖能器29A、31處於非動作狀態。 項出私路29B例如產生碩出電流。此讀出電流僅流至存在 於被選擇之列及被選擇之行中之讀出區塊内之多數mtj元 件12。 即，讀出電流經由被選擇之列内之列選擇開關爾2、讀 出區塊内之MTJ元件及被選擇之行中之行選擇開關⑽ 而被接地點V s S所吸收。 又’有關讀出電流之方向，並無特別限定。讀出電流也 可流向被讀出電路29B吸收之方向。 83813.doc -126- 594727 5·各mtj元件之接腳層與記憶層之關係位置 如構造例5 (例如參照圖36之剖面圖）所示，對寫入線（窝 入芋元線或寫入位元線），在其上部與下部分別配置MTJ元 件，且利用通至該寫入線之窝入電流所產生之磁場，將資 料寫入在其上部或下部之MTJ元件時，有必要對各MTJ元件 之接腳層（固定層）與記憶層（自由層）之關係位置及接腳層 之磁化方向等加以檢討。 此係由於寫入動作原理或寫入電路之構成會因各1^1耵元 件之接腳-層與記憶層之關係位置及流至寫入線之電流方向 而改變之故。 (1)各MTJ元件之接腳層與記憶層之關係位置 如圖84所示，各MTJ元件（MTJ元件）之接腳層與記憶層之 關係位置（相對關係）以對所使用之窝入線保持對稱狀態較 為理想。 例如，對寫入線（寫入字元線或寫入位元線），在其上部與 下部分別配置MTJ元件，且利用通至該寫入線之寫入電流 所產生之磁場，將資料寫入在其上部或下部之MTj元件時 ’各MTJ元件之接腳層與記憶層之關係位置係以對所使用 之寫入線保持對稱狀態加以設定、。 具體而言，寫入線之下部iMTJ元件之構造屬於記憶層 存在於距離寫入配線最近之侧一:接腳層存在於距離該線最 运之側之構造時，在寫入線之部之MTj元件之構造上， 也採用使其呈現記憶層存在於餐離寫入配線最近之側，接 腳層存在於距離該線最遠之側之“構造。 83813.doc -127· 594727 同樣地，窝入線之下部之ΜΊ7元件之構造屬於接腳層存 在於距離寫入配線最近之側，記憶層存在於距離該線最遠 之側之構造時，在寫入線之上部之MTJ元件之構造上，也 採用使其呈現接腳層存在於距離寫入配線最近之側，記憶 層存在於距離該線最遠之側之構造。 又’使此種關係位置在記憶體單元陣列内之全部MTj元 件中成立，且對記憶體單元陣列内之全部寫入線，使配置 方；其上。卩之MTJ元件與配置於其下部之mtj元件配置成互 相對稱。 採用此種關係位置時，由寫入線至記憶層之距離在全部 MTJ兀件實質上相等。也就是說，流至寫入線之寫入電流 所產生之磁場之影響在全部MTJ元件中都相同，故可使全 部MTJ元件呈現相同之寫入特性。 而，在此情形下，配置於寫入線之下部（或上部^之％丁了 元件方向與配置於窝入線之上部（或下部）之MTJ元件方向 互相相反。 但，此種記憶體單元陣列内之MTJ元件並未全部朝向相 同方向，例如，重疊成多數段之MTJ元件，各段iMTJ元件 方向相異對本發明而言，並不造成任何缺點（在此所稱之方 向，僅指向上及向下兩種，且在上及下之定義上，將半導 體基板側定義為下側。）。 此係由於在形成MTJ元件時，只要改變形成構成“丁〗元件 之各層之順序，即可容易地改變MTJ元件方向之故。 (2) MTJ元件之接腳層之磁化方向 83813.doc -128- 594727 對寫入線（寫入字元線或寫入位元線），在其上部與下部分 別配置MTJ元件，且利用通至該寫入線之寫入電流所產生 之磁場，將資料寫入在其上部或下部之MTJ元件時，有必 要利用MTJ元件之接腳層之磁化方向改變寫入動作原理及 讀出動作原理。 此係由於即使流至寫入線之電流方向一定，施加至配置 在其上部之MTJ元件之磁場方向與施加至配置在其下部之 MTJ元件之磁場方向也會互逆之故。 ①個別地設定接腳層之磁化方向之情形 可個別地設定接腳層之磁化方向之情形時，可利用存在 於寫入線（寫入字元線、寫入位元線）之下部之MTJ元件之接 腳層之磁化方向與存在於寫入線之上部之MT J元件之接腳 層之磁化方向互逆之方式，如通常一般地適用讀出動作原 理及寫入動作原理。 即，可將接腳層之磁化方向與記憶層之磁化方向相同之 情形設定為“ 1 ”，將接腳層之磁化方向與記憶層之磁化方向 相異之情形設定為“〇”。 以下，說明有關具體例。 作為前提條件，如圖85及圖86所示，MTJ元件MTJ1-1、 MTJ1-2之容易磁化軸朝向X方向（寫入字元線延伸之方向） ，且設定配置於寫入位元線\¥31>1-1/界31^1-2之下部之“17 元件MTJ1-1之接腳層之磁化方向為左側，設定配置於寫入 位元線WBLl-l/WBLl-2之上部之MTJ元件MTJl-2之接腳層 之磁化方向為右側。 -129- 83813.doc 594727 又，利用流至寫入位元線WBL1-1/WBL1-2之寫入電流之 方向決定寫入資料’僅使流向一方向之寫入電流流至窝入 字元線 WWL1-1/WWL1-2。 •將資料寫入寫入位元線下部之MTJ元件之情形 [寫入“1”] 如圖85所示，將流向一方向之寫入電流通至寫入字元線 WWL1-1，並對寫入位元線WBL1-1/WBL1-2,向吸入紙面之 方向通以寫入電流。流至寫入位元線WBL1-1/WBL1-2之寫 入電流產生之磁場會以寫入位元線界31^1-1/\¥3!^1-2為中心 劃出向右旋轉之圓。 此時，向左之磁場會被施加至寫入位元線WBL1-1/ WBL1-2之下部之MTJ元件MTJ1-1，因此，寫入位元線 WBL1-1/WBL1-2之下部之MTJ元件MTJ1-1之磁化方向向左。 從而，寫入位元線WBL1-1/WBL1-2之下部之MTJ元件 MTJ1-1之磁化狀態成為平行，資料“1”即可被寫入。 [寫入“〇，，] 將流向一方向之寫入電流通至寫入字元線WWL卜1，並對 寫入位元線WBL1-1/WBL1-2，向脫離紙面之方向通以寫入 電流。流至寫入位元線WBL1-1/WBL1-2之寫入電流產生之 磁場會以寫入位元線\^^1^1-1/\¥3乙1-2為中心劃出向左旋轉 之圓。 此時，向右之磁場會被施加至寫入位元線WBL1-1/ WBL1-2之下部之MTJ元件MTJ1-1，因此，寫入位元線 界31^1-1/\\^乙1-2之下部之]\417元件]^171-1之磁化方向向右。 -130- 83813.doc 594727 從而，寫入位元線WBL1-1/WBL1-2之下部之MTJ元件 MTJ1-1之磁化狀態成為反平行，資料“0”即可被寫入。 •將資料寫入寫入位元線上部之MTJ元件之情形 對寫入位元線\\^1^1-1/\¥；81^1-2之上部之％17元件以171-2 ，如能以相同於對其下部之MTJ元件MTJ1-1之寫入條件之 條件寫入相同之資料，即可對2個MTJ元件MTJ1-1、MTJ2-2 ，利用同一寫入電路（寫入位元線驅動器/消能器）及同一讀 出電路，執行寫入/讀出動作。 [寫入“1”] 如圖86所示，將流向一方向之寫入電流通至寫入字元線 WWL1-2，並對寫入位元線WBL1-1/WBL1-2，向吸入紙面之 方向通以寫入電流。 此寫入條件與對寫入位元線WBL1-1/WBL1-2之下部之 MTJ元件MTJ1-1之寫入“1”之寫入條件相同。此時，流至寫 入位元線^¥31^1-1/\^：8]：1-2之寫入電流產生之磁場會以寫入 位元線WBL1-1/WBL1-2為中心劃出向右旋轉之圓。 此時，向右之磁場會被施加至寫入位元線WBL1-1/ WBL1-2之上部之MTJ元件MTJ1-2，因此，寫入位元線 界31^1-1/界3[1-2之上部之1^17元件以771-2之磁化方向向右。 從而，寫入位元線WBLl_l/WBLl-2之上部之MTJ元件 MTJ1-2之磁化狀態成為平行，資料“1”即可被寫入。 如此，利用使MTJ元件MTJ1-1、MTJ1-2之接腳層之磁化 方向相異，即可利用相同之寫入條件，將相同之資料寫入 MTJ 元件 MTJ1-1、MTJ1-2。 -131 - 838i3.doc 594727 [寫入“0，，] 將流向一方向之寫入電流通至寫入字元線WWL 1-2，並對 寫入位元線WBL1-1/WBL1-2，向吸入紙面之方向通以寫入 電流。 此寫入條件與對寫入位元線WBLl-l/WBLl-2之下部之 MTJ元件MTJ1-1之寫入“0”之寫入條件相同。此時，流至寫 入位元線WBL1-1/WBL1-2之寫入電流產生之磁場會以寫入 位元線WBL1-1/WBL1-2為中心劃出向左旋轉之圓。 此時，向左之磁場會被施加至寫入位元線WBL1-1/ WBL1-2之上部之MTJ元件MTJ1-2，因此，寫入位元線 界31^1-1/1\¥61^1-2之上部之％17元件％171-2之磁化方向向左。 從而，寫入位元線WBL1-1/WBL1-2之上部之MTJ元件 MTJ1-2之磁化狀態成為反平行，資料“0”即可被寫入。 如此，利用使MTJ元件MTJ1-1、MTJ1-2之接腳層之磁化 方向相異，即可利用相同之寫入條件，將相同之資料寫入 MTJ 元件 MTJ1-1、MTJ1-2。 ②全部MTJ元件之接腳層之磁化方向相同之情形 欲使全部MTJ元件之接腳層之磁化方向相同時，例如， 在晶圓處理完畢後，一次將同方向之磁場施加至全部MTJ 元件之接腳層時，即可在瞬間決定全部MTJ元件之接腳層 之磁化方向。 尤其，在施加磁場時，利用使晶圓溫度上升，可較容易 地決定全部MTJ元件之接腳層之磁化方向。 但，此時，配置於寫入線之下部之MTJ元件與配置於其 -132- 83813.doc 上部之MTJ元件卻不能以相同之寫入條件寫入相同資料。 因此，有以下2種對策：A.不改變寫入電路（窝入位元線 驅動器/消能器）之構成、即，不改變寫入條件而改變讀出電 路之構成之對策、與B.改變寫入電路（寫入位元線驅動器/ 消能器）之構成、即，改變寫入條件而不改變讀出電路之構 成之對策。 以下，敘述具體例。 作為前提條件，如圖87及圖88所示，MTJ元件MTJ1-1、 MTJ1-2之容易磁化轴朝向X方向（寫入字元線延伸之方向） ，且設定配置於寫入位元線^¥31^1-1/界61^1-2之下部之％17 元件ΜΤΠ-1之接腳層之磁化方向、及、配置於寫入位元線 ^\^]^1-1/^/31^1-2之上部之％17元件1^1^1-2之接腳層之磁化 方向均為左側。 又，利用流至寫入位元線WBLl-l/WBLl-2之寫入電流之 方向決定寫入資料，僅使流向一方向之寫入電流流至窝入 字元線 WWL1-1/WWL1-2。 A.不改變寫入條件之情形 •將資料寫入寫入位元線下部之MTJ元件之情形 [寫入“1”] 如圖87所示，將流向一方向之寫入電流通至寫入字元線 WWL1-1，並對寫入位元線WBL1-1/WBL1-2,向吸入紙面之 方向通以寫入電流。通至寫入位元線WBLl-l/WBLl-2之寫 入電流產生之磁場會以寫入位元線WBLl-l/WBLl-2g*c 劃出向右旋轉之圓。 83813.doc -133- 此時，向左之磁場會被施加至寫入位元線WBL1-1/ WBL1-2之下部之MTJ元件MTJ1-1，因此，寫入位元線 WBL1-1/WBL1-2之下部之MTJ元件MTJ1-1之磁化方向向左。 從而，寫入位元線WBL1-1/WBL1-2之下部之MTJ元件 MTJ1-1之磁化狀態成為平行，資料“1”即可被寫入。 [寫入“0，，] 將流向一方向之寫入電流通至寫入字元線WWL1 -1，並對 寫入位元線WBL1-1/WBL1-2，向脫離紙面之方向通以寫入 電流。通至寫入位元線WBL1-1/WBL1-2之寫入電流產生之 磁場會以寫入位元線\¥61^1-1/^¥3乙1-2為中心劃出向左旋轉 之圓。 此時，向右之磁場會被施加至寫入位元線WBL1-1/ WBL1-2之下部之MTJ元件MTJ1-1，因此，寫入位元線 WBL1-1/WBL1-2之下部之MTJ元件MTJ1-1之磁化方向向右。 從而，寫入位元線WBL1-1/WBL1-2之下部之MTJ元件 ΜΤΠ-1之磁化狀態成為反平行，資料“0”即可被寫入。 •將資料寫入寫入位元線上部之MTJ元件之情形 對寫入位元線^^1^1-1/〜3]^1_2之上部之？^17元件1^171-2 ，以相同於對其下部之MTJ元件MTJ1-1之寫入條件之條件 ，即，利用同一寫入電路（寫入位元線驅動器能器），執 行寫入動作。 [寫入“1”] 如圖8 8所示，將流向一方向之寫入電流通至寫入字元線 WWL1-2，並對寫入位元線WBL1-1/WBL1-2，向吸入紙面之 83813.doc -134- 594727 方向通以寫入電流。 此寫入條件與對寫入位元線WBLl-l/WBLl-2之下部之 MTJ元件MTJ1-1之寫入“1”之寫入條件相同。此時，流至寫 入位元線^¥31^-1/^¥31^-2之寫入電流產生之磁場會以寫入 位元線^¥31^-1/^¥3乙1-2為中心劃出向右旋轉之圓。 此時，向右之磁場會被施加至寫入位元線WBL1-1/ WBL1-2之上部之MTJ元件MTJ1-2，因此，:寫入位元線 ^¥3]^1-1/界31^1-2之上部之1^17元件％171-2之磁化方向向右。 從而，寫入位元線WBL1-1/WBL1-2之上部之MTJ元件 MTJ1-2之磁化狀態成為反平行，即成為記憶資料“0”之狀態。 在此，因對MTJ元件MTJ1-2之寫入資料為“1”，故在讀出 時，記憶於MTJ元件MTJ1-2之“0”資料必須以“1”而非以 被讀出。因此，讀出電路之構成需要稍微加以改變。 基本上，由於寫入資料係以反轉之狀態被記憶於存在於 寫入位元線之上部之MTJ元件，因此，只要在讀出存在於 寫入位元線之上部之MTJ元件之資料用之讀出電路之输出 部（最終段）追加1個反相器即可。 例如，在構造例5 (參照圖36)中，將寫入位元線WBL1-1/ WBL1-2配置於第1段MTJ元件MTJ1-1與第2段MTJ元件 MTJ1-2之間。因此，例如在適用所謂整批讀出動作原理時 ，只要在判別資料用之邏輯電路之輸出部追加1個反相器即 可〇 如此，MTJ元件MTJ1-1、MTJ1-2之接腳層之磁化方向相 同時，可將與寫入資料相反之資料記憶於配置在寫入位元 -135- 83813.doc 594727 線之上部之MTJ元件與配置在寫入位元線之下部之MTJ元 件中之一方。 因此，只要在讀出記憶相反之資料之MTJ元件之讀出電 路之輸出部（最終段）追加1個反相器，即可在不改變寫入電 路（寫入位元線驅動器/消能器）之狀態下，執行寫入動作。 [寫入“0，，] 將流向一方向之寫入電流通至寫入字元線WWL1-2，並對 寫入位元線WBL1-1/WBL1-2，向吸入紙面之方向通以寫入 電流。 此寫入條件與對寫入位元線WBLl-l/WBLl-2之下部之 MTJ元件MTJ1-1之寫入“0”之寫入條件相同。此時，流至窝 入位元線^¥31^1-1/^¥31^1-2之寫入電流產生之磁場會以寫入 位元線界3[1-1/^¥31^1-2為中心劃出向左旋轉之圓。 此時，向左之磁場會被施加至寫入位元線WBL1-1/ WBL1-2之上部之MTJ元件MTJ1-2，因此，寫入位元線 界3乙1-1/^¥3乙1-2之上部之^117元件]^1[71-2之磁化方向向左。 從而，寫入位元線WBL1-1/WBL1-2之上部之MTJ元件 MTJ1-2之磁化狀態成為平行，即成為記憶資料“1”之狀態。 在此，因對MTJ元件MTJ1-2之寫入資料為“0”，故在讀出 時，記憶於MTJ元件MTJ1-2之“1”資料必須以“0”而非以“1” 被讀出。 因此，如上所述，只要在讀出存在於寫入位元線WBL1-1/ WBL1-2之上部之MTJ元件MTJ1-2之資料用之讀出電路之 輸出部（最終段）追加1個反相器即可毫無問題地讀出資料。 -136- 838i3.doc 594727 B.改變寫入條件之情形 改變寫入條件時，例如，寫入資料為“1”時，可使MTJ元 件MTJ1-1、MTJ1-2均成為平行，在寫入資料為時，可使 MTJ元件MTJ1-1、ΜΤΠ-2均成為反平行。 也就是說，無變更讀出電路之必要。 •將資料寫入寫入位元線下部之MTJ元件之情形 [寫入“1”] 如圖87所示，將流向一方向之寫入電流通至寫入字元線 WWL1-1，並對寫入位元線WBL1-1/WBL1-2，向吸入紙面之 方向通以寫入電流。通至寫入位元線WBLl-l/WBLl-2之寫 入電流產生之磁場會以寫入位元線界31^1-1/^¥31^1-2為中心 劃出向右旋轉之圓。 此時，向左之磁場會被施加至寫入位元線WBL1-1/ WBL1-2之下部之MTJ元件MTJ1-1，因此，寫入位元線 \¥31^1-1/\\^1^1-2之下部之]^17元件％171-1之磁化方向向左。 從而，寫入位元線WBL1-1/WBL1-2之下部之MTJ元件 ΜΤΠ-1之磁化狀態成為平行，資料“1”即可被寫入。 [寫入“0，，] 將流向一方向之寫入電流通至寫入字元線WWL1-1，並對 寫入位元線WBLl-l/WBLl-2，向脫離紙面之方向通以寫入 電流。通至寫入位元線WBL1-1/WBL1-2之寫入電流產生之 磁場會以寫入位元線WBLl-l/WBLl-2為中心劃出向左旋轉 之圓。 此時，向右之磁場會被施加至寫入位元線WBL1-1/ 83813.doc -137- WBL1-2之下部之MTJ元件MTJ1-1，因此，寫入位元線 界61^1-1/〜61^1-2之下部之“17元件]^171-1之磁化方向向右。 從而，寫入位元線WBL1-1/ WBL1-2之下部之MTJ元件 MTJ1-1之磁化狀態成為反平行，資料“0”即可被寫入。 •將資料寫入寫入位元線上部之MTJ元件之情形 [寫入“1”] 如圖89所示，將流向一方向之寫入電流通至寫入字元線 WWL1-2，並對寫入位元線WBL1_1/WBL1_2，向吸入紙面之 方向通以寫入電流。 此寫入條件與對寫入位元線\\^1^1-1/\¥8乙1_2之下部之 MTJ元件MTJ1-1之寫入“1”之寫入條件相異。也就是說，假 定寫入資料相同時，通至寫入線之寫入電流方向會因MTJ 元件存在於寫入線之上部或存在於下部而發生變化。 又，有關實現此種動作之寫入電路（寫入位元線驅動器/ 消能器），容後再述。 此時，流至寫入位元線WBL1-1/WBL1-2之寫入電流產生 之磁場會以寫入位元線\¥3乙1-1/\^31^1-2為中心劃出向左旋 轉之圓。 此時，向左之磁場會被施加至寫入位元線WBL1-1/ WBL1-2之上部之MTJ元件MTJ1-2，因此，寫入位元線 \\^1^1-1/界3乙1-2之上部之％17元件％171-2之磁化方向向左。 從而，寫入位元線WBL1-1/ WBL1-2之上部之MTJ元件 MTJ1-2之磁化狀態成為平行，即成為記憶資料“1”之狀態。 [寫入“0，，] 838i3.doc -138- 將流向一方向之寫入電流通至寫入字元線WWL1-2，並對 寫入位元線WBL1-1/WBL1-2，向吸入紙面之方向通以寫入 流。 此寫入條件與對寫入位元線界31^1_1/¥/8乙1-2之下部之 MTJ元件MTJ1-1之寫入“0”之寫入條件相異。也就是說，假 定寫入資料相同時，通至寫入線之寫入電流方向會因MTJ 元件存在於寫入線之上部或存在於下部而發生變化。 此時，流至寫入位元線WBLl-l/WBLl-2之寫入電流產生 之磁場會以寫入位元線WBLl-l/WBLl-2為中心劃出向右旋 轉之圓。 此時，向右之磁場會被施加至寫入位元線WBL1-1/ WBL1-2之上部之MTJ元件MTJ1-2，因此，寫入位元線 \\^]^1-1/\\^]^1-2之上部之？417元件1^171-2之磁化方向向右。 從而，寫入位元線WBL1-1/WBL1-2之上部之MTJ元件 MTJ1-2之磁化狀態成為反平行，即成為記憶資料“0”之狀態。 ③全部MTJ元件之接腳層之磁化方向相同之情形之 寫入電路（寫入位元線驅動器/消能器）之構成 圖90係表示寫入位元線驅動器/消能器之電路例。 圖90之電路適用於構造例5 (圖34及圖35)之磁性隨機存 取記憶體。此電路之特徵在於可依據MT J元件之位置資訊 (下段或上段）改變寫入電流之方向之機能上。 又，在同圖中，僅表示寫入位元線驅動器/消能器之1行 份。 寫入位元線驅動器Λ’肖能器29A係由P通道MOS電晶體QP1 83813.doc -139- 、N通道MOS電晶體QN1、NAND閘電路ND1、AND閘電路 ADI、“異，，電路Ex-ORl及“同”電路Ex_NORl所構成。 寫入位元線驅動器/消能器31係由P通道MOS電晶體Qp2 、N通道MOS電晶體QN2、NAND閘電路ND2、AND閘電路 AD2、“異’，電路Ex-〇R2及“同”電路Ex-NOR2所構成。 P通道MOS電晶體QP1係連接於電源端子VDD與寫入位元 線WBLl-l/WBLl-2之間，N通道M〇S電晶體QNl係連接於寫 入位元線WBL1-1/WBL1-2與接地端子VSS之間。：P通道MOS 電晶體QP2係連接於電源端子VDD與寫入位元線WBL1-1/ WBL1-2之間，N通道MOS電晶體QN2係連接於寫入位元線 WBL1-1/WBL1-2與接地端子VSS之間。 NAND閘電路ND1之輸出訊號為AND閘電路AD2之輸 出訊號為“1”時，由寫入位元線驅動器/消能器29A流向寫入 位元線驅動器/消能器31之寫入電流會流通至寫入位元線 WBL1-1/WBL1-2。 NAND閘電路ND2之輸出訊號為“0”，AND閘電路AD1之輸 出訊號“1”時，由寫入位元線驅動器/消能器31流向寫入位元 線驅動器/消能器29A之寫入電流會流通至寫入位元線 WBL1-1/WBL1-2。 在此種寫入位元線驅動器/消能器29A、3 1中，寫入動作 時，寫入訊號WRITE為“1，，。又，在被選擇之行中，上位行 位址訊號之全部位元為“ 1，，。 又，在本例中，利用選擇記憶體單元陣列（下段或上段） 用之選擇訊號ΖΑ0決定流至寫入位元線WBLK1/WBL1-2之 83813.doc -140- 594727 寫入電流之方向。 •寫入資料為“1”時 寫入資料為“1”（DATA=“1”）時，流至寫入位元線WBL1-1/ WBL1-2之寫入電流之方向如下： 選擇第1段記憶體單元陣列（MTJ元件）時，ΖΑ0 = “0”。而， “異”電路Ex-ORl、Ex-0R2之輸出訊號為“1”，“同”電路 Ex-NORl、EX-N0R2之輸出訊號為 “0，’。 因此，NAND閘電路ND1之輸出訊號為“0”，AND閘電路 AD2之輸出訊號為“1”。其結果，由寫入位元線驅動器广消能 器29A流向寫入位元線驅動器Μ肖能器31之寫入電流會流通 至寫入位元線〜31^1-1/\\^1^1-2。 選擇第2段記憶體單元陣列（MTJ元件）時，ΖΑ0=“1”。而， “異”電路Ex-ORl、Ex-OR2之輸出訊號為“0”，“同”電路 Ex-N〇R1、EX-NOR2之輸出訊號為“1”。 因此，NAND閘電路ND2之輸出訊號為“0”，AND閘電路 AD1之輸出訊號為“1”。其結果，由寫入位元線驅動器厂消能 器3 1流向寫入位元線驅動器/消能器29A之寫入電流會流通 至寫入位元線^¥31^1-1/\\^1^1-2。 •寫入資料為“0”時 寫入資料為“0”（DATA=“0”）時，流至寫入位元線WBL1-1/ WBL1-2之寫入電流之方向如下： 選擇第1段記憶體單元陣列（MTJ元件）時，ΖΑ0=“0’’。而， ‘‘異’’電路Ex-ORl、Ex-〇R2之輸出訊號為“同’’電路 Ex-NORl、Ex-N〇R2之輸出訊號為“1”。 -141 - 83813.doc 594727 因此，NAND閘電路ND2之輸出訊號為‘‘〇，，，AND閘電路 AD 1之輸出訊號為“ 1 ”。其結果，由寫入位元線驅動器/消能 森3 1流向寫入位元線驅動器/消能器2 9 A之寫入電流會流通 至寫入位元線界81^1-1/界31^1-2。 選擇第2段記憶體單元陣列（MTJ元件）時，ΖΑΟ=“Γ。而， “異”電路Ex-〇R1、Ex-0R2之輸出訊號為“1”，“同，，電路 Ex-NORl、EX-NOR2之輸出訊號為 “〇，，。 因此，NAND閘電路ND1之輸出訊號為‘‘〇，，，AND閘電路 AD2之輸出訊號為“1”。其結果，由寫入位元線驅動器"肖能 器29A流向寫入位元線驅動器/消能器31之寫入電流會流通 至窝入位元線WBLl-l/WBLl·2。 6 ·製造方法 本發明之磁性隨機存取記憶體之構造、MTJ元件之構造 、讀出電路、及讀出動作原理概如以上所述。因此，最後 說明有關實現本發明之磁性隨機存取記憶體用之製造方法 之一例。 以下所說明之製造方法係關於構造例1之裝置構造2之情 形。但，構造例1之裝置構造1、3及構造例2〜丨〇，也可應 用以下之製造方法，簡單地予以形成。 (1)作為對象之單元陣列構造 首先’簡單地說明本發明之製造方法所完成之單元陣列 構造’然後，說明該單元陣列構造之製造方法。 圖91係表示包含構造例1之裝置構造2之特徵之單元陣列 構造。 83813.doc •142- 在半導體基板41内形成具有STI (Shallow Trench Isolation :淺溝分離）構造之元件分離絕緣層45。在元件分離絕緣層 45上形成假配線46。假配線46係利用規則性的（例如特定圖 案之重複）或整體上呈現一樣之圖案所形成。在本例中，假 配線46之間隔互等。 假配線46係由相同於構成配置於記憶體單元陣列周邊之 周邊電路，例如MOS電晶體之閘配線之材料所構成。 在假配線46上形成向Y方向延伸之之讀出字元線RWL1， 在讀出字元線RWL1上配置有在Y方向排列之4個MTJ元件 MTJ1、MTJ2、MTJ3、MTJ4 〇 MTJ元件 MTJ1、MTJ2、MTJ3、MTJ4之一端（在本例中， 為上端）共通連接於上部電極44。接觸插塞42及導電層43係 電性連接於上部電極44與讀出字元線RWL1。 上部電極44與讀出字元線RWL1之接觸部係設於MTJ元 件MTJ1、MTJ2、MTJ3、MTJ4之間之區域。如此，對接觸 部，將MTJ元件MTJ1、MTJ2、MTJ3、MTJ4左右均等地配 置時，可將配線電阻等在讀出動作時所產生之雜訊抑制在 最小限度。 又，導電層43也可與上部電極44形成為一體。即，導電 層43與上部電極44也可利用同一材料同時形成。 MTJ元件MTJ1、MTJ2、MTJ3、MTJ4之他端（在本例中， 為下端）電性連接於讀出位元線RBL1、RBL2、RBL3、RBL4 (寫入字元線WWL1、WWL2、WWL3、WWL4)。讀出位元線 RBL1、RBL2、RBL3、RBL4向X方向（列方向）延伸。 83813.doc -143 - 594727 MTJ元件MTJ1、MTJ2、MTJ3、MTJ4分別獨立地連接於 讀出位元線 RBL1、RBL2、RBL3、RBL4。即，對 4個 MTJ 元件MTJ1、MTJ2、MTJ3、MTJ4，設置4條讀出位元線RBL1 、RBL2、RBL3、RBL4。 寫入位元線WBL1係位於MTJ元件MTJ1、MTJ2、MTJ3、 MTJ4之上部，且配置在其附近。寫入位元線WB L1向Y方向 延伸。 (2)製造方法之各步驟 以下，說明有關實現圖91之單元陣列構造之製造方法。 值得留意的是：在此，係說明具體化之製造方法（例如採用 雙道金屬鑲嵌法等），因此，也會說明到有關不存在於圖91 之單元陣列構造中之元件部分。但，最終完成之單元陣列 構造之概略内容則大致與圖91之單元陣列構造相同。 [1]元件分離步驟 首先，如圖92所示，在半導體基板51内形成STI(Shallow Trench Isolation ;淺溝分離）構造之元件分離絕緣層52。 元件分離絕緣層52例如係利用以下之製程所形成。 利用PEP (Photo Engraving Process :照相I虫刻法）在半導體 基板51上形成光罩圖案（氮化矽等），以此光罩圖案作為光罩 ，利用RIE (Reactive Ion Etching :反應性離子蚀刻法）蚀刻 半導體基板5 1，在半導體基板5 1上形成淺溝。例如利用CVD (Chemical Vapor Deposition ;化學氣相沉積）法及 CMP (Chemical Mechanical Polishing;化學機械研磨）法，將絕緣 層（氧化矽等）填滿此淺溝内。 -144- 83813.doc 此後’必要時’例如利用離子植人法，在半導體基板51 内植入P型雜質（B、BF2等型雜質（P、㈣），以形成p 型井區域或N型井區域。 [2] MOS電晶體之形成步驟 其次’如圖93所示’在半導體基板51之表面區域形成具 有作為記憶體單元陣狀周邊電路之機能之娜電晶體。 又，在形成MOS電晶體之同時，記憶體單元陣列區域形 成假配線（參照圖95)。 MOS電晶體例如可利用以下之製程形成。 在包圍元件分離絕緣層52之元件區域内之通道部以離子 植入法植入控制M0S電晶體之臨限值用之雜質，利用熱氧 化法在元件區域内形成閘絕緣膜（氧化矽等）53，利用 法在閘絕緣膜53上形成閘極材料（含雜質之多晶矽等）及蓋 絕緣膜（氮化矽等）5 5。 利用PEP將蓋絕緣膜55圖案化後，以此蓋絕緣膜”作為光 罩利用Rie加工（蚀刻）閘極材料及閘絕緣膜w。其結果， 即可在半導體基板51上形成向X方向延伸之閘極54。 以蓋絕緣膜55及閘極54作為光罩，利用離子植入法，在 半導體基板51内植入P型雜質型雜質，而在半導體基板 内开^成低丨辰度之雜質區域（LDD區域或擴充區域）。 利用CVD法，在半導體基板51上之全體形成絕緣膜（氮化 石夕等）後，利用RIE，|虫刻該絕緣膜，在閘極54及蓋絕緣膜 55之側壁形成側壁絕緣層57。以蓋絕緣膜55、閘極54及側 壁絕緣層57作為光罩，利用離子植入法，在半導體基板51 83813.doc -145- 594727 内植入㈣雜質或N型雜f。其結果，在半導體基㈣内形 成源極區域56Α及汲極區域56Β。 其後’利用CVD法，在半導體基板51上之全體形成完全 覆盖MOS電晶體之層間絕緣膜（氧切等）58。又，利用⑽ 技術將層間絕緣膜58之表面平坦化。 [3] 接觸孔之形成 其次，如圖94所*，在半導體基板51上之層龍緣膜^ 形成達到则電晶體之源極區域56Α及沒極區域湖之接觸 孔59 〇 例如，利用PEP，在層間絕緣膜58上形成光阻圖案，以此 光阻圖案作為光罩，利用RIE蝕刻層間絕緣膜^，即可容易 地形成接觸孔59。在此蝕刻後，需將光阻圖案除去。 [4] 配線溝及第丨配線層之形成步驟 其次，如圖95及圖96所示，在半導體基板51上之層間絕 緣膜58形成配線溝60。在記憶體單元陣列區域中，配線溝 60係用於形成謂出字元線之溝，例如係向γ方向延伸。在同 圖中，配線溝60係用虛線表示。 例如，利用PEP，在層間絕緣膜58形成光阻圖案，以此光 阻圖案作為光罩，利用RIE蝕刻層間絕緣膜58，即可容易地 形成配線溝60。在此蝕刻後，需將光阻圖案除去。 其次’如圖96及圖97所示，例如，利用濺射法，在間絕 緣膜58上、接觸孔59之内面上及配線溝60之内面上，分別 形成阻擋金屬層（Ti與TiN之疊層等）61。接著，利用賤射法 在阻擒金屬層61上’形成完全填滿接觸孔59及配線溝之 838i3.doc -146- 金屬層（W等）62。 此後，例如用CMp法研磨金屬層62，僅將金屬層Μ殘留 万、接觸孔59及配線溝6〇内。殘留於接觸孔59内之金屬層α 成為接觸插塞。 如圖98所示，殘留於配線溝60内之金屬層62成為第1 配線層（讀出字）。 而如圖99所示，利用CVD法在層間絕緣膜58上形成層 間絕緣膜（氧化矽等）63。 又接觸孔之形成步驟、配、線溝之形成步驟及第工配線層 之形成步驟所組成之步驟稱為雙道金屬鑲嵌法。 [5]配線溝之形成步驟 其次，如圖100所示，在層間絕緣膜63形成配線溝64〇在 本例中，配線溝64係用於形成寫入字元線（讀出位元線）之溝 係向X万向延伸。在配線溝64之側面也可形成提高絕緣機 能用之側壁絕緣層（氮化矽等）。 例如，利用PEP，在層間絕緣膜63形成光阻圖案，以此光 阻圖案作為光罩，利用刪虫刻層間絕緣膜63，即可容易地 形成配線溝64。在此蝕刻後，需將光阻圖案除去。 利用CVD法，在層間絕緣膜63上之全體形成絕緣膜（氮化 硬等）後，利用RIE，蚀刻該絕緣膜，即可容易地形成例壁 絕緣層。 [6]第2配線層之形成步驟 -其次’如圖HH所示，在配線溝⑽形成達到作為讀出字 几線之金屬層62之接觸孔65。 83813.doc -147- 例如，利用PEP，在層間絕緣膜63上形成光阻圖案，以此 光阻圖案作為光罩，利用RIE蝕刻層間絕緣膜63，即可容易 地形成接觸孔65。在此蝕刻後，需將光阻圖案除去。 此後，例如，利用濺射法，在層間絕緣膜63上、配線溝 64之内面上及接觸孔65之内面上，分別形成阻擋金屬層 與TaN之叠層等）66。接著，例如，利用賤射法在阻播金屬 層66上’形成完全填滿配線溝64及接觸孔“之金屬層等 67 〇 曰 此後，例如用CMP法研磨金屬層67，僅將金屬層67殘留 糸配線溝64内及接觸孔65内。殘留於配線溝64内之金屬層 67成為具有作為寫入字元線（讀出位元線）之機能之第2配線 層，殘留於接觸孔65内之金屬層67成為接觸插塞。 [7] MTJ元件及其下部電極之形成步驟 其/人，如圖102所示，利用濺射法，在層間絕緣膜〇上形 成下邵電極（Ta等）68,接著，在下部電極68上形成MTJ元件 用之夕數層69。多數層69例如包含層隧道阻擋層、夾入此 隧道阻擂層之2個強磁性層、及反強磁性層。 此後，如圖102所示，將MTJ元件用之多數層仍圖案化， 在下部電極68上形成多數Μ17元件。多數M17元件69八 最後成為如圖61、圖62或圖63所示之構造。 又，MTJ元件用之多數層69之圖案化係利用pEp，在多數 層69上形成光阻圖案，以此光阻圖案作為光罩，利用rie蝕 刻多數層69,即可容易地施行。此後，需將光阻圖案除去。 接著，施行下部電極68之圖案化。 83813.doc 下部電極68之圖案化係利用PEP，在下部電極68上形成光 阻圖案，以此光阻圖案作為光罩，利用RIE蝕刻下部電極68 ，即可容易地施行。此後，需將光阻圖案除去。 此後，利用CVD法形成完全覆蓋MTJ元件69A之層間絕緣 膜70，利用CMP法將層間絕緣膜70施以研磨且平坦化，使 層間絕緣膜70僅殘存於MTJ元件69A之間。 [8] MTJ元件之上部電極之形成步驟 其次，如圖104所示，在層間絕緣膜70上形成到達作為接 觸插塞之金屬層67之接觸孔。 例如，利用PEP，在層間絕緣膜70形成光阻圖案，以此光 阻圖案作為光罩，利用RIE蝕刻層間絕緣膜70，即可容易地 形成此接觸孔。在此蝕刻後，需將光阻圖案除去。 此後，利用濺射法在MTJ元件69A上及層間絕緣膜70上以 完全填埋接觸孔之方式形成作為MTJ元件69A之上部電極 之金屬層（Ta等）71，且利用CMP法將金屬層71表面研磨， 使金屬層71平坦化。 接著，施行MTJ元件69A之上部電極71之圖案化。 MTJ元件69A上部電極71之圖案化例如係利用PEP，在上 部電極71上形成光阻圖案，以此光阻圖案作為光罩，利用 RIE蝕刻上部電極71，即可容易地施行。此後，需將光阻圖 案除去。 在此圖案化中，如構造例1所示，既可在各讀出區塊設置 上部電極71，也可如構造例10所示，將上部電極71共通地 構成於1行内之讀出區塊。 83813.doc -149- 594727 [9]第3配線層之形成步驟 其次，如圖105所示，利用CVD法在層間絕緣膜70上形成 完全覆蓋MTJ元件69A之上部電極71之層間絕緣膜72，利用 CMP法研磨層間絕緣膜72,使層間絕緣膜72之表面平坦化。 又，在層間絕緣膜72形成配線溝。此配線溝係用於形成 寫入位元線之溝，係向γ方向延伸.在配線溝之側面也可形 成提高絕緣機能用之侧壁絕緣層（氮化硬等）。 例如，利用PEP’在層間絕緣膜72形成光阻圖案，以此光 阻圖案作為光罩，利用RIE蝕刻層間絕緣膜72，即可容易地 形成配線溝。在此蝕刻後，需將光阻圖案除去。 利用CVD法，在層間絕緣膜72上之全體形成絕緣膜（氮化 矽等）後，利用RIE，蝕刻該絕緣膜’即可容易地形成侧壁 絕緣層。 此後，例如，利用濺射法，在層間絕緣膜72上、及配線 溝疋内面上，分別形成阻擋金屬層（1^與1^^之疊層等）Μ 。接耆，例如，利用濺射法在阻擋金屬層73上，形成完全 填滿配線溝之金屬層（Cu等）74。 如用CMP法研磨金屬層74，僅將金屬層74殘留 配線溝内。殘料配線溝内之金屬層74成為 ^ 位元線之機能之第3配線層。 為寫 又，圖106係將上部電極71共通地構成於1行内之讀出 塊時之最終構造。 (3)總結 依據此製造方法
可實現讀出區塊内之MR元件之一端與 83813.doc -150- 讀出字元線之間不連接讀出選擇開關，且2條寫入線中之1 條不接觸MTJ元件之單元陣列構造。 又，在MTJ元件之正下方不形成選擇開關（M〇S電晶體） ，代之而形成例如設定成距離互等之多數假配線。因此， 可實現層間絕緣膜之平坦化，並提高MTJ元件之特性。 又，在本例中，在形成配線層之際，雖係採用金屬鑲嵌 法及雙道金屬鑲嵌法，但也可採用利用蝕刻施行配線層之 加工之處理法，以作為取代。 7.其他 其次，簡單地說明圖58所示之構造例8之應用例。 圖5 8所示之例之特徵係在於：在讀出時，將偏壓電位VC 施加至被選擇之讀出字元線RWLi之點上。有關具有此特徵 之MRAM可另外有以下之變形。 圖108之例之特徵係在於：將讀出電路29B連接於讀出字 元線RWL1、…RWLj之點上。在讀出電路29B與讀出字元線 RWL1、…RWLj之間連接有行選擇開關CSW。在1條讀出字 元線RWL1、…RWLj設有1個產生偏壓電位VC之偏壓電路 BIAS。讀出時，列解碼器25-1、…25-n選擇1條讀出位元線 RBLi。被選擇之1條讀出位元線RBLi係經由讀出位元線消能 器23 A連接至接地點。非選擇之剩下之全部讀出位元線則呈 浮動狀態。 圖109之MRAM含有圖108之MRAM之特徵。圖109之例輿 圖108之例相比，具有：存在有多數讀出電路29B，可利用1 次之讀出動作，由多數記憶體單元陣列（MTJ元件）同時讀出 83813.doc -151 - 多數位元資料之特徵。 圖110之MRAM含有圖108之MRAM之特徵。圖110之例與 圖108之例相比，具有：存在有多數讀出電路29B，可利用1 次之讀出動作，由多數記憶體單元陣列（MTJ元件）同時讀出 多數位元資料之特徵。 在上述之說明中，雖係以使用MTJ元件，作為磁性隨機 存取記憶體之記憶體單元作為前提，但記憶體單元即使使 用 GMR (Giant Magneto Resistance :巨磁阻）元件、CMR (Colossal Magneto Resistance :大磁阻）元件等，也可適用本 發明，即適用各種單元陣列構造、讀出動作原理、讀出電 路之具體例等。 又，有關MTJ元件、GMR元件及CMR元件之構造及其構 成材料等，在適用本發明之際，均無特別限定。在本例中 ，雖係說明有關讀出區塊内之MTJ元件數為4個之情形，但 讀出區塊内之MTJ元件數並不限定於4個，而可自由加以設 定。 作為磁性隨機存取記憶體之列/行選擇開關等之開關元 件，可使用雙極性電晶體、二極體、MIS (Metal Insulator Semiconductor)電晶體（含MOSFET)、MES (Metal Semiconductor) 電晶體、接合（Junction)電晶體等。 如以上所述，依據本發明，即使讀出區塊内無選擇開關 存在，也可提供可實現記憶體容量之增大，且不會發生寫 入時之MTJ元件之破壞之磁性隨機存取記憶體之單元陣列 構造。 83813.doc -152- 594727 有鑪於精通此技藝者可輕易地對本發/ ^ 貝'態加以 模仿或變更，獲取附加利益。因此， 、 廣我而1，本發明 〈内谷不應僅限定於上述特殊細節及代表性之實施形辦。 從而’在不背離其精神或一般發明概念下，如所附‘：° 利範圍等闡述之要旨之範圍@，當然可作種種之叫專 待贅言。 又足，不 【圖式簡單說明】 圖1係表示本發明之磁性隨機存取記憶體之構造 — 路圖。 〈電 _ 圖2係表不有關構造例1之裝置構造1之剖面圖。 圖3係表示有關構造例1之裝置構造1之平面圖。 圖4係表示有關構造例丨之裝置構造2之剖面圖。 圖5係表示有關構造例1之裝置構造2之平面圖。 圖6係表示有關構造例1之裝置構造2之平面圖。 圖7係表示有關構造例1之裝置構造2之平面圖。 圖8係表示有關構造例1之裝置構造3之剖面圖。 圖9係表示有關構造例1之裝置構造3之平面圖。 _ 圖10係表示有關構造例1之裝置構造3之平面圖。 圖11係表示有關構造例1之裝置構造3之平面圖。 圖12係表示有關構造例1之裝置構造3之平面圖。 圖13係表示本發明之磁性隨機存取記憶體之構造例2之 概要圖。 圖14係表示有關構造例2之裝置構造1之剖面圖。 圖15係表示有關構造例2之裝置構造2之剖面圖。 83813.doc -153- 594727 圖16係表示本發明之磁性隨 電路圖。 圖17係表示本發明之磁性隨 電路圖。 圖18係表示有關構造例3之裝 圖19係表示有關構造例3之裝 圖20係表示有關構造例3之裝 圖21係表示有關構造例3之裝 圖22係表示有關構造例3之裝 圖23係表示有關構造例3之裝 圖24係表示本發明之磁性隨 電路圖。 圖25係表示本發明之磁性隨 電路圖。 圖26係表示有關構造例4之裝 圖27係表示有關構造例4之裝 圖28係表示有關構造例4之裝 圖29係表示有關構造例4之裝 圖30係表示有關構造例4之裝 圖3 1係表示有關構造例4之裝 圖32係表示有關構造例4之裝 圖33係表示有關構造例4之裝 圖34係表示本發明之磁性隨 電路圖。 存取記憶體之構造例3之 存取記憶體之構造例3之 構造之剖面圖。 構造之平面圖。 構造之平面圖。 構造之平面圖。 構造之平面圖。 構造之平面圖。 存取記憶體之構造例4之 存取記憶體之構造例4之 構造之剖面圖。 構造之平面圖。 構造之平面圖。 構造之平面圖。 構造之平面圖。 構造之平面圖。 構造之平面圖。 構造之平面圖。 存取記憶體之構造例5之 83813.doc -154- 圖35係表示本發明之磁性隨機存取記憶體之構造例5之 電路圖。 圖36係表示有關構造例5之裝置構造之剖面圖。 圖3 7係表示有關構造例5之裝置構造之平面圖。 圖38係表示有關構造例5之裝置構造之平面圖。 圖39係表示有關構造例5之裝置構造之平面圖。 圖40係表示有關構造例5之裝置構造之平面圖。 圖41係表示有關構造例5之裝置構造之平面圖。 圖42係表示有關構造例5之裝置構造之平面圖。 圖43係表示有關構造例5之裝置構造之平面圖。 圖44係表示本發明之磁性隨機存取記憶體之構造例6之 電路圖。 圖45係表示本發明之磁性隨機存取記憶體之構造例6之 電路圖。 圖46係表示有關構造例6之裝置構造之剖面圖。 圖47係表示有關構造例6之裝置構造之平面圖。 圖48係表示有關構造例6之裝置構造之平面圖。 圖49係表示有關構造例6之裝置構造之平面圖。 圖50係表示有關構造例6之裝置構造之平面圖。 圖51係表示有關構造例6之裝置構造之平面圖。 圖52係表示有關構造例6之裝置構造之平面圖。 圖53係表示本發明之磁性隨機存取記憶體之構造例7之 電路圖。 圖54係表示有關構造例7之裝置構造之剖面圖。 83813.doc -155 - 594727 圖55係表示有關構造例7之裝置構造之平面圖。 圖56係表示有關構造例7之裝置構造之平面圖。 圖57係表示有關構造例7之裝置構造之平面圖。 圖5 8係表示本發明之磁性隨機存取記憶體之構造例8之 電路圖。 圖59係表示本發明之磁性隨機存取記憶體之構造例9之 電路圖。 圖60係表示有關構造例10之裝置構造之剖面圖。 圖61係表示MTJ元件之構造例之圖。 圖62係表示MTJ元件之構造例之圖。 圖63係表示MTJ元件之構造例之圖。 圖64係表示寫入字元線驅動器/消能器之電路例之圖。 圖65係表示寫入位元線驅動器/消能器之電路例之圖。 圖66係表示列解碼器之電路例之圖。 圖67係表示行解碼器及讀出行選擇線驅動器之電路例之 圖。 圖68係表示寫入位元線驅動器/消能器之電路例之圖。 圖69係表示寫入位元線驅動器/消能器之電路例之圖。 圖70係表示行解碼器及寫入字元線驅動器/消能器之電 路例之圖。 圖71係表示列解碼器之電路例之圖。 圖72係表示寫入字元線驅動器之電路例之圖。 圖73係表示列解碼器及讀出線驅動器之電路例之圖。 圖74係表示有關本發明之磁性隨機存取記憶體之構造例 83813.doc -156- 11之電路圖。 圖75係表示寫入位元線驅動器/消能器之電路例之圖。 圖76係表示寫入位元線驅動器/消能器之電路例之圖。 圖77係表示讀出電路之電路例之圖。 圖78係表示讀出電路之電路例之圖。 圖79係表示感測放大器及偏壓電路之電路例之圖。 圖80係表示感測放大器之電路例之圖。 圖8 1係表示基準電位產生電路之電路例之圖。 圖82係表示運算放大器之電路例之圖。 圖83係表示感測放大器及偏壓電路之電路例之圖。 圖84係表示對寫入線配置成對稱狀態之MTJ元件之圖。 圖85係表示對寫入線配置成對稱狀態之MTJ元件之圖。 圖86係表示對寫入線配置成對稱狀態之MTJ元件之圖。 圖87係表示對寫入線配置成對稱狀態之MTJ元件之圖。 圖88係表示對寫入線配置成對稱狀態之MTJ元件之圖。 圖89係表示對寫入線配置成對稱狀態之MTJ元件之圖。 圖90係表示寫入位元線驅動器Λ'肖能器之電路例之圖。 圖91係表示適用本發明之例之製造方法之裝置構造之剖 面圖。 圖92係表示本發明之例之製造方法之1步驟之剖面圖。 圖93係表示本發明之例之製造方法之1步驟之剖面圖。 圖94係表示本發明之例之製造方法之1步驟之剖面圖。 圖95係表示本發明之例之製造方法之1步驟之剖面圖。 圖96係表示本發明之例之製造方法之1步驟之剖面圖。 83813.doc -157- 圖97係表示本發明之例之製造方法之1步驟之剖面圖。 圖98係表示本發明之例之製造方法之1步驟之剖面圖。 圖99係表示本發明之例之製造方法之1步驟之剖面圖。 圖100係表示本發明之例之製造方法之1步驟之剖面圖。 圖101係表示本發明之例之製造方法之1步驟之剖面圖。 圖102係表示本發明之例之製造方法之1步驟之剖面圖。 圖103係表示本發明之例之製造方法之1步驟之剖面圖。 圖104係表示本發明之例之製造方法之1步驟之剖面圖。 圖105係表示本發明之例之製造方法之1步驟之剖面圖。 圖106係表示本發明之例之製造方法之1步驟之剖面圖。 圖107係表示交叉點型單元陣列構造之問題點之圖。 圖108係表示構造例8之變形例之電路圖。 圖109係表示構造例8之變形例之電路圖。 圖110係表示構造例8之變形例之電路圖。 圖111係表示本發明之磁性隨機存取記憶體之構造例12 之電路圖。 圖112係表示本發明之磁性隨機存取記憶體之構造例12 之電路圖。 圖113係表示本發明之磁性隨機存取記憶體之構造例12 之電路圖。 圖114係表示本發明之磁性隨機存取記憶體之構造例12 之電路圖。 圖115係表示本發明之磁性隨機存取記憶體之構造例12 之電路圖。 83813.doc -158- 594727 圖116係表示本發明之磁性隨機存取記憶體之構造例12 之電路圖。 圖117係表示本發明之磁性隨機存取記憶體之構造例12 之電路圖。 圖118係表示本發明之磁性隨機存取記憶體之構造例12 之電路圖。 圖119係表示本發明之磁性隨機存取記憶體之構造例12 之電路圖。 圖120係表示本發明之磁性隨機存取記憶體之構造例12 之電路圖。 圖121係表示本發明之磁性隨機存取記憶體之構造例13 之電路圖。 圖122係表示本發明之磁性隨機存取記憶體之構造例13 之電路圖。 圖123係表示本發明之磁性隨機存取記憶體之構造例13 之電路圖。 圖124係表示本發明之磁性隨機存取記憶體之構造例13 之電路圖。 圖125係表示本發明之磁性隨機存取記憶體之構造例13 之電路圖。 圖126係表示本發明之磁性隨機存取記憶體之構造例13 之電路圖。 圖127係表示本發明之磁性隨機存取記憶體之構造例13 之電路圖。 -159· 83813.doc 594727 圖128係表示本發明之磁性隨機存取記憶體之構造例13 之電路圖。 圖129係表示本發明之磁性隨機存取記憶體之構造例13 之電路圖。 圖130係表示本發明之磁性隨機存取記憶體之構造例13 之電路圖。 圖131係表示本發明之磁性隨機存取記憶體之構造例14 之電路圖。 圖132係表示本發明之磁性隨機存取記憶體之構造例15 之電路圖。 【圖式代表符號說明】 1，2 裝置構造 12 磁隧道接合（MTJ)元件 22 切換電路 32 行解碼器 45 元件分離絕緣層 46 假配線 52 元件分離絕緣層 53 閘絕緣膜 54 閘極 55 蓋絕緣膜 57 側壁絕緣層 68 下部電極 69 層 83813.doc - 160- 594727 11,11-2, 11-1 記憶體單元陣列 21 切離電路 22 切離電路 23A 窝入字元線驅動器 23A1 寫入字元線驅動器 23A2 讀出位元線消能器 23AR 寫入位元線驅動器/消能器 23AS 寫入位元線驅動器/消能器 24-n， 24-1 寫入字線消能器 25-n, 25-1 列解碼器 29A， 31 寫入位元線驅動器/消能器 29AR 寫入位元線驅動器/消能器 29B 讀出電路 29B11 感測放大器及偏壓電路 29B12 感測放大！§及偏壓·電路 29B13 感測放大器及偏壓電路 29B14 感測放大裔及偏壓電路 29B2 選擇器 29B3 輸出緩衝器 29B31 輸出緩衝器 29B32 輸出緩衝器 29B33 輸出緩衝器 29B34 輸出緩衝器 30, 30A，30B 共通資料線 -161 - 83813.doc 594727 31R 寫入字線消能器 32 行解碼器 34 偏壓線 41 半導體基板 10, 41，51 半導體基板 42, 42-1 接觸插塞 43, 43-1，43-2 導電層 44, 44-1，44-2 上部電極 56A 源極區域 56B 沒極區域 58, 63, 70, 72 層間絕緣膜 59, 65 接觸孔 60, 64 配線溝 61，66, 73 阻擋金屬層 62, 67, 71，74 金屬層 12, 69A MTJ1-MTJ4 MTJ1-1，MTJ2-1 MTJ3-1, MTJ4-1 MTJ1-2, MTJ2-2 MTJ3-2, MTJ4-2 MTJ元件 AD1-AD16 及（AND)閘電路 bCAO 行位址訊號 bCAl 行位址訊號 BD 位元線驅動器 -162- 83813.doc 594727
BIAS BK11 BL1, WBL1 BL2
BS
BT CAO, CA1 CSLl-CSLj
CSW
DATA INV1-INV8
IV ND1-ND12 NDj P1-P4, QN1-QN25 QNj QP1-QP15 QPj RBL1/WBL1 RBL1/RBL4 RBL2/WBL2 RBL3/WBL3 RBL4/WBL4
READ 偏壓電路 讀出區塊 寫入位元線 寫入位元線 位元線消能器 偏壓電晶體 下位行位址訊號 行位址訊號 行選擇開關 寫入資料 反相器 線之剖面 非及（NAND)閘電路 閘電路 N通道MOS電晶體 N通道MOS電晶體 P通道MOS電晶體 P通道MOS電晶體 讀出位元線 讀出位元線 寫入位元線 讀出位元線 讀出位元線 1買出訊號 -163 - 83813.doc 594727 RL1，RLn 輸出訊號 RSW2 列選擇開關 RWL1, RWLj 讀出字元線 S/A 感測放大器 VC 箝位電位 VDD 電源端子 VIII 線之剖面 VSS 接地端子 WBL1-1/RWL1-2 寫入位元線/讀出字元線 WBLj 寫入位元線 WD 字線驅動器 WLEN1〜4 字線允許訊號 WRITE 寫入訊號 WS 字線消能器 WWL1-WWL4 寫入字元線 WWLj 寫入字兀線 83813.doc 164-

Claims (1)

  1. 拾、申請專利範圍： L —種磁性隨機存取記憶體，其係包含·· 口己U兀陣列’其係包含利用磁阻效應記憶資料之 多數記憶體單元者； 、第-機能線，其係在前述記憶體單元陣列内，向第一 万向延伸，並共通地連接於前述乡數記憶 者； 崎 夕數第一機也線，其係對應於前述多數記憶體單元被 設置二在前述記憶體單元陣列内，向與前述第一方向交 又之弟一方向延伸者；及 第一機月匕線，其係離開前述多數記憶體單元，並由前 述多數記憶體單元所共有者。 2. 如申請專利範圍第β之磁性隨機存取記憶體’其中前述 i己憶體單⑽列係配置於半導體基板之上部，前述記憶 體單元陣列之正下方無開關元件存在者。 3. 如申請專利範圍第2項之磁性隨機存取記憶體，其中在前 述纟己憶體早元陣列之正下女$ @ 士 几丨早収正T万配置有不實際執行作為配 線機能之多數假配線者。 4·如申請專利範圍第3項之磁性隨機存取記憶體，其中前述 多數假配線係包含相同於配置於前述記憶體單元陣列 之周邊部之金氧半（MOS)電晶體之閘極之構造者。 5.如申請專利範圍第3項之磁性隨機存取記憶體，其中前述 多數假配線係以等間隔、規則性地或整體一樣性地被配 置者。 83813.doc 594727 如申请專利fell第1項之磁性隨機存取記憶體，其中前述 多數記憶體單元係配置料導體基板之上部，且排列於 平行於半導體基板之表面之方向者。 如申請專利範圍第6項之磁性隨機存取記憶體，其中前述 多數记憶體單兀係排列配置於前述第一方向，前述第一 及第三機能㈣在前0數域料元陣Μ，向前述 弟一方向延伸者。 如申叫專利範圍第6項之磁性隨機存取記憶體，其中將前 ^憶It單元卩車列及前述第―、第二、第三機能線構成 1個記憶體單S部時，在前述半導體基板之上部，將多數 記憶體單元部重疊成多數段者。 9 如申請專利範圍第8項之磁性隨機存取記憶體，其中在前 述多數記憶體單元部中互相鄰接之第一及第二記憶體 :元部’將前述第一記憶體單元部之前述第一機能線與 料第二記憶體單元部之前述第三機能線一體化成為 弟四機能線者。 1〇·如申請專利範圍第9項之磁性隨機存取記憶體，其中前述 記憶體單元部係配置於前述第二記憶體單元部之上部 者0 U·如申請專利範圍第9項之磁性隨機存取記憶體，其中進一 步包含開關電路’其係決定使前述第四機能線執行作為 前述第-記憶體單元陣列部之機能，或執行作為前述第 一圯憶體單元陣列部之機能者。 12.如申請專利範圍第8項之磁性隨機存取記憶體，其中在前 83813.doc -2- 述多數記憶體單元部中互 單元部，將前述第_及第接〈第-及第二記憶體 能線一I#化点A "己憶體單元部之前述第/機 &化成為弟五機能線者。 u•如申請專利範圍第8項 述多數記憶體單元部中互/遗機存取記憶體’其中在前 單元部，將前述第-及第=之第—及第二記憶體 能線—體化成為第六機料Γ體單元部之前述第三機 14:rt:範圍第13項之磁性隨機存取記憶體，其中前 述弟一及第二記憶體單元 分別包含磁性記記憶體單元係 腳層者；前述第-⑽體單元化方向被固定之接 、乂 ^早70 # <丽述多數記憶體單元 ;爾述接腳層之磁化方向係異於前述第二記憶體單元 ^前述多數記憶體單元之前述接腳層之磁化方向者。 如申請專利_第13項之磁性隨機存取記㈣，其中前 述第一及第二記憶體單元部之前述多數記憶體單元係 分別包含磁性記憶元件，其係包含磁化方向被固定之接 μ者’·前述^及第二記憶體單㈣之前述多數記憶 體單元之前述接腳層之磁化方向係相同者。 16.如申請專利範圍第i項之磁性隨機存取記憶體，其中前述 第一機能線及前述多數第二機能線係配置於前述多數 記憶體單元之正下方，前述第i機能線係酉己置於前述多 數記憶體單元之正上方者。 Π·如申請專利範圍第16項之磁性隨機存取記憶體，其中前 述多數。己憶體卓元之一 係如述多數記憶體單元之上 83813.doc 594727 18. 19. 20. 21. 22. 23. 面，前述多數記憶體單元之他端係前❹數記憶體單元 之下面，前述多數記憶體單元之—端連接電極，前述多 數記憶體單元之一端與前述第—機能線係經由接觸插 塞連接者。 如申請專利範圍第i項之磁性隨機存取記憶體，其中” 第-機能線及前述多數第二機能線係配置於前述多數 記憶體單元之正上方，前述第三機能線係配置於前述多 數記憶體單元之正下方者。 如中請專利範圍第18項之磁性隨機存取記憶體， 述多數記憶體單元之一端係前述多數記憶體單元之下 面’前述多數記憶體單元之他端係前述多數記憶體單元 之上面，前《數記憶料元之—料接電極，前述多 數記憶體單元之一端與前述第-機能線係經由接觸插 塞連接者。 如申請專利範圍第17項之磁性隨機存取記憶體， 述多數記憶體單元係以前述接觸插塞為中心而對稱地 被配置者。 舟也 如申請專利_第19項之錢隨機麵記㈣，其中前 ==憶體單元係以前述接觸插塞為中心而對稱地 如申請專利第1項之磁性隨機存取記憶體，其中前述 第：機能線係執行作為將讀出電流通至前述多數記作 體單元用之讀出線之機能者。 心 如申請專利範圍第22項之磁α _ 兹性隨機存取記憶體，其中前 83813.doc 594727 述第一機能線之一端係經由 者。 選擇開關連接於接地點 24. 如申請專利範圍第22項之磁 述第-機能線之-端係經由;^存取記憶體，其中前 偏壓電位之偏壓線者。 丁、擇開關連接於設定於 25. 如申請專利範園第丨項之磁性 多數第二機能線係執行作記憶體，其中前述 記憶體單元用之讀出線、通至前述多數 悻㈣軍开p、办 、/、料寫入别述多數記 ^早7°狀磁場《寫人線之機能者。 26. 如申請專利範圍第乃項之磁性 、十、夕批Μ Ρ機存取記憶體，其中前 义夕數罘二機能線之一端細 接$斯菩认、，， 、·工由多數列選擇開關而連 接至配置於瓦述記憶體單元陣列外連 27·如中請專㈣ H泉者。 〜’注I思機存取記憶 迷多數共通線係向前述第—方向延伸者。α八m 其中前 28·如t請專利範圍第26項之磁性隨機存取記憶體 述多數共通線之一端係連接於讀出電路者。 其中前 29·如申請專利範圍第26項之磁性隨機存 ◎數共通線之一端係連接於驅動器，前二二 旎線之他端係連接於消能器者。 一機 30.2請專利範圍第26項之磁性隨機存取記憶體，其 則述多數第二機能線與前述多數列選擇開關之 驅動器，在前述多數第二機能線之他 運接 31备士、士杰 也却連接4能器者0 申Μ專利範圍第29或30項之磁性隨機存取記憶髀， 中前述多數磁隨道接合（ΜΤ;)元件之以磁化二朝^ 4 83813.do< -5- 前述第二方向者。 32·如申請專利範圍第25項之磁性隨機存取記憶體，其中前 述多數第二機能線之一端係經由多數第一列選擇開關 連接至配置於前述記憶體單元陣列外之多數第一共通 線，前述多數第二機能線之他端係經由多數第二列選擇 開關連接至配置於前述記憶體單元陣列外之多數第一 共通線者。 如申請專利範圍不 ττ 1人备◦ ·!思月豆，兵τ 述多數第一及第二共通線係向前述第一方向延伸者。 3(如申請專利範圍第32項之磁性隨機存取記憶體，其中 迷多數第-共通線之-端係連接於讀出電路者。 •如申I青專利範圍第3 2項之磁性卩、左她女 、、 ^ ，、心艰迮奴機存取記憶體，其中 述多數第一共通線之一端係速垃 ‘ 偭你運接於罘一驅動器/消能 ’前述多數第二共通線之一矬仅、杰^ „ + 响係連接於第二驅動器/消 器者。 J 36·如申請專利範圍第35項之磁彳 述多數㈣元件之容易磁化H機存取記憶體，其、 37·如申請專利範圍第β之磁性=向前述第:方向^ 第三機能線係執行作為二己憶體’其中1 τ用之磁場之寫入線數。 38.如申請專利範圍第37項 ^ 前迷第三機能線之兩端：性隨機存取記憶體’其， 39·如申請專利範圍第37項11連接驅動器/消能器者。 前迷第三機能線之—〈魏隨機存取記憶體，其 %連接驅動器，在其他端連接 83813.doc
    • 6 - 594727 器者。 4〇·如申請專利範圍第28或34項之礅性隨機存取記憶體，其 中前述讀出電路係包含：對應於前述多數第二機能線而 設置之多數感測放大器、及對應於前述多數感測放大器 而設置之多數輸出緩衝器者。 〇•如申請專利範圍第28或34項之磁性隨機存取記憶體，其 中前述讀出電路係包含：對應於前述多數第二機能線而 設置之多數感測放大器、輸出前述多數感測放大器中之 !個資料用之輸出緩衝器、及連接於前述多數感測放大器籲 與前述輸出緩衝器之間之選擇器者。 42. 如申請專利範圍第4〇項之磁性隨機存取記憶體，其中前 述多數感測放大器係固定前述多數第二機能線之電位， 並檢出流過前述多數第二機能線之讀出電流之變化者。 43. 如令請專利範圍第41項之磁性隨機存取記憶體，其中前 述多數感測放大器係固定前述多數第二機能線之電位則 並檢出流過前述多數第二機能線之讀出電流之變化者 44. 如申請專利範圍第1項之磁性隨機存取記憶體，其中前:# 多數記憶體單元係構成讀出區塊，前述多數記憶體單U 之資料係被同時讀出者。 70 45. 如申請專利範圍第i項之磁性隨機存取記憶體，其中前成 多數記憶體單元之各記憶體單元係包含磁性記憶二： ，其係包含磁化方向被固定之接腳層、磁化方向”冑 入貝料而改叙記憶層、及配置於前述接腳層與前^ 憶層之間之隧道阻擋層者。 、Μ ^ 83813.doc 594727 46.t申請專利範圍第1項之磁性隨機存取記憶體，其中前述 多數記憶體單元係存在2、為自然數)個者。 A Μ請專利範圍第丨項之磁性隨機存取記憶體，其 :數記憶體單元係包含利用隱道磁阻效應記憶資料之 元件者。 级=磁性隨機存取記憶體之讀出方法，其係適用於如申 =專利範圍第丨項之磁性隨機存取記憶體，將如 範圍第1項之前述多數第二機能線全部固定於第—電位 2如切專利範圍第1項之前述第-機能線設定於異於 』込第％位之第一電位，將讀出電流個別地通至如 :專利範圍第i項之前述多數記憶體單元，依據前述讀出 m (值’ 1買it{前述多數記憶體單元之資料者。 49·—種磁性隨機存取記憶體之寫入方法，其係適用於 睛^範圍第i項之磁性隨機存取記憶體，將流向一方向 :第-寫入電流通至如申請專利範圍第i項之前逑多數 第二機能線中之1條，將具有依存於寫入資料之方向之第 二寫入電流通至如申請專利範圍第1項之前述第三機处 :二用前述第-及第二窝入電流產生之磁場，將前： ”·、貝料寫入前述多數記憶體單元中之丨個者。 见二種磁性隨機存取記憶體之寫入方法，其係適用於如申 丹專利範圍第1項之磁性隨機存取記憶體，將具有依存於 =入資料之方向之第一窝入電流通至如中請專利範^ 2丨項<前述多數第二機能線中之丨條，將流向一方向之 第一寫入電流通至如申請專利範圍第丨項之前述第三機 83813.doc 、泉利用如述第一及第二寫入電流產生之磁場，將前 述寫入資料寫入前述多數記憶體單元中之1個者。 1 ·種磁性隨機存取記憶體之製造方法，其係包含： a •第一步驟，其係在周邊電路區域内形成M〇s電晶 ^ I閘極，同時在記憶體單元陣列區域内，以一定間隔 成八有規則性的或整體一樣性的配置之假配線者； b·第一步騾，其係形成覆蓋前述MOS電晶體及前述 假配線 < 第—層間絕緣層者； c•第二步驟，其係在前述記憶體單元陣列區域内之前 述第一層間絕緣層之表面區域形成發揮磁阻效應之記 憶體單元者；及 ^ ^ d•第四步驟’其係形成覆蓋前述記憶體單元之第二層 間絕緣層者。 目 52·如申請專利範園第51項之製造方法，其中 在$述第四步驟之後，重複執行相同於前述第三步驟 與第四步驟之步驟者。 ▲ 申明專利範圍第5 1項之製造方法，其中進一步包含： 第五步银’其係形成連接於前述記憶體單元之一 端’並向第—方向延伸之第一機能線者； 山f •弟六步驟’其係形成連接於前述記憶體單元之他 端，並向與前述第一方向交叉之第二方向延伸之第二機 能線者；及 、g·第七步驟，其係形成與前述記憶體單元相距一定距 離並產生將資料寫入前述記憶體單元用之磁場之第三 83813.doc -9- 機能線者。 54. 55. 56. 57. 58. 如申請專利範圍第5 1項之製造方法，其中 前述第一、第二及第三機能線均係利用金屬鑲嵌法所 形成者。 如申請專利範圍第51項之製造方法，其中 前述第一、第二及第三機能線均係利用形成配線溝之 步驟、形成完全填滿前述配線溝之金屬層之步驟、及除 去前述配線溝内以外之前述金屬層之步騾所形成者。 如申請專利範圍第55項之製造方法，其中包含： 在形成前述金屬層之前，形成阻擋金屬層之步驟者。 如申請專利範圍第56項之製造方法，其中進一步包含： 在形成前述阻擋金屬層之前，在前述配線溝之側壁形 成側壁絕緣層之步驟；及 在除去則述配線溝内以外之前述金屬層後，僅在前述 “屬層上形成包含相同於前述側壁絕緣層之材々 絕緣層之步驟者。 Ί 如：請專利範圍第57項之製造方法，其中 者則述側壁絕緣層及前述蓋絕緣層係、由氮化珍所構成 83813.doc
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