JP4714723B2 - 磁性メモリを備えた集積回路 - Google Patents

Description

本発明は集積回路であって、特に磁性メモリを備えた集積回路に関する。

記憶素子は日常生活中に多く応用されていることから、記憶素子はかなり重要な民生用電子部品となっている。コンピュータ、携帯電話機およびＭＰ３プレーヤのいずれにも記憶素子が使用されている。一般的な記憶素子は半導体のトランジスタを用いて実現されているが、半導体のトランジスタの製造および設計には高額な製造工程および設備が不可欠である。

巨大磁気抵抗現象（ｇｉａｎｔ ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ ｅｆｆｅｃｔ，ＧＭＲ）は一種の量子力学の現象であり、薄い磁性領域と薄い非磁性領域とが互いに交差して形成された構造中に見られる。印加される外部磁場に基づいて、巨大磁気抵抗現象はゼロ磁場の高抵抗状態（ｚｅｒｏ−ｆｉｅｌｄ ｈｉｇｈ ｒｅｓｉｓｔａｎｃｅ ｓｔａｔｅ）から高磁場の低抵抗状態（ｈｉｇｈ−ｆｉｅｌｄ ｌｏｗ ｒｅｓｉｓｔａｎｃｅ ｓｔａｔｅ）との間の電気抵抗にかなり大きな変動を示す。

したがって、巨大磁気抵抗現象を磁気トランジスタの設計に用いることができる。また、磁気トランジスタを磁性メモリに組み込むことができ、高額な製造工程および設備は必要なくなる。短い製造工程時間および高密度により、磁性メモリを設計ならびに製造することができる。

さらに、磁気トランジスタを公知の集積回路上に重ねて設けることにより、その記憶容量を拡張して集積回路の空間を節約することができる。

上記の理由から、磁気トランジスタを組み込んだ磁性メモリを提案することが必要となる。

本発明の一実施例によれば、磁性メモリを備えた集積回路はシリコントランジスタ層と、少なくとも一つの磁性メモリ層と、金属配線層とを具備している。シリコントランジスタ層は複数のロジック演算機能が発生するように構成されている。磁性メモリ層はロジック演算機能に必要なデータを記憶するように構成されている。金属配線層は、シリコントランジスタ層と磁性メモリ層との間のデータを伝送するために複数本の導線を備えている。

理解できることは、例えば、前記した一般的な記述および以下の詳細な記述は、例示することでその主張する発明がより詳しく理解できるということである。

本発明における以下の複数の好ましい実施例または範例とともに、添付の図面の説明を併せて参照されたい。図面および明細書中では同一の図面の符号は極力同一または類似した構成要素を示している。

作製された図面の全ては、本発明の基本的な開示する内容を理解しやすくするためのものである。以下の明細書の内容を読んで理解した後には、実施例を構成する各構成要素の符号、位置、関係および寸法の図面、そして派生的な内容を説明することができる。言い換えれば、前記した内容は本技術の範疇に含まれるということである。

図１は本発明の実施例に係る磁性メモリを備えた集積回路の概略図である。磁性メモリを備えた集積回路は、シリコントランジスタ層１１０と、少なくとも一つの磁性メモリ層１２０と、金属配線層１３０とを具備している。シリコントランジスタ層１１０は複数のロジック演算機能が発生するように構成されている。磁性メモリ層１２０はロジック演算機能に必要なデータを記憶するように構成されている。金属配線層１３０はシリコントランジスタ層と磁性メモリ層との間のデータを伝送するために複数本の導線（図示しない）を備えている。

図中にて、シリコントランジスタ層１１０、磁性メモリ層１２０および金属配線層１３０を構成する相対的な位置は集積回路の説明の便宜性を図るためのものであり、この集積回路の構造を限定するためのものではない。しかし、公知の集積回路における金属配線層１３０は通常、比較的上方に配置されている。したがって、磁性メモリ層１２０を現在における大半の集積回路の設計に符合させるために、金属配線層１３０はシリコントランジスタ層１１０上に重ねて配置し、そして磁性メモリ層１２０は金属配線層１３０上に重ねて配置されている。

この集積回路では、シリコントランジスタ層１１０と金属配線層１３０との間には第１の絶縁層１４０が更に配設されるとともに、この集積回路では第１の絶縁層１４０中に、シリコントランジスタ層１１０と金属配線層１３０の複数本の導線とを接続するための第１のビアホール群（例えばビアホール１４１およびビアホール１４２）が更に設けられている。

この集積回路では、金属配線層１３０と磁性メモリ層１２０との間に第２の絶縁層１５０が更に配設されるとともに、この集積回路では第２の絶縁層１５０中に、金属配線層１３０の複数本の導線と磁性メモリ層１２０とを接続するための第２のビアホール群（例えばビアホール１５１およびビアホール１５２）が更に設けられている。

設計者または使用者が記憶空間を拡張したい場合、例えば磁性メモリ層１６０を磁性メモリ層１２０上に重ねて配置するとともに、磁性メモリ層１２０と磁性メモリ層１６０との間に絶縁層１７０を配設するという具合に、集積回路により多くの磁性メモリ層を増設することができる。

磁性メモリ層１６０は標準的な配線技術でシリコントランジスタ層１１０に接続することができる。このように、チップ上における大部分がメモリ空間に専ら用いられるというニーズを減らし、またメモリチップを単独で配設するニーズを減らすことができる。磁性メモリ層１６０に必要な信号は、例えば記憶すべきデータおよびアドレス、そしてイネーブル（ｅｎａｂｌｅ）信号といったシリコントランジスタ層１１０で発生する制御信号であり、また必要であればクロック信号が含まれる。

磁性メモリ層１２０は複数の磁性メモリセルを備えている。図２は本発明の実施例に係る磁性メモリセルの概略図である。磁性メモリセルは第１の磁気トランジスタ２００と、第２の磁気トランジスタ２３０と、第３の磁気トランジスタ２６０とを備えている。第１の磁気トランジスタ２００は、高圧端２２０に接続されている第１の磁性領域２１３と、第２の磁性領域２１６とを備えている。第２の磁気トランジスタ２３０は低圧端２４０に接続されている第３の磁性領域２３３と、第４の磁性領域２３６とを備えている。第３の磁気トランジスタ２６０は、第２の磁性領域２１６および第４の磁性領域２３６を接続する第５の磁性領域２６３と、入力／出力端２７０に接続されている第６の磁性領域２６６とを備えている。

磁性メモリセルは更に少なくとも、第１の磁性領域２１３、第２の磁性領域２１６、第３の磁性領域２３３、第４の磁性領域２３６、第５の磁性領域２６３および第６の磁性領域２６６の周囲にそれぞれ配設されている複数の金属素子２１２、金属素子２１７、金属素子２３２、金属素子２３７、金属素子２６２および金属素子２６７を備えており、そして金属素子２１２、金属素子２１７、金属素子２３２、金属素子２３７、金属素子２６２および金属素子２６７は第１の磁性領域２１３、第２の磁性領域２１６、第３の磁性領域２３３、第４の磁性領域２３６、第５の磁性領域２６３および第６の磁性領域２６６の双極子（ｄｉｐｏｌｅ）をそれぞれ制御している。例えば、第１の磁気トランジスタ２００の金属素子２１２および金属素子２１７は第１の磁性領域２１３および第２の磁性領域２１６の周囲にそれぞれ配設されている。金属素子２１２は第１の磁性領域２１３の双極子を制御し、金属素子２１７は第２の磁性領域２１６の双極子を制御するためのものである。

上記を踏まえて、設計者は金属素子を用いて磁性領域の双極子を制御することができる。設計者は更に磁気トランジスタにおける二つの磁性領域の双極子により、この二つの磁性領域の間の導通性（ｃｏｎｄｕｃｔｉｖｉｔｙ）を制御することもできる。

例えば、第１の磁性領域２１３および第２の磁性領域２１６の双極子が同じであるとき、第１の磁性領域２１３および第２の磁性領域２１６は導通するが、第１の磁性領域２１３および第２の磁性領域２１６の双極子が異なるときには、第１の磁性領域２１３および第２の磁性領域２１６は導通しなくなる。

第３の磁性領域２３３および第４の磁性領域２３６の双極子が同じであるとき、第３の磁性領域２３３および第４の磁性領域２３６は導通するが、第３の磁性領域２３３および第４の磁性領域２３６の双極子が異なるときには、第３の磁性領域２３３および第４の磁性領域２３６は導通しなくなる。

第５の磁性領域２６３および第６の磁性領域２６６の双極子が同じであるとき、第５の磁性領域２６３および第６の磁性領域２６６は導通するが、第５の磁性領域２６３および第６の磁性領域２６６の双極子が異なるときには、第５の磁性領域２６３および第６の磁性領域２６６は導通しなくなる。

図３Ａは本発明の実施例に係る磁性メモリセルの記憶状態の概略図である。磁性メモリセルが記憶状態にあるとき、第５の磁性領域２６３および第６の磁性領域２６６の双極子（矢印２６１ａおよび矢印２６８ａ）が異なり、第５の磁性領域２６３および第６の磁性領域２６６は導通しなくなる。磁性メモリセルが二進法のデータ「２」を記憶するとき、第１の磁性領域２１３および第２の磁性領域２１６の双極子（矢印２１１ａおよび矢印２１８ａ）が同じとなるが、第３の磁性領域２３３および第４の磁性領域２３６の双極子（矢印２３１ａおよび矢印２３８ａ）は異なる。

第１の磁気トランジスタ２００および第２の磁気トランジスタ２３０の機能は既存のメモリセルの１ビット（ｂｉｔ）と見なすことができる。第３の磁気トランジスタ２６０は既存のメモリセルのデコーダまたはスイッチと見なすことができる。

図３Ｂは本発明の実施例に係る磁性メモリセルの他の記憶状態の概略図である。磁性メモリセルが二進法のデータ「０」を記憶するとき、第５の磁性領域２６３および第６の磁性領域２６６の双極子（矢印２６１ｂおよび矢印２６８ｂ）が異なり、第１の磁性領域２１３および第２の磁性領域２１６の双極子（矢印２１１ｂおよび矢印２１８ｂ）も異なるが、第３の磁性領域２３３および第４の磁性領域２３６の双極子（矢印２３１ｂおよび２３８ｂ）が同じになる。

図３Ｃは本発明の実施例に係る磁性メモリセルの書き込み許可（ｒｅａｄ ｅｎａｂｌｅ）状態の概略図である。磁性メモリセルが読み取り状態にあるとき、第５の磁性領域２６３および第６の磁性領域２６６の双極子（矢印２６１ｃおよび矢印２６８ｃ）が同じとなって、データが第１の磁気トランジスタ２００または第２の磁気トランジスタ２３０から入力／出力端２７０に出力される。一方、磁性メモリセルが読み取り禁止（ｒｅａｄ ｄｉｓａｂｌｅ）状態にあるときには、第５の磁性領域２６３および第６の磁性領域２６６の双極子が異なり、データが入力／出力端２７０に出力されないようにしている。

図３Ｄは本発明の実施例に係る磁性メモリセルの書き込み状態の概略図である。磁性メモリセルが書き込み状態にあるとき、第１の磁性領域２１３、第２の磁性領域２１６、第３の磁性領域２３３および第４の磁性領域２３６の双極子は、どのデータを磁性メモリセルに書き込むべきか決定するようになる。例えば、第１の磁性領域２１３および第２の磁性領域２１６の双極子（矢印２１１ｄおよび矢印２１８ｄ）が同じであるとき、第３の磁性領域２３３および第４の磁性領域２３６の双極子（矢印２３１ｄおよび矢印２３８ｄ）が異なり、そして磁性メモリセルが書き込むデータが「１」となる。

図４は本発明の他の実施例に係る磁性メモリセルの概略図である。図４と図２との相違点は、第３の磁気トランジスタ２６０の代わりにスイッチ３６０を用いているところである。スイッチ３６０の一端は第２の磁性領域２１６および第４の磁性領域２３６を接続しており、他端は入力／出力端２７０に接続されている。スイッチ３６０は従来のトランジスタで実現することができる。

現在の実施例を既存の半導体の集積回路に符合させるために、低圧端２４０の電圧が約０Ｖである一方で、高圧端２２０の電圧は約２．５Ｖ、３．３Ｖまたは５Ｖとなっている。

「→」および「←」の符号は磁性領域の双極子をそれぞれ表わしているが、これは磁極の方向を限定するためのものではない。磁気トランジスタの回路においては、各磁気トランジスタは両磁極の間に導通部分を有している。前記二つの磁性領域の双極子によって導通部分の導電性を制御することができる。したがって、前記明細書により、磁性メモリセルを実現することができる。

本発明の技術分野における当業者であれば、本発明の技術的思想および範囲を逸脱することなく、本発明の構造に対して各種の付加および変更を行うことができることは明らかである。前記の観点によれば、本発明にて行われる各種付加および変更は、本発明の別紙の特許請求の範囲およびその均等物の範囲に包括されるものである。

本発明の前記およびその他特徴、観点および長所は、上記明細書、添付の特許請求の範囲および図面により、詳細な理解が得られる。
本発明の実施例に係る磁性メモリを備えた集積回路の概略図である。 本発明の実施例に係る磁性メモリセルの概略図である。 本発明の実施例に係る磁性メモリセルの記憶状態の概略図である。 本発明の実施例に係る磁性メモリセルの他の記憶状態の概略図である。 本発明の実施例に係る磁性メモリセルの読み取り許可状態の概略図である。 本発明の実施例に係る磁性メモリセルの書き込み状態の概略図である。 本発明の他の実施例に係る磁性メモリセルの概略図である。

符号の説明

１１０ シリコントランジスタ層
１２０、１６０ 磁性メモリ層
１３０ 金属配線層
１４０ 第１の絶縁層
１４１、１４２ ビアホール
１５０ 第２の絶縁層
１５１、１５２ ビアホール
１７０ 絶縁層
２００ 第１の磁気トランジスタ
２１１ａ、２１１ｂ、２１１ｃ、２１１ｄ 矢印
２１２、２１７ 金属素子
２１３ 第１の磁性領域
２１６ 第２の磁性領域
２１８ａ、２１８ｂ、２１８ｃ、２１８ｄ 矢印
２２０ 高圧端
２３０ 第２の磁気トランジスタ
２３１ａ、２３１ｂ、２３１ｃ、２３１ｄ 矢印
２３２、２３７ 金属素子
２３３ 第３の磁性領域
２３６ 第４の磁性領域
２３８ａ、２３８ｂ、２３８ｃ、２３８ｄ 矢印
２４０ 低圧端
２６０ 第３の磁気トランジスタ
２６１ａ、２６１ｂ、２６１ｃ、２６１ｄ 矢印
２６２、２６７ 金属素子
２６３ 第５の磁性領域
２６６ 第６の磁性領域
２６８ａ、２６８ｂ、２６８ｃ、２６８ｄ 矢印
２７０ 入力／出力端
３６０ スイッチ

Claims (12)

1. 複数のロジック演算機能が発生するように構成されているシリコントランジスタ層と、
   前記複数のロジック演算機能に必要なデータを記憶するように構成されるとともに、複数の磁性メモリセルを少なくとも具備し、各磁性メモリセルが更に少なくとも、高圧端に接続されている第１の磁性領域と、第２の磁性領域とを備えた第１の磁気トランジスタと、低圧端に接続されている第３の磁性領域と、前記第１の磁気トランジスタの前記第２の磁性領域に接続されている第４の磁性領域とを備えた第２の磁気トランジスタと、前記第２の磁気トランジスタおよび前記第４の磁性領域を接続する第５の磁性領域と、入力／出力端に接続されている第６の磁性領域とを備えた第３の磁気トランジスタと、を具備した、少なくとも一つの磁性メモリ層と、
   前記シリコントランジスタ層と前記磁性メモリ層との間で前記データを伝送するために複数本の導線を備え、前記シリコントランジスタ層上に重ねて設けられ、上部に前記磁性メモリ層が重ねて設けられる金属配線層と、を少なくとも具備した、ことを特徴とする磁性メモリを備えた集積回路。
2. 更に少なくとも、前記シリコントランジスタ層と前記金属配線層との間に配設されている第１の絶縁層を具備した、ことを特徴とする請求項１に記載の磁性メモリを備えた集積回路。
3. 更に少なくとも、前記シリコントランジスタ層と前記金属配線層の前記複数本の導線とを接続するために、前記第１の絶縁層内に配置されている第１のビアホール群を具備した、ことを特徴とする請求項２に記載の磁性メモリを備えた集積回路。
4. 更に少なくとも、前記金属配線層と前記磁性メモリ層との間に配設されている第２の絶縁層を具備した、ことを特徴とする請求項１に記載の磁性メモリを備えた集積回路。
5. 更に少なくとも、前記金属配線層の前記複数本の導線と前記第１の磁性メモリ層とを接続するために、前記第２の絶縁層内に配置されている第２のビアホール群を具備した、ことを特徴とする請求項４に記載の磁性メモリを備えた集積回路。
6. 更に少なくとも、前記複数の磁性領域の周囲にそれぞれ設けられている複数の金属素子を具備し、前記複数の金属素子は前記複数の磁性領域の複数の双極子を個別に制御するように構成されている、ことを特徴とする請求項１に記載の磁性メモリを備えた集積回路。
7. 前記第１の磁性領域の前記複数の双極子が前記第２の磁性領域の前記複数の双極子と同じであるとき、前記第１の磁性領域および前記第２の磁性領域が導通して、前記第１の磁性領域の前記複数の双極子が前記第２の磁性領域の前記複数の双極子と異なるときには、前記第１の磁性領域および前記第２の磁性領域は導通しなくなる、ことを特徴とする請求項１に記載の磁性メモリを備えた集積回路。
8. 前記第３の磁性領域の前記複数の双極子が前記第４の磁性領域の前記複数の双極子と同じであるとき、前記第３の磁性領域および前記第４の磁性領域が導通して、前記第３の磁性領域の前記複数の双極子が前記第４の磁性領域の前記複数の双極子と異なるときには、前記第３の磁性領域および前記第４の磁性領域は導通しなくなる、ことを特徴とする請求項１に記載の磁性メモリを備えた集積回路。
9. 前記第５の磁性領域の前記複数の双極子が前記第６の磁性領域の前記複数の双極子と同じであるとき、前記第５の磁性領域および前記第６の磁性領域が導通して、前記第５の磁性領域の前記複数の双極子が前記第６の磁性領域の前記複数の双極子と異なるときには、前記第５の磁性領域および前記第６の磁性領域は導通しなくなる、ことを特徴とする請求項１に記載の磁性メモリを備えた集積回路。
10. 前記メモリが記憶状態にあるとき、前記第５の磁性領域の前記複数の双極子が前記第６の磁性領域の前記複数の双極子と異なる、ことを特徴とする請求項１に記載の磁性メモリを備えた集積回路。
11. 前記メモリが読み取り状態にあるとき、前記第５の磁性領域の前記複数の双極子が前記第６の磁性領域の前記複数の双極子と同じとなり、前記第１の磁気トランジスタまたは前記第２の磁気トランジスタの出力するデータを前記入力／出力端に伝送する、ことを特徴とする請求項１に記載の磁性メモリを備えた集積回路。
12. 前記メモリが書き込み状態にあるとき、前記第１の磁性領域の前記複数の双極子、前記第２の磁性領域の前記複数の双極子、前記第３の磁性領域の前記複数の双極子および前記第４の磁性領域の前記複数の双極子が、前記磁性メモリ内に書き込み済みの前記データを選別するように構成されている、ことを特徴とする請求項１に記載の磁性メモリを備えた集積回路。

Images