CN102891679B - 或逻辑电路和芯片 - Google Patents

Abstract

本发明实施例公开了或逻辑电路和芯片，该电路包括：阻变忆阻器阵列和比较器；阻变忆阻器阵列中同一列阻变忆阻器的正相输入端相连接，以使同一列阻变忆阻器的正相输入端作为或逻辑电路的信号输入端或辅助信号输入端，辅助信号输入端工作时连接到高电平；阻变忆阻器阵列中同一行阻变忆阻器的反相输入端与一个比较器的输入端相连接，以使比较器的输出端作为或逻辑电路的信号输出端；比较器的输入端接收到的电压大于阈值电压时，比较器的输出端输出高电平，比较器的输入端接收到的电压小于阈值电压时，比较器的输出端输出低电平。本发明实施例中，在节省或逻辑电路所占面积的同时，实现了或逻辑电路可编程的性能。

Description

或逻辑电路和芯片

技术领域

本发明涉及电子技术领域，尤其涉及或逻辑电路和芯片。

背景技术

或逻辑电路通常基于金属-氧化物-半导体（MOS，Metal-Oxide-Semiconductor）管存储器件，随着芯片集成度的要求越来越高，或逻辑电路的尺寸也在不断减小，但是由于MOS管存储器件本身大小的限制，因此现有技术中的或逻辑电路存在着最小尺寸的技术节点。

发明内容

本发明实施例中提供了或逻辑电路和芯片，用以解决现有技术中存在的或逻辑电路存在着最小尺寸的技术节点的问题。

为解决上述问题，本发明实施例公开了如下技术方案：

一方面，提供了一种或逻辑电路，包括：阻变忆阻器阵列和比较器；所述阻变忆阻器阵列中同一列阻变忆阻器的正相输入端相连接，以使所述同一列阻变忆阻器的正相输入端作为所述或逻辑电路的信号输入端或辅助信号输入端，所述辅助信号输入端工作时连接到高电平；所述阻变忆阻器阵列中同一行阻变忆阻器的反相输入端与一个所述比较器的输入端相连接，以使所述比较器的输出端作为所述或逻辑电路的信号输出端；所述比较器的输入端接收到的电压大于阈值电压时，所述比较器的输出端输出高电平，所述比较器的输入端接收到的电压小于阈值电压时，所述比较器的输出端输出低电平。

优选地，两个所述信号输入端和一个所述辅助信号输入端作为一组，以使同一组的两个所述信号输入端用于接收两个数字输入信号的同一位。

优选地，所述阻变忆阻器的阻态包括：高阻值阻态和低阻值阻态；

所述阻变忆阻器阵列中同一行的阻变忆阻器中有三个处于低阻值阻态的阻变忆阻器；以及，所述阻变忆阻器阵列中同一列的阻变忆阻器中有一个处于低阻值阻态的阻变忆阻器。

优选地，所述阻变忆阻器包括：单极型阻变忆阻器或双极型阻变忆阻器。

优选地，所述阻变忆阻器包括：阻变存储器（RRAM，Resistive Random AccessMemory）或相变存储器（PRAM，Phase-Change Random Access Memory）或铁电存储器（FRAM，ferroelectric Random Access Memory）或磁存储器（MRAM，Magnetic RandomAccess Memory）。

一方面，提供了一种芯片，包括：顶电极金属条、底电极金属条和或逻辑电路；所述或逻辑电路包括：阻变忆阻器阵列和比较器；所述阻变忆阻器阵列中同一列阻变忆阻器的正相输入端通过所述顶电极金属条相连接，以使所述同一列阻变忆阻器的正相输入端作为所述或逻辑电路的信号输入端或辅助信号输入端，所述辅助信号输入端工作时连接到高电平；所述阻变忆阻器阵列中同一行阻变忆阻器的反相输入端通过所述底电极金属条与一个所述比较器的输入端相连接，以使所述比较器的输出端作为所述或逻辑电路的信号输出端；所述比较器的输入端接收到的电压大于阈值电压时，所述比较器的输出端输出高电平，所述比较器的输入端接收到的电压小于阈值电压时，所述比较器的输出端输出低电平。

优选地，两个所述信号输入端和一个所述辅助信号输入端作为一组，以使同一组的两个所述信号输入端用于接收两个数字输入信号的同一位。

优选地，所述阻变忆阻器的阻态包括：高阻值阻态和低阻值阻态；

所述阻变忆阻器阵列中同一行的阻变忆阻器中有三个处于低阻值阻态的阻变忆阻器；以及，所述阻变忆阻器阵列中同一列的阻变忆阻器中有一个处于低阻值阻态的阻变忆阻器。

优选地，所述阻变忆阻器包括：单极型阻变忆阻器或双极型阻变忆阻器。

优选地，所述阻变忆阻器包括：RRAM或PRAM或FRAM或MRAM。

本发明实施例所提供的或逻辑电路，在其电路构成中未完全采用传统的MOS管存储器件，而是部分采用了阻变忆阻器这种具有两端结构的新型存储器件，由于阻变忆阻器具有可缩小性好、存储密度高、功耗低、读写速度快、反复操作耐受力强、数据保持时间长等特点，因此在有效节省或逻辑电路所占面积的同时，实现了或逻辑电路可编程的性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明一个实施例中的或逻辑电路的原理图；

图2是本发明一个实施例中的阻变忆阻器阵列的阻态设置示意图；

图3a是单极型阻变忆阻器的电导率随电压增大的曲线图；

图3b是单极型阻变忆阻器的电导率随电压减小的曲线图；

图4是双极型阻变忆阻器的电导率随电压变化的曲线图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

如图1所示，为本发明一个实施例中的或逻辑电路的原理图。

该或逻辑电路可以包括，阻变忆阻器阵列10和比较器11。阻变忆阻器阵列10中同一列阻变忆阻器101的正相输入端相连接，以使同一列阻变忆阻器101的正相输入端作为或逻辑电路的信号输入端或辅助信号输入端，辅助信号输入端工作时连接到高电平，信号输入端用于接收低电平或高电平信号，具体可以用于接收预定数目个N位数字输入信号（Din）中的一位，N为正整数，上述预定数目可以根据具体情况而设定，本发明实施例中仅以用于实现两个N位数字输入信号进行按位相或运算的或逻辑电路为例进行说明，阻变忆阻器阵列10中同一行阻变忆阻器101的反相输入端与一个比较器11的输入端相连接，以使比较器11的输出端作为或逻辑电路的信号输出端，该信号输出端用于输出低电平或高电平信号，具体可以用于输出N位数字输出信号（Dout）中的一位。

其中，阻变忆阻器101为两端器件，参照图1，阻变忆阻器101的上端为正相输入端，阻变忆阻器101的下端为反相输入端。

本发明实施例中，比较器11的输入端接收到的电压大于阈值电压时，比较器11的输出端输出高电平，相应地，或逻辑电路的信号输出端输出高电平，即数字信号“1”；比较器11的输入端接收到的电压小于阈值电压时，比较器11的输出端输出低电平，相应地，或逻辑电路的信号输出端输出低电平，即数字信号“0”。其中，比较器11可由多种方式实现，本发明不做具体限定。

当或逻辑电路用于实现两个N位数字输入信号进行按位相或运算时，阻变忆阻器阵列10可以形成行数为N，列数为3N的阵列，每一列阻变忆阻器101的正相输入端作为一个输入端口，共有3N个输入端口，其中，或逻辑电路的信号输入端为2N个，或逻辑电路的辅助信号输入端为N个，预先将两个信号输入端和一个辅助信号输入端划分为一组，同一组的两个信号输入端用于接收两个数字输入信号的同一位，本发明实施例中的或逻辑电路用于实现两个数字输入信号按位相或的功能，例如，或逻辑电路的两个数字输入信号分别为Din1和Din2，数字输出信号为Dout，数字输入信号和数字输出信号各位的对应关系可以如表一所示。

表一：

Din1	A1	A2	…	AN
					Din2	B1	B2	…	BN
Dout	A1或B1	A2或B2	…	AN或BN

参照图1，本发明实施例中，可以将每三个输入端口划分为一组中，由此可将各输入端口顺序分为N组，每组中的一个输入端口作为辅助信号输入端，例如，将每组中的第一个输入端口作为辅助信号输入端，在或逻辑电路工作时辅助信号输入端连接高电平，具体可以为数字信号“1”，每组中其余两个输入端口作为信号输入端，用于接收两个数字输入信号的同一位，例如，用于接收数字输入信号Din1的第一位A1和数字输入信号Din2的第一位B1。

本发明实施例所采用的阻变忆阻器101可以具有两种阻态：高阻值阻态和低阻值阻态。阻变忆阻器阵列10中同一行的阻变忆阻器101中有三个处于低阻值阻态的阻变忆阻器，以及，阻变忆阻器阵列10中同一列的阻变忆阻器101中有一个处于低阻值阻态的阻变忆阻器。具体可以是阻变忆阻器阵列10中位置在第n+1行第3n+1、3n+2、3n+3列的阻变忆阻器处于低阻值阻态，其中n从0开始取值，例如，当n=0时，可知位置在第1行第1列、第1行第2列和第1行第3列的三个阻变忆阻器处于低阻值阻态，具体可以参照图2所示的或逻辑电路的阻态设置示意图来对各阻变忆阻器进行阻态设置，其中，阻态处于低阻值阻态的阻变忆阻器用内部空白的矩形框表示，以区分于阻态处于高阻值阻态的阻变忆阻器。

在或逻辑电路工作前，可以根据输入端口的分组，先对阻变忆阻器阵列10中的各阻变忆阻器101进行编程，上述编程即将各阻变忆阻器101设置为低阻值阻态或高阻值阻态，由于本发明的或逻辑电路可以通过编程来将阻变忆阻器101设置为低阻值阻态或高阻值阻态，因此本发明的或逻辑电路可以称为可编程或逻辑电路。

阻变忆阻器101具有阻态记忆功能，当阻变忆阻器101两端施加的电压低于阈值电压时，阻变忆阻器101的阻态保持不变，当阻变忆阻器101两端施加的电压高于阈值电压时，阻变忆阻器101的阻态就可能发生变化。由上可见，阻变忆阻器101的工作电压应小于阈值电压；相应地，阻变忆阻器101的编程电压应大于阈值电压，上述编程电压指的是，对阻变忆阻器101进行编程时在阻变忆阻器101两端施加的电压。

本发明的或逻辑电路的使用模式可以包括：编程模式和工作模式。当或逻辑电路处于编程模式时，在阻变忆阻器101的两端施加的编程电压的大小应超过阻变忆阻器101的阈值电压，由于阻变忆阻器阵列10中包含的阻变忆阻器101的个数可能很多，例如，当或逻辑电路用于实现两个8位数字输入信号按位相或的功能时，阻变忆阻器阵列10具有8个辅助信号输入端、16个信号输入端和8个信号输出端，阻变忆阻器阵列10中可以包含有112个阻变忆阻器101，对阻变忆阻器阵列10中的每个阻变忆阻器101分别编程时效率较低，并且，阻变忆阻器阵列10中大多数阻变忆阻器101都应设置成高阻值阻态，因此可以先对阻变忆阻器阵列10中的所有阻变忆阻器101进行统一编程，即通过统一编程使所有阻变忆阻器101都处于高阻值阻态，然后再对少数的应设置成低阻值阻态的阻变忆阻器101分别单独编程，即通过单独编程使经过统一编程后的部分阻变忆阻器101处于低阻值阻态。

上述对阻变忆阻器101进行统一编程时，可以将或逻辑电路的输入端口作为编程电压的正相输入端，将各阻变忆阻器101的反相输入端作为编程电压的反相输入端，例如，可将图1中左侧的一排预留端口作为编程电压的反相输入端。

上述对阻变忆阻器101进行单独编程时，可以将该阻变忆阻器101所在列的输入端口作为编程电压的正相输入端，将该阻变忆阻器101的反相输入端作为编程电压的反相输入端，也可以将阻变忆阻器阵列10中与该阻变忆阻器101处于同一行的各阻变忆阻器101的反相输入端作为编程电压的反相输入端，例如，可将图1中该阻变忆阻器101所在行的预留端口作为编程电压的反相输入端。

本发明实施例中，阻变忆阻器101可以为单极型阻变忆阻器，也可以为双极型阻变忆阻器，在对阻变忆阻器101进行编程时，编程电压的大小可以根据阻变忆阻器101的单、双极特性来选取。

参照图3a和图3b中单极型阻变忆阻器电导率随电压变化的曲线图，当阻变忆阻器101为单极型阻变忆阻器时，低阻值阻态阈值电压Vset和高阻值阻态阈值电压Vreset均为正电压，在对阻变忆阻器101进行统一编程时，由于要将所有的阻变忆阻器101设置为高阻值阻态，因此第一编程电压V1应满足：Vset>V1>Vreset，这样阻变忆阻器阵列10中所有的阻变忆阻器101均被设置为高阻值阻态；然后针对阻变忆阻器阵列10中应设置为低阻值阻态的各阻变忆阻器101分别进行单独编程时，第二编程电压V2应满足：V2>Vset。

参照图4中双极型阻变忆阻器电导率随电压变化的曲线图，当阻变忆阻器101为双极型阻变忆阻器时，低阻值阻态阈值电压Vset为正电压，高阻值阻态阈值电压Vreset为负电压，在对阻变忆阻器101进行统一编程时，由于要将所有的阻变忆阻器101设置为高阻值阻态，因此可将编程电压的正相输入端接地，而编程电压的反相输入端接第三编程电压V3，V3应满足：V3>|Vreset|，这样阻变忆阻器阵列10中所有的阻变忆阻器101均被设置为高阻值阻态；然后针对阻变忆阻器阵列10中应设置为低阻值阻态的各阻变忆阻器101分别进行单独编程时，可将编程电压的反相输入端接地，而编程电压的正相输入端接第四编程电压V4，且V4>Vset。

或逻辑电路可以根据需要选择相应的功能，除了用于实现两个数字输入信号的按位相或，还可以用于实现更多个数字输入信号的按位相或，由于具体实现方式相似，本发明实施例中不再赘述。

阻变忆阻器101存在高阻值和低阻值两种阻态，当两种阻态下的阻值相差较大时，可以看做阻变忆阻器101具有开、关两种状态，当两个处于不同阻态的阻变忆阻器101两端施加相同大小的电压时，处于低阻值阻态的阻变忆阻器中有很大的电流，处于高阻值阻态的阻变忆阻器中几乎没有电流，因此阻变忆阻器101具有选择导通的特性；阻变忆阻器101还有一个重要的特性，阻变忆阻器101处于低阻值阻态时具有很好的阻值一致性，即处于低阻值阻态的两个阻变忆阻器的阻值近似相等，例如，用Ron1代表一个低阻值阻态阻变忆阻器101的阻值，用Ron2代表另一个低阻值阻态阻变忆阻器101的阻值，则Ron1≈Ron2。本发明实施例中，利用了阻变忆阻器101的上述两种特性，再结合比较器11实现了两个数字输入信号的按位相或。

为了描述方便，本发明实施例中将比较器的输入端接收到的电压称为输入电压，用Vin来表示，比较器的阈值电压用Vref来表示，若Vin>Vref，则比较器的输出端输出高电平，即数字信号“1”，若Vin<Vref，则比较器的输出端输出低电平，即数字信号“0”，这里的Vref可以设置为工作电压VDD的1/2。

下面结合图2对本发明或逻辑电路的工作原理进行分析：或逻辑电路处于工作状态时，阻变忆阻器阵列中每一行只有三个阻变忆阻器处于低阻值阻态（即开态），例如，图2中阻变忆阻器阵列的第一行只有阻变忆阻器201、阻变忆阻器202和阻变忆阻器203处于低阻值阻态，其余阻变忆阻器处于高阻值阻态（即关态），所以只有这三个处于低阻值阻态的阻变忆阻器所连接的输入端口上的信号对该行连接的比较器的输入电压Vin有贡献。在阻变忆阻器阵列的第一行中，阻变忆阻器201连接辅助信号输入端，在或逻辑电路工作时，辅助信号输入端连接数字信号“1”，即高电平VH，阻变忆阻器202和阻变忆阻器203连接信号输入端，信号输入端用于接收需要进行或运算的两个数字输入信号的同一位。为描述方便，将阻变忆阻器201、阻变忆阻器202和阻变忆阻器203及其阻值分别用Ron1、Ron2和Ron3表示，假设该或逻辑电路的工作电压为VDD，即高电平VH=VDD，比较器的输入电压用Vin表示。当信号输入端接收到的两位数字输入信号A1和B1均为“0”，即低电平VL时，相当于Ron2与Ron3并联后与Ron1串联，Vin为Ron2//Ron3与Ron1分压值，其中，符号“Ron2//Ron3”表示Ron2与Ron3并联后的阻值，由Ron1≈Ron2≈Ron3，得到Ron2//Ron3≈1/2Ron1，Vin≈1/3VDD<Vref=1/2VDD，所以比较器出低电平，即数字信号“0”；当信号输入端接收到的两位输入信号A1和B1均为“1”，即高电平VH时，相当于三个阻变忆阻器Ron1、Ron2和Ron3并联，Vin≈VH>Vref=1/2VDD，比较器输出高电平，即数字信号“1”；当信号输入端接收到的两位数字输入信号A1和B1中有一个为“1”，即高电平VH，另一个为“0”，即低电平VL时，例如，Ron3上的信号B1为高电平，Ron2上的信号A1为低电平，相当于Ron3与Ron1并联后与Ron2串联，Vin为Ron1//Ron3与Ron2分压值，由Ron1≈Ron2≈Ron3，得到Ron1//Ron3≈1/2Ron1，Vin≈2/3VDD>Vref=1/2VDD，所以比较器输出高电平，即数字信号“1”。由上可知，当A1和B1中至少有一个为高电平时，相应的信号输出端输出高电平，从而实现或逻辑电路对两输入信号按位相或的功能。或逻辑电路中其余各行的工作原理与第一行的工作原理相同，本发明实施例中，对此不再进行分析。

此外，上述阻变忆阻器可以为RRAM、PRAM、FRAM和MRAM中的任意一种。

本发明实施例所提供的或逻辑电路，在其电路构成中未完全采用传统的MOS管存储器件，而是采用了阻变忆阻器这种具有两端结构的新型存储器件，由于阻变忆阻器具有可缩小性好、存储密度高、功耗低、读写速度快、反复操作耐受力强、数据保持时间长等特点，因此在有效节省或逻辑电路所占面积的同时，实现了或逻辑电路可编程的性能。

本发明实施例还提供了一种芯片，包括：顶电极金属条、底电极金属条和或逻辑电路。或逻辑电路包括：阻变忆阻器阵列和比较器，其中，阻变忆阻器阵列中同一列阻变忆阻器的正相输入端通过顶电极金属条相连接，以使同一列阻变忆阻器的正相输入端作为或逻辑电路的信号输入端或辅助信号输入端，辅助信号输入端工作时连接到高电平，阻变忆阻器阵列中同一行阻变忆阻器的反相输入端通过底电极金属条与一个比较器的输入端相连接，以使比较器的输出端作为或逻辑电路的信号输出端。

其中，比较器的输入端接收到的电压大于阈值电压时，比较器的输出端输出高电平，比较器的输入端接收到的电压小于阈值电压时，比较器的输出端输出低电平。

优选地，两个信号输入端和一个辅助信号输入端作为一组，以使同一组的两个信号输入端用于接收两个数字输入信号的同一位。

优选地，所述阻变忆阻器的阻态包括：高阻值阻态和低阻值阻态；所述阻变忆阻器阵列中同一行的阻变忆阻器中有三个处于低阻值阻态的阻变忆阻器；以及，所述阻变忆阻器阵列中同一列的阻变忆阻器中有一个处于低阻值阻态的阻变忆阻器。

优选地，所述阻变忆阻器包括：单极型阻变忆阻器或双极型阻变忆阻器；以及，所述阻变忆阻器包括：RRAM或PRAM或FRAM或MRAM。

本发明实施例中，为了尽量减小芯片的尺寸，顶电极金属条和底电极金属条可以垂直交叉排列，在每一个交叉点处形成一个阻变忆阻器，例如，阻变忆阻器为采用在顶电极金属条和底电极金属条交叉点处填充阻变介质的方式形成。

此外，顶电极金属条与底电极金属条可以分别设置于芯片中不同的金属层，例如，相邻的两层金属层。

本发明实施例中，由于阻变忆阻器与互补金属氧化物半导体（CMOS，Complementary Metal Oxide Semiconductor）工艺兼容，因此芯片的制作工艺简单。

本发明实施例所提供的芯片，包括了顶电极金属条、底电极金属条和或逻辑电路，在其电路构成中未完全采用传统的MOS管存储器件，而是部分采用了阻变忆阻器这种具有两端结构的新型存储器件，由于阻变忆阻器具有可缩小性好、存储密度高、功耗低、读写速度快、反复操作耐受力强、数据保持时间长等特点，因此在有效节省或逻辑电路所占面积的同时，实现了或逻辑电路可编程的性能，相应的缩小了芯片的尺寸，以及提高了芯片的性能。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明实施例。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明实施例的精神或范围的情况下，在其他实施例中实现。因此，本发明实施例将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

以上所述仅为本发明实施例的较佳实施例而已，并不用以限制本发明实施例，凡在本发明实施例的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。

Claims (6)

1.一种或逻辑电路，其特征在于，包括：阻变忆阻器阵列和比较器；

所述阻变忆阻器阵列中同一列阻变忆阻器的正相输入端相连接，以使所述同一列阻变忆阻器的正相输入端作为所述或逻辑电路的信号输入端或辅助信号输入端，所述辅助信号输入端工作时连接到高电平；

所述阻变忆阻器阵列中同一行阻变忆阻器的反相输入端与一个所述比较器的输入端相连接，以使所述比较器的输出端作为所述或逻辑电路的信号输出端；

所述比较器的输入端接收到的电压大于阈值电压时，所述比较器的输出端输出高电平，所述比较器的输入端接收到的电压小于阈值电压时，所述比较器的输出端输出低电平；

所述阻变忆阻器阵列中同一行的阻变忆阻器中有三个处于低阻值阻态的阻变忆阻器；以及，所述阻变忆阻器阵列中同一列的阻变忆阻器中有一个处于低阻值阻态的阻变忆阻器，所述同一行中的三个处于低阻值阻态的阻变忆阻器作为一组；

同一组中的其中一个阻变忆阻器连接辅助信号输入端，另外两个所述阻变忆阻器用于接收两个数字输入信号的同一位。

2.如权利要求1所述的或逻辑电路，其特征在于，所述阻变忆阻器包括：单极型阻变忆阻器或双极型阻变忆阻器。

3.如权利要求1所述的或逻辑电路，其特征在于，所述阻变忆阻器包括：阻变存储器RRAM或相变存储器PRAM或铁电存储器FRAM或磁存储器MRAM。

4.一种芯片，其特征在于，包括：顶电极金属条、底电极金属条和或逻辑电路；

所述或逻辑电路包括：阻变忆阻器阵列和比较器；

所述阻变忆阻器阵列中同一列阻变忆阻器的正相输入端通过所述顶电极金属条相连接，以使所述同一列阻变忆阻器的正相输入端作为所述或逻辑电路的信号输入端或辅助信号输入端，所述辅助信号输入端工作时连接到高电平；

所述阻变忆阻器阵列中同一行阻变忆阻器的反相输入端通过所述底电极金属条与一个所述比较器的输入端相连接，以使所述比较器的输出端作为所述或逻辑电路的信号输出端；

所述比较器的输入端接收到的电压大于阈值电压时，所述比较器的输出端输出高电平，所述比较器的输入端接收到的电压小于阈值电压时，所述比较器的输出端输出低电平；

所述阻变忆阻器阵列中同一行的阻变忆阻器中有三个处于低阻值阻态的阻变忆阻器；以及，所述阻变忆阻器阵列中同一列的阻变忆阻器中有一个处于低阻值阻态的阻变忆阻器，所述同一行中的三个处于低阻值阻态的阻变忆阻器作为一组；

同一组中的其中一个阻变忆阻器连接辅助信号输入端，另外两个所述阻变忆阻器用于接收两个数字输入信号的同一位。

5.如权利要求4所述的芯片，其特征在于，所述阻变忆阻器包括：单极型阻变忆阻器或双极型阻变忆阻器。

6.如权利要求4所述的芯片，其特征在于，所述阻变忆阻器包括：阻变存储器RRAM或相变存储器PRAM或铁电存储器FRAM或磁存储器MRAM。