CN205384877U - 一种基于忆阻的非易失性d触发器电路 - Google Patents

Abstract

本实用新型公开了一种基于忆阻器的非易失D触发器电路；包括忆阻器ME、定值电阻R、第一MOS管、第二MOS管、第三MOS管、第一反相器N1、第二反相器N2和第三反相器N3以及将忆阻器与定值电阻串联构成的分压电路模块。主要是利用了忆阻的非易失和阻值随流经本身的电荷大小改变的特性，实现了触发器的锁存以及触发功能。本实用新型所构建D触发器不仅具有传统触发器的功能，而且具备响应速度快以及非易失性的特点，适合于要求响应速度快和电源不稳定的领域，同时本实用新型将为研制基于忆阻的非易失D触发器电路提供实验参考。

Description

一种基于忆阻的非易失性D触发器电路

技术领域

本实用新型属于数字电路领域，更具体地，涉及一种基于忆阻的非易失性D触发器电路。

背景技术

忆阻器是除电阻、电容、电感之外的第四种基本电路元件。忆阻器的概念最先由加州大学伯克利分校的蔡少堂(Leon.O.Chua)教授于1971年提出。众所周知，电阻R(Resistor)表示电路中电压与电流之间的关系，电容C(Capacitor)表示电荷量和电压之间的关系，电感L(Inductor)表示磁通量与电流之间的关系。根据对称性理论，蔡少堂认为理论上存在一种元件，表示磁通量与电荷量之间的关系。由于这种元件具备和电阻同样的单位(欧姆)，同时具备非易失性，只有在电流流过的情况下，忆阻值才会改变，因此蔡少堂才将这种元件命名为忆阻器(Memristor)。

2008年，惠普实验室基于Pt-TiO₂-Pt材料首次制造出了实物忆阻器。自从忆阻器实物问世以来，忆阻器已经成为一个全新的研究热点，在存储、人工神经网络以及逻辑计算等领域中得到越来越多的研究和应用。

触发器是一种应用在数字电路上且具有记忆功能的时序逻辑基本组件，因此是构成时序逻辑电路以及各种复杂数字系统的最基本逻辑单元。D触发器的特性为：当控制信号CP＝0时，输出信号保持；当控制信号CP＝1时，输出信号与输入相同。这种特性可以构造锁存器以及构成其他类型的触发器，所以D触发器是数字系统的时序电路的重要基础。

在现有技术中，由D触发器构成的时序电路中通常只能在能够提供稳定电源场合下工作，如果在一些需要断电时保持其中间工作状态的场合，则需要外加存储单元实现非易失性。

忆阻器具有非易失性，即使断电也不会丢失数据，因此在信号保持方面具有极大优势。将忆阻器的存储能力和数据处理能力结合起来，用在D触发器的信号保持中，可以极大的提高速度并降低功耗，同时忆阻器为纳米级的器件也有效地减少了器件的体积。

在中国实用新型专利说明书CN103051307A中公开了一种基于忆阻器的非挥发D触发器，虽然该电路充分利用忆阻的非易失与阻变特性，实现D触发器的功能，但是也存在明显缺陷：要求两个反相串联的忆阻器的初始状态分别处于高阻和低阻状态，否则输出端的反相器的可能不能正确的识别初始状态；忆阻器的阻值发生变化需要时间，使得传输延迟时间(时钟脉冲CP上升沿至输出端新状态稳定建立起来的时间定义为传输延迟时间)变长。

实用新型内容

针对现有技术缺陷或者技术需求，本实用新型提供了一种基于忆阻器的非易失性D触发器电路，其目的在于既可利用忆阻器的阻变特性来实现触发功能，又利用忆阻器的非易失性实现锁存功能，同时通过改进电路结构提高电路的响应速度。

本实用新型提供了一种基于忆阻的非易失性D触发器，包括忆阻器ME、定值电阻R、第一MOS管、第二MOS管、第三MOS管、第一反相器N1、第二反相器N2和第三反相器N3；所述第一MOS管的控制端作为时钟信号输入端CP，所述第一MOS管的一端接第一反相器N1的输入端以及第二反相器N2的输入端，所述第一MOS管的另一端作为触发器的信号输入端D；所述第一MOS管的控制端用于控制所述第一MOS管的一端与另一端的导通；所述第二MOS管的控制端作为时钟信号输入端CP，所述第二MOS管的一端接第一反相器N1的输出端，所述第二MOS管的的另一端与所述第三MOS管的一端以及忆阻器ME的第一端相连；所述第二MOS管的控制端用于控制所述第二MOS管的一端与另一端的导通；所述第三MOS管的控制端作为时钟信号输入端CP，所述第三MOS管的另一端与读电压V_r相连；所述第三MOS管的控制端用于控制所述第三MOS管的一端与另一端的导通；所述第二反相器N2的输入端还连接忆阻器ME2的第二端以及定值电阻R的一端，所述第二反相器N2的作为触发器的反相输出端所述定值电阻R的另一端接地；所述第三反相器N3的输入端连接第二反相器N2的输出端，所述第三反相器N3的输出端作为触发器的正相输出端V_out。

更进一步地，所述第一MOS管和所述第二MOS管均为NMOS管时，所述第三MOS管为PMOS管；所述第一NMOS管M1的栅极作为时钟信号输入端CP，所述第一NMOS管M1的漏极接第一反相器N1的输入端以及第二反相器N2的输入端，所述第一NMOS管M1的源极作为触发器的信号输入端D；所述第二NMOS管M2的栅极作为时钟信号输入端CP，所述第二NMOS管M2的漏极接第一反相器N1的输出端，所述第二NMOS管M2的源极与所述PMOS管P1的漏极以及忆阻器ME的第一端相连；所述PMOS管P1的栅极作为时钟信号输入端CP，所述PMOS管P1的漏极接第二NMOS管M2的源极以及忆阻器ME的第一端，所述PMOS管P1的源极与PMOS管P1与读电压V_r相连。

更进一步地，当时钟信号CP为高电平时，控制所述第一NMOS管M1和所述第二NMOS管M2导通，使得触发器输入端信号与第二反相器N2的输入端相连以及第一反相器N1的输出端与忆阻器ME第一端相连，对所述忆阻器进行写操作。

更进一步地，当时钟信号CP为低电平时，控制所述第一NMOS管M1和所述第二NMOS管M2截止，而PMOS管P1导通，使得读电压V_r与忆阻器ME第一端相连，对所述忆阻器进行读操作。

更进一步地，忆阻器与定值电阻构成的分压电路将存储的阻值状态信息转化成电平信号输出。

更进一步地，读电压V_r小于阈值电压V_th。

总体而言，通过本实用新型所构思的以上技术方案与现有技术相比，能够取得下列在非易失性存储的有益效果：

(1)与传统触发器相比，本实用新型提供的基于忆阻器的非易失性D触发器电路使用的MOS管器件较少，结构得到了简化，减小了电路面积，可以提高系统的集成度。

(2)忆阻器的阻值在断电情况下不会改变，能够在断电情况下保存信息，所以功耗将大大减少。

(3)与现有技术相比对于信号的处理速度大大提高。具体地：现有技术(实用新型名称为一种基于忆阻器的非挥发D触发器，公开号为CN201210574495.X)也提出了基于忆阻器的D触发器，但是两者电路实现不同；同时相比于该技术，本实用新型在处理速度上有很大提高：在触发阶段，现有技术中输入端是通过忆阻器与输出端相连，这导致输入信号必须先改变忆阻器的状态，然后才能使得输出与输入保持一致，而改变忆阻器的状态需要消耗一定时间，这就造成了在信号处理上的时间延迟；但是本实用新型在触发阶段，输入端通过NMOS管M1(在触发阶段为导通状态)与导线直接与输出端相连，这就大大减小时间延迟，提供信号处理速度。

附图说明

图1是忆阻器电路符号；

图2是忆阻器时所表现出的电流—电压曲线图；

图3是本实用新型实施例提供的基于忆阻的非易失性D触发器的具体电路图；

图4是本实用新型实施例提供的基于忆阻的非易失性D触发器的仿真波形图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。此外，下面所描述的本实用新型各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。

图2是单个忆阻器所表现出来的电流-电压特性曲线图，从图中可以看出，当正向电压值大于阈值V_th(阈值电压V_th的大小与构成忆阻器的材料有关系，通常是根据电路设计要求选择合适阈值电压的忆阻器，例如，可以为4.5V)时，忆阻器会变成低阻态；当负电压大于阈值-V_th时，忆阻器会变成高阻态；本实用新型就是利用上面所述的忆阻器阻变特性，对忆阻器单元的电压范围加以控制，由此达到控制忆阻器状态，实现触发器的触发功能；同时从图可得当忆阻器两端的电压在-V_th和V_th之间时，忆阻器的阻值不会发生改变，利用这种阈值特性与分压电路，本设计将忆阻器的阻值状态转化成电平信号进行输出。

图3是本实用新型基于忆阻的非易失性D触发器的电路结构示意图。如图3所示，该触发器包括忆阻器ME、定值电阻R、第一NMOS管M1、第二NMOS管M2、第一反相器N1、第二反相器N2、第三反相器N3以及PMOS管P1。其中上述M1和M2的栅极作为时钟信号输入端CP，M1源极作为触发器的输入端，M1漏极接第一反相器N1与第二反相器N2的输入端，M2源极接第一反相器N1的输出端，M2漏极接忆阻ME的第一端，PMOS管P1源极接读电压V_r，P1漏极接忆阻ME的第一端，而忆阻ME第二端接定值电阻R的第一端，定值电阻R第二端与地相连，第二反相器N2与第三反相器N3串联，同时第二反相器N2的输出端作为触发器反相输出端而第三反相器N3的输出端作为触发器输出端V_out。

在本实用新型实施例中，NMOS管可以与PMOS管互换，当M1、M2为PMOS管且P1为NMOS管时，CP为低电平时电路处于触发状态(输出电压随输入变化)，而CP为高电平是电路处于保持状态(输出电压不随输入变化，保持上一次的状态输出)。

下面参照图4所示的仿真波形图具体来解释本实用新型的触发器的工作原理。

当触发信号CP为高电平，输入信号D为高电平时，NMOS管M1与M2导通，PMOS管P1截止，输入信号D直接通过导线输出至第二反相器N2的输入端，经过第二反相器N2以及第三反相器N3，输出端输出电压V_out输出高电平，因为本实用新型是通过直接将信号输出至输出端，而不是像现有技术通过先改变忆阻状态再输出信号，这样使得传输延迟时间相对于现有方案大大减小；同时忆阻器的正端与输入信号相连接高电平，而忆阻器的负端接输入信号经过反相器的低电平，使得忆阻器的阻值迅速减小至低阻值R_on；

当触发信号CP为高电平，输入信号D为低电平时，NMOS管M1与M2导通，PMOS管P1截止，输入信号D直接通过导线输出至第二反相器N2的输入端，经过第二反相器N2以及第三反相器N3，输出端输出电压V_out输出低电平；同时忆阻器的正端与输入信号相接低电平，而忆阻器的负端接输入信号经过反相器的高电平，使得忆阻器的阻值迅速增大至高阻值R_off。

当触发信号CP为低电平时，无论输入信号D电压为高电平还是低电平，NMOS管M1与M2截止，PMOS管P1导通，读电压V_r在忆阻ME与定值电阻串联的中间点产生分压，分压点的电压为

设置阻值R使得R_on<<R<<R_off，这时当忆阻阻值M＝R_on时，输出电压为V≈V_r，而当忆阻阻值M＝R_off时，输出电压为V≈0。由上面触发信号CP为高电平情况的分析可知，当D为高电平时忆阻器的阻值已经变成低阻值R_on，所以此时输出端仍然输出高电平；而当D为低电平时，忆阻器的阻值变成高阻值R_off，所以此时输出端仍然输出低电平。综上所述，CP为低电平时实现了触发器锁存功能。

在本实用新型实施例中，为了防止保持状态改变忆阻器的阻值，所以V_r<V_th。

本实用新型所提供的一种基于忆阻的非易失性D触发器电路，所提供的电路性能稳定，仿真测试效果良好。根据所提供的电路，可以进行实际样品的制作。

本领域的技术人员容易理解，以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (6)

1.一种基于忆阻的非易失性D触发器，其特征在于，包括忆阻器ME、定值电阻R、第一MOS管、第二MOS管、第三MOS管、第一反相器N1、第二反相器N2和第三反相器N3；

所述第一MOS管的控制端作为时钟信号输入端CP，所述第一MOS管的一端接第一反相器N1的输入端以及第二反相器N2的输入端，所述第一MOS管的另一端作为触发器的信号输入端D；所述第一MOS管的控制端用于控制所述第一MOS管的一端与另一端的导通；

所述第二MOS管的控制端作为时钟信号输入端CP，所述第二MOS管的一端接第一反相器N1的输出端，所述第二MOS管的另一端与所述第三MOS管的一端以及忆阻器ME的第一端相连；所述第二MOS管的控制端用于控制所述第二MOS管的一端与另一端的导通；

所述第三MOS管的控制端作为时钟信号输入端CP，所述第三MOS管的另一端与读电压V_r相连；所述第三MOS管的控制端用于控制所述第三MOS管的一端与另一端的导通；

所述第二反相器N2的输入端还连接忆阻器ME2的第二端以及定值电阻R的一端，所述第二反相器N2的作为触发器的反相输出端所述定值电阻R的另一端接地；

所述第三反相器N3的输入端连接第二反相器N2的输出端，所述第三反相器N3的输出端作为触发器的正相输出端V_out。

2.如权利要求1所述的非易失性D触发器，其特征在于，所述第一MOS管和所述第二MOS管均为NMOS管时，所述第三MOS管为PMOS管；

所述第一NMOS管M1的栅极作为时钟信号输入端CP，所述第一NMOS管M1的漏极接第一反相器N1的输入端以及第二反相器N2的输入端，所述第一NMOS管M1的源极作为触发器的信号输入端；

所述第二NMOS管M2的栅极作为时钟信号输入端CP，所述第二NMOS管M2的漏极接第一反相器N1的输出端，所述第二NMOS管M2的源极与所述PMOS管P1的漏极以及忆阻器ME的第一端相连；

所述PMOS管P1的栅极作为时钟信号输入端CP，所述PMOS管P1的漏极接第二NMOS管M2的源极以及忆阻器ME的第一端，所述PMOS管P1的源极与PMOS管P1与读电压V_r相连。

3.如权利要求2所述的非易失性D触发器，其特征在于，当时钟信号CP为高电平时，控制所述第一NMOS管M1和所述第二NMOS管M2导通，使得触发器输入端信号与第二反相器N2的输入端相连以及第一反相器N1的输出端与忆阻器ME第一端相连，对所述忆阻器进行写操作。

4.如权利要求2所述的非易失性D触发器，其特征在于，当时钟信号CP为低电平时，控制所述第一NMOS管M1和所述第二NMOS管M2截止，而PMOS管P1导通，使得读电压与忆阻器ME第一端相连，对所述忆阻器进行读操作。

5.如权利要求2所述的非易失性D触发器，其特征在于，忆阻器与定值电阻构成的分压电路将存储的阻值状态信息转化成电平信号输出。

6.如权利要求2-5任一项所述的非易失性D触发器，其特征在于，读电压V_r小于阈值电压V_th。