JP2017524274A - ラッチ及びｄフリップ・フロップ - Google Patents

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Abstract

本発明の実施例は、ラッチ及びＤフリップ・フロップを提供する。ラッチは、スイッチ、抵抗型ランダム・アクセス・メモリ、ブリーダ回路及び電圧コンバータを含む。スイッチがオン状態であるとき、電圧コンバータは、ラッチの入力信号に従ってラッチの出力信号を出力するよう構成され、ここで、出力信号は入力信号と一致したままである。スイッチがオン状態からオフ状態に変わるとき、抵抗型ランダム・アクセス・メモリは、スイッチがオフ状態にあるときのラッチの出力信号が、スイッチがオン状態にあるときのラッチの出力信号と一致したままになることを可能にするため、ブリーダ回路と一緒に動作し、これにより、不揮発性ラッチ機能を実現する。より少ないコンポーネントが本発明の実施例におけるラッチにおいて使用されるため、回路構造はシンプルであり、回路面積が減少し、既存の論理回路のインテグリティを向上させることができる。

Description

本発明の実施例は、デジタル回路技術と、特にラッチ及びＤフリップ・フロップとに関する。
ラッチ（Ｌａｔｃｈ）は、パルスレベルに反応する記憶ユニット回路であり、特定の入力パルスレベルのアクションの下で状態を変更可能である。ラッチ処理は、レベル状態を維持するため信号を一時的に記憶することを言う。ラッチの最も重要な機能はバッファリングである。典型的なラッチ論理回路は、Ｄフリップ・フロップ回路である。Ｄフリップ・フロップは、一般にマスタ・スレーブ構造を有する。フリップ・フロップの機能は、２つのラッチ（Ｌａｔｃｈ）をカスケード化し、それから反対のクロック信号をこれら２つのラッチに印加することによって実現される。
既存のラッチは、相補型金属酸化膜半導体（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、略してＣＭＯＳ）技術を利用することによって大部分は実現される。しかしながら、ＣＭＯＳ回路を利用することによって実現されるラッチは構造が複雑である。さらに、ＣＭＯＳ技術を利用することによって実現される回路は揮発性であり、従って、回路が電源オフされた後、回路の電源オフ前の動作状態は記憶できない。ラッチ及びＤフリップ・フロップがより広く適用されるに従って、デバイスが電源オフされた後、ラッチがデバイスの電源オフ前の動作状態を依然として維持することができることが緊急である。従って、不揮発性のラッチ及びＤフリップ・フロップに対する需要は徐々に増大している。
本発明の実施例は、電源オフのケースにおいて、回路の電源オフ前の動作状態が依然として維持できるように、ラッチ及びＤフリップ・フロップを提供する。
本発明の第１の態様は、スイッチ、抵抗型ランダム・アクセス・メモリ、ブリーダ回路及び電圧コンバータを有するラッチであって、
前記スイッチの第１のエンドは制御信号を入力するよう構成され、前記制御信号は、オン状態又はオフ状態になるよう前記スイッチを制御するのに利用され、
前記スイッチの第２のエンドは前記ラッチの入力エンドであり、
前記スイッチの第３のエンドは、前記抵抗型ランダム・アクセス・メモリの正極、前記ブリーダ回路の第１のエンド及び前記電圧コンバータの入力エンドに接続され、
前記抵抗型ランダム・アクセス・メモリの負極は制御電源に接続され、
前記ブリーダ回路の第２のエンドは接地され、
前記電圧コンバータの出力エンドは前記ラッチの出力エンドであり、
前記スイッチが前記オン状態にあるとき、前記電圧コンバータは、前記ラッチの入力信号に従って前記ラッチの出力信号を出力するよう構成され、前記ラッチの出力信号は前記ラッチの入力信号に一致したままであり、
前記スイッチが前記オン状態から前記オフ状態に変化するとき、前記抵抗型ランダム・アクセス・メモリは、前記スイッチが前記オフ状態にあるときの前記ラッチの出力信号が前記スイッチが前記オン状態にあるときの前記ラッチの出力信号に一致したままになることを可能にするため、前記ブリーダ回路と一緒に動作するよう構成されるラッチを提供する。
本発明の第１の態様によると、本発明の第１の態様の第１の可能な実現方式では、前記スイッチが前記オン状態にあるとき、前記抵抗型ランダム・アクセス・メモリは、前記制御電源の電圧と前記ラッチの入力信号の電圧との間の差分に従って抵抗状態を提示するよう構成され、
前記スイッチが前記オン状態から前記オフ状態に変化するとき、前記抵抗型ランダム・アクセス・メモリは更に、前記スイッチが前記オフ状態にあるときの前記ラッチの出力信号が前記スイッチが前記オン状態にあるときの前記ラッチの出力信号に一致したままになるように、前記ブリーダ回路の電圧が所定の条件を充足することを可能にするため前記抵抗状態を維持するよう構成される。
本発明の第１の態様の第１の可能な実現方式を参照して、本発明の第１の態様の第２の可能な実現方式では、前記抵抗型ランダム・アクセス・メモリが前記抵抗状態を維持するとき、前記ブリーダ回路の電圧は（Ｒ／（Ｒｍ＋Ｒ））＊Ｖｍであり、Ｒは前記ブリーダ回路の抵抗値であり、Ｒｍは前記第１の抵抗状態における前記抵抗型ランダム・アクセス・メモリの抵抗値であり、Ｖｍは前記制御電源の電圧であり、前記第１の抵抗状態は高抵抗状態又は低抵抗状態である。
本発明の第１の態様の第２の可能な実現方式を参照して、本発明の第１の態様の第３の可能な実現方式では、前記電圧コンバータは、前記ブリーダ回路の電圧が電圧変換閾値以上である場合、前記ブリーダ回路の電圧を高レベルに変換し、又は、前記ブリーダ回路の電圧が前記電圧変換閾値未満である場合、前記ブリーダ回路の電圧を低レベルに変換するよう構成され、
前記電圧変換閾値は、以下の条件、（Ｒ／（Ｒ＋Ｒｍｈ））Ｖｍ≦Ｖｔｈ≦（Ｒ／（Ｒ＋Ｒｍｌ））Ｖｍを充足し、Ｖｔｈは前記電圧変換閾値であり、Ｒｍｌは前記低抵抗状態における前記抵抗型ランダム・アクセス・メモリの抵抗値であり、Ｒｍｈは前記高抵抗状態における前記抵抗型ランダム・アクセス・メモリの抵抗値である。
本発明の第１の態様及び第１の態様の第１から第３までの可能な実現方式を参照して、本発明の第１の態様の第４の可能な実現方式では、前記スイッチは電界効果トランジスタを有し、前記電界効果トランジスタのゲートは前記制御信号を入力するよう構成され、前記電界効果トランジスタのドレインは前記ラッチの入力エンドであり、前記電界効果トランジスタのソースは前記抵抗型ランダム・アクセス・メモリの正極、前記ブリーダ回路の第１のエンド及び前記電圧コンバータの入力エンドに接続される。
本発明の第１の態様の第４の可能な実現方式を参照して、本発明の第１の態様の第５の可能な実現方式では、前記電界効果トランジスタは、Ｐ型電界効果トランジスタ又はＮ型電界効果トランジスタである。
本発明の第１の態様及び第１の態様の第１から第５までの可能な実現方式を参照して、本発明の第１の態様の第６の可能な実現方式では、前記ブリーダ回路はブリーダレジスタである。
本発明の第２の態様は、請求項１乃至７何れか一項記載の少なくとも２つのラッチを有するＤフリップ・フロップであって、
前記少なくとも２つのラッチは、第１のラッチと第２のラッチとを有し、
前記第１のラッチの出力エンドは、前記第２のラッチの入力エンドであり、
前記第１のラッチのスイッチの第１のエンドと前記第２のラッチのスイッチの第１のエンドとは、制御信号を入力するよう構成され、前記第１のラッチのスイッチと前記第２のラッチのスイッチとは、前記制御信号の制御の下で同時にオン状態にならず、
前記第１のラッチのスイッチの第２のエンドは前記Ｄフリップ・フロップの入力エンドであり、
前記第２のラッチの電圧コンバータの出力エンドは、前記Ｄフリップ・フロップの出力エンドであるＤフリップ・フロップを提供する。
本発明の第２の態様を参照して、本発明の第２の態様の第１の可能な実現方式では、前記第１のラッチのスイッチがＰ型電界効果トランジスタであるとき、前記第２のラッチのスイッチはＮ型電界効果トランジスタであるか、又は、
前記第１のラッチのスイッチがＮ型電界効果トランジスタであるとき、前記第２のラッチのスイッチはＰ型電界効果トランジスタである。
実施例はラッチ及びＤフリップ・フロップを提供する。ラッチは、スイッチ、抵抗型ランダム・アクセス・メモリ、ブリーダ回路及び電圧コンバータを含む。スイッチがオンであるとき、電圧コンバータは、ラッチの入力信号に従ってラッチの出力信号を出力してもよく、ここで、出力信号は入力信号と一致したままである。スイッチがオン状態からオフ状態に変わるとき、抵抗型ランダム・アクセス・メモリは、スイッチがオフ状態にあるときのラッチの出力信号が、スイッチがオン状態にあるときのラッチの出力信号と一致したままになることを可能にするため、ブリーダ回路と一緒に動作する。従って、電源オフの場合、回路の電源オフ前の動作状態が依然として維持可能であり、これにより、不揮発性ラッチ機能を実現する。さらに、本発明の実施例において提供されるラッチによると、不揮発性が実現され、より少ないコンポーネントがラッチにおいて使用されるため、回路構造はシンプルであり、回路面積が減少し、ラッチは既存のＣＭＯＳ技術と互換的であり、既存の論理回路のインテグリティを向上させることができる。
本発明の実施例又は従来技術における技術的解決策をより明確に説明するため、以下は、実施例又は従来技術を説明するのに必要な添付図面を簡単に紹介する。
図１は、抵抗型ランダム・アクセス・メモリのボルト・アンペア特性曲線の概略図である。 図２は、本発明の実施例によるラッチの回路構造の概略図である。 図３は、図２に示されるラッチのシーケンス図である。 図４は、本発明の実施例による他のラッチの回路構造の概略図である。 図５は、本発明の実施例による更なる他のラッチの回路構造の概略図である。 図６は、本発明の実施例によるＤフリップ・フロップの回路構造の概略図である。 図７は、図６に示されるＤフリップ・フロップのシーケンス図である。 図８は、本発明の実施例による他のＤフリップ・フロップの回路構造の概略図である。 図９は、本発明の実施例による更なる他のＤフリップ・フロップの回路構造の概略図である。
本発明の実施例の課題、技術的解決策及び効果をより明確にするため、以下は、本発明の実施例における添付図面を参照して、本発明の実施例の技術的解決策を明確且つ完全に説明する。明らかに、説明される実施例は、本発明の実施例の全てでなく一部である。
本発明の実施例における技術的解決策が紹介される前に、抵抗型ランダム・アクセス・メモリがまず紹介される。抵抗型ランダム・アクセス・メモリ（Ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍｏｒｙ、略してＲＲＡＭ）はメモリであり、ここで、抵抗型ランダム・アクセス・メモリの物質の抵抗は、電流フローチャネルを開閉するため、抵抗型ランダム・アクセス・メモリに印加される異なる電圧に従って、高抵抗状態と低抵抗状態との間で相応に変化し、各種情報は当該性質を利用することによって記憶される。図１は、抵抗型ランダム・アクセス・メモリのボルト・アンペア特性曲線の概略図である。図１から、抵抗型ランダム・アクセス・メモリの２つのエンドに印加される順電圧が第１の抵抗変更閾値Ｖ１以上であるとき、抵抗型ランダム・アクセス・メモリは、高抵抗状態から低抵抗状態に変化し、抵抗型ランダム・アクセス・メモリの２つのエンドに印加される負電圧が第２の抵抗変更閾値Ｖ２以下であるとき、抵抗型ランダム・アクセス・メモリは、低抵抗状態から高抵抗状態に変化することが理解できる。第１の抵抗変更閾値Ｖ１の値は０Ｖより大きく、制御電源により提供される電圧Ｖｍ以下であり、第２の抵抗変更閾値Ｖ２の値は−Ｖｍ以上であり、０Ｖ未満であり、−Ｖｍ及びＶｍは電圧絶対値が等しいが、電圧極性が反対である。
抵抗型ランダム・アクセス・メモリの上記特性に基づき、本発明の実施例では、抵抗型ランダム・アクセス・メモリの２つのエンドにおける電圧は、抵抗型ランダム・アクセス・メモリの抵抗状態を制御する目的を実現するよう制御され、論理“０”及び“１”が抵抗型ランダム・アクセス・メモリの抵抗状態を変更することによって記憶される。例えば、抵抗型ランダム・アクセス・メモリが低抵抗状態にあるとき、ラッチは論理１を記憶し、抵抗型ランダム・アクセス・メモリが高抵抗状態にあるとき、ラッチは論理０を記憶する。おそらく、抵抗型ランダム・アクセス・メモリが低抵抗状態にあるとき、ラッチは論理０を記憶してもよく、抵抗型ランダム・アクセス・メモリが高抵抗状態にあるとき、ラッチは論理１を記憶してもよい。
図２は、本発明の実施例によるラッチの回路構造の概略図である。図２に示されるように、本実施例におけるラッチは、スイッチ１１、抵抗型ランダム・アクセス・メモリ１２、ブリーダ回路１３及び電圧コンバータ１４を有する。
スイッチ１１の第１のエンドは制御信号を入力するよう構成される。スイッチ１１の第２のエンドはラッチの入力エンドであり、入力信号（ＶＩＮ）を入力するよう構成される。スイッチ１１の第３のエンドは、抵抗型ランダム・アクセス・メモリ１２の正極、ブリーダ回路１３の第１のエンド及び電圧コンバータ１４の入力エンドに接続される。抵抗型ランダム・アクセス・メモリ１２の負極は制御電源１５に接続される。ブリーダ回路１３の第２のエンドは接地される。電圧コンバータ１４の出力エンドはラッチの出力エンドである。
スイッチがオン状態にあるとき、電圧コンバータ１４は、ラッチの入力信号に従ってラッチの出力信号を出力するよう構成され、ここで、ラッチの出力信号はラッチの入力信号に一致したままである。
スイッチがオン状態からオフ状態に変化するとき、抵抗型ランダム・アクセス・メモリ１２は、スイッチ１１がオフ状態にあるときのラッチの出力信号が、スイッチ１１がオン状態にあるときのラッチの出力信号に一致したままになることを可能にするため、ブリーダ回路１３と一緒に動作するよう構成される。
本実施例では、スイッチ１１のオン及びオフは電圧の値を利用することによって主として制御され、スイッチ１１は何れか既存のスイッチであってもよい。例えば、スイッチ１１は、電界効果トランジスタなどの電圧制御されたスイッチであってもよい。スイッチ１１の実現形態は本実施例において限定されない。本発明の本実施例では、スイッチ１１が電界効果トランジスタであるとき、電界効果トランジスタのゲートは制御信号を入力するよう構成されてもよく、電界効果トランジスタのドレインはラッチの入力エンドであってもよい。電界効果トランジスタのソースは抵抗型ランダム・アクセス・メモリＭの正極、ブリーダ回路の第１のエンド及び電圧コンバータの入力エンドに接続される。電界効果トランジスタは、具体的には、Ｐ型電界効果トランジスタ又はＮ型電界効果トランジスタであってもよい。
あるケースにおいて、スイッチ１１がオン状態にあるとき、抵抗型ランダム・アクセス・メモリ１２は、具体的には、制御電源１５の電圧と入力信号の電圧との間の差分に従って抵抗状態を提示するよう構成される。スイッチ１１がオン状態にある場合、電圧コンバータ１４の入力エンドにおける電圧はラッチの入力信号であり、電圧コンバータ１４は、ラッチの出力信号がラッチの入力信号に一致したままになるように、入力信号に従ってラッチの出力信号を出力してもよい。
他のケースでは、スイッチ１１がオン状態からオフ状態に変化するとき、抵抗型ランダム・アクセス・メモリ１２は更に、ラッチの出力信号がスイッチ１１がオン状態にあるときの出力信号に一致したままになるように、ブリーダ回路１３の電圧が所定の条件を充足することを可能にするために、スイッチがオン状態であるときの抵抗型ランダム・アクセス・メモリ１２の抵抗状態を維持するよう構成される。
具体的には、本発明の本実施例では、スイッチ１１がオン状態からオフ状態に変化するとき、抵抗型ランダム・アクセス・メモリ１２は抵抗状態を維持する。抵抗型ランダム・アクセス・メモリ１２が抵抗状態を維持するとき、ブリーダ回路１３の電圧は（Ｒ／（Ｒｍ＋Ｒ））＊Ｖｍであり、ここで、Ｒはブリーダ回路１３の抵抗値であり、Ｒｍは第１の抵抗状態における抵抗型ランダム・アクセス・メモリ１２の抵抗値であり、Ｖｍは制御電源１５の電圧であり、第１の抵抗状態は高抵抗状態又は低抵抗状態であってもよい。電圧コンバータ１４は、ブリーダ回路１３の電圧が電圧変換閾値以上である場合、ブリーダ回路１３の電圧を高レベルに変換してもよい。電圧コンバータ１４は、ブリーダ回路１３の電圧が電圧変換閾値未満である場合、ブリーダ回路１３の電圧を低レベルに変換してもよい。本発明の本実施例では、電圧変換閾値は、以下の条件、（Ｒ／（Ｒ＋Ｒｍｈ））Ｖｍ≦Ｖｔｈ≦（Ｒ／（Ｒ＋Ｒｍｌ））Ｖｍを充足する必要があり、ここで、Ｖｔｈは電圧変換閾値であり、Ｒｍｌは低抵抗状態における抵抗型ランダム・アクセス・メモリ１２の抵抗値であり、Ｒｍｈは高抵抗状態における抵抗型ランダム・アクセス・メモリ１２の抵抗値である。
本発明の本実施例では、ブリーダ回路１３の第１のエンドはスイッチ１１の第３のエンドに接続され、ブリーダ回路１３の第２のエンドは接地される。ブリーダ回路１３はブリーダレジスタであってもよい。例えば、ブリーダ回路１３は１つのブリーダレジスタであってもよいし、あるいは、直列に接続された複数のブリーダレジスタによって形成されてもよい。ブリーダ回路１３の特定の実現形態が、本実施例において限定されるものでない。
本実施例では、電圧コンバータ１４の特定の実現形態は何れにも限定されない。電圧コンバータ１４は、入力電圧が所定の条件を充足するとき、入力電圧を標準的な高レベル又は低レベルに変換するよう構成される。例えば、電圧コンバータ１４の高レベルが５Ｖであり、電圧コンバータ１４の低レベルが０Ｖである場合、電圧コンバータ１４は、入力電圧を高レベル５Ｖ又は低レベル０Ｖに変換してもよい。
本発明の本実施例では、制御電源１５により提供される電圧Ｖｍは、以下の条件、抵抗型ランダム・アクセス・メモリ１２の２つのエンドに印加される電圧が−Ｖｍであるとき、抵抗型ランダム・アクセス・メモリ１２が高抵抗状態を提示することが可能とされ、抵抗型ランダム・アクセス・メモリ１２の２つのエンドに印加される電圧がＶＤＤ−Ｖｍであるとき、抵抗型ランダム・アクセス・メモリ１２が低抵抗状態を提示することが可能とされる、ことを充足する必要があることが留意されるべきである。ＶＤＤはラッチの入力信号の電圧であり、ラッチの入力信号は回路電源によって提供されてもよい。おそらく、Ｖｍは回路電源によって提供されてもよく、Ｖｍが回路電源によって提供されるとき、回路電源はＶＤＤをＶｍに変換し、それからＶｍを抵抗型ランダム・アクセス・メモリ１２に提供する。
制御電源１５の電圧Ｖｍが更に、以下の条件、制御信号が高レベルから低レベルに変わるとき、すなわち、スイッチ１１がオン状態からオフ状態に変わるとき、電圧Ｖｍは抵抗型ランダム・アクセス・メモリ１２の抵抗状態が変わることを可能にしない、ことを充足する必要がある。すなわち、スイッチ１１がオン状態からオフ状態に変わるとき、入力電圧Ｖｍは、抵抗型ランダム・アクセス・メモリ１２が高抵抗状態から低抵抗状態に変わることを可能にせず、抵抗型ランダム・アクセス・メモリ１２が低抵抗状態から高抵抗状態に変わることも可能にしない。このようにして、抵抗型ランダム・アクセス・メモリ１２は、スイッチ１１がオンであるときに抵抗型ランダム・アクセス・メモリ１２により提示される抵抗状態を維持可能である。具体的には、抵抗型ランダム・アクセス・メモリ１２により提示される抵抗状態が、スイッチ１１がオン状態にあるときに低抵抗状態である場合、スイッチ１１がオン状態からオフ状態に変わるとき、抵抗型ランダム・アクセス・メモリ１２の２つのエンドにおける電圧はＶｌｏｗ＝（Ｒｍｌ／（Ｒ＋Ｒｍｌ））Ｖｍであり、ここで、Ｒｍｌは低抵抗状態における抵抗型ランダム・アクセス・メモリ１２の抵抗値であり、Ｒはブリーダ回路１３の抵抗値であり、Ｖｍは制御電源１５の電圧である。Ｖｌｏｗの値は、以下の条件、Ｖｌｏｗの値は抵抗型ランダム・アクセス・メモリ１２が低抵抗状態から高抵抗状態に変わることを可能にしない、ことを充足すべきである。抵抗型ランダム・アクセス・メモリ１２により提示される抵抗状態が、スイッチ１１がオン状態であるときに高抵抗状態である場合、スイッチ１１がオン状態からオフ状態に変わるとき、抵抗型ランダム・アクセス・メモリ１２上の電圧は、Ｖｈｉｇｈ＝（Ｒｍｈ／（Ｒ＋Ｒｍｈ））Ｖｍであり、ここで、Ｒｍｈは高抵抗状態における抵抗型ランダム・アクセス・メモリ１２の抵抗値であり、Ｒはブリーダ回路１３の抵抗値であり、Ｖｍは制御電源１５の電圧である。Ｖｈｉｇｈの値は、以下の条件、Ｖｈｉｇｈの値は、抵抗型ランダム・アクセス・メモリ１２がラッチ処理において高抵抗状態から低抵抗状態に変わることを可能にしない、ことを充足する必要がある。
図３は、図２に示されるラッチのシーケンス図である。以下は、具体的には、図２及び図３を参照して、本実施例において提供されるラッチの動作原理を説明する。
本実施例では、ラッチのフォーリングエッジが有効である具体例が説明のために用いられる。制御信号が高レベルにあるとき、ここで、制御信号はクロック信号ＣＬＫであってもよく、すなわち、ＣＬＫ＝１であるとき、スイッチ１１はオンであり、ラッチの入力信号が高レベルであり、すなわち、ＶＩＮ＝１であり、入力信号の電圧が、例えば、ＶＤＤによって表される場合、抵抗型ランダム・アクセス・メモリ１２の正極に印加される電圧はＶＤＤであり、この場合、０．５ＶＤＤの電圧が、制御電源１５を用いることによって抵抗型ランダム・アクセス・メモリ１２の負極に印加される場合、抵抗型ランダム・アクセス・メモリ１２の２つのエンドに印加されるフォワードバイアスは０．５ＶＤＤである。
例えば、ＣＬＫ＝１かつＶＩＮ＝１であり、ＶＤＤ＝５Ｖであり、抵抗型ランダム・アクセス・メモリ１２の第１の閾値Ｖ１がＶ１＝１．５Ｖを充足すると仮定されるとき、抵抗型ランダム・アクセス・メモリ１２の２つのエンドにおける電圧は２．５Ｖであり、抵抗型ランダム・アクセス・メモリ１２の２つのエンドに印加される電圧は、第１の抵抗変更閾値Ｖ１以上であり、抵抗型ランダム・アクセス・メモリ１２は低抵抗状態に設定される。この場合、ブリーダ回路１３の電圧は入力信号ＶＩＮの電圧に等しく、ブリーダ回路１３の電圧は高レベルにある。電圧コンバータ１４の電圧変換閾値が、例えば、２Ｖである場合、電圧コンバータ１４の入力電圧は電圧変換閾値より大きく、電圧コンバータ１４は入力電圧を高レベルに変換してもよく、すなわち、高レベルがラッチに入力されるとき、ラッチは論理１を記憶する。
制御信号が高レベルから低レベルに変わるとき、すなわち、ＣＬＫ＝０かつＶＩＮ＝１であるとき、ブリーダ回路１３の電圧は（Ｒ／（Ｒｍ＋Ｒ））＊Ｖｍであり、この場合、抵抗型ランダム・アクセス・メモリ１２は低抵抗状態を維持し、Ｒｍはかなり小さく、ブリーダ回路１３の電圧は約Ｖｍであり、ブリーダ回路１３の電圧は電圧変換閾値以上であり、電圧コンバータ１４はブリーダ回路１３の電圧を高レベルに変換し、ラッチの出力信号は、スイッチ１１がオン状態にあるときの出力と一致したままである。従って、スイッチ１１がオン状態からオフ状態に変わるとき、ラッチは、スイッチ１１がオン状態にあるときの出力信号を維持することが可能である。
ＣＬＫ＝１，ＶＩＮ＝０，ＶＤＤ＝５Ｖ及びＶ２＝−１．５Ｖであるとき、すなわち、ラッチの入力信号が低レベルにあるとき、抵抗型ランダム・アクセス・メモリ１２の２つのエンドに印加されるバイアスは−０．５ＶＤＤであり、抵抗型ランダム・アクセス・メモリ１２の２つのエンドにおけるバイアスは第２の抵抗変更閾値Ｖ２以下であり、抵抗型ランダム・アクセス・メモリ１２は高抵抗状態に設定される。この場合、ブリーダ回路１３の電圧は入力信号ＶＩＮの電圧（０Ｖ）に等しい。このようにして、電圧コンバータ１４の入力電圧がまた０Ｖであり、電圧コンバータ１４の入力電圧は電圧変換閾値未満であり、電圧コンバータ１４は入力電圧を低レベルに変換し、すなわち、ＶＩＮ＝０であるとき、ラッチは低レベルを出力する。低レベルがラッチに入力されるとき、ラッチは論理０を記憶することが、上記の説明から分かりうる。
制御信号が高レベルから低レベルに変わるとき、すなわち、ＣＬＫ＝０かつＶＩＮ＝０であるとき、抵抗型ランダム・アクセス・メモリ１２が依然として高抵抗状態を維持しているため、ブリーダ回路１３の電圧は（Ｒ／（Ｒｍ＋Ｒ））＊Ｖｍであり、Ｒｍはかなり大きく、ブリーダ回路１３の電圧は約０であり、電圧コンバータ１４の入力電圧は電圧変換閾値未満であり、電圧コンバータ１４は低レベルであり、これにより、ラッチの出力信号は、スイッチ１１がオン状態であるときの出力に一致したままである。このようにして、スイッチ１１がオン状態からオフ状態に変わるとき、ラッチは、スイッチ１１がオン状態であるときの出力信号を維持することができる。
ＣＬＫ＝０であるとき、ラッチは、スイッチ１１がオン状態であるときの出力値を維持することが可能であり、すなわち、ラッチは保持状態を提示することが、上記の説明から分かりうる。図３に示されるように、第１のフォーリングエッジでは、ＣＬＫは高レベルであり、ＶＩＮ＝１であり、ラッチは高レベルを出力し、ＣＬＫが低レベルに変わった後、ラッチは、ＣＬＫが高レベルにあるときの出力値を維持し、すなわち、高レベルを維持する。同様に、第２のフォーリングエッジでは、ＶＩＮ＝０であり、ラッチは低レベルを出力し、ＣＬＫが低レベルに変わった後、ラッチは低レベルを維持する。第３のフォーリングエッジでは、ＶＩＮ＝０であり、ラッチは低レベルを出力し、ＣＬＫが低レベルに変わった後、ラッチは低レベルを維持する。第４のフォーリングエッジでは、ＶＩＮ＝１であり、ラッチは高レベルを出力し、ＣＬＫが低レベルに変わった後、ラッチは高レベルを維持する。
ラッチの上記の動作原理は、ラッチのフォーリングエッジが有効である具体例を用いることによって説明される。おそらく、ラッチのライジングエッジが有効であってもよく、ライジングエッジが有効であるときのラッチの動作原理は、フォーリングエッジが有効であるときのものと同様であり、ここでは繰り返して説明しない。さらに、ラッチの入力信号がＶＤＤであり、制御電源の電圧が０．５ＶＤＤである具体例が、本実施例における説明のため用いられる。入力信号と制御電源との電圧が抵抗型ランダム・アクセス・メモリの抵抗状態の変更のための要件を充足する限り、入力信号はＶＤＤでなくてもよく、制御電源の電圧も０．５ＶＤＤでなくてもよい。
本実施例におけるラッチは、スイッチ、抵抗型ランダム・アクセス・メモリ、ブリーダ回路及び電圧コンバータを含む。スイッチがオンであるとき、電圧コンバータは、ラッチの入力信号に従ってラッチの出力信号を出力してもよく、ここで、出力信号は入力信号と一致したままである。スイッチがオン状態からオフ状態に変わるとき、抵抗型ランダム・アクセス・メモリは、スイッチがオフ状態にあるときのラッチの出力信号が、スイッチがオン状態にあるときのラッチの出力信号と一致したままになることを可能にするため、ブリーダ回路と一緒に動作するよう構成され、これにより、不揮発性ラッチ機能を実現する。本実施例において提供されるラッチによると、不揮発性が実現され、より少ないコンポーネントがラッチにおいて使用されるため、回路構造はシンプルであり、回路面積が減少し、ラッチは既存のＣＭＯＳ技術と良好に互換的となりうる。
図４は、本発明の実施例による他のラッチの回路構造の概略図である。本実施例と図２に示される実施例との相違は、本実施例では、スイッチ１１が電界効果トランジスタを利用することによって実現され、ブリーダ回路１３がレジスタを利用することによって実現される点である。図４に示されるように、本実施例において提供されるラッチは、電界効果トランジスタＳ、抵抗型ランダム・アクセス・メモリＭ、ブリーダレジスタＲ及び電圧コンバータを含む。
電界効果トランジスタＳのゲートは制御信号を入力するよう構成され、電界効果トランジスタＳのドレインはラッチの入力エンドであり、電界効果トランジスタＳのソースは抵抗型ランダム・アクセス・メモリＭの正極、ブリーダレジスタＲの第１のエンド及び電圧コンバータの入力エンドに接続される。抵抗型ランダム・アクセス・メモリＭの負極は制御電源に接続される。ブリーダレジスタＲの第２のエンドは接地される。電圧コンバータの出力エンドはラッチの出力エンドである。
本実施例において提供されるラッチの動作原理について、図２に示される実施例の説明が参照されてもよく、詳細はここでは再説明されない。本実施例におけるラッチは、１つの電界効果トランジスタ、１つの抵抗型ランダム・アクセス・メモリ、１つのレジスタ及び１つの電圧コンバータを含む。４つのコンポーネントしか使用されていないため、従来技術におけるラッチと比較して、本実施例におけるラッチは構造がよりシンプルであり、コストがより低く、回路面積がより小さく、ラッチは既存のＣＭＯＳ技術と互換的であり、既存の論理回路のインテグリティが改善できる。
図５は、本発明の実施例による更なる他のラッチの回路構造の概略図である。本実施例と図４に示される実施例との相違は、本実施例では、電圧コンバータは２つの電界効果トランジスタを利用することによって実現される点である。図５を参照して、本実施例におけるラッチは、電界効果トランジスタＳ１、抵抗型ランダム・アクセス・メモリＭ、ブリーダ回路Ｒ、電界効果トランジスタＳ２及び電界効果トランジスタＳ３を含む。電界効果トランジスタＳ２と電界効果トランジスタＳ３とは一緒に電圧コンバータを構成する。電界効果トランジスタＳ２と電界効果トランジスタＳ３とは極性が反対である。すなわち、電界効果トランジスタＳ２がＮ型電界効果トランジスタであるとき、電界効果トランジスタＳ３はＰ型電界効果トランジスタであるか、あるいは、電界効果トランジスタＳ２がＰ型電界効果トランジスタであるとき、電界効果トランジスタＳ３はＮ型電界効果トランジスタである。
電界効果トランジスタＳ１のゲートは制御信号を入力するよう構成され、電界効果トランジスタＳ１のドレインはラッチの入力エンドであり、電界効果トランジスタＳ１のソースは抵抗型ランダム・アクセス・メモリＭの正極、ブリーダレジスタＲの第１のエンド、電界効果トランジスタＳ２のゲート及び電界効果トランジスタＳ３のゲートに接続される。抵抗型ランダム・アクセス・メモリＭの負極は制御電源に接続される。ブリーダレジスタＲの第２のエンドは接地される。電界効果トランジスタＳ２のゲートは電界効果トランジスタＳ１のソースに接続され、電界効果トランジスタＳ２のソースは外部電源に接続され、電界効果トランジスタＳ２のドレインはラッチの出力エンドである。電界効果トランジスタＳ３のゲートは電界効果トランジスタＳ１のソースに接続され、電界効果トランジスタＳ３のソースは接地され、電界効果トランジスタＳ３のドレインはラッチの出力エンドである。
本実施例では、電圧コンバータの動作原理は、具体的には、ＣＬＫ＝１かつＶＩＮ＝１であり、抵抗型ランダム・アクセス・メモリＭが低抵抗状態を提示するとき、ブリーダ回路の電圧は入力信号の電圧ＶＩＮに等しく、ブリーダ回路の電圧は電界効果トランジスタＳ２がオンであり、電界効果トランジスタＳ３がオフであり、ラッチが高レベルを出力することを可能にする、ということである。制御信号が高レベルから低レベルに変わるとき、すなわち、ＣＬＫ＝０かつＶＩＮ＝１であるとき、ブリーダ回路の電圧は（Ｒ／（Ｒｍ＋Ｒ））＊Ｖｍである。この場合、抵抗型ランダム・アクセス・メモリＭは低抵抗状態を維持し、Ｒｍはかなり小さく、ブリーダ回路の電圧は約Ｖｍであり、ブリーダ回路の電圧は、電界効果トランジスタＳ２がオンであり、電界効果トランジスタＳ３がオフであり、ラッチが高レベルを依然として出力することを可能にする。
ＣＬＫ＝１かつＶＩＮ＝０であるとき、抵抗型ランダム・アクセス・メモリＭは高抵抗状態を提示する。ブリーダ回路の電圧は、ラッチの入力電圧に等しく、すなわち、ブリーダ回路の電圧は０Ｖであり、ブリーダ回路の電圧は、電界効果トランジスタＳ２がオフであり、電界効果トランジスタＳ３がオンであり、ラッチが低レベルを出力することを可能にする。制御信号が高レベルから低レベルに変わるとき、すなわち、ＣＬＫ＝０かつＶＩＮ＝０であるとき、抵抗型ランダム・アクセス・メモリＭは依然として高抵抗状態を維持するため、Ｒｍはかなり大きく、ブリーダ回路の電圧は（Ｒ／（Ｒｍ＋Ｒ））＊Ｖｍであって、約０であり、ブリーダ回路の電圧は、電界効果トランジスタＳ２がオフであり、電界効果トランジスタＳ３がオンであり、ラッチが低レベルを依然として出力することを可能にする。
本実施例において提供されるラッチの動作原理について、図２に示される実施例の説明が参照されてもよく、詳細はここでは再説明されない。本実施例におけるラッチは、３つの電界効果トランジスタ、１つの抵抗型ランダム・アクセス・メモリ及び１つのレジスタを含む。５つのコンポーネントしか使用されていないため、従来技術におけるラッチと比較して、本実施例におけるラッチは構造がよりシンプルであり、コストがより低い。
図６は、本発明の実施例によるＤフリップ・フロップの回路構造の概略図である。本実施例において提供されるＤフリップ・フロップは、マスタ・スレーブ構造において２つのラッチを直列的に接続することを含み、ラッチは図２に示されるラッチである。図６に示されるように、本実施例において提供されるＤフリップ・フロップは、第１のラッチと第２のラッチとを含む。第１のラッチは、第１のスイッチ、抵抗型ランダム・アクセス・メモリＭ１、第１のブリーダ回路及び第１の電圧コンバータを含む。第２のラッチは、第２のスイッチ、抵抗型ランダム・アクセス・メモリＭ２、第２のブリーダ回路及び第２の電圧コンバータを含む。
本発明の本実施例では、第１のラッチの出力エンドは第２のラッチの入力エンドとして使用される。第１のラッチのスイッチの第１のエンドと第２のラッチのスイッチの第１のエンドとは、制御信号を入力するよう構成される。第１のラッチのスイッチと第２のラッチのスイッチとは、制御信号の制御の下で同時にはオン状態にはならず、すなわち、第１のラッチのスイッチがオンであるとき、第２のラッチのスイッチはオフであるか、あるいは、第１のラッチのスイッチがオフであるとき、第２のラッチのスイッチはオンである。
第１のラッチのスイッチの第２のエンドはＤフリップ・フロップの入力エンドである。第２のラッチの電圧コンバータの出力エンドはＤフリップ・フロップの出力エンドであり、すなわち、第２の電圧コンバータの出力エンドはＤフリップ・フロップの出力エンドである。
図７は、図６に示されるＤフリップ・フロップのシーケンス図である。以下は、具体的には、図６及び図７を参照して、本実施例において提供されるＤフリップ・フロップの動作原理を説明する。本実施例では、Ｄフリップ・フロップのフォーリングエッジが有効である具体例が説明のため用いられる。説明の簡単化のため、本発明の本実施例では、第１のラッチのスイッチは第１のスイッチと呼ばれ、第２のラッチのスイッチは第２のスイッチと呼ばれる。
制御信号が高レベルにあるとき、ここで、制御信号はクロック信号であってもよく、すなわち、ＣＬＫ＝１であるとき、第１のスイッチはオンであり、Ｄフリップ・フロップの入力信号が高レベルであり、すなわち、ＶＩＮ＝１である場合、抵抗型ランダム・アクセス・メモリＭ１は低抵抗状態に設定され、第１の電圧コンバータは高レベルを出力する。一方、第２のスイッチはオフであり、抵抗型ランダム・アクセス・メモリＭ２が高抵抗状態に設定され、第２の電圧コンバータが低レベルを出力、すなわち、Ｄフリップ・フロップが低レベルを出力する。クロック信号が高レベルから低レベルに変わるとき、すなわち、ＣＬＫ＝０であるとき、第１のスイッチはオフであり、抵抗型ランダム・アクセス・メモリＭ１は低抵抗状態を維持し、第１の電圧コンバータは高レベルを出力する。一方、第２のスイッチはオンであり、第２のラッチの入力信号は高レベルにあり、すなわち、ＶＩＮ＝１であり、抵抗型ランダム・アクセス・メモリＭ２は低抵抗状態に設定され、第２の電圧コンバータは高レベルを出力する。すなわち、クロック信号が高レベルから低レベルに変わると、Ｄフリップ・フロップは高レベルの時間において入力信号を維持する。
制御信号が高レベルにあるとき、すなわち、ＣＬＫ＝１であるとき、第１のスイッチはオンであり、Ｄフリップ・フロップの入力信号が低レベルにあり、すなわち、ＶＩＮ＝０である場合、抵抗型ランダム・アクセス・メモリＭ１は高抵抗状態に設定され、第１の電圧コンバータは低レベルを出力する。第２のスイッチはオフであるため、ＣＬＫ＝１であるとき、抵抗型ランダム・アクセス・メモリＭ２は高抵抗状態に設定され、第２の電圧コンバータは低レベルを出力し、すなわち、Ｄフリップ・フロップは低レベルを出力する。クロック信号が高レベルから低レベルに変わるとき、すなわち、ＣＬＫ＝０であるとき、第１のスイッチはオン状態からオフ状態に変わり、抵抗型ランダム・アクセス・メモリＭ１は高抵抗状態を維持し、第１の電圧コンバータは低レベルを出力する。第２のスイッチがオンであるため、ＣＬＫ＝０であるとき、第２のラッチの入力信号は低レベルにあり、すなわち、ＶＩＮ＝０であり、抵抗型ランダム・アクセス・メモリＭ２は高抵抗状態を維持し、第２の電圧コンバータは低レベルを出力する。すなわち、クロック信号が高レベルから低レベルに変わるとき、Ｄフリップ・フロップは高レベルの時間において入力信号を維持する。
図７に示されるように、第１のフォーリングエッジが到来すると、ＶＩＮ＝１であり、Ｄフリップ・フロップの出力は低レベルから高レベルに変わり、Ｄフリップ・フロップは高レベルを維持し、第２のフォーリングエッジが到来すると、ＶＩＮ＝１であり、従って、Ｄフリップ・フロップは高レベルを維持し続け、第３のフォーリングエッジが到来すると、ＶＩＮ＝０であり、Ｄフリップ・フロップは高レベルから低レベルに変わり、低レベルを維持し、第４のフォーリングエッジが到来すると、ＶＩＮ＝０であり、Ｄフリップ・フロップは低レベルを維持し続ける。
本実施例におけるＤフリップフロップは、抵抗型ランダム・アクセス・メモリを利用することによって構成される２つのラッチをカスケード化することを含み、Ｄフリップ・フロップのラッチ機能は抵抗型ランダム・アクセス・メモリの間の抵抗状態の相違によって実現される。従来技術と比較して、本実施例における解決策によると、不揮発性が実現され、より少ないコンポーネントが解決策において使用されるため、回路構造はシンプルであり、回路面積が減少し、Ｄフリップ・フロップは既存のＣＭＯＳ技術と互換的であり、既存の論理回路のインテグリティが改善できる。
図８は、本発明の実施例による他のＤフリップ・フロップの回路構造の概略図である。本実施例と図６に示される実施例との間の相違は、本実施例における第１のラッチ及び第２のラッチでは、スイッチは１つの電界効果トランジスタを利用することによって実現され、ブリーダ回路はレジスタを利用することによって実現される点である。図８に示されるように、本実施例において提供されるＤフリップ・フロップは、第１のラッチと第２のラッチとを含む。第１のラッチは、電界効果トランジスタＳ１、抵抗型ランダム・アクセス・メモリＭ１、ブリーダレジスタＲ１及び第１の電圧コンバータを含む。第２のラッチは、電界効果トランジスタＳ２、抵抗型ランダム・アクセス・メモリＭ２、ブリーダレジスタＲ２及び第２の電圧コンバータを含む。
電界効果トランジスタＳ１のゲートは制御信号を入力するよう構成され、電界効果トランジスタＳ１のドレインはＤフリップ・フロップの入力エンドである。第１の電圧コンバータの出力エンドは、電界効果トランジスタＳ２のドレインに接続される。電界効果トランジスタＳ２のゲートは、制御信号を入力するよう構成される。第２の電圧コンバータはＤフリップ・フロップの出力エンドである。本実施例では、電界効果トランジスタＳ１がＰ型電界効果トランジスタであるとき、電界効果トランジスタＳ２はＮ型電界効果トランジスタであるか、あるいは、電界効果トランジスタＳ１がＮ型電界効果トランジスタであるとき、電界効果トランジスタＳ２はＰ型電界効果トランジスタである。
本実施例において提供されるＤフリップ・フロップの動作原理について、図６に示される実施例の説明が参照されてもよく、ここでは詳細は再説明されない。よる少ないコンポーネントが本実施例におけるＤフリップ・フロップにおいて利用され、これにより、従来技術におけるＤフリップ・フロップと比較して、本実施例におけるＤフリップ・フロップは構造がよりシンプルであり、コストがより低い。
図９は、本発明の実施例による更なる他のＤフリップ・フロップの回路構造の概略図である。本実施例と図８に示される実施例との間の相違は、本実施例では、第１の電圧コンバータと第２の電圧コンバータとはそれぞれ２つの電界効果トランジスタを利用することによって実現される点である。図９を参照して、本実施例におけるＤフリップ・フロップは、第１のラッチと第２のラッチとを含む。第１のラッチは、電界効果トランジスタＳ１、抵抗型ランダム・アクセス・メモリＭ１、ブリーダレジスタＲ１、電界効果トランジスタＳ２及び電界効果トランジスタＳ３を含む。電界効果トランジスタＳ２と電界効果トランジスタＳ３とは、第１の電圧コンバータを構成する。第２のラッチは、電界効果トランジスタＳ４、抵抗型ランダム・アクセス・メモリＭ２、ブリーダレジスタＲ２、電界効果トランジスタＳ４及び電界効果トランジスタＳ５を含む。電界効果トランジスタＳ４と電界効果トランジスタＳ５とは第２の電圧コンバータを構成する。
電界効果トランジスタＳ１、電界効果トランジスタＳ２及び電界効果トランジスタＳ５はＮ型電界効果トランジスタであってもよく、電界効果トランジスタＳ３、電界効果トランジスタＳ４及び電界効果トランジスタＳ６はＰ型電界効果トランジスタである。あるいは、電界効果トランジスタＳ１、電界効果トランジスタＳ２及び電界効果トランジスタＳ５はＰ型電界効果トランジスタであってもよく、電界効果トランジスタＳ３、電界効果トランジスタＳ４及び電界効果トランジスタＳ６はＮ型電界効果トランジスタである。
本実施例において提供されるＤフリップ・フロップの動作原理について、図６に示される実施例の説明が参照されてもよく、ここでは詳細は再説明されない。本実施例におけるＤフリップ・フロップによると、不揮発性ラッチ機能が実現され、より少ないコンポーネントが利用され、これにより、従来技術におけるＤフリップ・フロップと比較して、本実施例におけるＤフリップ・フロップは構造がよりシンプルであり、コストがより低い。
本出願において提供される実施例は単なる例示であることが留意されるべきである。当業者は、便利かつ簡潔な説明のため、上記の実施例において、実施例の説明は各自の着目を有することを明確に理解しうる。実施例において詳細には説明されない部分について、他の実施例における関連する説明が参照されてもよい。本発明の実施例に開示される特徴、請求項又は添付図面は、独立して存在してもよいし、あるいは、組み合わされた方式で存在してもよく、ハードウェアの形式で本発明の実施例において説明される特徴は、ここに限定されず、ソフトウェアによって実行されてもよく、その反対であってもよい。
本発明の実施例は、デジタル回路技術と、特にラッチ及びＤフリップ・フロップとに関する。
ラッチ（Ｌａｔｃｈ）は、パルスレベルに反応する記憶ユニット回路であり、特定の入力パルスレベルのアクションの下で状態を変更可能である。ラッチ処理は、レベル状態を維持するため信号を一時的に記憶することを言う。ラッチの最も重要な機能はバッファリングである。典型的なラッチ論理回路は、Ｄフリップ・フロップ回路である。Ｄフリップ・フロップは、一般にマスタ・スレーブ構造を有する。フリップ・フロップの機能は、２つのラッチ（Ｌａｔｃｈ）をカスケード化し、それから反対のクロック信号をこれら２つのラッチに印加することによって実現される。
既存のラッチは、相補型金属酸化膜半導体（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、略してＣＭＯＳ）技術を利用することによって大部分は実現される。しかしながら、ＣＭＯＳ回路を利用することによって実現されるラッチは構造が複雑である。さらに、ＣＭＯＳ技術を利用することによって実現される回路は揮発性であり、従って、回路が電源オフされた後、回路の電源オフ前の動作状態は記憶できない。ラッチ及びＤフリップ・フロップがより広く適用されるに従って、デバイスが電源オフされた後、ラッチがデバイスの電源オフ前の動作状態を依然として維持することができることが緊急である。従って、不揮発性のラッチ及びＤフリップ・フロップに対する需要は徐々に増大している。
本発明の実施例は、電源オフのケースにおいて、回路の電源オフ前の動作状態が依然として維持できるように、ラッチ及びＤフリップ・フロップを提供する。
本発明の第１の態様は、スイッチ、抵抗型ランダム・アクセス・メモリ、ブリーダ回路及び電圧コンバータを有するラッチであって、
前記スイッチの第１のエンドは制御信号を入力するよう構成され、前記制御信号は、オン状態又はオフ状態になるよう前記スイッチを制御するのに利用され、
前記スイッチの第２のエンドは前記ラッチの入力エンドであり、
前記スイッチの第３のエンドは、前記抵抗型ランダム・アクセス・メモリの正極、前記ブリーダ回路の第１のエンド及び前記電圧コンバータの入力エンドに接続され、
前記抵抗型ランダム・アクセス・メモリの負極は制御電源に接続され、
前記ブリーダ回路の第２のエンドは接地され、
前記電圧コンバータの出力エンドは前記ラッチの出力エンドであり、
前記スイッチが前記オン状態にあるとき、前記電圧コンバータは、前記ラッチの入力信号に従って前記ラッチの出力信号を出力するよう構成され、前記ラッチの出力信号は前記ラッチの入力信号に一致したままであり、
前記スイッチが前記オン状態から前記オフ状態に変化するとき、前記抵抗型ランダム・アクセス・メモリは、前記スイッチが前記オフ状態にあるときの前記ラッチの出力信号が前記スイッチが前記オン状態にあるときの前記ラッチの出力信号に一致したままになることを可能にするため、前記ブリーダ回路と一緒に動作するよう構成されるラッチを提供する。
本発明の第１の態様によると、本発明の第１の態様の第１の可能な実現方式では、前記スイッチが前記オン状態にあるとき、前記抵抗型ランダム・アクセス・メモリは、前記制御電源の電圧と前記ラッチの入力信号の電圧との間の差分に従って抵抗状態を提示するよう構成され、
前記スイッチが前記オン状態から前記オフ状態に変化するとき、前記抵抗型ランダム・アクセス・メモリは更に、前記スイッチが前記オフ状態にあるときの前記ラッチの出力信号が前記スイッチが前記オン状態にあるときの前記ラッチの出力信号に一致したままになるように、前記ブリーダ回路の電圧が所定の条件を充足することを可能にするため前記抵抗状態を維持するよう構成される。
本発明の第１の態様の第１の可能な実現方式を参照して、本発明の第１の態様の第２の可能な実現方式では、前記抵抗型ランダム・アクセス・メモリが前記抵抗状態を維持するとき、前記ブリーダ回路の電圧は（Ｒ／（Ｒｍ＋Ｒ））＊Ｖｍであり、Ｒは前記ブリーダ回路の抵抗値であり、Ｒｍは前記第１の抵抗状態における前記抵抗型ランダム・アクセス・メモリの抵抗値であり、Ｖｍは前記制御電源の電圧であり、前記第１の抵抗状態は高抵抗状態又は低抵抗状態である。
本発明の第１の態様の第２の可能な実現方式を参照して、本発明の第１の態様の第３の可能な実現方式では、前記電圧コンバータは、前記ブリーダ回路の電圧が電圧変換閾値以上である場合、前記ブリーダ回路の電圧を高レベルに変換し、又は、前記ブリーダ回路の電圧が前記電圧変換閾値未満である場合、前記ブリーダ回路の電圧を低レベルに変換するよう構成され、
前記電圧変換閾値は、以下の条件、（Ｒ／（Ｒ＋Ｒｍｈ））Ｖｍ≦Ｖｔｈ≦（Ｒ／（Ｒ＋Ｒｍｌ））Ｖｍを充足し、Ｖｔｈは前記電圧変換閾値であり、Ｒｍｌは前記低抵抗状態における前記抵抗型ランダム・アクセス・メモリの抵抗値であり、Ｒｍｈは前記高抵抗状態における前記抵抗型ランダム・アクセス・メモリの抵抗値である。
本発明の第１の態様及び第１の態様の第１から第３までの可能な実現方式を参照して、本発明の第１の態様の第４の可能な実現方式では、前記スイッチは電界効果トランジスタを有し、前記電界効果トランジスタのゲートは前記制御信号を入力するよう構成され、前記電界効果トランジスタのドレインは前記ラッチの入力エンドであり、前記電界効果トランジスタのソースは前記抵抗型ランダム・アクセス・メモリの正極、前記ブリーダ回路の第１のエンド及び前記電圧コンバータの入力エンドに接続される。
本発明の第１の態様の第４の可能な実現方式を参照して、本発明の第１の態様の第５の可能な実現方式では、前記電界効果トランジスタは、Ｐ型電界効果トランジスタ又はＮ型電界効果トランジスタである。
本発明の第１の態様及び第１の態様の第１から第５までの可能な実現方式を参照して、本発明の第１の態様の第６の可能な実現方式では、前記ブリーダ回路はブリーダレジスタである。
本発明の第２の態様は、本発明の第１の態様又は第１の態様の何れか可能な実現方式による少なくとも２つのラッチを有するＤフリップ・フロップであって、
前記少なくとも２つのラッチは、第１のラッチと第２のラッチとを有し、
前記第１のラッチの出力エンドは、前記第２のラッチの入力エンドとして利用され、
前記第１のラッチのスイッチの第１のエンドと前記第２のラッチのスイッチの第１のエンドとは、制御信号を入力するよう構成され、前記第１のラッチのスイッチと前記第２のラッチのスイッチとは、前記制御信号の制御の下で同時にオン状態にならず、
前記第１のラッチのスイッチの第２のエンドは前記Ｄフリップ・フロップの入力エンドであり、
前記第２のラッチの電圧コンバータの出力エンドは、前記Ｄフリップ・フロップの出力エンドであるＤフリップ・フロップを提供する。
本発明の第２の態様を参照して、本発明の第２の態様の第１の可能な実現方式では、前記第１のラッチのスイッチがＰ型電界効果トランジスタであるとき、前記第２のラッチのスイッチはＮ型電界効果トランジスタであるか、又は、
前記第１のラッチのスイッチがＮ型電界効果トランジスタであるとき、前記第２のラッチのスイッチはＰ型電界効果トランジスタである。
実施例はラッチ及びＤフリップ・フロップを提供する。ラッチは、スイッチ、抵抗型ランダム・アクセス・メモリ、ブリーダ回路及び電圧コンバータを含む。スイッチがオンであるとき、電圧コンバータは、ラッチの入力信号に従ってラッチの出力信号を出力してもよく、ここで、出力信号は入力信号と一致したままである。スイッチがオン状態からオフ状態に変わるとき、抵抗型ランダム・アクセス・メモリは、スイッチがオフ状態にあるときのラッチの出力信号が、スイッチがオン状態にあるときのラッチの出力信号と一致したままになることを可能にするため、ブリーダ回路と一緒に動作する。従って、電源オフの場合、回路の電源オフ前の動作状態が依然として維持可能であり、これにより、不揮発性ラッチ機能を実現する。さらに、本発明の実施例において提供されるラッチによると、不揮発性が実現され、より少ないコンポーネントがラッチにおいて使用されるため、回路構造はシンプルであり、回路面積が減少し、ラッチは既存のＣＭＯＳ技術と互換的であり、既存の論理回路のインテグリティを向上させることができる。
本発明の実施例又は従来技術における技術的解決策をより明確に説明するため、以下は、実施例又は従来技術を説明するのに必要な添付図面を簡単に紹介する。
図１は、抵抗型ランダム・アクセス・メモリのボルト・アンペア特性曲線の概略図である。 図２は、本発明の実施例によるラッチの回路構造の概略図である。 図３は、図２に示されるラッチのシーケンス図である。 図４は、本発明の実施例による他のラッチの回路構造の概略図である。 図５は、本発明の実施例による更なる他のラッチの回路構造の概略図である。 図６は、本発明の実施例によるＤフリップ・フロップの回路構造の概略図である。 図７は、図６に示されるＤフリップ・フロップのシーケンス図である。 図８は、本発明の実施例による他のＤフリップ・フロップの回路構造の概略図である。 図９は、本発明の実施例による更なる他のＤフリップ・フロップの回路構造の概略図である。
本発明の実施例の課題、技術的解決策及び効果をより明確にするため、以下は、本発明の実施例における添付図面を参照して、本発明の実施例の技術的解決策を明確且つ完全に説明する。明らかに、説明される実施例は、本発明の実施例の全てでなく一部である。
本発明の実施例における技術的解決策が紹介される前に、抵抗型ランダム・アクセス・メモリがまず紹介される。抵抗型ランダム・アクセス・メモリ（Ｒｅｓｉｓｔｉｖｅ ｒａｎｄｏｍ−ａｃｃｅｓｓ ｍｅｍｏｒｙ、略してＲＲＡＭ）はメモリであり、ここで、抵抗型ランダム・アクセス・メモリの物質の抵抗は、電流フローチャネルを開閉するため、抵抗型ランダム・アクセス・メモリに印加される異なる電圧に従って、高抵抗状態と低抵抗状態との間で相応に変化し、各種情報は当該性質を利用することによって記憶される。図１は、抵抗型ランダム・アクセス・メモリのボルト・アンペア特性曲線の概略図である。図１から、抵抗型ランダム・アクセス・メモリの２つのエンドに印加される順電圧が第１の抵抗変更閾値Ｖ１以上であるとき、抵抗型ランダム・アクセス・メモリは、高抵抗状態から低抵抗状態に変化し、抵抗型ランダム・アクセス・メモリの２つのエンドに印加される負電圧が第２の抵抗変更閾値Ｖ２以下であるとき、抵抗型ランダム・アクセス・メモリは、低抵抗状態から高抵抗状態に変化することが理解できる。第１の抵抗変更閾値Ｖ１の値は０Ｖより大きく、制御電源により提供される電圧Ｖｍ以下であり、第２の抵抗変更閾値Ｖ２の値は−Ｖｍ以上であり、０Ｖ未満であり、−Ｖｍ及びＶｍは電圧絶対値が等しいが、電圧極性が反対である。
抵抗型ランダム・アクセス・メモリの上記特性に基づき、本発明の実施例では、抵抗型ランダム・アクセス・メモリの２つのエンドにおける電圧は、抵抗型ランダム・アクセス・メモリの抵抗状態を制御する目的を実現するよう制御され、論理“０”及び“１”が抵抗型ランダム・アクセス・メモリの抵抗状態を変更することによって記憶される。例えば、抵抗型ランダム・アクセス・メモリが低抵抗状態にあるとき、ラッチは論理１を記憶し、抵抗型ランダム・アクセス・メモリが高抵抗状態にあるとき、ラッチは論理０を記憶する。おそらく、抵抗型ランダム・アクセス・メモリが低抵抗状態にあるとき、ラッチは論理０を記憶してもよく、抵抗型ランダム・アクセス・メモリが高抵抗状態にあるとき、ラッチは論理１を記憶してもよい。
図２は、本発明の実施例によるラッチの回路構造の概略図である。図２に示されるように、本実施例におけるラッチは、スイッチ１１、抵抗型ランダム・アクセス・メモリ１２、ブリーダ回路１３及び電圧コンバータ１４を有する。
スイッチ１１の第１のエンドは制御信号を入力するよう構成される。スイッチ１１の第２のエンドはラッチの入力エンドであり、入力信号（ＶＩＮ）を入力するよう構成される。スイッチ１１の第３のエンドは、抵抗型ランダム・アクセス・メモリ１２の正極、ブリーダ回路１３の第１のエンド及び電圧コンバータ１４の入力エンドに接続される。抵抗型ランダム・アクセス・メモリ１２の負極は制御電源１５に接続される。ブリーダ回路１３の第２のエンドは接地される。電圧コンバータ１４の出力エンドはラッチの出力エンドである。
スイッチがオン状態にあるとき、電圧コンバータ１４は、ラッチの入力信号に従ってラッチの出力信号を出力するよう構成され、ここで、ラッチの出力信号はラッチの入力信号に一致したままである。
スイッチがオン状態からオフ状態に変化するとき、抵抗型ランダム・アクセス・メモリ１２は、スイッチ１１がオフ状態にあるときのラッチの出力信号が、スイッチ１１がオン状態にあるときのラッチの出力信号に一致したままになることを可能にするため、ブリーダ回路１３と一緒に動作するよう構成される。
本実施例では、スイッチ１１のオン及びオフは電圧の値を利用することによって主として制御され、スイッチ１１は何れか既存のスイッチであってもよい。例えば、スイッチ１１は、電界効果トランジスタなどの電圧制御されたスイッチであってもよい。スイッチ１１の実現形態は本実施例において限定されない。本発明の本実施例では、スイッチ１１が電界効果トランジスタであるとき、電界効果トランジスタのゲートは制御信号を入力するよう構成されてもよく、電界効果トランジスタのドレインはラッチの入力エンドであってもよい。電界効果トランジスタのソースは抵抗型ランダム・アクセス・メモリ１２の正極、ブリーダ回路の第１のエンド及び電圧コンバータの入力エンドに接続される。電界効果トランジスタは、具体的には、Ｐ型電界効果トランジスタ又はＮ型電界効果トランジスタであってもよい。
あるケースにおいて、スイッチ１１がオン状態にあるとき、抵抗型ランダム・アクセス・メモリ１２は、具体的には、制御電源１５の電圧と入力信号の電圧との間の差分に従って抵抗状態を提示するよう構成される。スイッチ１１がオン状態にある場合、電圧コンバータ１４の入力エンドにおける電圧はラッチの入力信号であり、電圧コンバータ１４は、ラッチの出力信号がラッチの入力信号に一致したままになるように、入力信号に従ってラッチの出力信号を出力してもよい。
他のケースでは、スイッチ１１がオン状態からオフ状態に変化するとき、抵抗型ランダム・アクセス・メモリ１２は更に、ラッチの出力信号がスイッチ１１がオン状態にあるときの出力信号に一致したままになるように、ブリーダ回路１３の電圧が所定の条件を充足することを可能にするために、スイッチ１１がオン状態であるときの抵抗型ランダム・アクセス・メモリ１２の抵抗状態を維持するよう構成される。
具体的には、本発明の本実施例では、スイッチ１１がオン状態からオフ状態に変化するとき、抵抗型ランダム・アクセス・メモリ１２は抵抗状態を維持する。抵抗型ランダム・アクセス・メモリ１２が抵抗状態を維持するとき、ブリーダ回路１３の電圧は（Ｒ／（Ｒｍ＋Ｒ））＊Ｖｍであり、ここで、Ｒはブリーダ回路１３の抵抗値であり、Ｒｍは第１の抵抗状態における抵抗型ランダム・アクセス・メモリ１２の抵抗値であり、Ｖｍは制御電源１５の電圧であり、第１の抵抗状態は高抵抗状態又は低抵抗状態であってもよい。電圧コンバータ１４は、ブリーダ回路１３の電圧が電圧変換閾値以上である場合、ブリーダ回路１３の電圧を高レベルに変換してもよい。電圧コンバータ１４は、ブリーダ回路１３の電圧が電圧変換閾値未満である場合、ブリーダ回路１３の電圧を低レベルに変換してもよい。本発明の本実施例では、電圧変換閾値は、以下の条件、（Ｒ／（Ｒ＋Ｒｍｈ））Ｖｍ≦Ｖｔｈ≦（Ｒ／（Ｒ＋Ｒｍｌ））Ｖｍを充足する必要があり、ここで、Ｖｔｈは電圧変換閾値であり、Ｒｍｌは低抵抗状態における抵抗型ランダム・アクセス・メモリ１２の抵抗値であり、Ｒｍｈは高抵抗状態における抵抗型ランダム・アクセス・メモリ１２の抵抗値である。
本発明の本実施例では、ブリーダ回路１３の第１のエンドはスイッチ１１の第３のエンドに接続され、ブリーダ回路１３の第２のエンドは接地される。ブリーダ回路１３はブリーダレジスタであってもよい。例えば、ブリーダ回路１３は１つのブリーダレジスタであってもよいし、あるいは、直列に接続された複数のブリーダレジスタによって形成されてもよい。ブリーダ回路１３の特定の実現形態が、本実施例において限定されるものでない。
本実施例では、電圧コンバータ１４の特定の実現形態は何れにも限定されない。電圧コンバータ１４は、入力電圧が所定の条件を充足するとき、入力電圧を標準的な高レベル又は低レベルに変換するよう構成される。例えば、電圧コンバータ１４の高レベルが５Ｖであり、電圧コンバータ１４の低レベルが０Ｖである場合、電圧コンバータ１４は、入力電圧を高レベル５Ｖ又は低レベル０Ｖに変換してもよい。
本発明の本実施例では、制御電源１５により提供される電圧Ｖｍは、以下の条件、抵抗型ランダム・アクセス・メモリ１２の２つのエンドに印加される電圧が−Ｖｍであるとき、抵抗型ランダム・アクセス・メモリ１２が高抵抗状態を提示することが可能とされ、抵抗型ランダム・アクセス・メモリ１２の２つのエンドに印加される電圧がＶＤＤ−Ｖｍであるとき、抵抗型ランダム・アクセス・メモリ１２が低抵抗状態を提示することが可能とされる、ことを充足する必要があることが留意されるべきである。ＶＤＤはラッチの入力信号の電圧であり、ラッチの入力信号は回路電源によって提供されてもよい。おそらく、Ｖｍは回路電源によって提供されてもよく、Ｖｍが回路電源によって提供されるとき、回路電源はＶＤＤをＶｍに変換し、それからＶｍを抵抗型ランダム・アクセス・メモリ１２に提供する。
制御電源１５の電圧Ｖｍが更に、以下の条件、制御信号が高レベルから低レベルに変わるとき、すなわち、スイッチ１１がオン状態からオフ状態に変わるとき、電圧Ｖｍは抵抗型ランダム・アクセス・メモリ１２の抵抗状態が変わることを可能にしない、ことを充足する必要がある。すなわち、スイッチ１１がオン状態からオフ状態に変わるとき、入力電圧Ｖｍは、抵抗型ランダム・アクセス・メモリ１２が高抵抗状態から低抵抗状態に変わることを可能にせず、抵抗型ランダム・アクセス・メモリ１２が低抵抗状態から高抵抗状態に変わることも可能にしない。このようにして、抵抗型ランダム・アクセス・メモリ１２は、スイッチ１１がオンであるときに抵抗型ランダム・アクセス・メモリ１２により提示される抵抗状態を維持可能である。具体的には、抵抗型ランダム・アクセス・メモリ１２により提示される抵抗状態が、スイッチ１１がオン状態にあるときに低抵抗状態である場合、スイッチ１１がオン状態からオフ状態に変わるとき、抵抗型ランダム・アクセス・メモリ１２の２つのエンドにおける電圧はＶｌｏｗ＝（Ｒｍｌ／（Ｒ＋Ｒｍｌ））Ｖｍであり、ここで、Ｒｍｌは低抵抗状態における抵抗型ランダム・アクセス・メモリ１２の抵抗値であり、Ｒはブリーダ回路１３の抵抗値であり、Ｖｍは制御電源１５の電圧である。Ｖｌｏｗの値は、以下の条件、Ｖｌｏｗの値は抵抗型ランダム・アクセス・メモリ１２が低抵抗状態から高抵抗状態に変わることを可能にしない、ことを充足すべきである。抵抗型ランダム・アクセス・メモリ１２により提示される抵抗状態が、スイッチ１１がオン状態であるときに高抵抗状態である場合、スイッチ１１がオン状態からオフ状態に変わるとき、抵抗型ランダム・アクセス・メモリ１２の２つのエンドにおける電圧は、Ｖｈｉｇｈ＝（Ｒｍｈ／（Ｒ＋Ｒｍｈ））Ｖｍであり、ここで、Ｒｍｈは高抵抗状態における抵抗型ランダム・アクセス・メモリ１２の抵抗値であり、Ｒはブリーダ回路１３の抵抗値であり、Ｖｍは制御電源１５の電圧である。Ｖｈｉｇｈの値は、以下の条件、Ｖｈｉｇｈの値は、抵抗型ランダム・アクセス・メモリ１２がラッチ処理において高抵抗状態から低抵抗状態に変わることを可能にしない、ことを充足する必要がある。
図３は、図２に示されるラッチのシーケンス図である。以下は、具体的には、図２及び図３を参照して、本実施例において提供されるラッチの動作原理を説明する。
本実施例では、ラッチのフォーリングエッジが有効である具体例が説明のために用いられる。制御信号が高レベルにあるとき、ここで、制御信号はクロック信号ＣＬＫであってもよく、すなわち、ＣＬＫ＝１であるとき、スイッチ１１はオンであり、ラッチの入力信号が高レベルであり、すなわち、ＶＩＮ＝１であり、入力信号の電圧が、例えば、ＶＤＤによって表される場合、抵抗型ランダム・アクセス・メモリ１２の正極に印加される電圧はＶＤＤであり、この場合、０．５ＶＤＤの電圧が、制御電源１５を用いることによって抵抗型ランダム・アクセス・メモリ１２の負極に印加される場合、抵抗型ランダム・アクセス・メモリ１２の２つのエンドに印加されるフォワードバイアスは０．５ＶＤＤである。
例えば、ＣＬＫ＝１かつＶＩＮ＝１であり、ＶＤＤ＝５Ｖであり、抵抗型ランダム・アクセス・メモリ１２の第１の抵抗変更閾値Ｖ１がＶ１＝１．５Ｖを充足すると仮定されるとき、抵抗型ランダム・アクセス・メモリ１２の２つのエンドにおける電圧は２．５Ｖであり、抵抗型ランダム・アクセス・メモリ１２の２つのエンドに印加される電圧は、第１の抵抗変更閾値Ｖ１以上であり、抵抗型ランダム・アクセス・メモリ１２は低抵抗状態に設定される。この場合、ブリーダ回路１３の電圧は入力信号ＶＩＮの電圧に等しく、ブリーダ回路１３の電圧は高レベルにある。電圧コンバータ１４の電圧変換閾値が、例えば、２Ｖである場合、電圧コンバータ１４の入力電圧は電圧変換閾値より大きく、電圧コンバータ１４は入力電圧を高レベルに変換してもよく、すなわち、高レベルがラッチに入力されるとき、ラッチは論理１を記憶する。
制御信号が高レベルから低レベルに変わるとき、すなわち、ＣＬＫ＝０かつＶＩＮ＝１であるとき、ブリーダ回路１３の電圧は（Ｒ／（Ｒｍ＋Ｒ））＊Ｖｍであり、この場合、抵抗型ランダム・アクセス・メモリ１２は低抵抗状態を維持し、Ｒｍはかなり小さく、ブリーダ回路１３の電圧は約Ｖｍであり、ブリーダ回路１３の電圧は電圧変換閾値以上であり、電圧コンバータ１４はブリーダ回路１３の電圧を高レベルに変換し、ラッチの出力信号は、スイッチ１１がオン状態にあるときの出力信号と一致したままである。従って、スイッチ１１がオン状態からオフ状態に変わるとき、ラッチは、スイッチ１１がオン状態にあるときの出力信号を維持することが可能である。
ＣＬＫ＝１，ＶＩＮ＝０，ＶＤＤ＝５Ｖ及びＶ２＝−１．５Ｖであるとき、すなわち、ラッチの入力信号が低レベルにあるとき、抵抗型ランダム・アクセス・メモリ１２の２つのエンドに印加されるバイアスは−０．５ＶＤＤであり、抵抗型ランダム・アクセス・メモリ１２の２つのエンドにおけるバイアスは第２の抵抗変更閾値Ｖ２以下であり、抵抗型ランダム・アクセス・メモリ１２は高抵抗状態に設定される。この場合、ブリーダ回路１３の電圧は入力信号ＶＩＮの電圧（０Ｖ）に等しい。このようにして、電圧コンバータ１４の入力電圧がまた０Ｖであり、電圧コンバータ１４の入力電圧は電圧変換閾値未満であり、電圧コンバータ１４は入力電圧を低レベルに変換し、すなわち、ＶＩＮ＝０であるとき、ラッチは低レベルを出力する。低レベルがラッチに入力されるとき、ラッチは論理０を記憶することが、上記の説明から分かりうる。
制御信号が高レベルから低レベルに変わるとき、すなわち、ＣＬＫ＝０かつＶＩＮ＝０であるとき、抵抗型ランダム・アクセス・メモリ１２が依然として高抵抗状態を維持しているため、ブリーダ回路１３の電圧は（Ｒ／（Ｒｍ＋Ｒ））＊Ｖｍであり、Ｒｍはかなり大きく、ブリーダ回路１３の電圧は約０であり、電圧コンバータ１４の入力電圧は電圧変換閾値未満であり、電圧コンバータ１４は低レベルであり、これにより、ラッチの出力信号は、スイッチ１１がオン状態であるときの出力信号に一致したままである。このようにして、スイッチ１１がオン状態からオフ状態に変わるとき、ラッチは、スイッチ１１がオン状態であるときの出力信号を維持することができる。
ＣＬＫ＝０であるとき、ラッチは、スイッチ１１がオン状態であるときの出力値を維持することが可能であり、すなわち、ラッチは保持状態を提示することが、上記の説明から分かりうる。図３に示されるように、第１のフォーリングエッジでは、ＣＬＫは高レベルであり、ＶＩＮ＝１であり、ラッチは高レベルを出力し、ＣＬＫが低レベルに変わった後、ラッチは、ＣＬＫが高レベルにあるときの出力値を維持し、すなわち、高レベルを維持する。同様に、第２のフォーリングエッジでは、ＶＩＮ＝０であり、ラッチは低レベルを出力し、ＣＬＫが低レベルに変わった後、ラッチは低レベルを維持する。第３のフォーリングエッジでは、ＶＩＮ＝０であり、ラッチは低レベルを出力し、ＣＬＫが低レベルに変わった後、ラッチは低レベルを維持する。第４のフォーリングエッジでは、ＶＩＮ＝１であり、ラッチは高レベルを出力し、ＣＬＫが低レベルに変わった後、ラッチは高レベルを維持する。
ラッチの上記の動作原理は、ラッチのフォーリングエッジが有効である具体例を用いることによって説明される。おそらく、ラッチのライジングエッジが有効であってもよく、ライジングエッジが有効であるときのラッチの動作原理は、フォーリングエッジが有効であるときのものと同様であり、ここでは繰り返して説明しない。さらに、ラッチの入力信号がＶＤＤであり、制御電源の電圧が０．５ＶＤＤである具体例が、本実施例における説明のため用いられる。入力信号と制御電源との電圧が抵抗型ランダム・アクセス・メモリの抵抗状態の変更のための要件を充足する限り、入力信号はＶＤＤでなくてもよく、制御電源の電圧も０．５ＶＤＤでなくてもよい。
本実施例におけるラッチは、スイッチ、抵抗型ランダム・アクセス・メモリ、ブリーダ回路及び電圧コンバータを含む。スイッチがオンであるとき、電圧コンバータは、ラッチの入力信号に従ってラッチの出力信号を出力してもよく、ここで、出力信号は入力信号と一致したままである。スイッチがオン状態からオフ状態に変わるとき、抵抗型ランダム・アクセス・メモリは、スイッチがオフ状態にあるときのラッチの出力信号が、スイッチがオン状態にあるときのラッチの出力信号と一致したままになることを可能にするため、ブリーダ回路と一緒に動作するよう構成され、これにより、不揮発性ラッチ機能を実現する。本実施例において提供されるラッチによると、不揮発性が実現され、より少ないコンポーネントがラッチにおいて使用されるため、回路構造はシンプルであり、回路面積が減少し、ラッチは既存のＣＭＯＳ技術と良好に互換的となりうる。
図４は、本発明の実施例による他のラッチの回路構造の概略図である。本実施例と図２に示される実施例との相違は、本実施例では、スイッチ１１が電界効果トランジスタを利用することによって実現され、ブリーダ回路１３がレジスタを利用することによって実現される点である。図４に示されるように、本実施例において提供されるラッチは、電界効果トランジスタＳ、抵抗型ランダム・アクセス・メモリＭ、ブリーダレジスタＲ及び電圧コンバータを含む。
電界効果トランジスタＳのゲートは制御信号を入力するよう構成され、電界効果トランジスタＳのドレインはラッチの入力エンドであり、電界効果トランジスタＳのソースは抵抗型ランダム・アクセス・メモリＭの正極、ブリーダレジスタＲの第１のエンド及び電圧コンバータの入力エンドに接続される。抵抗型ランダム・アクセス・メモリＭの負極は制御電源に接続される。ブリーダレジスタＲの第２のエンドは接地される。電圧コンバータの出力エンドはラッチの出力エンドである。
本実施例において提供されるラッチの動作原理について、図２に示される実施例の説明が参照されてもよく、詳細はここでは再説明されない。本実施例におけるラッチは、１つの電界効果トランジスタ、１つの抵抗型ランダム・アクセス・メモリ、１つのレジスタ及び１つの電圧コンバータを含む。４つのコンポーネントしか使用されていないため、従来技術におけるラッチと比較して、本実施例におけるラッチは構造がよりシンプルであり、コストがより低く、回路面積がより小さく、ラッチは既存のＣＭＯＳ技術と互換的であり、既存の論理回路のインテグリティが改善できる。
図５は、本発明の実施例による更なる他のラッチの回路構造の概略図である。本実施例と図４に示される実施例との相違は、本実施例では、電圧コンバータは２つの電界効果トランジスタを利用することによって実現される点である。図５を参照して、本実施例におけるラッチは、電界効果トランジスタＳ１、抵抗型ランダム・アクセス・メモリＭ、ブリーダ回路Ｒ、電界効果トランジスタＳ２及び電界効果トランジスタＳ３を含む。電界効果トランジスタＳ２と電界効果トランジスタＳ３とは一緒に電圧コンバータを構成する。電界効果トランジスタＳ２と電界効果トランジスタＳ３とは極性が反対である。すなわち、電界効果トランジスタＳ２がＮ型電界効果トランジスタであるとき、電界効果トランジスタＳ３はＰ型電界効果トランジスタであるか、あるいは、電界効果トランジスタＳ２がＰ型電界効果トランジスタであるとき、電界効果トランジスタＳ３はＮ型電界効果トランジスタである。
電界効果トランジスタＳ１のゲートは制御信号を入力するよう構成され、電界効果トランジスタＳ１のドレインはラッチの入力エンドであり、電界効果トランジスタＳ１のソースは抵抗型ランダム・アクセス・メモリＭの正極、ブリーダレジスタＲの第１のエンド、電界効果トランジスタＳ２のゲート及び電界効果トランジスタＳ３のゲートに接続される。抵抗型ランダム・アクセス・メモリＭの負極は制御電源に接続される。ブリーダレジスタＲの第２のエンドは接地される。電界効果トランジスタＳ２のゲートは電界効果トランジスタＳ１のソースに接続され、電界効果トランジスタＳ２のソースは外部電源に接続され、電界効果トランジスタＳ２のドレインはラッチの出力エンドである。電界効果トランジスタＳ３のゲートは電界効果トランジスタＳ１のソースに接続され、電界効果トランジスタＳ３のソースは接地され、電界効果トランジスタＳ３のドレインはラッチの出力エンドである。
本実施例では、電圧コンバータの動作原理は、具体的には、ＣＬＫ＝１かつＶＩＮ＝１であり、抵抗型ランダム・アクセス・メモリＭが低抵抗状態を提示するとき、ブリーダレジスタＲの電圧は入力信号の電圧ＶＩＮに等しく、ブリーダレジスタＲの電圧は電界効果トランジスタＳ２がオンであり、電界効果トランジスタＳ３がオフであり、ラッチが高レベルを出力することを可能にする、ということである。制御信号が高レベルから低レベルに変わるとき、すなわち、ＣＬＫ＝０かつＶＩＮ＝１であるとき、ブリーダレジスタＲの電圧は（Ｒ／（Ｒｍ＋Ｒ））＊Ｖｍである。この場合、抵抗型ランダム・アクセス・メモリＭは低抵抗状態を維持し、Ｒｍはかなり小さく、ブリーダレジスタＲの電圧は約Ｖｍであり、ブリーダレジスタＲの電圧は、電界効果トランジスタＳ２がオンであり、電界効果トランジスタＳ３がオフであり、ラッチが高レベルを依然として出力することを可能にする。
ＣＬＫ＝１かつＶＩＮ＝０であるとき、抵抗型ランダム・アクセス・メモリＭは高抵抗状態を提示する。ブリーダレジスタＲの電圧は、ラッチの入力電圧に等しく、すなわち、ブリーダレジスタＲの電圧は０Ｖであり、ブリーダレジスタＲの電圧は、電界効果トランジスタＳ２がオフであり、電界効果トランジスタＳ３がオンであり、ラッチが低レベルを出力することを可能にする。制御信号が高レベルから低レベルに変わるとき、すなわち、ＣＬＫ＝０かつＶＩＮ＝０であるとき、抵抗型ランダム・アクセス・メモリＭは依然として高抵抗状態を維持するため、Ｒｍはかなり大きく、ブリーダレジスタＲの電圧は（Ｒ／（Ｒｍ＋Ｒ））＊Ｖｍであって、約０であり、ブリーダレジスタＲの電圧は、電界効果トランジスタＳ２がオフであり、電界効果トランジスタＳ３がオンであり、ラッチが低レベルを依然として出力することを可能にする。
本実施例において提供されるラッチの動作原理について、図２に示される実施例の説明が参照されてもよく、詳細はここでは再説明されない。本実施例におけるラッチは、３つの電界効果トランジスタ、１つの抵抗型ランダム・アクセス・メモリ及び１つのレジスタを含む。５つのコンポーネントしか使用されていないため、従来技術におけるラッチと比較して、本実施例におけるラッチは構造がよりシンプルであり、コストがより低い。
図６は、本発明の実施例によるＤフリップ・フロップの回路構造の概略図である。本実施例において提供されるＤフリップ・フロップは、マスタ・スレーブ構造において２つのラッチを直列的に接続することを含み、ラッチは図２に示されるラッチである。図６に示されるように、本実施例において提供されるＤフリップ・フロップは、第１のラッチと第２のラッチとを含む。第１のラッチは、第１のスイッチ、抵抗型ランダム・アクセス・メモリＭ１、第１のブリーダ回路及び第１の電圧コンバータを含む。第２のラッチは、第２のスイッチ、抵抗型ランダム・アクセス・メモリＭ２、第２のブリーダ回路及び第２の電圧コンバータを含む。
本発明の本実施例では、第１のラッチの出力エンドは第２のラッチの入力エンドとして使用される。第１のスイッチの第１のエンドと第２のスイッチの第１のエンドとは、制御信号を入力するよう構成される。第１のスイッチと第２のスイッチとは、制御信号の制御の下で同時にはオン状態にはならず、すなわち、第１のスイッチがオンであるとき、第２のスイッチはオフであるか、あるいは、第１のスイッチがオフであるとき、第２のスイッチはオンである。
第１のスイッチの第２のエンドはＤフリップ・フロップの入力エンドである。第２のラッチの第２の電圧コンバータの出力エンドはＤフリップ・フロップの出力エンドであり、すなわち、第２の電圧コンバータの出力エンドはＤフリップ・フロップの出力エンドである。
図７は、図６に示されるＤフリップ・フロップのシーケンス図である。以下は、具体的には、図６及び図７を参照して、本実施例において提供されるＤフリップ・フロップの動作原理を説明する。本実施例では、Ｄフリップ・フロップのフォーリングエッジが有効である具体例が説明のため用いられる。説明の簡単化のため、本発明の本実施例では、第１のラッチのスイッチは第１のスイッチと呼ばれ、第２のラッチのスイッチは第２のスイッチと呼ばれる。
制御信号が高レベルにあるとき、ここで、制御信号はクロック信号であってもよく、すなわち、ＣＬＫ＝１であるとき、第１のスイッチはオンであり、Ｄフリップ・フロップの入力信号が高レベルであり、すなわち、ＶＩＮ＝１である場合、抵抗型ランダム・アクセス・メモリＭ１は低抵抗状態に設定され、第１の電圧コンバータは高レベルを出力する。一方、第２のスイッチはオフであり、抵抗型ランダム・アクセス・メモリＭ２が高抵抗状態に設定され、第２の電圧コンバータが低レベルを出力、すなわち、Ｄフリップ・フロップが低レベルを出力する。クロック信号が高レベルから低レベルに変わるとき、すなわち、ＣＬＫ＝０であるとき、第１のスイッチはオフであり、抵抗型ランダム・アクセス・メモリＭ１は低抵抗状態を維持し、第１の電圧コンバータは高レベルを出力する。一方、第２のスイッチはオンであり、第２のラッチの入力信号は高レベルにあり、すなわち、ＶＩＮ＝１であり、抵抗型ランダム・アクセス・メモリＭ２は低抵抗状態に設定され、第２の電圧コンバータは高レベルを出力する。すなわち、クロック信号が高レベルから低レベルに変わると、Ｄフリップ・フロップはクロック信号が高レベルにあるときの入力信号を維持する。
制御信号が高レベルにあるとき、すなわち、ＣＬＫ＝１であるとき、第１のスイッチはオンであり、Ｄフリップ・フロップの入力信号が低レベルにあり、すなわち、ＶＩＮ＝０である場合、抵抗型ランダム・アクセス・メモリＭ１は高抵抗状態に設定され、第１の電圧コンバータは低レベルを出力する。第２のスイッチはオフであるため、ＣＬＫ＝１であるとき、抵抗型ランダム・アクセス・メモリＭ２は高抵抗状態に設定され、第２の電圧コンバータは低レベルを出力し、すなわち、Ｄフリップ・フロップは低レベルを出力する。クロック信号が高レベルから低レベルに変わるとき、すなわち、ＣＬＫ＝０であるとき、第１のスイッチはオン状態からオフ状態に変わり、抵抗型ランダム・アクセス・メモリＭ１は高抵抗状態を維持し、第１の電圧コンバータは低レベルを出力する。第２のスイッチがオンであるため、ＣＬＫ＝０であるとき、第２のラッチの入力信号は低レベルにあり、すなわち、ＶＩＮ＝０であり、抵抗型ランダム・アクセス・メモリＭ２は高抵抗状態を維持し、第２の電圧コンバータは低レベルを出力する。すなわち、クロック信号が高レベルから低レベルに変わるとき、Ｄフリップ・フロップはクロック信号が高レベルにあるときの入力信号を維持する。
図７に示されるように、第１のフォーリングエッジが到来すると、ＶＩＮ＝１であり、Ｄフリップ・フロップの出力は低レベルから高レベルに変わり、Ｄフリップ・フロップは高レベルを維持し、第２のフォーリングエッジが到来すると、ＶＩＮ＝１であり、従って、Ｄフリップ・フロップは高レベルを維持し続け、第３のフォーリングエッジが到来すると、ＶＩＮ＝０であり、Ｄフリップ・フロップは高レベルから低レベルに変わり、低レベルを維持し、第４のフォーリングエッジが到来すると、ＶＩＮ＝０であり、Ｄフリップ・フロップは低レベルを維持し続ける。
本実施例におけるＤフリップフロップは、抵抗型ランダム・アクセス・メモリを利用することによって構成される２つのラッチをカスケード化することを含み、Ｄフリップ・フロップのラッチ機能は抵抗型ランダム・アクセス・メモリの間の抵抗状態の相違によって実現される。従来技術と比較して、本実施例における解決策によると、不揮発性が実現され、より少ないコンポーネントが解決策において使用されるため、回路構造はシンプルであり、回路面積が減少し、Ｄフリップ・フロップは既存のＣＭＯＳ技術と互換的であり、既存の論理回路のインテグリティが改善できる。
図８は、本発明の実施例による他のＤフリップ・フロップの回路構造の概略図である。本実施例と図６に示される実施例との間の相違は、本実施例における第１のラッチ及び第２のラッチでは、スイッチは１つの電界効果トランジスタを利用することによって実現され、ブリーダ回路はレジスタを利用することによって実現される点である。図８に示されるように、本実施例において提供されるＤフリップ・フロップは、第１のラッチと第２のラッチとを含む。第１のラッチは、電界効果トランジスタＳ１、抵抗型ランダム・アクセス・メモリＭ１、ブリーダレジスタＲ１及び第１の電圧コンバータを含む。第２のラッチは、電界効果トランジスタＳ２、抵抗型ランダム・アクセス・メモリＭ２、ブリーダレジスタＲ２及び第２の電圧コンバータを含む。
電界効果トランジスタＳ１のゲートは制御信号を入力するよう構成され、電界効果トランジスタＳ１のドレインはＤフリップ・フロップの入力エンドである。第１の電圧コンバータの出力エンドは、電界効果トランジスタＳ２のドレインに接続される。電界効果トランジスタＳ２のゲートは、制御信号を入力するよう構成される。第２の電圧コンバータの出力エンドはＤフリップ・フロップの出力エンドである。本実施例では、電界効果トランジスタＳ１がＰ型電界効果トランジスタであるとき、電界効果トランジスタＳ２はＮ型電界効果トランジスタであるか、あるいは、電界効果トランジスタＳ１がＮ型電界効果トランジスタであるとき、電界効果トランジスタＳ２はＰ型電界効果トランジスタである。
本実施例において提供されるＤフリップ・フロップの動作原理について、図６に示される実施例の説明が参照されてもよく、ここでは詳細は再説明されない。よる少ないコンポーネントが本実施例におけるＤフリップ・フロップにおいて利用され、これにより、従来技術におけるＤフリップ・フロップと比較して、本実施例におけるＤフリップ・フロップは構造がよりシンプルであり、コストがより低い。
図９は、本発明の実施例による更なる他のＤフリップ・フロップの回路構造の概略図である。本実施例と図８に示される実施例との間の相違は、本実施例では、第１の電圧コンバータと第２の電圧コンバータとはそれぞれ２つの電界効果トランジスタを利用することによって実現される点である。図９を参照して、本実施例におけるＤフリップ・フロップは、第１のラッチと第２のラッチとを含む。第１のラッチは、電界効果トランジスタＳ１、抵抗型ランダム・アクセス・メモリＭ１、ブリーダレジスタＲ１、電界効果トランジスタＳ２及び電界効果トランジスタＳ３を含む。電界効果トランジスタＳ２と電界効果トランジスタＳ３とは、第１の電圧コンバータを構成する。第２のラッチは、電界効果トランジスタＳ４、抵抗型ランダム・アクセス・メモリＭ２、ブリーダレジスタＲ２、電界効果トランジスタＳ５及び電界効果トランジスタＳ６を含む。電界効果トランジスタＳ５と電界効果トランジスタＳ６とは第２の電圧コンバータを構成する。
電界効果トランジスタＳ１、電界効果トランジスタＳ２及び電界効果トランジスタＳ５はＮ型電界効果トランジスタであってもよく、電界効果トランジスタＳ３、電界効果トランジスタＳ４及び電界効果トランジスタＳ６はＰ型電界効果トランジスタである。あるいは、電界効果トランジスタＳ１、電界効果トランジスタＳ２及び電界効果トランジスタＳ５はＰ型電界効果トランジスタであってもよく、電界効果トランジスタＳ３、電界効果トランジスタＳ４及び電界効果トランジスタＳ６はＮ型電界効果トランジスタである。
本実施例において提供されるＤフリップ・フロップの動作原理について、図６に示される実施例の説明が参照されてもよく、ここでは詳細は再説明されない。本実施例におけるＤフリップ・フロップによると、不揮発性ラッチ機能が実現され、より少ないコンポーネントが利用され、これにより、従来技術におけるＤフリップ・フロップと比較して、本実施例におけるＤフリップ・フロップは構造がよりシンプルであり、コストがより低い。
本出願において提供される実施例は単なる例示であることが留意されるべきである。当業者は、便利かつ簡潔な説明のため、上記の実施例において、実施例の説明は各自の着目を有することを明確に理解しうる。実施例において詳細には説明されない部分について、他の実施例における関連する説明が参照されてもよい。本発明の実施例に開示される特徴、請求項又は添付図面は、独立して存在してもよいし、あるいは、組み合わされた方式で存在してもよく、ハードウェアの形式で本発明の実施例において説明される特徴は、ここに限定されず、ソフトウェアによって実行されてもよく、その反対であってもよい。

Claims (9)

  1. スイッチ、抵抗型ランダム・アクセス・メモリ、ブリーダ回路及び電圧コンバータを有するラッチであって、
    前記スイッチの第１のエンドは制御信号を入力するよう構成され、前記制御信号は、オン状態又はオフ状態になるよう前記スイッチを制御するのに利用され、
    前記スイッチの第２のエンドは前記ラッチの入力エンドであり、
    前記スイッチの第３のエンドは、前記抵抗型ランダム・アクセス・メモリの正極、前記ブリーダ回路の第１のエンド及び前記電圧コンバータの入力エンドに接続され、
    前記抵抗型ランダム・アクセス・メモリの負極は制御電源に接続され、
    前記ブリーダ回路の第２のエンドは接地され、
    前記電圧コンバータの出力エンドは前記ラッチの出力エンドであり、
    前記スイッチが前記オン状態にあるとき、前記電圧コンバータは、前記ラッチの入力信号に従って前記ラッチの出力信号を出力するよう構成され、前記ラッチの出力信号は前記ラッチの入力信号に一致したままであり、
    前記スイッチが前記オン状態から前記オフ状態に変化するとき、前記抵抗型ランダム・アクセス・メモリは、前記スイッチが前記オフ状態にあるときの前記ラッチの出力信号が前記スイッチが前記オン状態にあるときの前記ラッチの出力信号に一致したままになることを可能にするため、前記ブリーダ回路と一緒に動作するよう構成されるラッチ。
  2. 前記スイッチが前記オン状態にあるとき、前記抵抗型ランダム・アクセス・メモリは、前記制御電源の電圧と前記ラッチの入力信号の電圧との間の差分に従って抵抗状態を提示するよう構成され、
    前記スイッチが前記オン状態から前記オフ状態に変化するとき、前記抵抗型ランダム・アクセス・メモリは更に、前記スイッチが前記オフ状態にあるときの前記ラッチの出力信号が前記スイッチが前記オン状態にあるときの前記ラッチの出力信号に一致したままになるように、前記ブリーダ回路の電圧が所定の条件を充足することを可能にするため前記抵抗状態を維持するよう構成される、請求項１記載のラッチ。
  3. 前記抵抗型ランダム・アクセス・メモリが前記抵抗状態を維持するとき、前記ブリーダ回路の電圧は（Ｒ／（Ｒｍ＋Ｒ））＊Ｖｍであり、Ｒは前記ブリーダ回路の抵抗値であり、Ｒｍは前記第１の抵抗状態における前記抵抗型ランダム・アクセス・メモリの抵抗値であり、Ｖｍは前記制御電源の電圧であり、前記第１の抵抗状態は高抵抗状態又は低抵抗状態である、請求項２記載のラッチ。
  4. 前記電圧コンバータは、前記ブリーダ回路の電圧が電圧変換閾値以上である場合、前記ブリーダ回路の電圧を高レベルに変換し、又は、前記ブリーダ回路の電圧が前記電圧変換閾値未満である場合、前記ブリーダ回路の電圧を低レベルに変換するよう構成され、
    前記電圧変換閾値は、以下の条件、（Ｒ／（Ｒ＋Ｒｍｈ））Ｖｍ≦Ｖｔｈ≦（Ｒ／（Ｒ＋Ｒｍｌ））Ｖｍを充足し、Ｖｔｈは前記電圧変換閾値であり、Ｒｍｌは前記低抵抗状態における前記抵抗型ランダム・アクセス・メモリの抵抗値であり、Ｒｍｈは前記高抵抗状態における前記抵抗型ランダム・アクセス・メモリの抵抗値である、請求項３記載のラッチ。
  5. 前記スイッチは電界効果トランジスタを有し、前記電界効果トランジスタのゲートは前記制御信号を入力するよう構成され、前記電界効果トランジスタのドレインは前記ラッチの入力エンドであり、前記電界効果トランジスタのソースは前記抵抗型ランダム・アクセス・メモリの正極、前記ブリーダ回路の第１のエンド及び前記電圧コンバータの入力エンドに接続される、請求項１乃至４何れか一項記載のラッチ。
  6. 前記電界効果トランジスタは、Ｐ型電界効果トランジスタ又はＮ型電界効果トランジスタである、請求項５記載のラッチ。
  7. 前記ブリーダ回路はブリーダレジスタである、請求項１乃至６何れか一項記載のラッチ。
  8. 請求項１乃至７何れか一項記載の少なくとも２つのラッチを有するＤフリップ・フロップであって、
    前記少なくとも２つのラッチは、第１のラッチと第２のラッチとを有し、
    前記第１のラッチの出力エンドは、前記第２のラッチの入力エンドとして利用され、
    前記第１のラッチのスイッチの第１のエンドと前記第２のラッチのスイッチの第１のエンドとは、制御信号を入力するよう構成され、前記第１のラッチのスイッチと前記第２のラッチのスイッチとは、前記制御信号の制御の下で同時にオン状態にならず、
    前記第１のラッチのスイッチの第２のエンドは前記Ｄフリップ・フロップの入力エンドであり、
    前記第２のラッチの電圧コンバータの出力エンドは、前記Ｄフリップ・フロップの出力エンドであるＤフリップ・フロップ。
  9. 前記第１のラッチのスイッチがＰ型電界効果トランジスタであるとき、前記第２のラッチのスイッチはＮ型電界効果トランジスタであるか、又は、
    前記第１のラッチのスイッチがＮ型電界効果トランジスタであるとき、前記第２のラッチのスイッチはＰ型電界効果トランジスタである、請求項８記載のＤフリップ・フロップ。
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